JPH11146659A - 正負パルス式スイッチング電源装置 - Google Patents
正負パルス式スイッチング電源装置Info
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- JPH11146659A JPH11146659A JP9302928A JP30292897A JPH11146659A JP H11146659 A JPH11146659 A JP H11146659A JP 9302928 A JP9302928 A JP 9302928A JP 30292897 A JP30292897 A JP 30292897A JP H11146659 A JPH11146659 A JP H11146659A
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Abstract
(57)【要約】
【課題】 出力パルスの幅を狭いパルス幅から広いパル
ス幅まで連続的に変化させても、負荷の条件に左右され
ることがなく、効率良い安定したパルス幅制御が可能で
あり、それを単純な回路構成で実現でき、半導体スイッ
チング素子の電源は単一（片電源）でよい正負パルス式
スイッチング電源装置を提供する。 【解決手段】 ４個の半導体スイッチング素子ＳＷ１、
ＳＷ２、ＳＷ３、ＳＷ４をＨブリッジ接続するととも
に、各半導体スイッチング素子にダイオードＤ１、Ｄ
２、Ｄ３、Ｄ４をそれぞれ並列接続したＨブリッジスイ
ッチング回路１に直流電圧を印加し、４個の半導体スイ
ッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲート
にゲート制御回路４からゲートパルスを供給して、これ
ら４個の半導体スイッチング素子を一定のＯＮ／ＯＦＦ
の組み合わせ態様で順次繰り返しスイッチング動作させ
る。
ス幅まで連続的に変化させても、負荷の条件に左右され
ることがなく、効率良い安定したパルス幅制御が可能で
あり、それを単純な回路構成で実現でき、半導体スイッ
チング素子の電源は単一（片電源）でよい正負パルス式
スイッチング電源装置を提供する。 【解決手段】 ４個の半導体スイッチング素子ＳＷ１、
ＳＷ２、ＳＷ３、ＳＷ４をＨブリッジ接続するととも
に、各半導体スイッチング素子にダイオードＤ１、Ｄ
２、Ｄ３、Ｄ４をそれぞれ並列接続したＨブリッジスイ
ッチング回路１に直流電圧を印加し、４個の半導体スイ
ッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲート
にゲート制御回路４からゲートパルスを供給して、これ
ら４個の半導体スイッチング素子を一定のＯＮ／ＯＦＦ
の組み合わせ態様で順次繰り返しスイッチング動作させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、正負のパルス電圧
を交互に負荷に印加する正負パルス式スイッチング電源
装置に関し、ＤＣスイッチング電源、高周波プラズマ電
源、スパッタ用電源、ランプ電源、レーザ電源、高圧パ
ルス電源、コロナ処理用電源、イオンプレーティング用
電源、溶接機用電源、バッテリ用充電器等として広範に
利用できるものである。
を交互に負荷に印加する正負パルス式スイッチング電源
装置に関し、ＤＣスイッチング電源、高周波プラズマ電
源、スパッタ用電源、ランプ電源、レーザ電源、高圧パ
ルス電源、コロナ処理用電源、イオンプレーティング用
電源、溶接機用電源、バッテリ用充電器等として広範に
利用できるものである。
【０００２】
【従来の技術】特開平９−１７２７８７号公報には、次
のような構成にすることにより、正負のパルス高電圧の
立ち上がり・立ち下がり特性を良くした正負パルス式高
電圧電源が開示されている。
のような構成にすることにより、正負のパルス高電圧の
立ち上がり・立ち下がり特性を良くした正負パルス式高
電圧電源が開示されている。
【０００３】すなわち、正電圧発生部＋Ｅとアースとの
間に、第１のスイッチング素子ＳＷ１と第２のスイッチ
ング素子ＳＷ２と第３のスイッチング素子ＳＷ３とを直
列接続し、第１のスイッチング素子ＳＷ１と第２のスイ
ッチング素子ＳＷ２との接続点を負荷Ｒに接続し、負電
圧発生部−Ｅと負荷Ｒとの間に第４のスイッチング素子
ＳＷ４を接続する。第１のスイッチング素子をオンにし
て負荷に正電圧を印加した後、第２のスイッチング素子
をオンにして、第３のスイッチング素子に並列接続され
たダイオードＤ３を介してアースに至る回路によって、
負荷の正の電荷分をディスチャージする。次に、第４の
スイッチング素子をオンにして負荷に負電圧を印加した
後、第３のスイッチング素子をオンにして、第２のスイ
ッチング素子に並列接続されたダイオードＤ２を介して
負荷に至る回路によって、負荷の負の電荷分をディスチ
ャージする。
間に、第１のスイッチング素子ＳＷ１と第２のスイッチ
ング素子ＳＷ２と第３のスイッチング素子ＳＷ３とを直
列接続し、第１のスイッチング素子ＳＷ１と第２のスイ
ッチング素子ＳＷ２との接続点を負荷Ｒに接続し、負電
圧発生部−Ｅと負荷Ｒとの間に第４のスイッチング素子
ＳＷ４を接続する。第１のスイッチング素子をオンにし
て負荷に正電圧を印加した後、第２のスイッチング素子
をオンにして、第３のスイッチング素子に並列接続され
たダイオードＤ３を介してアースに至る回路によって、
負荷の正の電荷分をディスチャージする。次に、第４の
スイッチング素子をオンにして負荷に負電圧を印加した
後、第３のスイッチング素子をオンにして、第２のスイ
ッチング素子に並列接続されたダイオードＤ２を介して
負荷に至る回路によって、負荷の負の電荷分をディスチ
ャージする。
【０００４】この従来技術によると、正負のパルス高電
圧の電圧値を正負それぞれ可変できるため、除電器用電
源としてはイオンバランス調整できるという利点がある
が、スイッチング素子に供給する電源として正負それぞ
れの電源（正電圧発生部＋Ｅ及び負電圧発生部−Ｅ）を
必要とする問題がある。
圧の電圧値を正負それぞれ可変できるため、除電器用電
源としてはイオンバランス調整できるという利点がある
が、スイッチング素子に供給する電源として正負それぞ
れの電源（正電圧発生部＋Ｅ及び負電圧発生部−Ｅ）を
必要とする問題がある。
【０００５】また、特公平７−５７１００号公報には、
４個の半導体素子をＨブリッジ型構成とし、半導体素子
をスイッチングするのに、正負それぞれ５０％／５０％
で交互にスイッチングしている。そして、この回路はＰ
ＤＭ（pulse density modulation：パルス密度変調）方
式を採用し、出力パルスが正負５０％／５０％の波形
で、図６に示すようにパルスとパルスの間を休止させ、
出力側と共振した高圧パルスを得ている。
４個の半導体素子をＨブリッジ型構成とし、半導体素子
をスイッチングするのに、正負それぞれ５０％／５０％
で交互にスイッチングしている。そして、この回路はＰ
ＤＭ（pulse density modulation：パルス密度変調）方
式を採用し、出力パルスが正負５０％／５０％の波形
で、図６に示すようにパルスとパルスの間を休止させ、
出力側と共振した高圧パルスを得ている。
【０００６】しかし、この従来技術によると、回路構成
が複雑で、変調制御が難しく、また変調幅を大きくとれ
ないという問題がある。
が複雑で、変調制御が難しく、また変調幅を大きくとれ
ないという問題がある。
【０００７】更に、従来、図７に示すように、第１、第
２、第３、第４の４個の半導体スイッチング素子ＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４をＨブリッジ接続するとと
もに、各半導体スイッチング素子にダイオードＤ１、Ｄ
２、Ｄ３、Ｄ４をそれぞれ並列接続したＨブリッジスイ
ッチング回路を用いた場合には、一般に次の表２に示す
、、、の４つのＯＮ／ＯＦＦの組み合わせ態様
で順次繰り返しスイッチング動作させていた。
２、第３、第４の４個の半導体スイッチング素子ＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４をＨブリッジ接続するとと
もに、各半導体スイッチング素子にダイオードＤ１、Ｄ
２、Ｄ３、Ｄ４をそれぞれ並列接続したＨブリッジスイ
ッチング回路を用いた場合には、一般に次の表２に示す
、、、の４つのＯＮ／ＯＦＦの組み合わせ態様
で順次繰り返しスイッチング動作させていた。
【０００８】
【表２】
【０００９】図７において、まず４個の半導体スイッチ
ング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は全てＯＦＦ
となっている（負荷の両端はＯＦＦ状態）。次に、半導
体スイッチング素子ＳＷ１、ＳＷ３のゲートに信号が同
時に入力すると、Ｉ１の方向に電流が流れ、負荷を充電
する。この後、ＳＷ１、ＳＷ３のゲート信号がＯＦＦに
なるが、負荷側に充電した電荷分はチャージされたまま
である。今度は、半導体スイッチング素子ＳＷ２、ＳＷ
４のゲートに信号が同時に入力すると、Ｉ２の方向に電
流が流れ、負荷をディスチャージする。この後、ＳＷ
２、ＳＷ４のゲート信号がＯＦＦになるが、負荷側に充
電した電荷分はチャージされたままである。
ング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は全てＯＦＦ
となっている（負荷の両端はＯＦＦ状態）。次に、半導
体スイッチング素子ＳＷ１、ＳＷ３のゲートに信号が同
時に入力すると、Ｉ１の方向に電流が流れ、負荷を充電
する。この後、ＳＷ１、ＳＷ３のゲート信号がＯＦＦに
なるが、負荷側に充電した電荷分はチャージされたまま
である。今度は、半導体スイッチング素子ＳＷ２、ＳＷ
４のゲートに信号が同時に入力すると、Ｉ２の方向に電
流が流れ、負荷をディスチャージする。この後、ＳＷ
２、ＳＷ４のゲート信号がＯＦＦになるが、負荷側に充
電した電荷分はチャージされたままである。
【００１０】従って、図８のタイミングチャートに示す
ように、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４に対するゲー
ト信号が終わっても、出力パルスが直ぐに立ち下がら
ず、負荷の浮遊容量やリーケージインダクタンス分の影
響を受け、軽負荷時及びＣ負荷のときは同図（Ａ）のよ
うに次のパルスの立ち上がりまで延びた波形、Ｌ負荷の
ときは同図（Ｂ）のように各パルスの前後が歪んだ波形
になってしまい、正確なパルス幅制御ができない。
ように、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４に対するゲー
ト信号が終わっても、出力パルスが直ぐに立ち下がら
ず、負荷の浮遊容量やリーケージインダクタンス分の影
響を受け、軽負荷時及びＣ負荷のときは同図（Ａ）のよ
うに次のパルスの立ち上がりまで延びた波形、Ｌ負荷の
ときは同図（Ｂ）のように各パルスの前後が歪んだ波形
になってしまい、正確なパルス幅制御ができない。
【００１１】
【発明が解決しようとする課題】本発明の目的は、出力
パルスの幅を狭いパルス幅から広いパルス幅まで連続的
に変化させても、負荷の条件に左右されることがなく、
効率良い安定したパルス幅制御（pulth width modulati
on：パルス幅変調）が可能であり、またそれを単純な回
路構成で実現でき、しかも半導体スイッチング素子の電
源は単一（片電源）でよい正負パルス式スイッチング電
源装置を提供することにある。
パルスの幅を狭いパルス幅から広いパルス幅まで連続的
に変化させても、負荷の条件に左右されることがなく、
効率良い安定したパルス幅制御（pulth width modulati
on：パルス幅変調）が可能であり、またそれを単純な回
路構成で実現でき、しかも半導体スイッチング素子の電
源は単一（片電源）でよい正負パルス式スイッチング電
源装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、第１、第２、
第３、第４の４個の半導体スイッチング素子ＳＷ１、Ｓ
Ｗ２、ＳＷ３、ＳＷ４をＨブリッジ接続するとともに、
各半導体スイッチング素子にダイオードＤ１、Ｄ２、Ｄ
３、Ｄ４をそれぞれ並列接続したＨブリッジスイッチン
グ回路と、このＨブリッジスイッチング回路に直流電圧
を印加する直流電源と、４個の半導体スイッチング素子
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲートにゲートパル
スを供給してスイッチング動作させるゲート制御回路と
からなる。このゲート制御回路は、４個の半導体スイッ
チング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を次の表３
に示す、、、、の５つのＯＮ／ＯＦＦの組み
合わせ態様で順次繰り返しスイッチング動作させる。
第３、第４の４個の半導体スイッチング素子ＳＷ１、Ｓ
Ｗ２、ＳＷ３、ＳＷ４をＨブリッジ接続するとともに、
各半導体スイッチング素子にダイオードＤ１、Ｄ２、Ｄ
３、Ｄ４をそれぞれ並列接続したＨブリッジスイッチン
グ回路と、このＨブリッジスイッチング回路に直流電圧
を印加する直流電源と、４個の半導体スイッチング素子
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲートにゲートパル
スを供給してスイッチング動作させるゲート制御回路と
からなる。このゲート制御回路は、４個の半導体スイッ
チング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を次の表３
に示す、、、、の５つのＯＮ／ＯＦＦの組み
合わせ態様で順次繰り返しスイッチング動作させる。
【００１３】
【表３】
【００１４】半導体スイッチング素子の動作の安定性と
安全性を確保するため、第２の半導体スイッチング素子
ＳＷ２をＯＦＦにするときの時間幅は、第１の半導体ス
イッチング素子ＳＷ１をＯＮにするときの時間幅よりも
前後に長く、また第３の半導体スイッチング素子ＳＷ３
をＯＦＦにするときの時間幅は、第４の半導体スイッチ
ング素子ＳＷ４をＯＮにするときの時間幅よりも前後に
長くするのが好ましい。
安全性を確保するため、第２の半導体スイッチング素子
ＳＷ２をＯＦＦにするときの時間幅は、第１の半導体ス
イッチング素子ＳＷ１をＯＮにするときの時間幅よりも
前後に長く、また第３の半導体スイッチング素子ＳＷ３
をＯＦＦにするときの時間幅は、第４の半導体スイッチ
ング素子ＳＷ４をＯＮにするときの時間幅よりも前後に
長くするのが好ましい。
【００１５】半導体スイッチング素子に供給するゲート
パルスの幅を可変すれば、出力パルスの幅を波形歪み無
く効率良く調整できる。
パルスの幅を可変すれば、出力パルスの幅を波形歪み無
く効率良く調整できる。
【００１６】また、半導体スイッチング素子に供給する
ゲートパルスの周波数を可変すれば、出力パルスの周波
数を波形歪み無く効率良く調整できる。
ゲートパルスの周波数を可変すれば、出力パルスの周波
数を波形歪み無く効率良く調整できる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。
に基づいて詳述する。
【００１８】本発明による正負パルス式スイッチング電
源装置は、図１に示すように、第１、第２、第３、第４
の４個の半導体スイッチング素子ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４をＨブリッジ接続する（ＦＥＴ等の２個入り
半導体モジュールをＨブリッジとする）とともに、各半
導体スイッチング素子にダイオードＤ１、Ｄ２、Ｄ３、
Ｄ４をそれぞれ並列接続したＨブリッジスイッチング回
路（インバータ回路）１を用いる。また、このＨブリッ
ジスイッチング回路１の電源として単一の直流電源２を
使用し、負荷３を、第１と第２の半導体スイッチング素
子ＳＷ１・ＳＷ２の中点と第３と第４の半導体スイッチ
ング素子ＳＷ３・ＳＷ４の中点との間に接続する。そし
て、このＨブリッジスイッチング回路１を、図４に示す
ようなゲート制御回路４により、表３に示す、、
、、の５つのＯＮ／ＯＦＦの組み合わせ態様で順
次繰り返しスイッチング動作させることにより、負荷３
に正負のパルスを交互に印加する。その印加電圧は直流
電源２からの電圧に相当したものとなる。
源装置は、図１に示すように、第１、第２、第３、第４
の４個の半導体スイッチング素子ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４をＨブリッジ接続する（ＦＥＴ等の２個入り
半導体モジュールをＨブリッジとする）とともに、各半
導体スイッチング素子にダイオードＤ１、Ｄ２、Ｄ３、
Ｄ４をそれぞれ並列接続したＨブリッジスイッチング回
路（インバータ回路）１を用いる。また、このＨブリッ
ジスイッチング回路１の電源として単一の直流電源２を
使用し、負荷３を、第１と第２の半導体スイッチング素
子ＳＷ１・ＳＷ２の中点と第３と第４の半導体スイッチ
ング素子ＳＷ３・ＳＷ４の中点との間に接続する。そし
て、このＨブリッジスイッチング回路１を、図４に示す
ようなゲート制御回路４により、表３に示す、、
、、の５つのＯＮ／ＯＦＦの組み合わせ態様で順
次繰り返しスイッチング動作させることにより、負荷３
に正負のパルスを交互に印加する。その印加電圧は直流
電源２からの電圧に相当したものとなる。
【００１９】図２は、Ｈブリッジスイッチング回路１の
等価回路を示す。図３は、ゲート制御回路４から半導体
スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲ
ートにそれぞれ供給されるゲート信号と、負荷３へ出力
される出力信号のタイミングチャートを示す。この図に
示すように、第２の半導体スイッチング素子ＳＷ２をＯ
ＦＦにするときの時間幅は、第１の半導体スイッチング
素子ＳＷ１をＯＮにするときの時間幅よりも前後に長
く、また第３の半導体スイッチング素子ＳＷ３をＯＦＦ
にするときの時間幅は、第４の半導体スイッチング素子
ＳＷ４をＯＮにするときの時間幅よりも前後に長くす
る。
等価回路を示す。図３は、ゲート制御回路４から半導体
スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲ
ートにそれぞれ供給されるゲート信号と、負荷３へ出力
される出力信号のタイミングチャートを示す。この図に
示すように、第２の半導体スイッチング素子ＳＷ２をＯ
ＦＦにするときの時間幅は、第１の半導体スイッチング
素子ＳＷ１をＯＮにするときの時間幅よりも前後に長
く、また第３の半導体スイッチング素子ＳＷ３をＯＦＦ
にするときの時間幅は、第４の半導体スイッチング素子
ＳＷ４をＯＮにするときの時間幅よりも前後に長くす
る。
【００２０】図２において、まず、ＳＷ１がＯＦＦにな
ってからＳＷ１がＯＮになると、Ｉ１の方向に電流が流
れ、負荷３が正に充電される。次に、ＳＷ１がＯＦＦに
なってからＳＷ２がＯＮになると、ＳＷ２とＤ３を通っ
てＩ２の方向に電流が流れるので、負荷３のリーケージ
インダクタンス及び浮遊容量分がＳＷ２とＤ３で強制的
にリセットされる。
ってからＳＷ１がＯＮになると、Ｉ１の方向に電流が流
れ、負荷３が正に充電される。次に、ＳＷ１がＯＦＦに
なってからＳＷ２がＯＮになると、ＳＷ２とＤ３を通っ
てＩ２の方向に電流が流れるので、負荷３のリーケージ
インダクタンス及び浮遊容量分がＳＷ２とＤ３で強制的
にリセットされる。
【００２１】この後、ＳＷ３がＯＦＦになってからＳＷ
４がＯＮになると、Ｉ３の方向に電流が流れ、負荷３が
負に充電される。次に、ＳＷ３がＯＦＦになってからＳ
Ｗ４がＯＮになると、Ｉ４の方向に電流が流れ、負荷３
のリーケージインダクタンス及び浮遊容量分がＳＷ２と
Ｄ３で強制的にリセットされる。
４がＯＮになると、Ｉ３の方向に電流が流れ、負荷３が
負に充電される。次に、ＳＷ３がＯＦＦになってからＳ
Ｗ４がＯＮになると、Ｉ４の方向に電流が流れ、負荷３
のリーケージインダクタンス及び浮遊容量分がＳＷ２と
Ｄ３で強制的にリセットされる。
【００２２】このような動作を表３に従って説明する
と、次のとおりである。では、ＳＷ２とＳＷ３はゲー
ト信号を入力されてＯＮとなり、負荷３の両端はショー
トされた状態となる。
と、次のとおりである。では、ＳＷ２とＳＷ３はゲー
ト信号を入力されてＯＮとなり、負荷３の両端はショー
トされた状態となる。
【００２３】では、ＳＷ２のゲート信号がＯＮされ、
少し遅れてＳＷ１にゲート信号が入力されてこれがＯＮ
になると、ＳＷ３はＯＦＦのままであるため、ＳＷ１か
ら負荷３を通ってＩ１方向に電流が流れ、負荷を正に充
電する。
少し遅れてＳＷ１にゲート信号が入力されてこれがＯＮ
になると、ＳＷ３はＯＦＦのままであるため、ＳＷ１か
ら負荷３を通ってＩ１方向に電流が流れ、負荷を正に充
電する。
【００２４】では、ＳＷ１へのゲート信号入力が終わ
ってこれがＯＦＦとなってから、ＳＷ２へ再びゲート信
号が入力されてこれが再びＯＮになるので、負荷３に充
電された電荷分は、ＳＷ２とＤ３を通ってディスチャー
ジする。その結果、と同じ状態に戻ることになる。
ってこれがＯＦＦとなってから、ＳＷ２へ再びゲート信
号が入力されてこれが再びＯＮになるので、負荷３に充
電された電荷分は、ＳＷ２とＤ３を通ってディスチャー
ジする。その結果、と同じ状態に戻ることになる。
【００２５】では、ＳＷ３がＯＦＦとなり、少し遅れ
てＳＷ４にゲート信号が入力されてこれがＯＮになる
と、ＳＷ２はＯＮのままであるため、ＳＷ４から負荷３
を通ってＩ３方向に電流が流れ、負荷３を負に充電す
る。
てＳＷ４にゲート信号が入力されてこれがＯＮになる
と、ＳＷ２はＯＮのままであるため、ＳＷ４から負荷３
を通ってＩ３方向に電流が流れ、負荷３を負に充電す
る。
【００２６】では、ＳＷ４へのゲート信号入力が終わ
ってこれがＯＦＦとなってから、ＳＷ３へ再びゲート信
号が入力されてこれが再びＯＮになるので、負荷に充電
された電荷分は、ＳＷ３とＤ２を通ってディスチャージ
する。その結果、と同じ状態に戻ることになる。
ってこれがＯＦＦとなってから、ＳＷ３へ再びゲート信
号が入力されてこれが再びＯＮになるので、負荷に充電
された電荷分は、ＳＷ３とＤ２を通ってディスチャージ
する。その結果、と同じ状態に戻ることになる。
【００２７】このようにＳＷ１とＳＷ２との組、ＳＷ３
とＳＷ４の組がそれぞれ同時にＯＮにならないように、
デットタイムを与えて順番にスイッチングすることによ
り、入力信号（ゲート信号）に比例した波形の出力信号
が得られる。その場合、負荷側の浮遊容量及びリーケー
ジインダクタンスは、上記のようなスイッチング動作に
よってリセットされるので、歪みの無い出力波形が得ら
れる。
とＳＷ４の組がそれぞれ同時にＯＮにならないように、
デットタイムを与えて順番にスイッチングすることによ
り、入力信号（ゲート信号）に比例した波形の出力信号
が得られる。その場合、負荷側の浮遊容量及びリーケー
ジインダクタンスは、上記のようなスイッチング動作に
よってリセットされるので、歪みの無い出力波形が得ら
れる。
【００２８】次に、４個の半導体スイッチング素子ＳＷ
１、ＳＷ２、ＳＷ３、ＳＷ４を上記のようにスイッチン
グ動作させる図４のゲート制御回路４について説明す
る。
１、ＳＷ２、ＳＷ３、ＳＷ４を上記のようにスイッチン
グ動作させる図４のゲート制御回路４について説明す
る。
【００２９】本例では、一般のＡＣ電源を元の電源とし
て、起動回路５を介してＤＣ整流回路６で直流に整流さ
れ、これがＨブリッジスイッチング回路１に対しては、
図１における単一の直流電源２として供給され、ゲート
制御回路４に対しては、基準電圧回路７にて整流された
基準電圧（例えば±１５Ｖ）が供給される。
て、起動回路５を介してＤＣ整流回路６で直流に整流さ
れ、これがＨブリッジスイッチング回路１に対しては、
図１における単一の直流電源２として供給され、ゲート
制御回路４に対しては、基準電圧回路７にて整流された
基準電圧（例えば±１５Ｖ）が供給される。
【００３０】ゲート制御回路４は、パルス発振回路８を
４個の半導体スイッチング素子ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４に対する共通のゲート信号発生源としてい
る。そして、このパルス発振回路８からのパルスを、第
１の半導体スイッチング素子ＳＷ１に対しては、ＡＮＤ
回路９及び絶縁（ＩＳＯ）されたドライブ回路１３にて
ゲート信号とし、第２の半導体スイッチング素子ＳＷ２
に対しては、ＮＯＲ回路１０及び絶縁されたドライブ回
路１４にてゲート信号とし、第３の半導体スイッチング
素子ＳＷ３に対しては、ＮＯＲ回路１１及び絶縁された
ドライブ回路１５にてゲート信号とし、第４の半導体ス
イッチング素子ＳＷ４に対しては、ＡＮＤ回路１２及び
絶縁されたドライブ回路１６にてゲート信号として、そ
れぞれのゲートに供給するようになっている。
４個の半導体スイッチング素子ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４に対する共通のゲート信号発生源としてい
る。そして、このパルス発振回路８からのパルスを、第
１の半導体スイッチング素子ＳＷ１に対しては、ＡＮＤ
回路９及び絶縁（ＩＳＯ）されたドライブ回路１３にて
ゲート信号とし、第２の半導体スイッチング素子ＳＷ２
に対しては、ＮＯＲ回路１０及び絶縁されたドライブ回
路１４にてゲート信号とし、第３の半導体スイッチング
素子ＳＷ３に対しては、ＮＯＲ回路１１及び絶縁された
ドライブ回路１５にてゲート信号とし、第４の半導体ス
イッチング素子ＳＷ４に対しては、ＡＮＤ回路１２及び
絶縁されたドライブ回路１６にてゲート信号として、そ
れぞれのゲートに供給するようになっている。
【００３１】ＡＮＤ回路９及びＮＯＲ回路１０には、パ
ルス発振回路８からのパルスと、その立ち上がりを遅延
回路１７で遅延させたパルスが入力され、ＮＯＲ回路１
１及びＡＮＤ回路１２には、パルス発振回路８からのパ
ルスと、その立ち上がりを遅延回路１８で遅延させたパ
ルスが入力される。
ルス発振回路８からのパルスと、その立ち上がりを遅延
回路１７で遅延させたパルスが入力され、ＮＯＲ回路１
１及びＡＮＤ回路１２には、パルス発振回路８からのパ
ルスと、その立ち上がりを遅延回路１８で遅延させたパ
ルスが入力される。
【００３２】パルス発振回路８のパルス幅はパルス幅設
定器１７にて任意に可変（例えば、０〜５０％）でき、
また周波数は周波数設定器２０にて任意に調整できる。
定器１７にて任意に可変（例えば、０〜５０％）でき、
また周波数は周波数設定器２０にて任意に調整できる。
【００３３】図５にゲート制御回路４の動作タイミング
を示す。この図に示すように、ＮＯＲ回路１０から出力
されるパルスの幅は、ＡＮＤ回路９から出力されるパル
スの幅よりも前後に長く、またＮＯＲ回路１１から出力
されるパルスの幅は、ＡＮＤ回路１２から出力されるパ
ルスの幅よりも前後に長くなっている。
を示す。この図に示すように、ＮＯＲ回路１０から出力
されるパルスの幅は、ＡＮＤ回路９から出力されるパル
スの幅よりも前後に長く、またＮＯＲ回路１１から出力
されるパルスの幅は、ＡＮＤ回路１２から出力されるパ
ルスの幅よりも前後に長くなっている。
【００３４】ＡＮＤ回路９、ＮＯＲ回路１０、ＮＯＲ回
路１１、ＡＮＤ回路１２からのこのようなパルスを、絶
縁された各ドライブ回路１３、１４、１５、１６を通じ
てそれぞれの半導体スイッチング素子ＳＷ１、ＳＷ２、
ＳＷ３、ＳＷ４のゲートに供給することにより、これら
半導体スイッチング素子が上述のようにスイッチング動
作し、正負交互のパルスが得られる。この正負交互のパ
ルスはトランス２１から出力される。なお、図６のタイ
ミングチャートの最下段に本発明による出力パルスを従
来と比較して示している。
路１１、ＡＮＤ回路１２からのこのようなパルスを、絶
縁された各ドライブ回路１３、１４、１５、１６を通じ
てそれぞれの半導体スイッチング素子ＳＷ１、ＳＷ２、
ＳＷ３、ＳＷ４のゲートに供給することにより、これら
半導体スイッチング素子が上述のようにスイッチング動
作し、正負交互のパルスが得られる。この正負交互のパ
ルスはトランス２１から出力される。なお、図６のタイ
ミングチャートの最下段に本発明による出力パルスを従
来と比較して示している。
【００３５】
【発明の効果】本発明によれば次のような効果がある。 （１）４個の半導体スイッチング素子をＨブリッジ構成
とし、各半導体スイッチング素子にダイオードを並列接
続したＨブリッジ型のスイッチング回路（インバータ回
路）を用いるので、供給した電源電圧に相当した正と負
のパルス出力を得ることができる。
とし、各半導体スイッチング素子にダイオードを並列接
続したＨブリッジ型のスイッチング回路（インバータ回
路）を用いるので、供給した電源電圧に相当した正と負
のパルス出力を得ることができる。
【００３６】（２）スイッチング回路（インバータ回
路）がＨブリッジ型で、単純であるのに加え、その電源
は片電源で済み、ローコスト化できる。
路）がＨブリッジ型で、単純であるのに加え、その電源
は片電源で済み、ローコスト化できる。
【００３７】（３）共振回路を使用しないため負荷条件
に左右されない。また、負荷のリーケージフラックス及
び浮遊容量を強制的にリセットできるので、これらの影
響による波形歪みを解消できる。
に左右されない。また、負荷のリーケージフラックス及
び浮遊容量を強制的にリセットできるので、これらの影
響による波形歪みを解消できる。
【００３８】（４）ゲート信号に正確に対応した出力波
形が得られるので、効率良い安定したパルス幅制御（パ
ルス幅変調）及び周波数制御が可能になる。
形が得られるので、効率良い安定したパルス幅制御（パ
ルス幅変調）及び周波数制御が可能になる。
【図１】本発明において用いるＨブリッジスイッチング
回路の構成及び電流の流れを示す図である。
回路の構成及び電流の流れを示す図である。
【図２】同上の等価回路図である。
【図３】同上の動作を示すタイミングチャートである。
【図４】図１のＨブリッジスイッチング回路を含む本発
明の正負パルス式スイッチング電源装置の一例のブロッ
ク図である。
明の正負パルス式スイッチング電源装置の一例のブロッ
ク図である。
【図５】図４中のゲート制御回路の動作を示すタイミン
グチャートである。
グチャートである。
【図６】従来例の動作を示すタイミングチャートであ
る。
る。
【図７】従来のＨブリッジスイッチング回路の構成及び
電流の流れを示す図である。
電流の流れを示す図である。
【図８】同上の動作を示すタイミングチャートである。
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４ 半導体スイッチン
グ素子 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード １ Ｈブリッジスイッチング回路 ２ 直流電源 ３ 負荷 ４ ゲート制御回路 ５ 起動回路 ６ ＤＣ整流回路 ７ 基準電圧回路 ８ パルス発振回路 ９、１２ ＡＮＤ回路 １０、１１ ＮＯＲ回路 １３、１４、１５、１６ ドライブ回路 １７、１８ 遅延回路 １９ パルス幅設定器 ２０ 周波数設定器 ２１ トランス
グ素子 Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード １ Ｈブリッジスイッチング回路 ２ 直流電源 ３ 負荷 ４ ゲート制御回路 ５ 起動回路 ６ ＤＣ整流回路 ７ 基準電圧回路 ８ パルス発振回路 ９、１２ ＡＮＤ回路 １０、１１ ＮＯＲ回路 １３、１４、１５、１６ ドライブ回路 １７、１８ 遅延回路 １９ パルス幅設定器 ２０ 周波数設定器 ２１ トランス
Claims (4)
- 【請求項１】第１、第２、第３、第４の４個の半導体ス
イッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４をＨブ
リッジ接続するとともに、各半導体スイッチング素子に
ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４をそれぞれ並列接続
したＨブリッジスイッチング回路と、このＨブリッジス
イッチング回路に直流電圧を印加する直流電源と、前記
４個の半導体スイッチング素子ＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４のゲートにゲートパルスを供給して、これら
４個の半導体スイッチング素子を次の表１に示す、
、、、の５つのＯＮ／ＯＦＦの組み合わせ態様
で順次繰り返しスイッチング動作させるゲート制御回路
とからなることを特徴とする正負パルス式スイッチング
電源装置。 【表１】 - 【請求項２】第２の半導体スイッチング素子ＳＷ２をＯ
ＦＦにするときの時間幅は、第１の半導体スイッチング
素子ＳＷ１をＯＮにするときの時間幅よりも前後に長
く、また第３の半導体スイッチング素子ＳＷ３をＯＦＦ
にするときの時間幅は、第４の半導体スイッチング素子
ＳＷ４をＯＮにするときの時間幅よりも前後に長くなる
ように、ゲート制御回路は、４個の半導体スイッチング
素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のゲートにゲート
パルスを供給することを特徴とする請求項１記載の正負
パルス式スイッチング電源装置。 - 【請求項３】ゲート制御回路はゲートパルスの幅を調整
できるパルス幅調整部を有している請求項１又は２記載
の正負パルス式スイッチング電源装置。 - 【請求項４】ゲート制御回路はゲートパルスの周波数を
調整できる周波数調整部を有している請求項１、２又は
３記載の正負パルス式スイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302928A JPH11146659A (ja) | 1997-11-05 | 1997-11-05 | 正負パルス式スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9302928A JPH11146659A (ja) | 1997-11-05 | 1997-11-05 | 正負パルス式スイッチング電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11146659A true JPH11146659A (ja) | 1999-05-28 |
Family
ID=17914828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9302928A Pending JPH11146659A (ja) | 1997-11-05 | 1997-11-05 | 正負パルス式スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11146659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009280890A (ja) * | 2008-05-26 | 2009-12-03 | Ulvac Japan Ltd | スパッタリング方法 |
| JP2010007161A (ja) * | 2008-06-30 | 2010-01-14 | Ulvac Japan Ltd | 電源装置 |
-
1997
- 1997-11-05 JP JP9302928A patent/JPH11146659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009280890A (ja) * | 2008-05-26 | 2009-12-03 | Ulvac Japan Ltd | スパッタリング方法 |
| WO2009145093A1 (ja) * | 2008-05-26 | 2009-12-03 | 株式会社アルバック | スパッタリング方法 |
| US8404089B2 (en) | 2008-05-26 | 2013-03-26 | Ulvac, Inc. | Sputtering method |
| JP2010007161A (ja) * | 2008-06-30 | 2010-01-14 | Ulvac Japan Ltd | 電源装置 |
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