JPH11145385A - 電子素子及び電極形成方法 - Google Patents
電子素子及び電極形成方法Info
- Publication number
- JPH11145385A JPH11145385A JP30564997A JP30564997A JPH11145385A JP H11145385 A JPH11145385 A JP H11145385A JP 30564997 A JP30564997 A JP 30564997A JP 30564997 A JP30564997 A JP 30564997A JP H11145385 A JPH11145385 A JP H11145385A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- insulator film
- electronic device
- defect
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 容量素子等の絶縁体膜表面に電極を形成した
従来の電子素子では,電極の材料にPt,Au,Al等
の金属原子材料や金属酸化物(MOX )を用いていたた
め,絶縁体膜に生じたピンホールや粒界等の欠陥に電極
材料が入り込んでリーク電流が生じる問題があった。 【解決手段】 本発明は,例えば上部電極3の材料に絶
縁体膜1に生じるピンホールや粒界等の欠陥の寸法DS
よりも大きな基本単位(格子定数等)を有する酸化物超
電導体等の漏洩防止材料を用いることにより,上記欠陥
に導電性の電極材料が入り込まないようにしてリーク電
流を低減することを図ったものである。
従来の電子素子では,電極の材料にPt,Au,Al等
の金属原子材料や金属酸化物(MOX )を用いていたた
め,絶縁体膜に生じたピンホールや粒界等の欠陥に電極
材料が入り込んでリーク電流が生じる問題があった。 【解決手段】 本発明は,例えば上部電極3の材料に絶
縁体膜1に生じるピンホールや粒界等の欠陥の寸法DS
よりも大きな基本単位(格子定数等)を有する酸化物超
電導体等の漏洩防止材料を用いることにより,上記欠陥
に導電性の電極材料が入り込まないようにしてリーク電
流を低減することを図ったものである。
Description
【0001】
【本発明の属する技術分野】本発明は,電子素子及び電
極形成方法に係り,詳しくは,絶縁体薄膜に電極を接触
させた構造を有する例えば強誘電体キャパシタ等の電子
素子及び電極形成方法に関するものである。
極形成方法に係り,詳しくは,絶縁体薄膜に電極を接触
させた構造を有する例えば強誘電体キャパシタ等の電子
素子及び電極形成方法に関するものである。
【0002】
【従来の技術】近年,強誘電体キャパシタとMOSトラ
ンジスタとを組み合わせた不揮発性強誘電体メモリにつ
いての開発・研究が活発に行われている。上記不揮発性
強誘電体メモリは,EEPROMやフラッシュメモリと
いった不揮発性メモリと較べて高速な消去及び再書き込
みが可能で,メモリ・セル構造が類似するDRAMと較
べて消費電力が少ないという利点を有する。ここで,図
2に上記不揮発性強誘電体メモリの断面構造の一例を示
す。
ンジスタとを組み合わせた不揮発性強誘電体メモリにつ
いての開発・研究が活発に行われている。上記不揮発性
強誘電体メモリは,EEPROMやフラッシュメモリと
いった不揮発性メモリと較べて高速な消去及び再書き込
みが可能で,メモリ・セル構造が類似するDRAMと較
べて消費電力が少ないという利点を有する。ここで,図
2に上記不揮発性強誘電体メモリの断面構造の一例を示
す。
【0003】図2に示す強誘電体メモリ20では,通常
のMOSトランジスタ21の上部に強誘電体キャパシタ
22が形成されている。即ち,MOSトランジスタ21
のゲート電極211上部に絶縁膜23を介して強誘電体
キャパシタ22の下部電極221が形成され,該下部電
極221上に強誘電体薄膜222が形成され,該強誘電
体薄膜222上にPt,Au,Al等の金属原子材料や
金属酸化物(MOX )等からなる上部電極223が形成
されている。また,MOSトランジスタ21のドレイン
212は,強誘電体キャパシタ22の下部電極221に
接続されている。
のMOSトランジスタ21の上部に強誘電体キャパシタ
22が形成されている。即ち,MOSトランジスタ21
のゲート電極211上部に絶縁膜23を介して強誘電体
キャパシタ22の下部電極221が形成され,該下部電
極221上に強誘電体薄膜222が形成され,該強誘電
体薄膜222上にPt,Au,Al等の金属原子材料や
金属酸化物(MOX )等からなる上部電極223が形成
されている。また,MOSトランジスタ21のドレイン
212は,強誘電体キャパシタ22の下部電極221に
接続されている。
【0004】上記強誘電体メモリ20では,強誘電体薄
膜222の残留分極を利用してデータの値が記憶され
る。電圧印加によって生じた残留分極の方向によって2
値情報を記憶するのである。即ち,印加される電圧が無
くなってもデータが保持される不揮発性メモリが提供さ
れる。ところで,上記強誘電体キャパシタ22に用いら
れる例えばPZT等の強誘電体は多結晶構造を有し,そ
の表面に形成される電極の材質によって特性が大きく影
響される。一般的に上記下部電極221又は上部電極2
23に用いられる電極材料は上述したPt,Au,Al
等の金属原子材料や金属酸化物(MOX )等である。こ
の中でもPtは,反応性が低く,高温耐性が優れている
等の利点を有するため,よく用いられている。また,強
誘電体薄膜222の酸素欠損に起因する膜疲労特性の劣
化を防止するために,電極材料に例えばRuO2 等の金
属酸化物を用いることも知られている。
膜222の残留分極を利用してデータの値が記憶され
る。電圧印加によって生じた残留分極の方向によって2
値情報を記憶するのである。即ち,印加される電圧が無
くなってもデータが保持される不揮発性メモリが提供さ
れる。ところで,上記強誘電体キャパシタ22に用いら
れる例えばPZT等の強誘電体は多結晶構造を有し,そ
の表面に形成される電極の材質によって特性が大きく影
響される。一般的に上記下部電極221又は上部電極2
23に用いられる電極材料は上述したPt,Au,Al
等の金属原子材料や金属酸化物(MOX )等である。こ
の中でもPtは,反応性が低く,高温耐性が優れている
等の利点を有するため,よく用いられている。また,強
誘電体薄膜222の酸素欠損に起因する膜疲労特性の劣
化を防止するために,電極材料に例えばRuO2 等の金
属酸化物を用いることも知られている。
【0005】
【発明が解決しようとする課題】しかしながら,多結晶
構造を有する強誘電体薄膜222には電導性が高い結晶
粒界が含まれている。また,結晶化させる温度が低い場
合には,結晶粒間にピンホールが生じる場合もある。こ
のように結晶性が悪く,結晶粒界やピンホール等の欠陥
が存在すると,例えば図3に示すように,Pt等の金属
原子材料やRuO 2 等の金属酸化物(MOX )は上記欠
陥内に入り込んでしまう。この欠陥が強誘電体薄膜22
2を略貫通していると,入り込んだ導電性の電極材料
は,他方の電極に達し,絶縁性を損なわせるリーク電流
の原因となる。これらの問題は強誘電体薄膜に限らず,
多結晶構造を有する絶縁体膜にも見られるものである。
構造を有する強誘電体薄膜222には電導性が高い結晶
粒界が含まれている。また,結晶化させる温度が低い場
合には,結晶粒間にピンホールが生じる場合もある。こ
のように結晶性が悪く,結晶粒界やピンホール等の欠陥
が存在すると,例えば図3に示すように,Pt等の金属
原子材料やRuO 2 等の金属酸化物(MOX )は上記欠
陥内に入り込んでしまう。この欠陥が強誘電体薄膜22
2を略貫通していると,入り込んだ導電性の電極材料
は,他方の電極に達し,絶縁性を損なわせるリーク電流
の原因となる。これらの問題は強誘電体薄膜に限らず,
多結晶構造を有する絶縁体膜にも見られるものである。
【0006】このような絶縁性の劣化を防止するため
に,これまでは,なるべく高温で強誘電体薄膜222を
形成し結晶性の良いものを用いたり,電極形成後に熱処
理を行わない等の対策が行われていた。このため,強誘
電体薄膜等の絶縁体薄膜を形成する場合の難易度が高ま
り,強誘電体メモリ等の作成も困難なものとなる場合が
あった。
に,これまでは,なるべく高温で強誘電体薄膜222を
形成し結晶性の良いものを用いたり,電極形成後に熱処
理を行わない等の対策が行われていた。このため,強誘
電体薄膜等の絶縁体薄膜を形成する場合の難易度が高ま
り,強誘電体メモリ等の作成も困難なものとなる場合が
あった。
【0007】本発明は,このような従来の課題を解決す
るために,電子素子及び電極形成方法を改良し,絶縁体
膜に生じる欠陥よりも大きな基本単位を有する酸化物超
電導体等を電極に用いることによりリーク電流を低減し
た電子素子及び電極形成方法を提供することを目的とす
るものである。
るために,電子素子及び電極形成方法を改良し,絶縁体
膜に生じる欠陥よりも大きな基本単位を有する酸化物超
電導体等を電極に用いることによりリーク電流を低減し
た電子素子及び電極形成方法を提供することを目的とす
るものである。
【0008】
【課題を解決するための手段】上記目的を達成するため
に請求項1に記載の発明は,絶縁体膜表面に電極を形成
した構造を備え,上記絶縁体膜を略貫通する欠陥の寸法
よりも大きな基本単位を有する漏洩防止材料を上記電極
に用いたことのその要旨とする。また,請求項2に記載
の発明は,上記請求項1に記載の電子素子において,上
記絶縁体膜が多結晶構造を有するものであって,上記欠
陥が上記絶縁体膜の結晶粒間に生じたものであることを
その要旨とする。
に請求項1に記載の発明は,絶縁体膜表面に電極を形成
した構造を備え,上記絶縁体膜を略貫通する欠陥の寸法
よりも大きな基本単位を有する漏洩防止材料を上記電極
に用いたことのその要旨とする。また,請求項2に記載
の発明は,上記請求項1に記載の電子素子において,上
記絶縁体膜が多結晶構造を有するものであって,上記欠
陥が上記絶縁体膜の結晶粒間に生じたものであることを
その要旨とする。
【0009】また,請求項3に記載の発明は,上記請求
項1又は2に記載の電子素子において,上記漏洩防止材
料が酸化物超電導体であって,上記基本単位が上記酸化
物超電導体の格子定数であることをその要旨とする。ま
た,請求項4に記載の発明は,上記請求項1又は2に記
載の電子素子において,上記漏洩防止材料がフラーレン
であることをその要旨とする。
項1又は2に記載の電子素子において,上記漏洩防止材
料が酸化物超電導体であって,上記基本単位が上記酸化
物超電導体の格子定数であることをその要旨とする。ま
た,請求項4に記載の発明は,上記請求項1又は2に記
載の電子素子において,上記漏洩防止材料がフラーレン
であることをその要旨とする。
【0010】また,請求項5に記載の発明は,上記請求
項1〜4のいずれか1項に記載の電子素子において,上
記絶縁体膜に強誘電体材料を用いたことをその要旨とす
る。また,請求項6に記載の発明は,上記請求項1〜5
のいずれか1項に記載の電子素子において,上記絶縁体
膜に金属酸化物誘電体を用いたことをその要旨とする。
項1〜4のいずれか1項に記載の電子素子において,上
記絶縁体膜に強誘電体材料を用いたことをその要旨とす
る。また,請求項6に記載の発明は,上記請求項1〜5
のいずれか1項に記載の電子素子において,上記絶縁体
膜に金属酸化物誘電体を用いたことをその要旨とする。
【0011】また,請求項7に記載の発明は,上記請求
項1〜6のいずれか1項に記載の電子素子において,上
記電極が上記絶縁体膜に対して平板状に形成されたこと
をその要旨とする。上記請求項1〜7のいずれか1項に
記載の電子素子によれば,多結晶構造を有する絶縁体膜
の結晶性が多少悪く,上記絶縁体膜を略貫通するピンホ
ールや結晶粒界等の欠陥が存在する場合でも,上記欠陥
の寸法よりも大きな基本単位(格子定数)を有する例え
ば酸化物超電導体等の漏洩防止材料が電極に用いられる
ため,上記欠陥内に導電性の電極材料が入り込まない。
従って,上記絶縁体膜を流れるリーク電流が低減され,
結晶性の悪い材料でも上記絶縁体膜に用いることが可能
となる。その結果,高温で結晶化させる等の必要がなく
なり,例えば強誘電体メモリを作成する際のプロセスが
容易なものとなる。尚,上記欠陥の寸法とは,例えば欠
陥の入り口部に内接する最も大きな円の径で表される有
効径のことを言う。
項1〜6のいずれか1項に記載の電子素子において,上
記電極が上記絶縁体膜に対して平板状に形成されたこと
をその要旨とする。上記請求項1〜7のいずれか1項に
記載の電子素子によれば,多結晶構造を有する絶縁体膜
の結晶性が多少悪く,上記絶縁体膜を略貫通するピンホ
ールや結晶粒界等の欠陥が存在する場合でも,上記欠陥
の寸法よりも大きな基本単位(格子定数)を有する例え
ば酸化物超電導体等の漏洩防止材料が電極に用いられる
ため,上記欠陥内に導電性の電極材料が入り込まない。
従って,上記絶縁体膜を流れるリーク電流が低減され,
結晶性の悪い材料でも上記絶縁体膜に用いることが可能
となる。その結果,高温で結晶化させる等の必要がなく
なり,例えば強誘電体メモリを作成する際のプロセスが
容易なものとなる。尚,上記欠陥の寸法とは,例えば欠
陥の入り口部に内接する最も大きな円の径で表される有
効径のことを言う。
【0012】また,請求項8に記載の発明は,半導体基
板上に多結晶構造を有する絶縁体膜を形成する工程と,
上記絶縁体膜の結晶粒間に生じる欠陥の寸法よりも大き
な基本単位を有する漏洩防止材料を用いて,上記絶縁体
膜上に電極を形成する工程とを具備してなることをその
要旨とする。また,請求項9に記載の発明は,上記請求
項8に記載の電極形成方法において,上記電極が上記絶
縁体膜に対して平板状に形成されてなることをその要旨
とする。
板上に多結晶構造を有する絶縁体膜を形成する工程と,
上記絶縁体膜の結晶粒間に生じる欠陥の寸法よりも大き
な基本単位を有する漏洩防止材料を用いて,上記絶縁体
膜上に電極を形成する工程とを具備してなることをその
要旨とする。また,請求項9に記載の発明は,上記請求
項8に記載の電極形成方法において,上記電極が上記絶
縁体膜に対して平板状に形成されてなることをその要旨
とする。
【0013】上記請求項8又は9に記載の電極形成方法
によれば,例えば電極が絶縁体膜に対して平板状に形成
された容量素子等において,電極材料を絶縁体膜に入り
込ませないようにしてリーク電流を低減することができ
る。
によれば,例えば電極が絶縁体膜に対して平板状に形成
された容量素子等において,電極材料を絶縁体膜に入り
込ませないようにしてリーク電流を低減することができ
る。
【0014】
【発明の実施の形態】以下,添付図面を参照して,本発
明の実施の形態につき説明し,本発明の理解に供する。
尚,以下の実施の形態は,本発明の具体的な一例であっ
て,本発明の技術的範囲を限定する性格のものではな
い。ここに,図1は本発明の一実施の形態に係る電子素
子の断面構造を概略示す図である。
明の実施の形態につき説明し,本発明の理解に供する。
尚,以下の実施の形態は,本発明の具体的な一例であっ
て,本発明の技術的範囲を限定する性格のものではな
い。ここに,図1は本発明の一実施の形態に係る電子素
子の断面構造を概略示す図である。
【0015】図1に示すように,本発明の一実施の形態
に係る電子素子は,絶縁体膜1に対して電極が平板状に
形成された容量素子であって,例えばPZT(Pb(Z
rXTi1-X )O3 )等の多結晶構造を有する絶縁体膜
1を下部電極2及び上部電極3に接触させた構造を備
え,上記絶縁体膜1を略貫通するピンホールや結晶粒界
等の欠陥の寸法DSよりも大きな格子定数(基本単位)
Uを有するYBa2 Cu 3 O7 等の酸化物超電導体(漏
洩防止材料)を上記上部電極3に用いる。
に係る電子素子は,絶縁体膜1に対して電極が平板状に
形成された容量素子であって,例えばPZT(Pb(Z
rXTi1-X )O3 )等の多結晶構造を有する絶縁体膜
1を下部電極2及び上部電極3に接触させた構造を備
え,上記絶縁体膜1を略貫通するピンホールや結晶粒界
等の欠陥の寸法DSよりも大きな格子定数(基本単位)
Uを有するYBa2 Cu 3 O7 等の酸化物超電導体(漏
洩防止材料)を上記上部電極3に用いる。
【0016】上記実施の形態に係る電子素子が,従来の
技術ととりわけ異なる点は,上記上部電極3にPt,A
u,Al等の金属原子材料や金属酸化物(MOX )を用
いず,酸化物超電導体のような上記欠陥の寸法DSより
も基本単位Uが大きい導電性材料を上記上部電極に用い
た点である。尚,上記欠陥の寸法DSとは,例えば図1
(b)に示すように,欠陥の入り口部Dに内接するもっ
とも大きな円の径で表される有効径を言う。
技術ととりわけ異なる点は,上記上部電極3にPt,A
u,Al等の金属原子材料や金属酸化物(MOX )を用
いず,酸化物超電導体のような上記欠陥の寸法DSより
も基本単位Uが大きい導電性材料を上記上部電極に用い
た点である。尚,上記欠陥の寸法DSとは,例えば図1
(b)に示すように,欠陥の入り口部Dに内接するもっ
とも大きな円の径で表される有効径を言う。
【0017】上記電子素子を例えば単結晶シリコン基板
4上に作成する場合には,まず基板温度を約300℃程
度に設定した状態で,上記シリコン基板4上にスパッタ
リング等のPVD法によりPt等からなる膜厚150〜
350nm程度の下部電極2が形成される。次に,上記
下部電極2上に例えばゾルゲル法によりPZT(Pb
(ZrX Ti 1-X )O3 )等の強誘電体材料からなる膜
厚100〜300nm程度の絶縁体膜が形成される。P
ZTは,ペロブスカイト型の結晶構造を有する酸化物強
誘電体であって,その比誘電率は薄膜でも800〜10
00と非常に高く,結晶化温度は500〜800℃程度
である。もちろん,高温で形成する方が結晶性は良い。
4上に作成する場合には,まず基板温度を約300℃程
度に設定した状態で,上記シリコン基板4上にスパッタ
リング等のPVD法によりPt等からなる膜厚150〜
350nm程度の下部電極2が形成される。次に,上記
下部電極2上に例えばゾルゲル法によりPZT(Pb
(ZrX Ti 1-X )O3 )等の強誘電体材料からなる膜
厚100〜300nm程度の絶縁体膜が形成される。P
ZTは,ペロブスカイト型の結晶構造を有する酸化物強
誘電体であって,その比誘電率は薄膜でも800〜10
00と非常に高く,結晶化温度は500〜800℃程度
である。もちろん,高温で形成する方が結晶性は良い。
【0018】尚,PZTでは,La,Nb,Bi等の他
の陽イオンを添加することによって,結晶粒の間にある
粒界層を通したリーク電流を低減させることも可能であ
る。また,上記ゾルゲル法では,液体(ゾル)状の原料
をスピンコーディング等により形成面に塗付し焼成する
ことによって成膜が行われる。原料には,構成元素それ
ぞれの金属アルコキシドを適切な比で混合したものが用
いられ,組成比やドーパントの制御が比較的容易であ
る。PZTの場合に用いられる原料は例えばPb(CH
3 COO)2 ・3H2 O等である。
の陽イオンを添加することによって,結晶粒の間にある
粒界層を通したリーク電流を低減させることも可能であ
る。また,上記ゾルゲル法では,液体(ゾル)状の原料
をスピンコーディング等により形成面に塗付し焼成する
ことによって成膜が行われる。原料には,構成元素それ
ぞれの金属アルコキシドを適切な比で混合したものが用
いられ,組成比やドーパントの制御が比較的容易であ
る。PZTの場合に用いられる原料は例えばPb(CH
3 COO)2 ・3H2 O等である。
【0019】また,本実施の形態では,焼成温度は比較
的低い約600℃程度に設定された。焼成温度が低けれ
ば,熱拡散等による他のデバイスへの悪影響を抑えるこ
とができるため,強誘電体メモリ等のデバイス作成が容
易となる。しかしながら,結晶性が多少悪くなるため,
上記絶縁体膜1を略貫通するピンホール等の欠陥が生じ
てしまうことがある。従って,上記欠陥が生じている絶
縁体膜1上に従来のようにPt,Au,Al等の金属原
子材料や金属酸化物等(MOX )からなる電極を形成す
れば,上記欠陥内に金属原子や金属酸化物分子が浸み込
んでしまい,絶縁性が劣化してしまう。
的低い約600℃程度に設定された。焼成温度が低けれ
ば,熱拡散等による他のデバイスへの悪影響を抑えるこ
とができるため,強誘電体メモリ等のデバイス作成が容
易となる。しかしながら,結晶性が多少悪くなるため,
上記絶縁体膜1を略貫通するピンホール等の欠陥が生じ
てしまうことがある。従って,上記欠陥が生じている絶
縁体膜1上に従来のようにPt,Au,Al等の金属原
子材料や金属酸化物等(MOX )からなる電極を形成す
れば,上記欠陥内に金属原子や金属酸化物分子が浸み込
んでしまい,絶縁性が劣化してしまう。
【0020】これに対し,本実施の形態に係る電子素子
では,上記絶縁体膜1上に上記欠陥の寸法DSよりも基
本単位Uが大きい酸化物超電導体のような漏洩防止材料
が電極材料に用いられ,膜厚150〜350nm程度の
上部電極3が形成される。この上部電極3の形成は,例
えばYBi2 Cu3 O7 を焼成したものをターゲットに
用いたスパッタリング法により行われる。この時の基板
温度は,約500℃以上である。上記上部電極3を形成
するYBi2 Cu3 O7 の格子定数は長軸が12Å程度
である。一方,上記欠陥の寸法DSは約5〜6Å程度で
ある。従って,上記欠陥内に上部電極3の材料が入り込
むことができず,ピンホールや結晶粒間の粒界層を通る
リーク電流を低減することができる。
では,上記絶縁体膜1上に上記欠陥の寸法DSよりも基
本単位Uが大きい酸化物超電導体のような漏洩防止材料
が電極材料に用いられ,膜厚150〜350nm程度の
上部電極3が形成される。この上部電極3の形成は,例
えばYBi2 Cu3 O7 を焼成したものをターゲットに
用いたスパッタリング法により行われる。この時の基板
温度は,約500℃以上である。上記上部電極3を形成
するYBi2 Cu3 O7 の格子定数は長軸が12Å程度
である。一方,上記欠陥の寸法DSは約5〜6Å程度で
ある。従って,上記欠陥内に上部電極3の材料が入り込
むことができず,ピンホールや結晶粒間の粒界層を通る
リーク電流を低減することができる。
【0021】このように,本実施の形態に係る容量素子
では,絶縁体膜の結晶性が多少悪くピンホール等の絶縁
体膜を略貫通する欠陥が存在する場合でも,導電性材料
が上記欠陥内に入り込まず,絶縁体膜のリーク電流を低
減することが可能となる。従って,結晶性の悪い材料で
も上記絶縁体膜に用いることが可能となる。その結果,
高温で結晶化させる等の必要がなくなり,例えば強誘電
体メモリを作成する際のプロセスが容易なものとなる。
では,絶縁体膜の結晶性が多少悪くピンホール等の絶縁
体膜を略貫通する欠陥が存在する場合でも,導電性材料
が上記欠陥内に入り込まず,絶縁体膜のリーク電流を低
減することが可能となる。従って,結晶性の悪い材料で
も上記絶縁体膜に用いることが可能となる。その結果,
高温で結晶化させる等の必要がなくなり,例えば強誘電
体メモリを作成する際のプロセスが容易なものとなる。
【0022】
【実施例】上記実施の形態では,絶縁体膜1にPZTを
用いたが,もちろんSBT(SrBi2 TaO9 )等の
他の強誘電体材料を用いてもよい。SBTを用いれば,
印加電圧の反転が1012回以上繰り返されても残留分極
の値を維持することができ,書き換え可能回数の多い強
誘電体キャパシタ及び強誘電体メモリを提供することが
可能となる。SBTは,PZT系の強誘電体材料と較べ
て結晶化温度が高いが,本発明に係る電子素子を用いれ
ば,焼成温度を約700℃程度に抑えることが可能であ
る。また,上記絶縁体膜1に用いられる絶縁体は,強誘
電体材料に限らず,他の絶縁体も含まれる。このような
電子素子も本発明における電子素子の一例である。
用いたが,もちろんSBT(SrBi2 TaO9 )等の
他の強誘電体材料を用いてもよい。SBTを用いれば,
印加電圧の反転が1012回以上繰り返されても残留分極
の値を維持することができ,書き換え可能回数の多い強
誘電体キャパシタ及び強誘電体メモリを提供することが
可能となる。SBTは,PZT系の強誘電体材料と較べ
て結晶化温度が高いが,本発明に係る電子素子を用いれ
ば,焼成温度を約700℃程度に抑えることが可能であ
る。また,上記絶縁体膜1に用いられる絶縁体は,強誘
電体材料に限らず,他の絶縁体も含まれる。このような
電子素子も本発明における電子素子の一例である。
【0023】また,上記実施の形態では,リークを低減
するための電極材料(漏洩防止材料)としてYBa2 C
u3 O7 を用いたが,他の超電導体材料を用いることも
可能である。更に,超電導材料に限らず,導電性を持た
せたフラーレン等を上記漏洩防止材料として用いること
も可能である。また,上記実施の形態では,上部電極3
のみに上記欠陥の寸法よりも大きな基本単位を有する酸
化物超電導体を電極材料に用いたが,上部電極3及び下
部電極2の両方に上記漏洩防止材料を用いてもよい。下
部電極2から絶縁体膜1に電極材料が入り込むことはあ
まりないが,素子全体の温度が上昇した場合には下部電
極2からも絶縁体膜1の欠陥に電極材料が入り込む場合
があるので,両方の電極に上記漏洩防止材料を用いれば
リーク電流がより低減される。尚,好ましい例ではない
が,もちろん下部電極2のみに上記漏洩防止材料を用い
ることも可能である。また,Pt電極の形成にはスパッ
タリング法を用いたが,真空蒸着法等他のPVD法を用
いることも可能である。また,上記実施の形態における
電子素子は,電極を絶縁体膜1に対して平板状に設けた
容量素子であったが,例えば絶縁体膜上に点電極が形成
された電子素子についても本発明を適用することが可能
である。このような電子素子も本発明における電子素子
の一例である。
するための電極材料(漏洩防止材料)としてYBa2 C
u3 O7 を用いたが,他の超電導体材料を用いることも
可能である。更に,超電導材料に限らず,導電性を持た
せたフラーレン等を上記漏洩防止材料として用いること
も可能である。また,上記実施の形態では,上部電極3
のみに上記欠陥の寸法よりも大きな基本単位を有する酸
化物超電導体を電極材料に用いたが,上部電極3及び下
部電極2の両方に上記漏洩防止材料を用いてもよい。下
部電極2から絶縁体膜1に電極材料が入り込むことはあ
まりないが,素子全体の温度が上昇した場合には下部電
極2からも絶縁体膜1の欠陥に電極材料が入り込む場合
があるので,両方の電極に上記漏洩防止材料を用いれば
リーク電流がより低減される。尚,好ましい例ではない
が,もちろん下部電極2のみに上記漏洩防止材料を用い
ることも可能である。また,Pt電極の形成にはスパッ
タリング法を用いたが,真空蒸着法等他のPVD法を用
いることも可能である。また,上記実施の形態における
電子素子は,電極を絶縁体膜1に対して平板状に設けた
容量素子であったが,例えば絶縁体膜上に点電極が形成
された電子素子についても本発明を適用することが可能
である。このような電子素子も本発明における電子素子
の一例である。
【0024】また,上記実施の形態に係る電子素子で
は,絶縁体膜1の両面に電極が形成されていたが,絶縁
体膜1の片面のみに電極が形成されている場合にも本発
明は適用可能である。更に,上記実施の形態では,シリ
コン基板4上に他の素子と独立して設けられていたが,
本発明に係る電子素子は,例えばDRAMに用いられる
容量素子として用いることも可能である。さらに,半導
体基板上に絶縁体膜,下部電極,誘電体薄膜,上部電極
がこの順番に形成されたMFMIS( Metal Ferroelect
ric Metal Insulator Semiconductor ) 構造を有するF
ETの下部電極,上部電極のどちらか一方,又は両方に
上記漏洩防止材料を用いることも可能である。さらに,
MFMIS構造に限らず,半導体基板上に絶縁膜,誘電
体薄膜がこの順番に形成されたMFS構造(Metal Ferro
electric Semiconductor )や,半導体基板上に絶縁膜,
誘電体薄膜,電極がこの順番に形成されたMFIS構造
( Metal Ferroelectric Insulator Semiconductor )
や,半導体基板上に電極,誘電体薄膜,電極がこの順番
に形成されたMFMS構造( Metal Ferroelectric Meta
l Semiconductor ) 等についても本発明に係る電子素子
を適用することが可能である。さらに,上記実施の形態
では,シリコン基板4上に直接電子素子を設けたが,も
ちろんシリコン基板1上に形成した半導体層や絶縁体層
上等に設けてもよい。このような電子素子も本発明にお
ける電子素子の一例である。
は,絶縁体膜1の両面に電極が形成されていたが,絶縁
体膜1の片面のみに電極が形成されている場合にも本発
明は適用可能である。更に,上記実施の形態では,シリ
コン基板4上に他の素子と独立して設けられていたが,
本発明に係る電子素子は,例えばDRAMに用いられる
容量素子として用いることも可能である。さらに,半導
体基板上に絶縁体膜,下部電極,誘電体薄膜,上部電極
がこの順番に形成されたMFMIS( Metal Ferroelect
ric Metal Insulator Semiconductor ) 構造を有するF
ETの下部電極,上部電極のどちらか一方,又は両方に
上記漏洩防止材料を用いることも可能である。さらに,
MFMIS構造に限らず,半導体基板上に絶縁膜,誘電
体薄膜がこの順番に形成されたMFS構造(Metal Ferro
electric Semiconductor )や,半導体基板上に絶縁膜,
誘電体薄膜,電極がこの順番に形成されたMFIS構造
( Metal Ferroelectric Insulator Semiconductor )
や,半導体基板上に電極,誘電体薄膜,電極がこの順番
に形成されたMFMS構造( Metal Ferroelectric Meta
l Semiconductor ) 等についても本発明に係る電子素子
を適用することが可能である。さらに,上記実施の形態
では,シリコン基板4上に直接電子素子を設けたが,も
ちろんシリコン基板1上に形成した半導体層や絶縁体層
上等に設けてもよい。このような電子素子も本発明にお
ける電子素子の一例である。
【0025】
【発明の効果】上記のように請求項1〜7のいずれか1
項に記載の発明によれば,絶縁体膜の結晶性が悪く絶縁
体膜を略貫通するピンホール等の欠陥が生じている場合
でも,上記欠陥内に導電性の電極材料が入り込まずリー
ク電流を低減することができる。従って,結晶性の悪い
材料でも上記絶縁体膜に用いることが可能となる。その
結果,高温で結晶化させる等の必要がなくなり,例えば
強誘電体メモリを作成する際のプロセスが容易なものと
なる。
項に記載の発明によれば,絶縁体膜の結晶性が悪く絶縁
体膜を略貫通するピンホール等の欠陥が生じている場合
でも,上記欠陥内に導電性の電極材料が入り込まずリー
ク電流を低減することができる。従って,結晶性の悪い
材料でも上記絶縁体膜に用いることが可能となる。その
結果,高温で結晶化させる等の必要がなくなり,例えば
強誘電体メモリを作成する際のプロセスが容易なものと
なる。
【0026】また,上記請求項8又は9に記載の発明に
よれば,リーク電流を低減し,絶縁体膜の作成難度を低
くすることが可能な電極形成方法を提供することができ
る。
よれば,リーク電流を低減し,絶縁体膜の作成難度を低
くすることが可能な電極形成方法を提供することができ
る。
【図1】 本発明の一実施の形態に係る電子素子の断面
構造を示す図。
構造を示す図。
【図2】 強誘電体メモリの断面構造の一例を示す図。
【図3】 従来の強誘電体キャパシタの断面構造の一例
を示す図。
を示す図。
1…絶縁体膜 2,3…電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金田 和博 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内
Claims (9)
- 【請求項1】 絶縁体膜表面に電極を形成した構造を備
え,上記絶縁体膜を略貫通する欠陥の寸法よりも大きな
基本単位を有する漏洩防止材料を上記電極に用いてなる
電子素子。 - 【請求項2】 上記絶縁体膜が多結晶構造を有するもの
であって,上記欠陥が上記絶縁体膜の結晶粒間に生じた
ものである請求項1に記載の電子素子。 - 【請求項3】 上記漏洩防止材料が酸化物超電導体であ
って,上記基本単位が上記酸化物超電導体の格子定数で
ある請求項1又は2に記載の電子素子。 - 【請求項4】 上記漏洩防止材料がフラーレンである請
求項1又は2に記載の電子素子。 - 【請求項5】 上記絶縁体膜に強誘電体材料を用いた請
求項1〜4のいずれか1項に記載の電子素子。 - 【請求項6】 上記絶縁体膜に金属酸化物誘電体を用い
た請求項1〜5のいずれか1項に記載の電子素子。 - 【請求項7】 上記電極が上記絶縁体膜に対して平板状
に形成された請求項1〜6のいずれか1項に記載の電子
素子。 - 【請求項8】 半導体基板上に多結晶構造を有する絶縁
体膜を形成する工程と,上記絶縁体膜の結晶粒間に生じ
る欠陥の寸法よりも大きな基本単位を有する漏洩防止材
料を用いて,上記絶縁体膜上に電極を形成する工程とを
具備してなる電極形成方法。 - 【請求項9】 上記電極が上記絶縁体膜に対して平板状
に形成されてなる請求項8に記載の電極形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30564997A JPH11145385A (ja) | 1997-11-07 | 1997-11-07 | 電子素子及び電極形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30564997A JPH11145385A (ja) | 1997-11-07 | 1997-11-07 | 電子素子及び電極形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11145385A true JPH11145385A (ja) | 1999-05-28 |
Family
ID=17947682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30564997A Pending JPH11145385A (ja) | 1997-11-07 | 1997-11-07 | 電子素子及び電極形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11145385A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010016808A (ko) * | 1999-08-04 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 및 그 제조 방법 |
US6617626B2 (en) | 2001-02-28 | 2003-09-09 | Fujitsu Limited | Ferroelectric semiconductor memory device and a fabrication process thereof |
-
1997
- 1997-11-07 JP JP30564997A patent/JPH11145385A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010016808A (ko) * | 1999-08-04 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 및 그 제조 방법 |
US6617626B2 (en) | 2001-02-28 | 2003-09-09 | Fujitsu Limited | Ferroelectric semiconductor memory device and a fabrication process thereof |
US6777287B2 (en) | 2001-02-28 | 2004-08-17 | Fujitsu Limited | Ferroelectric semiconductor memory device and a fabrication process thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3460095B2 (ja) | 強誘電体メモリ | |
US6358758B2 (en) | Low imprint ferroelectric material for long retention memory and method of making the same | |
US6674109B1 (en) | Nonvolatile memory | |
JP3645338B2 (ja) | 不揮発性半導体記憶装置 | |
JP3162718B2 (ja) | 集積回路メモリー | |
JP3190011B2 (ja) | 強誘電体記憶素子およびその製造方法 | |
KR100553230B1 (ko) | 수소-손상 강유전성 필름의 불활성 가스 회복 어닐링 | |
JPH10270654A (ja) | 半導体記憶装置 | |
Kim et al. | Microstructure and electrical properties of Ln2Ti2O7 (Ln= La, Nd) | |
US7214977B2 (en) | Ferroelectric thin film, method of manufacturing the same, ferroelectric memory device and ferroelectric piezoelectric device | |
JP3203135B2 (ja) | 強誘電体記憶素子 | |
JP3664785B2 (ja) | スイッチング素子 | |
JPH11145385A (ja) | 電子素子及び電極形成方法 | |
KR100379245B1 (ko) | 산화지르코늄타이타늄 박막을 이용한 전계형 트랜지스터및 그 제조방법 | |
JP3924928B2 (ja) | 強誘電体材料及び強誘電体メモリ | |
JP3232661B2 (ja) | 半導体記憶装置 | |
KR100363393B1 (ko) | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 | |
JP2002083937A (ja) | 強誘電体膜、半導体装置及びこれらの製造方法 | |
JP2002261249A (ja) | 半導体記憶素子 | |
JPH0823073A (ja) | 強誘電体薄膜キャパシタおよびその製造方法 | |
US6852549B2 (en) | Ferroelectric thin film processing for ferroelectric field-effect transistor | |
KR100470834B1 (ko) | 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법 | |
JPH08330531A (ja) | 強誘電体記憶素子 | |
JP3813206B2 (ja) | 強誘電体記憶素子の製造方法 | |
JPH10152398A (ja) | 強誘電体薄膜の形成方法 |