JPH11145379A - 半導体装置の実装構造体およびその製造方法 - Google Patents
半導体装置の実装構造体およびその製造方法Info
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- JPH11145379A JPH11145379A JP9319127A JP31912797A JPH11145379A JP H11145379 A JPH11145379 A JP H11145379A JP 9319127 A JP9319127 A JP 9319127A JP 31912797 A JP31912797 A JP 31912797A JP H11145379 A JPH11145379 A JP H11145379A
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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Abstract
(57)【要約】
【課題】 メモリーカードの実装密度を高める。
【解決手段】 配線基板３０の主面に複数個のペレット
１０が横並びに配置されてバンプから形成された接続端
子部１３群によって機械的かつ電気的に接続されてお
り、複数のＴＣＰ・ＩＣ２０が各ペレット１０の上にそ
れぞれ配置されてリフロー半田付けによって形成された
半田付け部２８に表面実装されている。 【効果】 ペレットの上にＴＣＰ・ＩＣが重なった状態
になるため、メモリーカードの実装密度を倍増できる。
ＴＣＰ・ＩＣの下方空間にペレットが納まった状態にな
っているため、メモリーカードの全体厚さが厚くなるの
を抑制できる。
１０が横並びに配置されてバンプから形成された接続端
子部１３群によって機械的かつ電気的に接続されてお
り、複数のＴＣＰ・ＩＣ２０が各ペレット１０の上にそ
れぞれ配置されてリフロー半田付けによって形成された
半田付け部２８に表面実装されている。 【効果】 ペレットの上にＴＣＰ・ＩＣが重なった状態
になるため、メモリーカードの実装密度を倍増できる。
ＴＣＰ・ＩＣの下方空間にペレットが納まった状態にな
っているため、メモリーカードの全体厚さが厚くなるの
を抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
構造体の製造技術、特に、実装密度を高めるための技術
に関し、例えば、メモリーカード等のハイブリッドＩＣ
（半導体集積回路装置）の製造に利用して有効な技術に
関する。
構造体の製造技術、特に、実装密度を高めるための技術
に関し、例えば、メモリーカード等のハイブリッドＩＣ
（半導体集積回路装置）の製造に利用して有効な技術に
関する。
【０００２】
【従来の技術】ハイブリッドＩＣの一例であるメモリー
カードは、テープ・キャリア・パッケージを備えたＩＣ
（以下、ＴＣＰ・ＩＣという。）やシン・スモール・ア
ウトライン・パッケージを備えたＩＣ（以下、ＴＳＯＰ
・ＩＣという。）が複数個、配線基板の一主面または両
面に一段に並べられて表面実装されているのが、一般的
である。そして、配線基板には実装されたＩＣ群を外力
から保護するためのカバーが取り付けられている。
カードは、テープ・キャリア・パッケージを備えたＩＣ
（以下、ＴＣＰ・ＩＣという。）やシン・スモール・ア
ウトライン・パッケージを備えたＩＣ（以下、ＴＳＯＰ
・ＩＣという。）が複数個、配線基板の一主面または両
面に一段に並べられて表面実装されているのが、一般的
である。そして、配線基板には実装されたＩＣ群を外力
から保護するためのカバーが取り付けられている。
【０００３】なお、ハイブリットＩＣを述べてある例と
しては、特開平２−６８８７１号公報、がある。
しては、特開平２−６８８７１号公報、がある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
メモリーカードにおいては、ＴＣＰ・ＩＣやＴＳＯＰ・
ＩＣが配線基板に一段に並べられているため、実装密度
の増加に限界がある。
メモリーカードにおいては、ＴＣＰ・ＩＣやＴＳＯＰ・
ＩＣが配線基板に一段に並べられているため、実装密度
の増加に限界がある。
【０００５】本発明の目的は、実装密度を高めることが
できる半導体装置の実装構造体の製造技術を提供するこ
とにある。
できる半導体装置の実装構造体の製造技術を提供するこ
とにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【０００８】すなわち、一主面に複数個の電極パッドを
形成された半導体ペレットが配線基板にその電極パッド
群において機械的かつ電気的に接続されており、この半
導体ペレットの他の主面側に半導体装置が配されてこの
配線基板に表面実装されていることを特徴とする。
形成された半導体ペレットが配線基板にその電極パッド
群において機械的かつ電気的に接続されており、この半
導体ペレットの他の主面側に半導体装置が配されてこの
配線基板に表面実装されていることを特徴とする。
【０００９】前記した手段によれば、半導体ペレットの
上に半導体装置を重ねることができるため、半導体装置
の実装構造体の実装密度を倍増させることができる。他
方、半導体装置の下方空間に半導体ペレットを収めるこ
とができるため、半導体装置の実装構造体の厚さの増加
を抑制することができる。
上に半導体装置を重ねることができるため、半導体装置
の実装構造体の実装密度を倍増させることができる。他
方、半導体装置の下方空間に半導体ペレットを収めるこ
とができるため、半導体装置の実装構造体の厚さの増加
を抑制することができる。
【００１０】
【発明の実施の形態】図１は本発明の一実施形態である
メモリーカードを示しており、（ａ）は一部切断正面
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側面断面図であ
る。図２は同じく一部切断平面図である。図３はその製
造方法を示す工程図である。図４はペレットを示してお
り、（ａ）は平面図、（ｂ）は一部切断正面図、（ｃ）
は一部切断側面図である。図５はＴＣＰ・ＩＣを示して
おり、（ａ）は平面図、（ｂ）は一部切断正面図、
（ｃ）は一部切断側面図である。図６は配線基板を示し
ており、（ａ）は平面図、（ｂ）は一部切断正面図であ
る。図７はペレットボンディング工程を示しており、
（ａ）は平面図、（ｂ）は一部切断正面図である。図８
はＴＣＰ・ＩＣのリフロー工程を示しており、（ａ）は
平面図、（ｂ）は一部切断正面図である。
メモリーカードを示しており、（ａ）は一部切断正面
図、（ｂ）は（ａ）のｂ−ｂ線に沿う側面断面図であ
る。図２は同じく一部切断平面図である。図３はその製
造方法を示す工程図である。図４はペレットを示してお
り、（ａ）は平面図、（ｂ）は一部切断正面図、（ｃ）
は一部切断側面図である。図５はＴＣＰ・ＩＣを示して
おり、（ａ）は平面図、（ｂ）は一部切断正面図、
（ｃ）は一部切断側面図である。図６は配線基板を示し
ており、（ａ）は平面図、（ｂ）は一部切断正面図であ
る。図７はペレットボンディング工程を示しており、
（ａ）は平面図、（ｂ）は一部切断正面図である。図８
はＴＣＰ・ＩＣのリフロー工程を示しており、（ａ）は
平面図、（ｂ）は一部切断正面図である。
【００１１】本実施形態において、本発明に係る半導体
装置の実装構造体はメモリーカードとして構成されてお
り、メモリーカード１は配線基板３０と、半導体ペレッ
ト（以下、ペレットという。）１０と、半導体装置とし
てのＴＣＰ・ＩＣ２０とを備えている。配線基板３０の
両方の主面にはペレット１０が、複数個の接続端子部１
３において機械的かつ電気的にされており、これらペレ
ット１０の配線基板３０と反対側にはＴＣＰ・ＩＣ２０
が配されて、配線基板３０に表面実装されている。そし
て、このメモリーカード１は以下に説明する製造方法に
よって製造されている。
装置の実装構造体はメモリーカードとして構成されてお
り、メモリーカード１は配線基板３０と、半導体ペレッ
ト（以下、ペレットという。）１０と、半導体装置とし
てのＴＣＰ・ＩＣ２０とを備えている。配線基板３０の
両方の主面にはペレット１０が、複数個の接続端子部１
３において機械的かつ電気的にされており、これらペレ
ット１０の配線基板３０と反対側にはＴＣＰ・ＩＣ２０
が配されて、配線基板３０に表面実装されている。そし
て、このメモリーカード１は以下に説明する製造方法に
よって製造されている。
【００１２】以下、本発明の一実施形態であるメモリー
カードの製造方法を説明する。この説明により、前記メ
モリーカードの構成の詳細が明らかにされる。
カードの製造方法を説明する。この説明により、前記メ
モリーカードの構成の詳細が明らかにされる。
【００１３】図４に示されているように、ペレット１０
は長方形の平板形状に形成されており、ペレット１０の
接続側主面（以下、第１主面という。）には接続端子部
を形成するためのバンプ１１が複数個、所定の間隔を置
いて二列に形成されている。各バンプ１１は半田材が使
用されて略半球形状にそれぞれ形成されている。
は長方形の平板形状に形成されており、ペレット１０の
接続側主面（以下、第１主面という。）には接続端子部
を形成するためのバンプ１１が複数個、所定の間隔を置
いて二列に形成されている。各バンプ１１は半田材が使
用されて略半球形状にそれぞれ形成されている。
【００１４】本実施形態においては、ペレット１０が６
個使用される。ペレット１０はメモリー等の同種の集積
回路が作り込まれたものを複数個使用してもよいし、相
異なる種類の集積回路が作り込まれたものを複数個使用
してもよい。
個使用される。ペレット１０はメモリー等の同種の集積
回路が作り込まれたものを複数個使用してもよいし、相
異なる種類の集積回路が作り込まれたものを複数個使用
してもよい。
【００１５】なお、ペレット１０およびバンプ１１は半
導体装置の製造工程における所謂前工程において、ウエ
ハの形態で実施され、ダイシング工程で長方形の平板形
状にダイシングされる。
導体装置の製造工程における所謂前工程において、ウエ
ハの形態で実施され、ダイシング工程で長方形の平板形
状にダイシングされる。
【００１６】図５に示されているように、ＴＣＰ・ＩＣ
２０は担体としてのキャリア用テープ（図示せず）の一
部から切り出されたサポートリング２１を備えており、
サポートリング２１は長方形の枠形状に形成されてい
る。サポートリング２１の一方の主面（以下、第１主面
とする。）にはインナリード２２が複数本、径方向内側
に放射状に配線されており、各インナリード２２にはア
ウタリード２３が径方向外側に一体的にそれぞれ連結さ
れている。サポートリング２１の開口内にはペレット
（以下、ＴＣＰ用ペレットという。）２４が、第２主面
側から挿入されて配置されており、ＴＣＰ用ペレット２
４は各インナリード２２に金バンプ２５によってインナ
リードボンディングされて機械的かつ電気的に接続され
ている。インナリード２２群、ＴＣＰ用ペレット２４の
一部および金バンプ２５群はポッティングによって成形
された樹脂封止体２６によって樹脂封止されている。
２０は担体としてのキャリア用テープ（図示せず）の一
部から切り出されたサポートリング２１を備えており、
サポートリング２１は長方形の枠形状に形成されてい
る。サポートリング２１の一方の主面（以下、第１主面
とする。）にはインナリード２２が複数本、径方向内側
に放射状に配線されており、各インナリード２２にはア
ウタリード２３が径方向外側に一体的にそれぞれ連結さ
れている。サポートリング２１の開口内にはペレット
（以下、ＴＣＰ用ペレットという。）２４が、第２主面
側から挿入されて配置されており、ＴＣＰ用ペレット２
４は各インナリード２２に金バンプ２５によってインナ
リードボンディングされて機械的かつ電気的に接続され
ている。インナリード２２群、ＴＣＰ用ペレット２４の
一部および金バンプ２５群はポッティングによって成形
された樹脂封止体２６によって樹脂封止されている。
【００１７】本実施形態においては、図５に示されてい
るＴＣＰ・ＩＣ２０がペレット１０と同数個、使用され
る。ＴＣＰ用ペレット２４はメモリー等の同種の集積回
路が作り込まれたものを複数個使用してもよいし、相異
なる種類の集積回路が作り込まれたものを複数個使用し
てもよい。
るＴＣＰ・ＩＣ２０がペレット１０と同数個、使用され
る。ＴＣＰ用ペレット２４はメモリー等の同種の集積回
路が作り込まれたものを複数個使用してもよいし、相異
なる種類の集積回路が作り込まれたものを複数個使用し
てもよい。
【００１８】図６に示されているように、配線基板３０
は基板本体（以下、本体という。）３１を備えており、
本体３１はガラス含浸エポキシ樹脂やセラミック等の絶
縁材料が使用されて長方形の平盤形状に形成されてい
る。本体３１の短辺はＴＣＰ・ＩＣ２０の長辺よりも大
きく設定されており、本体３１の長辺は３個のＴＣＰ・
ＩＣ２０を横並びに表面実装してもなお余裕が残るよう
に設定されている。本体３１の表側主面（以下、上面と
いう。）および裏側主面（以下、下面という。）の両短
辺側の端部（以下、左右端部という。）には外部端子３
２が複数個、互いに平行に並べられてそれぞれ形成され
ている。
は基板本体（以下、本体という。）３１を備えており、
本体３１はガラス含浸エポキシ樹脂やセラミック等の絶
縁材料が使用されて長方形の平盤形状に形成されてい
る。本体３１の短辺はＴＣＰ・ＩＣ２０の長辺よりも大
きく設定されており、本体３１の長辺は３個のＴＣＰ・
ＩＣ２０を横並びに表面実装してもなお余裕が残るよう
に設定されている。本体３１の表側主面（以下、上面と
いう。）および裏側主面（以下、下面という。）の両短
辺側の端部（以下、左右端部という。）には外部端子３
２が複数個、互いに平行に並べられてそれぞれ形成され
ている。
【００１９】本体３１の上面および下面にはペレット１
０を機械的かつ電気的に接続するためのランド（以下、
ペレット用ランドという。）３３が複数個、左右で一対
の列が左、中央、右の３組に配置されてそれぞれ形成さ
れており、各ペレット用ランド３３は本体３１の内部に
配線された電気配線（図示せず）によって所定の各外部
端子３２に互いに絶縁されてそれぞれ接続されている。
０を機械的かつ電気的に接続するためのランド（以下、
ペレット用ランドという。）３３が複数個、左右で一対
の列が左、中央、右の３組に配置されてそれぞれ形成さ
れており、各ペレット用ランド３３は本体３１の内部に
配線された電気配線（図示せず）によって所定の各外部
端子３２に互いに絶縁されてそれぞれ接続されている。
【００２０】本体３１の上面および下面にはＴＣＰ・Ｉ
Ｃ２０を表面実装するためのランド（以下、ＴＣＰ・Ｉ
Ｃ用ランドという。）３４が複数個、左右で一対の列が
左、中央、右の３組の各ペレット用ランド３３群の外側
にそれぞれ配置されて形成されており、各ＴＣＰ・ＩＣ
用ランド３４は本体３１の内部に配線された電気配線
（図示せず）によって所定の各外部端子３２に互いにか
つペレット用ランド３３と絶縁されてそれぞれ接続され
ている。
Ｃ２０を表面実装するためのランド（以下、ＴＣＰ・Ｉ
Ｃ用ランドという。）３４が複数個、左右で一対の列が
左、中央、右の３組の各ペレット用ランド３３群の外側
にそれぞれ配置されて形成されており、各ＴＣＰ・ＩＣ
用ランド３４は本体３１の内部に配線された電気配線
（図示せず）によって所定の各外部端子３２に互いにか
つペレット用ランド３３と絶縁されてそれぞれ接続され
ている。
【００２１】メモリーカード１の組み立てに際しては、
図３に示されているように、ペレットボンディング工程
において、ペレット１０が配線基板３０の上面および下
面のペレット用ランド３３群に実装される。すなわち、
図７に示されているように、配線基板３０のペレット用
ランド３３に半田ペースト１２が塗布された後に、ペレ
ット１０が各バンプ１１を各ペレット用ランド３３に整
合されて半田ペースト１２によって接着される。この状
態で、加熱炉を通される等のリフロー処理が実施され、
各バンプ１１および半田ペースト１２が溶融されて各接
続端子部１３がそれぞれ形成される。この接続端子部１
３群によって、各ペレット１０が配線基板３０に機械的
かつ電気的に接続された状態になる。
図３に示されているように、ペレットボンディング工程
において、ペレット１０が配線基板３０の上面および下
面のペレット用ランド３３群に実装される。すなわち、
図７に示されているように、配線基板３０のペレット用
ランド３３に半田ペースト１２が塗布された後に、ペレ
ット１０が各バンプ１１を各ペレット用ランド３３に整
合されて半田ペースト１２によって接着される。この状
態で、加熱炉を通される等のリフロー処理が実施され、
各バンプ１１および半田ペースト１２が溶融されて各接
続端子部１３がそれぞれ形成される。この接続端子部１
３群によって、各ペレット１０が配線基板３０に機械的
かつ電気的に接続された状態になる。
【００２２】次に、図３に示されているように、ＴＣＰ
・ＩＣ実装工程において、ＴＣＰ・ＩＣ２０が配線基板
３０の上面および下面における各ペレット１０の位置に
それぞれ配されて表面実装される。すなわち、図８に示
されているように、配線基板３０のＴＣＰ・ＩＣ用ラン
ド３４に半田ペースト２７が塗布された後に、ＴＣＰ・
ＩＣ２０が各アウタリード２３を各ＴＣＰ・ＩＣ用ラン
ド３４に整合されて、半田ペースト２７によって接着さ
れる。この状態で、加熱炉を通される等のリフロー処理
が実施され、各半田ペースト２７が溶融されて半田付け
部２８がそれぞれ形成される。このようにして形成され
た半田付け部２８群によって、各ＴＣＰ・ＩＣ２０が配
線基板３０に機械的かつ電気的に接続された状態にな
る。
・ＩＣ実装工程において、ＴＣＰ・ＩＣ２０が配線基板
３０の上面および下面における各ペレット１０の位置に
それぞれ配されて表面実装される。すなわち、図８に示
されているように、配線基板３０のＴＣＰ・ＩＣ用ラン
ド３４に半田ペースト２７が塗布された後に、ＴＣＰ・
ＩＣ２０が各アウタリード２３を各ＴＣＰ・ＩＣ用ラン
ド３４に整合されて、半田ペースト２７によって接着さ
れる。この状態で、加熱炉を通される等のリフロー処理
が実施され、各半田ペースト２７が溶融されて半田付け
部２８がそれぞれ形成される。このようにして形成され
た半田付け部２８群によって、各ＴＣＰ・ＩＣ２０が配
線基板３０に機械的かつ電気的に接続された状態にな
る。
【００２３】この際、半田付け部２８を形成する半田材
としては、ペレット１０の接続端子部１３のための半田
材よりも低融点のものが使用される。これにより、先に
半田付けされた接続端子部１３が後のアウタリードボン
ディングにおける半田付け処理によって溶融することは
防止される。このため、ＴＣＰ・ＩＣ２０が配線基板３
０に半田付けされる際に、同一の配線基板３０に先に組
み付けられたペレット１０が脱落したり遊動したりする
現象が発生するのを防止することができる。
としては、ペレット１０の接続端子部１３のための半田
材よりも低融点のものが使用される。これにより、先に
半田付けされた接続端子部１３が後のアウタリードボン
ディングにおける半田付け処理によって溶融することは
防止される。このため、ＴＣＰ・ＩＣ２０が配線基板３
０に半田付けされる際に、同一の配線基板３０に先に組
み付けられたペレット１０が脱落したり遊動したりする
現象が発生するのを防止することができる。
【００２４】その後、図３に示されているように、カバ
ー被せ工程において、ペレット１０およびＴＣＰ・ＩＣ
２０が実装された配線基板３０にはカバー３５が被せら
れる。すなわち、図１に示されているように、断面がコ
字形の箱形状に形成されたカバー３５が配線基板３０に
ＴＣＰ・ＩＣ２０群の外側を一面を残して取り囲むよう
に被せ付けられる。このカバー３５はメモリーカード１
の輸送時やパーソナルコンピュータ等への実装時に、Ｔ
ＣＰ・ＩＣ２０やペレット１０に外力が加わるのを防止
することにより、これらを保護することになる。
ー被せ工程において、ペレット１０およびＴＣＰ・ＩＣ
２０が実装された配線基板３０にはカバー３５が被せら
れる。すなわち、図１に示されているように、断面がコ
字形の箱形状に形成されたカバー３５が配線基板３０に
ＴＣＰ・ＩＣ２０群の外側を一面を残して取り囲むよう
に被せ付けられる。このカバー３５はメモリーカード１
の輸送時やパーソナルコンピュータ等への実装時に、Ｔ
ＣＰ・ＩＣ２０やペレット１０に外力が加わるのを防止
することにより、これらを保護することになる。
【００２５】以上のようにして製造されて図１および図
２に示されているように構成されているメモリーカード
１は、パーソナルコンピュータ等のマザーボードに実装
される。メモリーカード１の稼働時におけるペレット１
０の発熱は、接続端子部１３群から熱伝導によって配線
基板３０に効率よく伝達されて放熱される。また、ＴＣ
Ｐ・ＩＣ２０の発熱はアウタリード２３群からの熱伝導
によって配線基板３０に伝達されたり、樹脂封止体２６
からの放射や対流によって外気に伝達されたりして効率
よく放熱される。
２に示されているように構成されているメモリーカード
１は、パーソナルコンピュータ等のマザーボードに実装
される。メモリーカード１の稼働時におけるペレット１
０の発熱は、接続端子部１３群から熱伝導によって配線
基板３０に効率よく伝達されて放熱される。また、ＴＣ
Ｐ・ＩＣ２０の発熱はアウタリード２３群からの熱伝導
によって配線基板３０に伝達されたり、樹脂封止体２６
からの放射や対流によって外気に伝達されたりして効率
よく放熱される。
【００２６】前記実施形態によれば、次の効果が得られ
る。
る。
【００２７】 配線基板の主面に複数個のペレットを
横並びに実装するとともに、複数のＴＣＰ・ＩＣを各ペ
レットに対応させて実装することにより、ペレットの上
にＴＣＰ・ＩＣが重なった状態になっているため、メモ
リーカードの実装密度を倍増することができる。
横並びに実装するとともに、複数のＴＣＰ・ＩＣを各ペ
レットに対応させて実装することにより、ペレットの上
にＴＣＰ・ＩＣが重なった状態になっているため、メモ
リーカードの実装密度を倍増することができる。
【００２８】 ＴＣＰ・ＩＣの下方空間にペレットが
納まった状態になっているため、メモリーカードの全体
厚さが厚くなるのを抑制することができる。
納まった状態になっているため、メモリーカードの全体
厚さが厚くなるのを抑制することができる。
【００２９】 配線基板にバンプによって実装された
ペレットがＴＣＰ・ＩＣによって被覆された状態になっ
ているため、ペレットに外力が加わるのを防止すること
ができ、ペレットが配線基板から剥離するのを防止する
ことができる。
ペレットがＴＣＰ・ＩＣによって被覆された状態になっ
ているため、ペレットに外力が加わるのを防止すること
ができ、ペレットが配線基板から剥離するのを防止する
ことができる。
【００３０】 メモリーカードの稼働時におけるペレ
ットの発熱は、接続端子部群から熱伝導によって配線基
板に効率よく伝達されて放熱させることができるため、
メモリーカードの放熱性能を向上させることができる。
ットの発熱は、接続端子部群から熱伝導によって配線基
板に効率よく伝達されて放熱させることができるため、
メモリーカードの放熱性能を向上させることができる。
【００３１】 また、ＴＣＰ・ＩＣの発熱はアウタリ
ード群からの熱伝導によって配線基板に伝達させたり、
樹脂封止体からの放射や対流によって外気に伝達させた
りして効率よく放熱させることができるため、メモリー
カードの放熱性能を向上させることができる。
ード群からの熱伝導によって配線基板に伝達させたり、
樹脂封止体からの放射や対流によって外気に伝達させた
りして効率よく放熱させることができるため、メモリー
カードの放熱性能を向上させることができる。
【００３２】 配線基板に断面がコ字形の箱形状に形
成されたカバーをＴＣＰ・ＩＣ群の外側を一面を残して
取り囲むように被せ付けることにより、メモリーカード
の輸送時やパーソナルコンピュータ等への実装時に、Ｔ
ＣＰ・ＩＣやペレットに外力が加わるのをカバーによっ
て防止することができるため、これらを保護することが
できる。
成されたカバーをＴＣＰ・ＩＣ群の外側を一面を残して
取り囲むように被せ付けることにより、メモリーカード
の輸送時やパーソナルコンピュータ等への実装時に、Ｔ
ＣＰ・ＩＣやペレットに外力が加わるのをカバーによっ
て防止することができるため、これらを保護することが
できる。
【００３３】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３４】例えば、図９に示されているように、ペレ
ット１０のみが実装された領域と、ＴＣＰ・ＩＣ２０の
みが実装された領域と、ペレット１０およびＴＣＰ・Ｉ
Ｃ２０が二段に実装された領域とを配線基板３０にそれ
ぞれ設定してもよい。
ット１０のみが実装された領域と、ＴＣＰ・ＩＣ２０の
みが実装された領域と、ペレット１０およびＴＣＰ・Ｉ
Ｃ２０が二段に実装された領域とを配線基板３０にそれ
ぞれ設定してもよい。
【００３５】また、配線基板の上面および下面の両面に
ペレットおよびＴＣＰ・ＩＣを二段に実装するに限ら
ず、上面または下面のいずれか一方だけにペレットおよ
びＴＣＰ・ＩＣを二段に実装するように構成してもよ
い。
ペレットおよびＴＣＰ・ＩＣを二段に実装するに限ら
ず、上面または下面のいずれか一方だけにペレットおよ
びＴＣＰ・ＩＣを二段に実装するように構成してもよ
い。
【００３６】半導体装置としてはＴＣＰ・ＩＣを使用す
るに限らず、ＴＳＯＰ・ＩＣやＴＳＯＪ・ＩＣ等を使用
してもよい。
るに限らず、ＴＳＯＰ・ＩＣやＴＳＯＪ・ＩＣ等を使用
してもよい。
【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
ーカードに適用した場合について説明したが、それに限
定されるものではなく、ハイブリットＩＣ等の半導体装
置の実装構造体全般に適用することができる。特に、本
発明は薄形で高い実装密度が要求される半導体装置の実
装構造体に適用して優れた効果が奏される。
なされた発明をその背景となった利用分野であるメモリ
ーカードに適用した場合について説明したが、それに限
定されるものではなく、ハイブリットＩＣ等の半導体装
置の実装構造体全般に適用することができる。特に、本
発明は薄形で高い実装密度が要求される半導体装置の実
装構造体に適用して優れた効果が奏される。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００３９】一主面に複数個の電極パッドを形成された
半導体ペレットを配線基板にその電極パッド群において
機械的かつ電気的に接続するとともに、この半導体ペレ
ットの他の主面側に半導体装置を配してこの配線基板に
表面実装することにより、半導体ペレットの上に半導体
装置が重なった状態になっているため、半導体装置の実
装構造体の実装密度を倍増することができる。
半導体ペレットを配線基板にその電極パッド群において
機械的かつ電気的に接続するとともに、この半導体ペレ
ットの他の主面側に半導体装置を配してこの配線基板に
表面実装することにより、半導体ペレットの上に半導体
装置が重なった状態になっているため、半導体装置の実
装構造体の実装密度を倍増することができる。
【図１】図１は本発明の一実施形態であるメモリーカー
ドを示しており、（ａ）は一部切断正面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う側面断面図である。
ドを示しており、（ａ）は一部切断正面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う側面断面図である。
【図２】同じく一部切断平面図である。
【図３】その製造方法を示す工程図である。
【図４】ペレットを示しており、（ａ）は平面図、
（ｂ）は一部切断正面図、（ｃ）は一部切断側面図であ
る。
（ｂ）は一部切断正面図、（ｃ）は一部切断側面図であ
る。
【図５】ＴＣＰ・ＩＣを示しており、（ａ）は平面図、
（ｂ）は一部切断正面図、（ｃ）は一部切断側面図であ
る。
（ｂ）は一部切断正面図、（ｃ）は一部切断側面図であ
る。
【図６】配線基板を示しており、（ａ）は平面図、
（ｂ）は一部切断正面図である。
（ｂ）は一部切断正面図である。
【図７】ペレットボンディング工程を示しており、
（ａ）は平面図、（ｂ）は正面断面図である。
（ａ）は平面図、（ｂ）は正面断面図である。
【図８】ＴＣＰ・ＩＣのリフロー工程を示しており、
（ａ）は平面図、（ｂ）は正面断面図である。
（ａ）は平面図、（ｂ）は正面断面図である。
【図９】本発明の他の実施形態であるメモリーカードを
示す正面図である。
示す正面図である。
１…メモリーカード（半導体装置の実装構造体）、１０
…ペレット（半導体ペレット）、１１…バンプ、１２…
半田ペースト、１３…接続端子部、２０…ＴＣＰ・ＩＣ
（半導体装置）、２１…サポートリング、２２…インナ
リード、２３…アウタリード、２４…ＴＣＰ用ペレッ
ト、２５…金バンプ、２６…樹脂封止体、２７…半田ペ
ースト、２８…半田付け部、３０…配線基板、３１…本
体（基板本体）、３２…外部端子、３３…ペレット用ラ
ンド、３４…ＴＣＰ・ＩＣ用ランド、３５…カバー。
…ペレット（半導体ペレット）、１１…バンプ、１２…
半田ペースト、１３…接続端子部、２０…ＴＣＰ・ＩＣ
（半導体装置）、２１…サポートリング、２２…インナ
リード、２３…アウタリード、２４…ＴＣＰ用ペレッ
ト、２５…金バンプ、２６…樹脂封止体、２７…半田ペ
ースト、２８…半田付け部、３０…配線基板、３１…本
体（基板本体）、３２…外部端子、３３…ペレット用ラ
ンド、３４…ＴＣＰ・ＩＣ用ランド、３５…カバー。
フロントページの続き (72)発明者 松岡 司 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内
Claims (10)
- 【請求項１】 一主面に複数個の電極パッドを形成され
た半導体ペレットが配線基板にその電極パッド群におい
て機械的かつ電気的に接続されており、この半導体ペレ
ットの他の主面側に半導体装置が配されてこの配線基板
に表面実装されていることを特徴とする半導体装置の実
装構造体。 - 【請求項２】 前記半導体ペレットおよび半導体装置が
前記配線基板の両方の主面にそれぞれ実装されているこ
とを特徴とする請求項１に記載の半導体装置の実装構造
体。 - 【請求項３】 前記半導体ペレットおよび半導体装置が
前記配線基板の一方の主面のみに実装されていることを
特徴とする請求項１に記載の半導体装置の実装構造体。 - 【請求項４】 前記半導体装置がテープ・キャリア・パ
ッケージを備えた半導体装置であることを特徴とする請
求項１、２または３に記載の半導体装置の実装構造体。 - 【請求項５】 前記半導体ペレットおよび半導体装置が
配線基板にリフロー半田付けされて実装されていること
を特徴とする請求項１、２、３または４に記載の半導体
装置の実装構造体。 - 【請求項６】 前記配線基板にカバーが前記半導体装置
群の外側を一面を残して被覆するように被せ付けられる
ことを特徴とする請求項１、２、３、４または５に記載
の半導体装置の実装構造体。 - 【請求項７】 一主面に複数個の電極パッドを形成され
た半導体ペレットが配線基板にその電極パッド群におい
て機械的かつ電気的に接続され、この半導体ペレットの
他の主面側に半導体装置が配されてこの配線基板に表面
実装されることを特徴とする半導体装置の実装構造体の
製造方法。 - 【請求項８】 前記半導体ペレットが前記配線基板に機
械的かつ電気的に接続された後に、この配線基板に前記
半導体装置が表面実装されることを特徴とする請求項７
に記載の半導体装置の実装構造体の製造方法。 - 【請求項９】 前記半導体ペレットが前記配線基板に高
融点半田材を使用されてリフロー半田付けされた後に、
この配線基板に前記半導体装置が低融点半田材を使用さ
れてリフロー半田付けされることを特徴とする請求項７
または８に記載の半導体装置の実装構造体の製造方法。 - 【請求項１０】 前記配線基板に前記半導体ペレットお
よび前記半導体装置が全て実装された後に、カバーが前
記半導体装置群の外側を一面を残して被覆するように被
せ付けられることを特徴とする請求項７、８または９に
記載の半導体装置の実装構造体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319127A JPH11145379A (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の実装構造体およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319127A JPH11145379A (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の実装構造体およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145379A true JPH11145379A (ja) | 1999-05-28 |
Family
ID=18106772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319127A Pending JPH11145379A (ja) | 1997-11-05 | 1997-11-05 | 半導体装置の実装構造体およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049838A (ja) * | 2004-07-09 | 2006-02-16 | Elpida Memory Inc | 積層型半導体装置およびそれを用いる半導体装置モジュール |
| JPWO2020235215A1 (ja) * | 2019-05-23 | 2020-11-26 |
-
1997
- 1997-11-05 JP JP9319127A patent/JPH11145379A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049838A (ja) * | 2004-07-09 | 2006-02-16 | Elpida Memory Inc | 積層型半導体装置およびそれを用いる半導体装置モジュール |
| JP4507099B2 (ja) * | 2004-07-09 | 2010-07-21 | エルピーダメモリ株式会社 | 半導体装置モジュール |
| JPWO2020235215A1 (ja) * | 2019-05-23 | 2020-11-26 |
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