JPH11143820A - Data transferring system and bus circuit - Google Patents
Data transferring system and bus circuitInfo
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- JPH11143820A JPH11143820A JP30516297A JP30516297A JPH11143820A JP H11143820 A JPH11143820 A JP H11143820A JP 30516297 A JP30516297 A JP 30516297A JP 30516297 A JP30516297 A JP 30516297A JP H11143820 A JPH11143820 A JP H11143820A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バス回路およびバ
ス回路を用いてデータ転送を行うデータ転送方式に関す
る。The present invention relates to a bus circuit and a data transfer method for performing data transfer using the bus circuit.
【０００２】[0002]
【従来の技術】一般に、バス回路を用いてデータ転送を
行うデータ転送方式として、ランダムアクセス方式とバ
ーストアクセス方式の２種類が知られている。2. Description of the Related Art In general, two types of data transfer systems for performing data transfer using a bus circuit, a random access system and a burst access system, are known.
【０００３】ランダムアクセス方式は、アドレス信号線
とデータ信号線を持つバス回路を用いる。そして、アド
レス信号線にてアクセスしたいアドレスを伝送すると共
に、データ信号線にてその前記アドレスに読み書きする
データを伝送する。ランダムアクセス方式では、アクセ
スを行う毎に任意のアドレスを指定することができるた
め、複数のアクセスにわたって連続するアドレスおよび
アクセス毎にランダムなアドレスのどちらでも、アクセ
スの手順は変わらない。In the random access system, a bus circuit having an address signal line and a data signal line is used. Then, an address to be accessed is transmitted through an address signal line, and data to be read / written from or to the address is transmitted through a data signal line. In the random access method, an arbitrary address can be designated each time an access is performed. Therefore, the access procedure is the same regardless of whether the address is continuous over a plurality of accesses or a random address for each access.
【０００４】一方、バーストアクセス方式は、アドレス
信号およびデータ信号に共用の信号線を持つバス回路を
用いる。そして、先ずアクセスしたい最初のアドレスを
指定し、この後に所定数だけ連続したデータの読み書き
を行う。バーストアクセス方式において、一回のアクセ
ス当たりのデータ転送量を示すアクセス効率は、一回の
バーストアクセス転送で行う転送量が多いほど高い。こ
のため、バーストアクセス方式において、一回のアクセ
スに際して１つのデータ転送しか行えないランダムなア
ドレスに対するアクセスを行うと、アクセス効率がきわ
めて悪い。On the other hand, the burst access system uses a bus circuit having a signal line shared for address signals and data signals. Then, first, the first address to be accessed is specified, and thereafter, a predetermined number of continuous data are read and written. In the burst access method, the access efficiency indicating the amount of data transfer per access is higher as the amount of transfer performed in one burst access transfer is larger. For this reason, in the burst access method, if an access is made to a random address in which only one data transfer can be performed in one access, access efficiency is extremely poor.
【０００５】データ転送方式は、その用途によっては、
ランダムアクセス方式およびバーストアクセス方式の一
方だけが実現されれば十分な場合もあり得る。しかし、
通常は、両方のアクセス方式が必要とされる場合が多い
のが実情である。このように両アクセス方式を実現する
データ転送方式が、特開平８−１５３０３５号公報、特
開平５−１４３５６１号公報にて開示されている。前者
においては、両アクセス方式によりアクセスするアドレ
ス範囲を分離し、同時にアクセス可能な共有メモリ装置
が開示されている。後者においては、計算機間で両方式
によるデータ転送を行うシステムが開示されている。[0005] The data transfer method depends on the application.
It may be sufficient if only one of the random access scheme and the burst access scheme is implemented. But,
Usually, both access methods are often required. A data transfer method for realizing both access methods in this way is disclosed in Japanese Patent Application Laid-Open Nos. 8-153030 and 5-146361. The former discloses a shared memory device in which address ranges to be accessed by both access methods are separated and simultaneously accessible. In the latter, a system for transferring data between computers by both methods is disclosed.
【０００６】[0006]
【発明が解決しようとする課題】ここで、ランダムアク
セス方式およびバーストアクセス方式のそれぞれを実現
するために物理的に必要な信号線を考えてみる。Here, consider the signal lines physically required to realize each of the random access system and the burst access system.
【０００７】ランダムアクセス方式では、アドレス信号
線とデータ信号線の２種類の信号線が必要である。この
ため、例えばアドレス信号およびデータ信号の各信号輻
を３２ビットとすると、合わせて６４本の信号線が必要
である。アドレス信号線とデータ信号線とを共通にする
方式、即ち同じ信号線をアドレス信号とデータ信号とで
交互に使用するという方式が考えられるものの、この方
式は、前述したバーストアクセス方式にてランダムなア
クセスを行う場合と同じである。即ち、アクセス効率が
極めて悪い。[0007] The random access method requires two types of signal lines, an address signal line and a data signal line. Therefore, for example, when each signal radiation of the address signal and the data signal is 32 bits, a total of 64 signal lines are required. Although a method in which the address signal line and the data signal line are made common, that is, a method in which the same signal line is alternately used for the address signal and the data signal can be considered, this method is a random method in the burst access method described above. This is the same as when accessing. That is, the access efficiency is extremely poor.
【０００８】一方、バーストアクセス方式では、アドレ
ス信号線とデータ信号線とを個別に用意する必要はな
い。このため、例えばアドレス信号およびデータ信号の
各信号幅を３２ビットとすると、３２本の信号線で済
む。On the other hand, in the burst access method, it is not necessary to separately prepare an address signal line and a data signal line. Therefore, if each signal width of the address signal and the data signal is 32 bits, for example, only 32 signal lines are required.
【０００９】他方、ランダムアクセス方式およびバース
トアクセス方式の両方を実現するためには、その信号線
は、必要数の多いランダムアクセス方式の信号線数に合
わせなければならず、例えば６４本の信号線を用意する
必要がある。しかし、バーストアクセスする場合には、
その半分の３２本しか使用せず、残り３２本は無駄にな
ってしまう。On the other hand, in order to realize both the random access method and the burst access method, the number of signal lines must be equal to the number of signal lines of the random access method which is required in a large number, for example, 64 signal lines. It is necessary to prepare. However, when performing burst access,
Only half of the 32 are used, and the remaining 32 are wasted.
【００１０】つまり、従来のランダムアクセス方式およ
びバーストアクセス方式の両方を実現するデータ転送方
式ならびにバス回路では、アクセス効率および信号線の
使用効率の両方を満足することはできない。In other words, the conventional data transfer system and bus circuit for realizing both the random access system and the burst access system cannot satisfy both the access efficiency and the use efficiency of the signal lines.
【００１１】本発明の課題は、ランダムアクセス方式お
よびバーストアクセス方式の両方を、アクセス効率およ
び信号線の使用効率の両方を満足しつつ行えるデータ転
送方式を提供することである。It is an object of the present invention to provide a data transfer system capable of performing both a random access system and a burst access system while satisfying both access efficiency and signal line use efficiency.
【００１２】本発明の他の課題は、ランダムアクセス方
式およびバーストアクセス方式の両方を、アクセス効率
および信号線の使用効率の両方を満足しつつ行えるバス
回路を提供することである。Another object of the present invention is to provide a bus circuit capable of performing both a random access method and a burst access method while satisfying both access efficiency and signal line use efficiency.
【００１３】[0013]
【課題を解決するための手段】本発明によれば、バス回
路を用いてランダムアクセス方式およびバーストアクセ
ス方式のそれぞれでデータ転送可能なデータ転送方式に
おいて、前記バス回路を、その全信号線数をランダムア
クセスに必要な数以上にすると共に、全信号線数にはそ
れぞれ所定の信号線数の上位バスおよび下位バスが含ま
れ、ランダムアクセス方式でデータ転送を行う場合に
は、前記上位バスにてアドレス信号を転送すると共に、
前記下位バスにてデータ信号を転送し、バーストアクセ
ス方式でデータ転送を行う場合には、データ信号を上位
データ信号および下位データ信号に二分し、上位バスに
て先頭アドレス信号および上位データ信号を転送すると
共に、下位バスにて下位データ信号を転送することを特
徴とするデータ転送方式が得られる。According to the present invention, in a data transfer system in which data can be transferred by a random access method and a burst access method using a bus circuit, the bus circuit has a total number of signal lines. In addition to the number required for random access, the total number of signal lines includes an upper bus and a lower bus of a predetermined number of signal lines, respectively. While transferring the address signal,
When the data signal is transferred on the lower bus and the data transfer is performed by the burst access method, the data signal is divided into an upper data signal and a lower data signal, and the head address signal and the upper data signal are transferred on the upper bus. In addition, a data transfer method characterized by transferring a lower data signal through a lower bus is obtained.
【００１４】本発明によればまた、前記上位バスおよび
前記下位バスは互いに等しい信号線数である前記データ
転送方式が得られる。According to the present invention, the data transfer system in which the upper bus and the lower bus have the same number of signal lines is obtained.
【００１５】本発明によればさらに、アドレス信号が入
力されるアドレス入力端子と、上位データ信号が入力さ
れる上位データ入力端子と、前記上位データバスに接続
する上位バス出力端子とを備え、ランダムアクセス方式
でデータ転送を行う場合に該アドレス入力端子と該上位
バス出力端子とを接続する一方、バーストアクセス方式
でデータ転送を行う場合に該アドレス入力端子と該上位
バス出力端子とを接続した後に該上位データ入力端子と
該上位バス出力端子とを接続する切替器を設けた前記デ
ータ転送方式が得られる。According to the present invention, there is further provided an address input terminal for inputting an address signal, an upper data input terminal for receiving an upper data signal, and an upper bus output terminal connected to the upper data bus. When the data transfer is performed by the access method, the address input terminal is connected to the upper bus output terminal. When the data transfer is performed by the burst access method, the address input terminal is connected to the upper bus output terminal. The data transfer system provided with a switch for connecting the upper data input terminal and the upper bus output terminal is obtained.
【００１６】本発明によればまた、ランダムアクセス方
式およびバーストアクセス方式を識別するためのモード
信号が入力され、該モード信号に基づいてアクセス方式
を判断して、ランダムアクセス方式でデータ転送を行う
場合に前記切換器が該アドレス入力端子と該上位バス出
力端子とを接続するように制御する一方、バーストアク
セス方式でデータ転送を行う場合に該切換器が該アドレ
ス入力端子と該上位バス出力端子とを所定時間接続した
後に該上位データ入力端子と該上位バス出力端子とを接
続するように制御する制御信号を該切換器に対して出力
する制御信号発生器を設けた前記データ転送方式が得ら
れる。According to the present invention, a mode signal for discriminating between a random access method and a burst access method is input, and an access method is determined based on the mode signal to perform data transfer by the random access method. The switch controls the address input terminal and the upper bus output terminal to be connected, while the switch switches the address input terminal and the upper bus output terminal when performing data transfer in a burst access method. After the connection for a predetermined time, the data transfer system is provided with a control signal generator for outputting a control signal for controlling connection between the upper data input terminal and the upper bus output terminal to the switch. .
【００１７】本発明によればさらに、ランダムアクセス
方式およびバーストアクセス方式のそれぞれでデータ転
送可能なバス回路において、ランダムアクセスに必要な
数以上の全信号線数を持つと共に、該全信号線数にはそ
れぞれ所定の信号線数の上位バスおよび下位バスを含ま
れ、ランダムアクセス方式でデータ転送を行う場合に
は、前記上位バスにてアドレス信号を転送すると共に、
前記下位バスにてデータ信号を転送し、バーストアクセ
ス方式でデータ転送を行う場合には、データ信号は上位
データ信号および下位データ信号に二分されており、上
位バスにて先頭アドレス信号および上位データ信号を転
送すると共に、下位バスにて下位データ信号を転送する
ことを特徴とするバス回路が得られる。According to the present invention, further, in a bus circuit capable of transferring data in each of the random access system and the burst access system, the bus circuit has a total number of signal lines equal to or greater than the number required for random access, and Each includes an upper bus and a lower bus of a predetermined number of signal lines, and when performing data transfer by a random access method, while transferring an address signal on the upper bus,
When the data signal is transferred on the lower bus and the data transfer is performed by the burst access method, the data signal is divided into an upper data signal and a lower data signal. , And a lower data signal is transferred on a lower bus.
【００１８】本発明によればまた、前記上位バスおよび
前記下位バスは互いに等しい信号線数である請求項５に
記載のバス回路が得られる。According to the present invention, the bus circuit according to claim 5, wherein the upper bus and the lower bus have the same number of signal lines.
【００１９】本発明によればさらに、アドレス信号が入
力されるアドレス入力端子と、上位データ信号が入力さ
れる上位データ入力端子と、前記上位データバスに接続
する上位バス出力端子とを備え、ランダムアクセス方式
でデータ転送を行う場合に該アドレス入力端子と該上位
バス出力端子とを接続する一方、バーストアクセス方式
でデータ転送を行う場合に該アドレス入力端子と該上位
バス出力端子とを接続した後に該上位データ入力端子と
該上位バス出力端子とを接続する切替器を有する前記バ
ス回路が得られる。According to the present invention, there is further provided an address input terminal for inputting an address signal, an upper data input terminal for receiving an upper data signal, and an upper bus output terminal connected to the upper data bus. When the data transfer is performed by the access method, the address input terminal is connected to the upper bus output terminal. When the data transfer is performed by the burst access method, the address input terminal is connected to the upper bus output terminal. The bus circuit having a switch for connecting the upper data input terminal and the upper bus output terminal is obtained.
【００２０】本発明によればまた、ランダムアクセス方
式およびバーストアクセス方式を識別するためのモード
信号が入力され、該モード信号に基づいてアクセス方式
を判断して、ランダムアクセス方式でデータ転送を行う
場合に前記切換器が該アドレス入力端子と該上位バス出
力端子とを接続するように制御する一方、バーストアク
セス方式でデータ転送を行う場合に該切換器が該アドレ
ス入力端子と該上位バス出力端子とを所定時間接続した
後に該上位データ入力端子と該上位バス出力端子とを接
続するように制御する制御信号を該切換器に対して出力
する制御信号発生器を有する前記バス回路が得られる。According to the present invention, when a mode signal for identifying a random access method and a burst access method is input, an access method is determined based on the mode signal, and data transfer is performed by the random access method. The switch controls the address input terminal and the upper bus output terminal to be connected, while the switch switches the address input terminal and the upper bus output terminal when performing data transfer in a burst access method. After a predetermined period of time, the bus circuit having a control signal generator for outputting a control signal for controlling connection between the upper data input terminal and the upper bus output terminal to the switch is obtained.
【００２１】[0021]
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態によるバス回路を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a bus circuit according to an embodiment of the present invention will be described with reference to the drawings.
【００２２】図１を参照して、本バス回路は、ランダム
アクセス方式およびバーストアクセス方式のそれぞれで
データ転送可能なバス回路である。そして、本バス回路
は、ランダムアクセスに必要な数以上の全信号線数を持
つと共に、この全信号線数には互いに等しい信号線数、
例えば各信号線数３２の上位バスおよび下位バスを有し
ている。ランダムアクセス方式でデータ転送を行う場合
には、上位バスにてアドレス信号を転送すると共に、下
位バスにてデータ信号を転送する。一方、バーストアク
セス方式でデータ転送を行う場合には、予めデータ信号
をその上位部分である上位データ信号および下位部分で
ある下位データ信号に二分され、上位バスにて先頭アド
レス信号および上位データ信号を転送すると共に、下位
バスにて下位データ信号を転送する。Referring to FIG. 1, the present bus circuit is a bus circuit capable of transferring data in each of a random access system and a burst access system. The bus circuit has a total number of signal lines equal to or greater than that required for random access, and the total number of signal lines is equal to the number of signal lines,
For example, it has an upper bus and a lower bus having 32 signal lines. When data transfer is performed by the random access method, an address signal is transferred on an upper bus and a data signal is transferred on a lower bus. On the other hand, when performing data transfer by the burst access method, the data signal is divided in advance into an upper data signal, which is an upper part thereof, and a lower data signal, which is a lower part thereof. At the same time, the lower data signal is transferred on the lower bus.
【００２３】さらに、本バス回路は、アドレス信号が入
力されるアドレス入力端子１１ａと、上位データ信号が
入力される上位データ入力端子１１ｂと、上位データバ
スに接続する上位バス出力端子１２とを備え、ランダム
アクセス方式でデータ転送を行う場合にアドレス入力端
子１１ａと上位バス出力端子１２とを接続する一方、バ
ーストアクセス方式でデータ転送を行う場合にアドレス
入力端子１１ａと上位バス出力端子１２とを接続した後
に上位データ入力端子１１ｂと上位バス出力端子１２と
を接続する切替器１０を有している。The bus circuit further includes an address input terminal 11a to which an address signal is input, an upper data input terminal 11b to which an upper data signal is input, and an upper bus output terminal 12 connected to the upper data bus. When the data transfer is performed by the random access method, the address input terminal 11a is connected to the upper bus output terminal 12, while when the data transfer is performed by the burst access method, the address input terminal 11a is connected to the upper bus output terminal 12. After that, there is provided a switch 10 for connecting the upper data input terminal 11b and the upper bus output terminal 12.
【００２４】さらに、本バス回路は、ランダムアクセス
方式およびバーストアクセス方式を識別するためのモー
ド信号がモード入力信号２１から入力され、このモード
信号に基づいてアクセス方式を判断して、ランダムアク
セス方式でデータ転送を行う場合に切換器１０がアドレ
ス入力端子１１ａと上位バス出力端子１２とを接続する
ように制御する一方、バーストアクセス方式でデータ転
送を行う場合に切換器１０がアドレス入力端子１１ａと
上位バス出力端子１２とを所定時間接続した後に上位デ
ータ入力端子１１ｂと上位バス出力端子１２とを接続す
るように制御する制御信号を切換器１０に対して出力す
る制御信号発生器２０を有している。制御信号発生器２
０は、モード出力端子２２ａと、アドレス出力端子２２
ｂとを備えている。Further, in the bus circuit, a mode signal for identifying the random access method and the burst access method is input from the mode input signal 21, and the access method is determined based on the mode signal, and the random access method is used. When data transfer is performed, the switch 10 controls the connection between the address input terminal 11a and the upper bus output terminal 12, while when performing data transfer in a burst access method, the switch 10 is connected to the address input terminal 11a and the upper bus output terminal 12. A control signal generator for outputting a control signal for controlling the connection between the upper data input terminal and the upper bus output terminal to the switch after connecting the bus output terminal for a predetermined time; I have. Control signal generator 2
0 is the mode output terminal 22a and the address output terminal 22a.
b.
【００２５】さらに、本バス回路は、下位データ信号が
入力される下位データ入力端子３１と、下位データバス
に接続する下位バス出力端子３２とを有している。本例
では、下位データ入力端子３１と下位バス出力端子３２
との間は、スルー回路である。Further, this bus circuit has a lower data input terminal 31 to which a lower data signal is input, and a lower bus output terminal 32 connected to the lower data bus. In this example, the lower data input terminal 31 and the lower bus output terminal 32
Is a through circuit.
【００２６】次に、図１を参照して、本発明の実施の形
態によるデータ転送方式を説明する。Next, a data transfer method according to an embodiment of the present invention will be described with reference to FIG.
【００２７】図１を参照して、本データ転送方式では、
図１に示したバス回路を用い、ランダムアクセスの書込
み動作の場合には、制御信号発生器２０にモード入力端
子２１を通してモード信号としての論理値“０”を与
え、アドレス入力端子１１ａにアクセスしたいアドレス
を示すアドレス信号を入力すると共に、下位データ入力
端子３１にデータ信号を入力する。このとき、図２
（ａ）に示すように、切替器１０によって上位バスにア
ドレス信号が出力されるデータ信号は、下位データ出力
端子３２から下位バスに出力される。Referring to FIG. 1, in this data transfer method,
In the case of a random access write operation using the bus circuit shown in FIG. 1, a logical value “0” as a mode signal is given to the control signal generator 20 through the mode input terminal 21 to access the address input terminal 11a. An address signal indicating an address is input, and a data signal is input to the lower data input terminal 31. At this time, FIG.
As shown in (a), the data signal whose address signal is output to the upper bus by the switch 10 is output from the lower data output terminal 32 to the lower bus.
【００２８】アドレスおよびデータの信号幅を３２ビッ
トとすれば、図２（ａ）に示すように、アドレス信号と
データ信号が同時に全バスの半分ずつに出力され、ラン
ダムアクセスが行える。Assuming that the signal width of the address and data is 32 bits, as shown in FIG. 2A, the address signal and the data signal are simultaneously output to half of all the buses, and random access can be performed.
【００２９】一方、バーストアクセスの書込み動作の場
合には、アドレス入力端子１１ａにアクセスしたいアド
レスの先頭のアドレスを入力し、下位データ入力端子３
１に書き込みたい下位データ信号を入力し、上位データ
入力端子１１ｂに書き込みたい上位データ信号を入力す
る。制御信号発生器２０にモード入力端子２１を通して
モード信号としての論理値“１”を与えると、最初、制
御信号発生器２０が切替器１０がアドレス信号を出力す
るように切り替え、図２（ｂ）に示すように、上位バス
に先頭アドレス信号が出力される一方、バスに対しても
アドレス出力端子２２ｂを通してアドレス信号を出力
し、現在、先頭アドレス値を出力している旨を知らせ
る。On the other hand, in the case of a burst access write operation, the head address of the address to be accessed is input to the address input terminal 11a, and the lower data input terminal 3
1, a lower data signal to be written is input, and an upper data signal to be written is input to the upper data input terminal 11b. When a logical value "1" as a mode signal is given to the control signal generator 20 through the mode input terminal 21, the control signal generator 20 first switches so that the switch 10 outputs an address signal, and FIG. As shown in (1), while the head address signal is output to the upper bus, an address signal is also output to the bus through the address output terminal 22b to notify that the head address value is currently being output.
【００３０】この後、制御信号発生器２０が切替器１０
を上位データ信号を出力するように切り替え、上位バス
に上位データ信号が出力される。下位データ信号は、下
位バスに出力される。Thereafter, the control signal generator 20 switches the switch 10
Is switched to output the upper data signal, and the upper data signal is output to the upper bus. The lower data signal is output to a lower bus.
【００３１】以降、順次書き込みたいデータを下位デー
タ入力端子３１および上位データ入力端子１１ｂに入力
していくと、それぞれ上位、下位バスに出力される。こ
の場合は、図２（ｂ）に示すように、データが連続して
バス幅全てを使用して出力され、高速なバースト転送が
行える。バーストアクセスの転送長が長い場合には、ラ
ンダムアクセスの場合と比較して、データ幅が２倍であ
るので、データ転送速度もほぼ２倍となる。Thereafter, when data to be sequentially written is input to the lower data input terminal 31 and the upper data input terminal 11b, the data is output to the upper and lower buses, respectively. In this case, as shown in FIG. 2B, data is continuously output using the entire bus width, and high-speed burst transfer can be performed. When the transfer length of the burst access is long, the data width is twice as large as in the case of the random access, so that the data transfer speed is almost double.
【００３２】[0032]
【発明の効果】本発明によるデータ転送方式およびバス
回路によれば、ランダムアクセスを効率よく行えると共
に、バーストアクセス時には信号線を有効に使用してラ
ンダムアクセス時のほぼ２倍の転送速度を得ることがで
きる。即ち、本発明によるデータ転送方式およびバス回
路は、ランダムアクセス方式およびバーストアクセス方
式の両方を、アクセス効率および信号線の使用効率の両
方を満足しつつ行える。According to the data transfer system and the bus circuit of the present invention, random access can be performed efficiently, and at the time of burst access, a signal line is effectively used to obtain a transfer speed almost twice that of random access. Can be. That is, the data transfer system and the bus circuit according to the present invention can perform both the random access system and the burst access system while satisfying both the access efficiency and the use efficiency of the signal lines.
【図１】本発明の実施の形態によるバス回路の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of a bus circuit according to an embodiment of the present invention.
【図２】本発明の実施の形態によるデータ転送方式を説
明するための図であり、（ａ）はランダムアクセス時の
信号線使用状況を示し、（ｂ）はバーストアクセス時の
信号線使用状況を示す。FIGS. 2A and 2B are diagrams for explaining a data transfer method according to an embodiment of the present invention, wherein FIG. 2A shows a signal line use situation at random access, and FIG. 2B shows a signal line use situation at burst access; Is shown.
１０ 切替器 １１ａ アドレス入力端子 １１ｂ 上位データ入力端子 １２ 上位バス出力端子 ２０ 制御信号発生器 ２１ モード入力端子 ２２ａ モード出力端子 ２２ｂ アドレス出力端子 ３１ 下位データ入力端子 ３２ 下位バス出力端子 DESCRIPTION OF SYMBOLS 10 Switch 11a Address input terminal 11b Upper data input terminal 12 Upper bus output terminal 20 Control signal generator 21 Mode input terminal 22a Mode output terminal 22b Address output terminal 31 Lower data input terminal 32 Lower bus output terminal
Claims (8)
およびバーストアクセス方式のそれぞれでデータ転送可
能なデータ転送方式において、前記バス回路を、その全
信号線数をランダムアクセスに必要な数以上にすると共
に、全信号線数にはそれぞれ所定の信号線数の上位バス
および下位バスが含まれ、ランダムアクセス方式でデー
タ転送を行う場合には、前記上位バスにてアドレス信号
を転送すると共に、前記下位バスにてデータ信号を転送
し、バーストアクセス方式でデータ転送を行う場合に
は、データ信号を上位データ信号および下位データ信号
に二分し、上位バスにて先頭アドレス信号および上位デ
ータ信号を転送すると共に、下位バスにて下位データ信
号を転送することを特徴とするデータ転送方式。1. In a data transfer method capable of transferring data by a random access method and a burst access method using a bus circuit, the bus circuit has a total number of signal lines equal to or more than that required for random access. The total number of signal lines includes an upper bus and a lower bus of a predetermined number of signal lines, respectively. When data transfer is performed by a random access method, an address signal is transferred by the upper bus and the lower bus is transferred. When the data signal is transferred by the burst access method, the data signal is divided into an upper data signal and a lower data signal, and the top address signal and the upper data signal are transferred by the upper bus. A data transfer method characterized by transferring a lower data signal through a lower bus.
に等しい信号線数である請求項１に記載のデータ転送方
式。2. The data transfer method according to claim 1, wherein the upper bus and the lower bus have the same number of signal lines.
端子と、上位データ信号が入力される上位データ入力端
子と、前記上位データバスに接続する上位バス出力端子
とを備え、ランダムアクセス方式でデータ転送を行う場
合に該アドレス入力端子と該上位バス出力端子とを接続
する一方、バーストアクセス方式でデータ転送を行う場
合に該アドレス入力端子と該上位バス出力端子とを接続
した後に該上位データ入力端子と該上位バス出力端子と
を接続する切替器を設けた請求項１または２に記載のデ
ータ転送方式。3. An address input terminal to which an address signal is input, an upper data input terminal to which an upper data signal is input, and an upper bus output terminal connected to the upper data bus, wherein data is transferred by a random access method. When performing the data transfer, the address input terminal is connected to the upper bus output terminal. When performing the data transfer by the burst access method, the address input terminal is connected to the upper bus output terminal. 3. The data transfer method according to claim 1, further comprising a switch for connecting the output terminal to the upper bus output terminal.
クセス方式を識別するためのモード信号が入力され、該
モード信号に基づいてアクセス方式を判断して、ランダ
ムアクセス方式でデータ転送を行う場合に前記切換器が
該アドレス入力端子と該上位バス出力端子とを接続する
ように制御する一方、バーストアクセス方式でデータ転
送を行う場合に該切換器が該アドレス入力端子と該上位
バス出力端子とを所定時間接続した後に該上位データ入
力端子と該上位バス出力端子とを接続するように制御す
る制御信号を該切換器に対して出力する制御信号発生器
を設けた請求項３に記載のデータ転送方式。4. A mode signal for discriminating between a random access method and a burst access method is inputted, an access method is determined based on the mode signal, and when the data transfer is performed by the random access method, the switch is used. While controlling so as to connect the address input terminal and the upper bus output terminal, the switch connects the address input terminal and the upper bus output terminal for a predetermined time when performing data transfer by a burst access method. 4. The data transfer method according to claim 3, further comprising a control signal generator for outputting a control signal for controlling connection between the upper data input terminal and the upper bus output terminal to the switch.
クセス方式のそれぞれでデータ転送可能なバス回路にお
いて、ランダムアクセスに必要な数以上の全信号線数を
持つと共に、該全信号線数にはそれぞれ所定の信号線数
の上位バスおよび下位バスを含まれ、ランダムアクセス
方式でデータ転送を行う場合には、前記上位バスにてア
ドレス信号を転送すると共に、前記下位バスにてデータ
信号を転送し、バーストアクセス方式でデータ転送を行
う場合には、データ信号は上位データ信号および下位デ
ータ信号に二分されており、上位バスにて先頭アドレス
信号および上位データ信号を転送すると共に、下位バス
にて下位データ信号を転送することを特徴とするバス回
路。5. A bus circuit capable of transferring data in each of a random access system and a burst access system, wherein the bus circuit has a total number of signal lines equal to or greater than a number required for random access, and the total number of signal lines includes a predetermined signal. When data transfer is performed by a random access method including an upper bus and a lower bus having the same number of lines, an address signal is transferred on the upper bus, and a data signal is transferred on the lower bus. When data transfer is performed by the, the data signal is divided into the upper data signal and the lower data signal, and the top address signal and the upper data signal are transferred on the upper bus, and the lower data signal is transferred on the lower bus. A bus circuit characterized by:
に等しい信号線数である請求項５に記載のバス回路。6. The bus circuit according to claim 5, wherein the upper bus and the lower bus have the same number of signal lines.
端子と、上位データ信号が入力される上位データ入力端
子と、前記上位データバスに接続する上位バス出力端子
とを備え、ランダムアクセス方式でデータ転送を行う場
合に該アドレス入力端子と該上位バス出力端子とを接続
する一方、バーストアクセス方式でデータ転送を行う場
合に該アドレス入力端子と該上位バス出力端子とを接続
した後に該上位データ入力端子と該上位バス出力端子と
を接続する切替器を有する請求項５または６に記載のバ
ス回路。7. An address input terminal to which an address signal is input, an upper data input terminal to which an upper data signal is input, and an upper bus output terminal connected to the upper data bus, wherein data transfer is performed by a random access method. When performing the data transfer, the address input terminal is connected to the upper bus output terminal. When performing the data transfer by the burst access method, the address input terminal is connected to the upper bus output terminal. 7. The bus circuit according to claim 5, further comprising a switch for connecting the output terminal to the upper bus output terminal.
クセス方式を識別するためのモード信号が入力され、該
モード信号に基づいてアクセス方式を判断して、ランダ
ムアクセス方式でデータ転送を行う場合に前記切換器が
該アドレス入力端子と該上位バス出力端子とを接続する
ように制御する一方、バーストアクセス方式でデータ転
送を行う場合に該切換器が該アドレス入力端子と該上位
バス出力端子とを所定時間接続した後に該上位データ入
力端子と該上位バス出力端子とを接続するように制御す
る制御信号を該切換器に対して出力する制御信号発生器
を有する請求項７に記載のバス回路。8. A mode signal for discriminating between a random access method and a burst access method is input, the access method is determined based on the mode signal, and when the data transfer is performed by the random access method, the switch is used. While controlling so as to connect the address input terminal and the upper bus output terminal, the switch connects the address input terminal and the upper bus output terminal for a predetermined time when performing data transfer by a burst access method. 8. The bus circuit according to claim 7, further comprising a control signal generator for outputting a control signal for controlling connection between the upper data input terminal and the upper bus output terminal to the switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30516297A JPH11143820A (en) | 1997-11-07 | 1997-11-07 | Data transferring system and bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30516297A JPH11143820A (en) | 1997-11-07 | 1997-11-07 | Data transferring system and bus circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143820A true JPH11143820A (en) | 1999-05-28 |
Family
ID=17941821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30516297A Pending JPH11143820A (en) | 1997-11-07 | 1997-11-07 | Data transferring system and bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143820A (en) |
-
1997
- 1997-11-07 JP JP30516297A patent/JPH11143820A/en active Pending
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020703 |