JPH11121810A - 半導体発光装置 - Google Patents

半導体発光装置

Info

Publication number
JPH11121810A
JPH11121810A JP9283318A JP28331897A JPH11121810A JP H11121810 A JPH11121810 A JP H11121810A JP 9283318 A JP9283318 A JP 9283318A JP 28331897 A JP28331897 A JP 28331897A JP H11121810 A JPH11121810 A JP H11121810A
Authority
JP
Japan
Prior art keywords
light emitting
paste
light
emitting element
mounting surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9283318A
Other languages
English (en)
Inventor
Kenichi Koya
賢一 小屋
Tomio Inoue
登美男 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP9283318A priority Critical patent/JPH11121810A/ja
Publication of JPH11121810A publication Critical patent/JPH11121810A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/27011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

(57)【要約】 【課題】 たとえばAgを混入した導電性のペーストに
よって発光素子を固定するアセンブリーであっても、光
取り出し面以外からの発光を効率良く回収して外部量子
効率を向上させる。 【解決手段】 p−n接合の半導体層を透明の結晶基板
の上に積層した発光素子を接着用のペーストによりリー
ドフレームまたはプリント基板の素子搭載面に接着する
に際し、結晶基板とリードフレームまたはプリント基板
の素子搭載面との間を、少なくとも2以上のスポット的
なペーストの塗布領域によって接着し、ペーストを導電
性とする場合にAgを混入したものを使用しても、ペー
ストの塗布範囲を小さくしたことによりAgペーストに
よる光の吸収度を抑え、素子搭載面側からの反射光を光
取り出し面側へ効率よく回収する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体膜層を積層
成長させる結晶基板を透明としたLEDチップを発光素
子として備える発光装置に係り、特に発光装置をリード
フレームやプリント基板に接着するペーストの塗布範囲
を最適化することによって外部量子効率を向上させるよ
うにした発光装置に関する。
【0002】
【従来の技術】半導体薄膜層を結晶基板の上に成長させ
て可視光発光デバイスとした発光素子には、たとえばI
nGaN等の窒化ガリウム系化合物半導体や、GaPや
GaAlAs等を利用した半導体が一般に利用されてい
る。とくに、窒化ガリウム系化合物半導体は、近来では
青色,緑色発光ダイオードの分野での展開が急速に進ん
でいる。
【0003】たとえば、窒化ガリウム系化合物の半導体
では、その表面において半導体膜を成長させるための結
晶基板として、一般的には絶縁性のサファイアが利用さ
れる。
【0004】窒化ガリウム系化合物の半導体では結晶基
板の上にn型及びp型層を順に積層した後に、p型層の
一部をエッチングによって除去してこの部分にn側電極
を形成するので、p側及びn側の電極が何れも同一面方
向に位置することになる。これに対して、窒化ガリウム
系以外のたとえばGaPやGaAs等の半導体基板を利
用する発光素子では、たとえば下層をn型層及び上層を
p型層としてp−n接合してこれらのn型層及びp型層
のそれぞれにn側電極及びp側電極を設けることができ
るので、結晶基板は導電性のものが利用できる。
【0005】サファイア基板上にp−n接合を持つ窒化
ガリウム系化合物の半導体を積層した発光チップをリー
ドフレームに搭載した発光装置として、たとえば特開平
7−86640号公報に記載されたものがある。
【0006】これは、n側及びp側のそれぞれの電極を
サファイア基板と対向する一面に接合した発光チップを
リードフレームに搭載するに際して、絶縁性であって透
明の接着剤によってリードフレームに接着する構成とし
たものである。このような構成であれば、接着剤が絶縁
性であることから、これが発光チップの側面に回り込ん
でp−n接合界面に達しても電極間またはp−n接合間
の短絡が防止できる。
【0007】そして、サファイア基板は透明なので、p
−n接合域の発光層からの光はサファイア基板から透明
の接着剤の層を抜けてリードフレームにも到達する。し
たがって、リードフレームを鏡面状としておけば、接着
剤層からの発光を受けてこれを本来の発光面側に反射さ
せることができ、これによって発光輝度を上げることが
できるとされている。
【0008】これに対し、たとえば一般のLEDのよう
に下層をn型層及び上層をp型層とするものでは、p型
層にはワイヤボンディングを施してn型層はリードフレ
ームと導通させるので、n型層を積層する結晶基板及び
これをリードフレームに接着する接着剤としては導電性
のものに限られる。そして、導電性を持つ接着剤として
は、たとえば透明のエポキシ樹脂を主剤としこれにフィ
ラーとしてAgを混入したものが好適に利用できること
が既に知られていて、混入したAgによって十分な導電
性が得られる。
【0009】
【発明が解決しようとする課題】発光素子をたとえばリ
ードフレームに搭載してペーストで接着するアセンブリ
ーでは、発光素子の少なくとも底面の全体をペーストの
塗布面としたり、底面だけでなく発光素子の周面にかけ
てもペーストが塗布される。後者のようなペーストの塗
布分布は、従来例で挙げた特開平7−86640号公報
の図面に記載されているところである。
【0010】ところが、接着剤にAgを含ませたAgペ
ーストでは、Ag自身は外部からの入射光に対して光を
反射させるのに対し、Agを混入したペースト状の接着
剤では光が封じ込められやすく、むしろ入射光を吸収し
てしまうように作用する。したがって、先の公報に記載
のように絶縁性であって光を吸収する因子がない透明の
接着剤を使用する場合に比べると、導電性の接着剤とし
てAgペーストを用いると、発光チップからの全体の発
光輝度が劣ることになる。
【0011】このように、発光素子をリードフレームや
プリント基板に固定するための接着剤を導電性としなけ
ればならない場合に、この導電性を持たせるための手段
としてAgを含むペーストを接着剤とするものでは、光
取り出し面以外への発光を反射させて効率良く回収する
ことができない。
【0012】本発明において解決すべき課題は、たとえ
ばAgを混入した導電性のペーストによって発光素子を
固定するアセンブリーであっても光取り出し面以外から
の発光を効率良く回収して外部量子効率を向上させるこ
とにある。
【0013】
【課題を解決するための手段】本発明は、p−n接合の
半導体層を透明の結晶基板の上に積層した発光素子と、
この発光素子を搭載して接着用のペーストにより固定す
るリードフレームもしくはプリント基板とを備える半導
体発光装置であって、結晶基板とリードフレームもしく
はプリント基板の素子搭載面との間を、少なくとも2以
上のスポット的なペーストの塗布領域によって接着して
なることを特徴とする。
【0014】このような構成であれば、ペーストを導電
性とする場合にAgを混入したものを使用しても、発光
素子の底面全体がペーストで被覆されていないので、A
gペーストによる光の吸収度が小さくなり、リードフレ
ームもしくはプリント基板の素子搭載面側への発光を光
取り出し面側へ反射して回収することができる。
【0015】
【発明の実施の形態】請求項1に記載の発明は、p−n
接合の半導体層を透明の結晶基板の上に積層した発光素
子と、この発光素子を搭載して接着用のペーストにより
固定するリードフレームもしくはプリント基板とを備え
る半導体発光装置であって、結晶基板とリードフレーム
またはプリント基板の素子搭載面との間を、少なくとも
2以上のスポット的なペーストの塗布領域によって接着
してなるものであり、ペーストを導電性とする場合にA
gを混入したものを使用しても、発光素子の底面全体が
ペーストで被覆されていないので、Agペーストによる
光の吸収度を小さく抑えるという作用を有する。
【0016】請求項2に記載の発明は、結晶基板に対す
るペーストの塗布面積の合計を、結晶基板の底面積に対
して10%以上〜90%未満としてなるものであり、ペ
ーストの塗布面積を特定することによって、結晶基板の
素子搭載面への安定固定及びAgペースト等を用いたと
きの光の吸収度の抑制の両面を最適化するという作用を
有する。
【0017】請求項3に記載の発明は、発光素子の平面
形状を矩形状とし、ペーストのスポット塗布領域を発光
素子の平面形状の対角線方向のコーナ部分に対応させて
なるものであり、発光素子の安定固定を図るとともに、
窒化ガリウム系化合物の半導体薄膜による発光素子とし
た場合には光取り出し面側に形成されるp側及びn側の
電極を対角線上のコーナ部分に配置してこれにペースト
の塗布領域を対応させることで、結晶基板から素子搭載
面に抜ける発光の反射光の回収効率を上げることができ
るという作用を有する。
【0018】請求項4に記載の発明は、結晶基板の底面
と素子搭載面との間に、ペーストのスポット塗布層の厚
さに対応した空隙を持たせ、この空隙の全体または一部
を、発光素子の周囲を被覆する樹脂によって一体に封止
してなるものであり、透明接着剤で接着して光取出し効
率を向上させるという効果を封止樹脂が流入することで
同様に得られるという作用を有する。
【0019】請求項5に記載の発明は、リードフレーム
もしくはプリント基板の素子搭載面に、ペーストの塗布
層に係合してその位置ずれの規制及び流出を防止するた
めの拘束用の凹部または凸部を形成してなるものであ
り、ペーストの剥離防止及び発光素子の安定保持を可能
とするという作用を有する。
【0020】請求項6に記載の発明は、請求項5の半導
体発光装置において、凹部または凸部は、素子搭載面に
点在させた複数の点状に配列されてなるものであり、ペ
ーストの塗布領域に誤差を生じても点状に配列された凹
部または凸部に必ず係合させることができるという作用
を有する。
【0021】請求項7に記載の発明は、請求項5の半導
体発光装置において、凹部または凸部は、素子搭載面に
直線または環状の条として形成されてなるものであり、
ペーストの塗布領域に誤差を生じても直線または環状の
条として形成された凹部または凸部に必ず係合させるこ
とができるという作用を有する。
【0022】以下に、本発明の実施の形態の具体例を図
面を参照しながら説明する。図1は本発明の一実施の形
態におけるGaPやGaAlAs等によって形成される
LEDチップを発光素子として備えたLEDランプの例
であって、同図の(a)は要部の縦断面図、同図の
(b)はLEDチップ部分の拡大図である。
【0023】図において、リードフレーム1の上に発光
素子2が搭載され、この発光素子2のp型層2aにはワ
イヤ1aがワイヤボンディングによって接続され、この
ワイヤ1aを含めて透明のエポキシ樹脂3によりコーテ
ィングされている。
【0024】発光素子2はp型層2aの下側にn型層2
bをp−n接合し、p型層2aの上面のp電極2a−1
にワイヤ1aがボンディングされている。そして、n型
層2bとリードフレーム1との間の導通は、発光素子2
をこのリードフレーム1に固定するための導電性のペー
スト4を介して行なわせる。
【0025】ペースト4はエポキシ樹脂をその主剤とし
たものであり、この主剤に従来例と同様にAgを導電剤
フィラーとして混入したものが利用できる。また、この
Agの導電剤に代えて、透明導電剤をフィラーとするこ
ともでき、たとえば液晶素子基板上に電極用の膜として
形成される透明導電膜に利用されるITO(インジウム
・ティン・オキサイド)を用いることができる。このI
TOは、電気抵抗が小さくて光透過率が高いという物性
を持つことが知られている。
【0026】このようなエポキシ樹脂の主剤にフィラー
としてAgまたはITOの導電剤フィラーを混入するペ
ースト4の組成においては、発光素子2のリードフレー
ム1への固定という機能と、n型層2bとリードフレー
ム1との間の電気的接続という機能がそれぞれ十分に保
たれた上で、しかも高い透光性の透明度を持つようにす
ることが必要である。したがって、これらの機能が保て
るように、ペースト4の組成を最適化することが好まし
い。
【0027】ここで、従来構造では、発光素子2がリー
ドフレーム1の搭載面に載せられる部分の全体もしくは
周壁も含めてAgを混入したペーストを塗布するという
ものであった。そして、このようなペーストの塗布であ
れば、Agペーストによる光の吸収が避けられないので
発光素子2の光取り出し面(図1においては発光素子2
の上面であってP電極2a−1を除く全範囲)以外から
の発光については、これを反射させて光取り出し面側か
ら回収する効率は低いというのが大きな問題であった。
【0028】これに対し、本発明では、発光素子2の底
面や周面の全体ではなくてその一部分を少なくとも2点
でペースト4によって接着する構成とする。すなわち、
図示の例では、図2の概略平面図に示すように、平面形
状がほぼ正方形状の発光素子2に対して、対角線上にあ
る2か所のコーナ部分の2点がペースト4によってスポ
ット的に接着されている。このようなスポット的なペー
スト4による接着では、ペースト4が介在しない部分で
は発光素子2の底面とリードフレーム1の素子搭載面1
bとの間に微小な隙間ができることになる。
【0029】ここで、これらの2点のペースト4は、リ
ードフレーム1の素子搭載面1bと発光素子2との間の
それぞれの接着面積を発光素子2に対する機械的な接着
強度が保たれること、及び発光素子2の発光層からの光
が下側及び側方に抜ける光に対する光路面積を必要以上
に狭めないことの両方の条件に照らして設定されたもの
とする。たとえば、発光素子2の平面形状の1辺の長さ
を300μm程度とするときには、ペースト4がこの発
光素子2の底面に被さって接合面となる部分の面積は4
500μm2 程度とすればよく、ペースト4が発光素子
2の底面積に対して占める割合は50%程度とすること
が好適である。
【0030】以上の構成において、ペースト4は導電性
を持たせるためにAgまたはITOを利用した透明導電
剤を混入しているので、n型層2bとリードフレーム1
側と導通接続が維持される。そして、ペースト4は発光
素子2の底面の全体を覆わないでペースト4の塗布部分
以外は素子搭載面1b側に向けて曝されているので、n
型層2bから素子搭載面1b側に漏れる光に対するペー
スト4の干渉域が従来構造に比べて格段に小さくなる。
【0031】一方、p型層2aとn型層2bとの接合域
の発光層からの光は、図1の(b)に示すように、p型
層2aの上端の光取り出し面から放出される発光だけで
なく、n型層2bからリードフレーム1の素子搭載面1
b側に向かう発光も含まれる。
【0032】そして、この素子搭載面1b側に向かう発
光の光に対してペースト4が干渉する面積は先に述べた
ように従来例に比べて狭い。
【0033】したがって、導電剤としてAgを含むペー
スト4であっても、このAgによる光の吸収度は小さく
抑えられることになり、素子搭載面1bをメッキによっ
て鏡面処理しておけば図1の(b)に示すように素子搭
載面1bに達して反射した反射光は減衰することなく発
光素子2を抜けてその上端の光取り出し面から放出され
る。なお、素子搭載面1bからの反射光だけでなく、発
光素子2の側面から漏れた光についても、素子搭載面1
b周りの周壁から上向きに反射して光取り出し面からの
発光方向とほぼ同じ向きに反射されて回収される。
【0034】以上のように、導電剤として良好なAgを
ペースト4に含んでいても、このAgによる光の吸収を
抑えた発光が可能となり、発光輝度が格段に向上する。
そして、導電剤としてITOを含むペースト4を用いた
場合は、その光透過率が高いという物性によって、光の
吸収がなく減衰率も小さいので、同様に発光輝度の向上
が可能である。
【0035】また、ペースト4は素子搭載面1bの底面
全体を被覆しないので、ペースト4の塗布部分以外を除
いて素子搭載面1bの間に空隙を持たせることができ
る。
【0036】この空隙に対してエポキシ樹脂3が流れ込
まないように封止操作すると、発光素子2の底面と素子
搭載面1bとの間は微小な厚さの空気層ができる。した
がって、発光素子2と空隙の空気層との間の屈折率の関
係から、発光素子2の屈折率が空気より大きい場合、発
光素子2の底面部での光の全反射が起こりやすくなる。
【0037】このため、従来構造ではペースト4やリー
ドフレーム1の素子搭載面1bで失われていた光が効率
良く発光素子2の上面側の光取り出し面側から取り出す
ことが可能となり、発光輝度の向上に貢献できる作用効
果をもたらすことができる。
【0038】また、これ以外にも、空気層が介在するこ
とによって、発光素子2の底面から下方に抜けた光に対
しても、拡散タイプのペーストや樹脂等の場合では光が
減衰していく割合が高いのに対して、空気層の場合では
その減衰が小さいため、リードフレーム1の素子搭載面
1b等で反射した光を有効に取り出せる。
【0039】一方、発光素子2の底面と素子搭載面1b
との間の空隙にまでエポキシ樹脂3が充填されるように
操作すると、発光素子2自体はペースト4によって2点
で支持されているのに加えて封止樹脂によっても素子搭
載面1b側に対する接合力が得られる。したがって、ペ
ースト4の接着面積が小さくてもエポキシ樹脂3の封止
による接合力がペースト4の接着力を補償することがで
き、発光素子2を安定させてリードフレーム1に固定す
ることができる。
【0040】また、エポキシ樹脂3が発光素子2の底面
部の全体を被覆するので、発光素子2の底面から素子搭
載面1b側へ向けての発光に対して、従来の透明ペース
トと同じ効果を得ることができるので、光の外部取出し
効率を向上させるという作用効果も得られる。
【0041】ここで、ペースト4は素子搭載面1bにス
ポット的に点在するので、この素子搭載面1b自身に対
する接合力も、発光素子2の底面の全体に塗布する場合
に比べると弱くなる傾向にある。これに対し、素子搭載
面1bに微小な凹みや突起を設けたり条溝または突条を
形成し、これらの凹み,突起,条溝及び突条によりペー
スト4に対する係合力を作用させることによってペース
ト4の剥離を防止する。
【0042】図3はこのようなペースト4の剥離を防止
する例を示す概略図である。図3の(a)は素子搭載面
1bに微小な凹部1cを散在させた例を示す断面図、同
図の(b)はその平面図である。凹部1cは素子搭載面
1bに一様に分布させるようにしてもよいが、発光素子
2の底部からの光を効率良く回収するために発光素子2
の平面視に含まれない領域に設けることが好ましい。そ
して、凹部1cを環状に分布させることによって、ペー
スト4の位置がどのように変わっても必ず凹部1cに被
さるようなアセンブリーができるようにすることで、ペ
ースト4の剥離を確実に防止することができる。
【0043】また、図3の(c)は素子搭載面1bに環
状の条溝1dを形成した例の概略断面図、同図の(d)
はその平面図である。この条溝1dは同図の(a)及び
(b)に示した凹部1cの分布を一様に連続させたもの
に相当するもので、ペースト4を条溝1dの中に根付か
せるようにすることでその剥離を防止することができ
る。
【0044】なお、図示の例のような凹部1cや条溝1
dに代えて、これらの凹みの深さとほぼ同じ高さを持つ
突起や突条としてもよい。これらの突起や突条は図示の
凹部1c及び条溝1dの配列パターンと同様の分布とす
ることができるほか、凸と凹の組合せの分布としてもよ
い。
【0045】図4は窒化ガリウム系化合物の半導体積層
膜によって青色LEDとして利用できるLEDランプの
例を示す概略図、図5はペーストの塗布位置を示すため
の要部の平面図である。
【0046】リードフレーム6の上に搭載された発光素
子5は、透明のサファイア基板5a上にn型窒化物半導
体層及びp型窒化物半導体層をそれぞれ積層し、p型窒
化物半導体層の一部をエッチングにより除去してn側電
極5bを設けるとともに、p型窒化物半導体層の上面に
はp側電極5c(ボンディング用)を接合したものであ
る。そして、n側電極5bにはワイヤ7aによってリー
ドフレーム6との間でワイヤボンディングし、p側電極
5cもワイヤ7bによって他方のリードフレーム8と接
続し、これらの全てを内包してエポキシ樹脂9によって
コーティングしている。
【0047】ここで、発光素子5内では、p側電極5c
からn側電極5bに向けて流れる電流がp型層からn型
層を抜けるだけであって、サファイア基板5aは絶縁性
である。このため、発光素子5をリードフレーム6の素
子搭載面6aに接着するためのペースト10は、導電性
または絶縁性のいずれでもよく、先の例で示したよう
に、Agを含む導電性のものまたはITOを含む導電性
のものの両方が適用できる。
【0048】ペースト10は、発光素子5の底面の全体
ではなく、図5に示すように発光素子5の平面形状にお
いて対角線上に位置するコーナ部に対応させた2か所に
塗布されている。そして、窒化ガリウム系化合物を用い
た半導体積層膜の発光素子5では、エッチングされた部
分を除くp型層の上面が光取り出し面となり、n側及び
p側のそれぞれの電極5b,5c部分からの発光はな
い。したがって、ペースト10を電極5b,5cに対応
するような関係とすれば、素子搭載面6a方向への発光
に対するペースト10の干渉度が小さくなる。
【0049】以上のことから、2点の接着スポットとし
て塗布されるペースト10は、図5に示すように、n側
及びp側のそれぞれの電極5b,5cの配列方向の対角
線上のコーナ部に対応させて塗布されている。これによ
り、Agを含む導電性のペースト10を使用した場合で
あっても、ペースト10側への発光の光量は素子搭載面
6a側へ向かう全体の発光光量に比べて僅かなので、ペ
ースト10に含まれたAgによる光の吸収量も小さくな
り、全体の発光輝度を向上させることができる。
【0050】図4及び図5に示した発光装置において
も、発光素子5の底面と素子搭載面6aとの間にできる
空隙を空気層のままとするかエポキシ樹脂9を充填する
かのいずれにおいても、先の例と同様に発光効率の向上
に貢献させることができる。
【0051】また、ペースト10が素子搭載面6aから
剥離しにくいように凹みや突起などをこの素子搭載面6
aに設けることも先の例と同様であり、その例を図6の
概略図に示す。
【0052】図6に示す例はいずれも素子搭載面6aに
凹みを形成したものであって、同図の(a)は弧状の条
溝6bを形成したもの、同図の(b)は発光素子5のn
側及びp側の電極5b,5cを結ぶ線分とほぼ直交する
方向に直線状に条溝6cを形成した例である。また、同
図の(c)に示すようにペースト10の塗布部分に合わ
せて円形の凹み6dを設けたり、同図の(d)に示すよ
うに幅広の凹溝6eとしたり、さらに同図の(e)に示
すように環状溝6fとすることもできる。
【0053】
【発明の効果】請求項1の発明では、ペーストを導電性
とする場合にAgを混入したものを使用しても、発光素
子の底面全体がペーストで被覆されていないので、Ag
ペーストによる光の吸収度を小さく抑えることができ、
発光素子の光取り出し面からの発光輝度を向上させるこ
とができる。
【0054】請求項2の発明では、結晶基板の素子搭載
面への安定固定及びAgペースト等を用いたときの光の
吸収度の抑制の両面を最適化するので、発光装置のアセ
ンブリーの安定性及び発光輝度の向上が可能となる。
【0055】請求項3の発明では、たとえば窒化ガリウ
ム系化合物の半導体薄膜による発光素子とした場合に
は、光取り出し面側に形成されるp側及びn側の極を対
角線上のコーナ部分に配置してこれにペーストの塗布領
域を対応させれば、結晶基板から素子搭載面に抜ける発
光の反射光の回収効率を上げることができ、発光輝度の
向上が可能となる。
【0056】請求項4の発明では、従来ではペースト剤
によって光が吸収されていたのに比べて、封止樹脂の流
れ込みや空気層の介在により、素子搭載面側に抜ける発
光を外部に有効に取り出すことができるので、発光効率
が更に向上する。
【0057】請求項5の発明では、ペーストの剥離防止
及び発光素子の安定保持が可能なので、発光装置の耐久
性の向上が可能となる。
【0058】請求項6及び請求項7の発明では、ペース
トの塗布領域に誤差を生じても凹部または凸部に必ず係
合させることができるので、ペーストの剥離をより一層
確実に防止できる。
【図面の簡単な説明】
【図1】本発明の一実施の形態による発光装置であっ
て、(a)は要部の縦断面図 (b)は発光素子とペーストとの位置関係を示す拡大図
【図2】発光素子とペーストとの位置関係を示す要部の
平面図
【図3】ペーストの剥離を防止する例を示す概略図であ
って、(a)は微小な凹部を散在させた例を示す断面図 (b)は(a)の平面図 (c)は環状の条溝を形成した例の概略断面図 (d)は(c)の平面図
【図4】窒化ガリウム系化合物の半導体薄膜層による発
光素子を備えた発光素子の要部の縦断面図
【図5】図4の例における発光素子とペーストの位置関
係を示す要部の平面図
【図6】素子搭載面にペースト剥離防止用の凹みを形成
した例であって、(a)は弧状の条溝を形成した例を示
す図 (b)は直線状の条溝を形成した例を示す図 (c)は円形の凹みを設けた例を示す図 (d)は幅広の凹溝を設けた例を示す図 (e)は環状溝を設けた例の平面図
【符号の説明】
1 リードフレーム 1a ワイヤ 1b 素子搭載面 1c 凹部 1d 条溝 2 発光素子 2a p型層 2a−1 p電極 2b n型層 3 エポキシ樹脂 4 ペースト 5 発光素子 5a サファイア基板 5b n側電極 5c p側電極 6 リードフレーム 6a 素子搭載面 6b 条溝 6c 条溝 6d 凹み 6e 凹溝 6f 環状溝 7a,7b ワイヤ 8 リードフレーム 9 エポキシ樹脂 10 ペースト

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 p−n接合の半導体層を透明の結晶基板
    の上に積層した発光素子と、この発光素子を搭載して接
    着用のペーストにより固定するリードフレームもしくは
    プリント基板とを備える半導体発光装置であって、結晶
    基板とリードフレームまたはプリント基板の素子搭載面
    との間を、少なくとも2以上のスポット的なペーストの
    塗布領域によって接着してなる半導体発光装置。
  2. 【請求項2】 結晶基板に対するペーストの塗布面積の
    合計を、結晶基板の底面積に対して10%以上〜90%
    未満としてなる請求項1記載の半導体発光装置。
  3. 【請求項3】 発光素子の平面形状を矩形状とし、ペー
    ストのスポット塗布領域を発光素子の平面形状の対角線
    方向のコーナ部分に対応させてなる請求項1または2記
    載の半導体発光装置。
  4. 【請求項4】 結晶基板の底面と素子搭載面との間に、
    ペーストのスポット塗布層の厚さに対応した空隙を持た
    せ、この空隙の全体または一部を、発光素子の周囲を被
    覆する樹脂によって一体に封止してなる請求項1から3
    のいずれかに記載の半導体発光装置。
  5. 【請求項5】 リードフレームもしくはプリント基板の
    素子搭載面に、ペーストの塗布層に係合してその位置ず
    れの規制及び流出を防止するための拘束用の凹部または
    凸部を形成してなる請求項1から4のいずれかに記載の
    半導体発光装置。
  6. 【請求項6】 凹部または凸部は、素子搭載面に点在さ
    せた複数の点状に配列されてなる請求項5記載の半導体
    発光装置。
  7. 【請求項7】 凹部または凸部は、素子搭載面に直線ま
    たは環状の条として形成されてなる請求項5記載の半導
    体発光装置。
JP9283318A 1997-10-16 1997-10-16 半導体発光装置 Pending JPH11121810A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9283318A JPH11121810A (ja) 1997-10-16 1997-10-16 半導体発光装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9283318A JPH11121810A (ja) 1997-10-16 1997-10-16 半導体発光装置

Publications (1)

Publication Number Publication Date
JPH11121810A true JPH11121810A (ja) 1999-04-30

Family

ID=17663919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9283318A Pending JPH11121810A (ja) 1997-10-16 1997-10-16 半導体発光装置

Country Status (1)

Country Link
JP (1) JPH11121810A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245481A (ja) * 2009-04-10 2010-10-28 Sharp Corp 発光装置
EP2237327A4 (en) * 2008-06-23 2011-10-26 Lg Innotek Co Ltd SEMICONDUCTOR DEVICE HOUSING

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2237327A4 (en) * 2008-06-23 2011-10-26 Lg Innotek Co Ltd SEMICONDUCTOR DEVICE HOUSING
JP2010245481A (ja) * 2009-04-10 2010-10-28 Sharp Corp 発光装置

Similar Documents

Publication Publication Date Title
USRE49298E1 (en) Semiconductor light emitting element
US8823031B2 (en) Semiconductor light emitting device including metal reflecting layer
US7829911B2 (en) Light emitting diode
JP4899825B2 (ja) 半導体発光素子、発光装置
US20160099384A1 (en) Light Emitting Device
US7511306B2 (en) Semiconductor light emitting device and apparatus having a translucent conductive film
US10680143B2 (en) Optical plate, lighting device, and light source module
US9153622B2 (en) Series of light emitting regions with an intermediate pad
US8067783B2 (en) Radiation-emitting chip comprising at least one semiconductor body
US20090309120A1 (en) LED Semiconductor Element, and Use Thereof
JP3985332B2 (ja) 半導体発光装置
KR20120134338A (ko) 발광 소자
JP4277508B2 (ja) 半導体発光装置
JPH11251644A (ja) 半導体発光装置
JP2001217461A (ja) 複合発光素子
JP2000091638A (ja) 窒化ガリウム系化合物半導体発光素子
JP2006073618A (ja) 光学素子およびその製造方法
JPH11121810A (ja) 半導体発光装置
KR101063907B1 (ko) 발광 소자
KR20020026619A (ko) 발광 화합물 반도체 장치 및 그 제조 방법
JPH11112021A (ja) 半導体発光装置
KR20170109440A (ko) 발광 소자 패키지 및 이를 포함하는 광원 어레이
JPH11186613A (ja) 半導体発光装置
CN114864781A (zh) 半导体器件
JP2005347492A (ja) 半導体発光素子