KR101063907B1 - 발광 소자 - Google Patents
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Abstract
실시예에 따른 발광 소자는 제2 전극층, 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물, 패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 발광 구조물 상에 배치되는 제1 전극층, 및 상기 전극부에 대응하여 적어도 일부가 오버랩되도록 상기 제2 전극층과 상기 발광 구조물 사이에 배치되는 전류 차단층을 포함하며, 상기 패드부와의 이격 거리에 따라 상기 전류 차단층의 폭이 다르다.
Description
실시예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
발광 소자가 조명용으로 응용되기 위해서는 LED를 이용하여 백색광을 얻을 수 있어야 한다. 백색 반도체 발광 장치를 구현하는 방법에는 크게 3가지가 알려져 있다.
첫 번째 방법은 빛의 삼원색인 적색, 녹색, 청색을 내는 3개의 LED를 조합하여 백색을 구현하는 방법으로서, 발광 물질로는 InGaN, AlInGaP 형광체를 이용한다. 두 번째 방법은 자외선 LED를 광원으로 이용하여 삼원색 형광체를 여기시켜 백색을 구현하는 방법으로서, InGaN/R,G,B 형광체를 발광 물질로서 이용한다. 세 번째 방법은 청색 LED를 광원으로 이용하여 황색 형광체를 여기시킴으로써 백색을 구현하는 방법이며, 일반적으로 InGaN/YAG:Ce 형광체를 발광 물질로서 이용한다.
실시예는 발광 효율 및 신뢰성을 향상시킬 수 있는 발광 소자를 제공한다.
실시예에 따른 발광 소자는 제2 전극층, 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물, 패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 발광 구조물 상에 배치되는 제1 전극층, 및 상기 전극부에 대응하여 적어도 일부가 오버랩되도록 상기 제2 전극층과 상기 발광 구조물 사이에 배치되는 전류 차단층을 포함하며, 상기 패드부와의 이격 거리에 따라 상기 전류 차단층의 폭이 다르다. 상기 패드부에 인접할수록 상기 전류 차단층의 폭이 증가할 수 있다. 상기 전극부는 상기 발광 구조물의 가장자리에 배치되는 외부 전극 및 상기 외부 전극 내부에 배치되어 상기 외부 전극과 연결되는 적어도 하나의 내부 전극을 포함하며, 상기 패드부는, 상기 외부 전극 및 상기 내부 전극 중 적어도 하나에 마련될 수 있다.
상기 전극부의 제1 부분에 대응하는 전류 차단층 부분의 폭은 상기 전극부의 제2 부분에 대응하는 전류 차단층의 다른 부분의 폭보다 크며, 여기서 상기 제1 부분은 상기 제2 부분보다 상기 패드부에 더 인접할 수 있다. 상기 전극부의 적어도 일 부분에 대응하는 전류 차단층의 일 부분의 폭은 상기 패드부에 인접할수록 증가할 수 있다.
상기 전류 차단층은 상기 전극부에 대응하여 오버랩 부분과 비오버랩 부분을 포함하며, 상기 패드부와의 이격 거리에 따라 상기 전류 차단층의 비오버랩 부분의 폭이 다를 수 있다. 상기 전극부의 적어도 일 부분에 대응하는 전류 차단층의 비오버랩 부분의 폭은 상기 패드부에 인접할수록 증가할 수 있다. 상기 전극부의 제1 부분에 대응하는 전류 차단층의 비오버랩 부분의 폭은 상기 전극부의 제2 부분에 대응하는 전류 차단층의 다른 비오버랩 부분의 폭보다 크며, 여기서 상기 제1 부분은 상기 제2 부분보다 상기 패드부에 더 인접할 수 있다.
다른 실시예에 따른 발광 소자는 기판, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 기판 상에 배치되는 발광 구조물, 상기 발광 구조물 상의 전도층, 패드부 및 상기 패드부로부터 확장되는 적어도 하나의 확장 전극부를 포함하며, 상기 전도층 상에 배치되는 전극층, 및 상기 전극층에 대응하여 적어도 일부가 오버랩되도록 상기 전도층과 상기 발광 구조물 사이에 배치되는 전류 차단층을 포함하며, 상기 적어도 하나의 확장 전극부에 대응하는 전류 차단층의 폭은 상기 패드부와의 이격 거리에 따라 다르다. 상기 적어도 하나의 확장 전극부에 대응하는 전류 차단층 부분의 폭은 상기 패드부에 인접할수록 증가할 수 있다.
실시예는 발광 효율 및 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 QQ' 방향으로 절단한 단면도를 나타낸다.
도 3은 제2 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 4는 제3 실시예에 따른 발광 소자를 나타낸다.
도 5는 제4 실시예에 따른 발광 소자를 나타낸다.
도 6은 제5 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 7은 도 6에 도시된 발광 소자의 MN방향의 단면도를 나타낸다.
도 8은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 9는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 QQ' 방향으로 절단한 단면도를 나타낸다.
도 3은 제2 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 4는 제3 실시예에 따른 발광 소자를 나타낸다.
도 5는 제4 실시예에 따른 발광 소자를 나타낸다.
도 6은 제5 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 7은 도 6에 도시된 발광 소자의 MN방향의 단면도를 나타낸다.
도 8은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 9는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 대해 설명한다.
도 1은 제1 실시예에 따른 발광 소자의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자의 QQ' 방향으로 절단한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 제2 전극층(105), 보호층(125), 전류 차단층(Current Blocking Layer; 130), 발광 구조물(140), 패시베이션층(145), 및 제1 전극층(150)을 포함한다.
제2 전극층(105)은 발광 구조물(140)을 지지하고, 제1 전원(예컨대, 양(+)의 전원)을 공급한다. 제2 전극층(105)은 지지 기판(110), 접합층(113), 반사층(115), 및 오믹 접촉층(120)을 포함한다.
지지 기판(110)은 발광 구조물(140)을 지지한다. 지지 기판(110)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC) 중 적어도 하나를 포함할 수 있다.
반사층(115)은 지지 기판(110) 상에 배치된다. 반사층(115)은 발광 구조물(140)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 반사층(115)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
반사층(115)은 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 반사층(115)은 광 효율을 증가시키기 위한 것으로 반드시 형성되어야 하는 것은 아니다.
지지 기판(110)과 반사층(115) 사이에는 접합층(113)이 개재될 수 있다. 접합층(113)은 지지 기판(110)으로부터의 금속 이온의 확산을 방지, 및 본딩층(bonding layer)의 역할을 한다.
접합층(113)은 반사층(115), 오믹 접촉층(120), 및 보호층(125)에 접촉되어 반사층(115), 오믹 접촉층(120), 및 보호층(125)이 지지 기판(110)에 접합될 수 있도록 한다. 접합층(113)은 베리어 금속(barrier metal) 또는 본딩 금속 등을 포함한다. 접합층(113)은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 접합층(113)은 지지 기판(110)을 본딩 방식으로 접합하기 위하여 형성되는 것이므로 지지 기판(110)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(113)이 반드시 형성되어야 하는 것은 아니므로 접합층(113)은 선택적으로 형성될 수 있다.
오믹 접촉층(120)은 반사층(115) 상에 형성된다. 오믹 접촉층(12)은 발광 구조물(140)에 오믹 접촉(ohmic contact)되어 발광 구조물(140)에 제1 전원이 원활히 공급되도록 하며, 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 중 적어도 어느 하나를 포함할 수 있다.
또한 오믹 접촉층(120)은 투광성 전도층과 금속을 선택적으로 사용할 수 있다. 예컨대, 오믹 접촉층(120)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
오믹 접촉층(120)은 발광 구조물(140), 후술하는 제2 도전형 반도체층(141)에 캐리어(carrier)의 주입을 원활히 하기 위한 것으로 반드시 형성되어야 하는 것은 아니다. 예를 들어, 오믹 접촉층(120)을 생략하고, 반사층(115)으로 사용되는 물질을 제2 도전형의 반도체층(141)과 오믹 접촉을 하는 물질로 선택할 수 있다. 이때 반사층(115)은 오믹 접촉층의 기능을 한다.
전류 차단층(130)은 오믹 접촉층(120)과 발광 구조물(140) 사이에 배치된다. 즉 전류 차단층(130)의 상면은 후술하는 제2 도전형의 반도체층(141)과 접촉하고, 전류 차단층(130)의 하면 및 측면은 오믹 접촉층(120)과 접촉한다.
전류 차단층(130)은 후술하는 제1 전극층(150)과 적어도 일부가 중첩(overlap)되도록 형성될 수 있으며, 이로 인하여 전류 차단층(130)은 제1 전극층(150)과 지지 기판(110) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
전류 차단층(130)은 반사층(115) 또는 오믹 접촉층(120)보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(141)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 차단층(130)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
전류 차단층(130)은 오믹 접촉층(120)과 제2 도전형의 반도체층(141) 사이에 형성되거나, 반사층(115)과 오믹 접촉층(120) 사이에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
보호층(125)은 접합층(113) 상의 둘레 영역에 형성될 수 있다. 접합층(113)이 형성되지 않는 경우에는 보호층(125)은 지지 기판(110) 상의 둘레 영역에 형성될 수도 있다.
보호층(125)은 발광 구조물(140)과 접합층(113) 사이의 계면이 박리되어 발광 소자(100)의 신뢰성이 저하되는 현상을 감소시킬 수 있다. 보호층(125)은 전도성을 갖는 물질로 형성된 전도성 보호층 또는 비전도성을 갖는 물질로 형성된 비전도성 보호층일 수 있다.
예컨대, 전도성 보호층은 투명 전도성 산화막으로 형성되거나 Ti, Ni, Pt, Pd, Rh, Ir, W 중 적어도 어느 하나를 포함할 수 있다. 또한 비전도성 보호층은 반사층(115) 또는 오믹 접촉층(120)보다 전기 전도성이 낮은 물질, 제2 도전형의 반도체층(141)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 비전도성 보호층은 ZnO 또는 SiO2로 형성될 수 있다.
발광 구조물(140)의 측면은 보호층(125)과 적어도 일부분이 오버랩된다. 또한 보호층(125)의 상면의 일부는 아이솔레이션 에칭에 의해 노출될 수 있다. 따라서, 보호층(125)의 일부 영역(131)은 발광 구조물(140)과 오버랩되고, 나머지 영역은 발광 구조물(125)와 오버랩되지 않도록 형성될 수 있다. 발광 구조물(140)과 오버랩되는 보호층(125)의 일부(131)는 전류 차단층(131, 134)의 역할을 할 수 있다.
발광 구조물(140)은 제2 전극층(105) 상에 배치된다. 발광 구조물(140)은 오믹 접촉층(120), 및 전류 차단층(130) 상에 배치될 수 있다. 발광 구조물(140)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(140)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있다. 발광 구조물(140)는 제1 도전형 반도체층(143), 제1 도전형 반도체층(143) 아래에 위치하는 활성층(142), 활성층(142) 아래에 위치하는 제2 도전형의 반도체층(141)을 포함할 수 있다.
즉 발광 구조물(140)은 오믹 접촉층(120) 및 전류 차단층(130) 상에 제2 도전형 반도체층(141), 활성층(142), 및 제1 도전형 반도체층(143)이 적층된 구조일 수 있다.
제1 도전형 반도체층(143)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 예를 들어, 제1 도전형 반도체층(143)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
활성층(142)은 제1 도전형 반도체층(143) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(142)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.
활성층(142)과 제1 도전형의 반도체층(143) 사이, 또는 활성층(142)과 제2 도전형의 반도체층(141) 사이에는 도전형 클래드층(clad layer)이 형성될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
제2 도전형 반도체층(141)은 활성층(142) 아래에 형성되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 예컨대, 제2 도전형 반도체층(141)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
제1 도전형이 N형일 경우에 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트일 수 있다. 제2 도전형이 P형일 경우에 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트일 수 있다. 제1 도전형이 P형이고, 제2 도전형이 N형일 경우도 상술한 바와 동일하다. 제1 도전형 반도체층(143) 및 제2 도전형 반도체층(141) 각각은 단층 또는 다층으로 형성될 수 있다.
발광 구조물(140)은 제2 도전형 반도체층(141) 아래에 제2 도전형 반도체층(141)과 극성이 다른 제3 도전형 반도체층을 포함할 수 있다. 예를 들어, 발광 구조물(140)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
제1 전극층(150)은 전류 차단층(130)과 대응하여 수직 방향으로 오버랩되도록 발광 구조물(140)의 상면에 배치된다. 여기서 수직 방향은 제2 도전형 반도체층(141)으로부터 제1 도전형 반도체층(143)으로 향하는 방향일 수 있다. 제1 전극층(150)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(143)의 상면은 광 추출 효율을 증가시키기 위해 러프니스 패턴(미도시)이 형성될 수 있다. 이에 따라 제1 전극층(150)의 상면에도 러프니스 패턴이 형성될 수 있다.
도 1 및 도 2에 도시된 제1 전극층(150)은 패드부(102a, 102b) 및 패드부(102a, 102b)에 연결되는 전극부(92a 내지 92d, 및 94a 내지 94c)를 포함한다.
전극부(92a 내지 92d, 및 94a 내지 94c)는 제1 도전형 반도체층(143)의 상면 가장자리를 따라 연장되는 외부 전극(92a 내지 92d) 및 외부 전극(92a 내지 92d) 내부에 형성되는 내부 전극(94a 내지 94c)을 포함한다.
외부 전극(92a 내지 92d)은 4개의 변과 4개의 꼭지점을 갖는 사각형 형태로 배치될 수 있다. 외부 전극(92a 내지 92d)은 제1 외부 전극(92a), 제2 외부 전극(92b), 제3 외부 전극(92c), 및 제4 외부 전극(92d)을 포함하며, 제1 외부 전극(92a), 제2 외부 전극(92b), 제3 외부 전극(92c), 및 제4 외부 전극(92d)은 서로 접하도록 제1 도전형 반도체층(143)의 상면 가장자리에 배치될 수 있다.
제1 외부 전극(92a) 및 제2 외부 전극(92b)은 제1 방향으로 연장될 수 있으며, 제3 외부 전극(92c) 및 제4 외부 전극(92d)은 제2 방향으로 연장될 수 있다. 외부 전극(92a 내지 92d)은 제1 도전형 반도체층(143)의 최외곽부로부터 50㎛ 이내에 적어도 일부분이 형성될 수 있으며, 외부 전극(92a 내지 92d)의 일측은 패시베이션층(145)과 접촉할 수 있다. 여기서 제1 방향은 외부 전극의 어느 하나의 꼭지점으로부터 인접하는 일 측의 꼭지점으로 향하는 방향이고, 제2 방향은 외부 전극의 어느 하나의 꼭지점으로부터 인접하는 다른 일 측의 꼭지점으로 향하는 방향일 수 있다. 제1 방향과 제2 방향은 서로 수직일 수 있다.
내부 전극(94a 내지 94c)은 제1 내부 전극(94a), 제2 내부 전극(94b), 및 제3 내부 전극(94c)을 포함할 수 있다. 제1 내부 전극(94a), 제2 내부 전극(94b), 및 제3 내부 전극(94c)은 외부 전극(92a 내지 92d) 내에 배치되어 외부 전극(92a 내지 92d)에 연결될 수 있다.
패드부(102a, 102b)는 제1 도전형 반도체층(143)에 제1 전원을 공급하기 위하여 외부로부터 전원이 공급되는 영역을 말한다. 예컨대, 패드부(102a,102b)는 후술하는 발광 소자 패키지의 금속층(예컨대, 리드 프레임(lead frame)과 연결되는 와이어가 본딩되는 영역일 수 있다.
패드부(102a, 102b)는 외부 전극 및 내부 전극 중 적어도 하나에 마련될 수 있다. 예컨대, 제1 패드부(102a)와 제2 패드부(102b)를 포함할 수 있다. 제1 패드부(102a)는 제1 외부 전극(92a)과 제3 외부 전극(92c)이 접하는 부분에 배치될 수 있다. 또한 제2 패드부(102b)는 제2 외부 전극(92b)과 제3 외부 전극(92c)이 접하는 부분에 배치될 수 있다. 예컨대, 제1 패드부(102a)는 외부 전극(92a 내지 92d)의 4개의 꼭지점 중 어느 하나에 배치되고, 제2 패드부(102b)는 외부 전극(92a 내지 92d)의 4개의 꼭지점 중 다른 어느 하나에 배치될 수 있다.
예컨대, 제1 방향은 패드부(102a, 102b)로 향하는 제1 외부 전극(92a) 및 제2 외부 전극(92b)의 길이 방향이고, 제3 외부 전극(92c) 및 제4 외부 전극(92d)의 길이 방향은 제2 방향일 수 있다. 이때 외부 전극의 폭 방향은 길이 방향과 수직일 수 있다.
제1 및 제2 내부 전극들(94a, 94b) 각각은 제1 방향으로 연장되며, 제3 내부 전극(94c)은 제2 방향으로 연장된다. 제3 내부 전극(94c)은 제2 방향으로 연장되어 제1 외부 전극(92a)과 제2 외부 전극(92b)을 연결한다. 또한 제1 및 제2 내부 전극들(94a, 94b) 각각은 제1 방향으로 연장되어 제3 외부 전극(92c) 및 제4 외부 전극(92d)을 제3 내부 전극(94c)과 연결한다. 이때 제1, 제2 내부 전극들(94a, 94b)의 길이 방향은 제1 방향이고, 제3 내부 전극(92c)의 길이 방향은 제2 방향일 수 있다.
제3 외부 전극(92c)과 제3 내부 전극(94c) 사이의 거리는 제4 외부 전극(92d)과 제3 내부 전극(94c) 사이의 거리 보다 클 수 있다. 또한 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이의 거리, 제1 내부 전극(94a)과 제2 내부 전극(94b) 사이의 거리, 및 제2 내부 전극(94b)과 제2 외부 전극(92b) 사이의 거리는 동일할 수 있다.
제1 외부 전극(92a) 및 제2 외부 전극(92b) 각각은 제3 외부 전극(92c)에 인접한 부분의 폭이 제4 외부 전극(92d)에 인접한 부분의 폭보다 크도록 형성될 수 있다. 즉 제1 패드부(102a) 및 제2 패드부(102b)가 형성되는 제1 전극층(150) 부분은 다른 부분에 비하여 폭이 클 수 있다.
내부 전극(94a 내지 94c)은 외부 전극(92a 내지 92d)에 의해 둘러싸인 내부 영역을 복수의 영역들(161 내지 163, 171 내지 173)로 구분한다. 복수의 영역들(161 내지 163, 171 내지 173) 중 제3 외부 전극(92c)과 접하는 폭이 큰 영역들(161 내지 163)은 제4 외부 전극(92d)과 접하는 폭이 작은 영역들(171 내지 173)에 비해 면적이 넓을 수 있다.
도 1에 도시된 실시예에 따른 발광 소자(100)의 제1 전극층(150)은 적어도 한 변의 길이가 800-1200㎛인 발광 구조물(140)에 적용될 수 있다. 적어도 한 변의 길이가 800㎛ 미만인 경우에 제1 전극층(150)에 의해 광이 방출되는 영역이 감소될 수 있고, 적어도 한 변의 길이가 1200㎛ 보다 큰 경우에는 제1 전극층(150)을 통해 전류를 효과적으로 공급할 수 없다. 예를 들어, 도 1에 도시된 제1 전극층(150)은 가로 및 세로의 길이가 각각 1000㎛인 발광 구조물(140)에 적용될 수도 있다.
전류 차단층(130)과 제1 전극층(150)은 서로 대응한다. 즉 전류 차단층(130)은 전극부(92a 내지 92d, 94a 내지 94c)에 대응하여 오버랩되는 부분(이하 "오버랩 부분"이라 한다) 및 오버랩되지 않는 부분(이하 "비오버랩 부분"이라 한다)을 갖는다.
제1 전극층(150)에 대응하는 전류 차단층(130)의 폭은 패드부(102a, 102b)와의 이격 거리에 따라 서로 다르다. 예컨대, 패드부(102a, 102b)와의 이격 거리가 작을수록 전류 차단층(130)의 폭이 증가할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분에 대응하는 전류 차단층(130) 부분의 폭은 전극부(92a 내지 92d, 94a 내지 94c)의 제2 부분에 대응하는 전류 차단층(130)의 다른 부분의 폭보다 크다. 여기서 전극층(92a 내지 92d, 94a 내지 94c)의 제1 부분은 제2 부분보다 제1 패드부(102a)에 더 인접한다.
예컨대, 제1 패드부(102a)로부터 제1 거리에 있는 전류 차단층(130)의 제1 부분의 폭은 제1 패드부(102a)로부터 제2 거리에 있는 전류 차단층(130)의 제2 부분의 폭보다 크다. 이때 제1 거리는 제2 거리보다 작다. 이때 전류 차단층(130)의 길이 및 폭 방향은 전극부(92a 내지 92d, 94a 내지 94c)의 길이 및 폭 방향과 동일하다.
또한 제1 패드부(102a)와 제3 내부 전극(94c) 사이에 위치하는 제1 외부 전극(92a)에 대응하는 전류 차단층(130) 부분의 폭(W1, 이하 "제1폭"이라 함)은 제3 내부 전극(94c)과 제4 외부 전극(92d) 사이에 위치하는 제1 외부 전극(92a)에 대응하는 전류 차단층(130) 부분의 폭(W2, 이하 "제2폭"이라 함)보다 클 수 있다(W1>W2).
또한 제1 패드부(102a)와 제1 내부 전극(94a) 사이에 위치하는 제3 외부 전극(92c)에 대응하는 전류 차단층(130) 부분의 폭(W3, 이하 "제3폭"이라 함)은 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이에 위치하는 제3 내부 전극(94c)에 대응하는 전류 차단층(130) 부분의 폭(W4, 이하 "제4폭"이라 함)보다 클 수 있다(W3>W4). 또한 제1폭(W1)은 제3폭(W3)과 동일할 수 있다(W1=W3).
제1폭(W1)은 제3 외부 전극(92c)과 제3 내부 전극(94c) 사이에 위치하는 제1 내부 전극(94a)에 대응하는 전류 차단층(130) 부분의 폭(W5, 이하 "제5폭"이라 한다)보다 크거나 또는 동일할 수 있다(W1≥W5).
또한 제2폭(W2)은 제4 외부 전극(94d)과 제3 내부 전극(94c) 사이에 위치하는 제1 내부 전극(94a)에 대응하는 전류 차단층(130) 부분의 폭(W6, 이하 "제6폭"이라 한다)보다 크거나 또는 동일할 수 있다(W2≥W6). 또한 제3폭(W3)은 제4폭(W4)보다 클 수 있다(W3>W4).
전류 차단층(130)은 제1 전극층(150)에 대응하여 오버랩 부분과 비오버랩 부분을 포함한다. 패드부(102a,102b)와의 이격 거리에 따라 전류 차단층(130)의 비오버랩 부분의 폭은 서로 다르다. 패드부(102a,102b)에 가까울수록 전류 차단층(130)의 비오랩 부분의 폭은 증가한다.
전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분에 대응하는 전류 차단층(130)의 제1 비오버랩 부분의 폭은 전극부(92a 내지 92d, 94a 내지 94c)의 제2 부분에 대응하는 전류 차단층(130)의 제2 비오버랩 부분의 폭보다 크다. 여기서 제1 부분은 제2 부분보다 제1 패드부(102a)에 더 인접한다.
예컨대, 제1 외부 전극(92a)의 제1 부분에 대응하는 전류 차단층(130)의 비오버랩 부분의 폭(D11, 이하 "제1 비오버랩 폭"이라 한다)은 제1 외부 전극(92a)의 제2 부분에 대응하는 전류 차단층(130)의 비오버랩 부분의 폭(D21, 이하 "제2 비오버랩 폭"이라 한다)보다 클 수 있다(D11>D21).
또한 제1 패드부(102a)와 제1 내부 전극(94a) 사이에 위치하는 제3 외부 전극(92c)에 대응하는 전류 차단층(130)의 제1 비오버랩 부분의 폭(D31, 이하 "제3 비오버랩 폭"이라 한다)은 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이에 위치하는 제3 내부 전극(94c)에 대응하는 전류 차단층(130)의 제3 비오버랩 부분의 폭(D41, 이하 "제4 비오버랩 폭" 이라 한다)보다 클 수 있다(D31>D41).
또한 제4 비오버랩 폭(D41)은 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이에 위치하는 제3 내부 전극(94c)에 대응하는 전류 차단층(130)의 제4 비오버랩 부분의 폭(D51, 이하 "제5 비오버랩 폭" 이라 한다)보다 크거나 또는 동일할 수 있다(D41≥D51).
제5 비오버랩 폭(D51)은 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이에 위치하는 제4 외부 전극(92d)에 대응하는 전류 차단층(130)의 제1 오버랩 부분의 폭(D61, 이하 "제6 비오버랩 폭"이라 한다)보다 크거나 또는 동일할 수 있다(D51 ≥ D61).
또한 제1 비오버랩 폭(D11)은 제3 비오버랩 폭(D31)과 동일할 수 있다(D11=D31). 또한 제1 패드부(102a)에 대응하는 전류 차단층(130)의 제1 비오버랩 부분의 폭(D13)은 제1 비오버랩 폭(D11)보다 크거나 동일할 수 있다.(D13≥D11).
제1 비오버랩 폭(D11)은 제3 외부 전극(92c)과 제3 내부 전극(94c) 사이에 위치하는 제1 내부 전극(94a)에 대응하는 전류 차단층(130)의 제3 비오버랩 부분의 폭(D71, 이하 "제7 비오버랩 폭"이라 한다)보다 크거나 또는 동일할 수 있다(D11≥D71).
또한 제2 비오버랩 폭(D21)은 제4 외부 전극(94d)과 제3 내부 전극(94c) 사이에 위치하는 제1 내부 전극(94a)에 대응하는 전류 차단층(130)의 제3 오버랩 부분의 폭(D81, 이하 "제8 비오버랩 폭"이라 한다)보다 크거나 또는 동일할 수 있다(D21≥D81).
도 3은 제2 실시예에 따른 발광 소자(200)의 평면도를 나타낸다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 3을 참조하면, 패드부(102a, 102b)에 인접할수록 전류 차단층(130)의 폭은 선형적 또는 비선형적으로 증가할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 적어도 일 부분에 대응하는 전류 차단층(130) 부분의 폭은 제1 패드부(102a) 또는 제2 패드부(102b)에 인접할수록 선형적 또는 비선형적으로 증가할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분에 대응하는 전류 차단층(130) 부분의 폭은 제1 패드부(102a) 또는 제2 패드부(102b)에 인접할수록 선형적 또는 비선형적으로 증가할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 적어도 일 부분에 대응하는 전류 차단층(130)의 비오버랩 부분의 폭은 제1 패드부(102a) 또는 제2 패드부(102b)에 인접할수록 선형적 또는 비선형적으로 증가할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분에 대응하는 전류 차단층(130)의 비오버랩 부분의 폭은 제1 패드부(102a) 또는 제2 패드부(102b)에 인접할수록 선형적 또는 비선형적으로 증가할 수 있다.
여기서 예컨대, 전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분은 제1 패드부(102a)와 제3 내부 전극(94c) 사이에 위치하는 제1 외부 전극(92a) 부분이고, 이때 전류 차단층(130) 부분의 폭은 W1'이고, 전류 차단층(130)의 비오버랩 부분의 폭은 D11'일 수 있다.
또한 예컨대, 전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분은 제3 내부 전극(94c)과 제4 외부 전극(92d) 사이에 위치하는 제1 외부 전극(92a) 부분이고, 이때 전류 차단층(130) 부분의 폭은 W2'이고, 전류 차단층의 비오버랩 부분의 폭은 D21'일 수 있다.
또한 예컨대, 전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분은 제1 패드부(102a)와 제1 내부 전극(94a) 사이에 위치하는 제3 외부 전극(92c) 부분이고, 이때 전류 차단층(130) 부분의 폭은 W3'이고, 전류 차단층(130) 부분의 비오버랩 부분의 폭은 D31'일 수 있다.
또한 전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분은 제1 내부 전극(94a)과 제2 내부 전극(94b) 사이에 위치하는 제3 외부 전극(92c)의 부분이고, 이때 전류 차단층(130) 부분의 폭은 W8이고, 전류 차단층(130)의 비오버랩 부분의 폭은 D91일 수 있으나, 다만 제1 패드부(102a)와 제2 패드부(102b)로부터 이격 거리가 동일한 경계선(310)까지 적용된다. 경계선을 기준으로 전류 차단층(130)은 서로 대칭일 수 있다.
도 4는 제3 실시예에 따른 발광 소자(300)를 나타낸다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다. 제3 실시예는 제1 실시예와 비교할 때, 제1 전극층 전류 차단층에 대한 패턴이 서로 다르다.
도 1, 도 2 및 도 4를 참조하면, 제3 실시예에 따른 발광 소자(300)의 제1 전극층(410)은 외부 전극(92a 내지 92d) 및 내부 전극(96a 및 96b)을 포함하며, 전류 차단층(420)은 제1 전극층(410)과 대응하여 제2 도전형 반도체층(141)과 제2 전극층(105, 예컨대, 오믹층(120) 및 접합층(113))사이에 배치된다.
제1 전극층(410)은 전극부(92a 내지 92d, 96a 및 96b) 및 전극부(92a 내지 92d, 96a 및 96b)의 일 영역에 마련되는 패드부(430)를 포함한다. 전극부(92a 내지 92d, 96a 및 96b)는 외부 전극(92a 내지 92d) 및 내부 전극(96a,96b)을 포함한다.
외부 전극(92a 내지 92d)은 4개의 변과 4개의 꼭지점을 갖는 사각형 형태로 발광 구조물(140) 상에 배치되며, 내부 전극(96a,96b)은 외부 전극(92a 내지 92d) 내부에 배치된다.
내부 전극(96a,96b)은 제1 방향으로 연장되는 제1 내부 전극(96a) 및 제2 방향으로 연장되는 제2 내부 전극(96b)을 포함하며, 외부 전극(92a 내지 92d)에 의해 둘러싸인 내부 영역을 복수의 영역들(412 내지 418)로 구분한다.
제1 실시예와 달리 제3 실시예의 패드부(430)는 어느 하나의 내부 전극과 외부 전극(92a 내지 92d)의 4개의 변 중 어느 하나와 접하는 부분에 마련될 수 있다. 예컨대, 패드부(430)는 제3 외부 전극(92c)과 제1 내부 전극(96b)이 접하는 부분에 배치되며, 전극부(92a 내지 92d, 96a 및 96b) 및 전류 차단층(420) 각각은 패드부(430)와 접하는 제1 내부 전극(96a)을 기준으로 대칭일 수 있다.
상술한 바와 같이, 전극부(92a 내지 92d, 96a 및 96b)에 대응하는 전류 차단층(130)의 폭은 패드부(430)와의 이격 거리에 따라 서로 다르다. 전극부(92a 내지 92d, 96a 및 96b)의 제1 부분에 대응하는 전류 차단층(130) 부분의 폭은 전극부(92a 내지 92d, 96a 및 96b)의 제2 부분에 대응하는 전류 차단층(130) 부분의 폭보다 크다. 여기서 제1 부분은 제2 부분보다 제1 패드부(102a)에 더 인접한다.
도 5는 제4 실시예에 따른 발광 소자(400)를 나타낸다. 제4 실시예는 제3 실시예와 비교할 때, 전류 차단층에 대한 패턴이 서로 다르다. 패드부(430)에 인접할수록 전류 차단층(510)의 폭은 선형적 또는 비선형적으로 증가할 수 있다.
전극부(92a 내지 92d, 96a 및 96b)의 적어도 일 부분에 대응하는 전류 차단층(430) 부분의 폭은 패드부(430)에 인접할수록 선형적 또는 비선형적으로 증가할 수 있다.
실시예들은 전류 집중도가 높은 영역, 예컨대 패드부(102a,102b,430)와의 이격 거리에 따라 전극부에 대응하는 전류 차단층의 폭을 달리하여 발광 소자의 전류 밀도를 균일하게 할 수 있다.
전류 집중도가 높은 영역과 상대적으로 전류 집중도가 낮은 영역 사이에 전류 차단층의 폭을 달리하여 패드부(102a,102b,430)에 인접하는 전극부 부분에 전류 집중(Current crowding)을 방지하여 발광 소자의 전류 밀도를 균일하게 하여 발광 소자의 광 효율을 향상 및 신뢰성을 향상시킬 수 있다.
예컨대, 패드부(102a,102b,430)에 인접하는 전극부 부분에 대응하는 전류 차단층의 폭은 크게 하고, 상대적으로 패드부(102a,102b,430)로부터 먼 전극부 부분에 대응하는 전류 차단층의 폭은 작게 하여 패드부(102a,102b,430)와 인접하는 전극부 부분에 집중되는 전류의 분산을 향상시킬 수 있다.
도 6은 제5 실시예에 따른 발광 소자(500)의 평면도를 나타내고, 도 7은 도 6에 도시된 발광 소자(500)의 MN방향의 단면도를 나타낸다. 도 6 및 도 7을 참조하면, 발광 소자(500)는 기판(910), 발광 구조물(920), 전류 차단층(930), 전도층(940), 제1 전극(952), 및 제2 전극(954)을 포함한다.
기판(910)은 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 및 질화물 반도체 기판 중 어느 하나 또는 GaN, InGaN, AlGaN, AlInGaNInAlGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
발광 구조물(920)은 제1 도전형 반도체층(922), 활성층(924), 및 제2 도전형 반도체층(926)을 포함한다. 예컨대, 발광 구조물(920)은 기판(910) 상에 제1 도전형 반도체층(922), 활성층(924), 및 제2 도전형 반도체층(926)이 적층된 다층 구조일 수 있다.
이때 기판(910)과 제1 도전형 반도체층(922) 사이에 도핑되지 않은 반도체층(미도시, 예컨대, undoped GaN))이 개재될 수 있다. 이때 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있다. 제1 도전형 반도체층(922), 활성층(924), 및 제2 도전형 반도체층(926)은 도 2에서 상술한 바와 동일할 수 있다.
발광 구조물(920)는 제1 도전형 반도체층(922)의 일부를 노출하도록 제2 도전형 반도체층(926), 활성층(924) 및 제1 도전형 반도체층(922)의 일부가 식각된 구조일 수 있다. 이때 제1 도전형 반도체층(922)의 일부를 노출하는 식각을 메사 식각(mesa etching)이라 하며, 메사 식각에 의하여 노출되는 제1 도전형 반도체층(922)의 일부 영역을 식각 영역(980)이라 하며, 제1 식각 영역(980)은 활성층(924)보다 낮다.
전류 차단층(930)은 제2 도전형 반도체층(926) 상에 배치된다. 전류 차단층(930)은 활성층(924)의 어느 한 부위로 전류가 집중되는 것을 방지하고, 전류가 발광 구조물(920)의 각 영역으로 넓게 퍼져 흐르도록 한다. 이로써 발광 소자(500)가 안정적인 동작 전압으로 구동 가능하며 발광 소자(500)의 광도가 향상될 수 있다.
전류 차단층(930)은 전류 차단을 위하여 산화막(oxide layer)와 같은 절연 물질로 형성될 수 있다. 예컨대, 전류 차단층(930)은 예를 들어, SiO2, SiNx, TiO2, Ta2O3, SiON, SiCN 중 적어도 어느 하나로 형성될 수 있다.
전도층(940)은 제2 도전형 반도체층(926) 및 전류 차단층(930) 상에 배치된다. 전도층(940)은 메사 식각에 의하여 식각되지 않은 제2 도전형 반도체층(926) 상에 배치될 수 있다. 전도층(940)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(924)으로부터 제2 도전형 반도체층(926)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다. 전도층(940)은 투명 전도성 산화물층일 수 있다. 예컨대, 전도층(940)은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 ZnO(Zinc Oxide) 중 적어도 어느 하나의 물질로 이루어질 수 있다.
제1 전극(952)은 제1 도전형 반도체층(922)의 제1 식각 영역(980) 상에 배치된다. 제2 전극(954)은 전도층(940) 상에 배치된다. 제2 전극(954)과 전류 차단층(940)은 서로 수직 방향으로 오버랩된다. 즉 전류 차단층(940)의 적어도 일부는 제2 전극(954)과 수직 방향으로 오버랩될 수 있다. 이때 수직 방향은 제2 도전형 반도체층(926)으로부터 제1 도전형 반도체층(922)으로 향하는 방향일 수 있다.
제1 전극(952) 및 제2 전극(954)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au) 중 적어도 어느 하나로 형성될 수 있다.
제1 전극(952)은 제1 패드부(610), 및 제1 패드부(610)로부터 분기하는 적어도 하나의 확장 전극부(612,614)를 포함한다. 확장 전극부(612,614)는 서로 다른 방향으로 분기하는 제1 확장 전극부(612) 및 제2 확장 전극부(614)를 포함한다.
제1 패드부(610)는 제1 도전형 반도체층(922)의 일 영역 상에 배치되며, 제1 확장 전극부(612)는 제1 패드부(610)의 일측으로부터 제3 방향으로 확장되며, 제2 확 전극부(612)는 제1 패드부(610)의 다른 일측으로부터 제4 방향으로 확장되다가 제3 방향으로 확장될 수 있다.
제2 전극(954)은 제2 패드부(620), 및 제2 패드부(620)로부터 분기하는 적어도 하나의 확장 전극부(622,624)를 포함한다. 확장 전극부(622,624)는 서로 다른 방향으로 분기하는 제3 확장 전극부(622) 및 제4 확장 전극부(624)를 포함한다.
제2 패드부(620)는 전도층(940)의 일 영역 상에 배치되며, 제3 확장부(622)는 제2 패드부(610)의 일측으로부터 제5 방향으로 확장되며, 제4 확장부(624)는 제2 패드부(610)의 다른 일측으로부터 제6 방향으로 확장되다가 제5 방향으로 확장될 수 있다.
여기서 제3 방향은 발광 소자(500)의 어느 한 모서리(651)로부터 다른 한 모서리(652)로 향하는 방향일 수 있으며, 제4 방향은 어느 한 모서리(651)부터 또 다른 모서리(654)로 향하는 방향일 수 있으며, 제3 방향과 제4 방향은 서로 수직일 수 있다. 또한 제5방향은 제3 방향과 반대 방향이고, 제6 방향은 제4 방향과 반대 방향일 수 있다.
전류 차단층(930)은 제2 전극(954)과 대응하여 제2 도전형 반도체층(926) 상에 배치되며, 오버랩되는 부분과 오버랩되지 않는 부분을 갖는다. 즉 전류 차단층(940)은 제2 패드부(620), 제3 확장 전극부(622), 및 제4 확장 전극부(624) 각각과 대응하여 오버랩되는 부분(이하 "오버랩 부분"이라 한다)과 오버랩되지 않는 부분(이하 "비오버랩 부분"이라 한다)을 갖는다.
적어도 하나의 확장 전극부(622,624)에 대응하는 전류 차단층(930)의 폭은 제2 패드부(620)와의 이격 거리에 따라 다르다.
제3 확장 전극부(622) 및 제4 확장 전극부(624) 각각에 대응하는 전류 차단층(930) 부분의 폭은 제2 패드부(620)에 가까울수록 선형적 또는 비선형적으로 증가한다.
예컨대, 제3 확장 전극부(622)에 대응하는 전류 차단층(930) 부분의 폭은 확장 방향(예컨대, 제5 방향)의 반대 방향으로 갈수록 증가한다(T2<T1). 또한 제4 확장 전극부(624)에 대응하는 전류 차단층(930) 부분의 폭은 확장 방향의 반대 방향으로 갈수록 증가한다(T5<T4<T3).
또한 제3 확장 전극부(622) 및 제4 확장 전극부(624) 각각에 대응하는 전류 차단층(930)의 비오버랩 부분의 폭은 제2 패드부(620)에 가까울수록 선형적 또는 비선형적으로 증가한다.
예컨대, 제3 확장 전극부(622)에 대응하는 전류 차단층(940)의 비오버랩 부분의 폭(K1)은 확장 방향(예컨대, 제5 방향)의 반대 방향으로 갈수록 증가한다(K2<K1). 또한 제4 확장 전극부(624)에 대응하는 전류 차단층(930)의 비오버랩 부분의 폭은 확장 방향의 반대 방향으로 갈수록 증가한다(K5<K4<K3).
또한 제2 패드부(620)에 대응하는 전류 차단층(930)의 비오버랩 부분의 폭(S)은 제3 확장 전극부(622) 및 제4 확장 전극부(624) 각각에 대응하는 전류 차단층(930)의 비오버랩 부분의 폭보다 클 수 있다(T1<S, K3<S).
상술한 바와 같이 제5 실시예는 전극부의 확장 방향과 반대 방향으로 갈수록 전극부에 대응하는 전류 차단층의 폭을 증가시킴으로써 발광 소자의 전류 밀도를 균일하게 하여 발광 소자의 광 효율을 향상 및 신뢰성을 향상시킬 수 있다.
도 8은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 8을 참조하면, 발광 소자 패키지는 패키지 몸체(710), 제1 금속층(712), 제2 금속층(714), 발광 소자(720), 반사판(725), 와이어(730), 및 봉지층(740)을 포함한다.
패키지 몸체(710)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(710)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(712) 및 제2 금속층(714)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(710)의 표면에 배치된다. 발광 소자(720)는 제1 금속층(712) 및 제2 금속층(714)과 전기적으로 연결된다. 이때 발광 소자(720)는 제1 내지 제5 실시예 중 어느 하나일 수 있다.
예컨대, 도 2에 도시된 발광 소자(100)의 지지 기판(110)은 제2 금속층(714)에 전기적으로 연결된다. 그리고 제1 전극층의 패드부(102a,102b)는 와이어(730)에 의하여 제1 금속층(712)에 접합될 수 있다.
반사판(725)은 발광 소자에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(710)의 캐버티 측벽에 형성된다. 반사판(725)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(740)은 패키지 몸체(710)의 캐버티 내에 위치하는 발광 소자(720)를 포위하여 발광 소자(720)를 외부 환경으로부터 보호한다. 봉지층(740)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(740)은 발광 소자(720)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 9는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다. 도 9를 참조하면, 조명 장치는 전원 결합부(810), 열발산판(heat sink, 820), 발광 모듈(830), 반사경(reflector, 840), 및 커버 캡(cover cap, 850), 및 렌즈부(860)를 포함한다.
전원 결합부(810)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(830)에 전원을 공급한다. 열발산판(820)은 측면에 형성되는 열발산핀 통하여 발광 모듈(830)로부터 발생하는 열을 외부로 방출한다. 열발산판(820)의 상단은 전원 결합부(810)의 하단과 스크루 결합된다.
열발산판(820)의 밑면에는 회로 기판 상에 실장되는 발광 소자 패키지들을 포함하는 발광 모듈(830)이 고정된다. 이때 발광 소자 패키지들은 도 8에 도시된 실시예에 따른 발광 소자 패키지일 수 있다.
조명 장치는 발광 모듈(830) 하부에는 발광 모듈을 전기적으로 보호하기 위한 절연 시트(832) 및 반사 시트(834) 등을 더 포함할 수 있다. 또한 발광 모듈(830)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.
반사경(840)은 원뿔대 형상으로 열발산판(820)의 하단과 결합하며, 발광 모듈(830)로부터 조사되는 광을 반사시킨다. 커버 캡(850)은 원형의 링 형상을 가지며, 반사경(840) 하단에 결합된다. 렌즈부(860)는 커버 캡(850)에 끼워진다. 도 9에 도시된 조명 장치는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
105: 제2 전극층 110: 지지 기판
113: 접합층 115: 반사층
120: 오믹층 125: 보호층
130,930: 전류 차단층 140,920: 발광 구조물
141: 제1 도전형 반도체층 142: 활성층
143: 제2 도전형 반도체층 145: 패시베이션층
150: 제1 전극층 92a 내지 92d: 외부 전극
94a 내지 94c, 96a 내지 96b: 내부 전극 710: 패키지 몸체
712: 제1 금속층 714: 제2 금속층
720: 발광 소자 725: 반사판
730: 와이어 740: 봉지층
810: 전원 결합부 820: 열발산판
830: 발광 모듈 840: 반사경
850: 커버 캡 860: 렌즈부
910: 기판 940: 전도층.
113: 접합층 115: 반사층
120: 오믹층 125: 보호층
130,930: 전류 차단층 140,920: 발광 구조물
141: 제1 도전형 반도체층 142: 활성층
143: 제2 도전형 반도체층 145: 패시베이션층
150: 제1 전극층 92a 내지 92d: 외부 전극
94a 내지 94c, 96a 내지 96b: 내부 전극 710: 패키지 몸체
712: 제1 금속층 714: 제2 금속층
720: 발광 소자 725: 반사판
730: 와이어 740: 봉지층
810: 전원 결합부 820: 열발산판
830: 발광 모듈 840: 반사경
850: 커버 캡 860: 렌즈부
910: 기판 940: 전도층.
Claims (10)
- 제2 전극층;
제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물;
패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 발광 구조물 상에 배치되는 제1 전극층; 및
상기 전극부에 대응하여 적어도 일부가 오버랩되도록 상기 제2 전극층과 상기 발광 구조물 사이에 배치되는 전류 차단층을 포함하며,
상기 패드부와의 이격 거리에 따라 상기 전류 차단층의 폭이 다른 발광 소자. - 제1항에 있어서,
상기 패드부에 인접할수록 상기 전류 차단층의 폭이 증가하는 발광 소자. - 제1항에 있어서, 상기 전극부는,
상기 발광 구조물의 가장자리에 배치되는 외부 전극; 및
상기 외부 전극 내부에 배치되어 상기 외부 전극과 연결되는 적어도 하나의 내부 전극을 포함하며,
상기 패드부는,
상기 외부 전극 및 상기 내부 전극 중 적어도 하나에 마련되는 발광 소자. - 제1항에 있어서,
상기 전극부의 제1 부분에 대응하는 전류 차단층 부분의 폭은 상기 전극부의 제2 부분에 대응하는 전류 차단층의 다른 부분의 폭보다 크며, 여기서 상기 제1 부분은 상기 제2 부분보다 상기 패드부에 더 인접하는 발광 소자. - 제1항에 있어서,
상기 전극부의 적어도 일 부분에 대응하는 전류 차단층의 일 부분의 폭은 상기 패드부에 인접할수록 증가하는 발광 소자. - 제1항에 있어서,
상기 전류 차단층은 상기 전극부에 대응하여 오버랩 부분과 비오버랩 부분을 포함하며,
상기 패드부와의 이격 거리에 따라 상기 전류 차단층의 비오버랩 부분의 폭이 다른 발광 소자. - 제6항에 있어서,
상기 전극부의 적어도 일 부분에 대응하는 전류 차단층의 비오버랩 부분의 폭은 상기 패드부에 인접할수록 증가하는 발광 소자. - 제6항에 있어서,
상기 전극부의 제1 부분에 대응하는 전류 차단층의 비오버랩 부분의 폭은 상기 전극부의 제2 부분에 대응하는 전류 차단층의 다른 비오버랩 부분의 폭보다 크며, 여기서 상기 제1 부분은 상기 제2 부분보다 상기 패드부에 더 인접하는 발광 소자. - 기판;
제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하며, 상기 기판 상에 배치되는 발광 구조물;
상기 발광 구조물 상의 전도층;
패드부 및 상기 패드부로부터 확장되는 적어도 하나의 확장 전극부를 포함하며, 상기 전도층 상에 배치되는 전극층; 및
상기 전극층에 대응하여 적어도 일부가 오버랩되도록 상기 전도층과 상기 발광 구조물 사이에 배치되는 전류 차단층을 포함하며,
상기 적어도 하나의 확장 전극부에 대응하는 전류 차단층의 폭은 상기 패드부와의 이격 거리에 따라 다른 발광 소자. - 제9항에 있어서,
상기 적어도 하나의 확장 전극부에 대응하는 전류 차단층 부분의 폭은 상기 패드부에 인접할수록 증가하는 발광 소자.
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