JPH11120762A - Semiconductor memory - Google Patents
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- JPH11120762A JPH11120762A JP9282330A JP28233097A JPH11120762A JP H11120762 A JPH11120762 A JP H11120762A JP 9282330 A JP9282330 A JP 9282330A JP 28233097 A JP28233097 A JP 28233097A JP H11120762 A JPH11120762 A JP H11120762A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置、
特にキャッシュメモリを有し、上記半導体記憶装置と上
記キャッシュメモリとのデータの転送を選択的に行える
半導体記憶装置に関するものである。The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a semiconductor memory device having a cache memory and capable of selectively transferring data between the semiconductor memory device and the cache memory.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置は、例えば、図３
に示す構成を有している。図示のように、本例の半導体
記憶装置は、メモリセルアレイ１、センスアンプアレイ
２、キャッシュメモリアレイ３および転送制御回路４に
より構成されている。2. Description of the Related Art A conventional semiconductor memory device is, for example, shown in FIG.
Has the configuration shown in FIG. As shown in the figure, the semiconductor memory device of the present embodiment includes a memory cell array 1, a sense amplifier array 2, a cache memory array 3, and a transfer control circuit 4.
【０００３】メモリセルアレイ１は、交差配置された複
数のワード線およびビット線対との交差点に接続されて
いる複数のメモリセルが行列状に配置されて構成されて
いる。なお、図３においては、説明を便利にするため
に、二本のワード線２０，２１および二対のビット線対
１０ａ，１０ｂ，１１ａ，１１ｂ、さらに、これらのワ
ード線とビット線対との交差点に接続されている４つの
メモリセル１２ａ，１２ｂ，１４ａ，１４ｂを例に示し
ている。なお、図示のように、各メモリセルは、一般的
なＤＲＡＭのメモリセルである。即ち、１トランジスタ
と１キャパシタにより構成されている。[0005] The memory cell array 1 is configured by arranging a plurality of memory cells connected to an intersection with a plurality of word lines and bit line pairs arranged in a matrix. In FIG. 3, for convenience of explanation, two word lines 20, 21 and two pairs of bit lines 10a, 10b, 11a, 11b, and a pair of these word lines and bit lines are used. The example shows four memory cells 12a, 12b, 14a, 14b connected to the intersection. As shown, each memory cell is a general DRAM memory cell. That is, it is composed of one transistor and one capacitor.
【０００４】センスアンプアレイ２は、各ビット線対毎
に配置されている複数のセンスアンプにより構成されて
いる。本例では、ビット線対１０ａ，１０ｂに接続され
ているセンスアンプ２２およびビット線対１１ａ，１１
ｂに接続されているセンスアンプ２４のみを示してい
る。The sense amplifier array 2 includes a plurality of sense amplifiers arranged for each bit line pair. In this example, the sense amplifier 22 connected to the bit line pair 10a, 10b and the bit line pair 11a, 11
Only the sense amplifier 24 connected to the line b is shown.
【０００５】キャッシュメモリアレイ３は、各キャッシ
ュデータ線対に接続されている複数のキャッシュメモリ
セルにより構成されている。図３では、キャッシュデー
タ線対３０ａ，３０ｂに接続されているキャッシュメモ
リセル３２およびキャッシュデータ線対３１ａ，３１ｂ
に接続されているキャッシュメモリセル３４のみを示し
ている。キャッシュメモリセル３２，３４は、ともにキ
ャッシュ駆動信号線４０ａ，４０ｂに接続されている。[0005] The cache memory array 3 is constituted by a plurality of cache memory cells connected to each cache data line pair. In FIG. 3, a cache memory cell 32 and a cache data line pair 31a, 31b connected to a cache data line pair 30a, 30b are shown.
Is shown only the cache memory cell 34 connected to the memory cell. Cache memory cells 32 and 34 are both connected to cache drive signal lines 40a and 40b.
【０００６】なお、キャッシュデータ線対３０ａ，３０
ｂは、それぞれ転送ゲート５１ａ，５１ｂを介してビッ
ト線対１０ａ，１０ｂに接続され、キャッシュデータ線
対３１ａ，３１ｂは、それぞれ転送ゲート５２ａ，５２
ｂを介してビット線対１１ａ，１１ｂに接続されてい
る。転送ゲート５１ａ，５１ｂ，５２ａ，５２ｂは、そ
れぞれのビット線およびキャッシュデータ線間に接続さ
れているｎＭＯＳトランジスタにより構成されている。
これらのトランジスタのゲートは、転送制御信号線５０
に接続されている。Note that the cache data line pair 30a, 30
b are connected to bit line pairs 10a and 10b via transfer gates 51a and 51b, respectively, and cache data line pairs 31a and 31b are connected to transfer gates 52a and 52b, respectively.
b are connected to the bit line pair 11a and 11b. Each of the transfer gates 51a, 51b, 52a, 52b is formed by an nMOS transistor connected between each bit line and the cache data line.
The gates of these transistors are connected to a transfer control signal line 50.
It is connected to the.
【０００７】転送制御回路４は、ｎＭＯＳトランジスタ
４１、ｐＭＯＳトランジスタ４２、インバータ４３，４
４，４５および４６により構成されている。図示のよう
に、転送制御回路４は外部からの制御信号４７，４８に
応じて転送制御信号線５０およびキャッシュ駆動信号線
４０ａ，４０ｂに所定レベルの信号を印加する。例え
ば、外部からハイレベルの制御信号４８を受けていると
き、転送制御回路４は、転送制御信号線５０にハイレベ
ルの転送制御信号を印加する。これに応じて、転送ゲー
ト５１ａ，５１ｂ，５２ａ，５２ｂはオン状態に保持さ
れ、各ビット線対１０ａ，１０ｂおよび１１ａ，１１ｂ
の読み出しデータがキャッシュデータ線対３０ａ，３０
ｂおよび３１ａ，３１ｂにそれぞれ転送される。The transfer control circuit 4 includes an nMOS transistor 41, a pMOS transistor 42, and inverters 43 and 4.
4, 45 and 46. As shown, the transfer control circuit 4 applies a signal of a predetermined level to the transfer control signal line 50 and the cache drive signal lines 40a and 40b in response to external control signals 47 and 48. For example, when receiving a high-level control signal 48 from the outside, the transfer control circuit 4 applies a high-level transfer control signal to the transfer control signal line 50. In response, transfer gates 51a, 51b, 52a, 52b are kept on, and each bit line pair 10a, 10b and 11a, 11b
Read data of the cache data line pair 30a, 30
b and 31a and 31b, respectively.
【０００８】さらに、転送制御回路４は、外部からの制
御信号４７に応じて、キャッシュ駆動信号線４０ａ，４
０ｂのレベルを制御する。例えば、外部からハイレベル
の制御信号４７を受けているとき、制御回路４において
ｎＭＯＳトランジスタ４１およびｐＭＯＳトランジスタ
４２がともにオン状態に保持され、このため、キャッシ
ュ駆動信号線４０ａは接地電位ＧＮＤ、キャッシュ駆動
信号線４０ｂは電源電圧ＶDDレベルにそれぞれ保持され
る。これに応じてキャッシュメモリセル３２，３４が動
作状態（活性化状態）に保持され、キャッシュ信号線対
３０ａ，３０ｂおよび３１ａ，３１ｂのデータがキャッ
シュメモリセル３２および３４により保持される。Further, the transfer control circuit 4 responds to a control signal 47 from the outside to control the cache drive signal lines 40a and 40a.
0b is controlled. For example, when a high-level control signal 47 is received from the outside, both the nMOS transistor 41 and the pMOS transistor 42 are held in the ON state in the control circuit 4, so that the cache drive signal line 40a is connected to the ground potential GND and the cache drive signal. The signal lines 40b are each held at the power supply voltage V DD level. In response, cache memory cells 32 and 34 are maintained in an operating state (activated state), and data of cache signal line pairs 30a, 30b and 31a and 31b are retained by cache memory cells 32 and 34.
【０００９】外部からローレベルの制御信号４７を受け
ているとき、転送制御回路４においてｎＭＯＳトランジ
スタ４１およびｐＭＯＳトランジスタ４２がともにオフ
状態に保持され、このため、キャッシュ駆動信号線４０
ａ，４０ｂがともにフローティング状態に保持される。
このとき、キャッシュメモリセル３２および３４が非活
性化状態に保持される。When a low-level control signal 47 is received from the outside, both the nMOS transistor 41 and the pMOS transistor 42 are held in the off state in the transfer control circuit 4, so that the cache drive signal line 40
Both a and 40b are held in a floating state.
At this time, cache memory cells 32 and 34 are kept in an inactive state.
【００１０】図４は、本例の半導体記憶装置の動作を示
す波形図である。なお、同図は読み出し時にビット線対
１０ａ，１０ｂに読み出されたデータが転送ゲートを介
して、キャッシュデータ線に転送し、キャッシュメモリ
セル３２により保持される場合の各信号線のレベル変化
を示している。図示のように、まず、ワード線２０がロ
ーレベルからハイレベル“Ｈ”に切り替わり、これに応
じて、ビット線対１０ａ，１０ｂの内、メモリセル１２
ａに接続されているビット線１０ａのレベルが設定され
る。このため、ビット線１０ａ，１０ｂ間にわずかな電
位差が生じる。ビット線対１０ａ，１０ｂに接続されて
いるセンスアンプ２２により、この電位差が検出され、
増幅されるので、ビット線対１０ａ，１０ｂのレベルが
それぞれ確定される。FIG. 4 is a waveform chart showing the operation of the semiconductor memory device of this embodiment. It should be noted that FIG. 9 shows the level change of each signal line when data read to the bit line pair 10a, 10b is transferred to the cache data line via the transfer gate at the time of reading and is held by the cache memory cell 32. Is shown. As shown, first, the word line 20 is switched from the low level to the high level "H", and in response to this, the memory cell 12 of the bit line pair 10a, 10b is
The level of the bit line 10a connected to a is set. For this reason, a slight potential difference occurs between the bit lines 10a and 10b. This potential difference is detected by the sense amplifier 22 connected to the bit line pair 10a, 10b.
Since the signals are amplified, the levels of the bit line pairs 10a and 10b are respectively determined.
【００１１】ビット線対１０ａ，１０ｂのレベルが確定
した後、図示のように制御信号４７がハイレベルからロ
ーレベルに切り替わり、これに伴い制御信号４８がロー
レベルからハイレベルに切り替わる。これらの信号の変
化に応じて転送ゲート５１ａ，５１ｂがオン状態に切り
替わり、ビット線対１０ａ，１０ｂのレベルに応じてキ
ャッシュデータ線対３０ａ，３０ｂのレベルが設定され
る。キャッシュデータ線対３０ａ，３０ｂの信号レベル
が確定した後、制御信号４７がローレベルからハイレベ
ルに切り替わり、制御信号４８がハイレベルからローレ
ベルに切り替わる。これに応じて転送ゲート５１ａ，５
１ｂがオフ状態に保持され、キャッシュデータ線対３０
ａ，３０ｂはビット線対１０ａ，１０ｂから切り離され
る。また、このとき転送制御回路４によりキャッシュ駆
動信号線４０ａが接地電位ＧＮＤ、キャッシュ駆動信号
線４０ｂが電源電圧ＶDDレベルにそれぞれ設定されるの
で、キャッシュメモリセル３２が動作状態にあり、キャ
ッシュデータ線対３０ａ，３０ｂのレベルが保持され
る。After the level of the bit line pair 10a, 10b is determined, the control signal 47 switches from the high level to the low level as shown in the figure, and accordingly, the control signal 48 switches from the low level to the high level. The transfer gates 51a and 51b are turned on according to the change of these signals, and the level of the cache data line pair 30a and 30b is set according to the level of the bit line pair 10a and 10b. After the signal levels of the cache data line pair 30a, 30b are determined, the control signal 47 switches from a low level to a high level, and the control signal 48 switches from a high level to a low level. In response to this, the transfer gates 51a, 51
1b is kept off, and the cache data line pair 30
a, 30b are disconnected from the bit line pair 10a, 10b. At this time, the cache drive signal line 40a is set to the ground potential GND and the cache drive signal line 40b is set to the power supply voltage V DD level by the transfer control circuit 4, so that the cache memory cell 32 is operating and the cache data line The level of the pair 30a, 30b is held.
【００１２】このように、ビット線対の信号をキャッシ
ュデータ線対に転送し、キャッシュメモリセルにより読
み出しデータを一時保持する。キャッシュメモリを設け
ることにより、メモリアクセスの高速化が図れる。As described above, the signal of the bit line pair is transferred to the cache data line pair, and the read data is temporarily held by the cache memory cell. By providing the cache memory, the speed of memory access can be increased.
【００１３】[0013]
【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置では、メモリセルアレイ１の片側に
センスアンプアレイ２を配置するレイアウトとなってい
た。近年のプロセスの微細化により、ビット線対を配置
するピッチと同一のピッチではセンスアンプのレイアウ
トが物理的に不可能になってきている。The conventional semiconductor memory device described above has a layout in which the sense amplifier array 2 is arranged on one side of the memory cell array 1. Due to the recent miniaturization of the process, the layout of the sense amplifier is physically impossible at the same pitch as the pitch at which the bit line pairs are arranged.
【００１４】これを解決する一例として、図５に示すよ
うな、メモリセルアレイ１の両側にセンスアンプを配置
する方式が考案されている。図５に示すように、メモリ
セルアレイ１の両側に、それぞれセンスアンプとキャッ
シュメモリセルが配置される。例えば、図示のように、
メモリセルアレイ１の左側にセンスアンプ２ａとキャッ
シュメモリセル３ａが配置され、逆に、メモリセルアレ
イ１の右側にセンスアンプ２ｂとキャッシュメモリセル
３ｂが配置されている。As an example of solving this problem, a method of arranging sense amplifiers on both sides of the memory cell array 1 as shown in FIG. 5 has been devised. As shown in FIG. 5, sense amplifiers and cache memory cells are arranged on both sides of the memory cell array 1, respectively. For example, as shown
A sense amplifier 2a and a cache memory cell 3a are arranged on the left side of the memory cell array 1, and conversely, a sense amplifier 2b and a cache memory cell 3b are arranged on the right side of the memory cell array 1.
【００１５】ビット線対１０ａ，１０ｂとキャッシュデ
ータ線対３０ａ，３０ｂ間の転送ゲート５１ａ，５１ｂ
は、転送制御信号線５０ａにより制御され、ビット線対
１１ａ，１１ｂとキャッシュデータ線対３１ａ，３１ｂ
間の転送ゲート５２ａ，５２ｂは、転送制御信号線５０
ｂにより制御される。なお、転送制御信号線５０ａ，５
０ｂは、それぞれ転送制御回路４ａ，４ｂにより制御さ
れる。転送制御回路４ａ，４ｂは、共通の外部入力信号
４７，４８に応じて転送制御信号線５０ａ，５０ｂのレ
ベルを制御する。Transfer gates 51a, 51b between bit line pairs 10a, 10b and cache data line pairs 30a, 30b
Are controlled by a transfer control signal line 50a, and a bit line pair 11a, 11b and a cache data line pair 31a, 31b
The transfer gates 52a and 52b between the transfer control signal lines 50
b. Note that the transfer control signal lines 50a, 5
0b is controlled by the transfer control circuits 4a and 4b, respectively. The transfer control circuits 4a and 4b control the levels of the transfer control signal lines 50a and 50b according to the common external input signals 47 and 48.
【００１６】図６は、本例の半導体記憶装置の読み出し
動作時の波形を示している。図示のように、この方式を
採った場合に、ワード線２０を活性化することにより読
み出されたデータはセンスアンプ２ａ，２ｂで増幅され
る。さらに、転送制御回路４ａ、４ｂにより、転送制御
信号線５０ａ，５０ｂを活性化することにより、センス
アンプ２ａ、２ｂで増幅されたデータが、キャッシュメ
モリセル３ａ，３ｂに転送される。FIG. 6 shows waveforms during a read operation of the semiconductor memory device of this embodiment. As shown in the figure, when this method is adopted, the data read by activating the word line 20 is amplified by the sense amplifiers 2a and 2b. Further, by activating the transfer control signal lines 50a and 50b by the transfer control circuits 4a and 4b, the data amplified by the sense amplifiers 2a and 2b is transferred to the cache memory cells 3a and 3b.
【００１７】しかし、図５に示す半導体記憶装置では、
次のような不利益がある。例えば、仮にキャッシュメモ
リセル３のみのデータの書き換えを行う必要がある場合
に、従来方式では、キャッシュメモリセル３ａ，３ｂ双
方でキャッシュメモリのデータ転送が実行される。従っ
て、本来データ転送する必要のないキャッシュメモリセ
ル３ｂのみ再度転送動作を行い、元のデータに書き換え
る必要がある。ここで問題となるのは、キャッシュメモ
リのデータ転送中に基本的にＤＲＡＭへのアクセスが禁
止しているため、キャッシュメモリのデータの再転送に
よるＤＲＡＭへのアクセスが不能になる。However, in the semiconductor memory device shown in FIG.
There are the following disadvantages. For example, if it is necessary to rewrite data only in the cache memory cell 3, in the conventional method, data transfer of the cache memory is executed in both the cache memory cells 3a and 3b. Therefore, it is necessary to perform the transfer operation again only on the cache memory cell 3b which does not need to transfer data, and to rewrite the original data. The problem here is that access to the DRAM is basically prohibited during data transfer of the cache memory, so that access to the DRAM by re-transfer of data in the cache memory becomes impossible.
【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、キャッシュメモリセルを分割制
御することにより、必要なデータに限定して転送するの
で、不要なデータ転送によるＤＲＡＭアクセスへの制限
をなくし、メモリアクセス速度の向上が図れる半導体記
憶装置を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to control the division of a cache memory cell so that only the necessary data is transferred, so that DRAM access by unnecessary data transfer is performed. It is an object of the present invention to provide a semiconductor memory device capable of improving the memory access speed by eliminating restrictions on the semiconductor memory device.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、交差配置された複数の
ワード線と複数のビット線との各交差箇所に接続された
メモリセルが行列状に配置されたメモリセルアレイと、
上記メモリセルアレイの両側に配置され、上記メモリセ
ルアレイ内のメモリセルの記憶データを一時保持する少
なくとも二つのデータ保持手段と、上記少なくとも二つ
のデータ保持手段をそれぞれ独立に制御し、上記メモリ
セルアレイ内のメモリセルの記憶データを上記少なくと
も二つのデータ保持手段の何れかに保持させる制御手段
とを有する。In order to achieve the above object, a semiconductor memory device according to the present invention comprises a plurality of memory cells connected to each intersection of a plurality of word lines and a plurality of bit lines arranged in a matrix. A memory cell array arranged in a
At least two data holding means, which are arranged on both sides of the memory cell array and temporarily hold data stored in the memory cells in the memory cell array, and independently control the at least two data holding means, respectively. Control means for holding the data stored in the memory cell in any of the at least two data holding means.
【００２０】また、本発明の半導体記憶装置は、交差配
置された複数のワード線と複数のビット線との各交差箇
所に接続されたメモリセルが行列状に配置されたメモリ
セルアレイと、上記各ビット線毎に配置されている複数
のキャッシュデータ線と、上記各キャッシュデータ線毎
に設けられている複数のキャッシュメモリセルと、上記
各ビット線と上記各キャッシュデータ線間に接続されて
いる複数の転送ゲートと、上記各転送ゲートをそれぞれ
独立に制御し、各転送ゲートのオン／オフ状態を制御す
る転送制御回路とを有する。Further, the semiconductor memory device of the present invention comprises a memory cell array in which memory cells connected to respective intersections of a plurality of word lines and a plurality of bit lines arranged in a cross are arranged in a matrix. A plurality of cache data lines arranged for each bit line; a plurality of cache memory cells provided for each of the cache data lines; and a plurality of cache memory cells connected between each of the bit lines and each of the cache data lines. And a transfer control circuit that controls each transfer gate independently and controls the on / off state of each transfer gate.
【００２１】また、本発明では、好適には上記複数の転
送制御ゲートおよびキャッシュメモリセルが交互に上記
メモリセルアレイの両側に配置され、データ読み出し時
に、上記転送制御回路は選択ビット線のレベルが確定し
た後、上記転送ゲートをオン状態に設定し、上記キャッ
シュメモリセルを非活性化状態に保持し、上記キャッシ
ュデータ線の信号レベルが確定した後、上記転送ゲート
をオフ状態に設定し、上記キャッシュメモリセルを活性
化状態に保持し、上記キャッシュデータ線の信号レベル
を保持させる。In the present invention, preferably, the plurality of transfer control gates and cache memory cells are alternately arranged on both sides of the memory cell array, and at the time of data reading, the transfer control circuit determines the level of a selected bit line. After that, the transfer gate is set to the on state, the cache memory cell is kept in the inactive state, and after the signal level of the cache data line is determined, the transfer gate is set to the off state, and the cache is set to the off state. The memory cell is held in an activated state, and the signal level of the cache data line is held.
【００２２】さらに、本発明では、好適には上記転送制
御回路は、奇数番目のビット線およびキャッシュデータ
線間の転送ゲートのオン／オフ状態を制御する第１の制
御回路と、偶数番目のビット線およびキャッシュデータ
線間の転送ゲートのオン／オフ状態を制御する第２の制
御回路とを有し、上記転送制御回路は、外部からの選択
制御信号に応じて上記第１および第２の制御回路を任意
に動作状態に設定する。Further, in the present invention, preferably, the transfer control circuit includes a first control circuit for controlling an on / off state of a transfer gate between an odd-numbered bit line and a cache data line, and an even-numbered bit line. And a second control circuit for controlling the on / off state of the transfer gate between the line and the cache data line, wherein the transfer control circuit controls the first and second control in response to a selection control signal from outside. Arbitrarily set the circuit to the operating state.
【００２３】本発明によれば、転送制御回路により各転
送ゲートがそれぞれ独立にオン／オフ状態が制御され、
例えば、奇数番目のビット線とキャッシュデータ線間の
転送ゲートのみがオン状態に設定され、それ以外の転送
ゲートをオフ状態に保持することにより、データの転送
が必要なビット線とキャッシュデータ線の間にのみに行
われ、他のビット線およびキャッシュデータ線間にデー
タ転送が行われず、所定のキャッシュメモリセルのみを
書き換えることができる。According to the present invention, the on / off state of each transfer gate is independently controlled by the transfer control circuit,
For example, only the transfer gates between the odd-numbered bit lines and the cache data lines are set to the ON state, and the other transfer gates are kept in the OFF state, so that the transfer of the bit lines and the cache data lines that require data transfer is performed. Only during that time, data transfer is not performed between the other bit lines and the cache data lines, and only a predetermined cache memory cell can be rewritten.
【００２４】この結果、キャッシュメモリセルのデータ
転送がそれぞれ独立に制御でき、必要なデータ転送に限
定して実行できるので、不要なデータ転送によるＤＲＡ
Ｍへのアクセス速度の低下を回避できる。また、本発明
を複数個の単位メモリ回路を並列動作するシステムにお
いて、さらにメモリアクセス速度を向上させる有効な方
法となる。As a result, the data transfer of the cache memory cells can be controlled independently of each other and can be executed only for the necessary data transfer.
A reduction in the access speed to M can be avoided. Further, the present invention is an effective method for further improving the memory access speed in a system in which a plurality of unit memory circuits operate in parallel.
【００２５】[0025]
【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図である。図示のように、本
実施形態の半導体記憶装置は、メモリセルアレイ１、セ
ンスアンプ２ａ，２ｂ、キャッシュメモリセル３ａ，３
ｂおよび転送制御回路４ａ，４ｂにより構成されてい
る。FIG. 1 is a circuit diagram showing one embodiment of a semiconductor memory device according to the present invention. As shown in the figure, the semiconductor memory device of the present embodiment includes a memory cell array 1, sense amplifiers 2a and 2b, and cache memory cells 3a and 3
b and transfer control circuits 4a and 4b.
【００２６】なお、実際の半導体記憶装置では、メモリ
セルアレイは、交差配置された複数のワード線およびビ
ット線対との交差点に接続されている複数のメモリセル
が行列状に配置されて構成されている。なお、図１にお
いては、説明を便利にするために、二本のワード線２
０，２１および二対のビット線対１０ａ，１０ｂ，１１
ａ，１１ｂ、さらに、これらのワード線とビット線対と
の交差点に接続されている４つのメモリセル１２ａ，１
２ｂ，１４ａ，１４ｂを例に示している。メモリセルア
レイ１を構成する各メモリセルは、例えば、１トランジ
スタと１キャパシタからなる一般的なＤＲＡＭのメモリ
セルである。In an actual semiconductor memory device, a memory cell array is formed by arranging a plurality of memory cells connected to an intersection with a plurality of word lines and bit line pairs arranged in a matrix. I have. In FIG. 1, for convenience of explanation, two word lines 2 are used.
0, 21 and two pairs of bit lines 10a, 10b, 11
a, 11b, and four memory cells 12a, 1b connected to the intersections of these word lines and bit line pairs.
2b, 14a and 14b are shown as examples. Each memory cell forming the memory cell array 1 is, for example, a general DRAM memory cell including one transistor and one capacitor.
【００２７】センスアンプ２ａは、ビット線対１０ａ，
１０ｂに接続されている。読み出し時に、選択メモリセ
ルの記憶データに応じてビット線１０ａ，１０ｂ間に電
位差が生じる。センスアンプ２ａは、この微小な電位差
を増幅し、ビット線１０ａ，１０ｂの電位を確定させ
る。同様に、センスアンプ２ｂは、ビット線対１１ａ，
１１ｂに接続されている。読み出し時に、選択メモリセ
ルの記憶データに応じてビット線１１ａ，１１ｂ間に電
位差が生じる。センスアンプ２ｂは、この微小な電位差
を増幅し、ビット線１１ａ，１１ｂの電位を確定させ
る。The sense amplifier 2a includes a bit line pair 10a,
10b. At the time of reading, a potential difference occurs between the bit lines 10a and 10b according to the storage data of the selected memory cell. The sense amplifier 2a amplifies the minute potential difference to determine the potentials of the bit lines 10a and 10b. Similarly, sense amplifier 2b includes bit line pair 11a,
11b. At the time of reading, a potential difference occurs between the bit lines 11a and 11b according to the storage data of the selected memory cell. The sense amplifier 2b amplifies the minute potential difference to determine the potential of the bit lines 11a and 11b.
【００２８】キャッシュメモリセル３ａは、図示のよう
に、ｐＭＯＳトランジスタ３０１，３０３とｎＭＯＳト
ランジスタ３０２，３０４により構成されている。な
お、本例のキャッシュメモリセルは、ＳＲＡＭのメモリ
セルとほぼ同じ構成を有するものであるが、本発明はこ
れに限定されるものではなく、キャッシュデータ線対の
信号レベルを一時保持可能な他の記憶素子でもよい。図
示のように、キャッシュメモリセルをなすトランジスタ
は、フリップフロップを構成する。キャッシュ駆動信号
線５３ａにローレベル、例えば接地電位ＧＮＤ、キャッ
シュ駆動信号線５４ａにハイレベル、例えば電源電圧Ｖ
DDレベルの信号がそれぞれ印加されている場合に、キャ
ッシュ３ａが活性状態に設定され、キャッシュデータ線
対３０ａ，３０ｂの信号レベルを確定し、保持させるこ
とができる。キャッシュデータ線対３１ａ，３１ｂに接
続されているキャッシュメモリセル３ｂもキャッシュメ
モリセル３ａと同じ構成を有する。As shown, the cache memory cell 3a includes pMOS transistors 301 and 303 and nMOS transistors 302 and 304. Although the cache memory cell of this example has substantially the same configuration as the memory cell of the SRAM, the present invention is not limited to this, and it is possible to temporarily store the signal level of the cache data line pair. May be used. As shown, the transistors forming the cache memory cell constitute a flip-flop. The cache drive signal line 53a has a low level, for example, a ground potential GND, and the cache drive signal line 54a has a high level, for example, a power supply voltage V.
When the signal of the DD level is applied, the cache 3a is set to the active state, and the signal level of the cache data line pair 30a, 30b can be determined and held. Cache memory cell 3b connected to cache data line pair 31a, 31b has the same configuration as cache memory cell 3a.
【００２９】キャッシュメモリセル３ａが接続されてい
るキャッシュ駆動信号線５３ａ，５４ａは、転送制御回
路４ａにより制御され、同様に、キャッシュメモリセル
３ｂが接続されているキャッシュ駆動信号線５３ｂ，５
４ｂは、転送制御回路４ｂにより制御されている。The cache drive signal lines 53a, 54a to which the cache memory cell 3a is connected are controlled by the transfer control circuit 4a, and similarly, the cache drive signal lines 53b, 5 to which the cache memory cell 3b is connected.
4b is controlled by the transfer control circuit 4b.
【００３０】キャッシュデータ線３０ａとビット線１０
ａ間に転送ゲート５１ａが接続され、キャッシュデータ
線３０ｂとビット線１０ｂ間に転送ゲート５１ｂが接続
されている。同様に、キャッシュデータ線３１ａとビッ
ト線１１ａ間に転送ゲート５２ａが接続され、キャッシ
ュデータ線３１ｂとビット線１１ｂ間に転送ゲート５２
ｂが接続されている。The cache data line 30a and the bit line 10
The transfer gate 51a is connected between a, and the transfer gate 51b is connected between the cache data line 30b and the bit line 10b. Similarly, a transfer gate 52a is connected between the cache data line 31a and the bit line 11a, and a transfer gate 52 is connected between the cache data line 31b and the bit line 11b.
b is connected.
【００３１】図示のように、転送ゲート５１ａ，５１
ｂ，５２ａ，５２ｂは、それぞれのビット線およびキャ
ッシュデータ線間に接続されているｎＭＯＳトランジス
タにより構成されている。なお、転送ゲート５１ａ，５
１ｂを構成するトランジスタのゲートは、転送制御信号
線５０ａに接続され、転送ゲート５２ａ，５２ｂを構成
するトランジスタのゲートは、転送制御信号線５０ｂに
接続されている。転送制御信号線５０ａ，５０ｂは、そ
れぞれ転送制御回路４ａ，４ｂにより制御される。As shown, the transfer gates 51a, 51
b, 52a, and 52b are formed by nMOS transistors connected between the respective bit lines and the cache data lines. The transfer gates 51a, 51
The gate of the transistor forming 1b is connected to the transfer control signal line 50a, and the gate of the transistor forming the transfer gates 52a and 52b is connected to the transfer control signal line 50b. The transfer control signal lines 50a and 50b are controlled by transfer control circuits 4a and 4b, respectively.
【００３２】転送制御回路４ａは、ｎＭＯＳトランジス
タ４１ａ、ｐＭＯＳトランジスタ４２ａ、ＮＯＲゲート
４３ｃ、ＮＡＮＤゲート４５ｃおよびインバータ４０
ｃ，４４ｃ，４６ｃにより構成されている。図示のよう
に、転送制御回路４ａは外部からの制御信号４７，４８
および選択制御信号４９ａに応じて転送制御信号線５０
ａおよびキャッシュ駆動信号線５３ａ，５４ａに所定レ
ベルの信号を印加する。The transfer control circuit 4a comprises an nMOS transistor 41a, a pMOS transistor 42a, a NOR gate 43c, a NAND gate 45c and an inverter 40
c, 44c and 46c. As shown, the transfer control circuit 4a receives control signals 47 and 48 from outside.
And a transfer control signal line 50 in accordance with the selection control signal 49a.
a and a signal of a predetermined level is applied to the cache drive signal lines 53a and 54a.
【００３３】同様に、転送制御回路４ｂは、ｎＭＯＳト
ランジスタ４１ｂ、ｐＭＯＳトランジスタ４２ｂ、ＮＯ
Ｒゲート４３ｄ、ＮＡＮＤゲート４５ｄおよびインバー
タ４０ｄ，４４ｄ，４６ｄにより構成されている。転送
制御回路４ｂは外部からの制御信号４７，４８および選
択制御信号４９ｂに応じて転送制御信号線５０ｂおよび
キャッシュ駆動信号線５３ｂ，５４ｂに所定レベルの信
号を印加する。Similarly, the transfer control circuit 4b includes an nMOS transistor 41b, a pMOS transistor 42b,
It comprises an R gate 43d, a NAND gate 45d and inverters 40d, 44d, 46d. The transfer control circuit 4b applies a signal of a predetermined level to the transfer control signal line 50b and the cache drive signal lines 53b and 54b according to external control signals 47 and 48 and a selection control signal 49b.
【００３４】選択制御信号４９ａ，４９ｂは、それぞれ
任意のレベルに設定される。このように設定された選択
制御信号４９ａ，４９ｂにより、メモリセルアレイ１の
両側の任意の転送ゲートがオン状態に設定され、それに
応じたキャッシュメモリセルが非活性状態に設定され
る。Each of the selection control signals 49a and 49b is set to an arbitrary level. By the selection control signals 49a and 49b set in this way, any transfer gates on both sides of the memory cell array 1 are set to the ON state, and the corresponding cache memory cells are set to the inactive state.
【００３５】転送制御回路４ａにおいて、ＮＯＲゲート
４３ｃの一方の入力端子がインバータ４０ｃの出力端子
に接続され、他方の入力端子が選択制御信号４９ａの入
力端子に接続されている。ＮＯＲゲート４３ｃの出力端
子がｐＭＯＳトランジスタ４２ａのゲートに接続され、
さらにインバータ４４ｃの入力端子に接続されている。
インバータ４４ｃの出力端子がｎＭＯＳトランジスタ４
１ａのゲートに接続されている。ｐＭＯＳトランジスタ
４２ａは、キャッシュ駆動信号線５４ａと電源電圧ＶDD
の供給線間に接続され、ｎＭＯＳトランジスタ４１ａ
は、キャッシュ駆動信号線５３ａと接地電位ＧＮＤ間に
接続されている。In the transfer control circuit 4a, one input terminal of the NOR gate 43c is connected to the output terminal of the inverter 40c, and the other input terminal is connected to the input terminal of the selection control signal 49a. The output terminal of the NOR gate 43c is connected to the gate of the pMOS transistor 42a,
Further, it is connected to the input terminal of the inverter 44c.
The output terminal of the inverter 44c is the nMOS transistor 4
1a is connected to the gate. The pMOS transistor 42a is connected to the cache drive signal line 54a and the power supply voltage V DD
Of the nMOS transistors 41a
Are connected between the cache drive signal line 53a and the ground potential GND.
【００３６】ＮＡＮＤゲート４５ｃの一方の入力端子が
制御信号４８の入力端子に接続され、他方の入力端子が
選択制御信号４９ａの入力端子に接続されている。ＮＡ
ＮＤゲート４５ｃの出力端子がインバータ４６ｃの入力
端子に接続され、インバータ４６ｃの出力端子が転送制
御信号線５０ａに接続されている。One input terminal of the NAND gate 45c is connected to the input terminal of the control signal 48, and the other input terminal is connected to the input terminal of the selection control signal 49a. NA
The output terminal of the ND gate 45c is connected to the input terminal of the inverter 46c, and the output terminal of the inverter 46c is connected to the transfer control signal line 50a.
【００３７】このように構成されている転送制御回路４
ａにおいて、選択制御信号４９ａがローレベルに保持さ
れているとき、ＮＯＲゲート４３ｃの出力端子はローレ
ベル、４５ｃの出力端子がハイレベルに保持されるの
で、トランジスタ４２ａ，４３ａがオン状態に設定され
る。これに応じてキャッシュ駆動信号線５３ａは接地電
位ＧＮＤ、５３ｂは電源電圧ＶDDレベルに保持される。
さらに、転送制御信号線５０ａがローレベルに保持され
るので、転送ゲート５１ａ，５１ｂはともにオフ状態に
保持される。即ち、選択制御信号４９ａがローレベルに
設定されているとき、転送制御回路４ａにより、転送ゲ
ート５１ａ，５１ｂがオフ状態に保持され、キャッシュ
メモリセル３ａが活性化状態に保持される。The transfer control circuit 4 configured as described above
In a, when the selection control signal 49a is held at a low level, the output terminal of the NOR gate 43c is held at a low level, and the output terminal of the 45c is held at a high level, so that the transistors 42a and 43a are turned on. You. In response, cache drive signal line 53a is held at ground potential GND, and 53b is held at power supply voltage VDD level.
Further, since the transfer control signal line 50a is held at the low level, both the transfer gates 51a and 51b are held in the off state. That is, when the selection control signal 49a is set to the low level, the transfer control circuit 4a holds the transfer gates 51a and 51b in the off state, and holds the cache memory cell 3a in the activated state.
【００３８】一方、選択制御信号４９ａがハイレベルに
保持されているとき、転送制御回路４ａは、制御信号４
７，４８のレベルに応じて転送ゲート５１ａ，５１ｂお
よびキャッシュメモリセル３ａの状態を制御する。例え
ば、制御信号４７がローレベルのとき、ＮＯＲゲート４
３ｃの出力端子がハイレベルに保持される。この場合、
トランジスタ４１ａ，４２ａがともにオフ状態に設定さ
れ、キャッシュ駆動信号線５３ａ，５４ａがともにフロ
ーティング状態に保持され、キャッシュメモリセル３ａ
が非活性化状態に設定される。逆に制御信号４７がハイ
レベルに保持されているとき、ＮＯＲゲート４３ｃの出
力端子がローレベルに保持され、トランジスタ４１ａ，
４２ａがともにオン状態に設定され、キャッシュ駆動信
号線５３ａは接地電位ＧＮＤ、キャッシュ駆動信号線５
４ａは電源電圧ＶDDレベルにそれぞれ設定される。即
ち、この場合キャッシュメモリセル３ａが動作状態に設
定される。On the other hand, when the selection control signal 49a is held at the high level, the transfer control circuit 4a outputs the control signal
The states of transfer gates 51a, 51b and cache memory cell 3a are controlled in accordance with the levels of 7, 48. For example, when the control signal 47 is at a low level, the NOR gate 4
The output terminal 3c is held at a high level. in this case,
Transistors 41a and 42a are both turned off, cache drive signal lines 53a and 54a are both held in a floating state, and cache memory cell 3a
Are set to the inactive state. Conversely, when the control signal 47 is held at the high level, the output terminal of the NOR gate 43c is held at the low level, and the transistors 41a,
42a are both set to the ON state, the cache drive signal line 53a is connected to the ground potential GND, and the cache drive signal line 5
4a is set to the power supply voltage V DD level, respectively. That is, in this case, the cache memory cell 3a is set to the operation state.
【００３９】制御信号４８がハイレベルに保持されてい
るとき、ＮＡＮＤゲート４５ｃの出力端子がローレベル
に保持され、インバータ４６ｃの出力端子がハイレベル
に保持される。即ち、転送制御信号線５０ａがハイレベ
ルに保持される。これに応じて転送ゲート５１ａ，５１
ｂがともにオン状態に保持され、ビット線対１０ａ，１
０ｂの信号がキャッシュデータ線対３０ａ，３０ｂに転
送される。When the control signal 48 is held at the high level, the output terminal of the NAND gate 45c is held at the low level, and the output terminal of the inverter 46c is held at the high level. That is, the transfer control signal line 50a is held at the high level. In response to this, the transfer gates 51a, 51
b are both kept on, and the bit line pair 10a, 1
The signal of 0b is transferred to the cache data line pair 30a, 30b.
【００４０】一方、制御信号４８がローレベルに保持さ
れているとき、ＮＡＮＤゲート４５ｃの出力端子がハイ
レベルに保持され、インバータ４６ｃの出力端子がロー
レベルに保持される。即ち、転送制御信号線５０ａがロ
ーレベルに保持される。これに応じて転送ゲート５１
ａ，５１ｂがともにオフ状態に保持され、ビット線対１
０ａ，１０ｂとキャッシュデータ線対３０ａ，３０ｂ間
の信号の転送が行われない。On the other hand, when the control signal 48 is held at the low level, the output terminal of the NAND gate 45c is held at the high level, and the output terminal of the inverter 46c is held at the low level. That is, the transfer control signal line 50a is kept at a low level. In response to this, the transfer gate 51
a and 51b are both kept off, and bit line pair 1
No signal transfer between 0a, 10b and the cache data line pair 30a, 30b is performed.
【００４１】転送制御回路４ｂは、転送制御回路４ａと
ほぼ同じ構成を有しており、選択制御信号４９ｂおよび
制御信号４７，４８に応じて、キャッシュメモリセル３
ｂの動作状態および転送制御信号線５０ｂのレベルが制
御される。選択制御信号４９ｂがローレベルに保持され
ているとき、キャッシュメモリセル３ｂが活性化状態に
保持され、また、転送制御信号線５０ｂがローレベルに
保持されるので、転送ゲート５２ａ，５２ｂがオフ状態
に設定される。The transfer control circuit 4b has substantially the same structure as the transfer control circuit 4a, and responds to the selection control signal 49b and the control signals 47 and 48 to transfer the cache memory cell 3b.
b and the level of the transfer control signal line 50b are controlled. When the selection control signal 49b is held at a low level, the cache memory cell 3b is held in an activated state, and the transfer control signal line 50b is held at a low level, so that the transfer gates 52a and 52b are turned off. Is set to
【００４２】選択制御信号４９ｂがハイレベルに保持さ
れているとき、制御信号４７，４８に応じて転送制御回
路４ｂは、キャッシュメモリセル３ｂの動作状態および
転送ゲート５２ａ，５２ｂのオン／オフ状態を制御す
る。例えば、制御信号４７がローレベルのとき、キャッ
シュ駆動信号線５３ｂ，５４ｂがともにフローティング
状態に保持され、キャッシュメモリセル３ｂが非活性化
状態に設定される。逆に、制御信号４７がハイレベルの
とき、キャッシュ駆動信号線５３ｂが接地電位ＧＮＤ、
キャッシュ駆動信号線５４ｂが電源電圧ＶDDレベルにそ
れぞれ保持されるので、キャッシュメモリセルが動作状
態に設定される。When the selection control signal 49b is held at the high level, the transfer control circuit 4b changes the operating state of the cache memory cell 3b and the on / off state of the transfer gates 52a and 52b in response to the control signals 47 and 48. Control. For example, when the control signal 47 is at a low level, both the cache drive signal lines 53b and 54b are held in a floating state, and the cache memory cell 3b is set to an inactive state. Conversely, when the control signal 47 is at the high level, the cache drive signal line 53b is connected to the ground potential GND,
Since cache drive signal lines 54b are each held at the power supply voltage V DD level, the cache memory cells are set to the operating state.
【００４３】制御信号４８がローレベルのとき、転送制
御信号線５０ｂがローレベルに保持され、転送ゲート５
２ａ，５２ｂがともにオフ状態に設定される。逆に制御
信号４８がハイレベルのとき、転送制御信号線５０ｂが
ハイレベルに保持され、転送ゲート５２ａ，５２ｂがと
もにオン状態に設定される。When the control signal 48 is at the low level, the transfer control signal line 50b is held at the low level, and the transfer gate 5
2a and 52b are both set to the off state. Conversely, when the control signal 48 is at the high level, the transfer control signal line 50b is held at the high level, and both the transfer gates 52a and 52b are set to the ON state.
【００４４】図２は、本実施形態の半導体記憶装置の読
み出しおよびキャッシュの書き換え時の動作を示す波形
図である。以下、図１および図２を参照しつつ、本実施
形態の動作を説明する。FIG. 2 is a waveform diagram showing the operation of the semiconductor memory device of the present embodiment at the time of reading and rewriting the cache. Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
【００４５】図示のように、まず、ワード線２０がロー
レベル“Ｌ”からハイレベル“Ｈ”に切り替わる。これ
に応じて、ビット線対１０ａ，１０ｂの内、メモリセル
１２ａに接続されているビット線１０ｂのレベルが設定
される。さらに、ビット線対１０ａ，１０ｂに接続され
ているセンスアンプ２ａにより、ビット線対１０ａ，１
０ｂのレベルが確定される。As shown, first, the word line 20 is switched from low level "L" to high level "H". Accordingly, the level of bit line 10b connected to memory cell 12a in bit line pair 10a, 10b is set. Further, the sense amplifier 2a connected to the bit line pair 10a, 10b causes the bit line pair 10a, 1
The level of 0b is determined.
【００４６】ビット線対１０ａ，１０ｂのレベルが確定
した後、図示のように制御信号４７がハイレベルからロ
ーレベルに切り替わり、これに伴い制御信号４８がロー
レベルからハイレベルに切り替わる。なお、図示のよう
に、選択制御信号４９ａがハイレベル、選択制御信号４
９ｂがローレベルにそれぞれ保持されているので、上述
したように、転送制御回路４ａが活性化状態、制御回路
４ｂが非活性化状態にそれぞれ設定されている。即ち、
転送制御回路４ａは、制御信号４７，４８のレベル変化
に応じて、転送制御信号線５０ａをハイレベルに設定す
ることにより、転送ゲートをオン状態にしビット線対１
０ａ，１０ｂの信号をキャッシュデータ線対３０ａ，３
０ｂに転送する。さらに、転送制御回路４ａは、キャッ
シュ駆動信号線５３ａ，５４ａをそれぞれ所定のレベル
に保持することにより、キャッシュメモリセル３ａを活
性化状態に設定し、キャッシュデータ線対３０ａ，３０
ｂの信号レベルを保持させる。After the level of the bit line pair 10a, 10b is determined, the control signal 47 switches from the high level to the low level as shown in the figure, and accordingly, the control signal 48 switches from the low level to the high level. As shown, the selection control signal 49a is at a high level and the selection control signal 4
Since 9b is held at the low level, the transfer control circuit 4a is set to the active state and the control circuit 4b is set to the inactive state, as described above. That is,
The transfer control circuit 4a sets the transfer control signal line 50a to a high level in response to the level change of the control signals 47 and 48, thereby turning on the transfer gate and setting the bit line pair 1
0a and 10b are transmitted to the cache data line pair 30a and 3
0b. Further, transfer control circuit 4a sets cache drive signal lines 53a and 54a at a predetermined level to set cache memory cell 3a to an activated state, and sets cache data line pairs 30a and 30a.
The signal level of b is held.
【００４７】一方、選択制御信号４９ｂがローレベルに
保持されているので、転送制御回路４ｂは上述した動作
を行わず、転送制御信号線５０ｂがローレベルに保持さ
れ、転送ゲート５２ａ，５２ｂがオフ状態のままに保持
され、さらに、キャッシュメモリセル３ｂが活性化状態
に保持されている。On the other hand, since the selection control signal 49b is held at a low level, the transfer control circuit 4b does not perform the above operation, the transfer control signal line 50b is held at a low level, and the transfer gates 52a and 52b are turned off. The state is maintained as it is, and the cache memory cell 3b is maintained in the activated state.
【００４８】以下、図２を参照しながら、転送制御回路
４ａの制御に基づいた信号転送の動作を説明する。図示
のように、制御信号４７，４８のレベル変化に応じて、
転送制御回路４ａにより転送ゲート５１ａ，５１ｂがオ
ン状態に切り替えられる。この結果、ビット線対１０
ａ，１０ｂのレベルに応じてキャッシュデータ線対３０
ａ，３０ｂのレベルが設定される。キャッシュデータ線
対３０ａ，３０ｂの信号レベルが確定した後、制御信号
４７がローレベルからハイレベルに切り替わり、制御信
号４８がハイレベルからローレベルに切り替わる。これ
に応じて転送ゲート５１ａ，５１ｂがオフ状態に保持さ
れ、キャッシュデータ線対３０ａ，３０ｂはビット線対
１０ａ，１０ｂから切り離される。Hereinafter, the signal transfer operation based on the control of the transfer control circuit 4a will be described with reference to FIG. As shown, according to the level change of the control signals 47 and 48,
The transfer gates 51a and 51b are switched on by the transfer control circuit 4a. As a result, the bit line pair 10
a, 10b in accordance with the level of the cache data line pair 30.
The levels of a and 30b are set. After the signal levels of the cache data line pair 30a, 30b are determined, the control signal 47 switches from a low level to a high level, and the control signal 48 switches from a high level to a low level. In response, transfer gates 51a and 51b are kept off, and cache data line pair 30a and 30b are disconnected from bit line pair 10a and 10b.
【００４９】さらに、転送制御回路４ａによりキャッシ
ュ駆動信号線５３ａが接地電位ＧＮＤ、キャッシュ駆動
信号線５４ａが電源電圧ＶDDレベルにそれぞれ設定され
るので、キャッシュメモリセル３ａが動作状態にあり、
キャッシュデータ線対３０ａ，３０ｂのレベルが保持さ
れる。Further, since the cache drive signal line 53a is set to the ground potential GND and the cache drive signal line 54a is set to the power supply voltage V DD level by the transfer control circuit 4a, the cache memory cell 3a is in the operating state.
The level of the cache data line pair 30a, 30b is held.
【００５０】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１の両側にセンスアンプ２ａ，２
ｂとキャッシュセル３ａ，３ｂを交互に配置し、センス
アンプをビット線対ごとに配置し、キャッシュメモリセ
ルをキャッシュデータ線ごとに配置し、それぞれのキャ
ッシュデータ線対を転送ゲートを介してビット線対に接
続する。転送制御回路４ａ，４ｂは、選択制御信号４９
ａ，４９ｂおよび制御信号４７，４８に応じてビット線
対とキャッシュデータ線対間のデータの転送をそれぞれ
独立に制御し、データ転送を行う側のキャッシュメモリ
セルのみを非活性化状態に設定するので、所定の選択メ
モリセルから所定のキャッシュメモリセルへのデータ転
送を選択的に実行することができ、必要なデータ転送の
みを行い、不要なデータ転送によるＤＲＡＭのアクセス
速度の低下を回避することができる。As described above, according to the present embodiment, the sense amplifiers 2a and 2a are provided on both sides of the memory cell array 1.
b and cache cells 3a and 3b are alternately arranged, sense amplifiers are arranged for each bit line pair, cache memory cells are arranged for each cache data line, and each cache data line pair is connected to a bit line via a transfer gate. Connect to pair. The transfer control circuits 4a and 4b output the selection control signal 49
The data transfer between the bit line pair and the cache data line pair is independently controlled in accordance with a and 49b and control signals 47 and 48, and only the cache memory cell on the data transfer side is set to the inactive state. Therefore, it is possible to selectively execute data transfer from a predetermined selected memory cell to a predetermined cache memory cell, perform only necessary data transfer, and avoid a decrease in DRAM access speed due to unnecessary data transfer. Can be.
【００５１】なお、上述した動作例は、選択制御信号４
９ａがハイレベル、４９ｂがローレベルの場合に、セン
スアンプ２ａにより検出、増幅した読み出しデータをキ
ャッシュ３ａに転送し、保持させるものであるが、その
逆に、選択制御信号４９ａがローレベル、４９ｂがハイ
レベルに設定されるとき、センスアンプ２ｂにより検
出、増幅した読み出しデータを上述した転送動作と同様
の手順でキャッシュメモリセル３ｂに転送できることは
いうまでもない。また、図１に示した回路例は、転送制
御回路４ａ，４ｂがそれぞれ一つのビット線対とキャッ
シュデータ線対間の転送動作を制御するが、本発明はこ
れに限定されるものではなく、複数個の回路が並列に動
作するようなシステムにおいてはさらに有効である。The operation example described above is based on the selection control signal 4
When 9a is at a high level and 49b is at a low level, the read data detected and amplified by the sense amplifier 2a is transferred to the cache 3a and held there. Conversely, when the selection control signal 49a is at a low level and 49b Is set to the high level, it is needless to say that the read data detected and amplified by the sense amplifier 2b can be transferred to the cache memory cell 3b in the same procedure as the transfer operation described above. In the circuit example shown in FIG. 1, the transfer control circuits 4a and 4b each control the transfer operation between one bit line pair and the cache data line pair, but the present invention is not limited to this. This is more effective in a system in which a plurality of circuits operate in parallel.
【００５２】[0052]
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、キャッシュメモリセルを分割制御する
ことにより、必要なデータに限定して転送するので、不
要なデータ転送によるＤＲＡＭアクセスへの制限をなく
し、メモリアクセス速度の向上が図れる利点がある。As described above, according to the semiconductor memory device of the present invention, since only the necessary data is transferred by dividing and controlling the cache memory cells, the DRAM access by unnecessary data transfer can be performed. There is an advantage that the limitation of the above can be eliminated and the memory access speed can be improved.
【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a semiconductor memory device according to the present invention.
【図２】本発明の半導体記憶装置の動作を示す波形図で
ある。FIG. 2 is a waveform chart showing an operation of the semiconductor memory device of the present invention.
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。FIG. 3 is a circuit diagram showing an example of a conventional semiconductor memory device.
【図４】図３の半導体記憶装置の動作を示す波形図であ
る。FIG. 4 is a waveform chart showing an operation of the semiconductor memory device of FIG. 3;
【図５】従来の半導体記憶装置の他の構成例を示す回路
図である。FIG. 5 is a circuit diagram showing another configuration example of a conventional semiconductor memory device.
【図６】図５の半導体記憶装置の動作を示す波形図であ
る。FIG. 6 is a waveform chart showing an operation of the semiconductor memory device of FIG. 5;
１…メモリセルアレイ、２…センスアンプアレイ、３…
キャッシュメモリセルアレイ、２ａ，２ｂ，２２，２４
…センスアンプ、３ａ，３ｂ，３２，３４…キャッシュ
メモリセル、４，４ａ，４ｂ…転送制御回路、１０ａ，
１０ｂ，１１ａ，１１ｂ…ビット線、３０ａ，３０ｂ，
３１ａ，３１ｂ…キャッシュデータ線、１２ａ，１２
ｂ，１４ａ，１４ｂ…ＤＲＡＭメモリセル、２０，２１
…ワード線、４７，４８…制御信号、４９ａ，４９ｂ…
選択制御信号、５０，５０ａ，５０ｂ…転送制御信号
線、４０ａ，４０ｂ，５３ａ，５４ａ，５３ｂ，５４ｂ
…キャッシュ駆動信号線、５１ａ，５１ｂ，５２ａ，５
２ｂ…転送ゲート、ＶDD…電源電圧、ＧＮＤ…接地電
位。1 ... memory cell array, 2 ... sense amplifier array, 3 ...
Cache memory cell array, 2a, 2b, 22, 24
... sense amplifiers, 3a, 3b, 32, 34 ... cache memory cells, 4, 4a, 4b ... transfer control circuits, 10a,
10b, 11a, 11b... Bit lines, 30a, 30b,
31a, 31b ... cache data lines, 12a, 12
b, 14a, 14b DRAM memory cells, 20, 21
... word lines, 47, 48 ... control signals, 49a, 49b ...
Selection control signal, 50, 50a, 50b ... transfer control signal line, 40a, 40b, 53a, 54a, 53b, 54b
... Cache drive signal lines, 51a, 51b, 52a, 5
2b: transfer gate, VDD : power supply voltage, GND: ground potential.
Claims (10)
ット線との各交差箇所に接続されたメモリセルが行列状
に配置されたメモリセルアレイと、 上記メモリセルアレイの両側に配置され、上記メモリセ
ルアレイ内のメモリセルの記憶データを一時保持する少
なくとも二つのデータ保持手段と、 上記少なくとも二つのデータ保持手段をそれぞれ独立に
制御し、上記メモリセルアレイ内のメモリセルの記憶デ
ータを上記少なくとも二つのデータ保持手段の何れかに
保持させる制御手段とを有する半導体記憶装置。1. A memory cell array in which memory cells connected to respective intersections of a plurality of word lines and a plurality of bit lines arranged in an intersecting manner are arranged in a matrix, and arranged on both sides of the memory cell array. At least two data holding means for temporarily holding the storage data of the memory cells in the memory cell array, and independently controlling the at least two data holding means, and storing the storage data of the memory cells in the memory cell array in the at least two A semiconductor storage device having control means for holding the data in any of the data holding means.
ビット線の電位を増幅し、それに応じたデータを出力す
る複数のセンスアンプを有する請求項１記載の半導体記
憶装置。2. The semiconductor memory device according to claim 1, further comprising a plurality of sense amplifiers arranged for each of said bit lines, amplifying the potential of each bit line and outputting data according to the potential.
間に、上記制御手段によりオン／オフ状態が制御される
転送ゲートを有する請求項２記載の半導体記憶装置。3. The semiconductor memory device according to claim 2, further comprising a transfer gate between each of said sense amplifiers and said data holding means, the on / off state being controlled by said control means.
し、選択された転送ゲートのみをオン状態に設定する請
求項３記載の半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein said control means selects said transfer gate, and sets only the selected transfer gate to an ON state.
ット線との各交差箇所に接続されたメモリセルが行列状
に配置されたメモリセルアレイと、 上記各ビット線毎に配置されている複数のキャッシュデ
ータ線と、 上記各キャッシュデータ線毎に設けられている複数のキ
ャッシュメモリセルと、 上記各ビット線と上記各キャッシュデータ線間に接続さ
れている複数の転送ゲートと、 上記各転送ゲートをそれぞれ独立に制御し、各転送ゲー
トのオン／オフ状態を制御する転送制御回路とを有する
半導体記憶装置。5. A memory cell array in which memory cells connected to intersections of a plurality of word lines and a plurality of bit lines intersected are arranged in a matrix, and arranged for each of the bit lines. A plurality of cache data lines; a plurality of cache memory cells provided for each of the cache data lines; a plurality of transfer gates connected between each of the bit lines and each of the cache data lines; A transfer control circuit that controls gates independently of each other and controls an on / off state of each transfer gate.
ュメモリセルが交互に上記メモリセルアレイの両側に配
置されている請求項５記載の半導体記憶装置。6. The semiconductor memory device according to claim 5, wherein said plurality of transfer control gates and cache memory cells are alternately arranged on both sides of said memory cell array.
選択ビット線のレベルが確定した後、上記転送ゲートを
オン状態に設定し、上記キャッシュメモリセルを非活性
化状態に保持し、上記キャッシュデータ線の信号レベル
が確定した後、上記転送ゲートをオフ状態に設定し、上
記キャッシュメモリセルを活性化状態に保持し、上記キ
ャッシュデータ線の信号レベルを保持させる請求項５記
載の半導体記憶装置。7. When data is read, the transfer control circuit sets the transfer gate to an on state after the level of a selected bit line is determined, holds the cache memory cell in an inactive state, and 6. The semiconductor memory device according to claim 5, wherein, after the signal level of the line is determined, the transfer gate is set to an off state, the cache memory cell is held in an activated state, and the signal level of the cache data line is held.
に応じて、上記キャッシュメモリセルを活性化または非
活性化状態に設定する請求項７記載の半導体記憶装置。8. The semiconductor memory device according to claim 7, wherein said transfer control circuit activates or deactivates said cache memory cell in response to an external control signal.
とキャッシュデータ線間の転送ゲートのオン／オフ状態
を制御する第１の制御回路と、 偶数番目のビット線とキャッシュデータ線間の転送ゲー
トのオン／オフ状態を制御する第２の制御回路とを有す
る請求項５記載の半導体記憶装置。9. A transfer control circuit comprising: a first control circuit for controlling an on / off state of a transfer gate between an odd-numbered bit line and a cache data line; 6. The semiconductor memory device according to claim 5, further comprising a second control circuit for controlling an on / off state of the transfer gate.
御信号に応じて、上記第１および第２の制御回路の何れ
か一方を活性化状態に設定し、他方を非活性化状態に設
定する請求項９記載の半導体記憶装置。10. The transfer control circuit sets one of the first and second control circuits to an active state and sets the other to an inactive state in response to an external selection control signal. 10. The semiconductor memory device according to claim 9, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282330A JPH11120762A (en) | 1997-10-15 | 1997-10-15 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9282330A JPH11120762A (en) | 1997-10-15 | 1997-10-15 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120762A true JPH11120762A (en) | 1999-04-30 |
Family
ID=17651022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282330A Abandoned JPH11120762A (en) | 1997-10-15 | 1997-10-15 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11120762A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10740188B2 (en) | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242678A (en) * | 1991-11-12 | 1993-09-21 | Nec Corp | Semiconductor storage device |
| JPH06195963A (en) * | 1992-10-02 | 1994-07-15 | Samsung Electron Co Ltd | Semiconductor memory |
| JPH08297968A (en) * | 1996-05-16 | 1996-11-12 | Mitsubishi Electric Corp | Semiconductor memory |
-
1997
- 1997-10-15 JP JP9282330A patent/JPH11120762A/en not_active Abandoned
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| A131 | Notification of reasons for refusal |
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