JPH11112350A - Deltasigma system ad converter - Google Patents
Deltasigma system ad converterInfo
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- JPH11112350A JPH11112350A JP26534397A JP26534397A JPH11112350A JP H11112350 A JPH11112350 A JP H11112350A JP 26534397 A JP26534397 A JP 26534397A JP 26534397 A JP26534397 A JP 26534397A JP H11112350 A JPH11112350 A JP H11112350A
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- analog input
- integrator
- sampling
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ΔΣ方式AD変換
装置に関するものであり、積分器のセトリングタイムを
改善することなく、サンプリング周波数を4倍に高くす
ることができ、結果として精度良くAD変換できるΔΣ
方式ADコンバータに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a .DELTA..SIGMA. A / D converter, in which the sampling frequency can be quadrupled without improving the settling time of an integrator, and as a result, the A / D conversion is performed with high accuracy Can be Δ で き る
The present invention relates to a system AD converter.
【0002】[0002]
【従来の技術】ΔΣ方式ADコンバータとは、サンプリ
ング周波数毎に入力信号と1クロック前のディジタル出
力との差分を積分し、その積分結果を基準レベルと比較
することによってディジタルに変換するADコンバータ
である。ΔΣ方式ADコンバータの詳細な解説は、例え
ば「オーバサンプリングAD変換技術」(湯川 彰
著、日経BP社)に記述されている。2. Description of the Related Art A delta-sigma AD converter is an AD converter that integrates a difference between an input signal and a digital output one clock before for each sampling frequency, and converts the integration result to a reference level to convert the result into a digital signal. is there. For a detailed explanation of the ΔΣ AD converter, see “Oversampling AD Conversion Technology” (Akira Yukawa
Author, Nikkei BP).
【0003】ΔΣ方式ADコンバータは、一般的に、サ
ンプリング周波数を高くすることによって精度を向上さ
せることができる。以下、ΔΣ方式ADコンバータの動
作について簡単に述べる。図6は従来のΔΣ方式ADコ
ンバータの回路構成図、図7はそのΔΣ方式ADコンバ
ータの3選択及び2選択スイッチの状態を示す図、図8
はそのΔΣ方式ADコンバータの動作を表すタイムチャ
ートである。In general, the accuracy of a ΔΣ AD converter can be improved by increasing the sampling frequency. Hereinafter, the operation of the ΔΣ type AD converter will be briefly described. FIG. 6 is a circuit diagram of a conventional ΔΣ AD converter, FIG. 7 is a diagram showing the state of a 3 selection switch and a 2 selection switch of the ΔΣ AD converter, and FIG.
Is a time chart showing the operation of the ΔΣ type AD converter.
【0004】従来のΔΣ方式ADコンバータの回路は、
図6に示すように、3選択スイッチSW1と2選択スイ
ッチSW2を両端に持つスイッチト・キャパシタSC1
01と、オペアンプとキャパシタによって構成される積
分器102と、その積分器102の出力を基準レベル
(基準電位)Vrと比較して、ディジタル出力Y(i)
を得るための比較器103と、ディジタル出力Y(i)
に応じて各選択スイッチを制御するスイッチ制御回路1
04より構成されている。The circuit of a conventional ΔΣ AD converter is
As shown in FIG. 6, a switched capacitor SC1 having three selection switches SW1 and two selection switches SW2 at both ends.
01, an integrator 102 composed of an operational amplifier and a capacitor, and the output of the integrator 102 is compared with a reference level (reference potential) Vr to obtain a digital output Y (i).
And a digital output Y (i)
Switch control circuit 1 that controls each selection switch according to
04.
【0005】ここで、Vrは基準レベルであり、+Vr
及び−Vrは、それぞれアナログ入力の正の最大振幅レ
ベルと負の最大振幅レベルである。また、キャパシタの
容量値は全て同じとする。積分器のセトリングタイムは
2クロック分である。各選択スイッチの接続は、クロッ
ク制御回路より与えられる制御クロックにより以下のよ
うな状態になる。[0005] Here, Vr is a reference level, and + Vr
And -Vr are the positive maximum amplitude level and the negative maximum amplitude level of the analog input, respectively. In addition, the capacitance values of the capacitors are all the same. The settling time of the integrator is two clocks. The connection of each selection switch is in the following state by the control clock given from the clock control circuit.
【0006】3選択スイッチSW1は、制御クロック=
1,2あるいは3で、それぞれアナログ入力、+Vrあ
るいは−Vrに接続され、2選択スイッチSW2は、制
御クロック=1あるいは2で、それぞれVrあるいは積
分器の入力に接続される。次に、図6のΔΣ方式ADコ
ンバータの従来例の動作を、図7及び図8のタイムチャ
ートにしたがって簡単に説明する。[0006] The three-selection switch SW1 is driven by a control clock =
1, 2, or 3 is connected to the analog input, + Vr or -Vr, respectively, and the 2-selection switch SW2 is connected to Vr or the input of the integrator, respectively, when the control clock is 1 or 2. Next, the operation of the conventional example of the ΔΣ AD converter of FIG. 6 will be briefly described with reference to time charts of FIGS.
【0007】時刻=T1以前の2クロック分では、スイ
ッチト・キャパシタSC1はアナログ入力をサンプルす
るサンプルモードである。この間、3選択スイッチSW
1はアナログ入力に接続され、2選択スイッチSW2は
Vrに接続されるため、アナログ入力X(1)をサンプ
ルすることになる。 時刻=T1以後の2クロック分では、スイッチト・キャ
パシタSC1はアナログ入力とディジタル出力との差分
を積分する積分モードである。この間、3選択スイッチ
SW1はディジタル出力Y(0)がLレベル(以下、L
と略す)であった場合は−Vrに接続され、Hレベル
(以下、Hと略す)であった場合は+Vrに接続され
る。この場合Y(0)=Hであったとする。For two clocks before time = T1, the switched capacitor SC1 is in a sample mode for sampling an analog input. During this time, the 3 selection switch SW
Since 1 is connected to the analog input and the 2 selection switch SW2 is connected to Vr, the analog input X (1) is sampled. For two clocks after time = T1, the switched capacitor SC1 is in an integration mode for integrating the difference between the analog input and the digital output. During this time, the digital output Y (0) of the 3-selection switch SW1 is at L level (hereinafter, L level).
Is connected to -Vr, and when it is at the H level (hereinafter abbreviated as H), it is connected to + Vr. In this case, it is assumed that Y (0) = H.
【0008】一方、2選択スイッチSW2は積分器10
2の入力に接続される。この場合、Y(0)=Hであっ
たとする。一方、2選択スイッチSW2は積分器102
の入力に接続される。これによって積分器102は〔X
(1)−(+Vr)〕を積分することになる。つまり、
アナログ入力X(1)とディジタル出力Y(0)の差分
である〔X(1)−Y(0)〕なる演算を行う。On the other hand, the 2-selection switch SW2 is connected to the integrator 10
2 inputs. In this case, it is assumed that Y (0) = H. On the other hand, the two-selection switch SW2 is connected to the integrator 102
Connected to the input of As a result, the integrator 102 [X
(1)-(+ Vr)]. That is,
An operation [X (1) -Y (0)] which is a difference between the analog input X (1) and the digital output Y (0) is performed.
【0009】結局、時刻=T1以後の2クロック分の積
分モードでは、積分器102は4クロック前の積分器の
出力O(0)に、アナログ入力X(1)とディジタル出
力Y(0)の差分を加算する。つまり、 O(0)+〔X(1)−Y(0)〕 なる演算を行う。上式はO(1)となり、比較器103
でVrと比較される。比較器103は、O(1)>Vr
の場合はHを、O(1)<Vrの場合はLを、ディジタ
ル出力Y(1)として出力する。After all, in the integration mode for two clocks after time = T1, the integrator 102 outputs the analog input X (1) and the digital output Y (0) to the output O (0) of the integrator four clocks before. Add the difference. That is, the operation of O (0) + [X (1) -Y (0)] is performed. The above equation becomes O (1), and the comparator 103
Is compared with Vr. The comparator 103 determines that O (1)> Vr
Is output as H, and if O (1) <Vr, L is output as a digital output Y (1).
【0010】以上の演算を繰り返すことにより、ΔΣ方
式ADコンバータの従来例では、各クロック毎にディジ
タル出力Y(i)を出力する。ところで、ΔΣ方式AD
コンバータは、通常オーバーサンプリング方式で使用さ
れる。オーバーサンプリング方式ではサンプリング周波
数を高くすればするほど精度良くAD変換できる。サン
プリング周波数を高くするには、積分器のセトリングタ
イムを短くすればよい。しかしながら、積分器のセトリ
ングタイムはアンプのスルーレート及びオープンループ
ゲインに大きく依存するので、大幅に改善するのは困難
であるのが現状である。By repeating the above operation, the conventional example of the ΔΣ AD converter outputs a digital output Y (i) for each clock. By the way, ΔΣ method AD
Converters are typically used in an oversampling scheme. In the oversampling method, the higher the sampling frequency, the more accurate the AD conversion. To increase the sampling frequency, the settling time of the integrator may be shortened. However, since the settling time of the integrator largely depends on the slew rate and the open loop gain of the amplifier, it is difficult at present to greatly improve the settling time.
【0011】一方、サンプリング周波数を高くする別の
従来例として、例えば、特開平6−209266号公報
に開示されている。この先行技術も、サンプリング周波
数を4倍に高くすることができる。しかしながら、この
先行技術におけるΔΣ方式ADコンバータは、ΔΣ方式
ADコンバータを4個並列に接続し、それぞれのサンプ
リング・クロックの位相をずらし、最後にそれぞれの出
力を結合しているだけである。On the other hand, another conventional example for increasing the sampling frequency is disclosed in, for example, Japanese Patent Application Laid-Open No. 6-209266. This prior art can also increase the sampling frequency by a factor of four. However, in this prior art ΔΣ AD converter, only four ΔΣ AD converters are connected in parallel, the phases of the respective sampling clocks are shifted, and finally the respective outputs are combined.
【0012】このような構成で得られる出力は、純粋に
4倍のサンプリング周波数で動作するΔΣ方式ADコン
バータから得られる本来の出力とは異なる。なぜなら、
ΔΣ方式ADコンバータの出力を得るためには、サンプ
リング・クロック毎のアナログ入力のデータが必要であ
り、この先行技術における4つのΔΣ方式ADコンバー
タのそれぞれは、サンプリング・クロックの4つおきに
しかアナログ入力をサンプルしていないからである。The output obtained by such a configuration is different from the original output obtained from a ΔΣ AD converter operating at a purely four times sampling frequency. Because
In order to obtain the output of the ΔΣ A / D converter, analog input data is required for each sampling clock, and each of the four ΔΣ A / D converters in this prior art requires an analog output every fourth sampling clock. This is because the input is not sampled.
【0013】[0013]
【発明が解決しようとする課題】しかしながら、上記し
た従来のΔΣ方式ADコンバータは、積分器のセトリン
グタイムを改善するのが困難であるため、サンプリング
周波数を大幅に高くすることができないという問題を有
する。本発明は、上記問題点を解決するために、積分器
のセトリングタイムを改善することなく、サンプリング
周波数を4倍に高くすることができ、結果として、精度
良くAD変換することができるΔΣ方式AD変換装置を
提供することを目的とするものである。However, the above-mentioned conventional ΔΣ AD converter has a problem that it is difficult to improve the settling time of the integrator, so that the sampling frequency cannot be significantly increased. . The present invention solves the above problem by increasing the sampling frequency four times without improving the settling time of the integrator. As a result, the ΔΣ AD converter that can perform AD conversion with high accuracy is provided. It is an object to provide a conversion device.
【0014】[0014]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔1〕ΔΣ方式AD変換装置において、アナログ入力信
号を入力するためのアナログ入力端子と、サンプリング
・クロックを入力するためのサンプリング・クロック入
力端子と、前記サンプリング・クロックの2クロック毎
に前記アナログ入力信号を第1のディジタル信号に変換
する第1のΔΣ方式AD変換器と、この第1のΔΣ方式
AD変換器とは1クロック分ずらし、かつ前記サンプリ
ング・クロックの2クロック毎に前記アナログ入力信号
を第2のディジタル信号に変換する第2のΔΣ方式AD
変換器と、前記第1のディジタル信号と前記第2のディ
ジタル信号を前記サンプリング・クロックの1クロック
毎に適宜交互に選択してディジタル出力信号を出力する
第1のマルチプレクサと、前記ディジタル出力信号によ
り前記第1のΔΣ方式AD変換器と前記第2のΔΣ方式
AD変換器のサンプリング動作と積分演算を制御するス
イッチ制御回路を有するようにしたものである。According to the present invention, in order to achieve the above object, [1] In a ΔΣ AD converter, an analog input terminal for inputting an analog input signal and a sampling clock are input. Clock input terminal for converting the analog input signal into a first digital signal every two clocks of the sampling clock, and a first ΔΣ type AD converter And a second ΔΣ AD which shifts the analog input signal into a second digital signal every two clocks of the sampling clock.
A converter, a first multiplexer for appropriately selecting the first digital signal and the second digital signal alternately for each one of the sampling clocks, and outputting a digital output signal; A switch control circuit for controlling the sampling operation and the integration operation of the first ΔΣ AD converter and the second ΔΣ AD converter is provided.
【0015】〔2〕上記〔1〕記載のΔΣ方式AD変換
装置において、前記ΔΣ方式AD変換器は、2組のスイ
ッチト・キャパシタ積分器及び比較器と、前記2つの比
較器の出力のうち適切な方を適宜選択できる第2のマル
チプレクサを含むようにしたものである。 〔3〕上記〔1〕記載のΔΣ方式AD変換装置におい
て、前記スイッチト・キャパシタ積分器の一方は、前記
スイッチ制御回路により制御されることにより、前記サ
ンプリング・クロックの1クロック前の前記アナログ入
力信号をサンプリングし、前記ディジタル出力信号を差
し引くように、また、前記アナログ入力信号をサンプリ
ングし、前記ディジタル出力信号を差し引くように積分
演算でき、前記スイッチト・キャパシタ積分器の他方
は、同じく前記スイッチ制御回路により制御されること
により、前記サンプリング・クロックの1クロック前の
前記アナログ入力信号をサンプリングし、前記ディジタ
ル出力信号を差し引くように、また、前記アナログ入力
信号をサンプリングし、前記ディジタル出力信号を加え
るように積分演算できるようにしたものである。[2] In the [Delta] [Sigma] system AD converter according to [1], the [Delta] [Sigma] system AD converter includes two sets of switched capacitor integrators and comparators, and outputs of the two comparators. The configuration includes a second multiplexer that can appropriately select an appropriate one. [3] In the [Delta] [Sigma] system AD converter according to [1], one of the switched capacitor integrators is controlled by the switch control circuit, so that the analog input one clock before the sampling clock is obtained. The signal can be sampled and the digital output signal subtracted, or the analog input signal can be sampled and the digital output signal subtracted to perform an integration operation, wherein the other of the switched capacitor integrators is also the switch. Under the control of the control circuit, the analog input signal one clock before the sampling clock is sampled, the digital output signal is subtracted, the analog input signal is sampled, and the digital output signal is sampled. Integral operation can be added It is like that.
【0016】〔4〕上記〔1〕記載のΔΣ方式AD変換
装置において、前記スイッチト・キャパシタ積分器は、
前記スイッチ制御回路により制御されることにより、サ
ンプリング動作と積分演算を相補的に動作できるように
したものである。[4] In the ΔΣ AD converter according to the above [1], the switched-capacitor integrator comprises:
The sampling operation and the integration operation can be operated complementarily by being controlled by the switch control circuit.
【0017】[0017]
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図1は本発明の第1実施例を示すΔ
Σ方式ADコンバータの構成図、図2はそのΔΣ方式A
DコンバータのブロックBK1の回路構成図、図3はそ
のΔΣ方式ADコンバータの4選択、3選択及び2選択
スイッチの状態を示す図、図4はそのΔΣ方式ADコン
バータの動作を表すタイムチャートである。Embodiments of the present invention will be described below in detail. FIG. 1 shows a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a Σ-method AD converter, and FIG.
FIG. 3 is a diagram showing a circuit configuration of a block BK1 of the D converter, FIG. 3 is a diagram showing states of 4-selection, 3-selection and 2-selection switches of the ΔΣ AD converter, and FIG. 4 is a time chart showing an operation of the Δ を AD converter. .
【0018】この実施例のΔΣ方式ADコンバータは、
それぞれが独立したΔΣ方式ADコンバータ1,2で構
成され、ディジタル出力Y1(i)及びY2(i)を出
力するブロックBK1及びBK2と、それらのディジタ
ル出力Y1(i)及びY2(i)を1クロックごとに選
択してディジタル出力Y(i)を出力するマルチプレク
サ3とディジタル出力Y(i)に応じてブロックBK1
及びBK2を制御するスイッチ制御回路4で構成され
る。The ΔΣ type AD converter of this embodiment is
Blocks BK1 and BK2, each comprising independent Δ 独立 AD converters 1 and 2 and outputting digital outputs Y1 (i) and Y2 (i), and their digital outputs Y1 (i) and Y2 (i) A multiplexer 3 for selecting and outputting a digital output Y (i) for each clock and a block BK1 according to the digital output Y (i)
And a switch control circuit 4 for controlling the BK2.
【0019】更に、ブロックBK1の回路構成は、図2
に示すように、キャパシタの両端に4選択スイッチ(S
W11,SW21,SW31,SW41)と2選択スイ
ッチ(SW12,SW22,SW32,SW42)を持
つスイッチト・キャパシタSC11、SC21、SC3
1、SC41と、キャパシタの両端に3選択スイッチ
(SW13,SW23,SW33,SW43)と、2選
択スイッチ(SW14,SW24,SW34,SW4
4)を持つスイッチト・キャパシタSC12、SC2
2、SC32、SC42と、オペアンプと、キャパシタ
によって構成される積分器(INT)11と積分器(I
NT)12と、積分器11と積分器12の出力をそれぞ
れVr(基準レベル)と比較する比較器(COM)11
と比較器(COM)12と、比較器11及び比較器12
の出力を適宜選択して出力するマルチプレクサ(MUL
T)3より構成される。The circuit configuration of the block BK1 is shown in FIG.
As shown in the figure, a four-selection switch (S
W11, SW21, SW31, SW41) and switched capacitors SC11, SC21, SC3 having two selection switches (SW12, SW22, SW32, SW42).
1, SC41, three selection switches (SW13, SW23, SW33, SW43) at both ends of the capacitor, and two selection switches (SW14, SW24, SW34, SW4).
4) Switched capacitors SC12 and SC2 having
2, an integrator (INT) 11 composed of SC32, SC42, an operational amplifier, and a capacitor, and an integrator (I
NT) 12 and a comparator (COM) 11 for comparing the outputs of the integrator 11 and the integrator 12 with Vr (reference level).
, Comparator (COM) 12, comparator 11 and comparator 12
Multiplexer (MUL) that selects and outputs the output of
T) 3.
【0020】時刻Tiでのアナログ入力をX(i)、積
分器11の出力をO11(i)、積分器12の出力をO
12(i)、比較器11の出力をY11(i)、比較器
12の出力をY12(i)とする。Vrは基準レベルで
あり、+Vr及び−Vrはそれぞれアナログ入力の正の
最大振幅レベルと負の最大振幅レベルである。また、キ
ャパシタの容量値は全て同じである。At time Ti, the analog input at time Ti is X (i), the output of integrator 11 is O11 (i), and the output of integrator 12 is O (i).
12 (i), the output of the comparator 11 is Y11 (i), and the output of the comparator 12 is Y12 (i). Vr is a reference level, and + Vr and -Vr are the maximum positive amplitude level and the maximum negative amplitude level of the analog input, respectively. Further, the capacitance values of the capacitors are all the same.
【0021】積分器11,12のセトリングタイムは、
サンプリング周波数を前記従来例と同様に2クロック分
である。各選択スイッチの接続は、制御クロックにより
以下のような状態になる。4選択スイッチは、制御クロ
ック=0,1,2あるいは3で、それぞれオープン、ア
ナログ入力、+Vrあるいは−Vrに接続され、3選択
スイッチは、制御クロック=1,2あるいは3で、それ
ぞれアナログ入力、+Vrあるいは−Vrに接続され、
2選択スイッチは、制御クロック=1あるいは2で、そ
れぞれVrあるいは積分器11,12の入力に接続され
る。The settling time of the integrators 11 and 12 is
The sampling frequency is equivalent to two clocks as in the conventional example. The connection of each selection switch is in the following state by the control clock. The four-selection switch is open, analog input, and connected to + Vr or -Vr with control clock = 0, 1, 2, or 3, respectively. The three-selection switch is analog input, with control clock = 1, 2, or 3, respectively. + Vr or -Vr,
The two-selection switch is connected to Vr or the input of the integrators 11 and 12, respectively, when the control clock is 1 or 2.
【0022】以下、このΔΣ方式ADコンバータの動作
について図1〜図4を参照しながら説明する。ここで
は、4倍のサンプリングを行うために、ΔΣ方式ADコ
ンバータは2つのΔΣ方式ADコンバータのブロックB
K1、BK2を、それぞれを1クロック分だけずらして
動作させる。The operation of the ΔΣ type AD converter will be described below with reference to FIGS. Here, in order to perform quadruple sampling, the ΔΣ AD converter is a block B of two ΔΣ AD converters.
K1 and BK2 are operated by shifting each of them by one clock.
【0023】各ブロックはそれぞれ2クロック毎にディ
ジタル出力Y1(i)あるいはY2(i)を出力する。
これらをマルチプレクサ3で1クロック毎に適宜選択し
て最終的なディジタル出力Y(i)を得る。各ブロック
の動作は1クロック分ずれているだけであるので、ブロ
ックの動作の説明はブロックBK1のみにする。Each block outputs a digital output Y1 (i) or Y2 (i) every two clocks.
These are appropriately selected by the multiplexer 3 for each clock to obtain a final digital output Y (i). Since the operation of each block is shifted by only one clock, the operation of the block will be described only for the block BK1.
【0024】そのブロックBK1の動作の概略は以下の
通りである。アナログ入力のサンプリングには2クロッ
ク分必要である。ある1回のサンプリング動作をサンプ
ルモードAとし、2クロック後の次の1回のサンプリン
グ動作をサンプルモードBとする。アナログ入力はサン
プルモードAとサンプルモードBが、交互に繰り返され
ることによって2クロック毎にサンプリングされる。The outline of the operation of the block BK1 is as follows. Two clocks are required for analog input sampling. One certain sampling operation is referred to as a sample mode A, and the next one sampling operation after two clocks is referred to as a sample mode B. The analog input is sampled every two clocks by alternately repeating the sample mode A and the sample mode B.
【0025】アナログ入力とディジタル出力の差分の積
分にも2クロック分必要である。ある1回の積分動作を
積分モードAとし、2クロック後の次の1回の積分動作
を積分モードBとする。アナログ入力とディジタル出力
の差分も、積分モードAと積分モードBが交互に繰り返
されることによって2クロック毎に積分される。そし
て、マルチプレクサ3が2クロック毎に適当な比較器を
選択して、そのディジタル出力Y11(i)、あるいは
Y12(i)をブロックBK1の出力とする。The integration of the difference between the analog input and the digital output also requires two clocks. One integration operation is referred to as integration mode A, and the next integration operation after two clocks is referred to as integration mode B. The difference between the analog input and the digital output is also integrated every two clocks by alternately repeating the integration mode A and the integration mode B. Then, the multiplexer 3 selects an appropriate comparator every two clocks, and uses the digital output Y11 (i) or Y12 (i) as the output of the block BK1.
【0026】ブロックBK1の動作の詳細は以下の通り
である(図4参照)。まず、時刻=T1からT3では、
スイッチト・キャパシタSC11,SC12,SC21
及びSC22は、アナログ入力をサンプルするサンプル
モードAである。SC11とSC21は全く同じ動作を
行い、SC12とSC22も全く同じ動作を行う。The details of the operation of the block BK1 are as follows (see FIG. 4). First, from time = T1 to T3,
Switched capacitors SC11, SC12, SC21
And SC22 are sample mode A for sampling the analog input. SC11 and SC21 perform exactly the same operation, and SC12 and SC22 also perform exactly the same operation.
【0027】つまり、SC11とSC21は、時刻=T
1からT2では、4選択スイッチSW11及びSW21
はアナログ入力に接続され、2選択スイッチSW12及
びSW22はVrに接続されるため、アナログ入力X
(2)をサンプルすることになる。時刻=T2からT3
では、4選択スイッチSW11及びSW21はオープン
になるため、そのままアナログ入力X(2)の値をホー
ルドすることになる。That is, SC11 and SC21 are set at time = T
From 1 to T2, the four-selection switches SW11 and SW21
Is connected to the analog input, and the 2-selection switches SW12 and SW22 are connected to Vr.
(2) will be sampled. Time = T2 to T3
In this case, since the four-selection switches SW11 and SW21 are open, the value of the analog input X (2) is held as it is.
【0028】また、SC12とSC22は、時刻=T1
からT3では、3選択スイッチSW13及びSW23は
アナログ入力に接続され、2選択スイッチSW14及び
SW24はVrに接続されるため、アナログ入力X
(3)をサンプルすることになる。次に、時刻=T3か
らT5では、サンプルモードAでサンプルしたアナログ
入力X(2),X(3)を積分器11及び12でそれぞ
れ積分する積分モードAである。SC11とSC21は
全く同じ動作を行うが、SC12とSC22の動作は異
なる。Further, SC12 and SC22 are set at time = T1
From T3 to T3, the 3-selection switches SW13 and SW23 are connected to the analog input, and the 2-selection switches SW14 and SW24 are connected to Vr.
(3) will be sampled. Next, from time T3 to T5, there is an integration mode A in which the integrators 11 and 12 integrate the analog inputs X (2) and X (3) sampled in the sample mode A, respectively. SC11 and SC21 perform exactly the same operation, but operation of SC12 and SC22 is different.
【0029】SC11及びSC21は1クロック前のア
ナログ入力とディジタル出力との差分〔X(2)−Y
(1)〕なる演算を行うために以下の動作をする。時刻
=T3からT5では、4選択スイッチSW11及びSW
21はディジタル出力Y(1)がLの場合−Vrに接続
され、ディジタル出力Y(1)がHの場合+Vrに接続
される。この場合Y(1)=Hであったとする。SC11 and SC21 calculate the difference between the analog input and the digital output one clock before [X (2) -Y
(1)], the following operation is performed. From time = T3 to T5, the four selection switches SW11 and SW
Reference numeral 21 is connected to -Vr when the digital output Y (1) is L, and connected to + Vr when the digital output Y (1) is H. In this case, it is assumed that Y (1) = H.
【0030】一方、2選択スイッチSW12及びSW2
2は積分器11及び12の入力に接続される。これによ
って積分器11及び12は〔X(2)−(+Vr)〕を
積分することになる。つまり、1クロック前のアナログ
入力X(2)とディジタル出力Y(1)との差分である
〔X(2)−Y(1)〕なる演算を行う。一方、SC1
2とSC22は〔X(3)−Y(2)〕なる演算を行い
たい。しかし、ディジタル出力Y(2)の値は、時刻=
T3の時点ではまだ決まっておらず、時刻=T4にブロ
ックBK2によって決定される。そこで、取り敢えず、
Y(2)がLの場合とHの場合の両方について、積分器
11及び12でそれぞれ積分しておく。このため1つの
ブロックに積分器が2つ必要になる。On the other hand, the two selection switches SW12 and SW2
2 is connected to the inputs of integrators 11 and 12. As a result, the integrators 11 and 12 integrate [X (2)-(+ Vr)]. That is, an operation of [X (2) -Y (1)] which is a difference between the analog input X (2) and the digital output Y (1) one clock before is performed. On the other hand, SC1
2 and SC22 want to perform the operation [X (3) -Y (2)]. However, the value of the digital output Y (2) is
It has not yet been determined at the time of T3, and is determined by the block BK2 at time = T4. So, first of all,
Integrators 11 and 12 respectively integrate both the case where Y (2) is L and the case where Y (2) is H. Therefore, two integrators are required for one block.
【0031】すなわち、SC12とSC22は、アナロ
グ入力とディジタル出力の差分〔X(3)−Y(2)〕
なる演算を行うために以下の動作を行う。時刻=T3か
らT5では、3選択スイッチSW13は+Vrに、SW
23は−Vrにそれぞれ接続される。同時に、2選択ス
イッチSW14及びSW24は積分器の入力に接続され
るため、積分器11及び12はそれぞれ〔X(3)−
(+Vr)〕及び〔X(3)−(−Vr)〕を積分する
ことになる。That is, SC12 and SC22 determine the difference between the analog input and the digital output [X (3) -Y (2)].
The following operation is performed in order to perform the following calculation. From time = T3 to T5, the 3-selection switch SW13 is set to + Vr,
23 are respectively connected to -Vr. At the same time, since the two-selection switches SW14 and SW24 are connected to the input of the integrator, the integrators 11 and 12 respectively [X (3) −
(+ Vr)] and [X (3)-(-Vr)].
【0032】これらは積分器11でY(2)=Hの場合
の積分を、積分器12でY(2)=Lの場合の積分を行
うことを意味する。これらのうち、どちらが正しいかは
時刻=T4にブロックBK2によってY(2)が決定さ
れることで分かる。この場合、Y(2)=Hであったと
する。すると、積分器11の〔X(3)−(+Vr)〕
が正しく、積分器12の〔X(3)−(−Vr)〕は誤
っていることになる。すなわち、積分器11は、アナロ
グ入力X(3)とディジタル出力Y(2)との差分であ
る〔X(3)−Y(2)〕なる演算を行い、積分器12
は〔X(3)+Y(2)〕なる演算を行ってしまったこ
とになる。This means that the integrator 11 performs integration when Y (2) = H and the integrator 12 performs integration when Y (2) = L. Which of these is correct can be understood from the fact that Y (2) is determined by the block BK2 at time = T4. In this case, it is assumed that Y (2) = H. Then, [X (3)-(+ Vr)] of the integrator 11
Is correct, and [X (3)-(-Vr)] of the integrator 12 is incorrect. That is, the integrator 11 performs an operation [X (3) -Y (2)] which is a difference between the analog input X (3) and the digital output Y (2),
Means that the operation [X (3) + Y (2)] has been performed.
【0033】結局、時刻=T3からT5の積分モードA
では、積分器11は2クロック前の積分器の出力O11
(1)に、1クロック前のアナログ入力X(2)とディ
ジタル出力Y(1)との差分と、アナログ入力X(3)
とディジタル出力Y(2)との差分を加算する。つま
り、 O11(1)+〔X(2)−Y(1)〕+〔X(3)−
Y(2)〕 なる演算を行う。上式は、比較器11でVrと比較され
る。比較器は、O11(3)>Vrの場合はHを、O1
1(3)<Vrの場合はLを出力する。After all, integration mode A from time = T3 to T5
Then, the integrator 11 outputs the output O11 of the integrator two clocks before.
(1) The difference between the analog input X (2) and the digital output Y (1) one clock before, and the analog input X (3)
And the digital output Y (2). That is, O11 (1) + [X (2) −Y (1)] + [X (3) −
Y (2)]. The above equation is compared with Vr by the comparator 11. The comparator outputs H when O11 (3)> Vr and O1
If 1 (3) <Vr, L is output.
【0034】一方、積分器12は、 O12(1)+〔X(2)−Y(1)〕+〔X(3)−
Y(2)〕 なる演算を行う。もちろん上式は、得たい積分値ではな
く誤りであるので訂正が必要になる。なお、この訂正方
法は後述する。さて、時刻=T5では、比較器11及び
12が出力している出力のうち正しい方をマルチプレク
サ3が選択する。この場合は、比較器11の方が正しい
値を出力しているので、マルチプレクサ3は比較器11
の出力を選択してディジタル出力Y(3)とする。On the other hand, the integrator 12 calculates O12 (1) + [X (2) -Y (1)] + [X (3)-
Y (2)]. Of course, the above equation is not an integral value to be obtained, but an error, and thus needs to be corrected. This correction method will be described later. By the way, at time = T5, the multiplexer 3 selects the correct one of the outputs from the comparators 11 and 12. In this case, since the comparator 11 outputs a correct value, the multiplexer 3 outputs the correct value.
Is selected as a digital output Y (3).
【0035】マルチプレクサ3は1クロック毎にブロッ
クBK1、BK2の順にブロックを選択する。そして、
そのブロックの内で正しい値を出力している方の比較器
の出力を選択していき、一連のディジタル出力Y(i)
を得る。ところで、積分器12の出力の誤り訂正方法で
あるが、これは次の積分モードBで行われる。The multiplexer 3 selects blocks BK1 and BK2 in order of one clock. And
The output of the comparator that outputs the correct value in the block is selected, and a series of digital outputs Y (i)
Get. Incidentally, the error correction method of the output of the integrator 12 is performed in the next integration mode B.
【0036】前述した時刻=T1からT5までのブロッ
クBK1のサンプルモードA及び積分モードAの動作と
同様に、時刻=T3からT7のサンプルモードB及び積
分モードBの動作を説明する。時刻=T3からT5まで
のサンプルモードBにより、スイッチト・キャパシタS
C31及びSC41でアナログ入力X(4)が、SC3
2及びSC42でアナログ入力X(5)がサンプルされ
ている。また、時刻=T5での積分器11及び12の出
力を、それぞれO11(3)及びO12(3)とする。Similar to the operation of the sample mode A and the integration mode A of the block BK1 from the time = T1 to T5, the operation of the sample mode B and the integration mode B from the time = T3 to T7 will be described. By the sample mode B from time = T3 to T5, the switched capacitor S
The analog input X (4) in SC31 and SC41 is SC3
The analog input X (5) is sampled at 2 and SC42. The outputs of the integrators 11 and 12 at time = T5 are denoted by O11 (3) and O12 (3), respectively.
【0037】時刻=T5からT7での積分モードBで
は、ディジタル出力Y(4)がLの場合とHの場合の両
方について、積分器11及び12でそれぞれ積分してお
く。ここで、先の積分モードAで積分器12は、Y
(2)=HをLと誤ったので、これをY(4)=Lの場
合の積分を行ったことにして、今回はY(2)=Hの積
分を行えば積分モードAでの誤りを訂正できたことにな
る。この場合積分器11はY(4)=Hの場合の積分を
行えばよい。Y(4)は、時刻=T6で決定されるが、
この場合Y(4)=Lとする。In the integration mode B from time = T5 to T7, the integrators 11 and 12 integrate the digital output Y (4) for both L and H, respectively. Here, in the previous integration mode A, the integrator 12
Since (2) = H was erroneously set to L, this was assumed to be the integration in the case of Y (4) = L. Has been corrected. In this case, the integrator 11 may perform the integration in the case where Y (4) = H. Y (4) is determined at time = T6,
In this case, Y (4) = L.
【0038】結局、時刻=T5からT7の積分モードB
では、積分器12は2クロック前の積分器の出力O12
(3)に、1クロック前のアナログ入力X(4)とディ
ジタル出力Y(3)との差分と、アナログ入力X(5)
とディジタル出力Y(4)との差分を加算する。つま
り、 O12(1)+〔X(2)−Y(1)〕+〔X(3)+
Y(2)〕+〔X(4)−Y(3)〕+〔X(5)−Y
(4)〕−2*Y(2) なる演算を行う。上式は以下のように変形することがで
きる。After all, integration mode B from time = T5 to T7
Then, the integrator 12 outputs the output O12 of the integrator two clocks before.
(3) shows the difference between the analog input X (4) and the digital output Y (3) one clock before, and the analog input X (5)
And the difference between the digital output Y (4) and the digital output Y (4). That is, O12 (1) + [X (2) -Y (1)] + [X (3) +
Y (2)] + [X (4) -Y (3)] + [X (5) -Y
(4)] − 2 * Y (2) The above equation can be modified as follows.
【0039】O12(1)+〔X(2)−Y(1)〕+
〔X(3)−Y(2)〕+〔X(4)−Y(3)〕+
〔X(5)−Y(4)〕 これはさらに、 O12(3)+〔X(4)−Y(3)〕+〔X(5)−
Y(4)〕 と変形することができる。上式はO12(5)そのもの
であることを意味している。この値は比較器12でVr
と比較される。O12 (1) + [X (2) -Y (1)] +
[X (3) -Y (2)] + [X (4) -Y (3)] +
[X (5) -Y (4)] This is further represented by O12 (3) + [X (4) -Y (3)] + [X (5)-
Y (4)]. The above expression means that O12 (5) is itself. This value is Vr
Is compared to
【0040】一方、積分器11は、 O11(3)+〔X(4)−Y(3)〕+〔X(5)+
Y(4)〕 なる演算を行う。今回は積分器11の方が誤ったことに
なる。以上の演算を行うために、ブロックBK1は以下
の動作をする。つまり、SC31とSC41は時刻=T
3からT4では、4選択スイッチSW31及びSW41
はアナログ入力に接続され、2選択スイッチSW32及
びSW42はVrに接続されるため、アナログ入力X
(4)をサンプルすることになる。時刻=T4からT5
では、4選択スイッチSW31及びSW41はオープン
になるため、そのままアナログ入力X(4)の値をホー
ルドすることになる。On the other hand, the integrator 11 calculates O11 (3) + [X (4) -Y (3)] + [X (5) +
Y (4)]. This time, the integrator 11 is wrong. In order to perform the above operation, the block BK1 performs the following operation. That is, SC31 and SC41 are time = T
From 3 to T4, the 4-selection switches SW31 and SW41
Is connected to the analog input, and the 2-selection switches SW32 and SW42 are connected to Vr.
(4) will be sampled. Time = T4 to T5
In this case, since the 4-selection switches SW31 and SW41 are open, the value of the analog input X (4) is held as it is.
【0041】また、SC32とSC42は時刻=T3か
らT5では、3選択スイッチSW33及びSW43はア
ナログ入力に接続され、2選択スイッチSW34及びS
W44はVrに接続されるため、アナログ入力X(5)
をサンプルすることになる。次に、SC31及びSC4
1は、時刻=T5からT7では、ディジタル出力Y
(3)=Hであったとすると、4選択スイッチSW31
及びSW41は+Vrに接続される。一方、2選択スイ
ッチSW32及びSW42は積分器11及び12の入力
に接続される。これによって、積分器11及び積分器1
2は〔X(4)−(+Vr)〕を積分することになる。
つまり、1クロック前のアナログ入力X(4)と、ディ
ジタル出力Y(3)との差分である〔X(4)−Y
(3)〕なる演算を行う。In addition, at time = T3 to T5, SC32 and SC42 are connected to the analog input of the three-selection switches SW33 and SW43, and the two-selection switches SW34 and S
Since W44 is connected to Vr, the analog input X (5)
Will be sampled. Next, SC31 and SC4
1 is a digital output Y from time = T5 to T7.
If (3) = H, the four-selection switch SW31
And SW41 are connected to + Vr. On the other hand, the two selection switches SW32 and SW42 are connected to the inputs of the integrators 11 and 12. Thereby, the integrator 11 and the integrator 1
2 integrates [X (4)-(+ Vr)].
That is, the difference between the analog input X (4) one clock before and the digital output Y (3) [X (4) -Y
(3)].
【0042】一方、SC32とSC42は、時刻=T5
からT7では、3選択スイッチSW33は+Vrに、S
W43も+Vrに接続される。同時に、2選択スイッチ
SW34及びSW44は積分器11及び12の入力に接
続される。このため、積分器11及び12はそれぞれ
〔X(5)−(+Vr)〕及び〔X(5)−(−V
r)〕を積分することになる。On the other hand, SC32 and SC42 are at time = T5
From T7 to T7, the 3-selection switch SW33 is set to + Vr and S
W43 is also connected to + Vr. At the same time, the two selection switches SW34 and SW44 are connected to the inputs of the integrators 11 and 12. For this reason, the integrators 11 and 12 respectively perform [X (5)-(+ Vr)] and [X (5)-(-V
r)].
【0043】これらは積分器11でY(4)=Hの場合
の積分を、積分器12でY(4)=Hの場合と前回の積
分モードAで発生した誤りを訂正する積分を行うことを
意味する。つまり、積分器11は〔X(5)+Y
(4)〕なる演算を行い、積分器12はアナログ入力X
(5)とディジタル出力Y(4)との差分と、前回の積
分モードAで発生した誤りを訂正する〔X(5)−Y
(4)−2*Y(2)〕なる演算を行う。These are performed by the integrator 11 to perform integration when Y (4) = H, and by the integrator 12 to perform integration when Y (4) = H and to correct an error generated in the previous integration mode A. Means That is, the integrator 11 calculates [X (5) + Y
(4)], and the integrator 12 outputs the analog input X
Correct the difference between (5) and the digital output Y (4) and the error that occurred in the previous integration mode A [X (5) -Y
(4) −2 * Y (2)].
【0044】以上のような演算を行えば、積分モードの
開始時にはまだ決定されていないディジタル出力も積分
できることになる。また、誤った方の積分器は次の積分
モードで訂正することもできる。このように、本発明の
第1実施例のΔΣ方式ADコンバータは構成されている
ので、積分器のセトリングタイムを改善することなく、
サンプリング周波数を4倍に高くすることができ、結果
として、精度良くAD変換することができる。By performing the above calculations, digital outputs that have not yet been determined at the start of the integration mode can be integrated. Also, the wrong integrator can be corrected in the next integration mode. As described above, since the ΔΣ AD converter according to the first embodiment of the present invention is configured, without improving the settling time of the integrator,
The sampling frequency can be increased four times, and as a result, AD conversion can be performed with high accuracy.
【0045】次に、本発明の第2実施例について説明す
る。図5は本発明の第2実施例を示すΔΣ方式ADコン
バータの4選択、3選択及び2選択スイッチの状態を示
す図である。この実施例のΔΣ方式ADコンバータの構
成、回路構成及びタイムチャートはそれぞれ第1実施例
の図1、図2及び図4と同じであるため、その説明は省
略する。Next, a second embodiment of the present invention will be described. FIG. 5 is a diagram showing the states of the four-selection, three-selection, and two-selection switches of the ΔΣ AD converter according to the second embodiment of the present invention. The configuration, circuit configuration, and time chart of the ΔΣ-type AD converter of this embodiment are the same as those of FIGS. 1, 2 and 4 of the first embodiment, respectively, and a description thereof will be omitted.
【0046】以下、第2実施例のΔΣ方式ADコンバー
タの動作を図1、図2、図4及び図5に従って説明す
る。この実施例と第1実施例の動作の相違点は、スイッ
チ制御回路による各スイッチの制御方法が異なる点であ
る。したがって、ここでは、特に相違点のみについて説
明する。The operation of the ΔΣ AD converter according to the second embodiment will be described below with reference to FIGS. 1, 2, 4 and 5. The difference between this embodiment and the first embodiment is that the control method of each switch by the switch control circuit is different. Therefore, only the differences will be described here.
【0047】時刻=T1からT3では、第1実施例の動
作と同様である。時刻=T3からT5では、サンプルモ
ードAでサンプルしたアナログ入力X(2),X(3)
を積分器11及び12でそれぞれ積分する積分モードA
である。第2実施例の場合SC12とSC22が全く同
じ動作を行い、SC11とSC21が異なる動作を行
う。From time T1 to T3, the operation is the same as in the first embodiment. From time T3 to T5, analog inputs X (2) and X (3) sampled in sample mode A
Mode A in which is integrated by integrators 11 and 12, respectively.
It is. In the case of the second embodiment, SC12 and SC22 perform exactly the same operation, and SC11 and SC21 perform different operations.
【0048】SC12及びSC22は、1クロック前の
アナログ入力とディジタル出力との差分〔X(3)−Y
(1)〕なる演算を行うために以下の動作をする。時刻
=T3からT5では、3選択スイッチSW13及び23
は、ディジタル出力Y(1)がLの場合−Vrに接続さ
れ、ディジタル出力Y(1)がHの場合+Vrに接続さ
れる。この場合Y(1)=Hであったとする。一方、2
選択スイッチSW14及びSW24は、積分器11及び
12の入力に接続される。これによって積分器11及び
12は、〔X(3)−(+Vr)〕を積分することにな
る。すなわち、アナログ入力X(3)とディジタル出力
Y(1)との差分である〔X(3)−Y(1)〕なる演
算を行う。SC12 and SC22 calculate the difference [X (3) -Y
(1)], the following operation is performed. From time = T3 to T5, the three selection switches SW13 and SW23
Is connected to -Vr when the digital output Y (1) is L, and connected to + Vr when the digital output Y (1) is H. In this case, it is assumed that Y (1) = H. Meanwhile, 2
The selection switches SW14 and SW24 are connected to the inputs of the integrators 11 and 12. Thus, the integrators 11 and 12 integrate [X (3)-(+ Vr)]. That is, an operation of [X (3) -Y (1)] which is a difference between the analog input X (3) and the digital output Y (1) is performed.
【0049】一方、SC11とSC21は、〔X(2)
−Y(2)〕なる演算を行いたい。しかし、ディジタル
出力Y(2)の値は、時刻=T3の時点ではまだ決まっ
ておらず、時刻=T4にブロックBK2によって決定さ
れる。そこで、取り敢えず、Y(2)がLの場合とHの
場合の両方について、積分器11及び12でそれぞれ積
分しておく。このため1つのブロックに積分器が2つ必
要になる。つまり、SC12とSC22はアナログ入力
とディジタル出力の差分〔X(2)−Y(2)〕なる演
算を行うために以下の動作を行う。On the other hand, SC11 and SC21 are represented by [X (2)
−Y (2)]. However, the value of the digital output Y (2) has not yet been determined at time = T3, and is determined by the block BK2 at time = T4. Therefore, for the time being, both the cases where Y (2) is L and H are integrated by the integrators 11 and 12, respectively. Therefore, two integrators are required for one block. That is, the SC 12 and the SC 22 perform the following operation in order to perform the calculation of the difference between the analog input and the digital output [X (2) -Y (2)].
【0050】時刻=T3からT5では、4選択スイッチ
SW11は、+Vrに、SW21は−Vrにそれぞれ接
続される。同時に、2選択スイッチSW12及びSW2
2は積分器の入力に接続されるため、積分器11及び1
2は、それぞれ〔X(2)−(+Vr)〕及び〔X
(2)−(−Vr)〕を積分することになる。これらは
積分器11でY(2)=Hの場合の積分を、積分器12
でY(2)=Lの場合の積分を行うことを意味する。こ
れらのうちどちらが正しいかは時刻=T4にブロックB
K2によってY(2)が決定されることでわかる。この
場合Y(2)=Hであったとする。すると、積分器11
の〔X(2)−(+Vr)〕が正しく、積分器12の
〔X(2)−(−Vr)〕は誤っていることになる。つ
まり、積分器11はアナログ入力X(2)とディジタル
出力Y(2)との差分である〔X(2)−Y(2)〕な
る演算を行い、この積分器12は、〔X(2)+Y
(2)〕なる演算を行ってしまったことになる。From time T3 to T5, the 4-selection switch SW11 is connected to + Vr, and the SW21 is connected to -Vr. At the same time, the two selection switches SW12 and SW2
2 is connected to the input of the integrator, so that the integrators 11 and 1
2 is [X (2)-(+ Vr)] and [X
(2) − (− Vr)]. These are integrated by the integrator 11 when Y (2) = H, by the integrator 12
Means that integration is performed when Y (2) = L. Which of these is correct is determined by block B at time = T4.
It can be seen that Y (2) is determined by K2. In this case, it is assumed that Y (2) = H. Then, the integrator 11
[X (2)-(+ Vr)] is correct, and [X (2)-(-Vr)] of the integrator 12 is incorrect. That is, the integrator 11 performs an operation of [X (2) -Y (2)] which is a difference between the analog input X (2) and the digital output Y (2), and the integrator 12 calculates [X (2) ) + Y
(2)].
【0051】結局、時刻=T3からT5の積分モードA
では、積分器11は2クロック前の積分器の出力O11
(1)に、1クロック前のアナログ入力X(2)とディ
ジタル出力Y(2)との差分と、アナログ入力X(3)
とディジタル出力Y(1)との差分を加算する。つま
り、 O11(1)+〔X(2)−Y(2)〕+〔X(3)−
Y(1)〕 なる演算を行う。上式は、比較器11でVrと比較され
る。比較器は、O11(3)>Vrの場合はHを、O1
1(3)<Vrの場合はLを出力する。After all, integration mode A from time = T3 to T5
Then, the integrator 11 outputs the output O11 of the integrator two clocks before.
(1) The difference between the analog input X (2) and the digital output Y (2) one clock before, and the analog input X (3)
And the digital output Y (1). That is, O11 (1) + [X (2) −Y (2)] + [X (3) −
Y (1)]. The above equation is compared with Vr by the comparator 11. The comparator outputs H when O11 (3)> Vr and O1
If 1 (3) <Vr, L is output.
【0052】一方、積分器12は、 O12(1)+〔X(2)+Y(2)〕+〔X(3)−
Y(1)〕 なる演算を行う。もちろん上式は、得たい積分値ではな
く誤りであるので訂正が必要になる。なお、この訂正方
法については後述する。さて、時刻T5では、比較器1
1及び12が出力している出力のうち正しい方をマルチ
プレクサ3が選択する。この場合は、比較器11の方が
正しい値を出力しているので、マルチプレクサ3は比較
器11の出力を選択して、ディジタル出力Y(3)とす
る。On the other hand, the integrator 12 calculates O12 (1) + [X (2) + Y (2)] + [X (3) −
Y (1)]. Of course, the above equation is not an integral value to be obtained, but an error, and thus needs to be corrected. This correction method will be described later. By the way, at time T5, the comparator 1
The multiplexer 3 selects the correct one of the outputs from 1 and 12. In this case, since the comparator 11 outputs a correct value, the multiplexer 3 selects the output of the comparator 11 and sets it as the digital output Y (3).
【0053】マルチプレクサ3は、1クロック毎にブロ
ックBK1、BK2の順にブロックを選択する。そし
て、そのブロックの内で正しい値を出力している方の比
較器の出力を選択していき、一連のディジタル出力Y
(i)を得る。ところで、積分器12の出力の誤り訂正
方法であるが、これは、次の積分モードBで行われる。The multiplexer 3 selects blocks BK1 and BK2 in order of one clock. Then, the output of the comparator that outputs the correct value in the block is selected, and a series of digital outputs Y
(I) is obtained. Incidentally, the error correction method of the output of the integrator 12 is performed in the next integration mode B.
【0054】前述した時刻=T1からT5までのブロッ
クBK1のサンプルモードA及び積分モードAの動作と
同様に、時刻=T3からT7のサンプルモードB、及び
積分モードBの動作を説明する。時刻=T3からT5ま
でのサンプルモードBにより、スイッチト・キャパシタ
SC31及びSC41で、アナログ入力X(4)がSC
32及びSC42でアナログ入力X(5)がサンプルさ
れている。また、時刻=T5での積分器11及び12の
出力を、それぞれO11(3)及びO12(3)とす
る。Similar to the operation of the sample mode A and the integration mode A of the block BK1 from time = T1 to T5, the operation of the sample mode B and the integration mode B from time = T3 to T7 will be described. By the sample mode B from time = T3 to T5, the analog input X (4) is switched to SC by the switched capacitors SC31 and SC41.
The analog input X (5) is sampled at 32 and SC42. The outputs of the integrators 11 and 12 at time = T5 are denoted by O11 (3) and O12 (3), respectively.
【0055】時刻=T5からT7での積分モードBで
は、ディジタル出力Y(4)がLの場合とHの場合の両
方について、積分器11及び12でそれぞれ積分してお
く。ここで、先の積分モードAで積分器12はY(2)
=HをLと誤ったので、これを、Y(4)=Lの場合の
積分を行ったことにして、今回はY(2)=Hの積分を
行えば積分モードAでの誤りを訂正できたことになる。
この場合、積分器11は、Y(4)=Hの場合の積分を
行えばよい。Y(4)は時刻=T6で決定されるが、こ
の場合Y(4)=Lとする。In the integration mode B from time T5 to time T7, the integrators 11 and 12 integrate the digital output Y (4) for both L and H, respectively. Here, in the integration mode A, the integrator 12 is Y (2)
= H was erroneous as L, so that the integration in the case of Y (4) = L was performed, and if the integration of Y (2) = H was performed this time, the error in the integration mode A was corrected. You can do it.
In this case, the integrator 11 may perform the integration in the case where Y (4) = H. Y (4) is determined at time = T6. In this case, Y (4) = L.
【0056】結局、時刻=T5からT7の積分モードB
では、積分器12は2クロック前の積分器の出力O12
(3)に、1クロック前のアナログ入力X(4)とディ
ジタル出力Y(4)との差分と、アナログ入力X(5)
とディジタル出力Y(3)との差分を加算する。つま
り、 O12(1)+〔X(2)+Y(2)〕+〔X(3)−
Y(1)〕+〔X(4)−Y(4)〕+〔X(5)−Y
(3)〕−2*Y(2) なる演算を行う。上式は以下のように変形することがで
きる。After all, integration mode B from time = T5 to T7
Then, the integrator 12 outputs the output O12 of the integrator two clocks before.
(3) The difference between the analog input X (4) and the digital output Y (4) one clock before, and the analog input X (5)
And the difference between the digital output Y (3). That is, O12 (1) + [X (2) + Y (2)] + [X (3) −
Y (1)] + [X (4) -Y (4)] + [X (5) -Y
(3)]-2 * Y (2) The above equation can be modified as follows.
【0057】O12(1)+〔X(2)−Y(2)〕+
〔X(3)−Y(1)〕+〔X(4)−Y(4)〕+
〔X(5)−Y(3)〕 これはさらに、 O12(3)+〔X(4)−Y(3)〕+〔X(5)−
Y(4)〕 と変形することができる。上式はO12(5)そのもの
であることを意味している。この値は比較器12でVr
と比較される。O12 (1) + [X (2) -Y (2)] +
[X (3) -Y (1)] + [X (4) -Y (4)] +
[X (5) -Y (3)] This is further represented by O12 (3) + [X (4) -Y (3)] + [X (5)-
Y (4)]. The above expression means that O12 (5) is itself. This value is Vr
Is compared to
【0058】一方、積分器11は、 O11(3)+〔X(4)−Y(4)〕+〔X(5)+
Y(3)〕 なる演算を行う。今回は積分器11の方が誤ったことに
なる。以上の演算を行うために、ブロックBK1は以下
の動作を行う。つまり、SC31とSC41は時刻=T
3からT4では、4選択スイッチSW31及びSW41
はアナログ入力に接続され、2選択スイッチSW32及
びSW42はVrに接続されるため、アナログ入力X
(4)をサンプルすることになる。時刻=T4からT5
では、4選択スイッチSW31及びSW41はオープン
になるため、そのままアナログ入力X(4)の値をホー
ルドすることになる。On the other hand, the integrator 11 calculates O11 (3) + [X (4) -Y (4)] + [X (5) +
Y (3)]. This time, the integrator 11 is wrong. To perform the above operation, the block BK1 performs the following operation. That is, SC31 and SC41 are time = T
From 3 to T4, the 4-selection switches SW31 and SW41
Is connected to the analog input, and the 2-selection switches SW32 and SW42 are connected to Vr.
(4) will be sampled. Time = T4 to T5
In this case, since the 4-selection switches SW31 and SW41 are open, the value of the analog input X (4) is held as it is.
【0059】また、SC32とSC42は、時刻=T3
からT5では、3選択スイッチSW33及びSW43は
アナログ入力に接続され、2選択スイッチSW34及び
SW44はVrに接続されるため、アナログ入力X
(5)をサンプルすることになる。次に、SC32及び
SC42は、時刻=T5からT7では、ディジタル出力
Y(3)=Hであったとすると、3選択スイッチSW3
3及びSW43は+Vrに接続される。一方、2選択ス
イッチSW32及びSW42は積分器11及び12の入
力に接続される。これによって、積分器11及び積分器
12は、〔X(5)−(+Vr)〕を積分することにな
る。つまり、1クロック前のアナログ入力X(5)とデ
ィジタル出力Y(3)との差分である〔X(5)−Y
(3)〕なる演算を行う。Further, SC32 and SC42 are set at time = T3
From T5 to T5, the 3-selection switches SW33 and SW43 are connected to the analog input, and the 2-selection switches SW34 and SW44 are connected to Vr.
(5) will be sampled. Next, assuming that the digital output Y (3) = H from time = T5 to T7, the SC32 and SC42 have the three-selection switch SW3.
3 and SW43 are connected to + Vr. On the other hand, the two selection switches SW32 and SW42 are connected to the inputs of the integrators 11 and 12. Thus, the integrators 11 and 12 integrate [X (5)-(+ Vr)]. That is, [X (5) -Y is the difference between the analog input X (5) and the digital output Y (3) one clock before.
(3)].
【0060】一方、SC31とSC41は時刻=T5か
らT7では、4選択スイッチSW31は+Vrに、SW
41も+Vrに接続される。同時に、2選択スイッチS
W32及びSW42は積分器11及び12の入力に接続
される。このため、積分器11及び12はそれぞれ〔X
(4)−(+Vr)〕及び〔X(4)−(−Vr)〕を
積分することになる。On the other hand, from time = T5 to T7, the 4-selection switch SW31 is set to + Vr, and the switches SW31 and SC41 are set to + Vr.
41 is also connected to + Vr. At the same time, two-select switch S
W32 and SW42 are connected to the inputs of integrators 11 and 12. Therefore, the integrators 11 and 12 each have [X
(4)-(+ Vr)] and [X (4)-(-Vr)] are integrated.
【0061】これらは、積分器11でY(4)=Hの場
合の積分を、積分器12でY(4)=Hの場合と、前回
の積分モードAで発生した誤りを訂正する積分を行うこ
とを意味する。つまり、積分器11は〔X(4)+Y
(4)〕なる演算を行い、積分器12はアナログ入力X
(4)とディジタル出力Y(4)との差分と、前回の積
分モードAで発生した誤りを訂正する、〔X(4)−Y
(4)−2*Y(2)〕なる演算を行う。These are the integration when Y (4) = H by the integrator 11, the integration when Y (4) = H by the integrator 12, and the integration for correcting the error generated in the previous integration mode A. Means to do. That is, the integrator 11 calculates [X (4) + Y
(4)], and the integrator 12 outputs the analog input X
The difference between (4) and the digital output Y (4) and the error generated in the previous integration mode A are corrected, [X (4) -Y
(4) −2 * Y (2)].
【0062】以上のような演算を行えば、積分モードの
開始時には、まだ決定されていないディジタル出力も積
分できることになる。また、誤った方の積分器は、次の
積分モードで訂正することもできる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。By performing the above calculations, digital outputs that have not yet been determined can be integrated at the start of the integration mode. Also, the wrong integrator can be corrected in the next integration mode. It should be noted that the present invention is not limited to the above embodiment, and various modifications can be made based on the gist of the present invention, and these are not excluded from the scope of the present invention.
【0063】[0063]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、積分器のセトリングタイムを改善することな
く、サンプリング周波数を4倍に高くすることができ、
結果として精度良くAD変換することができる。As described above, according to the present invention, the sampling frequency can be quadrupled without improving the settling time of the integrator.
As a result, AD conversion can be performed with high accuracy.
【図1】本発明の第1実施例を示すΔΣ方式ADコンバ
ータの構成図である。FIG. 1 is a configuration diagram of a ΔΣ AD converter according to a first embodiment of the present invention.
【図2】本発明の第1実施例を示すΔΣ方式ADコンバ
ータのブロックBK1の回路構成図である。FIG. 2 is a circuit configuration diagram of a block BK1 of the ΔΣ AD converter according to the first embodiment of the present invention.
【図3】本発明の第1実施例を示すΔΣ方式ADコンバ
ータの4選択、3選択及び2選択スイッチの状態を示す
図である。FIG. 3 is a diagram illustrating states of four-selection, three-selection, and two-selection switches of the ΔΣ AD converter according to the first embodiment of the present invention.
【図4】本発明の第1実施例を示すΔΣ方式ADコンバ
ータの動作を表すタイムチャートである。FIG. 4 is a time chart illustrating an operation of the ΔΣ AD converter according to the first embodiment of the present invention.
【図5】本発明の第2実施例を示すΔΣ方式ADコンバ
ータの4選択、3選択及び2選択スイッチの状態を示す
図である。FIG. 5 is a diagram showing states of four-selection, three-selection, and two-selection switches of a ΔΣ AD converter according to a second embodiment of the present invention.
【図6】従来のΔΣ方式ADコンバータの回路構成図で
ある。FIG. 6 is a circuit diagram of a conventional ΔΣ AD converter.
【図7】従来のΔΣ方式ADコンバータの3選択及び2
選択スイッチの状態を示す図である。FIG. 7 shows three selections and two selections of a conventional ΔΣ AD converter.
It is a figure showing the state of a selection switch.
【図8】従来のΔΣ方式ADコンバータの動作を表すタ
イムチャートである。FIG. 8 is a time chart showing the operation of a conventional ΔΣ AD converter.
1,2 ΔΣ方式ADコンバータ 3 マルチプレクサ(MULT) 4 スイッチ制御回路 SW11,SW21,SW31,SW41 4選択ス
イッチ SW12,SW14,SW22,SW24,SW32,
SW34,SW42,SW44 2選択スイッチ SW13,SW23,SW33,SW43 3選択ス
イッチ SC11、SC21、SC31、SC41 スイッチ
ト・キャパシタ(キャパシタの両端に4選択スイッチと
2選択スイッチを持つ) SC12、SC22、SC32、SC42 スイッチ
ト・キャパシタ(キャパシタの両端に3選択スイッチと
2選択スイッチを持つ) INT11、INT12 積分器 COM11,12 比較器 Vr 基準レベル(基準電位) +Vr アナログ入力の正の最大振幅レベル −Vr アナログ入力の負の最大振幅レベル1, 2 ΔΣ type AD converter 3 Multiplexer (MULT) 4 Switch control circuit SW11, SW21, SW31, SW41 4 Selection switch SW12, SW14, SW22, SW24, SW32,
SW34, SW42, SW44 2 selection switches SW13, SW23, SW33, SW43 3 selection switches SC11, SC21, SC31, SC41 Switched capacitors (having 4 selection switches and 2 selection switches at both ends of the capacitors) SC12, SC22, SC32, SC42 Switched capacitor (having 3 and 2 selection switches at both ends of the capacitor) INT11, INT12 Integrator COM11, 12 Comparator Vr Reference level (reference potential) + Vr Maximum positive amplitude level of analog input −Vr Analog input Negative maximum amplitude level of
Claims (4)
アナログ入力端子と、(b)サンプリング・クロックを
入力するためのサンプリング・クロック入力端子と、
(c)前記サンプリング・クロックの2クロック毎に前
記アナログ入力信号を第1のディジタル信号に変換する
第1のΔΣ方式AD変換器と、(d)該第1のΔΣ方式
AD変換器とは1クロック分ずらし、かつ前記サンプリ
ング・クロックの2クロック毎に前記アナログ入力信号
を第2のディジタル信号に変換する第2のΔΣ方式AD
変換器と、(e)前記第1のディジタル信号と前記第2
のディジタル信号を前記サンプリング・クロックの1ク
ロック毎に適宜交互に選択してディジタル出力信号を出
力する第1のマルチプレクサと、(f)前記ディジタル
出力信号により前記第1のΔΣ方式AD変換器と前記第
2のΔΣ方式AD変換器のサンプリング動作と積分演算
を制御するスイッチ制御回路を有することを特徴とする
ΔΣ方式AD変換装置。1. An analog input terminal for inputting an analog input signal, and a sampling clock input terminal for inputting a sampling clock.
(C) a first ΔΣ AD converter that converts the analog input signal into a first digital signal every two clocks of the sampling clock; and (d) the first ΔΣ AD converter is one. A second ΔΣ AD which shifts the analog input signal into a second digital signal by shifting the clock by two clocks and every two sampling clocks
A converter, and (e) the first digital signal and the second digital signal.
A first multiplexer for appropriately selecting the digital signal of the sampling clock for each sampling clock and outputting a digital output signal; (f) the first ΔΣ AD converter based on the digital output signal; A ΔΣ AD converter having a switch control circuit for controlling a sampling operation and an integration operation of a second ΔΣ AD converter.
おいて、前記ΔΣ方式AD変換器は、2組のスイッチト
・キャパシタ積分器及び比較器と、前記2つの比較器の
出力のうち適切な方を適宜選択できる第2のマルチプレ
クサを含むΔΣ方式AD変換装置。2. The ΔΣ AD converter according to claim 1, wherein the ΔΣ AD converter includes two sets of a switched capacitor integrator and a comparator, and an appropriate one of outputs of the two comparators. .DELTA..SIGMA. A / D converter including a second multiplexer capable of appropriately selecting one of them.
おいて、前記スイッチト・キャパシタ積分器の一方は、
前記スイッチ制御回路により制御されることにより、前
記サンプリング・クロックの1クロック前の前記アナロ
グ入力信号をサンプリングし、前記ディジタル出力信号
を差し引くように、また、前記アナログ入力信号をサン
プリングし、前記ディジタル出力信号を差し引くように
積分演算でき、前記スイッチト・キャパシタ積分器の他
方は、同じく前記スイッチ制御回路により制御されるこ
とにより、前記サンプリング・クロックの1クロック前
の前記アナログ入力信号をサンプリングし、前記ディジ
タル出力信号を差し引くように、また、前記アナログ入
力信号をサンプリングし、前記ディジタル出力信号を加
えるように積分演算できるようにしたΔΣ方式AD変換
装置。3. The ΔΣ AD converter according to claim 1, wherein one of said switched capacitor integrators comprises:
Under the control of the switch control circuit, the analog input signal is sampled one clock before the sampling clock, the digital output signal is subtracted, and the analog input signal is sampled. The other of the switched capacitor integrators is also controlled by the switch control circuit, thereby sampling the analog input signal one clock before the sampling clock, and A delta-sigma AD converter capable of performing an integration operation so as to subtract a digital output signal, sample the analog input signal, and add the digital output signal.
おいて、前記スイッチト・キャパシタ積分器は、前記ス
イッチ制御回路により制御されることにより、サンプリ
ング動作と積分演算を相補的に動作できるようにしたΔ
Σ方式AD変換装置。4. The ΔΣ AD converter according to claim 1, wherein the switched capacitor integrator is controlled by the switch control circuit so that the sampling operation and the integration operation can be performed in a complementary manner. Δ
Σ method AD converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26534397A JPH11112350A (en) | 1997-09-30 | 1997-09-30 | Deltasigma system ad converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26534397A JPH11112350A (en) | 1997-09-30 | 1997-09-30 | Deltasigma system ad converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11112350A true JPH11112350A (en) | 1999-04-23 |
Family
ID=17415868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26534397A Withdrawn JPH11112350A (en) | 1997-09-30 | 1997-09-30 | Deltasigma system ad converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11112350A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008129949A1 (en) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ad converter |
JP2010206567A (en) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ad converter, current detector using ad converter, and digital servo controller using current detector |
JP2011188236A (en) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | A/d conversion device, current detector using the same, and digital servo controller using current detector |
-
1997
- 1997-09-30 JP JP26534397A patent/JPH11112350A/en not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2008129949A1 (en) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ad converter |
US8031102B2 (en) | 2007-04-13 | 2011-10-04 | Advantest Corporation | A-D converter |
JP2010206567A (en) * | 2009-03-04 | 2010-09-16 | Yaskawa Electric Corp | Ad converter, current detector using ad converter, and digital servo controller using current detector |
JP2011188236A (en) * | 2010-03-09 | 2011-09-22 | Yaskawa Electric Corp | A/d conversion device, current detector using the same, and digital servo controller using current detector |
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