JPH11112350A - Deltasigma system ad converter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To attain high-precision AD conversion by increasing a sampling frequency by four times by controlling the sampling operation and integral arithmetic of 1st and 2nd ΔΣ system AD converters with output digital signals selected alternately by sampling clocks. SOLUTION: For four-fold sampling, the two ΔΣ system AD converters are operated as blocks BK1 and BK2 in different timing of one clock and a multiplexer 3 makes alternate choices, clock by clock, to obtain a digital output Y1. The analog input is sampled at intervals of two clocks by alternating some sampling operation mode A and sampling operation B which is two clocks after it. Further, the difference between the analog input and digital output is integrated at intervals of two clocks and the multiplexer 3 selects the comparator 11 or 12 at intervals of two clocks to send digital outputs Y11 and Y12 as a block BK1 output.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ΔΣ方式ＡＤ変換
装置に関するものであり、積分器のセトリングタイムを
改善することなく、サンプリング周波数を４倍に高くす
ることができ、結果として精度良くＡＤ変換できるΔΣ
方式ＡＤコンバータに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a .DELTA..SIGMA. A / D converter, in which the sampling frequency can be quadrupled without improving the settling time of an integrator, and as a result, the A / D conversion is performed with high accuracy Can be Δ で き る
The present invention relates to a system AD converter.

【０００２】[0002]

【従来の技術】ΔΣ方式ＡＤコンバータとは、サンプリ
ング周波数毎に入力信号と１クロック前のディジタル出
力との差分を積分し、その積分結果を基準レベルと比較
することによってディジタルに変換するＡＤコンバータ
である。ΔΣ方式ＡＤコンバータの詳細な解説は、例え
ば「オーバサンプリングＡＤ変換技術」（湯川 彰
著、日経ＢＰ社）に記述されている。2. Description of the Related Art A delta-sigma AD converter is an AD converter that integrates a difference between an input signal and a digital output one clock before for each sampling frequency, and converts the integration result to a reference level to convert the result into a digital signal. is there. For a detailed explanation of the ΔΣ AD converter, see “Oversampling AD Conversion Technology” (Akira Yukawa
Author, Nikkei BP).

【０００３】ΔΣ方式ＡＤコンバータは、一般的に、サ
ンプリング周波数を高くすることによって精度を向上さ
せることができる。以下、ΔΣ方式ＡＤコンバータの動
作について簡単に述べる。図６は従来のΔΣ方式ＡＤコ
ンバータの回路構成図、図７はそのΔΣ方式ＡＤコンバ
ータの３選択及び２選択スイッチの状態を示す図、図８
はそのΔΣ方式ＡＤコンバータの動作を表すタイムチャ
ートである。In general, the accuracy of a ΔΣ AD converter can be improved by increasing the sampling frequency. Hereinafter, the operation of the ΔΣ type AD converter will be briefly described. FIG. 6 is a circuit diagram of a conventional ΔΣ AD converter, FIG. 7 is a diagram showing the state of a 3 selection switch and a 2 selection switch of the ΔΣ AD converter, and FIG.
Is a time chart showing the operation of the ΔΣ type AD converter.

【０００４】従来のΔΣ方式ＡＤコンバータの回路は、
図６に示すように、３選択スイッチＳＷ１と２選択スイ
ッチＳＷ２を両端に持つスイッチト・キャパシタＳＣ１
０１と、オペアンプとキャパシタによって構成される積
分器１０２と、その積分器１０２の出力を基準レベル
（基準電位）Ｖｒと比較して、ディジタル出力Ｙ（ｉ）
を得るための比較器１０３と、ディジタル出力Ｙ（ｉ）
に応じて各選択スイッチを制御するスイッチ制御回路１
０４より構成されている。The circuit of a conventional ΔΣ AD converter is
As shown in FIG. 6, a switched capacitor SC1 having three selection switches SW1 and two selection switches SW2 at both ends.
01, an integrator 102 composed of an operational amplifier and a capacitor, and the output of the integrator 102 is compared with a reference level (reference potential) Vr to obtain a digital output Y (i).
And a digital output Y (i)
Switch control circuit 1 that controls each selection switch according to
04.

【０００５】ここで、Ｖｒは基準レベルであり、＋Ｖｒ
及び−Ｖｒは、それぞれアナログ入力の正の最大振幅レ
ベルと負の最大振幅レベルである。また、キャパシタの
容量値は全て同じとする。積分器のセトリングタイムは
２クロック分である。各選択スイッチの接続は、クロッ
ク制御回路より与えられる制御クロックにより以下のよ
うな状態になる。[0005] Here, Vr is a reference level, and + Vr
And -Vr are the positive maximum amplitude level and the negative maximum amplitude level of the analog input, respectively. In addition, the capacitance values of the capacitors are all the same. The settling time of the integrator is two clocks. The connection of each selection switch is in the following state by the control clock given from the clock control circuit.

【０００６】３選択スイッチＳＷ１は、制御クロック＝
１，２あるいは３で、それぞれアナログ入力、＋Ｖｒあ
るいは−Ｖｒに接続され、２選択スイッチＳＷ２は、制
御クロック＝１あるいは２で、それぞれＶｒあるいは積
分器の入力に接続される。次に、図６のΔΣ方式ＡＤコ
ンバータの従来例の動作を、図７及び図８のタイムチャ
ートにしたがって簡単に説明する。[0006] The three-selection switch SW1 is driven by a control clock =
1, 2, or 3 is connected to the analog input, + Vr or -Vr, respectively, and the 2-selection switch SW2 is connected to Vr or the input of the integrator, respectively, when the control clock is 1 or 2. Next, the operation of the conventional example of the ΔΣ AD converter of FIG. 6 will be briefly described with reference to time charts of FIGS.

【０００７】時刻＝Ｔ１以前の２クロック分では、スイ
ッチト・キャパシタＳＣ１はアナログ入力をサンプルす
るサンプルモードである。この間、３選択スイッチＳＷ
１はアナログ入力に接続され、２選択スイッチＳＷ２は
Ｖｒに接続されるため、アナログ入力Ｘ（１）をサンプ
ルすることになる。 時刻＝Ｔ１以後の２クロック分では、スイッチト・キャ
パシタＳＣ１はアナログ入力とディジタル出力との差分
を積分する積分モードである。この間、３選択スイッチ
ＳＷ１はディジタル出力Ｙ（０）がＬレベル（以下、Ｌ
と略す）であった場合は−Ｖｒに接続され、Ｈレベル
（以下、Ｈと略す）であった場合は＋Ｖｒに接続され
る。この場合Ｙ（０）＝Ｈであったとする。For two clocks before time = T1, the switched capacitor SC1 is in a sample mode for sampling an analog input. During this time, the 3 selection switch SW
Since 1 is connected to the analog input and the 2 selection switch SW2 is connected to Vr, the analog input X (1) is sampled. For two clocks after time = T1, the switched capacitor SC1 is in an integration mode for integrating the difference between the analog input and the digital output. During this time, the digital output Y (0) of the 3-selection switch SW1 is at L level (hereinafter, L level).
Is connected to -Vr, and when it is at the H level (hereinafter abbreviated as H), it is connected to + Vr. In this case, it is assumed that Y (0) = H.

【０００８】一方、２選択スイッチＳＷ２は積分器１０
２の入力に接続される。この場合、Ｙ（０）＝Ｈであっ
たとする。一方、２選択スイッチＳＷ２は積分器１０２
の入力に接続される。これによって積分器１０２は〔Ｘ
（１）−（＋Ｖｒ）〕を積分することになる。つまり、
アナログ入力Ｘ（１）とディジタル出力Ｙ（０）の差分
である〔Ｘ（１）−Ｙ（０）〕なる演算を行う。On the other hand, the 2-selection switch SW2 is connected to the integrator 10
2 inputs. In this case, it is assumed that Y (0) = H. On the other hand, the two-selection switch SW2 is connected to the integrator 102
Connected to the input of As a result, the integrator 102 [X
(1)-(+ Vr)]. That is,
An operation [X (1) -Y (0)] which is a difference between the analog input X (1) and the digital output Y (0) is performed.

【０００９】結局、時刻＝Ｔ１以後の２クロック分の積
分モードでは、積分器１０２は４クロック前の積分器の
出力Ｏ（０）に、アナログ入力Ｘ（１）とディジタル出
力Ｙ（０）の差分を加算する。つまり、 Ｏ（０）＋〔Ｘ（１）−Ｙ（０）〕 なる演算を行う。上式はＯ（１）となり、比較器１０３
でＶｒと比較される。比較器１０３は、Ｏ（１）＞Ｖｒ
の場合はＨを、Ｏ（１）＜Ｖｒの場合はＬを、ディジタ
ル出力Ｙ（１）として出力する。After all, in the integration mode for two clocks after time = T1, the integrator 102 outputs the analog input X (1) and the digital output Y (0) to the output O (0) of the integrator four clocks before. Add the difference. That is, the operation of O (0) + [X (1) -Y (0)] is performed. The above equation becomes O (1), and the comparator 103
Is compared with Vr. The comparator 103 determines that O (1)> Vr
Is output as H, and if O (1) <Vr, L is output as a digital output Y (1).

【００１０】以上の演算を繰り返すことにより、ΔΣ方
式ＡＤコンバータの従来例では、各クロック毎にディジ
タル出力Ｙ（ｉ）を出力する。ところで、ΔΣ方式ＡＤ
コンバータは、通常オーバーサンプリング方式で使用さ
れる。オーバーサンプリング方式ではサンプリング周波
数を高くすればするほど精度良くＡＤ変換できる。サン
プリング周波数を高くするには、積分器のセトリングタ
イムを短くすればよい。しかしながら、積分器のセトリ
ングタイムはアンプのスルーレート及びオープンループ
ゲインに大きく依存するので、大幅に改善するのは困難
であるのが現状である。By repeating the above operation, the conventional example of the ΔΣ AD converter outputs a digital output Y (i) for each clock. By the way, ΔΣ method AD
Converters are typically used in an oversampling scheme. In the oversampling method, the higher the sampling frequency, the more accurate the AD conversion. To increase the sampling frequency, the settling time of the integrator may be shortened. However, since the settling time of the integrator largely depends on the slew rate and the open loop gain of the amplifier, it is difficult at present to greatly improve the settling time.

【００１１】一方、サンプリング周波数を高くする別の
従来例として、例えば、特開平６−２０９２６６号公報
に開示されている。この先行技術も、サンプリング周波
数を４倍に高くすることができる。しかしながら、この
先行技術におけるΔΣ方式ＡＤコンバータは、ΔΣ方式
ＡＤコンバータを４個並列に接続し、それぞれのサンプ
リング・クロックの位相をずらし、最後にそれぞれの出
力を結合しているだけである。On the other hand, another conventional example for increasing the sampling frequency is disclosed in, for example, Japanese Patent Application Laid-Open No. 6-209266. This prior art can also increase the sampling frequency by a factor of four. However, in this prior art ΔΣ AD converter, only four ΔΣ AD converters are connected in parallel, the phases of the respective sampling clocks are shifted, and finally the respective outputs are combined.

【００１２】このような構成で得られる出力は、純粋に
４倍のサンプリング周波数で動作するΔΣ方式ＡＤコン
バータから得られる本来の出力とは異なる。なぜなら、
ΔΣ方式ＡＤコンバータの出力を得るためには、サンプ
リング・クロック毎のアナログ入力のデータが必要であ
り、この先行技術における４つのΔΣ方式ＡＤコンバー
タのそれぞれは、サンプリング・クロックの４つおきに
しかアナログ入力をサンプルしていないからである。The output obtained by such a configuration is different from the original output obtained from a ΔΣ AD converter operating at a purely four times sampling frequency. Because
In order to obtain the output of the ΔΣ A / D converter, analog input data is required for each sampling clock, and each of the four ΔΣ A / D converters in this prior art requires an analog output every fourth sampling clock. This is because the input is not sampled.

【００１３】[0013]

【発明が解決しようとする課題】しかしながら、上記し
た従来のΔΣ方式ＡＤコンバータは、積分器のセトリン
グタイムを改善するのが困難であるため、サンプリング
周波数を大幅に高くすることができないという問題を有
する。本発明は、上記問題点を解決するために、積分器
のセトリングタイムを改善することなく、サンプリング
周波数を４倍に高くすることができ、結果として、精度
良くＡＤ変換することができるΔΣ方式ＡＤ変換装置を
提供することを目的とするものである。However, the above-mentioned conventional ΔΣ AD converter has a problem that it is difficult to improve the settling time of the integrator, so that the sampling frequency cannot be significantly increased. . The present invention solves the above problem by increasing the sampling frequency four times without improving the settling time of the integrator. As a result, the ΔΣ AD converter that can perform AD conversion with high accuracy is provided. It is an object to provide a conversion device.

【００１４】[0014]

【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕ΔΣ方式ＡＤ変換装置において、アナログ入力信
号を入力するためのアナログ入力端子と、サンプリング
・クロックを入力するためのサンプリング・クロック入
力端子と、前記サンプリング・クロックの２クロック毎
に前記アナログ入力信号を第１のディジタル信号に変換
する第１のΔΣ方式ＡＤ変換器と、この第１のΔΣ方式
ＡＤ変換器とは１クロック分ずらし、かつ前記サンプリ
ング・クロックの２クロック毎に前記アナログ入力信号
を第２のディジタル信号に変換する第２のΔΣ方式ＡＤ
変換器と、前記第１のディジタル信号と前記第２のディ
ジタル信号を前記サンプリング・クロックの１クロック
毎に適宜交互に選択してディジタル出力信号を出力する
第１のマルチプレクサと、前記ディジタル出力信号によ
り前記第１のΔΣ方式ＡＤ変換器と前記第２のΔΣ方式
ＡＤ変換器のサンプリング動作と積分演算を制御するス
イッチ制御回路を有するようにしたものである。According to the present invention, in order to achieve the above object, [1] In a ΔΣ AD converter, an analog input terminal for inputting an analog input signal and a sampling clock are input. Clock input terminal for converting the analog input signal into a first digital signal every two clocks of the sampling clock, and a first ΔΣ type AD converter And a second ΔΣ AD which shifts the analog input signal into a second digital signal every two clocks of the sampling clock.
A converter, a first multiplexer for appropriately selecting the first digital signal and the second digital signal alternately for each one of the sampling clocks, and outputting a digital output signal; A switch control circuit for controlling the sampling operation and the integration operation of the first ΔΣ AD converter and the second ΔΣ AD converter is provided.

【００１５】〔２〕上記〔１〕記載のΔΣ方式ＡＤ変換
装置において、前記ΔΣ方式ＡＤ変換器は、２組のスイ
ッチト・キャパシタ積分器及び比較器と、前記２つの比
較器の出力のうち適切な方を適宜選択できる第２のマル
チプレクサを含むようにしたものである。 〔３〕上記〔１〕記載のΔΣ方式ＡＤ変換装置におい
て、前記スイッチト・キャパシタ積分器の一方は、前記
スイッチ制御回路により制御されることにより、前記サ
ンプリング・クロックの１クロック前の前記アナログ入
力信号をサンプリングし、前記ディジタル出力信号を差
し引くように、また、前記アナログ入力信号をサンプリ
ングし、前記ディジタル出力信号を差し引くように積分
演算でき、前記スイッチト・キャパシタ積分器の他方
は、同じく前記スイッチ制御回路により制御されること
により、前記サンプリング・クロックの１クロック前の
前記アナログ入力信号をサンプリングし、前記ディジタ
ル出力信号を差し引くように、また、前記アナログ入力
信号をサンプリングし、前記ディジタル出力信号を加え
るように積分演算できるようにしたものである。[2] In the [Delta] [Sigma] system AD converter according to [1], the [Delta] [Sigma] system AD converter includes two sets of switched capacitor integrators and comparators, and outputs of the two comparators. The configuration includes a second multiplexer that can appropriately select an appropriate one. [3] In the [Delta] [Sigma] system AD converter according to [1], one of the switched capacitor integrators is controlled by the switch control circuit, so that the analog input one clock before the sampling clock is obtained. The signal can be sampled and the digital output signal subtracted, or the analog input signal can be sampled and the digital output signal subtracted to perform an integration operation, wherein the other of the switched capacitor integrators is also the switch. Under the control of the control circuit, the analog input signal one clock before the sampling clock is sampled, the digital output signal is subtracted, the analog input signal is sampled, and the digital output signal is sampled. Integral operation can be added It is like that.

【００１６】〔４〕上記〔１〕記載のΔΣ方式ＡＤ変換
装置において、前記スイッチト・キャパシタ積分器は、
前記スイッチ制御回路により制御されることにより、サ
ンプリング動作と積分演算を相補的に動作できるように
したものである。[4] In the ΔΣ AD converter according to the above [1], the switched-capacitor integrator comprises:
The sampling operation and the integration operation can be operated complementarily by being controlled by the switch control circuit.

【００１７】[0017]

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示すΔ
Σ方式ＡＤコンバータの構成図、図２はそのΔΣ方式Ａ
ＤコンバータのブロックＢＫ１の回路構成図、図３はそ
のΔΣ方式ＡＤコンバータの４選択、３選択及び２選択
スイッチの状態を示す図、図４はそのΔΣ方式ＡＤコン
バータの動作を表すタイムチャートである。Embodiments of the present invention will be described below in detail. FIG. 1 shows a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a Σ-method AD converter, and FIG.
FIG. 3 is a diagram showing a circuit configuration of a block BK1 of the D converter, FIG. 3 is a diagram showing states of 4-selection, 3-selection and 2-selection switches of the ΔΣ AD converter, and FIG. 4 is a time chart showing an operation of the Δ を AD converter. .

【００１８】この実施例のΔΣ方式ＡＤコンバータは、
それぞれが独立したΔΣ方式ＡＤコンバータ１，２で構
成され、ディジタル出力Ｙ１（ｉ）及びＹ２（ｉ）を出
力するブロックＢＫ１及びＢＫ２と、それらのディジタ
ル出力Ｙ１（ｉ）及びＹ２（ｉ）を１クロックごとに選
択してディジタル出力Ｙ（ｉ）を出力するマルチプレク
サ３とディジタル出力Ｙ（ｉ）に応じてブロックＢＫ１
及びＢＫ２を制御するスイッチ制御回路４で構成され
る。The ΔΣ type AD converter of this embodiment is
Blocks BK1 and BK2, each comprising independent Δ 独立 AD converters 1 and 2 and outputting digital outputs Y1 (i) and Y2 (i), and their digital outputs Y1 (i) and Y2 (i) A multiplexer 3 for selecting and outputting a digital output Y (i) for each clock and a block BK1 according to the digital output Y (i)
And a switch control circuit 4 for controlling the BK2.

【００１９】更に、ブロックＢＫ１の回路構成は、図２
に示すように、キャパシタの両端に４選択スイッチ（Ｓ
Ｗ１１，ＳＷ２１，ＳＷ３１，ＳＷ４１）と２選択スイ
ッチ（ＳＷ１２，ＳＷ２２，ＳＷ３２，ＳＷ４２）を持
つスイッチト・キャパシタＳＣ１１、ＳＣ２１、ＳＣ３
１、ＳＣ４１と、キャパシタの両端に３選択スイッチ
（ＳＷ１３，ＳＷ２３，ＳＷ３３，ＳＷ４３）と、２選
択スイッチ（ＳＷ１４，ＳＷ２４，ＳＷ３４，ＳＷ４
４）を持つスイッチト・キャパシタＳＣ１２、ＳＣ２
２、ＳＣ３２、ＳＣ４２と、オペアンプと、キャパシタ
によって構成される積分器（ＩＮＴ）１１と積分器（Ｉ
ＮＴ）１２と、積分器１１と積分器１２の出力をそれぞ
れＶｒ（基準レベル）と比較する比較器（ＣＯＭ）１１
と比較器（ＣＯＭ）１２と、比較器１１及び比較器１２
の出力を適宜選択して出力するマルチプレクサ（ＭＵＬ
Ｔ）３より構成される。The circuit configuration of the block BK1 is shown in FIG.
As shown in the figure, a four-selection switch (S
W11, SW21, SW31, SW41) and switched capacitors SC11, SC21, SC3 having two selection switches (SW12, SW22, SW32, SW42).
1, SC41, three selection switches (SW13, SW23, SW33, SW43) at both ends of the capacitor, and two selection switches (SW14, SW24, SW34, SW4).
4) Switched capacitors SC12 and SC2 having
2, an integrator (INT) 11 composed of SC32, SC42, an operational amplifier, and a capacitor, and an integrator (I
NT) 12 and a comparator (COM) 11 for comparing the outputs of the integrator 11 and the integrator 12 with Vr (reference level).
, Comparator (COM) 12, comparator 11 and comparator 12
Multiplexer (MUL) that selects and outputs the output of
T) 3.

【００２０】時刻Ｔｉでのアナログ入力をＸ（ｉ）、積
分器１１の出力をＯ１１（ｉ）、積分器１２の出力をＯ
１２（ｉ）、比較器１１の出力をＹ１１（ｉ）、比較器
１２の出力をＹ１２（ｉ）とする。Ｖｒは基準レベルで
あり、＋Ｖｒ及び−Ｖｒはそれぞれアナログ入力の正の
最大振幅レベルと負の最大振幅レベルである。また、キ
ャパシタの容量値は全て同じである。At time Ti, the analog input at time Ti is X (i), the output of integrator 11 is O11 (i), and the output of integrator 12 is O (i).
12 (i), the output of the comparator 11 is Y11 (i), and the output of the comparator 12 is Y12 (i). Vr is a reference level, and + Vr and -Vr are the maximum positive amplitude level and the maximum negative amplitude level of the analog input, respectively. Further, the capacitance values of the capacitors are all the same.

【００２１】積分器１１，１２のセトリングタイムは、
サンプリング周波数を前記従来例と同様に２クロック分
である。各選択スイッチの接続は、制御クロックにより
以下のような状態になる。４選択スイッチは、制御クロ
ック＝０，１，２あるいは３で、それぞれオープン、ア
ナログ入力、＋Ｖｒあるいは−Ｖｒに接続され、３選択
スイッチは、制御クロック＝１，２あるいは３で、それ
ぞれアナログ入力、＋Ｖｒあるいは−Ｖｒに接続され、
２選択スイッチは、制御クロック＝１あるいは２で、そ
れぞれＶｒあるいは積分器１１，１２の入力に接続され
る。The settling time of the integrators 11 and 12 is
The sampling frequency is equivalent to two clocks as in the conventional example. The connection of each selection switch is in the following state by the control clock. The four-selection switch is open, analog input, and connected to + Vr or -Vr with control clock = 0, 1, 2, or 3, respectively. The three-selection switch is analog input, with control clock = 1, 2, or 3, respectively. + Vr or -Vr,
The two-selection switch is connected to Vr or the input of the integrators 11 and 12, respectively, when the control clock is 1 or 2.

【００２２】以下、このΔΣ方式ＡＤコンバータの動作
について図１〜図４を参照しながら説明する。ここで
は、４倍のサンプリングを行うために、ΔΣ方式ＡＤコ
ンバータは２つのΔΣ方式ＡＤコンバータのブロックＢ
Ｋ１、ＢＫ２を、それぞれを１クロック分だけずらして
動作させる。The operation of the ΔΣ type AD converter will be described below with reference to FIGS. Here, in order to perform quadruple sampling, the ΔΣ AD converter is a block B of two ΔΣ AD converters.
K1 and BK2 are operated by shifting each of them by one clock.

【００２３】各ブロックはそれぞれ２クロック毎にディ
ジタル出力Ｙ１（ｉ）あるいはＹ２（ｉ）を出力する。
これらをマルチプレクサ３で１クロック毎に適宜選択し
て最終的なディジタル出力Ｙ（ｉ）を得る。各ブロック
の動作は１クロック分ずれているだけであるので、ブロ
ックの動作の説明はブロックＢＫ１のみにする。Each block outputs a digital output Y1 (i) or Y2 (i) every two clocks.
These are appropriately selected by the multiplexer 3 for each clock to obtain a final digital output Y (i). Since the operation of each block is shifted by only one clock, the operation of the block will be described only for the block BK1.

【００２４】そのブロックＢＫ１の動作の概略は以下の
通りである。アナログ入力のサンプリングには２クロッ
ク分必要である。ある１回のサンプリング動作をサンプ
ルモードＡとし、２クロック後の次の１回のサンプリン
グ動作をサンプルモードＢとする。アナログ入力はサン
プルモードＡとサンプルモードＢが、交互に繰り返され
ることによって２クロック毎にサンプリングされる。The outline of the operation of the block BK1 is as follows. Two clocks are required for analog input sampling. One certain sampling operation is referred to as a sample mode A, and the next one sampling operation after two clocks is referred to as a sample mode B. The analog input is sampled every two clocks by alternately repeating the sample mode A and the sample mode B.

【００２５】アナログ入力とディジタル出力の差分の積
分にも２クロック分必要である。ある１回の積分動作を
積分モードＡとし、２クロック後の次の１回の積分動作
を積分モードＢとする。アナログ入力とディジタル出力
の差分も、積分モードＡと積分モードＢが交互に繰り返
されることによって２クロック毎に積分される。そし
て、マルチプレクサ３が２クロック毎に適当な比較器を
選択して、そのディジタル出力Ｙ１１（ｉ）、あるいは
Ｙ１２（ｉ）をブロックＢＫ１の出力とする。The integration of the difference between the analog input and the digital output also requires two clocks. One integration operation is referred to as integration mode A, and the next integration operation after two clocks is referred to as integration mode B. The difference between the analog input and the digital output is also integrated every two clocks by alternately repeating the integration mode A and the integration mode B. Then, the multiplexer 3 selects an appropriate comparator every two clocks, and uses the digital output Y11 (i) or Y12 (i) as the output of the block BK1.

【００２６】ブロックＢＫ１の動作の詳細は以下の通り
である（図４参照）。まず、時刻＝Ｔ１からＴ３では、
スイッチト・キャパシタＳＣ１１，ＳＣ１２，ＳＣ２１
及びＳＣ２２は、アナログ入力をサンプルするサンプル
モードＡである。ＳＣ１１とＳＣ２１は全く同じ動作を
行い、ＳＣ１２とＳＣ２２も全く同じ動作を行う。The details of the operation of the block BK1 are as follows (see FIG. 4). First, from time = T1 to T3,
Switched capacitors SC11, SC12, SC21
And SC22 are sample mode A for sampling the analog input. SC11 and SC21 perform exactly the same operation, and SC12 and SC22 also perform exactly the same operation.

【００２７】つまり、ＳＣ１１とＳＣ２１は、時刻＝Ｔ
１からＴ２では、４選択スイッチＳＷ１１及びＳＷ２１
はアナログ入力に接続され、２選択スイッチＳＷ１２及
びＳＷ２２はＶｒに接続されるため、アナログ入力Ｘ
（２）をサンプルすることになる。時刻＝Ｔ２からＴ３
では、４選択スイッチＳＷ１１及びＳＷ２１はオープン
になるため、そのままアナログ入力Ｘ（２）の値をホー
ルドすることになる。That is, SC11 and SC21 are set at time = T
From 1 to T2, the four-selection switches SW11 and SW21
Is connected to the analog input, and the 2-selection switches SW12 and SW22 are connected to Vr.
(2) will be sampled. Time = T2 to T3
In this case, since the four-selection switches SW11 and SW21 are open, the value of the analog input X (2) is held as it is.

【００２８】また、ＳＣ１２とＳＣ２２は、時刻＝Ｔ１
からＴ３では、３選択スイッチＳＷ１３及びＳＷ２３は
アナログ入力に接続され、２選択スイッチＳＷ１４及び
ＳＷ２４はＶｒに接続されるため、アナログ入力Ｘ
（３）をサンプルすることになる。次に、時刻＝Ｔ３か
らＴ５では、サンプルモードＡでサンプルしたアナログ
入力Ｘ（２），Ｘ（３）を積分器１１及び１２でそれぞ
れ積分する積分モードＡである。ＳＣ１１とＳＣ２１は
全く同じ動作を行うが、ＳＣ１２とＳＣ２２の動作は異
なる。Further, SC12 and SC22 are set at time = T1
From T3 to T3, the 3-selection switches SW13 and SW23 are connected to the analog input, and the 2-selection switches SW14 and SW24 are connected to Vr.
(3) will be sampled. Next, from time T3 to T5, there is an integration mode A in which the integrators 11 and 12 integrate the analog inputs X (2) and X (3) sampled in the sample mode A, respectively. SC11 and SC21 perform exactly the same operation, but operation of SC12 and SC22 is different.

【００２９】ＳＣ１１及びＳＣ２１は１クロック前のア
ナログ入力とディジタル出力との差分〔Ｘ（２）−Ｙ
（１）〕なる演算を行うために以下の動作をする。時刻
＝Ｔ３からＴ５では、４選択スイッチＳＷ１１及びＳＷ
２１はディジタル出力Ｙ（１）がＬの場合−Ｖｒに接続
され、ディジタル出力Ｙ（１）がＨの場合＋Ｖｒに接続
される。この場合Ｙ（１）＝Ｈであったとする。SC11 and SC21 calculate the difference between the analog input and the digital output one clock before [X (2) -Y
(1)], the following operation is performed. From time = T3 to T5, the four selection switches SW11 and SW
Reference numeral 21 is connected to -Vr when the digital output Y (1) is L, and connected to + Vr when the digital output Y (1) is H. In this case, it is assumed that Y (1) = H.

【００３０】一方、２選択スイッチＳＷ１２及びＳＷ２
２は積分器１１及び１２の入力に接続される。これによ
って積分器１１及び１２は〔Ｘ（２）−（＋Ｖｒ）〕を
積分することになる。つまり、１クロック前のアナログ
入力Ｘ（２）とディジタル出力Ｙ（１）との差分である
〔Ｘ（２）−Ｙ（１）〕なる演算を行う。一方、ＳＣ１
２とＳＣ２２は〔Ｘ（３）−Ｙ（２）〕なる演算を行い
たい。しかし、ディジタル出力Ｙ（２）の値は、時刻＝
Ｔ３の時点ではまだ決まっておらず、時刻＝Ｔ４にブロ
ックＢＫ２によって決定される。そこで、取り敢えず、
Ｙ（２）がＬの場合とＨの場合の両方について、積分器
１１及び１２でそれぞれ積分しておく。このため１つの
ブロックに積分器が２つ必要になる。On the other hand, the two selection switches SW12 and SW2
2 is connected to the inputs of integrators 11 and 12. As a result, the integrators 11 and 12 integrate [X (2)-(+ Vr)]. That is, an operation of [X (2) -Y (1)] which is a difference between the analog input X (2) and the digital output Y (1) one clock before is performed. On the other hand, SC1
2 and SC22 want to perform the operation [X (3) -Y (2)]. However, the value of the digital output Y (2) is
It has not yet been determined at the time of T3, and is determined by the block BK2 at time = T4. So, first of all,
Integrators 11 and 12 respectively integrate both the case where Y (2) is L and the case where Y (2) is H. Therefore, two integrators are required for one block.

【００３１】すなわち、ＳＣ１２とＳＣ２２は、アナロ
グ入力とディジタル出力の差分〔Ｘ（３）−Ｙ（２）〕
なる演算を行うために以下の動作を行う。時刻＝Ｔ３か
らＴ５では、３選択スイッチＳＷ１３は＋Ｖｒに、ＳＷ
２３は−Ｖｒにそれぞれ接続される。同時に、２選択ス
イッチＳＷ１４及びＳＷ２４は積分器の入力に接続され
るため、積分器１１及び１２はそれぞれ〔Ｘ（３）−
（＋Ｖｒ）〕及び〔Ｘ（３）−（−Ｖｒ）〕を積分する
ことになる。That is, SC12 and SC22 determine the difference between the analog input and the digital output [X (3) -Y (2)].
The following operation is performed in order to perform the following calculation. From time = T3 to T5, the 3-selection switch SW13 is set to + Vr,
23 are respectively connected to -Vr. At the same time, since the two-selection switches SW14 and SW24 are connected to the input of the integrator, the integrators 11 and 12 respectively [X (3) −
(+ Vr)] and [X (3)-(-Vr)].

【００３２】これらは積分器１１でＹ（２）＝Ｈの場合
の積分を、積分器１２でＹ（２）＝Ｌの場合の積分を行
うことを意味する。これらのうち、どちらが正しいかは
時刻＝Ｔ４にブロックＢＫ２によってＹ（２）が決定さ
れることで分かる。この場合、Ｙ（２）＝Ｈであったと
する。すると、積分器１１の〔Ｘ（３）−（＋Ｖｒ）〕
が正しく、積分器１２の〔Ｘ（３）−（−Ｖｒ）〕は誤
っていることになる。すなわち、積分器１１は、アナロ
グ入力Ｘ（３）とディジタル出力Ｙ（２）との差分であ
る〔Ｘ（３）−Ｙ（２）〕なる演算を行い、積分器１２
は〔Ｘ（３）＋Ｙ（２）〕なる演算を行ってしまったこ
とになる。This means that the integrator 11 performs integration when Y (2) = H and the integrator 12 performs integration when Y (2) = L. Which of these is correct can be understood from the fact that Y (2) is determined by the block BK2 at time = T4. In this case, it is assumed that Y (2) = H. Then, [X (3)-(+ Vr)] of the integrator 11
Is correct, and [X (3)-(-Vr)] of the integrator 12 is incorrect. That is, the integrator 11 performs an operation [X (3) -Y (2)] which is a difference between the analog input X (3) and the digital output Y (2),
Means that the operation [X (3) + Y (2)] has been performed.

【００３３】結局、時刻＝Ｔ３からＴ５の積分モードＡ
では、積分器１１は２クロック前の積分器の出力Ｏ１１
（１）に、１クロック前のアナログ入力Ｘ（２）とディ
ジタル出力Ｙ（１）との差分と、アナログ入力Ｘ（３）
とディジタル出力Ｙ（２）との差分を加算する。つま
り、 Ｏ１１（１）＋〔Ｘ（２）−Ｙ（１）〕＋〔Ｘ（３）−
Ｙ（２）〕 なる演算を行う。上式は、比較器１１でＶｒと比較され
る。比較器は、Ｏ１１（３）＞Ｖｒの場合はＨを、Ｏ１
１（３）＜Ｖｒの場合はＬを出力する。After all, integration mode A from time = T3 to T5
Then, the integrator 11 outputs the output O11 of the integrator two clocks before.
(1) The difference between the analog input X (2) and the digital output Y (1) one clock before, and the analog input X (3)
And the digital output Y (2). That is, O11 (1) + [X (2) −Y (1)] + [X (3) −
Y (2)]. The above equation is compared with Vr by the comparator 11. The comparator outputs H when O11 (3)> Vr and O1
If 1 (3) <Vr, L is output.

【００３４】一方、積分器１２は、 Ｏ１２（１）＋〔Ｘ（２）−Ｙ（１）〕＋〔Ｘ（３）−
Ｙ（２）〕 なる演算を行う。もちろん上式は、得たい積分値ではな
く誤りであるので訂正が必要になる。なお、この訂正方
法は後述する。さて、時刻＝Ｔ５では、比較器１１及び
１２が出力している出力のうち正しい方をマルチプレク
サ３が選択する。この場合は、比較器１１の方が正しい
値を出力しているので、マルチプレクサ３は比較器１１
の出力を選択してディジタル出力Ｙ（３）とする。On the other hand, the integrator 12 calculates O12 (1) + [X (2) -Y (1)] + [X (3)-
Y (2)]. Of course, the above equation is not an integral value to be obtained, but an error, and thus needs to be corrected. This correction method will be described later. By the way, at time = T5, the multiplexer 3 selects the correct one of the outputs from the comparators 11 and 12. In this case, since the comparator 11 outputs a correct value, the multiplexer 3 outputs the correct value.
Is selected as a digital output Y (3).

【００３５】マルチプレクサ３は１クロック毎にブロッ
クＢＫ１、ＢＫ２の順にブロックを選択する。そして、
そのブロックの内で正しい値を出力している方の比較器
の出力を選択していき、一連のディジタル出力Ｙ（ｉ）
を得る。ところで、積分器１２の出力の誤り訂正方法で
あるが、これは次の積分モードＢで行われる。The multiplexer 3 selects blocks BK1 and BK2 in order of one clock. And
The output of the comparator that outputs the correct value in the block is selected, and a series of digital outputs Y (i)
Get. Incidentally, the error correction method of the output of the integrator 12 is performed in the next integration mode B.

【００３６】前述した時刻＝Ｔ１からＴ５までのブロッ
クＢＫ１のサンプルモードＡ及び積分モードＡの動作と
同様に、時刻＝Ｔ３からＴ７のサンプルモードＢ及び積
分モードＢの動作を説明する。時刻＝Ｔ３からＴ５まで
のサンプルモードＢにより、スイッチト・キャパシタＳ
Ｃ３１及びＳＣ４１でアナログ入力Ｘ（４）が、ＳＣ３
２及びＳＣ４２でアナログ入力Ｘ（５）がサンプルされ
ている。また、時刻＝Ｔ５での積分器１１及び１２の出
力を、それぞれＯ１１（３）及びＯ１２（３）とする。Similar to the operation of the sample mode A and the integration mode A of the block BK1 from the time = T1 to T5, the operation of the sample mode B and the integration mode B from the time = T3 to T7 will be described. By the sample mode B from time = T3 to T5, the switched capacitor S
The analog input X (4) in SC31 and SC41 is SC3
The analog input X (5) is sampled at 2 and SC42. The outputs of the integrators 11 and 12 at time = T5 are denoted by O11 (3) and O12 (3), respectively.

【００３７】時刻＝Ｔ５からＴ７での積分モードＢで
は、ディジタル出力Ｙ（４）がＬの場合とＨの場合の両
方について、積分器１１及び１２でそれぞれ積分してお
く。ここで、先の積分モードＡで積分器１２は、Ｙ
（２）＝ＨをＬと誤ったので、これをＹ（４）＝Ｌの場
合の積分を行ったことにして、今回はＹ（２）＝Ｈの積
分を行えば積分モードＡでの誤りを訂正できたことにな
る。この場合積分器１１はＹ（４）＝Ｈの場合の積分を
行えばよい。Ｙ（４）は、時刻＝Ｔ６で決定されるが、
この場合Ｙ（４）＝Ｌとする。In the integration mode B from time = T5 to T7, the integrators 11 and 12 integrate the digital output Y (4) for both L and H, respectively. Here, in the previous integration mode A, the integrator 12
Since (2) = H was erroneously set to L, this was assumed to be the integration in the case of Y (4) = L. Has been corrected. In this case, the integrator 11 may perform the integration in the case where Y (4) = H. Y (4) is determined at time = T6,
In this case, Y (4) = L.

【００３８】結局、時刻＝Ｔ５からＴ７の積分モードＢ
では、積分器１２は２クロック前の積分器の出力Ｏ１２
（３）に、１クロック前のアナログ入力Ｘ（４）とディ
ジタル出力Ｙ（３）との差分と、アナログ入力Ｘ（５）
とディジタル出力Ｙ（４）との差分を加算する。つま
り、 Ｏ１２（１）＋〔Ｘ（２）−Ｙ（１）〕＋〔Ｘ（３）＋
Ｙ（２）〕＋〔Ｘ（４）−Ｙ（３）〕＋〔Ｘ（５）−Ｙ
（４）〕−２＊Ｙ（２） なる演算を行う。上式は以下のように変形することがで
きる。After all, integration mode B from time = T5 to T7
Then, the integrator 12 outputs the output O12 of the integrator two clocks before.
(3) shows the difference between the analog input X (4) and the digital output Y (3) one clock before, and the analog input X (5)
And the difference between the digital output Y (4) and the digital output Y (4). That is, O12 (1) + [X (2) -Y (1)] + [X (3) +
Y (2)] + [X (4) -Y (3)] + [X (5) -Y
(4)] − 2 * Y (2) The above equation can be modified as follows.

【００３９】Ｏ１２（１）＋〔Ｘ（２）−Ｙ（１）〕＋
〔Ｘ（３）−Ｙ（２）〕＋〔Ｘ（４）−Ｙ（３）〕＋
〔Ｘ（５）−Ｙ（４）〕 これはさらに、 Ｏ１２（３）＋〔Ｘ（４）−Ｙ（３）〕＋〔Ｘ（５）−
Ｙ（４）〕 と変形することができる。上式はＯ１２（５）そのもの
であることを意味している。この値は比較器１２でＶｒ
と比較される。O12 (1) + [X (2) -Y (1)] +
[X (3) -Y (2)] + [X (4) -Y (3)] +
[X (5) -Y (4)] This is further represented by O12 (3) + [X (4) -Y (3)] + [X (5)-
Y (4)]. The above expression means that O12 (5) is itself. This value is Vr
Is compared to

【００４０】一方、積分器１１は、 Ｏ１１（３）＋〔Ｘ（４）−Ｙ（３）〕＋〔Ｘ（５）＋
Ｙ（４）〕 なる演算を行う。今回は積分器１１の方が誤ったことに
なる。以上の演算を行うために、ブロックＢＫ１は以下
の動作をする。つまり、ＳＣ３１とＳＣ４１は時刻＝Ｔ
３からＴ４では、４選択スイッチＳＷ３１及びＳＷ４１
はアナログ入力に接続され、２選択スイッチＳＷ３２及
びＳＷ４２はＶｒに接続されるため、アナログ入力Ｘ
（４）をサンプルすることになる。時刻＝Ｔ４からＴ５
では、４選択スイッチＳＷ３１及びＳＷ４１はオープン
になるため、そのままアナログ入力Ｘ（４）の値をホー
ルドすることになる。On the other hand, the integrator 11 calculates O11 (3) + [X (4) -Y (3)] + [X (5) +
Y (4)]. This time, the integrator 11 is wrong. In order to perform the above operation, the block BK1 performs the following operation. That is, SC31 and SC41 are time = T
From 3 to T4, the 4-selection switches SW31 and SW41
Is connected to the analog input, and the 2-selection switches SW32 and SW42 are connected to Vr.
(4) will be sampled. Time = T4 to T5
In this case, since the 4-selection switches SW31 and SW41 are open, the value of the analog input X (4) is held as it is.

【００４１】また、ＳＣ３２とＳＣ４２は時刻＝Ｔ３か
らＴ５では、３選択スイッチＳＷ３３及びＳＷ４３はア
ナログ入力に接続され、２選択スイッチＳＷ３４及びＳ
Ｗ４４はＶｒに接続されるため、アナログ入力Ｘ（５）
をサンプルすることになる。次に、ＳＣ３１及びＳＣ４
１は、時刻＝Ｔ５からＴ７では、ディジタル出力Ｙ
（３）＝Ｈであったとすると、４選択スイッチＳＷ３１
及びＳＷ４１は＋Ｖｒに接続される。一方、２選択スイ
ッチＳＷ３２及びＳＷ４２は積分器１１及び１２の入力
に接続される。これによって、積分器１１及び積分器１
２は〔Ｘ（４）−（＋Ｖｒ）〕を積分することになる。
つまり、１クロック前のアナログ入力Ｘ（４）と、ディ
ジタル出力Ｙ（３）との差分である〔Ｘ（４）−Ｙ
（３）〕なる演算を行う。In addition, at time = T3 to T5, SC32 and SC42 are connected to the analog input of the three-selection switches SW33 and SW43, and the two-selection switches SW34 and S
Since W44 is connected to Vr, the analog input X (5)
Will be sampled. Next, SC31 and SC4
1 is a digital output Y from time = T5 to T7.
If (3) = H, the four-selection switch SW31
And SW41 are connected to + Vr. On the other hand, the two selection switches SW32 and SW42 are connected to the inputs of the integrators 11 and 12. Thereby, the integrator 11 and the integrator 1
2 integrates [X (4)-(+ Vr)].
That is, the difference between the analog input X (4) one clock before and the digital output Y (3) [X (4) -Y
(3)].

【００４２】一方、ＳＣ３２とＳＣ４２は、時刻＝Ｔ５
からＴ７では、３選択スイッチＳＷ３３は＋Ｖｒに、Ｓ
Ｗ４３も＋Ｖｒに接続される。同時に、２選択スイッチ
ＳＷ３４及びＳＷ４４は積分器１１及び１２の入力に接
続される。このため、積分器１１及び１２はそれぞれ
〔Ｘ（５）−（＋Ｖｒ）〕及び〔Ｘ（５）−（−Ｖ
ｒ）〕を積分することになる。On the other hand, SC32 and SC42 are at time = T5
From T7 to T7, the 3-selection switch SW33 is set to + Vr and S
W43 is also connected to + Vr. At the same time, the two selection switches SW34 and SW44 are connected to the inputs of the integrators 11 and 12. For this reason, the integrators 11 and 12 respectively perform [X (5)-(+ Vr)] and [X (5)-(-V
r)].

【００４３】これらは積分器１１でＹ（４）＝Ｈの場合
の積分を、積分器１２でＹ（４）＝Ｈの場合と前回の積
分モードＡで発生した誤りを訂正する積分を行うことを
意味する。つまり、積分器１１は〔Ｘ（５）＋Ｙ
（４）〕なる演算を行い、積分器１２はアナログ入力Ｘ
（５）とディジタル出力Ｙ（４）との差分と、前回の積
分モードＡで発生した誤りを訂正する〔Ｘ（５）−Ｙ
（４）−２＊Ｙ（２）〕なる演算を行う。These are performed by the integrator 11 to perform integration when Y (4) = H, and by the integrator 12 to perform integration when Y (4) = H and to correct an error generated in the previous integration mode A. Means That is, the integrator 11 calculates [X (5) + Y
(4)], and the integrator 12 outputs the analog input X
Correct the difference between (5) and the digital output Y (4) and the error that occurred in the previous integration mode A [X (5) -Y
(4) −2 * Y (2)].

【００４４】以上のような演算を行えば、積分モードの
開始時にはまだ決定されていないディジタル出力も積分
できることになる。また、誤った方の積分器は次の積分
モードで訂正することもできる。このように、本発明の
第１実施例のΔΣ方式ＡＤコンバータは構成されている
ので、積分器のセトリングタイムを改善することなく、
サンプリング周波数を４倍に高くすることができ、結果
として、精度良くＡＤ変換することができる。By performing the above calculations, digital outputs that have not yet been determined at the start of the integration mode can be integrated. Also, the wrong integrator can be corrected in the next integration mode. As described above, since the ΔΣ AD converter according to the first embodiment of the present invention is configured, without improving the settling time of the integrator,
The sampling frequency can be increased four times, and as a result, AD conversion can be performed with high accuracy.

【００４５】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すΔΣ方式ＡＤコン
バータの４選択、３選択及び２選択スイッチの状態を示
す図である。この実施例のΔΣ方式ＡＤコンバータの構
成、回路構成及びタイムチャートはそれぞれ第１実施例
の図１、図２及び図４と同じであるため、その説明は省
略する。Next, a second embodiment of the present invention will be described. FIG. 5 is a diagram showing the states of the four-selection, three-selection, and two-selection switches of the ΔΣ AD converter according to the second embodiment of the present invention. The configuration, circuit configuration, and time chart of the ΔΣ-type AD converter of this embodiment are the same as those of FIGS. 1, 2 and 4 of the first embodiment, respectively, and a description thereof will be omitted.

【００４６】以下、第２実施例のΔΣ方式ＡＤコンバー
タの動作を図１、図２、図４及び図５に従って説明す
る。この実施例と第１実施例の動作の相違点は、スイッ
チ制御回路による各スイッチの制御方法が異なる点であ
る。したがって、ここでは、特に相違点のみについて説
明する。The operation of the ΔΣ AD converter according to the second embodiment will be described below with reference to FIGS. 1, 2, 4 and 5. The difference between this embodiment and the first embodiment is that the control method of each switch by the switch control circuit is different. Therefore, only the differences will be described here.

【００４７】時刻＝Ｔ１からＴ３では、第１実施例の動
作と同様である。時刻＝Ｔ３からＴ５では、サンプルモ
ードＡでサンプルしたアナログ入力Ｘ（２），Ｘ（３）
を積分器１１及び１２でそれぞれ積分する積分モードＡ
である。第２実施例の場合ＳＣ１２とＳＣ２２が全く同
じ動作を行い、ＳＣ１１とＳＣ２１が異なる動作を行
う。From time T1 to T3, the operation is the same as in the first embodiment. From time T3 to T5, analog inputs X (2) and X (3) sampled in sample mode A
Mode A in which is integrated by integrators 11 and 12, respectively.
It is. In the case of the second embodiment, SC12 and SC22 perform exactly the same operation, and SC11 and SC21 perform different operations.

【００４８】ＳＣ１２及びＳＣ２２は、１クロック前の
アナログ入力とディジタル出力との差分〔Ｘ（３）−Ｙ
（１）〕なる演算を行うために以下の動作をする。時刻
＝Ｔ３からＴ５では、３選択スイッチＳＷ１３及び２３
は、ディジタル出力Ｙ（１）がＬの場合−Ｖｒに接続さ
れ、ディジタル出力Ｙ（１）がＨの場合＋Ｖｒに接続さ
れる。この場合Ｙ（１）＝Ｈであったとする。一方、２
選択スイッチＳＷ１４及びＳＷ２４は、積分器１１及び
１２の入力に接続される。これによって積分器１１及び
１２は、〔Ｘ（３）−（＋Ｖｒ）〕を積分することにな
る。すなわち、アナログ入力Ｘ（３）とディジタル出力
Ｙ（１）との差分である〔Ｘ（３）−Ｙ（１）〕なる演
算を行う。SC12 and SC22 calculate the difference [X (3) -Y
(1)], the following operation is performed. From time = T3 to T5, the three selection switches SW13 and SW23
Is connected to -Vr when the digital output Y (1) is L, and connected to + Vr when the digital output Y (1) is H. In this case, it is assumed that Y (1) = H. Meanwhile, 2
The selection switches SW14 and SW24 are connected to the inputs of the integrators 11 and 12. Thus, the integrators 11 and 12 integrate [X (3)-(+ Vr)]. That is, an operation of [X (3) -Y (1)] which is a difference between the analog input X (3) and the digital output Y (1) is performed.

【００４９】一方、ＳＣ１１とＳＣ２１は、〔Ｘ（２）
−Ｙ（２）〕なる演算を行いたい。しかし、ディジタル
出力Ｙ（２）の値は、時刻＝Ｔ３の時点ではまだ決まっ
ておらず、時刻＝Ｔ４にブロックＢＫ２によって決定さ
れる。そこで、取り敢えず、Ｙ（２）がＬの場合とＨの
場合の両方について、積分器１１及び１２でそれぞれ積
分しておく。このため１つのブロックに積分器が２つ必
要になる。つまり、ＳＣ１２とＳＣ２２はアナログ入力
とディジタル出力の差分〔Ｘ（２）−Ｙ（２）〕なる演
算を行うために以下の動作を行う。On the other hand, SC11 and SC21 are represented by [X (2)
−Y (2)]. However, the value of the digital output Y (2) has not yet been determined at time = T3, and is determined by the block BK2 at time = T4. Therefore, for the time being, both the cases where Y (2) is L and H are integrated by the integrators 11 and 12, respectively. Therefore, two integrators are required for one block. That is, the SC 12 and the SC 22 perform the following operation in order to perform the calculation of the difference between the analog input and the digital output [X (2) -Y (2)].

【００５０】時刻＝Ｔ３からＴ５では、４選択スイッチ
ＳＷ１１は、＋Ｖｒに、ＳＷ２１は−Ｖｒにそれぞれ接
続される。同時に、２選択スイッチＳＷ１２及びＳＷ２
２は積分器の入力に接続されるため、積分器１１及び１
２は、それぞれ〔Ｘ（２）−（＋Ｖｒ）〕及び〔Ｘ
（２）−（−Ｖｒ）〕を積分することになる。これらは
積分器１１でＹ（２）＝Ｈの場合の積分を、積分器１２
でＹ（２）＝Ｌの場合の積分を行うことを意味する。こ
れらのうちどちらが正しいかは時刻＝Ｔ４にブロックＢ
Ｋ２によってＹ（２）が決定されることでわかる。この
場合Ｙ（２）＝Ｈであったとする。すると、積分器１１
の〔Ｘ（２）−（＋Ｖｒ）〕が正しく、積分器１２の
〔Ｘ（２）−（−Ｖｒ）〕は誤っていることになる。つ
まり、積分器１１はアナログ入力Ｘ（２）とディジタル
出力Ｙ（２）との差分である〔Ｘ（２）−Ｙ（２）〕な
る演算を行い、この積分器１２は、〔Ｘ（２）＋Ｙ
（２）〕なる演算を行ってしまったことになる。From time T3 to T5, the 4-selection switch SW11 is connected to + Vr, and the SW21 is connected to -Vr. At the same time, the two selection switches SW12 and SW2
2 is connected to the input of the integrator, so that the integrators 11 and 1
2 is [X (2)-(+ Vr)] and [X
(2) − (− Vr)]. These are integrated by the integrator 11 when Y (2) = H, by the integrator 12
Means that integration is performed when Y (2) = L. Which of these is correct is determined by block B at time = T4.
It can be seen that Y (2) is determined by K2. In this case, it is assumed that Y (2) = H. Then, the integrator 11
[X (2)-(+ Vr)] is correct, and [X (2)-(-Vr)] of the integrator 12 is incorrect. That is, the integrator 11 performs an operation of [X (2) -Y (2)] which is a difference between the analog input X (2) and the digital output Y (2), and the integrator 12 calculates [X (2) ) + Y
(2)].

【００５１】結局、時刻＝Ｔ３からＴ５の積分モードＡ
では、積分器１１は２クロック前の積分器の出力Ｏ１１
（１）に、１クロック前のアナログ入力Ｘ（２）とディ
ジタル出力Ｙ（２）との差分と、アナログ入力Ｘ（３）
とディジタル出力Ｙ（１）との差分を加算する。つま
り、 Ｏ１１（１）＋〔Ｘ（２）−Ｙ（２）〕＋〔Ｘ（３）−
Ｙ（１）〕 なる演算を行う。上式は、比較器１１でＶｒと比較され
る。比較器は、Ｏ１１（３）＞Ｖｒの場合はＨを、Ｏ１
１（３）＜Ｖｒの場合はＬを出力する。After all, integration mode A from time = T3 to T5
Then, the integrator 11 outputs the output O11 of the integrator two clocks before.
(1) The difference between the analog input X (2) and the digital output Y (2) one clock before, and the analog input X (3)
And the digital output Y (1). That is, O11 (1) + [X (2) −Y (2)] + [X (3) −
Y (1)]. The above equation is compared with Vr by the comparator 11. The comparator outputs H when O11 (3)> Vr and O1
If 1 (3) <Vr, L is output.

【００５２】一方、積分器１２は、 Ｏ１２（１）＋〔Ｘ（２）＋Ｙ（２）〕＋〔Ｘ（３）−
Ｙ（１）〕 なる演算を行う。もちろん上式は、得たい積分値ではな
く誤りであるので訂正が必要になる。なお、この訂正方
法については後述する。さて、時刻Ｔ５では、比較器１
１及び１２が出力している出力のうち正しい方をマルチ
プレクサ３が選択する。この場合は、比較器１１の方が
正しい値を出力しているので、マルチプレクサ３は比較
器１１の出力を選択して、ディジタル出力Ｙ（３）とす
る。On the other hand, the integrator 12 calculates O12 (1) + [X (2) + Y (2)] + [X (3) −
Y (1)]. Of course, the above equation is not an integral value to be obtained, but an error, and thus needs to be corrected. This correction method will be described later. By the way, at time T5, the comparator 1
The multiplexer 3 selects the correct one of the outputs from 1 and 12. In this case, since the comparator 11 outputs a correct value, the multiplexer 3 selects the output of the comparator 11 and sets it as the digital output Y (3).

【００５３】マルチプレクサ３は、１クロック毎にブロ
ックＢＫ１、ＢＫ２の順にブロックを選択する。そし
て、そのブロックの内で正しい値を出力している方の比
較器の出力を選択していき、一連のディジタル出力Ｙ
（ｉ）を得る。ところで、積分器１２の出力の誤り訂正
方法であるが、これは、次の積分モードＢで行われる。The multiplexer 3 selects blocks BK1 and BK2 in order of one clock. Then, the output of the comparator that outputs the correct value in the block is selected, and a series of digital outputs Y
(I) is obtained. Incidentally, the error correction method of the output of the integrator 12 is performed in the next integration mode B.

【００５４】前述した時刻＝Ｔ１からＴ５までのブロッ
クＢＫ１のサンプルモードＡ及び積分モードＡの動作と
同様に、時刻＝Ｔ３からＴ７のサンプルモードＢ、及び
積分モードＢの動作を説明する。時刻＝Ｔ３からＴ５ま
でのサンプルモードＢにより、スイッチト・キャパシタ
ＳＣ３１及びＳＣ４１で、アナログ入力Ｘ（４）がＳＣ
３２及びＳＣ４２でアナログ入力Ｘ（５）がサンプルさ
れている。また、時刻＝Ｔ５での積分器１１及び１２の
出力を、それぞれＯ１１（３）及びＯ１２（３）とす
る。Similar to the operation of the sample mode A and the integration mode A of the block BK1 from time = T1 to T5, the operation of the sample mode B and the integration mode B from time = T3 to T7 will be described. By the sample mode B from time = T3 to T5, the analog input X (4) is switched to SC by the switched capacitors SC31 and SC41.
The analog input X (5) is sampled at 32 and SC42. The outputs of the integrators 11 and 12 at time = T5 are denoted by O11 (3) and O12 (3), respectively.

【００５５】時刻＝Ｔ５からＴ７での積分モードＢで
は、ディジタル出力Ｙ（４）がＬの場合とＨの場合の両
方について、積分器１１及び１２でそれぞれ積分してお
く。ここで、先の積分モードＡで積分器１２はＹ（２）
＝ＨをＬと誤ったので、これを、Ｙ（４）＝Ｌの場合の
積分を行ったことにして、今回はＹ（２）＝Ｈの積分を
行えば積分モードＡでの誤りを訂正できたことになる。
この場合、積分器１１は、Ｙ（４）＝Ｈの場合の積分を
行えばよい。Ｙ（４）は時刻＝Ｔ６で決定されるが、こ
の場合Ｙ（４）＝Ｌとする。In the integration mode B from time T5 to time T7, the integrators 11 and 12 integrate the digital output Y (4) for both L and H, respectively. Here, in the integration mode A, the integrator 12 is Y (2)
= H was erroneous as L, so that the integration in the case of Y (4) = L was performed, and if the integration of Y (2) = H was performed this time, the error in the integration mode A was corrected. You can do it.
In this case, the integrator 11 may perform the integration in the case where Y (4) = H. Y (4) is determined at time = T6. In this case, Y (4) = L.

【００５６】結局、時刻＝Ｔ５からＴ７の積分モードＢ
では、積分器１２は２クロック前の積分器の出力Ｏ１２
（３）に、１クロック前のアナログ入力Ｘ（４）とディ
ジタル出力Ｙ（４）との差分と、アナログ入力Ｘ（５）
とディジタル出力Ｙ（３）との差分を加算する。つま
り、 Ｏ１２（１）＋〔Ｘ（２）＋Ｙ（２）〕＋〔Ｘ（３）−
Ｙ（１）〕＋〔Ｘ（４）−Ｙ（４）〕＋〔Ｘ（５）−Ｙ
（３）〕−２＊Ｙ（２） なる演算を行う。上式は以下のように変形することがで
きる。After all, integration mode B from time = T5 to T7
Then, the integrator 12 outputs the output O12 of the integrator two clocks before.
(3) The difference between the analog input X (4) and the digital output Y (4) one clock before, and the analog input X (5)
And the difference between the digital output Y (3). That is, O12 (1) + [X (2) + Y (2)] + [X (3) −
Y (1)] + [X (4) -Y (4)] + [X (5) -Y
(3)]-2 * Y (2) The above equation can be modified as follows.

【００５７】Ｏ１２（１）＋〔Ｘ（２）−Ｙ（２）〕＋
〔Ｘ（３）−Ｙ（１）〕＋〔Ｘ（４）−Ｙ（４）〕＋
〔Ｘ（５）−Ｙ（３）〕 これはさらに、 Ｏ１２（３）＋〔Ｘ（４）−Ｙ（３）〕＋〔Ｘ（５）−
Ｙ（４）〕 と変形することができる。上式はＯ１２（５）そのもの
であることを意味している。この値は比較器１２でＶｒ
と比較される。O12 (1) + [X (2) -Y (2)] +
[X (3) -Y (1)] + [X (4) -Y (4)] +
[X (5) -Y (3)] This is further represented by O12 (3) + [X (4) -Y (3)] + [X (5)-
Y (4)]. The above expression means that O12 (5) is itself. This value is Vr
Is compared to

【００５８】一方、積分器１１は、 Ｏ１１（３）＋〔Ｘ（４）−Ｙ（４）〕＋〔Ｘ（５）＋
Ｙ（３）〕 なる演算を行う。今回は積分器１１の方が誤ったことに
なる。以上の演算を行うために、ブロックＢＫ１は以下
の動作を行う。つまり、ＳＣ３１とＳＣ４１は時刻＝Ｔ
３からＴ４では、４選択スイッチＳＷ３１及びＳＷ４１
はアナログ入力に接続され、２選択スイッチＳＷ３２及
びＳＷ４２はＶｒに接続されるため、アナログ入力Ｘ
（４）をサンプルすることになる。時刻＝Ｔ４からＴ５
では、４選択スイッチＳＷ３１及びＳＷ４１はオープン
になるため、そのままアナログ入力Ｘ（４）の値をホー
ルドすることになる。On the other hand, the integrator 11 calculates O11 (3) + [X (4) -Y (4)] + [X (5) +
Y (3)]. This time, the integrator 11 is wrong. To perform the above operation, the block BK1 performs the following operation. That is, SC31 and SC41 are time = T
From 3 to T4, the 4-selection switches SW31 and SW41
Is connected to the analog input, and the 2-selection switches SW32 and SW42 are connected to Vr.
(4) will be sampled. Time = T4 to T5
In this case, since the 4-selection switches SW31 and SW41 are open, the value of the analog input X (4) is held as it is.

【００５９】また、ＳＣ３２とＳＣ４２は、時刻＝Ｔ３
からＴ５では、３選択スイッチＳＷ３３及びＳＷ４３は
アナログ入力に接続され、２選択スイッチＳＷ３４及び
ＳＷ４４はＶｒに接続されるため、アナログ入力Ｘ
（５）をサンプルすることになる。次に、ＳＣ３２及び
ＳＣ４２は、時刻＝Ｔ５からＴ７では、ディジタル出力
Ｙ（３）＝Ｈであったとすると、３選択スイッチＳＷ３
３及びＳＷ４３は＋Ｖｒに接続される。一方、２選択ス
イッチＳＷ３２及びＳＷ４２は積分器１１及び１２の入
力に接続される。これによって、積分器１１及び積分器
１２は、〔Ｘ（５）−（＋Ｖｒ）〕を積分することにな
る。つまり、１クロック前のアナログ入力Ｘ（５）とデ
ィジタル出力Ｙ（３）との差分である〔Ｘ（５）−Ｙ
（３）〕なる演算を行う。Further, SC32 and SC42 are set at time = T3
From T5 to T5, the 3-selection switches SW33 and SW43 are connected to the analog input, and the 2-selection switches SW34 and SW44 are connected to Vr.
(5) will be sampled. Next, assuming that the digital output Y (3) = H from time = T5 to T7, the SC32 and SC42 have the three-selection switch SW3.
3 and SW43 are connected to + Vr. On the other hand, the two selection switches SW32 and SW42 are connected to the inputs of the integrators 11 and 12. Thus, the integrators 11 and 12 integrate [X (5)-(+ Vr)]. That is, [X (5) -Y is the difference between the analog input X (5) and the digital output Y (3) one clock before.
(3)].

【００６０】一方、ＳＣ３１とＳＣ４１は時刻＝Ｔ５か
らＴ７では、４選択スイッチＳＷ３１は＋Ｖｒに、ＳＷ
４１も＋Ｖｒに接続される。同時に、２選択スイッチＳ
Ｗ３２及びＳＷ４２は積分器１１及び１２の入力に接続
される。このため、積分器１１及び１２はそれぞれ〔Ｘ
（４）−（＋Ｖｒ）〕及び〔Ｘ（４）−（−Ｖｒ）〕を
積分することになる。On the other hand, from time = T5 to T7, the 4-selection switch SW31 is set to + Vr, and the switches SW31 and SC41 are set to + Vr.
41 is also connected to + Vr. At the same time, two-select switch S
W32 and SW42 are connected to the inputs of integrators 11 and 12. Therefore, the integrators 11 and 12 each have [X
(4)-(+ Vr)] and [X (4)-(-Vr)] are integrated.

【００６１】これらは、積分器１１でＹ（４）＝Ｈの場
合の積分を、積分器１２でＹ（４）＝Ｈの場合と、前回
の積分モードＡで発生した誤りを訂正する積分を行うこ
とを意味する。つまり、積分器１１は〔Ｘ（４）＋Ｙ
（４）〕なる演算を行い、積分器１２はアナログ入力Ｘ
（４）とディジタル出力Ｙ（４）との差分と、前回の積
分モードＡで発生した誤りを訂正する、〔Ｘ（４）−Ｙ
（４）−２＊Ｙ（２）〕なる演算を行う。These are the integration when Y (4) = H by the integrator 11, the integration when Y (4) = H by the integrator 12, and the integration for correcting the error generated in the previous integration mode A. Means to do. That is, the integrator 11 calculates [X (4) + Y
(4)], and the integrator 12 outputs the analog input X
The difference between (4) and the digital output Y (4) and the error generated in the previous integration mode A are corrected, [X (4) -Y
(4) −2 * Y (2)].

【００６２】以上のような演算を行えば、積分モードの
開始時には、まだ決定されていないディジタル出力も積
分できることになる。また、誤った方の積分器は、次の
積分モードで訂正することもできる。なお、本発明は上
記実施例に限定されるものではなく、本発明の趣旨に基
づいて種々の変形が可能であり、これらを本発明の範囲
から排除するものではない。By performing the above calculations, digital outputs that have not yet been determined can be integrated at the start of the integration mode. Also, the wrong integrator can be corrected in the next integration mode. It should be noted that the present invention is not limited to the above embodiment, and various modifications can be made based on the gist of the present invention, and these are not excluded from the scope of the present invention.

【００６３】[0063]

【発明の効果】以上、詳細に説明したように、本発明に
よれば、積分器のセトリングタイムを改善することな
く、サンプリング周波数を４倍に高くすることができ、
結果として精度良くＡＤ変換することができる。As described above, according to the present invention, the sampling frequency can be quadrupled without improving the settling time of the integrator.
As a result, AD conversion can be performed with high accuracy.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例を示すΔΣ方式ＡＤコンバ
ータの構成図である。FIG. 1 is a configuration diagram of a ΔΣ AD converter according to a first embodiment of the present invention.

【図２】本発明の第１実施例を示すΔΣ方式ＡＤコンバ
ータのブロックＢＫ１の回路構成図である。FIG. 2 is a circuit configuration diagram of a block BK1 of the ΔΣ AD converter according to the first embodiment of the present invention.

【図３】本発明の第１実施例を示すΔΣ方式ＡＤコンバ
ータの４選択、３選択及び２選択スイッチの状態を示す
図である。FIG. 3 is a diagram illustrating states of four-selection, three-selection, and two-selection switches of the ΔΣ AD converter according to the first embodiment of the present invention.

【図４】本発明の第１実施例を示すΔΣ方式ＡＤコンバ
ータの動作を表すタイムチャートである。FIG. 4 is a time chart illustrating an operation of the ΔΣ AD converter according to the first embodiment of the present invention.

【図５】本発明の第２実施例を示すΔΣ方式ＡＤコンバ
ータの４選択、３選択及び２選択スイッチの状態を示す
図である。FIG. 5 is a diagram showing states of four-selection, three-selection, and two-selection switches of a ΔΣ AD converter according to a second embodiment of the present invention.

【図６】従来のΔΣ方式ＡＤコンバータの回路構成図で
ある。FIG. 6 is a circuit diagram of a conventional ΔΣ AD converter.

【図７】従来のΔΣ方式ＡＤコンバータの３選択及び２
選択スイッチの状態を示す図である。FIG. 7 shows three selections and two selections of a conventional ΔΣ AD converter.
It is a figure showing the state of a selection switch.

【図８】従来のΔΣ方式ＡＤコンバータの動作を表すタ
イムチャートである。FIG. 8 is a time chart showing the operation of a conventional ΔΣ AD converter.

【符号の説明】[Explanation of symbols]

１，２ ΔΣ方式ＡＤコンバータ ３ マルチプレクサ（ＭＵＬＴ） ４ スイッチ制御回路 ＳＷ１１，ＳＷ２１，ＳＷ３１，ＳＷ４１ ４選択ス
イッチ ＳＷ１２，ＳＷ１４，ＳＷ２２，ＳＷ２４，ＳＷ３２，
ＳＷ３４，ＳＷ４２，ＳＷ４４ ２選択スイッチ ＳＷ１３，ＳＷ２３，ＳＷ３３，ＳＷ４３ ３選択ス
イッチ ＳＣ１１、ＳＣ２１、ＳＣ３１、ＳＣ４１ スイッチ
ト・キャパシタ（キャパシタの両端に４選択スイッチと
２選択スイッチを持つ） ＳＣ１２、ＳＣ２２、ＳＣ３２、ＳＣ４２ スイッチ
ト・キャパシタ（キャパシタの両端に３選択スイッチと
２選択スイッチを持つ） ＩＮＴ１１、ＩＮＴ１２ 積分器 ＣＯＭ１１，１２ 比較器 Ｖｒ 基準レベル（基準電位） ＋Ｖｒ アナログ入力の正の最大振幅レベル −Ｖｒ アナログ入力の負の最大振幅レベル1, 2 ΔΣ type AD converter 3 Multiplexer (MULT) 4 Switch control circuit SW11, SW21, SW31, SW41 4 Selection switch SW12, SW14, SW22, SW24, SW32,
SW34, SW42, SW44 2 selection switches SW13, SW23, SW33, SW43 3 selection switches SC11, SC21, SC31, SC41 Switched capacitors (having 4 selection switches and 2 selection switches at both ends of the capacitors) SC12, SC22, SC32, SC42 Switched capacitor (having 3 and 2 selection switches at both ends of the capacitor) INT11, INT12 Integrator COM11, 12 Comparator Vr Reference level (reference potential) + Vr Maximum positive amplitude level of analog input −Vr Analog input Negative maximum amplitude level of

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】（ａ）アナログ入力信号を入力するための
アナログ入力端子と、（ｂ）サンプリング・クロックを
入力するためのサンプリング・クロック入力端子と、
（ｃ）前記サンプリング・クロックの２クロック毎に前
記アナログ入力信号を第１のディジタル信号に変換する
第１のΔΣ方式ＡＤ変換器と、（ｄ）該第１のΔΣ方式
ＡＤ変換器とは１クロック分ずらし、かつ前記サンプリ
ング・クロックの２クロック毎に前記アナログ入力信号
を第２のディジタル信号に変換する第２のΔΣ方式ＡＤ
変換器と、（ｅ）前記第１のディジタル信号と前記第２
のディジタル信号を前記サンプリング・クロックの１ク
ロック毎に適宜交互に選択してディジタル出力信号を出
力する第１のマルチプレクサと、（ｆ）前記ディジタル
出力信号により前記第１のΔΣ方式ＡＤ変換器と前記第
２のΔΣ方式ＡＤ変換器のサンプリング動作と積分演算
を制御するスイッチ制御回路を有することを特徴とする
ΔΣ方式ＡＤ変換装置。1. An analog input terminal for inputting an analog input signal, and a sampling clock input terminal for inputting a sampling clock.
(C) a first ΔΣ AD converter that converts the analog input signal into a first digital signal every two clocks of the sampling clock; and (d) the first ΔΣ AD converter is one. A second ΔΣ AD which shifts the analog input signal into a second digital signal by shifting the clock by two clocks and every two sampling clocks
A converter, and (e) the first digital signal and the second digital signal.
A first multiplexer for appropriately selecting the digital signal of the sampling clock for each sampling clock and outputting a digital output signal; (f) the first ΔΣ AD converter based on the digital output signal; A ΔΣ AD converter having a switch control circuit for controlling a sampling operation and an integration operation of a second ΔΣ AD converter. 【請求項２】 請求項１記載のΔΣ方式ＡＤ変換装置に
おいて、前記ΔΣ方式ＡＤ変換器は、２組のスイッチト
・キャパシタ積分器及び比較器と、前記２つの比較器の
出力のうち適切な方を適宜選択できる第２のマルチプレ
クサを含むΔΣ方式ＡＤ変換装置。2. The ΔΣ AD converter according to claim 1, wherein the ΔΣ AD converter includes two sets of a switched capacitor integrator and a comparator, and an appropriate one of outputs of the two comparators. .DELTA..SIGMA. A / D converter including a second multiplexer capable of appropriately selecting one of them. 【請求項３】 請求項１記載のΔΣ方式ＡＤ変換装置に
おいて、前記スイッチト・キャパシタ積分器の一方は、
前記スイッチ制御回路により制御されることにより、前
記サンプリング・クロックの１クロック前の前記アナロ
グ入力信号をサンプリングし、前記ディジタル出力信号
を差し引くように、また、前記アナログ入力信号をサン
プリングし、前記ディジタル出力信号を差し引くように
積分演算でき、前記スイッチト・キャパシタ積分器の他
方は、同じく前記スイッチ制御回路により制御されるこ
とにより、前記サンプリング・クロックの１クロック前
の前記アナログ入力信号をサンプリングし、前記ディジ
タル出力信号を差し引くように、また、前記アナログ入
力信号をサンプリングし、前記ディジタル出力信号を加
えるように積分演算できるようにしたΔΣ方式ＡＤ変換
装置。3. The ΔΣ AD converter according to claim 1, wherein one of said switched capacitor integrators comprises:
Under the control of the switch control circuit, the analog input signal is sampled one clock before the sampling clock, the digital output signal is subtracted, and the analog input signal is sampled. The other of the switched capacitor integrators is also controlled by the switch control circuit, thereby sampling the analog input signal one clock before the sampling clock, and A delta-sigma AD converter capable of performing an integration operation so as to subtract a digital output signal, sample the analog input signal, and add the digital output signal. 【請求項４】 請求項１記載のΔΣ方式ＡＤ変換装置に
おいて、前記スイッチト・キャパシタ積分器は、前記ス
イッチ制御回路により制御されることにより、サンプリ
ング動作と積分演算を相補的に動作できるようにしたΔ
Σ方式ＡＤ変換装置。4. The ΔΣ AD converter according to claim 1, wherein the switched capacitor integrator is controlled by the switch control circuit so that the sampling operation and the integration operation can be performed in a complementary manner. Δ
Σ method AD converter.