JP3750757B2

JP3750757B2 - Digital-analog conversion method and digital-analog converter

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Publication number: JP3750757B2
Application number: JP21470696A
Authority: JP
Inventors: 謙治根本
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 1996-08-14
Filing date: 1996-08-14
Publication date: 2006-03-01
Anticipated expiration: 2016-08-14
Also published as: JPH1065543A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ変換方法および変換器に係わり、特に、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑え、高精度のデジタル・アナログ変換手段を提供する技術に関する。
【０００２】
【従来の技術】
従来から、１６ビット程度の精度を有する高精度デジタル・アナログ変換器（以下、適宜単に「ＤＡＣ」と記す）を実現するための様々な方式が提案されており、そのうちの多くのものは実用化されている。
【０００３】
実用化されたＤＡＣの内で、ＣＭＯＳプロセスを用いて同一半導体基板上に集積化して製造したＤＡＣとしては、ΔΣ変調方式を採用して製造した、いわゆる１ビット方式と称されるＤＡＣが代表的である。しかし、ΔΣ変調方式を採用して製造したＤＡＣは、オーバーサンプリングをせずには使用できないため、必ずインターポレーションを行うためのデジタルフィルタを、ＤＡＣの前段に配置しなければならない。よって、ＤＡＣの前段に配置したデジタルフィルタ、および、ΔΣ変調器の周波数特性の影響を受けてしまい、デジタルコードが入力されても、これに対する出力が入力コードに１対１に対応せず、また、デジタルコードの入力から出力まで大きな遅延が発生してしまう。このような欠点を持たずに、高い精度を有するＤＡＣとして現在提案されているＤＡＣは、レーザトリミング等のトリミング処理を行って製造するか、あるいは、何らかのキャリブレーションを必要とするのが実情である。
【０００４】
また、１０ビット程度の精度でよければ、上述したようなトリミングやキャリブレーションを必要とせず、ＣＭＯＳプロセスを用いて同一半導体基板上に集積が可能なＤＡＣが、各種提案されている。そのうちの一つとして、スイッチト・キャパシタ回路を用いた「アルゴリズミックＤＡＣ」が良く知られている。
【０００５】
このＤＡＣで行うデジタル・アナログ変換（以下、適宜単に「ＤＡ変換」と記す）方式は、次に示す（１）式を、スイッチト・キャパシタ回路を用いて実現したものである。
【０００６】
【数１】

【０００７】
ここでＶ（ｘ）は、変換対象となるデジタルコードを構成する、夫々のビットの値により定まる値をとる関数であり、ユニポーラコードの場合、「Ｘ＝１の時、Ｖ（ｘ）＝ＶREFP」、「Ｘ＝０の時、Ｖ（ｘ）＝ＶREFN」の２値となる。
【０００８】
なお、最上位ビット、最下位ビットを夫々、「ＭＳＢ」、「ＬＳＢ」としている。
また、バイポーラコード、特に、「Sign＋Magnitude コード」であれば、「ＭＳＢ＝０」でＸ＝１の時、Ｖ（ｘ）＝ＶREFP、Ｘ＝０の時、Ｖ（ｘ）＝０となり、また、「ＭＳＢ＝１」でＸ＝１の時、Ｖ（ｘ）＝ＶREFN、Ｘ＝０の時、Ｖ（ｘ）＝０となり、結局、Ｖ（ｘ）は「ＶREFP」、「０」、「ＶREFN」の３値となる。なお、このときＶREFPとＶREFNとの間には「ＶREFP＝−ＶREFN」なる関係がある。
【０００９】
さて、（１）式で示されるようなＤＡ変換を実現する回路としては、「サイクッリック方式」、「パイプライン方式」あるいは、それらを組み合わせたものが存在する。そこで、図６に、サイクッリック方式アルゴリズミックＤＡＣの構成図を示し、図７にパイプライン方式アルゴリズミックＤＡＣの構成図を示し、夫々の動作タイミング図を図８、９に示し、これらの図面を参照しながら、以下に「サイクッリック方式」、「パイプライン方式」の動作原理について説明する。
【００１０】
なお、以下の説明において、全てのアナログスイッチは、制御信号が「Ｈ（ハイレベル）」の時にオン状態となり、「Ｌ（ローレベル）」の時にオフ状態になるものとする。また、ＤＡＣを構成するオペアンプの利得は、十分大きいものと仮定する。
（１）サイクリック方式アリゴリズミックＤＡＣ
図６、図８を参照して、ＤＡＣの動作を説明する。
【００１１】
図６に示すサイクリック方式アリゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ₁）に変換するユニットＤＡＣ１と、ユニットＤＡＣ１の出力をサンプルホールドするサンプルホールド回路２と、サンプルホールド回路２の出力をサンプルホールドするサンプルホールド回路３と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路６０とを有する。さらに、ユニットＤＡＣ１は、オペアンプ６１の反転端子に接続された２つの容量素子Ｃ₁、Ｃ₂と、アナログスイッチ６２、６３、６４、６５、６６、６７、６８とを備えている。アナログスイッチ６２、６５、６６は、クロックφ₁によって、また、アナログスイッチ６３、６４は、クロックφ₂によって制御されて、オン・オフする。アナログスイッチ６７は、入力端子（Ｖ_IN）に接続され、クロックφ_initによって接地点との接続状態が制御され、また、アナログスイッチ６８は、クロックφ_convによって制御されている。なお、アナログスイッチ６５に接続される入力端子に、デジタル信号Ｖ_DINが入力される。
【００１２】
サンプルホールド回路２は、オペアンプ７０の反転端子に接続された容量素子Ｃ_S1と、アナログスイッチ６９、７１、７２とを備えており、アナログスイッチ７１は、クロックφ₁によってオン・オフ制御され、また、アナログスイッチ６９、７２は、クロックφ₁φ₂によってオン・オフ制御され、本回路はユニットＤＡＣ１の出力Ｖ₁をサンプルホールドして、Ｖ₂として出力する。さらに、サンプルホールド回路３は、負帰還接続されたオペアンプ７５の非反転端子に接続された容量素子Ｃ_S3と、アナログスイッチ７６とを備えており、アナログスイッチ７６は、クロックφ_sampよってオン・オフ制御され、本回路はサンプルホールド回路２の出力Ｖ₂をサンプルホールドして、Ｖ_OUTとして出力する。
【００１３】
また、クロックφ₁、φ₂、φ_sampのタイミングチャートは、図８のように示され、φ₁とφ₂が交互にレベル変化すると共に、時間間隔Ｔ毎にφ_sampが所定時間「（１／４）・Ｔ」だけハイレベルになる。なお、φ_initは、初期時にのみハイレベルとなるように供給される。
【００１４】
まず、ユニットＤＡＣ１の動作について説明する。
「φ₁＝Ｈ、φ₂＝Ｌ」のサンプル期間では、アナログスイッチ６２、６５、６６のみがオン状態になるため、オペアンプ６１は、ボルテージ・フロアとなり、オペアンプ６１の反転入力端子の電圧は、オペアンプ６１の入力換算オフセット電圧Ｖ_OFFと等しくなる。また、アナログスイッチ６５、６６がオンしているので容量素子Ｃ₁、Ｃ₂の入力側の電圧は夫々、Ｖ_IN、Ｖ_DINとなる。よって、容量素子Ｃ₁、Ｃ₂に蓄えられる電荷Ｑ₁、Ｑ₂は、それぞれ、以下のようになる。
【００１５】
Ｑ₁＝Ｃ₁・（Ｖ_IN−Ｖ_OFF）、Ｑ₂＝Ｃ₂・（Ｖ_DIN−Ｖ_OFF）。
次に、「φ₁＝Ｌ、φ₂＝Ｈ」のホールド期間では、アナログスイッチ６３、６４のみがオン状態になり、電荷Ｑ₁、Ｑ₂は保存されるので、電荷保存則より次式が成立する。
（Ｃ₁＋Ｃ₂）・（Ｖ₁−Ｖ_OFF）＝Ｃ₁・（Ｖ_IN−Ｖ_OFF）＋Ｃ₂・（Ｖ_DIN−Ｖ_OFF）
よって、Ｖ₁は、次に示す（２）式のようになる。
【００１６】
【数２】

【００１７】
ここで、Ｃ₁＝Ｃ₂とすると、（２）式は（３）式のように書き換えられ、次のようになる。
【００１８】
【数３】

【００１９】
このように、ユニットＤＡＣ１は、クロックφ₁、φ₂が交互に変化することによって、デジタル信号Ｖ_DINに「１／２」を乗じて、ＤＡ変換を行う。
次に、サンプルホールド回路２の動作を説明する。
【００２０】
サンプルホールド回路２の基本動作はユニットＤＡＣと同様であるが、制御信号φ₁、φ₂の位相が逆であるので、「φ₁＝Ｌ、φ₂＝Ｈ」で、アナログスイッチ６９、７２がオン状態になってオペアンプ７０が、ボルテージ・フロアとなるため、サンプル期間となり、一方、「φ₁＝Ｈ、φ₂＝Ｌ」では、アナログスイッチ７１のみがオン状態になって、ホールド期間となる。ホールド期間における出力Ｖ₂は、（２）式中のＣ₁をＣ_S1に置き換え、Ｃ₂＝０としたもので表されるので、出力Ｖ₂は、次に示す（４）式のように表される。
【００２１】
【数４】

【００２２】
このように、サンプルホールド回路２は、ユニットＤＡＣ１の出力Ｖ₁をサンプルホールドして、出力Ｖ₂としている。
次に、最終的な出力電圧Ｖ_OUTを出力する場合、その出力は連続的な波形とならなくてはならないため、サンプルホールド回路２のみではφ₂＝Ｈの時に「０」を出力してしまうので他の回路を設ける必要があるが、この回路が、サンプルホールド回路３である。
【００２３】
サンプルホールド回路３は、φ_samp＝Ｈの時、アナログスイッチ７６がオン状態になるので、Ｖ₂をサンプルすると同時にＶ₂を出力する。そして、φ_samp＝Ｌの時、アナログスイッチ７６がオフ状態にして、この電圧をホールドする。
【００２４】
次に、ＤＡＣ全体の動作について説明する。
入力コード（デジタル信号）に準ずる入力電圧はＶ_DINとして入力され、入力コードを構成するビット単位のデータ毎に、即ち、ＬＳＢからＭＳＢへと、データに相当する電圧が入力される。変換処理は、ＬＳＢから開始され、変換開始時のみ、クロックφ_INIT、φ_convが夫々、φ_INIT＝Ｈ、φ_conv＝Ｌ（通常、φ_INIT＝Ｌ、φ_conv＝Ｈ）となり、Ｖ_IN＝０である。このときＶ_DIN＝Ｖ（ＬＳＢ）となり、この値はユニットＤＡＣ１により１／２倍され、出力Ｖ₁はＶ₁＝（１／２）・Ｖ（ＬＳＢ）となる。この電圧はサンプルホールド回路２によりサンプルホールドされるので、ホールド出力Ｖ₂はＶ₂＝Ｖ₁となる。
【００２５】
次に、「ＬＳＢ＋１」ビットの変換が行われるが、以降変換が終了するまで、φ_INIT＝Ｌ、φ_conv＝Ｈとなり、Ｖ_IN＝Ｖ₁となる。さて、「ＬＳＢ＋１」ビットの変換時には、Ｖ_IN＝Ｖ₁、Ｖ_DIN＝Ｖ（ＬＳＢ＋１）であるので、ＬＳＢ変換時と同様に考え、Ｖ₂＝Ｖ₁＝１／２Ｖ（ＬＳＢ）＋（１／２）²・Ｖ（ＬＳＢ＋１）となる。
【００２６】
同様に、ＭＳＢまで変換を行うと、出力Ｖ₂は（１）式と一致する。このときの電圧値Ｖ₂を、サンプルホールド回路３がサンプルして、該サンプリング電圧を次の変換が終了するまでホールドする。以上の動作を繰り返し行うことによって、デジタル・アナログ変換が行われる。以上が、サイクリック方式アリゴリズミックＤＡＣの動作概要である。
（２）パイプライン方式アリゴリズミックＤＡＣ
次に、パイプライン方式アリゴリズミックＤＡＣの動作について説明する。
【００２７】
図７、図９を参照して、ＤＡＣの動作を説明する。
図７に示すパイプライン方式アリゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ₁）に変換する第１のユニットＤＡＣ１（１０）、および、第２のユニットＤＡＣ２（２０）を複数組備え、さらに、ユニットＤＡＣ２（５０）の出力をサンプルホールドするサンプルホールド回路３と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路８０とを有する。さらに、ユニットＤＡＣ１（１０）は、オペアンプ８１の反転端子に接続された２つの容量素子Ｃ₁₁、Ｃ₁₂と、アナログスイッチ８２、８３、８４、８５、８６とを備えている。アナログスイッチ８２、８５、８６は、クロックφ₁によって、また、アナログスイッチ８３、８４は、クロックφ₂によって制御されて、オン・オフする。アナログスイッチ８５は、クロックφ₁によって接地点との接続状態が制御され、また、アナログスイッチ８６に接続される入力端子に、ＬＳＢに対する電圧Ｖ_LSB（ｎＴ）が入力される。なお、ｎＴ（ｎは整数）は、ある時刻を表現している。また、ユニットＤＡＣ２（２０）は、オペアンプ９０の反転端子に接続された２つの容量素子Ｃ₂₁、Ｃ₂₂と、アナログスイッチ９１、９２、９３、９４、９５とを備えている。アナログスイッチ９２、９３は、クロックφ₁によって、また、アナログスイッチ９１、９４、９５は、クロックφ₂によって制御されて、オン・オフする。アナログスイッチ９４は、クロックφ₂によって、ユニットＤＡＣ１（１０）との接続状態が制御され、また、アナログスイッチ９５に接続される入力端子に、「ＬＳＢ＋１」ビットに対する電圧Ｖ_{LSB + 1}（（ｎ−１）Ｔ）が入力される。図では、ユニットＤＡＣ１（４０）、ユニットＤＡＣ２（５０）の夫々に、「ＭＳＢ−１」ビット、「ＭＳＢ」ビットに対する電圧が入力されるようになっている。
【００２８】
さて、パイプライン方式も原理的にはサイクリック方式と同様に動作するが、前述したサイクリック方式で同一のユニットＤＡＣを繰り返し使用していたのに対し、パイプライン方式ではユニットＤＡＣを直列に接続している。
【００２９】
なお、図９に示すように、クロックφ₁、φ₂は単位時間ごとに交互に変化するとともに、サンプルホールド回路３の制御信号φ_sampも単位時間ごとに、ハイレベルとローレベルとの間を交互に変化する。そして、ユニットＤＡＣ１では、「φ₁＝Ｈ、φ₂＝Ｌ」でサンプル期間となるとともに、「φ₁＝Ｌ、φ₂＝Ｈ」でホールド期間となる。一方、ユニットＤＡＣ２では、逆の動作をする。
【００３０】
パイプライン方式では、サイクリック方式で用いたサンプルホールド回路２は必要なく、次段のユニットＤＡＣがサンプルホールド回路を兼用することができる。このとき、ユニットＤＡＣの制御信号φ₁、φ₂の位相は一段毎に反転する。パイプライン方式では、ＬＳＢから順に、変換電圧をＭＳＢ側へと伝搬していくので、ｍビットＤＡＣを想定した時、ある時間ｎＴでの各ユニットＤＡＣの入力電圧は、ユニポーラの場合、以下のようになる。
【００３１】
Ｖ_LSB＝Ｖ_LSB（ｎＴ）
Ｖ_{LSB +1}＝Ｖ_LSB（（ｎ−１）Ｔ）
ＶLSB ₊₂＝Ｖ_LSB（（ｎ−２）Ｔ）
…、…、…、
Ｖ_MSB-1＝Ｖ_MSB-1 （（ｎ−ｍ＋２）Ｔ）
Ｖ_MSB＝Ｖ_MSB（（ｎ−ｍ＋１）Ｔ）。
【００３２】
このようにして、パイプライン方式アリゴリズミックＤＡＣはＤＡ変換動作を行う。
なお、サイクリック方式アリゴリズミックＤＡＣは回路規模が小さく、消費電流も小さいが、変換速度が遅いということ、また、パイプライン方式アリゴリズミックＤＡＣは変換速度が速いが、回路規模が大きく、消費電流も大きいことが知られている。
【００３３】
【発明が解決しようとする課題】
ところで、上述したようなアルゴリズミックＤＡＣを用いることによって、原理的には誤差のないＤＡ変換が可能であるが、実際には様々な要因により高精度なＤＡＣを実現することは難しい。ＤＡＣの高精度化を妨げる要因を具体的に列挙すると以下のようになる。
（１）ユニットＤＡＣ、サンプル・ホールド回路に用いているオペアンプの利得が理想値、即ち、無限大値とはならずに有限値であること。
（２）オペアンプには、オフセット電圧が存在すること。
（３）ユニットＤＡＣやサンプル・ホールド回路が備えるアナログスイッチから、フィードスルーノイズが発生すること。
（４）バイポーラコード入力タイプの場合、ＶREFPとＶREFNの間に絶対値のずれ量が存在すること。
（５）ユニットＤＡＣ内で、「１／２」の係数を決定している容量のミスマッチ、即ち、容量値に差が存在することによる係数誤差が発生すること。
【００３４】
次に、上記の（１）〜（５）の高精度化阻止要因に対する、対処方法等について検討してみると以下のようになる。
（１）オペアンプの利得が有限値であることは、所望の精度（ビット数）を達成するのに必要な利得を有するオペアンプを使用することにより、高精度化の阻止要因でなくすることが可能となる。例えば、１６ビット精度を得るためには、約１００（ｄＢ）の利得を有するオペアンプが必要であるが、この利得値は、ＣＭＯＳプロセスで製造するオペアンプで、十分実現可能な値である。
（２）従来技術でも述べたように、オフセットキャンセルタイプのユニットＤＡＣ、および、サンプル・ホールド回路を用いることにより、オペアンプが有するオフセット電圧の影響を除去できるため、オフセット電圧は必ずしも高精度化の阻止要因とはならない。
（３）通常、フィードスルーノイズは、信号に依存しないＤＣ的な成分と、信号依存する成分との和であると考えられるが、ＤＣ的な成分および信号依存成分中の信号レベルに対し、偶関数となる成分は、全作動回路を用いることにより、正側と負側のミスマッチがなければキャンセルできることが知られている。このため、フィードスルーノイズが、入力信号に対し偶関数となるように、各種の方法が提案されているが、図６に示したユニットＤＡＣ１を用いて説明を行う。
【００３５】
一般に、フィードスルーノイズ対策として、クロックの位相を次のようにすることが知られている。
即ち、クロックφ₁によって制御されるアナログスイッチのうち、オペアンプの反転入力端子と出力端子間に接続されているアナログスイッチを、他のアナログスイッチよりも先にオフ状態にするようにアナログスイッチのオン・オフ状態を制御するものとする。このようにスイッチング制御することにより、容量素子Ｃ₁、Ｃ₂に保存されるフィードスルーノイズによる電荷は、前記のオペアンプの反転入力端子と出力端子間に接続されているアナログスイッチだけになる。このアナログスイッチがオフするときは、アナログスイッチの両端の電圧は、グランド電圧と一致しているが、フィードスルーノイズは、アナログスイッチの両端の電圧に依存するので、スイッチ制御を上記のように行うことにより、信号依存するフィードスルーノイズを大幅に抑制することができる。さらに、上記の方法で除去しきれない、微小レベルの信号依存するフィードスルーノイズを考えると、このノイズはアナログスイッチからみた回路のインピーダンスに依存して発生するので、Ｖ_IN、Ｖ_DINに接続されているアナログスイッチのオン抵抗値を信号レベルに対し偶関数、つまり、入力信号の絶対値が等しければオン抵抗が等しくなるように、ＣＭＯＳのアナログスイッチを用いることにより、この信号依存するフィードスルーノイズによる電荷は偶関数となる。このようにスイチイング制御することにより、フィードスルーノイズは大幅に低減できるため、フィードスルーノイズの発生は必ずしも高精度化の阻止要因とはならない。
（４）いわゆる全作動回路を用いると、入力電圧の絶対値は、常に、ＶREFP−ＶREFNとなるので、この誤差要因はキャンセルされ、ＶREFPとＶREFNの間に絶対値のずれ量が存在することは、必ずしも高精度化の阻止要因とはならない。
（５）ＣＭＯＳプロセスにより同一容量値を有する容量素子を製造した場合、通常、容量比のミスマッチの精度は２層ポリシリコンを電極とした場合（ダブルポリシリコンプロセス）、１（％）未満であり、ポリシリコン層とアルミ配線層を電極とした場合（シングルシリコンプロセス）には、約１（％）程度となる。
【００３６】
図６、７に示したユニットＤＡＣに用いる容量素子間に容量比誤差が存在する場合について、３ビットパイプライン方式ＤＡＣを例にとり、定量的な誤差解析行う。
【００３７】
まず、以下の条件を仮定する。
Ｃ_i1＋Ｃ_i2＝２Ｃ_i0
Ｃ_i1＝Ｃ_i0（１−α_i）
Ｃ_i2＝Ｃ_i0（１＋α_i）
ここで、α_iは容量比のミスマッチである。
【００３８】
また、オペアンプの利得は無限大であり、フィードスルーノイズによる電荷量を「ΔＱ_i」と仮定する（ΔＱ_iはサンプル期間終了時の発生するものとし、ホールド期間終了時に発生するフィードスルーノイズは次段に伝搬しないものとする）。また、添字の「ｉ」はビットを表し、「ＬＳＢ＝１、ＬＳＢ＋１＝２、…、」とする。
【００３９】
このとき、ＬＳＢの変換終了後のＶ₁は、次のように（５）式で与えられることになる。
【００４０】
【数５】

【００４１】
同様な計算を行い、３ビット目の出力Ｖ₃は次のように（６）式で与えられることになる。
【００４２】
【数６】

【００４３】
（６）式を参照すれば分かるように、容量比誤差の１次の項が出力に現れるので、オーダ的には、誤差がパーセントオーダであれば、出力もパーセントのオーダで誤差を持つことになる。
【００４４】
図６に示したユニットＤＡＣの容量比誤差αが、α＝０．０１（即ち、容量素子Ｃ₁、Ｃ₂の容量比誤差が１（％））の場合、サイクリック方式を用いた８ビットＤＡＣのＩＮＬ特性を図１０に示す。図１０では、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．６（ＬＳＢ）程度の誤差が生じていることが分かる。
【００４５】
また、容量比誤差α＝−０．０１のときのＩＮＬ特性を図１１に示す。図１１も、図１０と同様に、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．６（ＬＳＢ）程度の誤差が生じていることが分かる。この条件ではＩＮＬ誤差は約０．６ＬＳＢ、ＤＮＬ誤差は、約１．２ＬＳＢであり、１（％）の容量比誤差では、８ビット程度の精度しか確保できず、１０ビットの精度を持つＤＡＣを実現するためには、容量比誤差をは約０．２（％）以下にしなければならなくなる。
【００４６】
すなわち、ＣＭＯＳプロセスを用いたスイッチト・キャパシタ回路による、アルゴリズミックＤＡＣでは、１０ビット以上の精度を確保する事は非常に難しいという問題があった。
【００４７】
上述したように、（１）〜（４）の要因による精度の劣化は、全作動回路を用いること等により１６ビット精度程度まで改善することができる。しかしながら（５）の容量比誤差の発生のために生じる係数誤差のため、１０ビット程度の精度のＤＡＣしか実現できなかった。
【００４８】
したがって、従来技術で説明したように述べたように、集積化された出力と入力コードが１対１に対応したデジタル・アナログ変換器を実現するためには、トリミングやキャリブレーション等を用いなくてはならず、製造コストの増加等ヲ招く未解決の問題があった。
【００４９】
そこで、本発明の目的は、複雑な製造プロセスを用いずに、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換を実現する提供することにある。
【００５０】
上記目的を達成するために、請求項１記載の発明によれば、デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を第２の容量素子に入力するステップと、
前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求めるステップと、
前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力するステップと、
前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求めるステップと、
第１及び第２の変換値同士を減算して出力するステップとを含む、デジタル・アナログ変換方法が提供される。
【００５２】
さらに、請求項２記載の発明によれば、デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を前記第２の容量素子に入力し、前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力する切り替え部と、前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求め、前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求める変換部と、を備えるユニットＤＡＣ回路と、第１及び第２の変換値同士を減算して出力する減算回路と、減算された値をサンプルホールドするサンプルホールド回路と、を含むアナログ・デジタル変換器が提供される。
【００５３】
さらに具体的には、請求項３記載のように、デジタルコードに対応するデジタル信号および所定の信号を入力し、加算された信号を変換出力するユニットＤＡコンバータを１以上有するデジタル・アナログ変換器において、
前記ユニットＤＡコンバータは、前記デジタル信号と前記所定の信号の夫々をサンプルする第１の容量素子と、前記デジタル信号とは逆極性のデジタル信号と前記所定の信号の夫々をサンプルする第２の容量素子と、前記第１の容量素子への入力を前記デジタル信号と前記所定の信号とで切り替え、且つ前記第２の容量素子への入力を前記逆極性のデジタル信号と前記所定の信号とで切り替える切り替え手段と、該切り替え手段を起動した状態で、前記第１の容量素子に前記デジタル信号が供給されると共に前記第２の容量素子に前記所定の信号が供給される１回目のＤＡ変換（デジタル・アナログ変換）と、前記第２の容量素子に前記デジタル信号が供給されると共に前記第１の容量素子に前記所定の信号が供給される２回目のＤＡ変換とを行うように、変換動作を制御する制御部とを備え、
さらに、前記切り替え手段を起動した状態での前記１回目及び２回目のＤＡ変換の出力同士を、減算する演算部を備えた、デジタル・アナログ変換器が提供される。このデジタル・アナログ変換器を、入力されたデジタルコードのＤＡ変換出力と容量素子を切り替えた状態での前記デジタルコードの極性を反転させたデジタルコードのＤＡ変換出力との差分を出力する構成としたものや、入力されたデジタルコードのＤＡ変換出力と容量素子を切り替えた状態での前記デジタルコードのＤＡ変換出力との和分を出力する構成としたものも好ましい。
【００５４】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図２に、本発明の実施形態であるパイプライン方式アルゴリズミックＤＡＣの構成図を示し、図４には、対応する制御クロックのタイミングチャートを示している。
【００５５】
図２に示すパイプライン方式アルゴリズミックＤＡは、与えられたデジタル信号を電圧（Ｖ₁）に変換する第１のユニットＤＡＣ１（１６０）、および、第２のユニットＤＡＣ（１７０）を複数組備え、さらに、ユニットＤＡＣ２（５００）の出力を減算する減算回路３５と、減算結果（Ｖ_SUB）をサンプルホールドするサンプルホールド回路４５と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路１８０とを有する。さらに、ユニットＤＡＣ１（１６０）は、オペアンプ１６１の反転端子に接続された２つの容量素子Ｃ₁₁、Ｃ₁₂と、アナログスイッチ１６２、１６３、１６４、１６５、１６６、１６７、１６８とを備えている。アナログスイッチ１６４は、クロックφ₁によって、また、アナログスイッチ１６２、１６３は、クロックφ₂によって制御されて、オン・オフする。アナログスイッチ１６７、１６８は夫々、クロックによって接地点との接続状態が制御される。また、アナログスイッチ１６５、１６６は夫々、クロックφ₁₁、φ₁₂により制御され、アナログスイッチ１６５は、時間ｎＴでの「ＬＳＢ」の電圧に対応する電圧「Ｖ_LSB（ｎＴ）」が入力可能に制御されると共に、アナログスイッチ１６６は、時間ｎＴでの「ＬＳＢ」の電圧の逆極性に対応する電圧「−Ｖ_LSB（ｎＴ）」が入力可能に制御されている。同様に、ユニットＤＡＣ２（１７０）は、オペアンプ１７１の反転素子に接続された２つの容量素子Ｃ₂₁、Ｃ₂₂と、アナログスイッチ１７２、１７３、１７４、１７５、１７６、１７７、１７８とを備えている。アナログスイッチ１７４は、クロックφ₂によって、また、アナログスイッチ１７２、１７３は、クロックφ₁によって制御されて、オン・オフする。アナログスイッチ１７７、１７８は夫々、クロックφ₂₂、φ₂₁により制御され、アナログスイッチ１７７、１７８は共に、クロックによってユニットＤＡＣ１（１６０）との接続状態が制御される。また、アナログスイッチ１７５、１７６は夫々、クロックφ₂₁、φ₂₂により制御され、アナログスイッチ１７６は、時間ｎＴでの「ＬＳＢ」の電圧の逆極性に対応する電圧「−Ｖ_LSB（ｎ−１）Ｔ」が入力可能に制御されている。
【００５６】
また、図４に示すように、サンプルホールド回路４５のサンプルホールド信号φ_SAMPの周期をＴとすると、φ₁とφ₂は、「（１／４）・Ｔ」毎に交互に変わるとともに、後に詳細を説明する減算回路の制御信号φ_resetは、φ_SAMPの立ち下がりで立ち上がり、その「（１／２）・Ｔ」後に立ち下がる。
【００５７】
また、φ₁₁は、φ₁がハイレベル信号となるのと同期してハイレベルになるとともに、φ₁がローレベル信号となるのと同期してローレベルになり、このとき、新たにハイレベルになるφ₂に同期して、φ₂₁がハイレベルとなるとともに、φ₂がローレベル信号となるのと同期してφ₂₁はローレベルになる。さらに、再度、φ₁がハイレベル信号となると、これに同期してφ₁₂がハイレベルになるとともに、φ₁がローレベルとなるのに同期して、φ₁₂はローレベルとなり、このとき、新たにハイレベルになるφ₂に同期して、φ₂₂がハイレベルとなるとともに、φ₂がローレベル信号となるのと同期してφ₂₂はローレベルになる。したがって、φ₁₁とφ₁₂、φ₂₁とφ₂₂は、交互にレベルが変化する。このようにして、φ₁、φ₂、φ₁₁、φ₁₂、φ₂₁、φ₂₂が変化するように、クロック生成回路１８０は、所定のアナログスイッチに制御信号であるクロックを供給可能に構成されている。
【００５８】
なお、サンプルホールド回路４５は、図６のサンプルホールド回路３と同一の構成を有する回路を採用すればよく、減算回路３５の構成例は、後に図１を参照して説明する減算回路３５と同一の構成を有する回路を採用すればよい。
【００５９】
次に、本発明にかかるアルゴリズミックＤＡＣの動作を、パイプライン方式ＤＡＣを例にとって説明する。
従来のパイプライン方式ＤＡＣに用いるユニットＤＡＣは、各デジタル入力コードに対し、１度づつ変換動作を行うが、本発明では、それぞれ２度づつ変換動作を行う点に特徴がある。以下、それぞれのユニットＤＡＣの動作を、図２中のユニットＤＡＣ１（１６０）を例にとって説明する。なお、図４に示すタイミングチャートにしたがって、必要なクロックが供給される。
【００６０】
まず、１度目の変換が行われる場合、φ₁₂はＬで固定され、φ₁₁＝φ₁となる。このとき、アナログスイッチ１６６、１６７はオフ状態になり、アナログスイッチ１６５、１６８は、制御クロックφ₁₁＝φ₁にしたがってオン制御される。
【００６１】
このとき、アナログスイッチ１６５を介して、容量素子Ｃ₁₂にデジタル信号Ｖ_LSB（ｎＴ）が供給されるとともに、アナログスイッチ１６８を介して、容量素子Ｃ₁₁に接地信号（所定の処理（スイッチング処理と考える）が行われた他の信号）が供給される。
【００６２】
したがって、このとき、図６にて説明したユニットＤＡＣ１と同様の動作を行うので、変換精度を劣化させる要因が、ユニットＤＡＣの容量比誤差だけであるとすると、ユニットＤＡＣ１（１６０）の出力は、前述した（５）式と一致することになる。
【００６３】
次に、２回目の変換では、逆に、φ₁₁はＬに固定され、φ₁₂＝φ₁となる。このとき、アナログスイッチ１６５、１６８はオフ状態になり、アナログスイッチ１６６、１６７は、制御クロックφ₁₂＝φ₁にしたがってオン制御される。このとき、アナログスイッチ１６７を介して、容量素子Ｃ₁₂に接地信号（所定の処理（スイッチング処理と考える）が行われた他の出力信号）が供給されるとともに、アナログスイッチ１６６を介して、容量素子Ｃ₁₁にデジタル信号「−Ｖ_LSB（ｎＴ）」が供給される。よって、入力されるデジタル信号は、Ｖ_LSB（ｎＴ）ではなく、−Ｖ_LSB（ｎＴ）となる。このとき出力は、次に示す（７）式で表される。
【００６４】
【数７】

【００６５】
（５）式と（７）式とを比較すると、入力電圧Ｖ_LSBの極性が逆で、α₁の係数が「１」から「−１」に変化している点だけが異なっていることが分かる。また、フィードスルーノイズによる電荷量ΔＱ₁は、入力に対し偶関数となる成分だけであると仮定すると、等しくなる。
【００６６】
同様にして、図４に示したタイミングで、φ₁₁、φ₁₂、φ₁、φ₂が変化して、各クロックに対応するアナログスイッチがオン・オフ制御されると、３ビット目の出力のうち、１回目の変換動作によるものは（６）式と一致し、２回目の変換動作によるものは、次に示す（８）式によって与えられる。
【００６７】
【数８】

【００６８】
なお、ユニットＤＡＣ２（１７０）は、ユニットＤＡＣ１（１６０）のアナログスイッチ１６２〜１６８が、１７３〜１７８に置き替わり、クロックφ₁₁、φ₁₂、φ₁、φ₂が、クロックφ₂₁、φ₂₂、φ₂、φ₁に変わったことを考慮すれば、動作自体は変わらないため、説明を省略する。また、他のユニットＤＡＣであるユニットＤＡＣ１（４００）、ユニットＤＡＣ（５００）についても同様である。但し、パイプライン処理を行っているため、ユニットＤＡＣ毎に変換対象となるデジタル信号は１ビットずつずれている。
【００６９】
以下、このようにして、デジタル入力信号が与えられると、制御クロックにしたがって、変換動作を行っていくことになる。即ち、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を切り替えて入出力し、さらに、切り替え出力された２系統の入力信号を独立に「１／２」乗じて加算した変換値を求める処理を行っていくことになる。
【００７０】
次に減算回路３５の動作について説明する。減算回路３５は、図１に示した減算回路３５と同一であり、図１はパイプラインＤＡＣではなくサイクリックＤＡＣの回路であるが、ここで説明しておくことにする。
【００７１】
まず、φ_reset＝Ｈのとき、減算回路３５の入力電圧をＶ_IN1とし、オペアンプ３７の入力オフセットをＶ_OFF1とすると、オペアンプ３７は、アナログスイッチ３６がオン状態になるため、ボルテージ・フォロア状態となるので、出力Ｖ_SUB1は、Ｖ_SUB1＝Ｖ_OFF1となる。また、このとき容量素子Ｃ_S2、Ｃ_Hにチャージされる電荷を夫々Ｑ_S2、Ｑ_Hとすると、次式で表される。
【００７２】
Ｑ_S2＝Ｃ_S2・（Ｖ_IN1−Ｖ_OFF1）
Ｑ_H＝０
一方、φ_reset＝Ｌとなり、アナログスイッチ３６がオフ状態になったとき、入力電圧をＶ_IN2とすると、この電荷Ｑ_S2は保存されたままなので、電荷保存則より次式が成立する。
Ｃ_S2（Ｖ_IN1−Ｖ_OFF1）＝Ｃ_S2（Ｖ_IN2−Ｖ_OFF1）＋Ｃ_H（Ｖ_SUB2−Ｖ_OFF1）
よって、このとき、Ｖ_SUB2は、次に示す（９）式で与えられる。
【００７３】
【数９】

【００７４】
ここで、Ｃ_S2＝Ｃ_Hとすると（９）式は（１０）式のようになる。
【００７５】
【数１０】

【００７６】
図４に示したタイミングチャートによれば、Ｖ_IN1は１回目のＤＡＣの変換出力に等しく、Ｖ_IN2は２回目のＤＡＣの変換出力に等しい。よって、Ｖ_SUB2は、（６）、（８）、（１０）式より次式で表される。
【００７７】
【数１１】

【００７８】
このようにして、１回目の変換値と２回目の変換値の出力を減算平均する処理が行われる。もちろん、減算平均でなくて加算平均でもよいが、オぺアンプのオフセット分がキャンセルされるので、減算平均のほうが好ましい。
【００７９】
次に、最終段に位置するサンプルホールド回路４５は、上記のＶ_SUB2をサンプルホールドするので、その出力は、Ｖ_SUB2にサンプルホールド回路４のオフセット電圧Ｖ_OFF2を加算したものになる。よって、出力Ｖ_OUTは次に示す（１２）式の通りである。なお、パイプライン方式ＤＡＣで使用するサンプルホールド回路４５は、図１に示すサンプルホールド回路４５と同一のものを用いればよく、本回路は、図１に示すように、オペアンプ４６と容量素子Ｃ_S3で構成されるサンプルホールド部が、減算回路３５から出力される電圧を、クロックφ_sampで制御されるアナログスイッチ４７の動作により、サンプルホールドするように構成されている。
【００８０】
【数１２】

【００８１】
この（１２）式を参照して分かるように、Ｖ_OFF1、Ｖ_OFF2は、入力コードに依存しない一定値であるので出力オフセットになるが、ＤＡＣの精度を劣化させる要因にはならない。また、αの１次の項は、２回の変換の差分を取ることにより除去され、ΔＱの項も基本的には除去され、キャンセルされない成分は、容量比誤差αの項が係数として掛かっているので、（６）式、（８）式と比較すると、誤差成分が十分小さくなる。
【００８２】
したがって、高精度のパイプライン方式ＤＡＣが実現できることになる。
次に、図１、図３を参照して、サイクリック方式ＤＡＣについて説明する。
図１に示すサイクリック方式アルゴリズミックＤＡＣは、与えられたデジタル信号を電圧（Ｖ₁）に変換するユニットＤＡＣ１５と、ユニットＤＡＣ１５の出力をサンプルホールドするサンプルホールド回路２５と、サンプルホールド回路２５の出力を減算する減算回路３５と、減算結果をサンプルホールドするサンプルホールド回路４５と、アナログスイッチをオン・オフする複数種類のクロック信号を生成するクロック生成回路４８とを有する。さらに、ユニットＤＡＣ１５は、オペアンプ１５０の反転端子に接続された２つの容量素子Ｃ₁、Ｃ₂と、アナログスイッチ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９とを備えている。アナログスイッチ１５９は、クロックφ₁によって、また、アナログスイッチ１５１、１５２は、クロックφ₂によって制御されて、オン・オフする。アナログスイッチ１５７は、クロックφ_initによって接地点との接続状態が制御され、また、アナログスイッチ１５８は、クロックφ_convによって制御されている。アナログスイッチ１５３、１５４は、夫々、クロックφ₁₁、φ₁₂によって制御され、アナログスイッチ１５７および１５８に接続されている。さらに、アナログスイッチ１５６、１５５は、夫々、クロックφ₁₁、φ₁₂によって制御され、アナログスイッチ１５６には、デジタル信号Ｖ_DINが入力される一方、アナログスイッチ１５５には、極性が異なるデジタル信号「−Ｖ_DIN」が入力される。
【００８３】
また、サンプルホールド回路２５は、オペアンプ２９の反転端子に接続された容量素子Ｃ_S1と、アナログスイッチ２６、２７、２８とを備えており、アナログスイッチ２６は、クロックφ₁によってオン・オフ制御され、また、アナログスイッチ２７、２８は、クロックφ₁ 、φ₂によってオン・オフ制御され、本回路はユニットＤＡＣ１５の出力Ｖ₁をサンプルホールドして、Ｖ₂として出力する。
【００８４】
また、減算回路３５は、オペアンプ３７に、負帰還容量素子Ｃ_Hを接続し、さらに、該負帰還容量素子Ｃ_Hに並列に設けた、クロックφ_resetで制御されるアナログスイッチ３６と、オペアンプ３７の反転端子に接続した容量素子Ｃ_S2とを有する。さらに、サンプルホールド回路４５は、負帰還接続されたオペアンプ４６の非反転端子に接続された容量素子Ｃ_S3と、アナログスイッチ４７とを備えており、アナログスイッチ４７は、クロックφ_sampよってオン・オフ制御され、本回路は減算回路３５の出力Ｖ_SUBをサンプルホールドして、Ｖ_OUTとして出力する。
【００８５】
また、各クロックのタイミングチャートは、図３のように示され、φ₁とφ₂が、時間間隔「（１／４）・Ｔ」毎に交互にレベル変化すると共に、時間間隔Ｔ毎にφ_sampが所定時間ハイレベルになる。なお、φ_initは、初期時にのみハイレベルとなるように供給される。φ_resetは、時間間隔「（１／２）・Ｔ」毎にハイレベルとローレベルとの間で変化する。また、φ₁₂は、φ₁₁がローレベルのときφ₁に等しくなり、一方、φ₁₁は、φ₁₂がローレベルのときφ₁に等しくなるようにクロック生成される。クロック生成回路４８は、このように変化するクロックφ₁、φ₂、φ_samp、φ_reset、φ₁₁、φ₁₂、φ_init、φ_CONVを、所定のアナログスイッチに供給可能に構成されている。
【００８６】
なお、減算回路３５、サンプルホールド回路４５の動作については、前述したとおりなので再度説明することは避ける。なお、減算回路３５の替わりに、加算平均を行う回路を採用してもよい。また、サンプルホールド回路２５は、オペアンプ２９と容量素子Ｃ_S1とで構成されるサンプルホールド部が、ユニットＤＡＣ１５から出力される電圧Ｖ₁を、クロックφ₁、φ₂で制御されるアナログスイッチ２６、２７、２８の動作により、出力Ｖとなるようにサンプルホールドするように構成されている。
【００８７】
ユニットＤＡＣ１５の動作概要を、図３のタイミングチャートを参照しつつ説明する。
まず、変換処理は、ＬＳＢから開始され、変換開始時のみ、クロックφ_INIT、φ_convが夫々、φ_INIT＝Ｈ、φ_conv＝Ｌ（通常、φ_INIT＝Ｌ、φ_conv＝Ｈ）となり、Ｖ_IN＝０である。このときＶ_DIN＝Ｖ（ＬＳＢ）となる。次に、「ＬＳＢ＋１」ビットの変換が行われるが、以降変換が終了するまで、φ_INIT＝Ｌ、φ_conv＝Ｈとなる。
【００８８】
１度目の変換が行われる場合、φ₁₁はＬで固定され、φ₁₂＝φ₁となる。このとき、アナログスイッチ１５３、１５６はオフ状態になり、アナログスイッチ１５４、１５５は、制御クロックφ₁₁＝φ₁にしたがってオン制御される。したがって、アナログスイッチ１５５を介して、デジタル信号「−Ｖ_DIN」が入力され容量素子Ｃ₁に供給されると共に、アナログスイッチ１５４を介して、信号Ｖ₂（所定の処理が行われた他の信号）が入力され容量素子Ｃ₂に供給される。
【００８９】
また、アナログスイッチ１５９は制御クロックφ₁にしたがってオン・オフ制御され、アナログスイッチ１５１および１５２は制御クロックφ₂にしたがってオン・オフ制御される。
【００９０】
したがって、このとき、図６にて説明したユニットＤＡＣ１と同様の動作を行うので、変換精度を劣化させる要因が、ユニットＤＡＣの容量比誤差だけであるとすると、ユニットＤＡＣ１５の出力は、前述した（５）式と一致することになる。
【００９１】
次に、２回目の変換では、逆に、φ₁₂はＬに固定され、φ₁₁＝φ₁となる。このとき、アナログスイッチ１５４、１５５はオフ状態になり、アナログスイッチ１５３、１５６は、制御クロックφ₁₂＝φ₁にしたがってオン制御される。よって、アナログスイッチ１５６を介して、デジタル信号「Ｖ_DIN」が入力され容量素子Ｃ₂に供給されると共に、アナログスイッチ１５３を介して、信号Ｖ₂（所定の処理が行われた他の出力信号）が入力され容量素子Ｃ₁に供給される。このように、２回目の入力デジタル信号は、−Ｖ_DINではなく、Ｖ_DINとなる。
【００９２】
ユニットＤＡＣ１５は、このような動作をクロックにしたがって行っていき、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を切り替えて入出力し、さらに、切り替え出力された２系統の入力信号を独立に「１／２」乗じて加算した変換値を求める処理を行っていくことになる。
【００９３】
即ち、サイクリック方式のユニットＤＡＣ１５も基本的にはパイプライン方式と同様の動作を行い、同一ユニットＤＡＣを繰り返し使用するか（サイクリック方式）、または、１ビットづつ直列に接続するか（パイプライン方式）の違いであるので、サイクリック方式ＤＡＣの場合は、（１２）式中の係数は以下のようになる。
【００９４】
α₁＝α₂＝α₃
Ｃ₁₀＝Ｃ₂₀
よって、（１２）式は（１３）式のように書き換えられる。
【００９５】
【数１３】

【００９６】
このように、本発明によるサイクリック方式ＤＡＣにおいても、Ｖ_OFF1、Ｖ_OFF2は、入力コードに依存しない一定値であるので出力オフセットになるが、ＤＡＣの精度を劣化させる要因にはならない。また、αの１次の項は、２回の変換の差分を取ることにより除去され、ΔＱの項も基本的には除去され、キャンセルされない成分は、容量比誤差αの項が係数として掛かっているので、（６）式、（８）式と比較すると、誤差成分が十分小さくなり、高精度のサイクリック方式ＤＡＣが実現できることになる。
【００９７】
図５に、本発明にかかるサイクリック方式のアルゴリズミックＤＡＣのＩＮＬ特性を示す。図５では、容量比誤差α＝０．０１とした、８ビットＤＡＣに対するものであり、オペアンプの利得は２００（ｄＢ）である。図５では、横軸にデジタル入力「−１２８」〜「１２８」（単位、ＬＳＢ）をとり、縦軸に誤差（単位、ＬＳＢ）をとっている。最大、０．００５（ＬＳＢ）程度の誤差が生じていることが分かる。図５を、図１０や図１１と比較して分かるように、従来方式では８ビット程度の精度であったものが、１６ビット精度まで精度が向上していることが分かる。
【００９８】
以上説明してきたように、本発明にかかるアルゴリズミックＤＡＣによれば、ユニットＤＡＣの利得を決定している容量比誤差による影響を、従来方式では一次であったものから二次にすることができるので、精度としては、ビット換算で２倍、即ち、ｎビット精度であったものが２ｎビット精度まで精度向上することができる。したがって、出力が入力コードと１対１に対応する１６ビット精度程度の高精度のデジタル・アナログ変換手段を、トリミングやキャリブレーション等を用いずに実現することができるので、製造コストを抑制した高精度のデジタル・アナログ変換手段が実現可能になる。
【００９９】
以上説明したように、請求項１記載の発明によれば、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号のうちデジタル信号を第１の容量素子に入力し且つ前記他の出力信号を第２の容量素子に入力し、第１及び第２の容量素子から出力されたこれら２系統の入力信号を独立に「１／２」乗じて加算した１回目の変換値（第１の変換値）を求め、一方、入力信号の入力先を切り替え、且つ前記デジタル信号とは逆極性のデジタル信号と前記所定の処理が行われた他の信号との２系統の入力信号のうち逆極性のデジタル信号を第２の容量素子に入力し且つ前記他の出力信号を第１の容量素子に入力し、第１及び第２の容量素子から出力されたこれら２系統の入力信号を独立に「１／２」乗じて加算した２回目の変換値（第２の変換値）を求め、切替え前である１回目の変換値と切替え後である２回目の変換値の出力同士を減算して出力するので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【０１０１】
さらに、請求項２記載の発明によれば、変換部が、デジタル信号と所定の処理が行われた他の出力信号との２系統の入力信号を、独立に「１／２」乗じて加算して変換値を求め、減算回路が切替え前である１回目の変換値と切替え後である２回目の変換値の出力同士を減算し、サンプルホールド回路が減算された値をサンプルホールドするので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【０１０２】
さらにまた、請求項３記載の発明によっても、切り替え手段が、デジタル信号と所定の信号の夫々をサンプルする２以上の容量素子への入力を、前記デジタル信号と前記所定の信号とで切り替え、制御部が、該切り替え手段を起動した状態で、２回以上のＤＡ変換を行うように、変換動作を制御し、さらに、演算部が、前記切り替え手段を起動した状態でのＤＡ変換の出力同士を減算するので、ユニットＤＡＣの利得を決定している容量比のミスマッチによる影響を抑えた、高精度なデジタル・アナログ変換が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態であるサイクリック方式アルゴリズミックＤＡＣの構成図である。
【図２】本発明の実施形態であるパイプライン方式アルゴリズミックＤＡＣの構成図である。
【図３】サイクリック方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図４】パイプライン方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図５】本発明にかかる８ビットサイクリック方式アルゴリズミックＤＡＣのＩＬＮ特性の説明図である。
【図６】従来のサイクリック方式アルゴリズミックＤＡＣの構成図である。
【図７】従来のパイプライン方式アルゴリズミックＤＡＣの構成図である。
【図８】従来のサイクリック方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図９】従来のパイプライン方式アルゴリズミックＤＡＣの動作タイミングの説明図である。
【図１０】従来のサイクリック方式アルゴリズミックＤＡＣのＩＮＬ特性例の説明図である。
【図１１】従来のサイクリック方式アルゴリズミックＤＡＣの他のＩＮＬ特性例の説明図である。
【符号の説明】
１５ユニットＤＡＣ
２５サンプルホールド回路
２６アナログスイッチ
２７アナログスイッチ
２８アナログスイッチ
２９オペアンプ
３５減算回路
３６アナログスイッチ
３７オペアンプ
４５サンプルホールド回路
４６オペアンプ
４７アナログスイッチ
４８クロック生成回路
１５０オペアンプ
１５１アナログスイッチ
１５２アナログスイッチ
１５３アナログスイッチ
１５４アナログスイッチ
１５５アナログスイッチ
１５６アナログスイッチ
１５７アナログスイッチ
１５８アナログスイッチ
１６０ユニットＤＡＣ
１７０ユニットＤＡＣ
１８０クロック生成回路
４００ユニットＤＡＣ１
５００ユニットＤＡＣ２[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital-to-analog conversion method and a converter, and more particularly to a technique for providing high-precision digital-to-analog conversion means by suppressing the influence of mismatch of capacitance ratios that determine the gain of a unit DAC.
[0002]
[Prior art]
Conventionally, various methods for realizing a high-precision digital-to-analog converter (hereinafter, simply referred to as “DAC”) having an accuracy of about 16 bits have been proposed, and many of them have been put into practical use. Has been.
[0003]
Among DACs that have been put into practical use, a DAC that is manufactured by integrating on the same semiconductor substrate using a CMOS process is typically a DAC that is manufactured using a ΔΣ modulation method and is called a so-called 1-bit method. It is. However, since a DAC manufactured using the ΔΣ modulation method cannot be used without oversampling, a digital filter for interpolating must always be arranged in front of the DAC. Therefore, even if a digital code is input due to the influence of the frequency characteristics of the digital filter and ΔΣ modulator arranged in the previous stage of the DAC, the output corresponding to this does not correspond to the input code on a one-to-one basis. A large delay occurs from the input to the output of the digital code. The DAC currently proposed as a high-accuracy DAC without such drawbacks is actually manufactured by performing a trimming process such as laser trimming or requires some kind of calibration. .
[0004]
Various types of DACs have been proposed that can be integrated on the same semiconductor substrate using a CMOS process without requiring trimming and calibration as described above if accuracy of about 10 bits is sufficient. As one of them, an “algorithmic DAC” using a switched capacitor circuit is well known.
[0005]
This digital / analog conversion (hereinafter simply referred to as “DA conversion”) method performed by the DAC is obtained by realizing the following equation (1) using a switched capacitor circuit.
[0006]
[Expression 1]

[0007]
Here, V (x) is a function that takes a value determined by the value of each bit constituting the digital code to be converted. In the case of a unipolar code, “when X = 1, V (x) = VREFP , “When X = 0, V (x) = VREFN”.
[0008]
The most significant bit and the least significant bit are “MSB” and “LSB”, respectively.
In the case of a bipolar code, particularly “Sign + Magnitude code”, when “MSB = 0” and X = 1, V (x) = VREFP, and when X = 0, V (x) = 0. When “MSB = 1” and X = 1, V (x) = VREFN, and when X = 0, V (x) = 0. As a result, V (x) becomes “VREFP”, “0”, “VREFN”. ”. At this time, there is a relationship “VREFP = −VREFN” between VREFP and VREFN.
[0009]
As a circuit that realizes DA conversion as expressed by the equation (1), there are a “cyclic method”, a “pipeline method”, or a combination thereof. FIG. 6 shows a configuration diagram of a cyclic algorithmic DAC, FIG. 7 shows a configuration diagram of a pipeline algorithmic DAC, and FIG. 8 and FIG. 9 show respective operation timing diagrams. Hereinafter, the operation principle of the “cyclic method” and the “pipeline method” will be described with reference to FIG.
[0010]
In the following description, it is assumed that all analog switches are turned on when the control signal is “H (high level)” and turned off when the control signal is “L (low level)”. Further, it is assumed that the gain of the operational amplifier constituting the DAC is sufficiently large.
(1) Cyclic algorithmic DAC
The operation of the DAC will be described with reference to FIGS.
[0011]
The cyclic algorithmic DAC shown in FIG. 6 converts a given digital signal into a voltage (V₁), A sample hold circuit 2 that samples and holds the output of the unit DAC1, a sample hold circuit 3 that samples and holds the output of the sample hold circuit 2, and a plurality of types of clock signals that turn on and off the analog switch. And a clock generation circuit 60 for generating. Further, the unit DAC1 includes two capacitive elements C connected to the inverting terminal of the operational amplifier 61.₁, C₂And

analog switches

62, 63, 64, 65, 66, 67, 68. The

analog switches

62, 65, 66 are connected to the clock φ₁And the

analog switches

63 and 64 are connected to the clock φ.₂Controlled by ON / OFF. The analog switch 67 has an input terminal (V_IN) And clock φ_initIs used to control the connection state with the ground point, and the analog switch 68 is connected to the clock φ._convIs controlled by. The digital signal V is applied to the input terminal connected to the analog switch 65._DINIs entered.
[0012]
The sample-and-hold circuit 2 has a capacitive element C connected to the inverting terminal of the operational amplifier 70._S1And

analog switches

69, 71, 72. The analog switch 71 has a clock φ₁The

analog switches

69 and 72 are controlled by the clock φ.₁φ₂ON / OFF control is performed by this circuit, and this circuit outputs the output V of the unit DAC1.₁Sample and hold V₂Output as. Further, the sample hold circuit 3 includes a capacitive element C connected to the non-inverting terminal of the operational amplifier 75 connected to the negative feedback._S3And an analog switch 76, and the analog switch 76 has a clock φ._sampTherefore, on / off control is performed, and this circuit outputs the output V of the sample hold circuit 2.₂Sample and hold V_OUTOutput as.
[0013]
Clock φ₁, Φ₂, Φ_sampThe timing chart is shown as in FIG.₁And φ₂At each time interval T_sampBecomes high level for a predetermined time “(1/4) · T”. Φ_initIs supplied so as to be at a high level only at the initial stage.
[0014]
First, the operation of the unit DAC1 will be described.
“Φ₁= H, φ₂In the sample period of “= L”, only the

analog switches

62, 65, 66 are turned on, so that the operational amplifier 61 has a voltage floor, and the voltage at the inverting input terminal of the operational amplifier 61 is the input equivalent offset voltage V of the operational amplifier 61._OFFIs equal to Further, since the

analog switches

65 and 66 are on, the capacitive element C₁, C₂The input side voltage of each is V_IN, V_DINIt becomes. Therefore, the capacitive element C₁, C₂Charge Q stored in₁, Q₂Are as follows.
[0015]
Q₁= C₁・ (V_IN-V_OFF), Q₂= C₂・ (V_DIN-V_OFF).
Next, “φ₁= L, φ₂= H "hold period, only the

analog switches

63 and 64 are turned on, and the charge Q₁, Q₂Since is conserved, the following equation holds from the law of conservation of charge.
(C₁+ C₂) ・ (V₁-V_OFF) = C₁・ (V_IN-V_OFF) + C₂・ (V_DIN-V_OFF)
Therefore, V₁Is expressed by the following equation (2).
[0016]
[Expression 2]

[0017]
Where C₁= C₂Then, Equation (2) is rewritten as Equation (3), and becomes as follows.
[0018]
[Equation 3]

[0019]
Thus, the unit DAC1 has the clock φ₁, Φ₂Alternately change so that the digital signal V_DINMultiplying by “1/2”, DA conversion is performed.
Next, the operation of the sample and hold circuit 2 will be described.
[0020]
The basic operation of the sample and hold circuit 2 is the same as that of the unit DAC, but the control signal φ₁, Φ₂Since the phase of₁= L, φ₂= H ”, the analog switches 69 and 72 are turned on, and the operational amplifier 70 becomes the voltage floor.₁= H, φ₂= L ", only the analog switch 71 is turned on, and the hold period starts. Output V during hold period₂Is C in the formula (2)₁C_S1Replace with C₂= 0, so output V₂Is expressed by the following equation (4).
[0021]
[Expression 4]

[0022]
Thus, the sample hold circuit 2 is connected to the output V of the unit DAC1.₁Is sampled and held, and the output V₂It is said.
Next, the final output voltage V_OUTSince the output must be a continuous waveform, the sample and hold circuit 2 alone₂Since “0” is output when = H, it is necessary to provide another circuit. This circuit is the sample hold circuit 3.
[0023]
The sample hold circuit 3 is φ_samp= H, the analog switch 76 is turned on, so V₂At the same time as V₂Is output. And φ_sampWhen L = L, the analog switch 76 is turned off to hold this voltage.
[0024]
Next, the operation of the entire DAC will be described.
The input voltage according to the input code (digital signal) is V_DINThe voltage corresponding to the data is input for each bit unit data constituting the input code, that is, from the LSB to the MSB. The conversion process starts from the LSB, and only when the conversion is started, the clock φ_INIT, Φ_convAre each φ_INIT= H, φ_conv= L (usually φ_INIT= L, φ_conv= H) and V_IN= 0. At this time V_DIN= V (LSB), this value is halved by the unit DAC1 and the output V₁Is V₁= (1/2) · V (LSB). Since this voltage is sampled and held by the sample hold circuit 2, the hold output V₂Is V₂= V₁It becomes.
[0025]
Next, conversion of “LSB + 1” bits is performed._INIT= L, φ_conv= H, V_IN= V₁It becomes. When converting “LSB + 1” bits, V_IN= V₁, V_DIN= V (LSB + 1), so it is considered in the same way as the LSB conversion, and V₂= V₁= 1 / 2V (LSB) + (1/2)²-V (LSB + 1).
[0026]
Similarly, when converting to MSB, output V₂Is in agreement with equation (1). Voltage value V at this time₂Is sampled by the sample and hold circuit 3 and the sampling voltage is held until the next conversion is completed. Digital / analog conversion is performed by repeating the above operation. The above is the outline of the operation of the cyclic algorithmic DAC.
(2) Pipeline type algorithmic DAC
Next, the operation of the pipeline type algorithmic DAC will be described.
[0027]
The operation of the DAC will be described with reference to FIGS.
The pipeline type algorithmic DAC shown in FIG. 7 converts a given digital signal into a voltage (V₁), A plurality of sets of first unit DAC1 (10) and second unit DAC2 (20), sample hold circuit 3 that samples and holds the output of unit DAC2 (50), and an analog switch And a clock generation circuit 80 that generates a plurality of types of clock signals that are turned on and off. Further, the unit DAC1 (10) includes two capacitive elements C connected to the inverting terminal of the operational amplifier 81.₁₁, C₁₂And analog switches 82, 83, 84, 85, 86. The analog switches 82, 85, 86 are connected to the clock φ₁And the analog switches 83 and 84 are connected to the clock φ.₂Controlled by ON / OFF. The analog switch 85 has a clock φ₁Is used to control the connection state with the ground point, and the voltage VSB with respect to the LSB is applied to the input terminal connected to the analog switch 86._LSB(NT) is input. NT (n is an integer) represents a certain time. The unit DAC2 (20) includes two capacitive elements C connected to the inverting terminal of the operational amplifier 90._{twenty one}, C_{twenty two}And analog switches 91, 92, 93, 94, 95. The analog switches 92 and 93 have a clock φ₁, And the analog switches 91, 94, 95 are connected to the clock φ.₂Controlled by ON / OFF. The analog switch 94 has a clock φ₂, The connection state with the unit DAC1 (10) is controlled, and the voltage VSB corresponding to the “LSB + 1” bit is applied to the input terminal connected to the analog switch 95._{LSB + 1}((N-1) T) is input. In the figure, the voltages for the "MSB-1" bit and the "MSB" bit are input to the unit DAC1 (40) and the unit DAC2 (50), respectively.
[0028]
Now, in principle, the pipeline system operates in the same way as the cyclic system, but the same unit DAC is repeatedly used in the cyclic system described above, whereas in the pipeline system, the unit DACs are connected in series. is doing.
[0029]
In addition, as shown in FIG.₁, Φ₂Changes alternately every unit time, and the control signal φ of the sample hold circuit 3_sampAlso, every unit time alternately changes between a high level and a low level. In the unit DAC1, “φ₁= H, φ₂= L ”and the sample period is₁= L, φ₂= H "is the hold period. On the other hand, the unit DAC2 performs the reverse operation.
[0030]
In the pipeline method, the sample hold circuit 2 used in the cyclic method is not necessary, and the unit DAC in the next stage can also serve as the sample hold circuit. At this time, the control signal φ of the unit DAC₁, Φ₂The phase of is inverted every stage. In the pipeline method, the conversion voltage is propagated from the LSB to the MSB side. Therefore, when an m-bit DAC is assumed, the input voltage of each unit DAC at a certain time nT is as follows in the case of unipolar: become.
[0031]
V_LSB= V_LSB(NT)
V_{LSB +1}= V_LSB((N-1) T)
VLSB₊₂= V_LSB((N-2) T)
..., ..., ...
V_MSB-1= V_MSB-1 ((N−m + 2) T)
V_MSB= V_MSB((N−m + 1) T).
[0032]
In this manner, the pipeline type algorithmic DAC performs a DA conversion operation.
The cyclic algorithmic DAC has a small circuit scale and low current consumption, but the conversion speed is slow, and the pipeline algorithmic DAC has a high conversion speed, but the circuit scale is large and the current consumption is also low. It is known to be big.
[0033]
[Problems to be solved by the invention]
By the way, by using the algorithmic DAC as described above, in principle, DA conversion without error is possible, but in practice it is difficult to realize a highly accurate DAC due to various factors. The specific factors that hinder the high accuracy of the DAC are listed below.
(1) The gain of the operational amplifier used for the unit DAC and the sample and hold circuit is not an ideal value, that is, an infinite value but a finite value.
(2) The operational amplifier must have an offset voltage.
(3) Feedthrough noise is generated from the analog switch provided in the unit DAC or the sample and hold circuit.
(4) For bipolar code input type, there must be an absolute value deviation between VREFP and VREFN.
(5) Capacitance mismatch in which the coefficient of “1/2” is determined in the unit DAC, that is, a coefficient error occurs due to a difference in the capacitance value.
[0034]
Next, a method for coping with the high-accuracy prevention factors (1) to (5) above will be examined as follows.
(1) The fact that the gain of the operational amplifier is a finite value can be eliminated as a high-accuracy prevention factor by using an operational amplifier having a gain necessary to achieve the desired accuracy (number of bits). It becomes. For example, in order to obtain 16-bit accuracy, an operational amplifier having a gain of about 100 (dB) is necessary, but this gain value is sufficiently realizable with an operational amplifier manufactured by a CMOS process.
(2) As described in the prior art, since the influence of the offset voltage of the operational amplifier can be eliminated by using the offset cancel type unit DAC and the sample and hold circuit, the offset voltage is not necessarily prevented from being highly accurate. It is not a factor.
(3) Usually, the feedthrough noise is considered to be the sum of a DC component that does not depend on a signal and a component that depends on the signal. It is known that a component that becomes a function can be canceled by using the entire operation circuit if there is no mismatch between the positive side and the negative side. For this reason, various methods have been proposed so that the feedthrough noise becomes an even function with respect to the input signal. The description will be given using the unit DAC1 shown in FIG.
[0035]
Generally, it is known that the clock phase is set as follows as a countermeasure for feedthrough noise.
That is, the clock φ₁Controls the on / off state of the analog switch that is connected between the inverting input terminal and output terminal of the operational amplifier, so that the analog switch is turned off before other analog switches. It shall be. By performing switching control in this way, the capacitive element C₁, C₂The charge due to the feedthrough noise stored in is only the analog switch connected between the inverting input terminal and the output terminal of the operational amplifier. When the analog switch is turned off, the voltage across the analog switch matches the ground voltage, but the feedthrough noise depends on the voltage across the analog switch, so the switch control is performed as described above. Thus, signal-dependent feedthrough noise can be significantly suppressed. Furthermore, considering the feedthrough noise that depends on a very small level of signal that cannot be removed by the above method, this noise is generated depending on the impedance of the circuit viewed from the analog switch._IN, V_DINThe on-resistance value of the analog switch connected to the signal level is an even function with respect to the signal level, that is, the on-resistance is equalized if the absolute value of the input signal is equal, so that the on-resistance becomes equal by using a CMOS analog switch The charge due to feedthrough noise is an even function. By controlling the switching in this way, the feedthrough noise can be greatly reduced. Therefore, the occurrence of the feedthrough noise does not necessarily prevent the high accuracy.
(4) When a so-called full operation circuit is used, the absolute value of the input voltage is always VREFP−VREFN, so this error factor is canceled and there is an absolute value deviation between VREFP and VREFN. However, it does not necessarily prevent the high accuracy.
(5) When capacitive elements having the same capacitance value are manufactured by the CMOS process, the accuracy of the capacitance ratio mismatch is usually less than 1% when the double-layer polysilicon is used as an electrode (double polysilicon process). When the polysilicon layer and the aluminum wiring layer are used as electrodes (single silicon process), it becomes about 1 (%).
[0036]
In the case where there is a capacitance ratio error between the capacitive elements used in the unit DAC shown in FIGS.
[0037]
First, the following conditions are assumed.
C_i1+ C_i2= 2C_i0
C_i1= C_i0(1-α_i)
C_i2= C_i0(1 + α_i)
Where α_iIs a mismatch in capacity ratio.
[0038]
The gain of the operational amplifier is infinite, and the charge amount due to feedthrough noise is expressed as “ΔQ_i”(ΔQ_iIs assumed to occur at the end of the sample period, and feedthrough noise generated at the end of the hold period is not propagated to the next stage). The subscript “i” represents a bit, and is “LSB = 1, LSB + 1 = 2,...”.
[0039]
At this time, V after conversion of LSB is completed.₁Is given by equation (5) as follows.
[0040]
[Equation 5]

[0041]
The same calculation is performed, and the output V of the third bit_ThreeIs given by equation (6) as follows.
[0042]
[Formula 6]

[0043]
As can be seen from the equation (6), since the first-order term of the capacitance ratio error appears in the output, if the error is in the order of percent, the output also has an error in the order of percent. Become.
[0044]
The capacitance ratio error α of the unit DAC shown in FIG. 6 is α = 0.01 (that is, the capacitive element C₁, C₂10 shows the INL characteristic of the 8-bit DAC using the cyclic method. In FIG. 10, the horizontal axis represents digital inputs “−128” to “128” (unit, LSB), and the vertical axis represents error (unit, LSB). It can be seen that an error of about 0.6 (LSB) occurs at the maximum.
[0045]
Further, FIG. 11 shows the INL characteristics when the capacitance ratio error α = −0.01. In FIG. 11, similarly to FIG. 10, the horizontal axis represents digital input “−128” to “128” (unit, LSB), and the vertical axis represents error (unit, LSB). It can be seen that an error of about 0.6 (LSB) occurs at the maximum. Under this condition, the INL error is about 0.6 LSB and the DNL error is about 1.2 LSB. With a capacity ratio error of 1 (%), only an accuracy of about 8 bits can be secured, and a DAC having an accuracy of 10 bits can be obtained. In order to realize this, the capacity ratio error must be about 0.2 (%) or less.
[0046]
In other words, an algorithmic DAC using a switched capacitor circuit using a CMOS process has a problem that it is very difficult to ensure accuracy of 10 bits or more.
[0047]
As described above, the deterioration in accuracy due to the factors (1) to (4) can be improved to about 16-bit accuracy by using the entire operation circuit. However, because of the coefficient error caused by the generation of the capacitance ratio error of (5), only a DAC with an accuracy of about 10 bits could be realized.
[0048]
Therefore, as described in the prior art, in order to realize a digital-to-analog converter in which the integrated output and the input code correspond one-to-one, trimming or calibration is not used. In other words, there were unsolved problems that caused an increase in manufacturing costs.
[0049]
SUMMARY OF THE INVENTION An object of the present invention is to provide a highly accurate digital-to-analog conversion that suppresses the influence of mismatch of capacitance ratios that determine the gain of a unit DAC without using a complicated manufacturing process. is there.
[0050]
  In order to achieve the above object, according to the invention of claim 1,Inputting a digital signal to the first capacitor element and inputting another signal that has undergone predetermined processing to the second capacitor element;
Obtaining a first converted value obtained by independently multiplying the digital signal and the other signal by "1/2";
Inputting a digital signal having a polarity opposite to that of the digital signal to the second capacitive element and inputting the other signal subjected to a predetermined process to the first capacitive element;
Obtaining a second conversion value obtained by independently multiplying the digital signal of opposite polarity and the other signal by multiplication by “½”;
Subtract first and second conversion valuesAnd a digital-to-analog conversion method.
[0052]
  And claims2According to the described invention,A digital signal is input to the first capacitor element, and another signal that has undergone predetermined processing is input to the second capacitor element, and a digital signal having a polarity opposite to that of the digital signal is input to the second capacitor element. A switching unit that inputs the other signal that has been input to the first and the predetermined process to the first capacitive element, and a first that is obtained by independently multiplying the digital signal and the other signal by “½” 1 conversion value is obtained, and a second conversion value obtained by multiplying the digital signal having the opposite polarity and the other signal by multiplying by “½” independently is obtained.A unit DAC circuit comprising: a conversion unit;Subtraction that subtracts and outputs the first and second conversion valuesCircuit,SubtractionAnd an analog-to-digital converter including a sample-and-hold circuit that samples and holds the measured value.
[0053]
  More specifically, the claims3As described, in a digital-to-analog converter having at least one unit DA converter that inputs a digital signal corresponding to a digital code and a predetermined signal and converts and outputs the added signal,
  The unit DA converterA first capacitive element that samples each of the digital signal and the predetermined signal; a second capacitive element that samples each of the digital signal having a polarity opposite to the digital signal and the predetermined signal; Switching means for switching the input to the capacitive element between the digital signal and the predetermined signal and switching the input to the second capacitive element between the digital signal having the reverse polarity and the predetermined signal; A first DA conversion (digital-analog conversion) in which the digital signal is supplied to the first capacitive element and the predetermined signal is supplied to the second capacitive element in a state where the means is activated; Second time when the digital signal is supplied to the second capacitive element and the predetermined signal is supplied to the first capacitive elementA controller for controlling the conversion operation so as to perform DA conversion,
  Further, the outputs of the first and second DA conversions in a state where the switching means is activated,SubtractionThere is provided a digital-to-analog converter provided with an arithmetic unit for performing the above operation. This digital-analog converter is configured to output the difference between the DA conversion output of the input digital code and the DA conversion output of the digital code in which the polarity of the digital code is inverted while switching the capacitive element. It is also preferable that the sum of the DA conversion output of the input digital code and the DA conversion output of the digital code in a state where the capacitive element is switched is output.
[0054]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 2 shows a configuration diagram of a pipeline algorithmic DAC which is an embodiment of the present invention, and FIG. 4 shows a timing chart of a corresponding control clock.
[0055]
  The pipeline algorithm DA shown in FIG. 2 converts a given digital signal into a voltage (V₁), A subtracting circuit 35 for subtracting the output of the unit DAC2 (500), and a subtraction result (V_SUB) And a clock generation circuit 180 for generating a plurality of types of clock signals for turning on / off the analog switch. Further, the unit DAC1 (160) includes two capacitive elements C connected to the inverting terminal of the operational amplifier 161.₁₁, C₁₂And analog switches 162, 163, 164, 165, 166, 167, 168. The analog switch 164 has a clock φ₁And the analog switches 162 and 163 are connected to the clock φ.₂Controlled by ON / OFF. Each of the analog switches 167 and 168 is connected to the ground point by a clock. Further, the analog switches 165 and 166 have clocks φ₁₁, Φ₁₂The analog switch 165 has a voltage “V” corresponding to the voltage of “LSB” at time nT._LSB(NT) "is controlled to be input, and the analog switch 166 controls the voltage" -V "corresponding to the reverse polarity of the voltage of" LSB "at time nT._LSB(NT) "is controlled to be inputable. Similarly, the unit DAC2 (170) includes two capacitive elements C connected to the inverting element of the operational amplifier 171._{twenty one}, C_{twenty two}And analog switches 172, 173, 174, 175, 176, 177, 178. The analog switch 174 has a clock φ₂And the analog switches 172 and 173 are connected to the clock φ.₁Controlled by ON / OFF. The analog switches 177 and 178 each have a clock φ_{twenty two}, Φ_{twenty one}The analog switches 177 and 178 are both controlled to be connected to the unit DAC1 (160) by a clock. The analog switches 175 and 176 are respectively connected to the clock φ_{twenty one}, Φ_{twenty two}Controlled by the analog switch 176 is a voltage “−V” corresponding to the reverse polarity of the voltage of “LSB” at time nT._LSB(N-1) T "is controlled to be inputable.
[0056]
Also, as shown in FIG. 4, the sample hold signal φ of the sample hold circuit 45_SAMPWhere T is the period of₁And φ₂Changes alternately every “(1/4) · T” and the control signal φ of the subtraction circuit, which will be described in detail later._resetIs φ_SAMPIt rises at the fall of, and falls after “(1/2) · T”.
[0057]
Φ₁₁Is φ₁Becomes high level in sync with the high level signal, and φ₁Becomes low level in synchronization with the low level signal becoming₂In sync with_{twenty one}Becomes high level and φ₂Is synchronized with the low level signal becomes φ_{twenty one}Goes low. Furthermore, again, φ₁Becomes a high level signal, φ₁₂Becomes high level and φ₁Is synchronized with the low level₁₂Becomes a low level, and at this time, it becomes a new high level φ₂In sync with_{twenty two}Becomes high level and φ₂Is synchronized with the low level signal becomes φ_{twenty two}Goes low. Therefore, φ₁₁And φ₁₂, Φ_{twenty one}And φ_{twenty two}The level changes alternately. In this way, φ₁, Φ₂, Φ₁₁, Φ₁₂, Φ_{twenty one}, Φ_{twenty two}The clock generation circuit 180 is configured to be able to supply a clock as a control signal to a predetermined analog switch.
[0058]
The sample hold circuit 45 may be a circuit having the same configuration as that of the sample hold circuit 3 of FIG. 6, and the configuration example of the subtraction circuit 35 is the same as the subtraction circuit 35 described later with reference to FIG. A circuit having the following configuration may be employed.
[0059]
Next, the operation of the algorithmic DAC according to the present invention will be described taking a pipelined DAC as an example.
The unit DAC used in the conventional pipelined DAC performs the conversion operation once for each digital input code. The present invention is characterized in that the conversion operation is performed twice. Hereinafter, the operation of each unit DAC will be described using the unit DAC1 (160) in FIG. 2 as an example. A necessary clock is supplied in accordance with the timing chart shown in FIG.
[0060]
First, when the first conversion is performed, φ₁₂Is fixed at L and φ₁₁= Φ₁It becomes. At this time, the analog switches 166 and 167 are turned off, and the analog switches 165 and 168 are controlled by the control clock φ.₁₁= Φ₁ON control according to
[0061]
At this time, the capacitive element C via the analog switch 165₁₂Digital signal V_LSB(NT) is supplied and the capacitive element C is connected via the analog switch 168.₁₁Is supplied with a ground signal (another signal subjected to predetermined processing (considered as switching processing)).
[0062]
Therefore, at this time, since the same operation as that of the unit DAC1 described in FIG. 6 is performed, if the factor that deteriorates the conversion accuracy is only the capacity ratio error of the unit DAC, the output of the unit DAC1 (160) is This is in agreement with the aforementioned equation (5).
[0063]
Next, in the second conversion, conversely, φ₁₁Is fixed to L and φ₁₂= Φ₁It becomes. At this time, the analog switches 165 and 168 are turned off, and the analog switches 166 and 167 are controlled by the control clock φ.₁₂= Φ₁ON control according to At this time, the capacitive element C is connected via the analog switch 167.₁₂Is supplied with a ground signal (another output signal subjected to a predetermined process (considered as a switching process)), and is connected to the capacitive element C via an analog switch 166.₁₁Digital signal “−V_LSB(NT) "is supplied. Therefore, the input digital signal is V_LSB-V instead of (nT)_LSB(NT). At this time, the output is expressed by the following equation (7).
[0064]
[Expression 7]

[0065]
Comparing equation (5) and equation (7), the input voltage V_LSBIs opposite in polarity, α₁It can be seen that the only difference is that the coefficient of is changed from “1” to “−1”. In addition, the amount of charge ΔQ due to feedthrough noise₁Are equal, assuming that there are only components that are even functions with respect to the input.
[0066]
Similarly, at the timing shown in FIG.₁₁, Φ₁₂, Φ₁, Φ₂Changes and the analog switch corresponding to each clock is controlled to be turned on / off. Of the output of the third bit, the first conversion operation matches the equation (6), and the second conversion operation The following is given by the following equation (8).
[0067]
[Equation 8]

[0068]
The unit DAC2 (170) includes 173 analog switches 162 to 168 of the unit DAC1 (160).~178 replaced with clock φ₁₁, Φ₁₂, Φ₁, Φ₂Is the clock φ_{twenty one}, Φ_{twenty two}, Φ₂, Φ₁Considering the change to, the operation itself is not changed, and the description is omitted. The same applies to the unit DAC1 (400) and the unit DAC (500), which are other unit DACs. However, since pipeline processing is performed, the digital signal to be converted is shifted by 1 bit for each unit DAC.
[0069]
Hereinafter, when the digital input signal is given in this way, the conversion operation is performed in accordance with the control clock. That is, two input signals of a digital signal and another output signal that has undergone predetermined processing are switched and input / output, and the two input signals that are switched and output are independently multiplied by “½”. Thus, a process for obtaining the added conversion value is performed.
[0070]
Next, the operation of the subtraction circuit 35 will be described. The subtracting circuit 35 is the same as the subtracting circuit 35 shown in FIG. 1. FIG. 1 is a circuit of a cyclic DAC instead of a pipeline DAC, and will be described here.
[0071]
First, φ_reset= H, the input voltage of the subtraction circuit 35 is V_IN1And the input offset of the operational amplifier 37 is V_OFF1Then, since the operational amplifier 37 is in the voltage follower state because the analog switch 36 is in the on state, the output V_SUB1Is V_SUB1= V_OFF1It becomes. At this time, the capacitive element C_S2, C_HQ_S2, Q_HThen, it is expressed by the following formula.
[0072]
Q_S2= C_S2・ (V_IN1-V_OFF1)
Q_H= 0
On the other hand, φ_reset= L and when the analog switch 36 is turned off, the input voltage is set to V_IN2Then, this charge Q_S2Since is still conserved, the following equation holds from the law of conservation of charge.
C_S2(V_IN1-V_OFF1) = C_S2(V_IN2-V_OFF1) + C_H(V_SUB2-V_OFF1)
Therefore, at this time, V_SUB2Is given by the following equation (9).
[0073]
[Equation 9]

[0074]
Where C_S2= C_HThen, equation (9) becomes equation (10).
[0075]
[Expression 10]

[0076]
According to the timing chart shown in FIG._IN1Is equal to the conversion output of the first DAC, V_IN2Is equal to the conversion output of the second DAC. Therefore, V_SUB2Is expressed by the following equation from equations (6), (8), and (10).
[0077]
## EQU11 ##

[0078]
In this way, the process of subtracting and averaging the output of the first conversion value and the second conversion value is performed. Of course, instead of the subtraction average, the addition average may be used, but since the offset of the operational amplifier is canceled, the subtraction average is more preferable.
[0079]
Next, the sample and hold circuit 45 located at the final stage has the above V_SUB2Is sampled and held, so its output is V_SUB2The offset voltage V of the sample hold circuit 4_OFF2Will be added. Therefore, the output V_OUTIs as shown in the following equation (12). The sample-and-hold circuit 45 used in the pipeline DAC may be the same as the sample-and-hold circuit 45 shown in FIG. 1, and this circuit includes an operational amplifier 46 and a capacitive element C as shown in FIG._S3The sample-and-hold unit configured by_sampThe sample-and-hold is configured by the operation of the analog switch 47 controlled by.
[0080]
[Expression 12]

[0081]
As can be seen by referring to this equation (12), V_OFF1, V_OFF2Since this is a constant value that does not depend on the input code, it becomes an output offset, but it does not cause deterioration in the accuracy of the DAC. Also, the first-order term of α is removed by taking the difference between the two conversions, the term of ΔQ is also basically removed, and the component that is not canceled is multiplied by the term of the capacitance ratio error α. Therefore, the error component is sufficiently small as compared with the equations (6) and (8).
[0082]
  Therefore, a highly accurate pipeline system DAC can be realized.
  Next, referring to FIG. 1 and FIG.CyclicThe method DAC will be described.
  The cyclic algorithmic DAC shown in FIG. 1 converts a given digital signal into a voltage (V₁), A sample hold circuit 25 that samples and holds the output of the unit DAC 15, a subtract circuit 35 that subtracts the output of the sample hold circuit 25, a sample hold circuit 45 that samples and holds the subtraction result, and an analog switch And a clock generation circuit 48 for generating a plurality of types of clock signals for turning on / off. Further, the unit DAC 15 includes two capacitive elements C connected to the inverting terminal of the operational amplifier 150.₁, C₂And analog switches 151, 152, 153, 154, 155, 156, 157, 158, and 159. The analog switch 159 has a clock φ₁And the analog switches 151 and 152 are connected to the clock φ.₂Controlled by ON / OFF. The analog switch 157 has a clock φ_initThe connection state with the ground point is controlled by the analog switch 158, and the analog switch 158_convIs controlled by. The analog switches 153 and 154 have clocks φ₁₁, Φ₁₂And is connected to

analog switches

157 and 158. Further, the analog switches 156 and 155 are respectively connected to the clock φ₁₁, Φ₁₂The analog switch 156 has a digital signal V_DINIs input to the analog switch 155, the digital signal “−V_DINIs entered.
[0083]
The sample hold circuit 25 has a capacitive element C connected to the inverting terminal of the operational amplifier 29._S1And analog switches 26, 27, 28. The analog switch 26 has a clock φ₁The analog switches 27 and 28 are controlled by the clock φ.₁ ,φ₂The circuit is controlled by the unit DAC.15Output V₁Sample and hold V₂Output as.
[0084]
Further, the subtraction circuit 35 is connected to the operational amplifier 37 by the negative feedback capacitive element C._HAnd the negative feedback capacitive element C_HIn parallel with the clock φ_resetAnd the capacitive element C connected to the inverting terminal of the operational amplifier 37._S2And have. Further, the sample and hold circuit 45 includes a capacitive element C connected to the non-inverting terminal of the operational amplifier 46 connected to negative feedback._S3And an analog switch 47, and the analog switch 47 has a clock φ_sampTherefore, the on / off control is performed, and this circuit outputs V_SUBSample and hold V_OUTOutput as.
[0085]
The timing chart of each clock is shown as in FIG.₁And φ₂However, the level changes alternately every time interval “(1/4) · T” and φ for every time interval T_sampBecomes high level for a predetermined time. Φ_initIs supplied so as to be at a high level only at the initial stage. φ_resetChanges between a high level and a low level every time interval “(1/2) · T”. Φ₁₂Is φ₁₁Φ is low level₁On the other hand, φ₁₁Is φ₁₂Φ is low level₁To generate a clock. The clock generation circuit 48 generates a clock φ that changes in this way.₁, Φ₂, Φ_samp, Φ_reset, Φ₁₁, Φ₁₂, Φ_init, Φ_CONVCan be supplied to a predetermined analog switch.
[0086]
Since the operations of the subtracting circuit 35 and the sample hold circuit 45 are as described above, they will not be described again. Instead of the subtraction circuit 35, a circuit that performs addition averaging may be employed. The sample hold circuit 25 includes an operational amplifier 29 and a capacitive element C._S1The sample hold unit configured with the voltage V output from the unit DAC 15₁The clock φ₁, Φ₂The analog switches 26, 27, and 28 controlled by the above are configured to sample and hold so that the output V is obtained.
[0087]
An outline of the operation of the unit DAC 15 will be described with reference to the timing chart of FIG.
First, the conversion process starts from the LSB, and only when the conversion starts, the clock φ_INIT, Φ_convAre each φ_INIT= H, φ_conv= L (usually φ_INIT= L, φ_conv= H) and V_IN= 0. At this time V_DIN= V (LSB). Next, conversion of “LSB + 1” bits is performed._INIT= L, φ_conv= H.
[0088]
If the first conversion is performed, φ₁₁Is fixed at L and φ₁₂= Φ₁It becomes. At this time, the analog switches 153 and 156 are turned off, and the analog switches 154 and 155₁₁= Φ₁ON control according to Therefore, through the analog switch 155, the digital signal “−V_DIN”Is input and the capacitive element C₁And the signal V via the analog switch 154₂(Another signal on which a predetermined process has been performed) is input and the capacitive element C₂To be supplied.
[0089]
The analog switch 159 has a control clock φ₁The analog switches 151 and 152 are controlled according to the control clock φ.₂ON / OFF control according to
[0090]
Therefore, at this time, since the same operation as that of the unit DAC1 described in FIG. 6 is performed, if the factor that deteriorates the conversion accuracy is only the capacitance ratio error of the unit DAC, the output of the unit DAC15 is as described above ( 5) This is in agreement with the equation.
[0091]
Next, in the second conversion, conversely, φ₁₂Is fixed to L and φ₁₁= Φ₁It becomes. At this time, the analog switches 154 and 155 are turned off, and the analog switches 153 and 156 are controlled by the control clock φ.₁₂= Φ₁ON control according to Therefore, the digital signal “V” is passed through the analog switch 156._DIN”Is input and the capacitive element C₂And the signal V via the analog switch 153₂(Another output signal on which a predetermined process has been performed) is input and the capacitive element C₁To be supplied. Thus, the second input digital signal is −V_DINNot V_DINIt becomes.
[0092]
The unit DAC 15 performs such an operation in accordance with the clock, switches between two input signals of the digital signal and another output signal on which predetermined processing has been performed, inputs / outputs, and further performs switching output. A process of obtaining a converted value obtained by multiplying the two input signals independently by “½” and adding them is performed.
[0093]
That is, the cyclic type unit DAC 15 basically performs the same operation as the pipeline type, and the same unit DAC is repeatedly used (cyclic type) or connected in series bit by bit (pipeline). In the case of the cyclic DAC, the coefficients in the equation (12) are as follows.
[0094]
α₁= Α₂= Α_Three
C_Ten= C₂₀
Therefore, Equation (12) can be rewritten as Equation (13).
[0095]
[Formula 13]

[0096]
Thus, even in the cyclic DAC according to the present invention, V_OFF1, V_OFF2Since this is a constant value that does not depend on the input code, it becomes an output offset, but it does not cause deterioration in the accuracy of the DAC. Also, the first-order term of α is removed by taking the difference between the two conversions, the term of ΔQ is also basically removed, and the component that is not canceled is multiplied by the term of the capacitance ratio error α. Therefore, as compared with the equations (6) and (8), the error component becomes sufficiently small, and a highly accurate cyclic method DAC can be realized.
[0097]
FIG. 5 shows the INL characteristics of the cyclic algorithmic DAC according to the present invention. In FIG. 5, the capacity ratio error α is set to 0.01 for an 8-bit DAC, and the gain of the operational amplifier is 200 (dB). In FIG. 5, the horizontal axis represents digital inputs “−128” to “128” (unit, LSB), and the vertical axis represents error (unit, LSB). It can be seen that an error of about 0.005 (LSB) occurs at the maximum. As can be seen by comparing FIG. 5 with FIG. 10 and FIG. 11, it can be seen that the accuracy of about 8 bits in the conventional method is improved to the accuracy of 16 bits.
[0098]
As described above, according to the algorithmic DAC according to the present invention, the influence of the capacity ratio error that determines the gain of the unit DAC can be made secondary from what was primary in the conventional method. Therefore, the precision can be doubled in bit conversion, that is, the precision of n bits can be improved to 2n bits. Therefore, it is possible to realize a high-precision digital-to-analog conversion means having a 16-bit precision whose output corresponds to the input code on a one-to-one basis without using trimming or calibration. Accurate digital-to-analog conversion means can be realized.
[0099]
  As described above, according to the first aspect of the present invention, the two input signals of the digital signal and the other output signal on which the predetermined processing has been performed.Among these, the digital signal is input to the first capacitive element and the other output signal is input to the second capacitive element, and the two input signals output from the first and second capacitive elements are independently obtained. The first conversion value (first conversion value) obtained by multiplication by “½” is obtained, while the input destination of the input signal is switched, and the digital signal having the opposite polarity to the digital signal and the predetermined processing The digital signal having the opposite polarity is input to the second capacitor element, and the other output signal is input to the first capacitor element. The second conversion value (second conversion value) is obtained by independently multiplying these two input signals output from the two capacitive elements by “½” and adding them.Output the first conversion value before switching and the second conversion value after switchingSubtract each otherSince it is output, highly accurate digital-to-analog conversion can be realized while suppressing the influence of the mismatch of the capacitance ratio that determines the gain of the unit DAC.
[0101]
  And claims2According to the described invention, the conversion unit obtains the conversion value by independently multiplying the two input signals of the digital signal and the other output signal on which the predetermined processing has been performed by multiplying by “½”. The subtraction circuit outputs the first conversion value before switching and the second conversion value after switching.Subtract each otherThe sample and hold circuitSubtractedSince the value is sampled and held, high-precision digital-to-analog conversion can be realized while suppressing the influence of mismatch of the capacitance ratio that determines the gain of the unit DAC.
[0102]
  Furthermore, the claims3Switching according to the described inventionmeansHowever, the input to two or more capacitive elements that sample each of the digital signal and the predetermined signal is switched between the digital signal and the predetermined signal, and the control unit activates the switching means twice. The conversion operation is controlled so as to perform the above DA conversion, and the calculation unit further performs the switching.ROutputs of DA conversion with the switching means activatedSubtractionTherefore, highly accurate digital-to-analog conversion can be realized while suppressing the influence of the mismatch of the capacitance ratio that determines the gain of the unit DAC.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a cyclic algorithmic DAC according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of a pipeline type algorithmic DAC according to an embodiment of the present invention.
FIG. 3 is an explanatory diagram of operation timing of a cyclic algorithmic DAC.
FIG. 4 is an explanatory diagram of operation timing of a pipelined algorithmic DAC.
FIG. 5 is an explanatory diagram of ILN characteristics of an 8-bit cyclic algorithmic DAC according to the present invention.
FIG. 6 is a block diagram of a conventional cyclic algorithmic DAC.
FIG. 7 is a block diagram of a conventional pipelined algorithmic DAC.
FIG. 8 is an explanatory diagram of operation timing of a conventional cyclic algorithmic DAC.
FIG. 9 is an explanatory diagram of the operation timing of a conventional pipelined algorithmic DAC.
FIG. 10 is an explanatory diagram of an example of INL characteristics of a conventional cyclic algorithmic DAC.
FIG. 11 is an explanatory diagram of another example of INL characteristics of a conventional cyclic algorithmic DAC.
[Explanation of symbols]
15 unit DAC
25 Sample hold circuit
26 Analog switch
27 Analog switch
28 Analog switch
29 operational amplifier
35 Subtraction circuit
36 Analog switch
37 operational amplifier
45 Sample hold circuit
46 operational amplifier
47 Analog switch
48 Clock generation circuit
150 operational amplifier
151 Analog switch
152 Analog switch
153 Analog switch
154 Analog switch
155 Analog switch
156 Analog switch
157 Analog switch
158 Analog switch
160 unit DAC
170 Unit DAC
180 Clock generation circuit
400 unit DAC1
500 unit DAC2

Claims

デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を第２の容量素子に入力するステップと、
前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求めるステップと、
前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力するステップと、
前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求めるステップと、
第１及び第２の変換値同士を減算して出力するステップとを含む、デジタル・アナログ変換方法。 Inputting a digital signal to the first capacitor element and inputting another signal that has undergone predetermined processing to the second capacitor element;
Obtaining a first converted value obtained by independently multiplying the digital signal and the other signal by "1/2";
Inputting a digital signal having a polarity opposite to that of the digital signal to the second capacitive element and inputting the other signal subjected to a predetermined process to the first capacitive element;
Obtaining a second conversion value obtained by independently multiplying the digital signal of opposite polarity and the other signal by multiplication by “½”;
Subtracting and outputting the first and second conversion values , and a digital-analog conversion method.

デジタル信号を第１の容量素子に入力し且つ所定の処理が行われた他の信号を前記第２の容量素子に入力し、前記デジタル信号とは逆極性のデジタル信号を前記第２の容量素子に入力し且つ所定の処理が行われた前記他の信号を前記第１の容量素子に入力する切り替え部と、前記デジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第１の変換値を求め、前記逆極性のデジタル信号及び前記他の信号を独立に「１／２」乗じて加算した第２の変換値を求める変換部と、を備えるユニットＤＡＣ回路と、
第１及び第２の変換値同士を減算して出力する減算回路と、
減算された値をサンプルホールドするサンプルホールド回路と、を含むデジタル・アナログ変換器。 A digital signal is input to the first capacitor element, and another signal that has undergone predetermined processing is input to the second capacitor element, and a digital signal having a polarity opposite to that of the digital signal is input to the second capacitor element. A switching unit that inputs the other signal that has been input to the first and the predetermined process to the first capacitive element, and a first that is obtained by independently multiplying the digital signal and the other signal by “½” A unit DAC circuit comprising: a conversion unit that obtains a conversion value of 1 and obtains a second conversion value obtained by independently multiplying the digital signal having the opposite polarity and the other signal by multiplication by “½” ;
A subtraction circuit that subtracts and outputs the first and second conversion values ;
A digital-to-analog converter including a sample-and-hold circuit that samples and holds the subtracted value.

デジタルコードに対応するデジタル信号および所定の信号を入力し、加算された信号を変換出力するユニットＤＡコンバータを１以上有するデジタル・アナログ変換器において、
前記ユニットＤＡコンバータは、
前記デジタル信号と前記所定の信号の夫々をサンプルする第１の容量素子と、前記デジタル信号とは逆極性のデジタル信号と前記所定の信号の夫々をサンプルする第２の容量素子と、
前記第１の容量素子への入力を前記デジタル信号と前記所定の信号とで切り替え、且つ前記第２の容量素子への入力を前記逆極性のデジタル信号と前記所定の信号とで切り替える切り替え手段と、
該切り替え手段を起動した状態で、前記第１の容量素子に前記デジタル信号が供給されると共に前記第２の容量素子に前記所定の信号が供給される１回目のＤＡ変換（デジタル・アナログ変換）と、前記第２の容量素子に前記デジタル信号が供給されると共に前記第１の容量素子に前記所定の信号が供給される２回目のＤＡ変換とを行うように、変換動作を制御する制御部とを備え、
さらに、前記切り替え手段を起動した状態での前記１回目及び２回目のＤＡ変換の出力同士を、減算する演算部を備えた、デジタル・アナログ変換器。In a digital-to-analog converter having at least one unit DA converter that inputs a digital signal corresponding to a digital code and a predetermined signal and converts and outputs the added signal,
The unit DA converter
A first capacitive element that samples each of the digital signal and the predetermined signal; a second capacitive element that samples each of the digital signal having a polarity opposite to the digital signal and the predetermined signal;
Switching means for switching the input to the first capacitive element between the digital signal and the predetermined signal, and switching the input to the second capacitive element between the digital signal of opposite polarity and the predetermined signal; ,
First DA conversion (digital / analog conversion) in which the digital signal is supplied to the first capacitive element and the predetermined signal is supplied to the second capacitive element in a state where the switching means is activated. And a control unit that controls the conversion operation so as to perform the second DA conversion in which the digital signal is supplied to the second capacitive element and the predetermined signal is supplied to the first capacitive element And
Furthermore, the digital-analog converter provided with the calculating part which subtracts the outputs of the said 1st time and the 2nd DA conversion in the state which started the said switching means.