JPH11111999A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH11111999A JPH11111999A JP27277397A JP27277397A JPH11111999A JP H11111999 A JPH11111999 A JP H11111999A JP 27277397 A JP27277397 A JP 27277397A JP 27277397 A JP27277397 A JP 27277397A JP H11111999 A JPH11111999 A JP H11111999A
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Abstract
(57)【要約】
【課題】 ボトムゲート型薄膜トランジスタの、ゲート
電極の断面側壁の傾斜角度を制御性良く緩やかに加工す
ることにより、ゲート電極上を被覆するシリコン膜の段
切れを防止する。 【解決手段】 透明基板２１上に高融点金属膜２２とそ
の上に酸化膜２３を形成し、レジストマスクで被覆す
る。両者を等方性エッチングによって、断面が透明基板
２１側で広がる台形状を成すゲート電極２５を形成す
る。ゲート電極２５を被う窒化シリコン膜２６と酸化シ
リコン膜２７が積層される。窒化シリコン膜２６及び酸
化シリコン膜２７からなるゲート絶縁膜上に活性領域と
なる多結晶シリコン膜２８が積層される。ゲート電極２
５の側壁と基板２１表面とが交差する角度を２０度以下
とする。
電極の断面側壁の傾斜角度を制御性良く緩やかに加工す
ることにより、ゲート電極上を被覆するシリコン膜の段
切れを防止する。 【解決手段】 透明基板２１上に高融点金属膜２２とそ
の上に酸化膜２３を形成し、レジストマスクで被覆す
る。両者を等方性エッチングによって、断面が透明基板
２１側で広がる台形状を成すゲート電極２５を形成す
る。ゲート電極２５を被う窒化シリコン膜２６と酸化シ
リコン膜２７が積層される。窒化シリコン膜２６及び酸
化シリコン膜２７からなるゲート絶縁膜上に活性領域と
なる多結晶シリコン膜２８が積層される。ゲート電極２
５の側壁と基板２１表面とが交差する角度を２０度以下
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタの製造方法に
関する。
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタの製造方法に
関する。
【０００２】
【従来の技術】図４は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、窒
化シリコン膜３と共にゲート絶縁膜として働く。酸化シ
リコン膜４上には、ゲート電極２を横断して多結晶シリ
コン膜５が積層される。この多結晶シリコン膜５が、薄
膜トランジスタの活性領域となる。
スタの構造を示す断面図である。絶縁性の透明基板１の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極２が配置される。このゲート電極２は、両端
部が透明基板１側で広くなるテーパー形状を成す。ゲー
ト電極２が配置された透明基板１上には、窒化シリコン
膜３を介して酸化シリコン膜４が積層される。窒化シリ
コン膜３は、透明基板１に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜４は、窒
化シリコン膜３と共にゲート絶縁膜として働く。酸化シ
リコン膜４上には、ゲート電極２を横断して多結晶シリ
コン膜５が積層される。この多結晶シリコン膜５が、薄
膜トランジスタの活性領域となる。
【０００３】多結晶シリコン膜５上には、酸化シリコン
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
等の絶縁材料からなるストッパ６が配置される。このス
トッパ６に被われた多結晶シリコン膜５がチャネル領域
５ｃとなり、その他の多結晶シリコン膜５がソース領域
５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成さ
れた多結晶シリコン膜５上には、酸化シリコン膜７及び
窒化シリコン膜８が積層される。この酸化シリコン膜７
及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン
領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁
膜となる。
【０００４】ソース領域５ｓ及びドレイン領域５ｄ上の
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
酸化シリコン膜７及び窒化シリコン膜８の所定箇所に
は、コンタクトホール９が形成される。このコンタクト
ホール９部分に、ソース領域５ｓ及びドレイン領域５ｄ
に接続されるソース電極１０ｓ及びドレイン電極１０ｄ
が配置される。ソース電極１０ｓ及びドレイン電極１０
ｄが配置された窒化シリコン膜８上には、可視光に対し
て透明なアクリル樹脂層１１が積層される。このアクリ
ル樹脂層１１は、ゲート電極２やストッパ６により生じ
る凹凸を埋めて表面を平坦化する。
【０００５】ソース電極１０ｓ上のアクリル樹脂層１１
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ（酸化インジウムすず）等からなる
透明電極１３が、アクリル樹脂層１１上に広がるように
配置される。この透明電極１３が、液晶表示パネルの表
示電極を構成する。
には、コンタクトホール１２が形成される。そして、こ
のコンタクトホール１２を通してアルミニウム配線１０
に接続されるＩＴＯ（酸化インジウムすず）等からなる
透明電極１３が、アクリル樹脂層１１上に広がるように
配置される。この透明電極１３が、液晶表示パネルの表
示電極を構成する。
【０００６】以上の薄膜トランジスタは、表示電極と共
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
に透明基板１上に複数個が行列配置され、ゲート電極２
に印加される走査制御信号に応答して、ドレイン電極１
０ｄに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜５は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜５の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜４上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板１の温度を高
くする必要がないため、透明基板１として融点の低いガ
ラス基板を採用できるようになる。
【０００７】
【発明が解決しようとする課題】活性層となるシリコン
膜５は、ゲート電極２によって生じる段差を跨るように
して積層される。このとき、ゲート電極２は、側壁が透
明基板１の表面とテーパ状に交差するように断面が台形
状に形成されているものの、この段差部分において多結
晶シリコン膜５の段切れが生じやすくなっている。即
ち、ゲート電極２として用いるクロム（Ｃｒ）は熱放熱
性が高く、逆にガラス基板１は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極２上の多結晶シリコン膜５
と基板１上の多結晶シリコン膜５とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせて、ゲート電極２の側壁近傍で多結晶シリコン
膜５を段切れさせるものと考えられる。このため、チャ
ネル領域５ｃとソース・ドレイン領域５ｓ、５ｄとの導
通が途切れることにより、装置の製造歩留まりを大きく
低下させる要因になっていた。
膜５は、ゲート電極２によって生じる段差を跨るように
して積層される。このとき、ゲート電極２は、側壁が透
明基板１の表面とテーパ状に交差するように断面が台形
状に形成されているものの、この段差部分において多結
晶シリコン膜５の段切れが生じやすくなっている。即
ち、ゲート電極２として用いるクロム（Ｃｒ）は熱放熱
性が高く、逆にガラス基板１は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極２上の多結晶シリコン膜５
と基板１上の多結晶シリコン膜５とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせて、ゲート電極２の側壁近傍で多結晶シリコン
膜５を段切れさせるものと考えられる。このため、チャ
ネル領域５ｃとソース・ドレイン領域５ｓ、５ｄとの導
通が途切れることにより、装置の製造歩留まりを大きく
低下させる要因になっていた。
【０００８】この現象は、ゲート電極２の断面側壁の傾
斜角度を緩やかにすればある程度回避できることが明ら
かになった。しかし、クロムのような高融点金属を再現
性良く台形状に加工することが困難である欠点があっ
た。そこで本発明は、多結晶シリコン膜の段切れが生じ
ないようにする為の製造方法を提供することを目的とす
る。
斜角度を緩やかにすればある程度回避できることが明ら
かになった。しかし、クロムのような高融点金属を再現
性良く台形状に加工することが困難である欠点があっ
た。そこで本発明は、多結晶シリコン膜の段切れが生じ
ないようにする為の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、高融点
金属膜の表面に酸化膜を形成し、該酸化膜と高融点金属
膜とを同時にエッチングすることを特徴としている。
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、高融点
金属膜の表面に酸化膜を形成し、該酸化膜と高融点金属
膜とを同時にエッチングすることを特徴としている。
【００１０】本発明によれば、前記酸化膜のエッチング
レートが速いことにより、高融点金属膜の膜厚方向にエ
ッチングが進行すると同時に横方向へのエッチングが加
速され、これによって緩やかな傾斜を再現性良く形成す
ることができる。
レートが速いことにより、高融点金属膜の膜厚方向にエ
ッチングが進行すると同時に横方向へのエッチングが加
速され、これによって緩やかな傾斜を再現性良く形成す
ることができる。
【００１１】
【発明の実施の形態】図１乃至図３は、本発明の薄膜ト
ランジスタの製造方法を説明する工程別の断面図であ
る。これらの図においては、図１と同一部分を示してい
る。 （ａ）第１工程 ノンアルカリガラス等から成る絶縁性の透明基板２１上
に、クロムやモリブデン等の高融点金属をスパッタ法に
より７００〜１３００Åの膜厚に積層し、高融点金属膜
２２を形成する。この高融点金属膜２２の上に、スパッ
タ法、あるいはＮ２雰囲気中に５時間以上放置する自然
酸化法によって、堆積した金属に対応する酸化物（クロ
ムに対してＣｒＯ２、モリブデンに対してＭｏＯ２）を
堆積し、膜厚が１０〜２００Åの酸化膜２３を形成する
（図１（Ａ）参照）。 （ｂ）第２工程 高融点金属膜２２上に形成した酸化膜２３の上にレジス
トマスク２４を形成し、該レジストマスク２４によって
高融点金属膜２４と酸化膜２３を所定の形状にパターニ
ングし、ゲート電極２５を形成する。このパターニング
処理では、硝酸系のウェットエッチャントを用いること
で等方性モードでエッチングが進行するが、クロム（Ｃ
ｒ）のエッチングレートに対してクロム酸化物（ＣｒＯ
２）のエッチングレートが約２０％程度速く、その為高
融点金属膜２２の膜厚方向にエッチングが進行すると同
時に、酸化膜２３が横方向へエッチングされ、露出した
高融点金属膜２２の表面がエッチャントに晒される。こ
の結果、ゲート電極２２の断面が透明基板２１側で広が
るテーパー形状に形成され、ゲート電極２２の側壁と底
面（透明基板２１の表面）との交差角度を、２０°以下
に制御性良く加工することができる。（図１（Ｂ）参
照）。
ランジスタの製造方法を説明する工程別の断面図であ
る。これらの図においては、図１と同一部分を示してい
る。 （ａ）第１工程 ノンアルカリガラス等から成る絶縁性の透明基板２１上
に、クロムやモリブデン等の高融点金属をスパッタ法に
より７００〜１３００Åの膜厚に積層し、高融点金属膜
２２を形成する。この高融点金属膜２２の上に、スパッ
タ法、あるいはＮ２雰囲気中に５時間以上放置する自然
酸化法によって、堆積した金属に対応する酸化物（クロ
ムに対してＣｒＯ２、モリブデンに対してＭｏＯ２）を
堆積し、膜厚が１０〜２００Åの酸化膜２３を形成する
（図１（Ａ）参照）。 （ｂ）第２工程 高融点金属膜２２上に形成した酸化膜２３の上にレジス
トマスク２４を形成し、該レジストマスク２４によって
高融点金属膜２４と酸化膜２３を所定の形状にパターニ
ングし、ゲート電極２５を形成する。このパターニング
処理では、硝酸系のウェットエッチャントを用いること
で等方性モードでエッチングが進行するが、クロム（Ｃ
ｒ）のエッチングレートに対してクロム酸化物（ＣｒＯ
２）のエッチングレートが約２０％程度速く、その為高
融点金属膜２２の膜厚方向にエッチングが進行すると同
時に、酸化膜２３が横方向へエッチングされ、露出した
高融点金属膜２２の表面がエッチャントに晒される。こ
の結果、ゲート電極２２の断面が透明基板２１側で広が
るテーパー形状に形成され、ゲート電極２２の側壁と底
面（透明基板２１の表面）との交差角度を、２０°以下
に制御性良く加工することができる。（図１（Ｂ）参
照）。
【００１２】ここで、ゲート電極２５の膜厚の上限は、
結晶粒径の差が小さくなるようにできるだけ小さい方が
好ましく、膜厚の下限は、ゲート電極２２が持つ抵抗値
（配線抵抗）が小さくなるようにできるだけ大きいこと
が好ましい。また、酸化膜２３の膜厚はゲート電極２５
による段差を増大しないことから１０〜２００Åと薄い
方が好ましい。 （ｃ）第３工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００〜１５００Åの膜厚に積層する。これによ
り、透明基板２１からの不純物イオンの析出を阻止する
窒化シリコン膜２６が形成される。続いて、窒化シリコ
ン膜２６上に、プラズマＣＶＤ法により酸化シリコンを
１０００〜２０００Åの膜厚に積層する。これにより、
窒化シリコン膜２６と共にゲート絶縁膜となる酸化シリ
コン膜２７が形成される。そして、酸化シリコン膜２７
上に、プラズマＣＶＤ法によりシリコンを４００〜８０
０Åの膜厚に積層し、非晶質のシリコン膜２８を形成す
る。以上の窒化シリコン膜２６、酸化シリコン膜２７及
び非晶質シリコン膜２８は、同一装置により連続して形
成することができる。さらに、エキシマレーザーをシリ
コン膜２８'に照射し、非晶質状態のシリコンが融解す
るまで加熱する。これにより、シリコンが結晶化し、多
結晶シリコン膜２８となる（図１（Ｃ）参照）。 （ｄ）第４工程 多結晶シリコン膜２８上に酸化シリコンを１０００〜２
０００Åの膜厚に積層し、酸化シリコン膜２９を形成す
る。そして、この酸化シリコン膜２９をゲート電極２５
の形状に合わせてパターニングし、ゲート電極２５に重
なるストッパ３０を形成する。このストッパ３０の形成
においては、酸化シリコン膜３０を被ってレジスト層を
形成し、そのレジスト層を透明基板２１側からゲート電
極２５をマスクとして露光することにより、マスクずれ
をなくすことができる（図１（Ｄ）参照）。 （ｅ）第５工程 ストッパ３０が形成された多結晶シリコン膜２８に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ３０で被われた領域を除いて多結晶シリコ
ン膜２８にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ３０の両側でソース
領域２８ｓ及びドレイン領域２８ｄとなり、ストッパ３
０で被覆された領域がチャネル領域２８ｃとなる（図２
（Ａ）参照）。 （ｆ）第６工程 ソース領域２８ｓ及びドレイン領域２８ｄが形成された
多結晶シリコン膜２８にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２８ｓ及びドレイン領域２８ｄ内の不純物イオン
が活性化される。そして、ストッパ３０（ゲート電極２
５）の両側に所定の幅を残して多結晶シリコン膜２８を
島状にパターニングし、トランジスタを分離独立させる
（図２（Ｂ）参照）。 （ｇ）第７工程 多結晶シリコン膜２８上にプラズマＣＶＤ法により酸化
シリコンを１０００〜２０００Åの膜厚に積層し、連続
して、窒化シリコンを２０００〜３０００Åの膜厚に積
層する。これにより、酸化シリコン膜３１及び窒化シリ
コン膜３２の２層からなる層間絶縁膜が形成される。酸
化シリコン膜３１及び窒化シリコン膜３２を形成した
後、窒素雰囲気中で３５０〜４５０℃程度で加熱し、窒
化シリコン膜３２内に含まれる水素イオンを多結晶シリ
コン膜２８へ導入する。ソース領域２８ｓ及びドレイン
領域２５８に対応して、酸化シリコン膜３１及び窒化シ
リコン膜３２を貫通するコンタクトホール３３を形成す
る（図２（Ｃ）参照）。 （ｈ）第８工程 コンタクトホール３３部分に、アルミニウム等の金属か
らなるドレイン電極３４を形成する。このドレイン電極
３４の形成は、例えば、コンタクトホール３３が形成さ
れた窒化シリコン膜３２上にスパッタリングしたアルミ
ニウムをパターニングすることで形成される（図３
（Ａ）参照）。 （ｉ）第９工程 続いて、ドレイン電極３４が形成された窒化シリコン膜
３３上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層３５を形成する。このアクリル樹脂層３５は、ス
トッパ３０やドレイン電極３４による凹凸を埋めて表面
を平坦化する。さらに、ソース領域２８ｓ上にアクリル
樹脂層３５を貫通するコンタクトホール３６を形成し、
このコンタクトホール３６部分に、ソース領域２８ｓに
接続されるＩＴＯ等からなる透明電極３７を形成する。
この透明電極３７の形成は、例えば、コンタクトホール
３６が形成されたアクリル樹脂層３５上にスパッタリン
グしたＩＴＯをパターニングすることで形成される（図
３（Ｂ）参照）。
結晶粒径の差が小さくなるようにできるだけ小さい方が
好ましく、膜厚の下限は、ゲート電極２２が持つ抵抗値
（配線抵抗）が小さくなるようにできるだけ大きいこと
が好ましい。また、酸化膜２３の膜厚はゲート電極２５
による段差を増大しないことから１０〜２００Åと薄い
方が好ましい。 （ｃ）第３工程 透明基板２１上に、プラズマＣＶＤ法により窒化シリコ
ンを５００〜１５００Åの膜厚に積層する。これによ
り、透明基板２１からの不純物イオンの析出を阻止する
窒化シリコン膜２６が形成される。続いて、窒化シリコ
ン膜２６上に、プラズマＣＶＤ法により酸化シリコンを
１０００〜２０００Åの膜厚に積層する。これにより、
窒化シリコン膜２６と共にゲート絶縁膜となる酸化シリ
コン膜２７が形成される。そして、酸化シリコン膜２７
上に、プラズマＣＶＤ法によりシリコンを４００〜８０
０Åの膜厚に積層し、非晶質のシリコン膜２８を形成す
る。以上の窒化シリコン膜２６、酸化シリコン膜２７及
び非晶質シリコン膜２８は、同一装置により連続して形
成することができる。さらに、エキシマレーザーをシリ
コン膜２８'に照射し、非晶質状態のシリコンが融解す
るまで加熱する。これにより、シリコンが結晶化し、多
結晶シリコン膜２８となる（図１（Ｃ）参照）。 （ｄ）第４工程 多結晶シリコン膜２８上に酸化シリコンを１０００〜２
０００Åの膜厚に積層し、酸化シリコン膜２９を形成す
る。そして、この酸化シリコン膜２９をゲート電極２５
の形状に合わせてパターニングし、ゲート電極２５に重
なるストッパ３０を形成する。このストッパ３０の形成
においては、酸化シリコン膜３０を被ってレジスト層を
形成し、そのレジスト層を透明基板２１側からゲート電
極２５をマスクとして露光することにより、マスクずれ
をなくすことができる（図１（Ｄ）参照）。 （ｅ）第５工程 ストッパ３０が形成された多結晶シリコン膜２８に対
し、形成すべきトランジスタのタイプに対応するＰ型あ
るいはＮ型のイオンを注入する。即ち、Ｐチャネル型の
トランジスタを形成する場合には、ボロン等のＰ型イオ
ンを注入し、Ｎチャネル型のトランジスタを形成する場
合には、リン等のＮ型イオンを注入する。この注入によ
り、ストッパ３０で被われた領域を除いて多結晶シリコ
ン膜２８にＰ型あるいはＮ型の導電性を示す領域が形成
される。これらの領域が、ストッパ３０の両側でソース
領域２８ｓ及びドレイン領域２８ｄとなり、ストッパ３
０で被覆された領域がチャネル領域２８ｃとなる（図２
（Ａ）参照）。 （ｆ）第６工程 ソース領域２８ｓ及びドレイン領域２８ｄが形成された
多結晶シリコン膜２８にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域２８ｓ及びドレイン領域２８ｄ内の不純物イオン
が活性化される。そして、ストッパ３０（ゲート電極２
５）の両側に所定の幅を残して多結晶シリコン膜２８を
島状にパターニングし、トランジスタを分離独立させる
（図２（Ｂ）参照）。 （ｇ）第７工程 多結晶シリコン膜２８上にプラズマＣＶＤ法により酸化
シリコンを１０００〜２０００Åの膜厚に積層し、連続
して、窒化シリコンを２０００〜３０００Åの膜厚に積
層する。これにより、酸化シリコン膜３１及び窒化シリ
コン膜３２の２層からなる層間絶縁膜が形成される。酸
化シリコン膜３１及び窒化シリコン膜３２を形成した
後、窒素雰囲気中で３５０〜４５０℃程度で加熱し、窒
化シリコン膜３２内に含まれる水素イオンを多結晶シリ
コン膜２８へ導入する。ソース領域２８ｓ及びドレイン
領域２５８に対応して、酸化シリコン膜３１及び窒化シ
リコン膜３２を貫通するコンタクトホール３３を形成す
る（図２（Ｃ）参照）。 （ｈ）第８工程 コンタクトホール３３部分に、アルミニウム等の金属か
らなるドレイン電極３４を形成する。このドレイン電極
３４の形成は、例えば、コンタクトホール３３が形成さ
れた窒化シリコン膜３２上にスパッタリングしたアルミ
ニウムをパターニングすることで形成される（図３
（Ａ）参照）。 （ｉ）第９工程 続いて、ドレイン電極３４が形成された窒化シリコン膜
３３上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層３５を形成する。このアクリル樹脂層３５は、ス
トッパ３０やドレイン電極３４による凹凸を埋めて表面
を平坦化する。さらに、ソース領域２８ｓ上にアクリル
樹脂層３５を貫通するコンタクトホール３６を形成し、
このコンタクトホール３６部分に、ソース領域２８ｓに
接続されるＩＴＯ等からなる透明電極３７を形成する。
この透明電極３７の形成は、例えば、コンタクトホール
３６が形成されたアクリル樹脂層３５上にスパッタリン
グしたＩＴＯをパターニングすることで形成される（図
３（Ｂ）参照）。
【００１３】以上の第１乃至第９工程により、ボトムゲ
ート型の薄膜トランジスタが形成される。この薄膜トラ
ンジスタにおいては、ゲート電極２５断面側壁の角度を
２０度以下としたことにより、ゲート電極２５の側壁に
おける多結晶シリコン膜２８の段切れを大幅に低減する
ことができた。測定によれば、従来の４５度以上の角度
でもって構成した場合と比較して、多結晶シリコン膜の
段切れに起因する不良率が、約３０％から約１％に低減
された。
ート型の薄膜トランジスタが形成される。この薄膜トラ
ンジスタにおいては、ゲート電極２５断面側壁の角度を
２０度以下としたことにより、ゲート電極２５の側壁に
おける多結晶シリコン膜２８の段切れを大幅に低減する
ことができた。測定によれば、従来の４５度以上の角度
でもって構成した場合と比較して、多結晶シリコン膜の
段切れに起因する不良率が、約３０％から約１％に低減
された。
【００１４】
【発明の効果】本発明によれば、多結晶シリコン膜２８
の断面側壁の傾斜角を２０度以下に再現性良く制御する
ことができ、これによって段切れ不良率を大幅に低減す
ることができる。従って、製造歩留まりの向上と共に、
信頼性の向上が望める。
の断面側壁の傾斜角を２０度以下に再現性良く制御する
ことができ、これによって段切れ不良率を大幅に低減す
ることができる。従って、製造歩留まりの向上と共に、
信頼性の向上が望める。
【図１】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図２】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図３】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図４】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
２１ 透明基板 ２２ 高融点金属膜 ２３ 酸化膜 ２５ ゲート電極 ２６、３２ 窒化シリコン膜 ２７、３１ 酸化シリコン膜 ２８ 多結晶シリコン膜 ２８ｃ チャネル領域 ２８ｓ ソース領域 ２８ｄ ドレイン領域 ３０ ストッパ ３３、３６ コンタクトホール ３４ ドレイン電極 ３５ アクリル樹脂層 ３６ 透明電極
Claims (3)
- 【請求項１】 絶縁性の基板上に高融点金属膜を形成
し、その表面に前記高融点金属よりもエッチングレート
が速い、前記高融点金属の酸化物を形成する工程と、 前記酸化物の上にレジストマスクを形成する工程と、 前記高融点金属と酸化物をウェットエッチングして、断
面側壁が傾斜したゲート電極を形成する工程と、 前記ゲート電極を被って積層されるゲート絶縁膜及び前
記ゲート電極を跨って前記ゲート絶縁膜上に積層される
半導体膜を形成する工程と、 前記半導体膜をレーザアニールして多結晶化する工程
と、を具備することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項２】 前記高融点金属がクロム（Ｃｒ）である
ことを特徴とする請求項１に記載の薄膜トランジスタの
製造方法。 - 【請求項３】 前記酸化物の膜厚が１０〜２００Åであ
ることを特徴とする請求項１に記載の薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277397A JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27277397A JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111999A true JPH11111999A (ja) | 1999-04-23 |
Family
ID=17518551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27277397A Pending JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111999A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217423A (ja) * | 2000-02-01 | 2001-08-10 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
| KR20040022289A (ko) * | 2002-09-03 | 2004-03-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이 기판 제조방법 |
| JP2011171524A (ja) * | 2010-02-19 | 2011-09-01 | National Institute For Materials Science | 有機半導体デバイスのコンタクト構造、有機半導体デバイス及びその作製方法 |
-
1997
- 1997-10-06 JP JP27277397A patent/JPH11111999A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217423A (ja) * | 2000-02-01 | 2001-08-10 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
| US8546200B2 (en) | 2000-02-01 | 2013-10-01 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
| US8604483B2 (en) | 2000-02-01 | 2013-12-10 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
| US8779417B2 (en) | 2000-02-01 | 2014-07-15 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
| KR20040022289A (ko) * | 2002-09-03 | 2004-03-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이 기판 제조방법 |
| JP2011171524A (ja) * | 2010-02-19 | 2011-09-01 | National Institute For Materials Science | 有機半導体デバイスのコンタクト構造、有機半導体デバイス及びその作製方法 |
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