JPH11111999A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH11111999A JPH11111999A JP27277397A JP27277397A JPH11111999A JP H11111999 A JPH11111999 A JP H11111999A JP 27277397 A JP27277397 A JP 27277397A JP 27277397 A JP27277397 A JP 27277397A JP H11111999 A JPH11111999 A JP H11111999A
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- gate electrode
- silicon
- oxide film
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Abstract
(57)【要約】
【課題】 ボトムゲート型薄膜トランジスタの、ゲート
電極の断面側壁の傾斜角度を制御性良く緩やかに加工す
ることにより、ゲート電極上を被覆するシリコン膜の段
切れを防止する。 【解決手段】 透明基板21上に高融点金属膜22とそ
の上に酸化膜23を形成し、レジストマスクで被覆す
る。両者を等方性エッチングによって、断面が透明基板
21側で広がる台形状を成すゲート電極25を形成す
る。ゲート電極25を被う窒化シリコン膜26と酸化シ
リコン膜27が積層される。窒化シリコン膜26及び酸
化シリコン膜27からなるゲート絶縁膜上に活性領域と
なる多結晶シリコン膜28が積層される。ゲート電極2
5の側壁と基板21表面とが交差する角度を20度以下
とする。
電極の断面側壁の傾斜角度を制御性良く緩やかに加工す
ることにより、ゲート電極上を被覆するシリコン膜の段
切れを防止する。 【解決手段】 透明基板21上に高融点金属膜22とそ
の上に酸化膜23を形成し、レジストマスクで被覆す
る。両者を等方性エッチングによって、断面が透明基板
21側で広がる台形状を成すゲート電極25を形成す
る。ゲート電極25を被う窒化シリコン膜26と酸化シ
リコン膜27が積層される。窒化シリコン膜26及び酸
化シリコン膜27からなるゲート絶縁膜上に活性領域と
なる多結晶シリコン膜28が積層される。ゲート電極2
5の側壁と基板21表面とが交差する角度を20度以下
とする。
Description
【0001】
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタの製造方法に
関する。
クス方式の表示パネルの画素表示用スイッチング素子に
適したボトムゲート型の薄膜トランジスタの製造方法に
関する。
【0002】
【従来の技術】図4は、ボトムゲート型の薄膜トランジ
スタの構造を示す断面図である。絶縁性の透明基板1の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極2が配置される。このゲート電極2は、両端
部が透明基板1側で広くなるテーパー形状を成す。ゲー
ト電極2が配置された透明基板1上には、窒化シリコン
膜3を介して酸化シリコン膜4が積層される。窒化シリ
コン膜3は、透明基板1に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜4は、窒
化シリコン膜3と共にゲート絶縁膜として働く。酸化シ
リコン膜4上には、ゲート電極2を横断して多結晶シリ
コン膜5が積層される。この多結晶シリコン膜5が、薄
膜トランジスタの活性領域となる。
スタの構造を示す断面図である。絶縁性の透明基板1の
表面に、タングステンやクロム等の高融点金属からなる
ゲート電極2が配置される。このゲート電極2は、両端
部が透明基板1側で広くなるテーパー形状を成す。ゲー
ト電極2が配置された透明基板1上には、窒化シリコン
膜3を介して酸化シリコン膜4が積層される。窒化シリ
コン膜3は、透明基板1に含まれる不純物が後述する活
性領域に浸入するのを阻止し、酸化シリコン膜4は、窒
化シリコン膜3と共にゲート絶縁膜として働く。酸化シ
リコン膜4上には、ゲート電極2を横断して多結晶シリ
コン膜5が積層される。この多結晶シリコン膜5が、薄
膜トランジスタの活性領域となる。
【0003】多結晶シリコン膜5上には、酸化シリコン
等の絶縁材料からなるストッパ6が配置される。このス
トッパ6に被われた多結晶シリコン膜5がチャネル領域
5cとなり、その他の多結晶シリコン膜5がソース領域
5s及びドレイン領域5dとなる。ストッパ6が形成さ
れた多結晶シリコン膜5上には、酸化シリコン膜7及び
窒化シリコン膜8が積層される。この酸化シリコン膜7
及び窒化シリコン膜8は、ソース領域5s及びドレイン
領域5dを含む多結晶シリコン膜5を保護する層間絶縁
膜となる。
等の絶縁材料からなるストッパ6が配置される。このス
トッパ6に被われた多結晶シリコン膜5がチャネル領域
5cとなり、その他の多結晶シリコン膜5がソース領域
5s及びドレイン領域5dとなる。ストッパ6が形成さ
れた多結晶シリコン膜5上には、酸化シリコン膜7及び
窒化シリコン膜8が積層される。この酸化シリコン膜7
及び窒化シリコン膜8は、ソース領域5s及びドレイン
領域5dを含む多結晶シリコン膜5を保護する層間絶縁
膜となる。
【0004】ソース領域5s及びドレイン領域5d上の
酸化シリコン膜7及び窒化シリコン膜8の所定箇所に
は、コンタクトホール9が形成される。このコンタクト
ホール9部分に、ソース領域5s及びドレイン領域5d
に接続されるソース電極10s及びドレイン電極10d
が配置される。ソース電極10s及びドレイン電極10
dが配置された窒化シリコン膜8上には、可視光に対し
て透明なアクリル樹脂層11が積層される。このアクリ
ル樹脂層11は、ゲート電極2やストッパ6により生じ
る凹凸を埋めて表面を平坦化する。
酸化シリコン膜7及び窒化シリコン膜8の所定箇所に
は、コンタクトホール9が形成される。このコンタクト
ホール9部分に、ソース領域5s及びドレイン領域5d
に接続されるソース電極10s及びドレイン電極10d
が配置される。ソース電極10s及びドレイン電極10
dが配置された窒化シリコン膜8上には、可視光に対し
て透明なアクリル樹脂層11が積層される。このアクリ
ル樹脂層11は、ゲート電極2やストッパ6により生じ
る凹凸を埋めて表面を平坦化する。
【0005】ソース電極10s上のアクリル樹脂層11
には、コンタクトホール12が形成される。そして、こ
のコンタクトホール12を通してアルミニウム配線10
に接続されるITO(酸化インジウムすず)等からなる
透明電極13が、アクリル樹脂層11上に広がるように
配置される。この透明電極13が、液晶表示パネルの表
示電極を構成する。
には、コンタクトホール12が形成される。そして、こ
のコンタクトホール12を通してアルミニウム配線10
に接続されるITO(酸化インジウムすず)等からなる
透明電極13が、アクリル樹脂層11上に広がるように
配置される。この透明電極13が、液晶表示パネルの表
示電極を構成する。
【0006】以上の薄膜トランジスタは、表示電極と共
に透明基板1上に複数個が行列配置され、ゲート電極2
に印加される走査制御信号に応答して、ドレイン電極1
0dに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜5は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜5の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜4上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板1の温度を高
くする必要がないため、透明基板1として融点の低いガ
ラス基板を採用できるようになる。
に透明基板1上に複数個が行列配置され、ゲート電極2
に印加される走査制御信号に応答して、ドレイン電極1
0dに供給される映像情報を表示電極にそれぞれ印加す
る。ところで、多結晶シリコン膜5は、薄膜トランジス
タの活性領域として機能するように、結晶粒径が十分な
大きさに形成される。多結晶シリコン膜5の結晶粒径を
大きく形成する方法としては、エキシマレーザーを用い
たレーザーアニール法が知られている。このレーザーア
ニール法は、ゲート絶縁膜となる酸化シリコン膜4上に
非晶質状態のシリコンを積層し、そのシリコンにエキシ
マレーザーを照射してシリコンを一旦融解させることに
より、シリコンを結晶化させるものである。このような
レーザーアニール法を用いれば、透明基板1の温度を高
くする必要がないため、透明基板1として融点の低いガ
ラス基板を採用できるようになる。
【0007】
【発明が解決しようとする課題】活性層となるシリコン
膜5は、ゲート電極2によって生じる段差を跨るように
して積層される。このとき、ゲート電極2は、側壁が透
明基板1の表面とテーパ状に交差するように断面が台形
状に形成されているものの、この段差部分において多結
晶シリコン膜5の段切れが生じやすくなっている。即
ち、ゲート電極2として用いるクロム(Cr)は熱放熱
性が高く、逆にガラス基板1は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極2上の多結晶シリコン膜5
と基板1上の多結晶シリコン膜5とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせて、ゲート電極2の側壁近傍で多結晶シリコン
膜5を段切れさせるものと考えられる。このため、チャ
ネル領域5cとソース・ドレイン領域5s、5dとの導
通が途切れることにより、装置の製造歩留まりを大きく
低下させる要因になっていた。
膜5は、ゲート電極2によって生じる段差を跨るように
して積層される。このとき、ゲート電極2は、側壁が透
明基板1の表面とテーパ状に交差するように断面が台形
状に形成されているものの、この段差部分において多結
晶シリコン膜5の段切れが生じやすくなっている。即
ち、ゲート電極2として用いるクロム(Cr)は熱放熱
性が高く、逆にガラス基板1は放熱性が悪いので、多結
晶シリコン膜をエキシマレーザで加熱・溶融した後再結
晶化するときに、ゲート電極2上の多結晶シリコン膜5
と基板1上の多結晶シリコン膜5とでは再結晶化の速度
が異なり、これらの差が、多結晶シリコンの粒径に差を
生じさせて、ゲート電極2の側壁近傍で多結晶シリコン
膜5を段切れさせるものと考えられる。このため、チャ
ネル領域5cとソース・ドレイン領域5s、5dとの導
通が途切れることにより、装置の製造歩留まりを大きく
低下させる要因になっていた。
【0008】この現象は、ゲート電極2の断面側壁の傾
斜角度を緩やかにすればある程度回避できることが明ら
かになった。しかし、クロムのような高融点金属を再現
性良く台形状に加工することが困難である欠点があっ
た。そこで本発明は、多結晶シリコン膜の段切れが生じ
ないようにする為の製造方法を提供することを目的とす
る。
斜角度を緩やかにすればある程度回避できることが明ら
かになった。しかし、クロムのような高融点金属を再現
性良く台形状に加工することが困難である欠点があっ
た。そこで本発明は、多結晶シリコン膜の段切れが生じ
ないようにする為の製造方法を提供することを目的とす
る。
【0009】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、高融点
金属膜の表面に酸化膜を形成し、該酸化膜と高融点金属
膜とを同時にエッチングすることを特徴としている。
タは、基板と、前記基板の表面に配置されるゲート電極
と、前記基板上に前記ゲート電極を被って積層されるゲ
ート絶縁膜と、前記ゲート電極を跨って前記ゲート絶縁
膜上に積層される半導体膜と、前記半導体膜上に積層さ
れる層間絶縁膜と、を備え、前記ゲート電極は、高融点
金属膜の表面に酸化膜を形成し、該酸化膜と高融点金属
膜とを同時にエッチングすることを特徴としている。
【0010】本発明によれば、前記酸化膜のエッチング
レートが速いことにより、高融点金属膜の膜厚方向にエ
ッチングが進行すると同時に横方向へのエッチングが加
速され、これによって緩やかな傾斜を再現性良く形成す
ることができる。
レートが速いことにより、高融点金属膜の膜厚方向にエ
ッチングが進行すると同時に横方向へのエッチングが加
速され、これによって緩やかな傾斜を再現性良く形成す
ることができる。
【0011】
【発明の実施の形態】図1乃至図3は、本発明の薄膜ト
ランジスタの製造方法を説明する工程別の断面図であ
る。これらの図においては、図1と同一部分を示してい
る。 (a)第1工程 ノンアルカリガラス等から成る絶縁性の透明基板21上
に、クロムやモリブデン等の高融点金属をスパッタ法に
より700〜1300Åの膜厚に積層し、高融点金属膜
22を形成する。この高融点金属膜22の上に、スパッ
タ法、あるいはN2雰囲気中に5時間以上放置する自然
酸化法によって、堆積した金属に対応する酸化物(クロ
ムに対してCrO2、モリブデンに対してMoO2)を
堆積し、膜厚が10〜200Åの酸化膜23を形成する
(図1(A)参照)。 (b)第2工程 高融点金属膜22上に形成した酸化膜23の上にレジス
トマスク24を形成し、該レジストマスク24によって
高融点金属膜24と酸化膜23を所定の形状にパターニ
ングし、ゲート電極25を形成する。このパターニング
処理では、硝酸系のウェットエッチャントを用いること
で等方性モードでエッチングが進行するが、クロム(C
r)のエッチングレートに対してクロム酸化物(CrO
2)のエッチングレートが約20%程度速く、その為高
融点金属膜22の膜厚方向にエッチングが進行すると同
時に、酸化膜23が横方向へエッチングされ、露出した
高融点金属膜22の表面がエッチャントに晒される。こ
の結果、ゲート電極22の断面が透明基板21側で広が
るテーパー形状に形成され、ゲート電極22の側壁と底
面(透明基板21の表面)との交差角度を、20°以下
に制御性良く加工することができる。(図1(B)参
照)。
ランジスタの製造方法を説明する工程別の断面図であ
る。これらの図においては、図1と同一部分を示してい
る。 (a)第1工程 ノンアルカリガラス等から成る絶縁性の透明基板21上
に、クロムやモリブデン等の高融点金属をスパッタ法に
より700〜1300Åの膜厚に積層し、高融点金属膜
22を形成する。この高融点金属膜22の上に、スパッ
タ法、あるいはN2雰囲気中に5時間以上放置する自然
酸化法によって、堆積した金属に対応する酸化物(クロ
ムに対してCrO2、モリブデンに対してMoO2)を
堆積し、膜厚が10〜200Åの酸化膜23を形成する
(図1(A)参照)。 (b)第2工程 高融点金属膜22上に形成した酸化膜23の上にレジス
トマスク24を形成し、該レジストマスク24によって
高融点金属膜24と酸化膜23を所定の形状にパターニ
ングし、ゲート電極25を形成する。このパターニング
処理では、硝酸系のウェットエッチャントを用いること
で等方性モードでエッチングが進行するが、クロム(C
r)のエッチングレートに対してクロム酸化物(CrO
2)のエッチングレートが約20%程度速く、その為高
融点金属膜22の膜厚方向にエッチングが進行すると同
時に、酸化膜23が横方向へエッチングされ、露出した
高融点金属膜22の表面がエッチャントに晒される。こ
の結果、ゲート電極22の断面が透明基板21側で広が
るテーパー形状に形成され、ゲート電極22の側壁と底
面(透明基板21の表面)との交差角度を、20°以下
に制御性良く加工することができる。(図1(B)参
照)。
【0012】ここで、ゲート電極25の膜厚の上限は、
結晶粒径の差が小さくなるようにできるだけ小さい方が
好ましく、膜厚の下限は、ゲート電極22が持つ抵抗値
(配線抵抗)が小さくなるようにできるだけ大きいこと
が好ましい。また、酸化膜23の膜厚はゲート電極25
による段差を増大しないことから10〜200Åと薄い
方が好ましい。 (c)第3工程 透明基板21上に、プラズマCVD法により窒化シリコ
ンを500〜1500Åの膜厚に積層する。これによ
り、透明基板21からの不純物イオンの析出を阻止する
窒化シリコン膜26が形成される。続いて、窒化シリコ
ン膜26上に、プラズマCVD法により酸化シリコンを
1000〜2000Åの膜厚に積層する。これにより、
窒化シリコン膜26と共にゲート絶縁膜となる酸化シリ
コン膜27が形成される。そして、酸化シリコン膜27
上に、プラズマCVD法によりシリコンを400〜80
0Åの膜厚に積層し、非晶質のシリコン膜28を形成す
る。以上の窒化シリコン膜26、酸化シリコン膜27及
び非晶質シリコン膜28は、同一装置により連続して形
成することができる。さらに、エキシマレーザーをシリ
コン膜28'に照射し、非晶質状態のシリコンが融解す
るまで加熱する。これにより、シリコンが結晶化し、多
結晶シリコン膜28となる(図1(C)参照)。 (d)第4工程 多結晶シリコン膜28上に酸化シリコンを1000〜2
000Åの膜厚に積層し、酸化シリコン膜29を形成す
る。そして、この酸化シリコン膜29をゲート電極25
の形状に合わせてパターニングし、ゲート電極25に重
なるストッパ30を形成する。このストッパ30の形成
においては、酸化シリコン膜30を被ってレジスト層を
形成し、そのレジスト層を透明基板21側からゲート電
極25をマスクとして露光することにより、マスクずれ
をなくすことができる(図1(D)参照)。 (e)第5工程 ストッパ30が形成された多結晶シリコン膜28に対
し、形成すべきトランジスタのタイプに対応するP型あ
るいはN型のイオンを注入する。即ち、Pチャネル型の
トランジスタを形成する場合には、ボロン等のP型イオ
ンを注入し、Nチャネル型のトランジスタを形成する場
合には、リン等のN型イオンを注入する。この注入によ
り、ストッパ30で被われた領域を除いて多結晶シリコ
ン膜28にP型あるいはN型の導電性を示す領域が形成
される。これらの領域が、ストッパ30の両側でソース
領域28s及びドレイン領域28dとなり、ストッパ3
0で被覆された領域がチャネル領域28cとなる(図2
(A)参照)。 (f)第6工程 ソース領域28s及びドレイン領域28dが形成された
多結晶シリコン膜28にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域28s及びドレイン領域28d内の不純物イオン
が活性化される。そして、ストッパ30(ゲート電極2
5)の両側に所定の幅を残して多結晶シリコン膜28を
島状にパターニングし、トランジスタを分離独立させる
(図2(B)参照)。 (g)第7工程 多結晶シリコン膜28上にプラズマCVD法により酸化
シリコンを1000〜2000Åの膜厚に積層し、連続
して、窒化シリコンを2000〜3000Åの膜厚に積
層する。これにより、酸化シリコン膜31及び窒化シリ
コン膜32の2層からなる層間絶縁膜が形成される。酸
化シリコン膜31及び窒化シリコン膜32を形成した
後、窒素雰囲気中で350〜450℃程度で加熱し、窒
化シリコン膜32内に含まれる水素イオンを多結晶シリ
コン膜28へ導入する。ソース領域28s及びドレイン
領域258に対応して、酸化シリコン膜31及び窒化シ
リコン膜32を貫通するコンタクトホール33を形成す
る(図2(C)参照)。 (h)第8工程 コンタクトホール33部分に、アルミニウム等の金属か
らなるドレイン電極34を形成する。このドレイン電極
34の形成は、例えば、コンタクトホール33が形成さ
れた窒化シリコン膜32上にスパッタリングしたアルミ
ニウムをパターニングすることで形成される(図3
(A)参照)。 (i)第9工程 続いて、ドレイン電極34が形成された窒化シリコン膜
33上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層35を形成する。このアクリル樹脂層35は、ス
トッパ30やドレイン電極34による凹凸を埋めて表面
を平坦化する。さらに、ソース領域28s上にアクリル
樹脂層35を貫通するコンタクトホール36を形成し、
このコンタクトホール36部分に、ソース領域28sに
接続されるITO等からなる透明電極37を形成する。
この透明電極37の形成は、例えば、コンタクトホール
36が形成されたアクリル樹脂層35上にスパッタリン
グしたITOをパターニングすることで形成される(図
3(B)参照)。
結晶粒径の差が小さくなるようにできるだけ小さい方が
好ましく、膜厚の下限は、ゲート電極22が持つ抵抗値
(配線抵抗)が小さくなるようにできるだけ大きいこと
が好ましい。また、酸化膜23の膜厚はゲート電極25
による段差を増大しないことから10〜200Åと薄い
方が好ましい。 (c)第3工程 透明基板21上に、プラズマCVD法により窒化シリコ
ンを500〜1500Åの膜厚に積層する。これによ
り、透明基板21からの不純物イオンの析出を阻止する
窒化シリコン膜26が形成される。続いて、窒化シリコ
ン膜26上に、プラズマCVD法により酸化シリコンを
1000〜2000Åの膜厚に積層する。これにより、
窒化シリコン膜26と共にゲート絶縁膜となる酸化シリ
コン膜27が形成される。そして、酸化シリコン膜27
上に、プラズマCVD法によりシリコンを400〜80
0Åの膜厚に積層し、非晶質のシリコン膜28を形成す
る。以上の窒化シリコン膜26、酸化シリコン膜27及
び非晶質シリコン膜28は、同一装置により連続して形
成することができる。さらに、エキシマレーザーをシリ
コン膜28'に照射し、非晶質状態のシリコンが融解す
るまで加熱する。これにより、シリコンが結晶化し、多
結晶シリコン膜28となる(図1(C)参照)。 (d)第4工程 多結晶シリコン膜28上に酸化シリコンを1000〜2
000Åの膜厚に積層し、酸化シリコン膜29を形成す
る。そして、この酸化シリコン膜29をゲート電極25
の形状に合わせてパターニングし、ゲート電極25に重
なるストッパ30を形成する。このストッパ30の形成
においては、酸化シリコン膜30を被ってレジスト層を
形成し、そのレジスト層を透明基板21側からゲート電
極25をマスクとして露光することにより、マスクずれ
をなくすことができる(図1(D)参照)。 (e)第5工程 ストッパ30が形成された多結晶シリコン膜28に対
し、形成すべきトランジスタのタイプに対応するP型あ
るいはN型のイオンを注入する。即ち、Pチャネル型の
トランジスタを形成する場合には、ボロン等のP型イオ
ンを注入し、Nチャネル型のトランジスタを形成する場
合には、リン等のN型イオンを注入する。この注入によ
り、ストッパ30で被われた領域を除いて多結晶シリコ
ン膜28にP型あるいはN型の導電性を示す領域が形成
される。これらの領域が、ストッパ30の両側でソース
領域28s及びドレイン領域28dとなり、ストッパ3
0で被覆された領域がチャネル領域28cとなる(図2
(A)参照)。 (f)第6工程 ソース領域28s及びドレイン領域28dが形成された
多結晶シリコン膜28にエキシマレーザーを照射し、シ
リコンが融解しない程度に加熱する。これにより、ソー
ス領域28s及びドレイン領域28d内の不純物イオン
が活性化される。そして、ストッパ30(ゲート電極2
5)の両側に所定の幅を残して多結晶シリコン膜28を
島状にパターニングし、トランジスタを分離独立させる
(図2(B)参照)。 (g)第7工程 多結晶シリコン膜28上にプラズマCVD法により酸化
シリコンを1000〜2000Åの膜厚に積層し、連続
して、窒化シリコンを2000〜3000Åの膜厚に積
層する。これにより、酸化シリコン膜31及び窒化シリ
コン膜32の2層からなる層間絶縁膜が形成される。酸
化シリコン膜31及び窒化シリコン膜32を形成した
後、窒素雰囲気中で350〜450℃程度で加熱し、窒
化シリコン膜32内に含まれる水素イオンを多結晶シリ
コン膜28へ導入する。ソース領域28s及びドレイン
領域258に対応して、酸化シリコン膜31及び窒化シ
リコン膜32を貫通するコンタクトホール33を形成す
る(図2(C)参照)。 (h)第8工程 コンタクトホール33部分に、アルミニウム等の金属か
らなるドレイン電極34を形成する。このドレイン電極
34の形成は、例えば、コンタクトホール33が形成さ
れた窒化シリコン膜32上にスパッタリングしたアルミ
ニウムをパターニングすることで形成される(図3
(A)参照)。 (i)第9工程 続いて、ドレイン電極34が形成された窒化シリコン膜
33上にアクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層35を形成する。このアクリル樹脂層35は、ス
トッパ30やドレイン電極34による凹凸を埋めて表面
を平坦化する。さらに、ソース領域28s上にアクリル
樹脂層35を貫通するコンタクトホール36を形成し、
このコンタクトホール36部分に、ソース領域28sに
接続されるITO等からなる透明電極37を形成する。
この透明電極37の形成は、例えば、コンタクトホール
36が形成されたアクリル樹脂層35上にスパッタリン
グしたITOをパターニングすることで形成される(図
3(B)参照)。
【0013】以上の第1乃至第9工程により、ボトムゲ
ート型の薄膜トランジスタが形成される。この薄膜トラ
ンジスタにおいては、ゲート電極25断面側壁の角度を
20度以下としたことにより、ゲート電極25の側壁に
おける多結晶シリコン膜28の段切れを大幅に低減する
ことができた。測定によれば、従来の45度以上の角度
でもって構成した場合と比較して、多結晶シリコン膜の
段切れに起因する不良率が、約30%から約1%に低減
された。
ート型の薄膜トランジスタが形成される。この薄膜トラ
ンジスタにおいては、ゲート電極25断面側壁の角度を
20度以下としたことにより、ゲート電極25の側壁に
おける多結晶シリコン膜28の段切れを大幅に低減する
ことができた。測定によれば、従来の45度以上の角度
でもって構成した場合と比較して、多結晶シリコン膜の
段切れに起因する不良率が、約30%から約1%に低減
された。
【0014】
【発明の効果】本発明によれば、多結晶シリコン膜28
の断面側壁の傾斜角を20度以下に再現性良く制御する
ことができ、これによって段切れ不良率を大幅に低減す
ることができる。従って、製造歩留まりの向上と共に、
信頼性の向上が望める。
の断面側壁の傾斜角を20度以下に再現性良く制御する
ことができ、これによって段切れ不良率を大幅に低減す
ることができる。従って、製造歩留まりの向上と共に、
信頼性の向上が望める。
【図1】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図2】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図3】本発明の薄膜トランジスタの製造方法を示す断
面図である。
面図である。
【図4】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
21 透明基板 22 高融点金属膜 23 酸化膜 25 ゲート電極 26、32 窒化シリコン膜 27、31 酸化シリコン膜 28 多結晶シリコン膜 28c チャネル領域 28s ソース領域 28d ドレイン領域 30 ストッパ 33、36 コンタクトホール 34 ドレイン電極 35 アクリル樹脂層 36 透明電極
Claims (3)
- 【請求項1】 絶縁性の基板上に高融点金属膜を形成
し、その表面に前記高融点金属よりもエッチングレート
が速い、前記高融点金属の酸化物を形成する工程と、 前記酸化物の上にレジストマスクを形成する工程と、 前記高融点金属と酸化物をウェットエッチングして、断
面側壁が傾斜したゲート電極を形成する工程と、 前記ゲート電極を被って積層されるゲート絶縁膜及び前
記ゲート電極を跨って前記ゲート絶縁膜上に積層される
半導体膜を形成する工程と、 前記半導体膜をレーザアニールして多結晶化する工程
と、を具備することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項2】 前記高融点金属がクロム(Cr)である
ことを特徴とする請求項1に記載の薄膜トランジスタの
製造方法。 - 【請求項3】 前記酸化物の膜厚が10〜200Åであ
ることを特徴とする請求項1に記載の薄膜トランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27277397A JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27277397A JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11111999A true JPH11111999A (ja) | 1999-04-23 |
Family
ID=17518551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27277397A Pending JPH11111999A (ja) | 1997-10-06 | 1997-10-06 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11111999A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001217423A (ja) * | 2000-02-01 | 2001-08-10 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
KR20040022289A (ko) * | 2002-09-03 | 2004-03-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 어레이 기판 제조방법 |
JP2011171524A (ja) * | 2010-02-19 | 2011-09-01 | National Institute For Materials Science | 有機半導体デバイスのコンタクト構造、有機半導体デバイス及びその作製方法 |
-
1997
- 1997-10-06 JP JP27277397A patent/JPH11111999A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001217423A (ja) * | 2000-02-01 | 2001-08-10 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
US8546200B2 (en) | 2000-02-01 | 2013-10-01 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
US8604483B2 (en) | 2000-02-01 | 2013-12-10 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
US8779417B2 (en) | 2000-02-01 | 2014-07-15 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
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