JPH11110339A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH11110339A JPH11110339A JP9269913A JP26991397A JPH11110339A JP H11110339 A JPH11110339 A JP H11110339A JP 9269913 A JP9269913 A JP 9269913A JP 26991397 A JP26991397 A JP 26991397A JP H11110339 A JPH11110339 A JP H11110339A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 より複雑なデータ領域のデータ転送を一度の
転送動作で転送可能とする高機能で汎用的な構成のＤＭ
Ａコントローラを提供する。 【解決手段】 本発明に係るＤＭＡコントローラは、デ
ータ転送しようとするデータのアドレスが連続した領域
（アドレス連続領域）のうちデータ転送中のアドレス連
続領域におけるデータ転送終了時を決定し、アドレス連
続領域転送終了信号を出力するアドレス連続領域転送終
了決定部と、データ転送しようとするアドレス連続領域
に含まれているアドレスを先頭アドレスから順次更新し
て出力し、アドレス連続領域転送終了信号に応じて、複
数のアドレス連続領域について順次同様のアドレスの更
新及び出力を行うアドレス生成部と、データ転送しよう
とするデータのアドレス領域に含まれている総てのアド
レス連続領域のうち最後のアドレス連続領域におけるデ
ータ転送終了時を決定し、データ転送終了信号を出力す
るデータ転送終了決定部とを備えたものである。
転送動作で転送可能とする高機能で汎用的な構成のＤＭ
Ａコントローラを提供する。 【解決手段】 本発明に係るＤＭＡコントローラは、デ
ータ転送しようとするデータのアドレスが連続した領域
（アドレス連続領域）のうちデータ転送中のアドレス連
続領域におけるデータ転送終了時を決定し、アドレス連
続領域転送終了信号を出力するアドレス連続領域転送終
了決定部と、データ転送しようとするアドレス連続領域
に含まれているアドレスを先頭アドレスから順次更新し
て出力し、アドレス連続領域転送終了信号に応じて、複
数のアドレス連続領域について順次同様のアドレスの更
新及び出力を行うアドレス生成部と、データ転送しよう
とするデータのアドレス領域に含まれている総てのアド
レス連続領域のうち最後のアドレス連続領域におけるデ
ータ転送終了時を決定し、データ転送終了信号を出力す
るデータ転送終了決定部とを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明はＤＭＡ（Direct Mem
ory Access）コントローラに関し、特に、メモリ間にお
けるデータのブロック転送を高速に処理するものであ
る。
ory Access）コントローラに関し、特に、メモリ間にお
けるデータのブロック転送を高速に処理するものであ
る。
【０００２】
【従来の技術】データ転送をＤＭＡ方式で行う場合、中
央処理装置（ＣＰＵ）とは独立した転送回路（チャネ
ル）を形成して、データの授受を一方のメモリと他方の
メモリとの間で直接行えるように制御するＤＭＡコント
ローラが用いられる。
央処理装置（ＣＰＵ）とは独立した転送回路（チャネ
ル）を形成して、データの授受を一方のメモリと他方の
メモリとの間で直接行えるように制御するＤＭＡコント
ローラが用いられる。
【０００３】図５は、ＤＭＡコントローラと複数のメモ
リとの接続関係を示したブロック図である。
リとの接続関係を示したブロック図である。
【０００４】ＤＭＡコントローラ７０は、通常、複数の
メモリモジュールＭ０，Ｍ１，Ｍ２，．．．，Ｍｎに接
続され、データ転送を行うメモリモジュールとの間で、
アドレス信号、チップイネーブル（ＣＥ）信号、読出し
／書込み（Ｒ／Ｗ）信号、読出しデータ（Ｄａｔａ Ｒ
ｅａｄ）信号、書込みデータ（Ｄａｔａ Ｗｒｉｔｅ）
信号を送受信することにより、メモリモジュール間のデ
ータ転送を行う。
メモリモジュールＭ０，Ｍ１，Ｍ２，．．．，Ｍｎに接
続され、データ転送を行うメモリモジュールとの間で、
アドレス信号、チップイネーブル（ＣＥ）信号、読出し
／書込み（Ｒ／Ｗ）信号、読出しデータ（Ｄａｔａ Ｒ
ｅａｄ）信号、書込みデータ（Ｄａｔａ Ｗｒｉｔｅ）
信号を送受信することにより、メモリモジュール間のデ
ータ転送を行う。
【０００５】図６は、ＤＭＡコントローラの構成を示す
ブロック図である。
ブロック図である。
【０００６】ＤＭＡコントローラは、ソースアドレス生
成回路８２，ターゲットアドレス生成回路８３，チップ
イネーブル（ＣＥ）信号生成回路８４，読出し／書込み
（Ｒ／Ｗ）信号生成回路８５，アドレス出力回路８６，
読出しデータ選択回路８７，転送データを一時的に保持
するためのデータ保持用レジスタ８８，及びこれらの回
路を制御する状態遷移回路８１から構成されている。
成回路８２，ターゲットアドレス生成回路８３，チップ
イネーブル（ＣＥ）信号生成回路８４，読出し／書込み
（Ｒ／Ｗ）信号生成回路８５，アドレス出力回路８６，
読出しデータ選択回路８７，転送データを一時的に保持
するためのデータ保持用レジスタ８８，及びこれらの回
路を制御する状態遷移回路８１から構成されている。
【０００７】状態遷移回路８１は、ソースアドレス生成
回路８２，ターゲットアドレス生成回路８３，チップイ
ネーブル（ＣＥ）信号生成回路８４，読出し／書込み
（Ｒ／Ｗ）信号生成回路８５，読出しデータ選択回路８
７にそれぞれ接続されている。ソースアドレス生成回路
８２は、状態遷移回路８１、チップイネーブル（ＣＥ）
信号生成回路８４，アドレス出力回路８６，読出しデー
タ選択回路８７にそれぞれ接続されている。ターゲット
アドレス生成回路８３は、チップイネーブル（ＣＥ）信
号生成回路８４，読出し／書込み（Ｒ／Ｗ）信号生成回
路８５，アドレス出力回路８６にそれぞれ接続されてい
る。読出しデータ選択回路８７は、データ保持用レジス
タ８８に接続されている。データ保持用レジスタ８８
は、総てのメモリの書込みデータポートに接続されてい
る。
回路８２，ターゲットアドレス生成回路８３，チップイ
ネーブル（ＣＥ）信号生成回路８４，読出し／書込み
（Ｒ／Ｗ）信号生成回路８５，読出しデータ選択回路８
７にそれぞれ接続されている。ソースアドレス生成回路
８２は、状態遷移回路８１、チップイネーブル（ＣＥ）
信号生成回路８４，アドレス出力回路８６，読出しデー
タ選択回路８７にそれぞれ接続されている。ターゲット
アドレス生成回路８３は、チップイネーブル（ＣＥ）信
号生成回路８４，読出し／書込み（Ｒ／Ｗ）信号生成回
路８５，アドレス出力回路８６にそれぞれ接続されてい
る。読出しデータ選択回路８７は、データ保持用レジス
タ８８に接続されている。データ保持用レジスタ８８
は、総てのメモリの書込みデータポートに接続されてい
る。
【０００８】アドレス出力回路８６は、予め定められた
アドレスマップに基づいてソースアドレスとターゲット
アドレスとをデコードし、ソースとなるメモリにはソー
スアドレスを、ターゲットとなるメモリにはターゲット
アドレスをそれぞれ出力するスイッチとして機能する。
ソースにもターゲットにもなっていないメモリへのアド
レスとしては、例えば「０」が出力される。
アドレスマップに基づいてソースアドレスとターゲット
アドレスとをデコードし、ソースとなるメモリにはソー
スアドレスを、ターゲットとなるメモリにはターゲット
アドレスをそれぞれ出力するスイッチとして機能する。
ソースにもターゲットにもなっていないメモリへのアド
レスとしては、例えば「０」が出力される。
【０００９】読出し／書込み（Ｒ／Ｗ）信号生成回路８
５は、アドレスマップに基づいてターゲットアドレスを
デコードし、ターゲットとなるメモリへの読出し／書込
み（Ｒ／Ｗ）信号を書込み状態にする。このとき、その
他のメモリへの読出し／書込み（Ｒ／Ｗ）信号は読出し
状態となっている。ＤＭＡコントローラが動作中か否か
は、状態遷移回路８１からの状態変数からデコードす
る。
５は、アドレスマップに基づいてターゲットアドレスを
デコードし、ターゲットとなるメモリへの読出し／書込
み（Ｒ／Ｗ）信号を書込み状態にする。このとき、その
他のメモリへの読出し／書込み（Ｒ／Ｗ）信号は読出し
状態となっている。ＤＭＡコントローラが動作中か否か
は、状態遷移回路８１からの状態変数からデコードす
る。
【００１０】チップイネーブル（ＣＥ）信号生成回路８
４は、アドレスマップに基づいてソースアドレス及びタ
ーゲットアドレスをデコードし、ソースメモリからの読
出し状態時には、ソースメモリへのチップイネーブル
（ＣＥ）信号をアクティブにし、ターゲットメモリへの
書込み状態時にはターゲットメモリへのチップイネーブ
ル（ＣＥ）信号をアクティブにする。このとき、その他
のメモリへのチップイネーブル（ＣＥ）信号はインアク
ティブとなる。ソースメモリからの読出し状態であるこ
と、ターゲットメモリへの書込み状態であることは、状
態遷移回路８１からの状態変数からデコードする。
４は、アドレスマップに基づいてソースアドレス及びタ
ーゲットアドレスをデコードし、ソースメモリからの読
出し状態時には、ソースメモリへのチップイネーブル
（ＣＥ）信号をアクティブにし、ターゲットメモリへの
書込み状態時にはターゲットメモリへのチップイネーブ
ル（ＣＥ）信号をアクティブにする。このとき、その他
のメモリへのチップイネーブル（ＣＥ）信号はインアク
ティブとなる。ソースメモリからの読出し状態であるこ
と、ターゲットメモリへの書込み状態であることは、状
態遷移回路８１からの状態変数からデコードする。
【００１１】状態遷移回路８１は、後述する図８の状態
遷移図に基づいて、各回路ブロックを制御する回路であ
る。状態遷移回路８１への入力信号は、外部からのスタ
ート信号、ソースアドレス生成回路８２からの終了信号
である。また、状態遷移回路８１からは、外部及びソー
スアドレス生成回路８２，ターゲットアドレス生成回路
８３，チップイネーブル（ＣＥ）信号生成回路８４に対
して状態変数が出力される。
遷移図に基づいて、各回路ブロックを制御する回路であ
る。状態遷移回路８１への入力信号は、外部からのスタ
ート信号、ソースアドレス生成回路８２からの終了信号
である。また、状態遷移回路８１からは、外部及びソー
スアドレス生成回路８２，ターゲットアドレス生成回路
８３，チップイネーブル（ＣＥ）信号生成回路８４に対
して状態変数が出力される。
【００１２】図７は、データ転送の際のタイミングチャ
ート、図８は、データ転送の際の状態遷移図である。図
７及び図８を参照しながら、データ転送の際におけるＤ
ＭＡコントローラの動作について説明する。
ート、図８は、データ転送の際の状態遷移図である。図
７及び図８を参照しながら、データ転送の際におけるＤ
ＭＡコントローラの動作について説明する。
【００１３】最初の状態０では、ＤＭＡコントローラ
は、アイドル状態である。ソースアドレス生成回路８
２，ターゲットアドレス生成回路８３では、データ転送
のスタートアドレス、周期等のパラメータが設定され
る。外部からのＤＭＡスタート信号がアクティブになる
までは状態０で待機し、ＤＭＡスタート信号がアクティ
ブになると次の状態１に進む（Ｓ１）。
は、アイドル状態である。ソースアドレス生成回路８
２，ターゲットアドレス生成回路８３では、データ転送
のスタートアドレス、周期等のパラメータが設定され
る。外部からのＤＭＡスタート信号がアクティブになる
までは状態０で待機し、ＤＭＡスタート信号がアクティ
ブになると次の状態１に進む（Ｓ１）。
【００１４】状態１では、ソースメモリに１ワード目の
読出しデータのアドレスが出力される。ここでは、まだ
データは読み出されない（Ｓ２）。
読出しデータのアドレスが出力される。ここでは、まだ
データは読み出されない（Ｓ２）。
【００１５】状態３では、ソースメモリに２ワード目の
読出しデータのアドレスが出力される。また、１ワード
目の読出しデータがソースメモリから出力され、これが
データ保持用レジスタ８８に格納される（Ｓ３）。
読出しデータのアドレスが出力される。また、１ワード
目の読出しデータがソースメモリから出力され、これが
データ保持用レジスタ８８に格納される（Ｓ３）。
【００１６】状態７では、ソースメモリに順次読出しデ
ータのアドレスが出力される。一方、ターゲットメモリ
には書込みアドレスとデータ保持用レジスタ８８に格納
されているデータとが入力される。また、ソースメモリ
から読み出されたデータはデータ保持用レジスタ８８に
格納される。ソースアドレス生成回路８２から状態遷移
回路８１への読出し終了信号がアクティブになるまでは
状態７が繰り返され、当該読出し終了信号がアクティブ
になったら状態６へ進む（Ｓ４）。
ータのアドレスが出力される。一方、ターゲットメモリ
には書込みアドレスとデータ保持用レジスタ８８に格納
されているデータとが入力される。また、ソースメモリ
から読み出されたデータはデータ保持用レジスタ８８に
格納される。ソースアドレス生成回路８２から状態遷移
回路８１への読出し終了信号がアクティブになるまでは
状態７が繰り返され、当該読出し終了信号がアクティブ
になったら状態６へ進む（Ｓ４）。
【００１７】状態６では、ソースメモリにアドレスは入
力されないが、最終データがソースメモリから読み出さ
れる。ターゲットメモリにはアドレスが入力され、デー
タ保持用レジスタ８８に格納されている最終（ｎ番目）
より１番前（ｎ−１番目）のデータがターゲットメモリ
に入力される。また、ソースメモリから読み出された最
終データがデータ保持用レジスタ８８に格納される（Ｓ
５）。
力されないが、最終データがソースメモリから読み出さ
れる。ターゲットメモリにはアドレスが入力され、デー
タ保持用レジスタ８８に格納されている最終（ｎ番目）
より１番前（ｎ−１番目）のデータがターゲットメモリ
に入力される。また、ソースメモリから読み出された最
終データがデータ保持用レジスタ８８に格納される（Ｓ
５）。
【００１８】状態４では、データ保持用レジスタ８８に
格納されている最終データをターゲットメモリに書き込
む（Ｓ６）。その後、状態０に戻る。
格納されている最終データをターゲットメモリに書き込
む（Ｓ６）。その後、状態０に戻る。
【００１９】以上のように状態変数を割り振ることによ
って、状態変数を２進数で表したとき、以下のように、
デコードを簡単にすることができる。即ち、状態変数の
ｂｉｔ０が１のとき（状態１，３，７のとき）、ソース
メモリに対してアドレス入力及びチップイネーブル（Ｃ
Ｅ）入力を行い、ｂｉｔ２が１のとき（状態４，６，７
のとき）、ターゲットアドレスに対してアドレス入力及
びチップイネーブル（ＣＥ）入力、読出し／書込み（Ｒ
／Ｗ）入力を行えばよいことになる。
って、状態変数を２進数で表したとき、以下のように、
デコードを簡単にすることができる。即ち、状態変数の
ｂｉｔ０が１のとき（状態１，３，７のとき）、ソース
メモリに対してアドレス入力及びチップイネーブル（Ｃ
Ｅ）入力を行い、ｂｉｔ２が１のとき（状態４，６，７
のとき）、ターゲットアドレスに対してアドレス入力及
びチップイネーブル（ＣＥ）入力、読出し／書込み（Ｒ
／Ｗ）入力を行えばよいことになる。
【００２０】図９は、従来のＤＭＡコントローラのソー
スアドレス生成回路の構成を示したブロック図である。
スアドレス生成回路の構成を示したブロック図である。
【００２１】図９に示した従来のＤＭＡコントローラの
ソースアドレス生成回路は、以下のように構成されてい
る。ソースアドレス生成回路の実効アドレス生成部は、
データ転送のソース側メモリにおけるデータ転送を行う
データのアドレス領域における最初のアドレスであるベ
ースアドレス又は前回の実効アドレスに対する増分が入
力されるレジスタ６０１と、レジスタ６０１からの増分
とベースアドレス又は前回の実効アドレスとが入力され
る加算器６０６と、ベースアドレス及び加算器６０６の
演算結果が入力され、それらのいずれかを出力するマル
チプレクサ６０３とから構成されている。また、ソース
アドレス生成回路のデータ数カウント部は、転送するデ
ータ数が設定されるレジスタ６０４と、データを１単位
転送するごとに既に転送されたデータ数と加算する加算
器６０５と、加算器６０５の演算結果が入力され、転送
済みデータ数（未転送の場合は０）をレジスタ６０２に
対して出力するマルチプレクサ６０８と、レジスタ６０
２及び６０４から出力されたデータ数を比較する比較器
６０７とから構成されている。
ソースアドレス生成回路は、以下のように構成されてい
る。ソースアドレス生成回路の実効アドレス生成部は、
データ転送のソース側メモリにおけるデータ転送を行う
データのアドレス領域における最初のアドレスであるベ
ースアドレス又は前回の実効アドレスに対する増分が入
力されるレジスタ６０１と、レジスタ６０１からの増分
とベースアドレス又は前回の実効アドレスとが入力され
る加算器６０６と、ベースアドレス及び加算器６０６の
演算結果が入力され、それらのいずれかを出力するマル
チプレクサ６０３とから構成されている。また、ソース
アドレス生成回路のデータ数カウント部は、転送するデ
ータ数が設定されるレジスタ６０４と、データを１単位
転送するごとに既に転送されたデータ数と加算する加算
器６０５と、加算器６０５の演算結果が入力され、転送
済みデータ数（未転送の場合は０）をレジスタ６０２に
対して出力するマルチプレクサ６０８と、レジスタ６０
２及び６０４から出力されたデータ数を比較する比較器
６０７とから構成されている。
【００２２】図９のソースアドレス生成回路の動作は、
以下の通りである。即ち、ベースアドレスをマルチプレ
クサ６０９を介してレジスタ６０３に入力し、データ転
送を行うデータのアドレスのベースアドレス又は前回の
実効アドレスに対する増分をレジスタ６０１に入力す
る。そして、レジスタ６０１及び６０３から加算器６０
６へベースアドレス若しくは前回の実効アドレス及び増
分を同期させて入力し、その加算値をマルチプレクサ６
０９及びレジスタ６０３を介して実効アドレスとして出
力する。さらにその実効アドレスと上記増分とを加算器
６０６に入力することにより後続の実効アドレスを順次
出力する。この実効アドレスを順次用いてソース側メモ
リにアクセスを行う。
以下の通りである。即ち、ベースアドレスをマルチプレ
クサ６０９を介してレジスタ６０３に入力し、データ転
送を行うデータのアドレスのベースアドレス又は前回の
実効アドレスに対する増分をレジスタ６０１に入力す
る。そして、レジスタ６０１及び６０３から加算器６０
６へベースアドレス若しくは前回の実効アドレス及び増
分を同期させて入力し、その加算値をマルチプレクサ６
０９及びレジスタ６０３を介して実効アドレスとして出
力する。さらにその実効アドレスと上記増分とを加算器
６０６に入力することにより後続の実効アドレスを順次
出力する。この実効アドレスを順次用いてソース側メモ
リにアクセスを行う。
【００２３】また、データ転送を行うデータ数をレジス
タ６０４に入力しておき、データを１単位転送するごと
に加算器６０５により既に転送されたデータ数に加算
し、マルチプレクサ６０８に入力する。マルチプレクサ
６０８は、転送済みデータ数（未転送の場合は０）をレ
ジスタ６０２に対して出力する。レジスタ６０４に設定
された転送データ数と、レジスタ６０２に入力された転
送済みデータ数とは、同期して比較器６０７に入力され
る。比較器６０７で比較した結果、設定された転送デー
タ数に達していなければさらにデータ転送を行い、設定
された転送データ数に達していればデータ転送を終了す
る。
タ６０４に入力しておき、データを１単位転送するごと
に加算器６０５により既に転送されたデータ数に加算
し、マルチプレクサ６０８に入力する。マルチプレクサ
６０８は、転送済みデータ数（未転送の場合は０）をレ
ジスタ６０２に対して出力する。レジスタ６０４に設定
された転送データ数と、レジスタ６０２に入力された転
送済みデータ数とは、同期して比較器６０７に入力され
る。比較器６０７で比較した結果、設定された転送デー
タ数に達していなければさらにデータ転送を行い、設定
された転送データ数に達していればデータ転送を終了す
る。
【００２４】以上のように、従来のＤＭＡコントローラ
は、ベースアドレスに増分値を加算して順次生成した実
効アドレスを用いて順次メモリアクセスを行い、所定の
データ数だけデータを転送するとデータ転送を終了す
る。
は、ベースアドレスに増分値を加算して順次生成した実
効アドレスを用いて順次メモリアクセスを行い、所定の
データ数だけデータを転送するとデータ転送を終了す
る。
【００２５】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のＤＭＡコントローラでは、ベースアドレス
に順次増分を加算して生成した実効アドレスを用いてメ
モリへのアクセス及びデータ転送を行うので、一度の転
送動作で転送可能なデータは、１次元空間にマッピング
された連続したデータ又はある増分ごとのデータに限ら
れていた。即ち、より複雑なデータ転送、例えば、２次
元空間にマッピングされたデータの任意の矩形領域を切
り出して行う転送等は、複数回の転送に分割して行わざ
るを得ないという問題点があった。
ような従来のＤＭＡコントローラでは、ベースアドレス
に順次増分を加算して生成した実効アドレスを用いてメ
モリへのアクセス及びデータ転送を行うので、一度の転
送動作で転送可能なデータは、１次元空間にマッピング
された連続したデータ又はある増分ごとのデータに限ら
れていた。即ち、より複雑なデータ転送、例えば、２次
元空間にマッピングされたデータの任意の矩形領域を切
り出して行う転送等は、複数回の転送に分割して行わざ
るを得ないという問題点があった。
【００２６】本発明は上記問題点に鑑みてなされたもの
で、その目的は、より複雑なデータ領域のデータ転送を
一度の転送動作で転送可能とする高機能で汎用的な構成
のＤＭＡコントローラを提供することである。
で、その目的は、より複雑なデータ領域のデータ転送を
一度の転送動作で転送可能とする高機能で汎用的な構成
のＤＭＡコントローラを提供することである。
【００２７】
【課題を解決するための手段】本発明に係るＤＭＡコン
トローラによれば、データ転送しようとするデータのア
ドレスが連続した領域（以下、「アドレス連続領域」と
いう。）のうちデータ転送中のアドレス連続領域におけ
るデータ転送終了時を決定し、アドレス連続領域転送終
了信号を出力するアドレス連続領域転送終了決定部と、
データ転送しようとするアドレス連続領域に含まれてい
るアドレスを先頭アドレスから順次更新して出力し、ア
ドレス連続領域転送終了信号に応じて、複数のアドレス
連続領域について順次同様のアドレスの更新及び出力を
行うアドレス生成部と、データ転送しようとするデータ
のアドレス領域に含まれている総てのアドレス連続領域
のうち最後のアドレス連続領域におけるデータ転送終了
時を決定し、データ転送終了信号を出力するデータ転送
終了決定部と、を備えたことを特徴とし、この構成によ
り、より複雑なデータ領域のデータ転送を一度の転送動
作で行うことができる。
トローラによれば、データ転送しようとするデータのア
ドレスが連続した領域（以下、「アドレス連続領域」と
いう。）のうちデータ転送中のアドレス連続領域におけ
るデータ転送終了時を決定し、アドレス連続領域転送終
了信号を出力するアドレス連続領域転送終了決定部と、
データ転送しようとするアドレス連続領域に含まれてい
るアドレスを先頭アドレスから順次更新して出力し、ア
ドレス連続領域転送終了信号に応じて、複数のアドレス
連続領域について順次同様のアドレスの更新及び出力を
行うアドレス生成部と、データ転送しようとするデータ
のアドレス領域に含まれている総てのアドレス連続領域
のうち最後のアドレス連続領域におけるデータ転送終了
時を決定し、データ転送終了信号を出力するデータ転送
終了決定部と、を備えたことを特徴とし、この構成によ
り、より複雑なデータ領域のデータ転送を一度の転送動
作で行うことができる。
【００２８】より具体的には、データ転送しようとする
データのアドレスが連続した領域（以下、「アドレス連
続領域」という。）あたりのデータ数を保持するアドレ
ス連続領域データ数保持手段と、データを転送するごと
に、データ転送中のアドレス連続領域における転送済み
データ数を更新するデータ数計数手段と、アドレス連続
領域データ数保持手段に保持されたデータ数と、データ
数計数手段により更新されたデータ数とを比較し、一致
したときにアドレス連続領域転送終了信号を出力するデ
ータ数比較手段と、一のアドレス連続領域の先頭アドレ
スから次のアドレス連続領域の先頭アドレスまでのデー
タ数であるアドレス周期を保持するアドレス周期保持手
段と、データ転送しようとするデータのアドレス領域に
おける最初のアドレスであるベースアドレスを保持する
ベースアドレス保持手段と、ベースアドレス、又は、ア
ドレス連続領域転送終了信号に応じてベースアドレスに
アドレス周期を順次加算した先頭アドレスを保持する先
頭アドレス保持手段と、データを転送するごとに、先頭
アドレス保持手段に保持されたベースアドレス又は先頭
アドレスを順次インクリメントするアドレス更新手段
と、データ転送しようとするアドレス連続領域数を保持
するアドレス連続領域数保持手段と、アドレス連続領域
転送終了信号に応じて、転送済みアドレス連続領域数を
更新するアドレス連続領域数計数手段と、アドレス連続
領域数保持手段に保持されたアドレス連続領域数と、ア
ドレス連続領域数計数手段により更新されたアドレス連
続領域数とを比較し、一致したときにデータ転送終了信
号を出力するアドレス連続領域数比較手段と、を備えた
ことを特徴とし、この構成により、予め設定するパラメ
ータを適当なものに設定することによって、１次元にマ
ッピングされたアドレス空間の連続領域やある増分ごと
のデータ群のブロック転送のみならず、２次元にマッピ
ングされたアドレス空間の任意のデータ群についてのデ
ータ転送を一度の転送動作で行うことができる。
データのアドレスが連続した領域（以下、「アドレス連
続領域」という。）あたりのデータ数を保持するアドレ
ス連続領域データ数保持手段と、データを転送するごと
に、データ転送中のアドレス連続領域における転送済み
データ数を更新するデータ数計数手段と、アドレス連続
領域データ数保持手段に保持されたデータ数と、データ
数計数手段により更新されたデータ数とを比較し、一致
したときにアドレス連続領域転送終了信号を出力するデ
ータ数比較手段と、一のアドレス連続領域の先頭アドレ
スから次のアドレス連続領域の先頭アドレスまでのデー
タ数であるアドレス周期を保持するアドレス周期保持手
段と、データ転送しようとするデータのアドレス領域に
おける最初のアドレスであるベースアドレスを保持する
ベースアドレス保持手段と、ベースアドレス、又は、ア
ドレス連続領域転送終了信号に応じてベースアドレスに
アドレス周期を順次加算した先頭アドレスを保持する先
頭アドレス保持手段と、データを転送するごとに、先頭
アドレス保持手段に保持されたベースアドレス又は先頭
アドレスを順次インクリメントするアドレス更新手段
と、データ転送しようとするアドレス連続領域数を保持
するアドレス連続領域数保持手段と、アドレス連続領域
転送終了信号に応じて、転送済みアドレス連続領域数を
更新するアドレス連続領域数計数手段と、アドレス連続
領域数保持手段に保持されたアドレス連続領域数と、ア
ドレス連続領域数計数手段により更新されたアドレス連
続領域数とを比較し、一致したときにデータ転送終了信
号を出力するアドレス連続領域数比較手段と、を備えた
ことを特徴とし、この構成により、予め設定するパラメ
ータを適当なものに設定することによって、１次元にマ
ッピングされたアドレス空間の連続領域やある増分ごと
のデータ群のブロック転送のみならず、２次元にマッピ
ングされたアドレス空間の任意のデータ群についてのデ
ータ転送を一度の転送動作で行うことができる。
【００２９】
【発明の実施の形態】本発明に係るＤＭＡコントローラ
は、予め設定するパラメータ、即ち、行数、周期、ベー
スアドレス、行データ数等を適当なものに設定すること
によって、１次元にマッピングされたアドレス空間の連
続領域やある増分ごとのデータ群のブロック転送のみな
らず、２次元にマッピングされたアドレス空間の任意の
矩形領域、行、列、ななめ、桂馬とび等の位置関係にあ
る様々なデータ群についてのデータ転送のプログラミン
グを可能とするものである。
は、予め設定するパラメータ、即ち、行数、周期、ベー
スアドレス、行データ数等を適当なものに設定すること
によって、１次元にマッピングされたアドレス空間の連
続領域やある増分ごとのデータ群のブロック転送のみな
らず、２次元にマッピングされたアドレス空間の任意の
矩形領域、行、列、ななめ、桂馬とび等の位置関係にあ
る様々なデータ群についてのデータ転送のプログラミン
グを可能とするものである。
【００３０】以下、本発明に係るＤＭＡコントローラの
実施の形態について、図面を参照しながら説明する。本
発明に係るＤＭＡコントローラは、ソースアドレス生成
回路及びターゲットアドレス生成回路の構成に特徴があ
り、全体としての構成は、図５乃至図８に示して前述し
たものと同様であるので、共通する部分についての説明
は省略し、ソースアドレス生成回路及びターゲットアド
レス生成回路の構成について説明する。
実施の形態について、図面を参照しながら説明する。本
発明に係るＤＭＡコントローラは、ソースアドレス生成
回路及びターゲットアドレス生成回路の構成に特徴があ
り、全体としての構成は、図５乃至図８に示して前述し
たものと同様であるので、共通する部分についての説明
は省略し、ソースアドレス生成回路及びターゲットアド
レス生成回路の構成について説明する。
【００３１】図１は、本発明の第１の実施の形態に係る
ＤＭＡコントローラのソースアドレス生成回路のブロッ
ク図である。図１のソースアドレス生成回路は、３つの
ブロックから構成されている。尚、ターゲットアドレス
生成回路は、ソースアドレス生成回路と同様の構成であ
るので、その構成についての説明は省略する。
ＤＭＡコントローラのソースアドレス生成回路のブロッ
ク図である。図１のソースアドレス生成回路は、３つの
ブロックから構成されている。尚、ターゲットアドレス
生成回路は、ソースアドレス生成回路と同様の構成であ
るので、その構成についての説明は省略する。
【００３２】ここでは、２次元にマッピングされたアド
レス空間の任意の矩形領域のデータを転送する場合を想
定する。矩形領域は、アドレスが連続したデータの集合
（ここでは、「行」という。）を転送するごとに、メモ
リへのアクセスに用いる実効アドレスに所定の増分値を
加算することにより実現できる。ある行のデータを転送
する間は、アドレスを順次インクリメントし、当該行の
データ転送が終了すると、当該行の最後のデータのアド
レスに所定の増分値を加算することによりその次の行の
データ転送へ移行する。
レス空間の任意の矩形領域のデータを転送する場合を想
定する。矩形領域は、アドレスが連続したデータの集合
（ここでは、「行」という。）を転送するごとに、メモ
リへのアクセスに用いる実効アドレスに所定の増分値を
加算することにより実現できる。ある行のデータを転送
する間は、アドレスを順次インクリメントし、当該行の
データ転送が終了すると、当該行の最後のデータのアド
レスに所定の増分値を加算することによりその次の行の
データ転送へ移行する。
【００３３】図１のソースアドレス生成回路の右側ブロ
ックは、連続した転送データ数（行のデータ数）をカウ
ントする転送データ数カウント部である。この転送デー
タ数カウント部は、データを１単位転送するごとに既に
転送したデータ数をインクリメントする加算器２１０
と、加算器の演算結果に応じて、データ転送する行の転
送済みデータ数（未転送の場合は０）を出力するマルチ
プレクサ２１６と、カウントされた転送済みデータ数が
格納されるレジスタ２０５と、１行内の転送すべきデー
タ数がデータ転送前の初期化時に格納されるレジスタ２
０７と、レジスタ２０５に格納された転送済みデータ数
とレジスタ２０７に格納された転送すべきデータ数とを
比較する比較器２１３とから構成されている。
ックは、連続した転送データ数（行のデータ数）をカウ
ントする転送データ数カウント部である。この転送デー
タ数カウント部は、データを１単位転送するごとに既に
転送したデータ数をインクリメントする加算器２１０
と、加算器の演算結果に応じて、データ転送する行の転
送済みデータ数（未転送の場合は０）を出力するマルチ
プレクサ２１６と、カウントされた転送済みデータ数が
格納されるレジスタ２０５と、１行内の転送すべきデー
タ数がデータ転送前の初期化時に格納されるレジスタ２
０７と、レジスタ２０５に格納された転送済みデータ数
とレジスタ２０７に格納された転送すべきデータ数とを
比較する比較器２１３とから構成されている。
【００３４】レジスタ２０５に格納される転送済みデー
タ数は、データ転送が開始される時点で０に初期化され
た後、データを１単位転送する１サイクルごとに１ずつ
インリメントされる。比較器２１３は、レジスタ２０５
に格納された転送済みデータ数とレジスタ２０７に格納
された転送すべきデータ数とを比較し、両データ数が一
致すると、行転送終了信号を出力する。
タ数は、データ転送が開始される時点で０に初期化され
た後、データを１単位転送する１サイクルごとに１ずつ
インリメントされる。比較器２１３は、レジスタ２０５
に格納された転送済みデータ数とレジスタ２０７に格納
された転送すべきデータ数とを比較し、両データ数が一
致すると、行転送終了信号を出力する。
【００３５】図１のソースアドレス生成回路の中央ブロ
ックは、アドレスを生成するアドレス生成部である。こ
のアドレス生成部は、データ転送アドレスの周期、即
ち、ある行の先頭アドレスから次の行の先頭アドレスま
でのデータ数が初期化時に格納されるレジスタ２０３
と、現在転送が行われている行の先頭アドレス（未転送
の場合は、データ転送のソース側メモリにおけるデータ
転送を行うデータのアドレス領域における最初のアドレ
スであるベースアドレス）が入力されるマルチプレクサ
２１５と、マルチプレクサ２１５から入力される現在転
送中の行の先頭アドレスにレジスタ２０３から入力され
るデータ転送アドレスの周期を加算する加算器２０９
と、初期化時にベースアドレスがセットされ、比較器２
１３からの行転送終了信号が入力されるごとにベースア
ドレスにデータ転送アドレスの周期を順次加算したもの
が格納されるレジスタ２０４と、入力されるアドレスを
インクリメントする加算器２１１と、初期化時にはベー
スアドレスが、行転送終了時にはレジスタ２０４からの
次の行の先頭アドレスが、それ以外のデータ転送中にお
いては順次加算器２１１でインクリメントされたアドレ
スが入力されるマルチプレクサ２１７と、転送されるデ
ータのアドレスがマルチプレクサ２１７から入力され格
納されるレジスタ２０６とから構成されている。
ックは、アドレスを生成するアドレス生成部である。こ
のアドレス生成部は、データ転送アドレスの周期、即
ち、ある行の先頭アドレスから次の行の先頭アドレスま
でのデータ数が初期化時に格納されるレジスタ２０３
と、現在転送が行われている行の先頭アドレス（未転送
の場合は、データ転送のソース側メモリにおけるデータ
転送を行うデータのアドレス領域における最初のアドレ
スであるベースアドレス）が入力されるマルチプレクサ
２１５と、マルチプレクサ２１５から入力される現在転
送中の行の先頭アドレスにレジスタ２０３から入力され
るデータ転送アドレスの周期を加算する加算器２０９
と、初期化時にベースアドレスがセットされ、比較器２
１３からの行転送終了信号が入力されるごとにベースア
ドレスにデータ転送アドレスの周期を順次加算したもの
が格納されるレジスタ２０４と、入力されるアドレスを
インクリメントする加算器２１１と、初期化時にはベー
スアドレスが、行転送終了時にはレジスタ２０４からの
次の行の先頭アドレスが、それ以外のデータ転送中にお
いては順次加算器２１１でインクリメントされたアドレ
スが入力されるマルチプレクサ２１７と、転送されるデ
ータのアドレスがマルチプレクサ２１７から入力され格
納されるレジスタ２０６とから構成されている。
【００３６】データ転送を行う場合、レジスタ２０４に
は常に現在転送が行われている行の先頭アドレスが格納
され、レジスタ２０６には常に転送しようとするデータ
のアドレスが格納されることになる。データ転送開始後
は、転送しようとするデータのアドレスが１クロックご
とにレジスタ２０６に格納され出力される。
は常に現在転送が行われている行の先頭アドレスが格納
され、レジスタ２０６には常に転送しようとするデータ
のアドレスが格納されることになる。データ転送開始後
は、転送しようとするデータのアドレスが１クロックご
とにレジスタ２０６に格納され出力される。
【００３７】図１のソースアドレス生成回路の左側ブロ
ックは、転送されたデータの行数をカウントする転送行
数カウント部である。この転送行数カウント部は、転送
すべきデータ行数が格納されるレジスタ２０１と、転送
されたデータ行数をインクリメントする加算器２０８
と、転送済みデータ行数（未転送の場合は０）を出力す
るマルチプレクサ２１４と、転送済みデータ行数が格納
されるレジスタ２０２と、レジスタ２０１に格納された
転送すべきデータ行数とレジスタ２０２に格納された転
送済みデータ行数とを比較する比較器２１２とから構成
されている。
ックは、転送されたデータの行数をカウントする転送行
数カウント部である。この転送行数カウント部は、転送
すべきデータ行数が格納されるレジスタ２０１と、転送
されたデータ行数をインクリメントする加算器２０８
と、転送済みデータ行数（未転送の場合は０）を出力す
るマルチプレクサ２１４と、転送済みデータ行数が格納
されるレジスタ２０２と、レジスタ２０１に格納された
転送すべきデータ行数とレジスタ２０２に格納された転
送済みデータ行数とを比較する比較器２１２とから構成
されている。
【００３８】比較器２１２は、転送すべきデータ行数と
転送済みデータ行数とが一致すると転送終了信号を出力
する。データ転送の終了判定は、ソース側又はターゲッ
ト側のいずれかで行えばよい。従って、例えば、ソース
側に終了判定機能、即ち、転送行数カウント部（レジス
タ２０１及び２０２，加算器２０８，比較器２１２の各
構成要素）が備えられていれば、ターゲット側にはこれ
らは不要である。
転送済みデータ行数とが一致すると転送終了信号を出力
する。データ転送の終了判定は、ソース側又はターゲッ
ト側のいずれかで行えばよい。従って、例えば、ソース
側に終了判定機能、即ち、転送行数カウント部（レジス
タ２０１及び２０２，加算器２０８，比較器２１２の各
構成要素）が備えられていれば、ターゲット側にはこれ
らは不要である。
【００３９】図２は、本発明に係るＤＭＡコントローラ
を用いて、２次元にマッピングされたアドレス空間の矩
形領域から連続領域（図２（ａ））又は矩形領域（図２
（ｂ））へデータ転送を行う様子を模式的に示した説明
図であり、図３は、本発明に係るＤＭＡコントローラを
プロセッサから制御することにより、図２に示したよう
なデータ転送を行う場合におけるプロセッサから見たレ
ジスタマップである。
を用いて、２次元にマッピングされたアドレス空間の矩
形領域から連続領域（図２（ａ））又は矩形領域（図２
（ｂ））へデータ転送を行う様子を模式的に示した説明
図であり、図３は、本発明に係るＤＭＡコントローラを
プロセッサから制御することにより、図２に示したよう
なデータ転送を行う場合におけるプロセッサから見たレ
ジスタマップである。
【００４０】図２及び図３からも分かるように、上述し
た本発明に係るＤＭＡコントローラによれば、予め設定
するパラメータ、即ち、行数、周期、ベースアドレス、
行データ数等を適当なものに設定することによって、１
次元にマッピングされたアドレス空間の連続領域やある
増分ごとのデータ群のブロック転送のみならず、２次元
にマッピングされたアドレス空間の任意の矩形領域、
行、列、ななめ、桂馬とび等の位置関係にある様々なデ
ータ群についてのデータ転送のプログラミングが可能と
なる。
た本発明に係るＤＭＡコントローラによれば、予め設定
するパラメータ、即ち、行数、周期、ベースアドレス、
行データ数等を適当なものに設定することによって、１
次元にマッピングされたアドレス空間の連続領域やある
増分ごとのデータ群のブロック転送のみならず、２次元
にマッピングされたアドレス空間の任意の矩形領域、
行、列、ななめ、桂馬とび等の位置関係にある様々なデ
ータ群についてのデータ転送のプログラミングが可能と
なる。
【００４１】図４は、本発明の第２の実施の形態に係る
ＤＭＡコントローラのソースアドレス生成回路のブロッ
ク図である。第１の実施の形態の場合と同様に、図４の
ソースアドレス生成回路は、３つのブロックから構成さ
れている。また、ターゲットアドレス生成回路は、ソー
スアドレス生成回路と同様の構成であるので、その構成
についての説明は省略する。
ＤＭＡコントローラのソースアドレス生成回路のブロッ
ク図である。第１の実施の形態の場合と同様に、図４の
ソースアドレス生成回路は、３つのブロックから構成さ
れている。また、ターゲットアドレス生成回路は、ソー
スアドレス生成回路と同様の構成であるので、その構成
についての説明は省略する。
【００４２】図４のソースアドレス生成回路の右側ブロ
ックは、連続した転送データ数（行のデータ数）をカウ
ントする転送データ数カウント部である。この転送デー
タ数カウント部は、データを１単位転送するごとに既に
転送したデータ数に対して１だけインクリメントを行う
加算器２１０と、加算器の演算結果に応じて、データ転
送する行の転送済みデータ数に対して１だけインクリメ
ントしたデータ数（未転送の場合は１）を出力するマル
チプレクサ２１６と、データ転送する行の転送済みデー
タ数に対して１だけインクリメントしたデータ数（当該
サイクル終了時における転送済みデータ数）が格納され
るレジスタ２０５と、１行内の転送すべきデータ数がデ
ータ転送前の初期化時に格納されるレジスタ２０７と、
レジスタ２０５から出力された当該サイクル終了時にお
ける転送済みデータ数とレジスタ２０７に格納された転
送すべきデータ数とを比較する比較器２１３とから構成
されている。
ックは、連続した転送データ数（行のデータ数）をカウ
ントする転送データ数カウント部である。この転送デー
タ数カウント部は、データを１単位転送するごとに既に
転送したデータ数に対して１だけインクリメントを行う
加算器２１０と、加算器の演算結果に応じて、データ転
送する行の転送済みデータ数に対して１だけインクリメ
ントしたデータ数（未転送の場合は１）を出力するマル
チプレクサ２１６と、データ転送する行の転送済みデー
タ数に対して１だけインクリメントしたデータ数（当該
サイクル終了時における転送済みデータ数）が格納され
るレジスタ２０５と、１行内の転送すべきデータ数がデ
ータ転送前の初期化時に格納されるレジスタ２０７と、
レジスタ２０５から出力された当該サイクル終了時にお
ける転送済みデータ数とレジスタ２０７に格納された転
送すべきデータ数とを比較する比較器２１３とから構成
されている。
【００４３】レジスタ２０５に格納される当該サイクル
終了時における転送済みデータ数は、データ転送が開始
される時点で１に初期化された後、データを１単位転送
する１サイクルごとに１ずつインリメントされる。比較
器２１３は、レジスタ２０５に格納された当該サイクル
終了時における転送済みデータ数とレジスタ２０７に格
納された転送すべきデータ数とを比較し、両データ数が
一致すると、行転送終了信号を出力する。
終了時における転送済みデータ数は、データ転送が開始
される時点で１に初期化された後、データを１単位転送
する１サイクルごとに１ずつインリメントされる。比較
器２１３は、レジスタ２０５に格納された当該サイクル
終了時における転送済みデータ数とレジスタ２０７に格
納された転送すべきデータ数とを比較し、両データ数が
一致すると、行転送終了信号を出力する。
【００４４】図４のソースアドレス生成回路の中央ブロ
ックは、アドレスを生成するアドレス生成部である。こ
のアドレス生成部は、データ転送アドレスの周期、即
ち、ある行の先頭アドレスから次の行の先頭アドレスま
でのデータ数が初期化時に格納されるレジスタ２０３
と、現在転送中の行の先頭アドレスにレジスタ２０３か
ら入力されるデータ転送アドレスの周期を加算する加算
器２０９と、現在転送が行われている行の先頭アドレス
（未転送の場合は、データ転送のソース側メモリにおけ
るデータ転送を行うデータのアドレス領域における最初
のアドレスであるベースアドレス）が加算器２０９から
入力されるマルチプレクサ２１５と、初期化時にベース
アドレスがセットされ、比較器２１３からの行転送終了
信号が入力されるごとにベースアドレスにデータ転送ア
ドレスの周期を順次加算したものが格納されるレジスタ
２０４と、レジスタ２０４からのアドレスにレジスタ２
０５からの当該サイクル終了時における転送済みデータ
数を加算する加算器２１１と、初期化時及び行転送終了
時における次の行の先頭アドレス並びに加算器２１１か
らのアドレス、即ち、転送しようとするデータのアドレ
スが入力されるマルチプレクサ２１７と、マルチプレク
サ２１７からの転送しようとするデータのアドレスが転
送開始後１クロックごとに格納され出力されるレジスタ
２０６とから構成されている。
ックは、アドレスを生成するアドレス生成部である。こ
のアドレス生成部は、データ転送アドレスの周期、即
ち、ある行の先頭アドレスから次の行の先頭アドレスま
でのデータ数が初期化時に格納されるレジスタ２０３
と、現在転送中の行の先頭アドレスにレジスタ２０３か
ら入力されるデータ転送アドレスの周期を加算する加算
器２０９と、現在転送が行われている行の先頭アドレス
（未転送の場合は、データ転送のソース側メモリにおけ
るデータ転送を行うデータのアドレス領域における最初
のアドレスであるベースアドレス）が加算器２０９から
入力されるマルチプレクサ２１５と、初期化時にベース
アドレスがセットされ、比較器２１３からの行転送終了
信号が入力されるごとにベースアドレスにデータ転送ア
ドレスの周期を順次加算したものが格納されるレジスタ
２０４と、レジスタ２０４からのアドレスにレジスタ２
０５からの当該サイクル終了時における転送済みデータ
数を加算する加算器２１１と、初期化時及び行転送終了
時における次の行の先頭アドレス並びに加算器２１１か
らのアドレス、即ち、転送しようとするデータのアドレ
スが入力されるマルチプレクサ２１７と、マルチプレク
サ２１７からの転送しようとするデータのアドレスが転
送開始後１クロックごとに格納され出力されるレジスタ
２０６とから構成されている。
【００４５】データ転送を行う場合、レジスタ２０４に
は常に現在転送が行われている行の先頭アドレスが格納
され、レジスタ２０６には常に転送しようとするデータ
のアドレスが格納されることになる。データ転送開始後
は、転送しようとするデータのアドレスが１クロックご
とにレジスタ２０６に格納され出力される。
は常に現在転送が行われている行の先頭アドレスが格納
され、レジスタ２０６には常に転送しようとするデータ
のアドレスが格納されることになる。データ転送開始後
は、転送しようとするデータのアドレスが１クロックご
とにレジスタ２０６に格納され出力される。
【００４６】図４のソースアドレス生成回路の左側ブロ
ックは、転送されたデータの行数をカウントする転送行
数カウント部である。この転送行数カウント部は、第１
の実施の形態と同様の構成を有している。即ち、転送す
べきデータ行数が格納されるレジスタ２０１と、転送さ
れたデータ行数をインクリメントする加算器２０８と、
転送済みデータ行数（未転送の場合は０）を出力するマ
ルチプレクサ２１４と、転送済みデータ行数が格納され
るレジスタ２０２と、レジスタ２０１に格納された転送
すべきデータ行数とレジスタ２０２に格納された転送済
みデータ行数とを比較する比較器２１２とから構成され
ている。
ックは、転送されたデータの行数をカウントする転送行
数カウント部である。この転送行数カウント部は、第１
の実施の形態と同様の構成を有している。即ち、転送す
べきデータ行数が格納されるレジスタ２０１と、転送さ
れたデータ行数をインクリメントする加算器２０８と、
転送済みデータ行数（未転送の場合は０）を出力するマ
ルチプレクサ２１４と、転送済みデータ行数が格納され
るレジスタ２０２と、レジスタ２０１に格納された転送
すべきデータ行数とレジスタ２０２に格納された転送済
みデータ行数とを比較する比較器２１２とから構成され
ている。
【００４７】比較器２１２は、転送すべきデータ行数と
転送済みデータ行数とが一致すると転送終了信号を出力
する。データ転送の終了判定は、ソース側又はターゲッ
ト側のいずれかで行えばよい。従って、例えば、ソース
側に終了判定機能、即ち、転送行数カウント部（レジス
タ２０１及び２０２，加算器２０８，比較器２１２の各
構成要素）が備えられていれば、ターゲット側にはこれ
らは不要である。
転送済みデータ行数とが一致すると転送終了信号を出力
する。データ転送の終了判定は、ソース側又はターゲッ
ト側のいずれかで行えばよい。従って、例えば、ソース
側に終了判定機能、即ち、転送行数カウント部（レジス
タ２０１及び２０２，加算器２０８，比較器２１２の各
構成要素）が備えられていれば、ターゲット側にはこれ
らは不要である。
【００４８】
【発明の効果】本発明に係るＤＭＡコントローラによれ
ば、データ転送しようとするデータのアドレスが連続し
た領域（以下、「アドレス連続領域」という。）のうち
データ転送中のアドレス連続領域におけるデータ転送終
了時を決定し、アドレス連続領域転送終了信号を出力す
るアドレス連続領域転送終了決定部と、データ転送しよ
うとするアドレス連続領域に含まれているアドレスを先
頭アドレスから順次更新して出力し、アドレス連続領域
転送終了信号に応じて、複数のアドレス連続領域につい
て順次同様のアドレスの更新及び出力を行うアドレス生
成部と、データ転送しようとするデータのアドレス領域
に含まれている総てのアドレス連続領域のうち最後のア
ドレス連続領域におけるデータ転送終了時を決定し、デ
ータ転送終了信号を出力するデータ転送終了決定部とを
備えたものとしたので、予め設定するパラメータを適当
なものに設定することによって、１次元にマッピングさ
れたアドレス空間の連続領域やある増分ごとのデータ群
のブロック転送のみならず、２次元にマッピングされた
アドレス空間の任意のデータ群についてのデータ転送を
一度の転送動作で行うことができる。
ば、データ転送しようとするデータのアドレスが連続し
た領域（以下、「アドレス連続領域」という。）のうち
データ転送中のアドレス連続領域におけるデータ転送終
了時を決定し、アドレス連続領域転送終了信号を出力す
るアドレス連続領域転送終了決定部と、データ転送しよ
うとするアドレス連続領域に含まれているアドレスを先
頭アドレスから順次更新して出力し、アドレス連続領域
転送終了信号に応じて、複数のアドレス連続領域につい
て順次同様のアドレスの更新及び出力を行うアドレス生
成部と、データ転送しようとするデータのアドレス領域
に含まれている総てのアドレス連続領域のうち最後のア
ドレス連続領域におけるデータ転送終了時を決定し、デ
ータ転送終了信号を出力するデータ転送終了決定部とを
備えたものとしたので、予め設定するパラメータを適当
なものに設定することによって、１次元にマッピングさ
れたアドレス空間の連続領域やある増分ごとのデータ群
のブロック転送のみならず、２次元にマッピングされた
アドレス空間の任意のデータ群についてのデータ転送を
一度の転送動作で行うことができる。
【図１】本発明の第１の実施の形態に係るＤＭＡコント
ローラのソースアドレス生成回路のブロック図。
ローラのソースアドレス生成回路のブロック図。
【図２】本発明に係るＤＭＡコントローラを用いて、２
次元にマッピングされたアドレス空間の矩形領域から連
続領域（図２（ａ））又は矩形領域（図２（ｂ））へデ
ータ転送を行う様子を模式的に示した説明図。
次元にマッピングされたアドレス空間の矩形領域から連
続領域（図２（ａ））又は矩形領域（図２（ｂ））へデ
ータ転送を行う様子を模式的に示した説明図。
【図３】図２に示したようなデータ転送を行う場合にお
けるプロセッサから見たレジスタマップ。
けるプロセッサから見たレジスタマップ。
【図４】本発明の第２の実施の形態に係るＤＭＡコント
ローラのソースアドレス生成回路のブロック図。
ローラのソースアドレス生成回路のブロック図。
【図５】ＤＭＡコントローラと複数のメモリとの接続関
係を示したブロック図。
係を示したブロック図。
【図６】ＤＭＡコントローラの構成を示すブロック図。
【図７】データ転送の際のタイミングチャート。
【図８】データ転送の際の状態遷移図。
【図９】従来のＤＭＡコントローラのソースアドレス生
成回路の構成を示したブロック図。
成回路の構成を示したブロック図。
７０ ＤＭＡコントローラ Ｍ０〜Ｍｎ メモリモジュール ８１ 状態遷移回路 ８２ ソースアドレス生成回路 ８３ ターゲットアドレス生成回路 ８４ チップイネーブル（ＣＥ）信号生成回路 ８５ 読出し／書込み（Ｒ／Ｗ）信号生成回路 ８６ アドレス出力回路 ８７ 読出しデータ選択回路 ８８ データ保持用レジスタ ２０１〜２０７，６０１〜６０４ レジスタ ２０８〜２１１，６０５，６０６ 加算器 ２１２，２１３，６０７ 比較器 ２１４〜２１７，６０８，６０９ マルチプレクサ
Claims (4)
- 【請求項１】データ転送しようとするデータのアドレス
が連続した領域（以下、「アドレス連続領域」とい
う。）のうちデータ転送中のアドレス連続領域における
データ転送終了時を決定し、アドレス連続領域転送終了
信号を出力するアドレス連続領域転送終了決定部と、 データ転送しようとするアドレス連続領域に含まれてい
るアドレスを先頭アドレスから順次更新して出力し、前
記アドレス連続領域転送終了信号に応じて、複数のアド
レス連続領域について順次同様のアドレスの更新及び出
力を行うアドレス生成部と、 データ転送しようとするデータのアドレス領域に含まれ
ている総てのアドレス連続領域のうち最後のアドレス連
続領域におけるデータ転送終了時を決定し、データ転送
終了信号を出力するデータ転送終了決定部と、を備えた
ことを特徴とするＤＭＡコントローラ。 - 【請求項２】データ転送しようとするデータのアドレス
が連続した領域（以下、「アドレス連続領域」とい
う。）あたりのデータ数を保持するアドレス連続領域デ
ータ数保持手段と、 データを転送するごとに、データ転送中のアドレス連続
領域における転送済みデータ数を更新するデータ数計数
手段と、 前記アドレス連続領域データ数保持手段に保持されたデ
ータ数と、前記データ数計数手段により更新されたデー
タ数とを比較し、一致したときにアドレス連続領域転送
終了信号を出力するデータ数比較手段と、 一のアドレス連続領域の先頭アドレスから次のアドレス
連続領域の先頭アドレスまでのデータ数であるアドレス
周期を保持するアドレス周期保持手段と、 データ転送しようとするデータのアドレス領域における
最初のアドレスであるベースアドレスを保持するベース
アドレス保持手段と、 前記ベースアドレス、又は、前記アドレス連続領域転送
終了信号に応じて前記ベースアドレスに前記アドレス周
期を順次加算した先頭アドレスを保持する先頭アドレス
保持手段と、 データを転送するごとに、前記先頭アドレス保持手段に
保持された前記ベースアドレス又は先頭アドレスを順次
インクリメントするアドレス更新手段と、 データ転送しようとするアドレス連続領域数を保持する
アドレス連続領域数保持手段と、 前記アドレス連続領域転送終了信号に応じて、転送済み
アドレス連続領域数を更新するアドレス連続領域数計数
手段と、 前記アドレス連続領域数保持手段に保持されたアドレス
連続領域数と、前記アドレス連続領域数計数手段により
更新されたアドレス連続領域数とを比較し、一致したと
きにデータ転送終了信号を出力するアドレス連続領域数
比較手段と、を備えたことを特徴とするＤＭＡコントロ
ーラ。 - 【請求項３】データ転送しようとするデータのアドレス
が連続した領域（以下、「アドレス連続領域」とい
う。）あたりのデータ数を保持する第１のレジスタと、 データを転送するごとに、データ転送中のアドレス連続
領域における転送済みデータ数を順次インクリメントす
る第１の加算器と、 前記転送済みデータ数、又は、一のアドレス連続領域の
データが未転送の場合には０のいずれかを選択的に出力
する第１のマルチプレクサと、 前記第１のマルチプレクサから出力されたデータ数を保
持し、所定のタイミングで出力する第２のレジスタと、 前記第１のレジスタに保持されたデータ数と、前記第２
のレジスタから出力されたデータ数とを比較し、一致し
たときにアドレス連続領域転送終了信号を出力する第１
の比較器と、 一のアドレス連続領域の先頭アドレスから次のアドレス
連続領域の先頭アドレスまでのデータ数であるアドレス
周期を保持する第３のレジスタと、 データが未転送の場合にはデータ転送しようとするデー
タのアドレス領域における最初のアドレスであるベース
アドレス、又は、前記ベースアドレスに前記アドレス周
期が順次加算された先頭アドレスのいずれかを選択的に
出力する第２のマルチプレクサと、 前記第２のマルチプレクサから出力された前記ベースア
ドレス又は先頭アドレスに前記アドレス周期を加算して
先頭アドレスを順次更新する第２の加算器と、 前記第２の加算器により更新された先頭アドレスを保持
し、前記アドレス連続領域転送終了信号に応じて出力す
る第４のレジスタと、 データを転送するごとに、前記ベースアドレス又は前記
第２の加算器により更新された先頭アドレスを順次イン
クリメントする第３の加算器と、 前記前記ベースアドレス、又は、前記第２の加算器によ
り更新された先頭アドレス、又は、前記第３の加算器に
より順次インクリメントされたアドレスのいずれかを選
択的に出力する第３のマルチプレクサと、 前記第３のマルチプレクサから出力されたアドレスを保
持し、所定のタイミングで出力する第５のレジスタと、 データ転送しようとするアドレス連続領域数を保持する
第６のレジスタと、 前記アドレス連続領域転送終了信号に応じて、転送済み
アドレス連続領域数を順次インクリメントする第４の加
算器と、 前記第４の加算器により順次インクリメントされた転送
済みアドレス連続領域数、又は、データが未転送の場合
には０のいずれかを選択的に出力する第４のマルチプレ
クサと、 前記第４のマルチプレクサから出力されたアドレス連続
領域数を保持し、前記アドレス連続領域転送終了信号に
応じて出力する第７のレジスタと、 前記第６のレジスタに保持されたアドレス連続領域数
と、前記第７のレジスタから出力されたアドレス連続領
域数とを比較し、一致したときにデータ転送終了信号を
出力する第２の比較器と、を備えたことを特徴とするＤ
ＭＡコントローラ。 - 【請求項４】データ転送しようとするデータのアドレス
が連続した領域（以下、「アドレス連続領域」とい
う。）あたりのデータ数を保持する第１のレジスタと、 データを転送するごとに、データ転送中のアドレス連続
領域における転送済みデータ数を順次インクリメントす
る第１の加算器と、 前記転送済みデータ数、又は、一のアドレス連続領域の
データの転送開始時には１のいずれかを選択的に出力す
る第１のマルチプレクサと、 前記第１のマルチプレクサから出力されたデータ数を保
持し、所定のタイミングで出力する第２のレジスタと、 前記第１のレジスタに保持されたデータ数と、前記第２
のレジスタから出力されたデータ数とを比較し、一致し
たときにアドレス連続領域転送終了信号を出力する第１
の比較器と、 一のアドレス連続領域の先頭アドレスから次のアドレス
連続領域の先頭アドレスまでのデータ数であるアドレス
周期を保持する第３のレジスタと、 先頭アドレスに前記アドレス周期を加算して先頭アドレ
スを順次更新する第２の加算器と、 データが未転送の場合にはデータ転送しようとするデー
タのアドレス領域における最初のアドレスであるベース
アドレス、又は、前記第２の加算器により更新された先
頭アドレスのいずれかを選択的に出力する第２のマルチ
プレクサと、 前記第２のマルチプレクサから出力された前記ベースア
ドレス又は先頭アドレスを保持し、前記アドレス連続領
域転送終了信号に応じて出力する第４のレジスタと、 データを転送するごとに、前記第４のレジスタから出力
された前記ベースアドレス又は先頭アドレスに、前記第
２のレジスタから出力されたデータ数を加算してアドレ
スを更新する第３の加算器と、 前記前記ベースアドレス、又は、前記第２の加算器によ
り更新された先頭アドレス、又は、前記第３の加算器に
より更新されたアドレスのいずれかを選択的に出力する
第３のマルチプレクサと、 前記第３のマルチプレクサから出力されたアドレスを保
持し、所定のタイミングで出力する第５のレジスタと、 データ転送しようとするアドレス連続領域数を保持する
第６のレジスタと、 前記アドレス連続領域転送終了信号に応じて、転送済み
アドレス連続領域数を順次インクリメントする第４の加
算器と、 前記第４の加算器により順次インクリメントされた転送
済みアドレス連続領域数、又は、データが未転送の場合
には０のいずれかを選択的に出力する第４のマルチプレ
クサと、 前記第４のマルチプレクサから出力されたアドレス連続
領域数を保持し、前記アドレス連続領域転送終了信号に
応じて出力する第７のレジスタと、 前記第６のレジスタに保持されたアドレス連続領域数
と、前記第７のレジスタから出力されたアドレス連続領
域数とを比較し、一致したときにデータ転送終了信号を
出力する第２の比較器と、を備えたことを特徴とするＤ
ＭＡコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269913A JPH11110339A (ja) | 1997-10-02 | 1997-10-02 | Ｄｍａコントローラ |
| US09/164,614 US6292853B1 (en) | 1997-10-02 | 1998-10-01 | DMA controller adapted for transferring data in two-dimensional mapped address space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9269913A JPH11110339A (ja) | 1997-10-02 | 1997-10-02 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110339A true JPH11110339A (ja) | 1999-04-23 |
Family
ID=17478972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9269913A Pending JPH11110339A (ja) | 1997-10-02 | 1997-10-02 | Ｄｍａコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292853B1 (ja) |
| JP (1) | JPH11110339A (ja) |
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1997
- 1997-10-02 JP JP9269913A patent/JPH11110339A/ja active Pending
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1998
- 1998-10-01 US US09/164,614 patent/US6292853B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6292853B1 (en) | 2001-09-18 |
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