JPH11109409A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH11109409A JPH11109409A JP26718397A JP26718397A JPH11109409A JP H11109409 A JPH11109409 A JP H11109409A JP 26718397 A JP26718397 A JP 26718397A JP 26718397 A JP26718397 A JP 26718397A JP H11109409 A JPH11109409 A JP H11109409A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶表示装置に関
するものであり、特に駆動回路も含めTFTで作り込ま
れた液晶表示装置に於いて、端子に侵入するサージの保
護を行う素子に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly to a device for protecting a surge invading a terminal in a liquid crystal display device including TFTs including a driving circuit. is there.
【0002】[0002]
【従来の技術】最近、液晶表示装置は、低消費電力、薄
型軽量、高精細な画像等が着目され、TFTを採用した
液晶表示装置が盛んに研究されている。特に、a−S
i、ポリSiが中心であるが、移動度、開口率、プロセ
ス工程数等の観点からポリSiが着目され、実用化され
ている。2. Description of the Related Art In recent years, attention has been paid to low power consumption, thin and lightweight, high-definition images, etc. of liquid crystal display devices, and liquid crystal display devices employing TFTs have been actively studied. In particular, a-S
i and poly Si are mainly used, but poly Si has attracted attention from the viewpoints of mobility, aperture ratio, number of process steps and the like, and has been put to practical use.
【0003】例えば図4は、液晶表示装置の概略平面図
であり、左右に複数本延在されている配線がゲートライ
ン10であり、上下に複数本延在されている配線がドレ
インライン11である。そして前記ゲートラインと前記
ドレインラインによりマトリックス状に交点が構成さ
れ、ここにそれぞれ表示電極12、この表示電極12と
電気的に接続されたTFT13が対と成って表示領域を
構成している。For example, FIG. 4 is a schematic plan view of a liquid crystal display device. A plurality of wirings extending left and right are gate lines 10, and a plurality of wirings extending vertically are drain lines 11. is there. The gate lines and the drain lines form intersections in a matrix, and the display electrodes 12 and the TFTs 13 electrically connected to the display electrodes 12 form a pair to form a display area.
【0004】一方、これらが形成されるガラス基板14
の一側辺には、端子15が群となって配置され、この端
子群15・・・と表示領域との間には、液晶表示装置を
駆動する駆動回路、ここではプリチャージドライバー1
6が形成され、対向する側辺にはドレインドライバー1
7が形成されている。更に、左右の側辺には、ゲートド
ライバー18が形成されている。On the other hand, the glass substrate 14 on which these are formed is
The terminals 15 are arranged in groups on one side, and a driving circuit for driving the liquid crystal display device, here the precharge driver 1 is provided between the terminal groups 15... And the display area.
6 are formed, and a drain driver 1 is provided on the opposite side.
7 are formed. Further, gate drivers 18 are formed on the left and right sides.
【0005】そしてゲートドライバ18には、垂直クロ
ック信号と垂直スタート信号が入力される配線19、2
0が、ドレインドライバー17には、水平クロック信
号、水平スタート信号およびビデオ信号が入力される配
線21、22、23が、プリチャージドライバー16に
は、プリチャージ信号およびゲートコントロール信号が
入力される配線24、25が、基板14の周囲を延在し
て端子15と接続されている。The gate driver 18 has wirings 19, 2 for inputting a vertical clock signal and a vertical start signal.
0 is a line to which a horizontal clock signal, a horizontal start signal and a video signal are inputted to the drain driver 17, a line to which a precharge signal and a gate control signal are inputted to the precharge driver 16. 24 and 25 extend around the substrate 14 and are connected to the terminals 15.
【0006】これらの構成でなる基板14の端子15近
傍を拡大すると、図5のような構成となり、端子にはサ
ージ吸収用の保護トランジスタが形成され、これを等価
的に示したものが図6である。ここで実線は、表示領域
を構成するTFTのドレイン電極、つまりAlである。
また一点鎖線は、表示領域を構成するTFTの半導体層
となるポリSiでAlの下層に形成されている。また、
二点鎖線はTFTのゲートを構成するCrでポリSiの
下層に配置されている。また×印で示した部分は、コン
タクトである。When the vicinity of the terminal 15 of the substrate 14 having such a configuration is enlarged, the configuration becomes as shown in FIG. 5, and a protection transistor for absorbing surge is formed at the terminal, and FIG. It is. Here, the solid line is the drain electrode of the TFT constituting the display area, that is, Al.
The alternate long and short dash line is made of poly-Si which is to be a semiconductor layer of a TFT constituting a display region and is formed under Al. Also,
The two-dot chain line is a Cr constituting the gate of the TFT and is disposed below the poly-Si. The portions indicated by the crosses are contacts.
【0007】まず配線30は、図4の端子15が延在さ
れているもので、Alよりなり、下層のポリSi抵抗3
1を介してから、グランドラインVssとの交差を避け
るために、下層に延在されるCr配線32を使ってクロ
スオーバーしている。またVssラインの一領域からポ
リSi抵抗33を介し、一旦上層のAl配線34に戻っ
てから、下層に延在されるCrゲート35が形成されて
いる。またCrゲート35の上層には、サージ吸収用の
トランジスタ36の半導体層37、つまりポリSiが形
成されている。またトランジスタ36のドレイン電極3
8からポリSi抵抗39を介してトランジスタ40が形
成され、このトランジスタ40のゲート44は、端子か
らの延在配線30′と接続し、この延在配線30′はポ
リSiより成る半導体層45とコンタクトしている。ま
たこの延在配線30′は、ポリSi抵抗42を有し、電
源ラインVDDとの交差を避けるためにCr配線43で下
層に延在され、クロスオバーし、延在配線30′′で、
例えばプリチャージドライバーへ延在されている。First, a wiring 30 is formed by extending the terminal 15 of FIG. 4 and is made of Al.
1, in order to avoid intersection with the ground line Vss, a crossover is performed using a Cr wiring 32 extending in a lower layer. In addition, a Cr gate 35 is formed which returns from an area of the Vss line to the Al wiring 34 of the upper layer through the poly-Si resistor 33 and then extends to the lower layer. On the upper layer of the Cr gate 35, a semiconductor layer 37 of the surge absorbing transistor 36, that is, poly-Si is formed. The drain electrode 3 of the transistor 36
8, a transistor 40 is formed via a poly-Si resistor 39, and a gate 44 of the transistor 40 is connected to an extended wiring 30 'from a terminal. This extended wiring 30' is connected to a semiconductor layer 45 made of poly-Si. I'm in contact. The extension wiring 30 'has a poly-Si resistor 42, is extended in a lower layer by a Cr wiring 43 in order to avoid intersection with the power supply line VDD, cross-overs, and extends by an extension wiring 30''.
For example, it extends to a precharge driver.
【0008】[0008]
【発明が解決しようとする課題】この構成に於いて、ポ
リSi抵抗31、42は、異常パルス(サージ)が印加
された場合、この波形をなまらせるために設けている
が、この異常パルスが大きすぎると、このポリSi抵抗
が溶断してしまい、延在配線30と30′、または延在
配線30と30′′が断線してしまい、ここの延在配線
30の手前に設けられた端子に入力される信号が、配線
30′′へ伝わらなくなり、液晶表示装置として機能し
なくなる問題があった。In this configuration, when the abnormal pulse (surge) is applied, the poly-Si resistors 31 and 42 are provided to blunt the waveform. If it is too large, the poly-Si resistance is melted, and the extended wirings 30 and 30 'or the extended wirings 30 and 30''are disconnected, and the terminal provided before the extended wiring 30 is provided. Is not transmitted to the wiring 30 '', and the liquid crystal display device does not function.
【0009】[0009]
【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、第1に、電源ラインおよびグランドライ
ンと交差する前記第1のラインを、この第1のラインよ
りも下層に形成されるゲート材料でクロスオーバー構造
とし、前記2つの交差部間に延在される第1の配線を、
Al電極で成し、前記第1の配線から突出して一体で設
けられた電極を、前記第1のボトムゲート型TFTと前
記第2のボトムゲート型TFTの共通電極とすることで
解決するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and firstly, the first line which intersects a power supply line and a ground line is formed below the first line. A first wiring extending between the two intersections with a crossover structure using a gate material to be formed,
The problem is solved by using an electrode formed of an Al electrode and integrally provided so as to protrude from the first wiring, as a common electrode of the first bottom gate TFT and the second bottom gate TFT. is there.
【0010】表示電極と接続される能動素子、ここでは
ボトムゲートであるので、ポリSiよりも抵抗値の低い
ゲート材料を使用することで、端子から延在される配線
の抵抗値を下げることができ、またコンタクトC1、C
2の為のスペースだけを取ってすぐに共通電極とできる
ので、トランジスタの半導体層を構成するポリSi10
9、112側で溶断させることができる。Since the active element connected to the display electrode, here the bottom gate, is used, it is possible to reduce the resistance of the wiring extending from the terminal by using a gate material having a lower resistance than poly Si. Yes, and contacts C1, C
2 can be used as a common electrode immediately after taking up only the space for the poly-Si 10 layer constituting the semiconductor layer of the transistor.
Fusing can be performed on the 9, 112 side.
【0011】第2に、電源ラインおよびグランドライン
と交差する前記配線を、この配線よりも下層に形成され
るゲート材料でクロスオーバー構造とし、ビデオ信号が
入力される配線に於いては、電源ラインおよびグランド
ラインを、下層に形成されるゲート材料でクロスオーバ
ー構造とすることで解決するものである。ゲート材料と
しては、一般にCr、タンタル等が使用され、ポリSi
から比べるとその抵抗値は小さいが、Alよりも抵抗値
が高いため、表示の一番重要な映像信号がなまってしま
う問題がある。しかし、配線はAlのままで、電源ライ
ンVDDおよびグランドラインVssを、ゲート材料を使
ってクロスオバー構造とすれば、延在配線は更にその抵
抗値を小さくすることができると同時に、映像信号のな
まりも抑制できる。Second, the wiring which crosses the power supply line and the ground line has a crossover structure with a gate material formed below the wiring, and the power supply line is used for the wiring to which the video signal is inputted. The problem is solved by forming the ground line in a crossover structure with a gate material formed in a lower layer. As a gate material, generally, Cr, tantalum, or the like is used.
However, since the resistance value is smaller than that of Al, the most important video signal for display is distorted. However, if the power supply line VDD and the ground line Vss are formed in a cross-over structure using a gate material while the wiring remains Al, the extended wiring can further reduce the resistance value, and at the same time, the video signal Bluntness can also be suppressed.
【0012】第3として、Crは、耐食性等の点で優
れ、比較的抵抗値も少ないことからゲート材料として優
れ、これをクロスオーバー材料として採用すれば、工程
数を増やすことなく実現できる。第4に、延在配線とV
DDライン、延在配線とVssラインの交差部に、ノンド
ープの半導体層を形成することでサージがトランジスタ
を介さず駆動回路へ侵入することを防止することができ
る。Third, Cr is excellent in terms of corrosion resistance and the like, and is excellent as a gate material because it has a relatively small resistance value. If this is used as a crossover material, it can be realized without increasing the number of steps. Fourth, extended wiring and V
By forming a non-doped semiconductor layer at the intersection of the DD line, the extended wiring and the Vss line, it is possible to prevent the surge from entering the drive circuit without passing through the transistor.
【0013】[0013]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。まず従来例でも説明したが、図4を参照
して平面的な配置について説明する。左右に複数本延在
されている配線がCrより成るゲートライン10であ
り、上下に複数本延在されている配線がAlより成るド
レインライン11である。そして2種のライン10、1
1によりマトリックス状に交点が構成され、ここにそれ
ぞれITOより成る表示電極12、この表示電極12と
電気的に接続されたTFT13が対と成って表示領域を
構成している。Embodiments of the present invention will be described below. First, a planar arrangement will be described with reference to FIG. A plurality of wirings extending left and right are gate lines 10 made of Cr, and a plurality of wirings extending vertically are drain lines 11 made of Al. And the two lines 10, 1
1, the intersections are formed in a matrix, and display electrodes 12 made of ITO and TFTs 13 electrically connected to the display electrodes 12 form a pair to form a display area.
【0014】一方、これらが形成されるガラス基板14
の一側辺には、端子15が群となって配置され、この端
子群15・・・と表示領域との間には、液晶表示装置を
駆動する駆動回路、ここではプリチャージドライバー1
6が形成され、対向する側辺にはドレインドライバー1
7が形成されている。更に、左右の側辺には、ゲートド
ライバー18が形成されている。ただしドレインドライ
バーとプリチャージドライバーの位置を交換しても良い
し、ゲートドライバーを一方の側辺にまとめて形成して
も良い。On the other hand, the glass substrate 14 on which these are formed
The terminals 15 are arranged in groups on one side, and a driving circuit for driving the liquid crystal display device, here the precharge driver 1 is provided between the terminal groups 15... And the display area.
6 are formed, and a drain driver 1 is provided on the opposite side.
7 are formed. Further, gate drivers 18 are formed on the left and right sides. However, the positions of the drain driver and the precharge driver may be exchanged, or the gate driver may be formed on one side.
【0015】そしてゲートドライバ18には、垂直クロ
ック信号と垂直スタート信号が入力されるAl配線1
9、20が、ドレインドライバー17には、水平クロッ
ク信号、水平スタート信号およびビデオ信号が入力され
るAl配線21、22、23が、プリチャージドライバ
ー16には、プリチャージ信号およびゲートコントロー
ル信号が入力されるAl配線24、25が、基板14の
周囲を回りながら端子15と接続されている。The gate driver 18 has an Al wiring 1 to which a vertical clock signal and a vertical start signal are input.
9 and 20, a drain driver 17 receives a horizontal clock signal, a horizontal start signal, and a video signal. Al wirings 21, 22, and 23 receive a precharge signal and a gate control signal. Al wirings 24 and 25 are connected to the terminal 15 while rotating around the substrate 14.
【0016】また図1のパターンの説明の前に、液晶表
示装置の断面構造を説明する。第1の透明基板として無
アルカリガラス50が採用され、この上には、トランジ
スタのゲート51およびこれと一体のゲートラインが形
成され、また同一材料の補助容量電極52が形成されて
いる。ここでは耐食性と抵抗値が考慮され、Crが採用
され、この上の膜切れが考慮されてテーパー構造が採用
されている。Before explaining the pattern of FIG. 1, the sectional structure of the liquid crystal display device will be described. Alkali-free glass 50 is used as a first transparent substrate, on which a transistor gate 51 and a gate line integrated therewith are formed, and an auxiliary capacitance electrode 52 of the same material is formed. Here, Cr is adopted in consideration of corrosion resistance and resistance value, and a tapered structure is adopted in consideration of film breakage on this.
【0017】また全面には、プラズマCVDによりSi
酸化膜53とSi窒化膜54が形成され、トランジスタ
領域と補助容量領域に延在されるようにパターニングさ
れたポリSi55が設けられている。ここでポリSiに
は不純物Pが導入され、低濃度N−型ののソース・ドレ
イン領域57、58、高濃度N+型のコンタクト領域5
9、60が形成されている。またトランジスタのチャン
ネル領域56は、この不純物を阻止するために、Si酸
化膜のマスク61が設けられている。On the entire surface, Si is formed by plasma CVD.
An oxide film 53 and a Si nitride film 54 are formed, and a poly-Si 55 patterned to extend to the transistor region and the auxiliary capacitance region is provided. Here, the impurity P is introduced into the poly-Si, and the low concentration N− type source / drain regions 57 and 58 and the high concentration N + type contact region 5 are formed.
9, 60 are formed. The channel region 56 of the transistor is provided with a mask 61 made of a Si oxide film in order to prevent this impurity.
【0018】ここで補助容量は、補助容量電極52まで
延在されているポリSiのN+型のコンタクト領域6
0、Crからなる補助容量電極52および絶縁層53、
54で構成されている。更には、全面にプラズマCVD
法によりSi酸化膜62、Si窒化膜63が被覆され、
コンタクト領域59の一部が開口されてコンタクト孔が
形成され、Alのドレイン電極64が設けられている。
また全面には、今までの構成で成る凹凸を埋める平坦化
膜65が設けられ、コンタクト領域60の一部が露出さ
れたコンタクト孔を介してITOから成る表示電極66
が設けられている。The auxiliary capacitance is a poly-Si N + type contact region 6 extending to the auxiliary capacitance electrode 52.
0, an auxiliary capacitance electrode 52 made of Cr and an insulating layer 53,
54. Furthermore, plasma CVD is performed on the entire surface.
The Si oxide film 62 and the Si nitride film 63 are covered by the method,
A contact hole is formed by partially opening the contact region 59, and an Al drain electrode 64 is provided.
A flattening film 65 is formed on the entire surface to fill the unevenness of the conventional structure, and a display electrode 66 made of ITO is formed through a contact hole in which a part of the contact region 60 is exposed.
Is provided.
【0019】一方、第2の透明基板70の上には、IT
Oからなる対向電極67が設けられている。またここで
はカラー表示のため、R・G・Bのカラーフィルター6
8が表示電極66に対応した領域に設けられると共にそ
の周囲には遮光膜69が設けられている。また必要によ
っては、凹凸を平坦化するために対向電極67が設けら
れる前に設けられても良い。On the other hand, on the second transparent substrate 70, the IT
A counter electrode 67 made of O is provided. In addition, here, for color display, an RGB color filter 6 is used.
8 is provided in a region corresponding to the display electrode 66, and a light shielding film 69 is provided therearound. If necessary, it may be provided before the counter electrode 67 is provided to flatten the unevenness.
【0020】以上の構成を有した透明基板50、70に
は、配向膜71、72が設けられ、この透明基板が対向
配置され、この間にシール材が設けられ、このシール材
の一部で成る注入孔を介して液晶が注入され液晶表示装
置として完了される。本発明は、図3の構成に使用した
材料を活用し、如何にサージ吸収用のトランジスタを構
成させるかがポイントであり、以下にその具体例を図1
を参照して述べる。The transparent substrates 50 and 70 having the above-described structure are provided with alignment films 71 and 72, and the transparent substrates are disposed to face each other, and a sealing material is provided therebetween, and is formed as a part of the sealing material. Liquid crystal is injected through the injection hole to complete the liquid crystal display. The point of the present invention is how to use the materials used in the configuration of FIG. 3 to configure a transistor for surge absorption. A specific example is shown in FIG.
Will be described with reference to FIG.
【0021】まず端子100と接続されるトランジスタ
101および延在配線104′′までの関係について説
明する。従来例と同様に、図3の構成要件を使って製造
され、実線はAl、一点鎖線はポリSi、二点鎖線はC
rで成る。端子100は、Al電極より成り、下層には
Crまたは上層にはITOが積層されて構成しても良
い。端子100から電気的に接続されたAlの延在配線
104は、Crより成る下層延在配線105を介して、
Alの延在配線104′と接続され、この延在配線10
4′は、再度Crの下層延在配線106を介してAlの
延在配線104′′と接続されている。First, the relationship between the transistor 101 connected to the terminal 100 and the extended wiring 104 ″ will be described. Similar to the conventional example, it is manufactured using the components shown in FIG. 3, the solid line is Al, the dashed line is poly-Si, and the two-dot chain line is C.
r. The terminal 100 is made of an Al electrode, and may be configured by laminating Cr on the lower layer or ITO on the upper layer. The Al extension wiring 104 electrically connected to the terminal 100 is connected via a lower layer extension wiring 105 made of Cr.
This is connected to the extension wiring 104 ′ of Al.
4 'is again connected to the Al extension wiring 104''via the Cr lower layer extension wiring 106.
【0022】前記下層延在配線105、106の上層に
は、図3の絶縁層53、54が設けられ、図1の紙面に
対して上から下に伸びているAlのVssラインとAl
のVDDラインが設けられている。Vssラインは、下層
延在配線105を交差すると、トランジスタ107のゲ
ート、ここではCrゲート108が接続されており、こ
のCrゲート108の上には、ポリSiより成る半導体
層109が被覆されている。ここではトランジスタがN
チャンネルであるため、ゲート108に対応する領域を
除き、N型の不純物が導入されている。そしてポリSi
109の上には図3で示す絶縁層62、63が被覆され
ている。AlのVssラインがソース電極として、延在
配線104′の一部がVDDラインと平行に突出した形で
設けられ、Al電極110がドレイン電極としてコンタ
クト孔を介して半導体層とコンタクトしている。またV
DDラインは、下層延在配線106を交差すると、トラン
ジスタ101のゲート、ここではCrゲート111が接
続されている。このCrゲート111の上には、ポリS
iより成る半導体層112が被覆されている。ここでは
トランジスタがPチャンネル型であるため、ゲート11
1に対応する領域を除き、P型の不純物が導入されてい
る。そしてポリSi112の上には図3で示す絶縁層6
2、63が被覆され、AlのVDDラインがソース電極と
して成り、延在配線104′の一部が延在されたAl電
極110がドレイン電極として成り、コンタクト孔を介
して半導体層とコンタクトしている。The insulating layers 53 and 54 shown in FIG. 3 are provided on the lower layer extending wirings 105 and 106, and the Vss line of Al and the Al extending from the top to the bottom of FIG.
VDD line is provided. When the Vss line crosses the lower extension wiring 105, the gate of the transistor 107, here, a Cr gate 108 is connected, and the Cr gate 108 is covered with a semiconductor layer 109 made of poly-Si. . Here, the transistor is N
Since it is a channel, N-type impurities are introduced except for a region corresponding to the gate 108. And poly Si
The insulating layers 62 and 63 shown in FIG. An Al Vss line is provided as a source electrode, and a part of the extended wiring 104 'is provided so as to protrude in parallel with the VDD line. An Al electrode 110 is in contact with the semiconductor layer via a contact hole as a drain electrode. Also V
When the DD line crosses the lower extension wiring 106, the gate of the transistor 101, here, a Cr gate 111 is connected. On this Cr gate 111, poly S
The semiconductor layer 112 made of i is covered. Here, since the transistor is a P-channel type, the gate 11
Except for the region corresponding to 1, P-type impurities are introduced. Then, the insulating layer 6 shown in FIG.
2 and 63 are covered, an Al VDD line is formed as a source electrode, and an Al electrode 110 in which a part of the extended wiring 104 'is extended is formed as a drain electrode, which is in contact with a semiconductor layer through a contact hole. I have.
【0023】本発明の特徴は、延在配線104〜10
4′′の所で、ポリSi抵抗を使わず、トランジスタ1
01、107によりノイズを吸収することにある。抵抗
体としてポリSiを使わず、クロスオーバーが必要なと
ころには、ゲート材料を使用している。またAl電極1
10は、VDDラインと平行に延在し、コンタクト孔C
1、C2の縦幅の分だけ過ぎた後、とらんじすたの10
1、107の共通電極として成っているので、延在配線
104〜104′′の所で溶断せず、トランジスタでサ
ージを吸収できる。また従来のようなポリSi抵抗を溶
断するようなサージが侵入しても、トランジスタの半導
体層(ポリSi)で溶断するように成っているため、延
在配線には、端子に印加された信号が駆動回路へと伝わ
ってゆく。そのため表示可能な正常動作期間を延ばすこ
とが可能となる。The present invention is characterized in that the extended wirings 104 to 10
At 4 ″, the transistor 1 is used without using the poly-Si resistor.
01, 107 is to absorb noise. Instead of using poly-Si as a resistor, a gate material is used where a crossover is required. Al electrode 1
10 extends in parallel with the VDD line and has a contact hole C
1, after passing the length of C2, 10
Since the common electrodes 1 and 107 are formed, they do not melt at the extended wirings 104 to 104 ″, and the surge can be absorbed by the transistor. In addition, even if a surge that blows the poly-Si resistor as in the prior art enters, the fuse is blown in the semiconductor layer (poly-Si) of the transistor, so that the signal applied to the terminal is applied to the extended wiring. Is transmitted to the drive circuit. Therefore, it is possible to extend the normal operation period that can be displayed.
【0024】一方、端子102に接続されているトラン
ジスタとその構成について説明する。駆動回路へと延在
されるAlの延在配線120は、下層配線を設けず共通
電極121と一体で駆動回路まで延在されている。そし
て逆にAlのVssラインとAlのVDDラインがCrの
下層配線122、123を介して接続されている。また
Crの下層配線122が、上層のVssラインとコンタ
クトしてからトランジスタ124のCrゲートが形成さ
れている。このCrゲートの上には、絶縁層53、54
が被覆され、この上にトランジスタの半導体層となるポ
リSi層125が形成される。そして、再度絶縁層6
2、63を介してその上層に設けられたVssラインが
ソース電極として、共通電極121がドレイン電極とし
て、コンタクト孔を介して半導体層とコンタクトしてい
る。またVDDラインも、下層配線123を介してクロス
オーバーしており、再度上層に上がったVDDラインがC
rゲート126とコンタクトしている。やはりトランジ
スタ124のゲート上には、絶縁層53、54が、半導
体層127の上には絶縁層62、63が形成されてい
る。On the other hand, a transistor connected to the terminal 102 and its structure will be described. The Al extending wiring 120 extending to the driving circuit extends to the driving circuit integrally with the common electrode 121 without providing a lower wiring. Conversely, the Vss line of Al and the VDD line of Al are connected via lower wirings 122 and 123 of Cr. The Cr gate of the transistor 124 is formed after the lower wiring 122 of Cr contacts the upper Vss line. On the Cr gate, insulating layers 53 and 54 are provided.
And a poly-Si layer 125 serving as a semiconductor layer of the transistor is formed thereon. Then, again, the insulating layer 6
The Vss line provided in the upper layer through the layers 2 and 63 serves as a source electrode, and the common electrode 121 serves as a drain electrode and contacts the semiconductor layer through a contact hole. The VDD line also crosses over via the lower layer wiring 123, and the VDD line that has risen again to the upper layer is C
It is in contact with the r gate 126. Similarly, insulating layers 53 and 54 are formed over the gate of the transistor 124, and insulating layers 62 and 63 are formed over the semiconductor layer 127.
【0025】ここの構成は、端子102から駆動回路へ
延在される延在配線120を、下層にクロスオーバーさ
せず、その代わりVssラインとVDDラインを下層にク
ロスオバーさせている。従って上の延在配線104〜1
04′′と比べて抵抗値を更に下げることができる。従
って従来構造のようにポリSi抵抗を採用していないた
めに、延在配線が容易に溶断することが無く、従来のよ
うなポリSi抵抗を溶断するようなサージが侵入して
も、トランジスタの半導体層が破壊するだけであり、延
在配線には、端子に印加された信号が駆動回路へと伝わ
ってゆく。そのため表示可能な正常動作期間を延ばすこ
とが可能となる。In this configuration, the extension wiring 120 extending from the terminal 102 to the drive circuit does not cross over to the lower layer, but instead crosses the Vss line and the VDD line to the lower layer. Therefore, the upper extension wirings 104-1
The resistance value can be further reduced as compared with 04 ″. Therefore, since the poly-Si resistor is not employed unlike the conventional structure, the extended wiring is not easily blown, and even if a surge which blows the poly-Si resistor as in the conventional case enters, the transistor of the transistor is not damaged. Only the semiconductor layer is destroyed, and the signal applied to the terminal is transmitted to the drive circuit through the extended wiring. Therefore, it is possible to extend the normal operation period that can be displayed.
【0026】本発明では、Vss、VDDの変動、および
映像信号の変動が一番重要であることから、映像信号が
入る端子は、下の端子102で説明された構造を採用
し、実質それ以外は、上の端子100で説明された構造
を採用している。実際、異常パルスが保護トランジスタ
に侵入すると、ポリSiの半導体層が溶けるように設計
されている。しかし端子と駆動回路との間の配線は、図
4のようにパネルの周辺に延在されているため、駆動回
路に達するまでには波形がなまり、殆ど駆動回路を破壊
することもない。In the present invention, since the fluctuations of Vss and VDD and the fluctuations of the video signal are the most important, the terminal to which the video signal enters adopts the structure described for the terminal 102 below, and substantially the other terminals. Adopts the structure described for the terminal 100 above. In fact, it is designed such that when an abnormal pulse enters the protection transistor, the semiconductor layer of poly-Si is melted. However, since the wiring between the terminal and the driving circuit extends around the panel as shown in FIG. 4, the waveform becomes dull before reaching the driving circuit, and the driving circuit is hardly destroyed.
【0027】また図1のCrとAlの配線の交差部は、
ポリSiが形成されている。このポリSiの設置によ
り、この交差部でのスパークが防止できる。The intersection of the Cr and Al wirings in FIG.
Poly Si is formed. By providing the poly-Si, spark at the intersection can be prevented.
【0028】[0028]
【発明の効果】以上の説明からも明らかなように、第1
に、電源ラインおよびグランドラインと交差する前記延
在配線を、この延在配線よりも下層に形成されるゲート
材料でクロスオーバー構造とすることで、抵抗値を下げ
ることができ、また共通電極が直近に在るため、端子と
駆動回路との間にある延在配線の溶断を防止することが
できる。As is clear from the above description, the first
In addition, by forming the extended wiring crossing the power supply line and the ground line with a crossover structure using a gate material formed below this extended wiring, the resistance value can be reduced, and the common electrode can be formed. Since it is in the immediate vicinity, it is possible to prevent fusing of the extended wiring between the terminal and the drive circuit.
【0029】特に、表示電極と接続される能動素子は、
ボトムゲートであるので、ポリSiよりも抵抗値の低い
ゲート材料を使用することで、端子から延在される延在
配線の溶断を防止することができる。第2に、電源ライ
ンおよびグランドラインと交差する前記延在配線を、こ
の延在配線よりも下層に形成されるゲート材料でクロス
オーバー構造とし、ビデオ信号が入力される端子と接続
される延在配線では、電源ラインおよびグランドライン
を、下層に形成されるゲート材料でクロスオーバー構造
とすることで、映像信号のなまりも無く保護することが
できる。In particular, the active element connected to the display electrode is
Since the gate is a bottom gate, by using a gate material having a lower resistance value than poly Si, it is possible to prevent the extension wiring extending from the terminal from being blown. Second, the extended wiring crossing the power supply line and the ground line has a crossover structure with a gate material formed below the extended wiring, and the extended wiring is connected to a terminal to which a video signal is input. In the wiring, the power supply line and the ground line have a crossover structure using a gate material formed in a lower layer, so that the video signal can be protected without dulling.
【0030】ゲート材料としては、一般にCr、タンタ
ル等が使用され、ポリSiから比べるとその抵抗値は小
さいが、Alよりも抵抗値が高いため、表示の一番重要
な映像信号がなまってしまう問題があるが、延在配線は
Alのままで、電源ラインVDDおよびグランドラインV
ssを、ゲート材料を使ってクロスオバー構造とすれ
ば、延在配線は溶断せず且つ映像信号もなまらなくて済
む。As a gate material, Cr, tantalum, or the like is generally used. Although its resistance is smaller than that of poly-Si, it is higher than that of Al. Although there is a problem, the power supply line VDD and the ground line V
If ss has a crossover structure using a gate material, the extended wiring does not melt and the video signal does not need to be dull.
【0031】第3として、Crは、耐食性等の点で優
れ、比較的抵抗値も少ないことからゲート材料として優
れ、これをクロスオーバー材料として採用すれば、工程
数を増やすことなく実現できる。第4に、延在配線とV
DDライン、延在配線とVssラインの交差部に、ノンド
ープの半導体層を形成することでサージがトランジスタ
を介さず駆動回路へ侵入することを防止することができ
る。Third, Cr is excellent in terms of corrosion resistance and the like, and is excellent as a gate material because it has a relatively small resistance value. If this is used as a crossover material, it can be realized without increasing the number of steps. Fourth, extended wiring and V
By forming a non-doped semiconductor layer at the intersection of the DD line, the extended wiring and the Vss line, it is possible to prevent the surge from entering the drive circuit without passing through the transistor.
【図1】本発明の液晶表示装置に使用される保護素子を
説明する図である。FIG. 1 is a diagram illustrating a protection element used in a liquid crystal display device of the present invention.
【図2】図1の等価回路を説明する図である。FIG. 2 is a diagram illustrating an equivalent circuit of FIG. 1;
【図3】液晶表示装置を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a liquid crystal display device.
【図4】液晶表示装置のトランジスタが形成される側の
基板を説明した図である。FIG. 4 is a diagram illustrating a substrate of a liquid crystal display device on which a transistor is formed.
【図5】従来の保護素子を説明する図である。FIG. 5 is a diagram illustrating a conventional protection element.
【図6】図5の等価回路を説明する図である。FIG. 6 is a diagram illustrating an equivalent circuit of FIG. 5;
Claims (4)
に設けられ、ボトムゲート型TFTおよびこれと接続す
る表示電極を複数集めて成る表示領域と、前記第1の透
明基板の一側辺に形成された複数の端子と、前記複数の
端子と前記表示領域との間に設けられた駆動回路と、前
記端子と前記駆動回路とを電気的に接続する配線と、前
記配線と交差する同層の電源ラインおよび同層のグラン
ドラインと、前記配線と前記電源ラインとの間に接続さ
れたサージ吸収用の第1のボトムゲート型TFTと、前
記配線と前記グランドラインとの間に接続されたサージ
吸収用の第2のボトムゲート型TFTと、第2の透明基
板と、前記第2の透明基板に設けられた対向電極と、前
記第1の透明基板および第2の透明基板に設けられた配
向膜と、前記第1の透明基板と前記第2の透明基板との
間にシール材を介して封入された液晶とを有する液晶表
示装置に於いて、 前記電源ラインおよび前記グランドラインとの交差部に
対応する前記配線は、この配線よりも下層のゲート材料
で成り、 前記電源ラインとの第1の交差部と前記グランドライン
との第2の交差部間に延在される第1の配線は、Al電
極で成り、前記第1の配線から突出して一体で設けられ
た電極は、前記第1のボトムゲート型TFTと前記第2
のボトムゲート型TFTの共通電極となることを特徴と
した液晶表示装置。A first transparent substrate; a display region provided on the first transparent substrate, the display region including a plurality of bottom gate type TFTs and a plurality of display electrodes connected thereto; A plurality of terminals formed on side edges; a driving circuit provided between the plurality of terminals and the display area; a wiring electrically connecting the terminal and the driving circuit; A power supply line of the same layer and a ground line of the same layer, a first bottom-gate type TFT for absorbing surge connected between the wiring and the power supply line, and a power supply line between the wiring and the ground line. The connected second bottom gate type TFT for absorbing surge, the second transparent substrate, the counter electrode provided on the second transparent substrate, and the first transparent substrate and the second transparent substrate. An alignment film provided; In a liquid crystal display device having a liquid crystal sealed between a transparent substrate and the second transparent substrate with a sealing material interposed therebetween, the wiring corresponding to an intersection of the power supply line and the ground line includes: A first wiring made of a gate material below this wiring and extending between a first intersection with the power supply line and a second intersection with the ground line is made of an Al electrode, An electrode provided integrally and protruding from the first wiring is provided between the first bottom gate type TFT and the second bottom gate type TFT.
A liquid crystal display device serving as a common electrode of the bottom gate type TFT.
ては、電源ラインおよびグランドラインが、下層に形成
されるゲート材料でクロスオーバー構造となることを特
徴とした請求項1記載の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein the power supply line and the ground line in the terminal to which the video signal is input have a crossover structure using a gate material formed in a lower layer.
は2記載の液晶表示装置。3. The liquid crystal display device according to claim 1, wherein said gate is made of Cr.
が形成される請求項1、2または3記載の液晶表示装
置。4. The liquid crystal display device according to claim 1, wherein a non-doped semiconductor layer is formed at the intersection.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001249360A (en) * | 2000-03-07 | 2001-09-14 | Fujitsu Ltd | Dielectric breakdown preventing structure |
JP2011053642A (en) * | 2009-09-02 | 2011-03-17 | Samsung Mobile Display Co Ltd | Organic field light emitting display device |
JP2012215743A (en) * | 2011-04-01 | 2012-11-08 | Seiko Epson Corp | Electro-optic device and electronic apparatus |
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1997
- 1997-09-30 JP JP26718397A patent/JP3505369B2/en not_active Expired - Fee Related
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---|---|---|---|---|
JP2001249360A (en) * | 2000-03-07 | 2001-09-14 | Fujitsu Ltd | Dielectric breakdown preventing structure |
JP2011053642A (en) * | 2009-09-02 | 2011-03-17 | Samsung Mobile Display Co Ltd | Organic field light emitting display device |
CN102005166A (en) * | 2009-09-02 | 2011-04-06 | 三星移动显示器株式会社 | Organic light emitting display device |
US8742784B2 (en) | 2009-09-02 | 2014-06-03 | Samsung Display Co., Ltd. | Organic light emitting display device |
JP2012215743A (en) * | 2011-04-01 | 2012-11-08 | Seiko Epson Corp | Electro-optic device and electronic apparatus |
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