JPH1093437A - 関数発生回路 - Google Patents
関数発生回路Info
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- JPH1093437A JPH1093437A JP24743296A JP24743296A JPH1093437A JP H1093437 A JPH1093437 A JP H1093437A JP 24743296 A JP24743296 A JP 24743296A JP 24743296 A JP24743296 A JP 24743296A JP H1093437 A JPH1093437 A JP H1093437A
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Abstract
(57)【要約】
【課題】簡素な回路構成で、出力信号を滑らかにする関
数発生回路を提供すること。 【解決手段】アナログ入力信号レベルに応じて、確率的
に複数のデジタル値を出力するΔΣ変調器と、前記アナ
ログ入力信号を変数とし、当該変数に対する予め定めた
関数の値を生成するように、前記デジタル値に応じてデ
コード出力を行うデジタルデコーダと、デコード出力を
デジタルアナログ変換するDA変換器と、デジタルアナ
ログ変換されたアナログ信号に対して、その所定の低域
成分を通過させて出力するフィルタと、を含む関数発生
回路である。
数発生回路を提供すること。 【解決手段】アナログ入力信号レベルに応じて、確率的
に複数のデジタル値を出力するΔΣ変調器と、前記アナ
ログ入力信号を変数とし、当該変数に対する予め定めた
関数の値を生成するように、前記デジタル値に応じてデ
コード出力を行うデジタルデコーダと、デコード出力を
デジタルアナログ変換するDA変換器と、デジタルアナ
ログ変換されたアナログ信号に対して、その所定の低域
成分を通過させて出力するフィルタと、を含む関数発生
回路である。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ入力信号
を変数として、当該変数に対する任意の関数値を出力す
る関数発生回路に係わり、特に、簡素な構成で出力を滑
らかにするアナログ関数発生回路に関する。
を変数として、当該変数に対する任意の関数値を出力す
る関数発生回路に係わり、特に、簡素な構成で出力を滑
らかにするアナログ関数発生回路に関する。
【0002】
【従来の技術】従来、アナログ入力信号を変数として、
予め定めた関数の当該変数に対する値を出力するための
関数発生回路としては、アナログ処理するものが提案さ
れており、例えば、アナログ入力信号をアナログ回路の
みを用いてアナログのまま処理するように回路構成され
たものが考えられる。具体的には、演算増幅器を用いた
加算器等がこれにあたる。また、アナログ入力信号を、
一度AD変換器を用いてアナログデジタル変換(AD変
換)してデジタルコードを得て、デジタルコードをデジ
タルデコーダでデコードし、デコード結果ををDA変換
器によりデジタルアナログ変換(DA変換)するものも
提案されていた。図1に、このような関数発生回路の1
構成例を示している。この関数発生回路は、アナログ入
力信号を、例えば、8ビットのデジタル信号に変換する
AD変換器10と、デジタル信号に対応するデコード値
を出力するデジタルデコーダ20と、デコード結果をD
A変換してアナログ出力信号として出力するDA変換器
30とを有して構成されている。そして、例えば、この
回路が、アナログ入力信号を変数として、その3乗の値
を出力する関数発生回路であるならば、AD変換器10
の出力に対応するアドレスに、アナログ入力信号の3乗
の値を格納しておくように、ROM等でデジタルデコー
ダ2を構成しておき、デジタルデコーダ2は、AD変換
器10の出力に対応するアドレスに格納された値を、D
A変換器30に出力して、3乗関数を生成するように回
路が動作する。
予め定めた関数の当該変数に対する値を出力するための
関数発生回路としては、アナログ処理するものが提案さ
れており、例えば、アナログ入力信号をアナログ回路の
みを用いてアナログのまま処理するように回路構成され
たものが考えられる。具体的には、演算増幅器を用いた
加算器等がこれにあたる。また、アナログ入力信号を、
一度AD変換器を用いてアナログデジタル変換(AD変
換)してデジタルコードを得て、デジタルコードをデジ
タルデコーダでデコードし、デコード結果ををDA変換
器によりデジタルアナログ変換(DA変換)するものも
提案されていた。図1に、このような関数発生回路の1
構成例を示している。この関数発生回路は、アナログ入
力信号を、例えば、8ビットのデジタル信号に変換する
AD変換器10と、デジタル信号に対応するデコード値
を出力するデジタルデコーダ20と、デコード結果をD
A変換してアナログ出力信号として出力するDA変換器
30とを有して構成されている。そして、例えば、この
回路が、アナログ入力信号を変数として、その3乗の値
を出力する関数発生回路であるならば、AD変換器10
の出力に対応するアドレスに、アナログ入力信号の3乗
の値を格納しておくように、ROM等でデジタルデコー
ダ2を構成しておき、デジタルデコーダ2は、AD変換
器10の出力に対応するアドレスに格納された値を、D
A変換器30に出力して、3乗関数を生成するように回
路が動作する。
【0003】
【発明が解決しようとする課題】しかしながら、アナロ
グ回路のみを用いて関数発生回路を構成する場合にあっ
ては、望まれる関数毎にアナログ回路を設計する必要で
あり、多大な開発工数を要してしまうとともに、回路素
子の不完全性や精度ばらつきにより出力信号が誤差を有
しやすくなるという問題があった。また、関数が複雑に
なるにつれて、回路規模が大きくなってしまうという問
題もあった。そこで、このような課題を解決するため
に、アナログ入力信号を一旦AD変換して、デジタルデ
コーダを用いる関数発生回路を採用することが好ましい
が、図1に示すように、AD変換器10やDA変換器3
0を用いる場合、アナログ入力信号の変化に応じて、滑
らかに変化する出力信号を得るには、AD変換器10お
よびDA変換器30のビット数を多くする必要があるこ
とから、変換器の回路規模が増大してしまい、関数発生
回路をIC化した場合のコスト上昇の主要因となってい
た。
グ回路のみを用いて関数発生回路を構成する場合にあっ
ては、望まれる関数毎にアナログ回路を設計する必要で
あり、多大な開発工数を要してしまうとともに、回路素
子の不完全性や精度ばらつきにより出力信号が誤差を有
しやすくなるという問題があった。また、関数が複雑に
なるにつれて、回路規模が大きくなってしまうという問
題もあった。そこで、このような課題を解決するため
に、アナログ入力信号を一旦AD変換して、デジタルデ
コーダを用いる関数発生回路を採用することが好ましい
が、図1に示すように、AD変換器10やDA変換器3
0を用いる場合、アナログ入力信号の変化に応じて、滑
らかに変化する出力信号を得るには、AD変換器10お
よびDA変換器30のビット数を多くする必要があるこ
とから、変換器の回路規模が増大してしまい、関数発生
回路をIC化した場合のコスト上昇の主要因となってい
た。
【0004】また、変換器の回路規模を非常に大きくし
ても、AD変換器10では、連続した出力信号とならな
いことから、最終段でのアナログ出力値が不連続になる
という問題があった。
ても、AD変換器10では、連続した出力信号とならな
いことから、最終段でのアナログ出力値が不連続になる
という問題があった。
【0005】そこで、本発明は、上記未解決の課題を解
決するためになされたものであり、その目的は、簡易な
回路構成で出力を滑らかする、アナログ入力を変数とす
る任意の関数を発生可能な関数発生回路を提供する点に
ある。
決するためになされたものであり、その目的は、簡易な
回路構成で出力を滑らかする、アナログ入力を変数とす
る任意の関数を発生可能な関数発生回路を提供する点に
ある。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、請求項1に係る発明によれば、アナログ入力信号レ
ベルに応じて、確率的に複数のデジタル値を出力するΔ
Σ変調器と、前記アナログ入力信号を変数とし、当該変
数に対する予め定めた関数の値を生成するように、前記
デジタル値に応じてデコード出力を行うデジタルデコー
ダと、デコード出力をデジタルアナログ変換するDA変
換器と、デジタルアナログ変換されたアナログ信号に対
して、その所定の低域成分を通過させて出力するフィル
タと、を含む関数発生回路が提供される。
に、請求項1に係る発明によれば、アナログ入力信号レ
ベルに応じて、確率的に複数のデジタル値を出力するΔ
Σ変調器と、前記アナログ入力信号を変数とし、当該変
数に対する予め定めた関数の値を生成するように、前記
デジタル値に応じてデコード出力を行うデジタルデコー
ダと、デコード出力をデジタルアナログ変換するDA変
換器と、デジタルアナログ変換されたアナログ信号に対
して、その所定の低域成分を通過させて出力するフィル
タと、を含む関数発生回路が提供される。
【0007】また、本発明の他の態様によれば、以下に
示す方法も考えられる。即ち、与えたアナログ入力信号
を変数として、予め定めた関数の当該変数に対する値を
発生させる方法であって、アナログ入力信号レベルに応
じて確率的に複数のデジタル値を出力させるΔΣ変調器
にアナログ入力信号を与え、与えたアナログ入力信号を
変数とし、デコーダによって、当該変数に対する予め定
めた関数の値を生成するように、前記デジタル値に応じ
たデコード出力を行わせ、DA変換器によって、前記デ
コード出力をデジタルアナログ変換し、デジタルアナロ
グ変換されたアナログ信号に対して、その所定の低域成
分をフィルタで通過させる関数発生方法である。
示す方法も考えられる。即ち、与えたアナログ入力信号
を変数として、予め定めた関数の当該変数に対する値を
発生させる方法であって、アナログ入力信号レベルに応
じて確率的に複数のデジタル値を出力させるΔΣ変調器
にアナログ入力信号を与え、与えたアナログ入力信号を
変数とし、デコーダによって、当該変数に対する予め定
めた関数の値を生成するように、前記デジタル値に応じ
たデコード出力を行わせ、DA変換器によって、前記デ
コード出力をデジタルアナログ変換し、デジタルアナロ
グ変換されたアナログ信号に対して、その所定の低域成
分をフィルタで通過させる関数発生方法である。
【0008】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図2に、本発明にかかる実施形態
である関数発生回路の構成を示す。本関数発生回路は、
Nビットのデジタル信号を出力するΔΣ変調器1と、N
ビット入力Mビット出力のデジタルデコーダ2と、Mビ
ット入力のDA変換器3と、アナログ信号の所定低域成
分を通過させる低域通過フィルタ4とを有して構成され
ている。
参照しつつ説明する。図2に、本発明にかかる実施形態
である関数発生回路の構成を示す。本関数発生回路は、
Nビットのデジタル信号を出力するΔΣ変調器1と、N
ビット入力Mビット出力のデジタルデコーダ2と、Mビ
ット入力のDA変換器3と、アナログ信号の所定低域成
分を通過させる低域通過フィルタ4とを有して構成され
ている。
【0009】ここで、低域通過フィルタ4は、DA変換
器3の出力の時間平均を求めるための手段であり、例え
ば、アクティブフィルタや、抵抗とコンデンサからなる
パッシブフィルタで実現可能であり、通過帯域は回路定
数の選択により任意に設定可能である。また、デジタル
デコーダ2は、Nビット入力Mビット出力のハードワイ
アードデコーダやNビットのアドレスを持つMビット語
長のメモリー(ROM等のメモリデバイス)によって実
現できる。よって、ROMによってデジタルデコーダを
構成する場合には、アナログ信号を変数として、実現し
たい関数の、当該変数に対する値を所定のアドレスに格
納しておくことにより、任意の関数を発生させることが
可能な回路を実現できることになる。
器3の出力の時間平均を求めるための手段であり、例え
ば、アクティブフィルタや、抵抗とコンデンサからなる
パッシブフィルタで実現可能であり、通過帯域は回路定
数の選択により任意に設定可能である。また、デジタル
デコーダ2は、Nビット入力Mビット出力のハードワイ
アードデコーダやNビットのアドレスを持つMビット語
長のメモリー(ROM等のメモリデバイス)によって実
現できる。よって、ROMによってデジタルデコーダを
構成する場合には、アナログ信号を変数として、実現し
たい関数の、当該変数に対する値を所定のアドレスに格
納しておくことにより、任意の関数を発生させることが
可能な回路を実現できることになる。
【0010】さて、図3に、Nビット出力ΔΣ変調器1
の構成例を示す。Nビット出力ΔΣ変調器1は、アナロ
グ入力(Ain)を加算し、フィードバック値を減算す
るアナログアナログ加減算器8と、このアナログ加減算
器8に接続されたゲインGのアナログ積分器5(実際に
はゲインGの増幅器と考えらればよい)と、積分器の出
力側に接続されているNビットAD変換器6と、該AD
変換器6の出力側にデジタル入力側が接続されているN
ビットDA変換器7とを有し、AD変換器6の出力がデ
ジタルデコーダ2に接続されるデジタル出力となってい
る。そして、注目すべきは、DA変換器7は、ΔΣ変調
器1のフィードバック帰還ループを構成しており、アナ
ログ積分器5のゲインGが非常に大きいので、ΔΣ変調
器1は、アナログ入力(Ain)とDA変換器7のアナ
ログ出力値とが一致するように動作している。なお、こ
のようなΔΣ変調器1の構成自体は公知・公用の技術で
あるので、詳細な構成説明は行わず、極力概要のみを説
明するに留めるものとする。
の構成例を示す。Nビット出力ΔΣ変調器1は、アナロ
グ入力(Ain)を加算し、フィードバック値を減算す
るアナログアナログ加減算器8と、このアナログ加減算
器8に接続されたゲインGのアナログ積分器5(実際に
はゲインGの増幅器と考えらればよい)と、積分器の出
力側に接続されているNビットAD変換器6と、該AD
変換器6の出力側にデジタル入力側が接続されているN
ビットDA変換器7とを有し、AD変換器6の出力がデ
ジタルデコーダ2に接続されるデジタル出力となってい
る。そして、注目すべきは、DA変換器7は、ΔΣ変調
器1のフィードバック帰還ループを構成しており、アナ
ログ積分器5のゲインGが非常に大きいので、ΔΣ変調
器1は、アナログ入力(Ain)とDA変換器7のアナ
ログ出力値とが一致するように動作している。なお、こ
のようなΔΣ変調器1の構成自体は公知・公用の技術で
あるので、詳細な構成説明は行わず、極力概要のみを説
明するに留めるものとする。
【0011】ΔΣ変調器1において、DA変換器7のI
番目と(I+1)番目のコードに対応する出力レベルの
間に入力信号がある場合、ΔΣ変調器1はコードIとコ
ード(I+1)を出力し、それぞれのコードの出力頻度
は(1)式1に従うことになる。
番目と(I+1)番目のコードに対応する出力レベルの
間に入力信号がある場合、ΔΣ変調器1はコードIとコ
ード(I+1)を出力し、それぞれのコードの出力頻度
は(1)式1に従うことになる。
【0012】 A(I)×P(I)+A(I+1)×P(I+1)=Ain (1) 但し、Ain:アナログ入力レベル、A(I):コード
Iに対応するDA変換器7のアナログ出力レベル、A
(I+1):コード(I+1)に対応するDA変換器7
のアナログ出力レベル、P(I):コードIが出力され
る確率、P(I+1):コード(I+1)が出力される
確率。
Iに対応するDA変換器7のアナログ出力レベル、A
(I+1):コード(I+1)に対応するDA変換器7
のアナログ出力レベル、P(I):コードIが出力され
る確率、P(I+1):コード(I+1)が出力される
確率。
【0013】つまり、ΔΣ変調器1の出力コードの平均
は、入力信号レベル(Ain)に最も近い二つの出力コ
ードで入力レベルを線形補間したものとなる。コード
「I」に対応したデジタルデコーダ2の出力をDEC
(I)(DECは、デコードしたことを示す関数であ
る)、コード「I+1」に対応したデジタルデコーダ2
の出力をDEC(I+1)とすると、上記アナログ入力
(Ain)に対応したDA変換器7の入力コードの平均
は、DEC(I)とDEC(I+1)の線形補間値とな
り、関数発生回路のアナログ出力レベルも、DEC
(I)に対応したアナログ出力レベルと、DEC(I+
1)に対応したアナログ出力レベルの線形補間レベルと
なる。
は、入力信号レベル(Ain)に最も近い二つの出力コ
ードで入力レベルを線形補間したものとなる。コード
「I」に対応したデジタルデコーダ2の出力をDEC
(I)(DECは、デコードしたことを示す関数であ
る)、コード「I+1」に対応したデジタルデコーダ2
の出力をDEC(I+1)とすると、上記アナログ入力
(Ain)に対応したDA変換器7の入力コードの平均
は、DEC(I)とDEC(I+1)の線形補間値とな
り、関数発生回路のアナログ出力レベルも、DEC
(I)に対応したアナログ出力レベルと、DEC(I+
1)に対応したアナログ出力レベルの線形補間レベルと
なる。
【0014】このことについて、図4、5、6、8等を
参照して若干具体的に説明する。図4にAD変換器6の
特性を示す。以下、Ainは「−2」から「+2」まで
変化可能とする。AD変換器6は、「−2」から「+
2」までのアナログ入力に対して、その出力値を5値に
変化する。したがって、ΔΣ変調器1は、3ビット5値
となる。また、図4に示すように、AD変換器6は、
0、±0.4、±1.2の5値の基準レベル(横軸側)
を有している。
参照して若干具体的に説明する。図4にAD変換器6の
特性を示す。以下、Ainは「−2」から「+2」まで
変化可能とする。AD変換器6は、「−2」から「+
2」までのアナログ入力に対して、その出力値を5値に
変化する。したがって、ΔΣ変調器1は、3ビット5値
となる。また、図4に示すように、AD変換器6は、
0、±0.4、±1.2の5値の基準レベル(横軸側)
を有している。
【0015】一方、図5は、ΔΣ変調器1に用いている
3ビット5値のDA変換器7の特性を示す。デジタル入
力「0」、「±1」、「±2」の夫々に対して、アナロ
グ値「0」、「±1」、「±2」を出力する。そして、
本DA変換器7を用いたΔΣ変調器1では、アナログ入
力レベル(Ain)が例えば「1」の時には、ほとんど
の場合(即ち、確率的に100(%))に「1」のデジ
タルコードのみが出力される。また、例えば、アナログ
入力レベルが「0.5」の時には「0」のデジタルコー
ドと「1」のデジタルコードとが夫々50(%)の確率
で出力される。また、アナログ入力レベルが「1.5」
の時には「1」のデジタルコードと「2」のデジタルコ
ードがそれぞれ50(%)の確率で出力されることにな
る。 他の値(確率的に100(%)以外の値)も同様
に、(1)式にしたがって、最も近い2つの値の確率の
和の値として出力される。
3ビット5値のDA変換器7の特性を示す。デジタル入
力「0」、「±1」、「±2」の夫々に対して、アナロ
グ値「0」、「±1」、「±2」を出力する。そして、
本DA変換器7を用いたΔΣ変調器1では、アナログ入
力レベル(Ain)が例えば「1」の時には、ほとんど
の場合(即ち、確率的に100(%))に「1」のデジ
タルコードのみが出力される。また、例えば、アナログ
入力レベルが「0.5」の時には「0」のデジタルコー
ドと「1」のデジタルコードとが夫々50(%)の確率
で出力される。また、アナログ入力レベルが「1.5」
の時には「1」のデジタルコードと「2」のデジタルコ
ードがそれぞれ50(%)の確率で出力されることにな
る。 他の値(確率的に100(%)以外の値)も同様
に、(1)式にしたがって、最も近い2つの値の確率の
和の値として出力される。
【0016】また、図6には、デジタルデコーダの特性
例を示しており、この場合、入力信号の3乗の値をデコ
ード出力するように、即ち、デコーダ出力がデコーダ入
力の3乗となるように、予めROM内のアドレスに対応
する値を記憶してデジタルデコーダを構成している。し
たがって、デコーダ入力「0」、「±1」、「±2」の
夫々に対して、アナログ値「0」、「±1」、「±8」
が出力されるような入出力特性となっている。
例を示しており、この場合、入力信号の3乗の値をデコ
ード出力するように、即ち、デコーダ出力がデコーダ入
力の3乗となるように、予めROM内のアドレスに対応
する値を記憶してデジタルデコーダを構成している。し
たがって、デコーダ入力「0」、「±1」、「±2」の
夫々に対して、アナログ値「0」、「±1」、「±8」
が出力されるような入出力特性となっている。
【0017】さて、図8には、デジタル入力(Ain)
と、ΔΣ変調器1の出力(ΔΣout)と、デジタルデ
コーダ2の出力(Decout)と、DA変換器3の出
力(DAout)とを示している。そして、この関数発
生回路は、Ain(x)の3乗の値が関数値(x3 )と
して出力されるようになっている。Ainが「0」のと
き、図4、5よりΔΣoutが「0」、図6よりDec
outが「0」、したがって、DAoutが「0」にな
る。同様に、Ainが「−1」のとき、図4、5よりΔ
Σoutが「−1」、図6よりDecoutが「−
1」、したがって、DAoutが「−1」になり、ま
た、Ainが「−2」のとき、図4、5よりΔΣout
が「−2」、図6よりDecoutが「−8」、したが
って、DAoutが「−8」となる。
と、ΔΣ変調器1の出力(ΔΣout)と、デジタルデ
コーダ2の出力(Decout)と、DA変換器3の出
力(DAout)とを示している。そして、この関数発
生回路は、Ain(x)の3乗の値が関数値(x3 )と
して出力されるようになっている。Ainが「0」のと
き、図4、5よりΔΣoutが「0」、図6よりDec
outが「0」、したがって、DAoutが「0」にな
る。同様に、Ainが「−1」のとき、図4、5よりΔ
Σoutが「−1」、図6よりDecoutが「−
1」、したがって、DAoutが「−1」になり、ま
た、Ainが「−2」のとき、図4、5よりΔΣout
が「−2」、図6よりDecoutが「−8」、したが
って、DAoutが「−8」となる。
【0018】ところで、確率的に100(%)をとる2
点の間に存在する点、例えば、Ainが「−0.5」の
とき、図4、5よりΔΣoutが、上記(1)式にした
がって、「0が50(%)、−1が50(%)」の出力
値となり、図6よりDecoutも「0が50(%)、
−1が50(%)」の出力値となり、したがって、DA
outも「0が50(%)、−1が50(%)」の出力
値となる。同様に、Ainが「−1.5」のとき、図
4、5よりΔΣoutが、上記(1)式にしたがって、
「−1が50(%)、−2が50(%)」の出力値とな
り、図6よりDecoutも「−1が50(%)、−2
が50(%)」の出力値となり、したがって、DAou
tも「−1が50(%)、−2が50(%)」の出力値
となる。
点の間に存在する点、例えば、Ainが「−0.5」の
とき、図4、5よりΔΣoutが、上記(1)式にした
がって、「0が50(%)、−1が50(%)」の出力
値となり、図6よりDecoutも「0が50(%)、
−1が50(%)」の出力値となり、したがって、DA
outも「0が50(%)、−1が50(%)」の出力
値となる。同様に、Ainが「−1.5」のとき、図
4、5よりΔΣoutが、上記(1)式にしたがって、
「−1が50(%)、−2が50(%)」の出力値とな
り、図6よりDecoutも「−1が50(%)、−2
が50(%)」の出力値となり、したがって、DAou
tも「−1が50(%)、−2が50(%)」の出力値
となる。
【0019】このように、図8では、Ainが負の値の
数例を示しただけであるが、コード「I」に対応したデ
ジタルデコーダの出力をDEC(I)、コード「I+
1」に対応したデジタルデコーダの出力をDEC(I+
1)とすると、上記アナログ入力に対応したDA変換器
7の入力コードの平均は、DEC(I)とDEC(I+
1)の線形補間となり、アナログ出力レベルもDEC
(I)に対応したアナログ出力レベルと、DEC(I+
1)に対応したアナログ出力レベルの線形補間レベルと
なる。そして、デジタルデコーダ2のデコード値は、D
A変換器3でデジタル変換され、さらに、低域通過フィ
ルタ4によって時間平均されて、関数値となってアナロ
グ出力される。このようにして、3ビット5値ΔΣ変調
器を用い、入力信号の3乗の値となる関数を発生する回
路動作が実現できる。
数例を示しただけであるが、コード「I」に対応したデ
ジタルデコーダの出力をDEC(I)、コード「I+
1」に対応したデジタルデコーダの出力をDEC(I+
1)とすると、上記アナログ入力に対応したDA変換器
7の入力コードの平均は、DEC(I)とDEC(I+
1)の線形補間となり、アナログ出力レベルもDEC
(I)に対応したアナログ出力レベルと、DEC(I+
1)に対応したアナログ出力レベルの線形補間レベルと
なる。そして、デジタルデコーダ2のデコード値は、D
A変換器3でデジタル変換され、さらに、低域通過フィ
ルタ4によって時間平均されて、関数値となってアナロ
グ出力される。このようにして、3ビット5値ΔΣ変調
器を用い、入力信号の3乗の値となる関数を発生する回
路動作が実現できる。
【0020】図7は、図5に示すような入出力特性を有
するDA変換器7を用いたΔΣ変調器1と、図6に示す
ような入出力特性を有するデジタルデコーダ2を用い、
本発明の回路を構成した場合の、回路全体のアナログ入
出力特性を示したものである。従来のように、出力が階
段状にならずに滑らかになる。これは、(確率的に10
0(%)をとる)2点の間に存在する点の値が、該2点
の値で直線補間されるためである。
するDA変換器7を用いたΔΣ変調器1と、図6に示す
ような入出力特性を有するデジタルデコーダ2を用い、
本発明の回路を構成した場合の、回路全体のアナログ入
出力特性を示したものである。従来のように、出力が階
段状にならずに滑らかになる。これは、(確率的に10
0(%)をとる)2点の間に存在する点の値が、該2点
の値で直線補間されるためである。
【0021】なお、上記の実施形態では説明の簡略化の
ために、ビット数の少ないΔΣ変調器1を例に取り説明
してきたが、ΔΣ変調器1のビット数を増加することに
より、より近似精度の良い関数を発生させることができ
る。
ために、ビット数の少ないΔΣ変調器1を例に取り説明
してきたが、ΔΣ変調器1のビット数を増加することに
より、より近似精度の良い関数を発生させることができ
る。
【0022】以上のように、本実施形態によれば、アナ
ログ入力信号レベルに応じて確率的に複数のデジタル値
を出力させるΔΣ変調器にアナログ入力信号を与え、与
えたアナログ入力信号を変数とし、デコーダによって、
当該変数に対する予め定めた関数の値を生成するよう
に、前記デジタル値に応じたデコード出力を行わせ、D
A変換器によって、前記デコード出力をデジタルアナロ
グ変換し、デジタルアナログ変換されたアナログ信号に
対して、その所定の低域成分をフィルタで通過させるの
で、簡易な回路構成で、アナログ入力に応じた任意のア
ナログ出力波形を得られ、しかも出力波形が滑らか、か
つ、誤差を小さくできるとともに、デジタルデコーダの
メモリ量やΔΣ変調器1に用いるAD変換器のビット数
が小さくなる、とういう効果を奏する。
ログ入力信号レベルに応じて確率的に複数のデジタル値
を出力させるΔΣ変調器にアナログ入力信号を与え、与
えたアナログ入力信号を変数とし、デコーダによって、
当該変数に対する予め定めた関数の値を生成するよう
に、前記デジタル値に応じたデコード出力を行わせ、D
A変換器によって、前記デコード出力をデジタルアナロ
グ変換し、デジタルアナログ変換されたアナログ信号に
対して、その所定の低域成分をフィルタで通過させるの
で、簡易な回路構成で、アナログ入力に応じた任意のア
ナログ出力波形を得られ、しかも出力波形が滑らか、か
つ、誤差を小さくできるとともに、デジタルデコーダの
メモリ量やΔΣ変調器1に用いるAD変換器のビット数
が小さくなる、とういう効果を奏する。
【0023】
【発明の効果】以上説明したように、本発明にかかる関
数発生回路によれば、ΔΣ変調器を用いて、アナログ入
力信号レベル(変数)に応じて、確率的に複数のデジタ
ル値を出力するようにしたので、従来の関数発生回路に
比べ、デジタルデコーダの回路規模が小さくてすみ、ま
た、フィルタから出力される信号も滑らかに変化し、ア
ナログ入力信号レベルに対する所望の関数出力との出力
誤差が小さくなる、という効果がある。
数発生回路によれば、ΔΣ変調器を用いて、アナログ入
力信号レベル(変数)に応じて、確率的に複数のデジタ
ル値を出力するようにしたので、従来の関数発生回路に
比べ、デジタルデコーダの回路規模が小さくてすみ、ま
た、フィルタから出力される信号も滑らかに変化し、ア
ナログ入力信号レベルに対する所望の関数出力との出力
誤差が小さくなる、という効果がある。
【図1】従来の関数発生回路の構成図である。
【図2】本発明にかかる関数発生回路の実施形態の構成
図である。
図である。
【図3】ΔΣ変調器の構成図である。
【図4】AD変換器6の入出力特性の説明図である。
【図5】DA変換器7の入出力特性の説明図である。
【図6】デジタルデコーダ2の入出力特性の説明図であ
る。
る。
【図7】本発明にかかる関数発生回路の実施形態におけ
る入出力特性の説明図である。
る入出力特性の説明図である。
【図8】本発明の実施形態の説明図である。
1 ΔΣ変調器 2 デジタルデコーダ 3 DA変換器 4 低域通過フィルタ 5 アナログ積分器 6 AD変換器 7 DA変換器 8 アナログ加減算器 10 AD変換器 20 デジタルデコーダ 30 DA変換器
Claims (1)
- 【請求項1】 アナログ入力信号レベルに応じて、確率
的に複数のデジタル値を出力するΔΣ変調器と、 前記アナログ入力信号を変数とし、当該変数に対する予
め定めた関数の値を生成するように、前記デジタル値に
応じてデコード出力を行うデジタルデコーダと、 デコード出力をデジタルアナログ変換するDA変換器
と、 デジタルアナログ変換されたアナログ信号に対して、そ
の所定の低域成分を通過させて出力するフィルタと、を
含む関数発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24743296A JPH1093437A (ja) | 1996-09-19 | 1996-09-19 | 関数発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24743296A JPH1093437A (ja) | 1996-09-19 | 1996-09-19 | 関数発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1093437A true JPH1093437A (ja) | 1998-04-10 |
Family
ID=17163361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24743296A Withdrawn JPH1093437A (ja) | 1996-09-19 | 1996-09-19 | 関数発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1093437A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011529671A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | データ変換のシステムおよび方法 |
JP2013118647A (ja) * | 2012-12-19 | 2013-06-13 | Micro Motion Inc | データ変換のシステムおよび方法 |
JP2014197896A (ja) * | 2014-06-25 | 2014-10-16 | マイクロ・モーション・インコーポレーテッドMicro MotionIncorporated | データ変換のシステムおよび方法 |
-
1996
- 1996-09-19 JP JP24743296A patent/JPH1093437A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011529671A (ja) * | 2008-07-30 | 2011-12-08 | マイクロ・モーション・インコーポレーテッド | データ変換のシステムおよび方法 |
JP2013118647A (ja) * | 2012-12-19 | 2013-06-13 | Micro Motion Inc | データ変換のシステムおよび方法 |
JP2014197896A (ja) * | 2014-06-25 | 2014-10-16 | マイクロ・モーション・インコーポレーテッドMicro MotionIncorporated | データ変換のシステムおよび方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |