JPH1091528A - Ｌｒｕ機構を実現するための方法 - Google Patents
Ｌｒｕ機構を実現するための方法Info
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- JPH1091528A JPH1091528A JP9106307A JP10630797A JPH1091528A JP H1091528 A JPH1091528 A JP H1091528A JP 9106307 A JP9106307 A JP 9106307A JP 10630797 A JP10630797 A JP 10630797A JP H1091528 A JPH1091528 A JP H1091528A
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Abstract
(57)【要約】
【課題】 ４ウェイ・キャッシュ・メモリで４ウェイ最
長時間未使用キャッシュ行置換方式を実現するための方
法を開示する。 【解決手段】 このキャッシュ・メモリは複数のキャッ
シュ行を含み、各キャッシュ行は４つの合同セットを含
む。本開示により、キャッシュ・メモリ内の各キャッシ
ュ行には、５ビットの最長時間未使用（ＬＲＵ）フィー
ルドが関連付けられている。特定のキャッシュ行につい
ては、４つの合同セットのうちの最長時間未使用セット
のセット番号が、そのキャッシュ行に関連するＬＲＵフ
ィールドのうちの任意の２ビットに格納される。次に、
４つの合同セットのうちの２番目に長時間未使用セット
のセット番号が、同一キャッシュ行に関連する同一ＬＲ
Ｕフィールドの別の２ビットに格納される。最後に、残
りの２セットのうちのどちらが２番目に短時間未使用セ
ットであるかという判定に応じて、５ビットのＬＲＵフ
ィールドのうちの最後のビットが特定の状態に設定され
る。
長時間未使用キャッシュ行置換方式を実現するための方
法を開示する。 【解決手段】 このキャッシュ・メモリは複数のキャッ
シュ行を含み、各キャッシュ行は４つの合同セットを含
む。本開示により、キャッシュ・メモリ内の各キャッシ
ュ行には、５ビットの最長時間未使用（ＬＲＵ）フィー
ルドが関連付けられている。特定のキャッシュ行につい
ては、４つの合同セットのうちの最長時間未使用セット
のセット番号が、そのキャッシュ行に関連するＬＲＵフ
ィールドのうちの任意の２ビットに格納される。次に、
４つの合同セットのうちの２番目に長時間未使用セット
のセット番号が、同一キャッシュ行に関連する同一ＬＲ
Ｕフィールドの別の２ビットに格納される。最後に、残
りの２セットのうちのどちらが２番目に短時間未使用セ
ットであるかという判定に応じて、５ビットのＬＲＵフ
ィールドのうちの最後のビットが特定の状態に設定され
る。
Description
【０００１】
【発明の属する技術分野】本開示は、一般にデータ処理
を改善するための方法に関し、具体的にはデータ処理シ
ステム内のキャッシュ・メモリで最長時間未使用（ＬＲ
Ｕ）機構を実現する方法に関する。より具体的には、本
開示は、高性能データ処理システム内の４ウェイ・キャ
ッシュ・メモリで４ウェイＬＲＵ機構を実現するための
方法に関する。
を改善するための方法に関し、具体的にはデータ処理シ
ステム内のキャッシュ・メモリで最長時間未使用（ＬＲ
Ｕ）機構を実現する方法に関する。より具体的には、本
開示は、高性能データ処理システム内の４ウェイ・キャ
ッシュ・メモリで４ウェイＬＲＵ機構を実現するための
方法に関する。
【０００２】
【従来の技術】高性能データ処理システムは、通常、シ
ステム・メモリとキャッシュ・メモリの両方を含んでい
る。キャッシュ・メモリは、プロセッサとシステム・メ
モリとの間に置かれた小型かつ比較的高速のメモリであ
る。データまたは命令などの情報は、比較的短時間の間
にプロセッサにとって使用可能になるように、システム
・メモリの一部分からキャッシュ・メモリにコピーする
ことができる。
ステム・メモリとキャッシュ・メモリの両方を含んでい
る。キャッシュ・メモリは、プロセッサとシステム・メ
モリとの間に置かれた小型かつ比較的高速のメモリであ
る。データまたは命令などの情報は、比較的短時間の間
にプロセッサにとって使用可能になるように、システム
・メモリの一部分からキャッシュ・メモリにコピーする
ことができる。
【０００３】しかし、プロセッサが要求した情報がキャ
ッシュ・メモリで見つからない場合、すなわち、キャッ
シュ・ミスの場合、必要な情報をシステム・メモリから
入手しなければならない。プロセッサによる即時使用に
加え、今後の使用のために、このような情報のコピーが
キャッシュ・メモリにも置かれることになる。したがっ
て、キャッシュ・メモリが完全に充填されると、すでに
キャッシュ・メモリに格納されている情報の一部は置換
えが必要になる可能性がある。したがって、新しい情報
のための場所を用意するため、すでにキャッシュ・メモ
リに入っているどの情報を廃棄する必要があるかを判断
するための戦略を定めることが重要である。最長時間未
使用（ＬＲＵ）は、キャッシュ・ミスが発生したときに
情報を置き換える必要があるキャッシュ行を選択するた
めに一般に使用する戦略である。これは、低アソシアテ
ィブ・キャッシュ（４ウェイまたは４ウェイ未満として
構成されたキャッシュ）の場合、真のＬＲＵ方式によっ
て、ランダム置換などの他の戦略と比べ、キャッシュ・
ミス率が最小限になることを統計データが示しているか
らである。
ッシュ・メモリで見つからない場合、すなわち、キャッ
シュ・ミスの場合、必要な情報をシステム・メモリから
入手しなければならない。プロセッサによる即時使用に
加え、今後の使用のために、このような情報のコピーが
キャッシュ・メモリにも置かれることになる。したがっ
て、キャッシュ・メモリが完全に充填されると、すでに
キャッシュ・メモリに格納されている情報の一部は置換
えが必要になる可能性がある。したがって、新しい情報
のための場所を用意するため、すでにキャッシュ・メモ
リに入っているどの情報を廃棄する必要があるかを判断
するための戦略を定めることが重要である。最長時間未
使用（ＬＲＵ）は、キャッシュ・ミスが発生したときに
情報を置き換える必要があるキャッシュ行を選択するた
めに一般に使用する戦略である。これは、低アソシアテ
ィブ・キャッシュ（４ウェイまたは４ウェイ未満として
構成されたキャッシュ）の場合、真のＬＲＵ方式によっ
て、ランダム置換などの他の戦略と比べ、キャッシュ・
ミス率が最小限になることを統計データが示しているか
らである。
【０００４】２ウェイ・キャッシュ・メモリ内に２ウェ
イＬＲＵ機構を実現することは、キャッシュ行当たり１
ビットの情報しか必要としないので、極めて平凡な方法
である。しかし、４ウェイ・キャッシュ・メモリ内に４
ウェイＬＲＵ機構を実現するには、多数のビットを必要
とする。実施態様によっては、最短時間未使用（ＭＲ
Ｕ）ウェイおよびＬＲＵウェイなどの不可欠な情報を格
納するために８ビット（Ｎｌｏｇ2Ｎ、式中、Ｎ＝キャ
ッシュ・メモリのウェイ数）を使用する。４ウェイ・キ
ャッシュ・メモリの他の実施態様では、同様の不可欠な
情報を格納するために６ビット（（Ｎ−１）ｌｏｇ
2Ｎ））を使用する。本開示では、先行技術の実施態様
より少ないビット数で、高性能データ処理システム内で
４ウェイＬＲＵ機構を実現するための方法を提供する。
イＬＲＵ機構を実現することは、キャッシュ行当たり１
ビットの情報しか必要としないので、極めて平凡な方法
である。しかし、４ウェイ・キャッシュ・メモリ内に４
ウェイＬＲＵ機構を実現するには、多数のビットを必要
とする。実施態様によっては、最短時間未使用（ＭＲ
Ｕ）ウェイおよびＬＲＵウェイなどの不可欠な情報を格
納するために８ビット（Ｎｌｏｇ2Ｎ、式中、Ｎ＝キャ
ッシュ・メモリのウェイ数）を使用する。４ウェイ・キ
ャッシュ・メモリの他の実施態様では、同様の不可欠な
情報を格納するために６ビット（（Ｎ−１）ｌｏｇ
2Ｎ））を使用する。本開示では、先行技術の実施態様
より少ないビット数で、高性能データ処理システム内で
４ウェイＬＲＵ機構を実現するための方法を提供する。
【０００５】
【発明が解決しようとする課題】したがって、本開示の
一目的は、データ処理システム内のキャッシュ・メモリ
で最長時間未使用（ＬＲＵ）機構を実現するための改良
された方法を提供することにある。
一目的は、データ処理システム内のキャッシュ・メモリ
で最長時間未使用（ＬＲＵ）機構を実現するための改良
された方法を提供することにある。
【０００６】本開示の他の目的は、データ処理システム
内のキャッシュ・メモリで４ウェイＬＲＵ機構を実現す
るための改良された方法を提供することにある。
内のキャッシュ・メモリで４ウェイＬＲＵ機構を実現す
るための改良された方法を提供することにある。
【０００７】本開示の他の目的は、サイクル時間または
パフォーマンスを犠牲にせずに、ビット数を削減して高
性能データ処理システム内で４ウェイＬＲＵ機構を実現
するための改良された方法を提供することにある。
パフォーマンスを犠牲にせずに、ビット数を削減して高
性能データ処理システム内で４ウェイＬＲＵ機構を実現
するための改良された方法を提供することにある。
【０００８】
【課題を解決するための手段】本開示により、（Ｎ−
１）ｌｏｇ2Ｎ未満のビット数を使用することにより、
複数の情報ユニットを有するキャッシュ・メモリで最長
時間未使用キャッシュ行置換方式を実現する方法を開示
する（式中、Ｎはキャッシュ・メモリ内のユニット（ま
たは合同セット（congruence set））の数）。
１）ｌｏｇ2Ｎ未満のビット数を使用することにより、
複数の情報ユニットを有するキャッシュ・メモリで最長
時間未使用キャッシュ行置換方式を実現する方法を開示
する（式中、Ｎはキャッシュ・メモリ内のユニット（ま
たは合同セット（congruence set））の数）。
【０００９】さらに、４ウェイ・キャッシュ・メモリで
４ウェイ最長時間未使用キャッシュ行置換方式を実現す
る実施態様を例示する。この４ウェイ・キャッシュ・メ
モリは複数のキャッシュ行を含み、各キャッシュ行は４
つの合同セットを含む。本開示により、キャッシュ・メ
モリ内の各キャッシュ行には、５ビットの最長時間未使
用（ＬＲＵ）フィールドが関連付けられている。特定の
キャッシュ行については、４つの合同セットのうちの最
長時間未使用セットのセット番号が、そのキャッシュ行
に関連するＬＲＵフィールドのうちの任意の２ビットに
格納される。次に、４つの合同セットのうちの２番目に
長時間未使用セットのセット番号が、同一キャッシュ行
に関連する同一ＬＲＵフィールドの別の２ビットに格納
される。最後に、残りの２セットのうちのどちらが２番
目に短時間未使用セットであるかという判定に応じて、
５ビットのＬＲＵフィールドのうちの最後のビットが特
定の状態に設定される。
４ウェイ最長時間未使用キャッシュ行置換方式を実現す
る実施態様を例示する。この４ウェイ・キャッシュ・メ
モリは複数のキャッシュ行を含み、各キャッシュ行は４
つの合同セットを含む。本開示により、キャッシュ・メ
モリ内の各キャッシュ行には、５ビットの最長時間未使
用（ＬＲＵ）フィールドが関連付けられている。特定の
キャッシュ行については、４つの合同セットのうちの最
長時間未使用セットのセット番号が、そのキャッシュ行
に関連するＬＲＵフィールドのうちの任意の２ビットに
格納される。次に、４つの合同セットのうちの２番目に
長時間未使用セットのセット番号が、同一キャッシュ行
に関連する同一ＬＲＵフィールドの別の２ビットに格納
される。最後に、残りの２セットのうちのどちらが２番
目に短時間未使用セットであるかという判定に応じて、
５ビットのＬＲＵフィールドのうちの最後のビットが特
定の状態に設定される。
【００１０】
【発明の実施の形態】本開示に基づく実施例は、様々な
プロセッサおよびキャッシュベースのデータ処理システ
ム上で実現することができる。例示のため、以下に記載
する実施例は、ＩＢＭが製造し、縮小命令セット・コン
ピューティング（ＲＩＳＣ）技法により動作する、Ｐｏ
ｗｅｒＰＣTM系列のマイクロプロセッサの１つで実施す
る。
プロセッサおよびキャッシュベースのデータ処理システ
ム上で実現することができる。例示のため、以下に記載
する実施例は、ＩＢＭが製造し、縮小命令セット・コン
ピューティング（ＲＩＳＣ）技法により動作する、Ｐｏ
ｗｅｒＰＣTM系列のマイクロプロセッサの１つで実施す
る。
【００１１】次に添付図面、特に図１を参照すると、同
図には、データ処理用のプロセッサ１０のブロック図が
示されている。本開示の実施例のプロセッサ１０は、様
々なレジスタ、バッファ、実行ユニット、機能ユニット
を含む、単一集積回路スーパスカラ・マイクロプロセッ
サである。図１に示すように、プロセッサ１０は、プロ
セッサ１０内のバス・インタフェース・ユニット（ＢＩ
Ｕ）１２を介してシステム・バス１１に結合されてい
る。ＢＩＵ１２は、システム・バス１１に結合されたメ
イン・メモリ（図示せず）などのその他の装置とプロセ
ッサ１０との間の情報転送を制御する。プロセッサ１
０、システム・バス１１、システム・バス１１に結合さ
れたその他の装置が相俟って、１つのホスト・データ処
理システムを形成する。
図には、データ処理用のプロセッサ１０のブロック図が
示されている。本開示の実施例のプロセッサ１０は、様
々なレジスタ、バッファ、実行ユニット、機能ユニット
を含む、単一集積回路スーパスカラ・マイクロプロセッ
サである。図１に示すように、プロセッサ１０は、プロ
セッサ１０内のバス・インタフェース・ユニット（ＢＩ
Ｕ）１２を介してシステム・バス１１に結合されてい
る。ＢＩＵ１２は、システム・バス１１に結合されたメ
イン・メモリ（図示せず）などのその他の装置とプロセ
ッサ１０との間の情報転送を制御する。プロセッサ１
０、システム・バス１１、システム・バス１１に結合さ
れたその他の装置が相俟って、１つのホスト・データ処
理システムを形成する。
【００１２】プロセッサ１０内のＢＩＵ１２は、命令キ
ャッシュ１４およびデータ・キャッシュ１６に接続され
ているが、そのいずれでも本開示の実施例を組み込むこ
とができる。命令キャッシュ１４とデータ・キャッシュ
１６はどちらも、プロセッサ１０がメイン・メモリから
キャッシュ１４および１６に事前に転送された命令また
はデータのサブセットに対して比較的高速のアクセス時
間を達成できるようにし、その結果、ホスト・データ処
理システムの動作速度を改善する、高速キャッシュであ
る。命令キャッシュ１４は、各実行サイクル中に命令キ
ャッシュ１４から命令を取り出す順次取出し器（sequen
tial fetcher）１７にさらに結合されている。順次取出
し器１７は、命令キャッシュ１４から取り出した分岐命
令を実行のために分岐処理ユニット（ＢＰＵ）１８に伝
送するが、プロセッサ１０内の他の実行回路によって後
で実行するために、命令待ち行列１９内に順次命令を一
時的に格納する。
ャッシュ１４およびデータ・キャッシュ１６に接続され
ているが、そのいずれでも本開示の実施例を組み込むこ
とができる。命令キャッシュ１４とデータ・キャッシュ
１６はどちらも、プロセッサ１０がメイン・メモリから
キャッシュ１４および１６に事前に転送された命令また
はデータのサブセットに対して比較的高速のアクセス時
間を達成できるようにし、その結果、ホスト・データ処
理システムの動作速度を改善する、高速キャッシュであ
る。命令キャッシュ１４は、各実行サイクル中に命令キ
ャッシュ１４から命令を取り出す順次取出し器（sequen
tial fetcher）１７にさらに結合されている。順次取出
し器１７は、命令キャッシュ１４から取り出した分岐命
令を実行のために分岐処理ユニット（ＢＰＵ）１８に伝
送するが、プロセッサ１０内の他の実行回路によって後
で実行するために、命令待ち行列１９内に順次命令を一
時的に格納する。
【００１３】プロセッサ１０の実行回路は、ＢＰＵ１８
に加え、３つの実行ユニット、すなわち、固定小数点ユ
ニット（ＦＸＵ）２２と、ロード／ストア・ユニット
（ＬＳＵ）２８と、浮動小数点ユニット（ＦＰＵ）３２
とを含んでいる。この３つの実行ユニットのそれぞれ
は、１つまたは複数のクラスの命令を実行することがで
き、各プロセッサ・サイクル中にすべての実行ユニット
が同時に動作する。ＦＸＵ２２は、指定の汎用レジスタ
（ＧＰＲ）２４またはＧＰＲ名前変更バッファ２５から
受け取ったソース・オペランドを使用して、加算、減
算、ＡＮＤ、ＯＲ、ＸＯＲなどの固定小数点数値演算を
実行する。これに対して、ＦＰＵ３２は、浮動小数点レ
ジスタ（ＦＰＲ）３４またはＦＰＲ名前変更バッファ３
５から受け取ったソース・オペランドについて、浮動小
数点乗算および除算などの浮動小数点演算を実行する。
その名前が意味するように、ＬＳＵ２８は、データ・キ
ャッシュ１６またはメイン・メモリからのデータを指定
のＧＰＲ２４またはＦＰＲ３４にロードするか、あるい
はＧＰＲ２４、ＧＰＲ名前変更バッファ２５、ＦＰＲ３
４、またはＦＰＲ名前変更バッファ３５の指定の１つか
らメモリにデータを格納する、浮動小数点命令と固定小
数点命令を実行する。
に加え、３つの実行ユニット、すなわち、固定小数点ユ
ニット（ＦＸＵ）２２と、ロード／ストア・ユニット
（ＬＳＵ）２８と、浮動小数点ユニット（ＦＰＵ）３２
とを含んでいる。この３つの実行ユニットのそれぞれ
は、１つまたは複数のクラスの命令を実行することがで
き、各プロセッサ・サイクル中にすべての実行ユニット
が同時に動作する。ＦＸＵ２２は、指定の汎用レジスタ
（ＧＰＲ）２４またはＧＰＲ名前変更バッファ２５から
受け取ったソース・オペランドを使用して、加算、減
算、ＡＮＤ、ＯＲ、ＸＯＲなどの固定小数点数値演算を
実行する。これに対して、ＦＰＵ３２は、浮動小数点レ
ジスタ（ＦＰＲ）３４またはＦＰＲ名前変更バッファ３
５から受け取ったソース・オペランドについて、浮動小
数点乗算および除算などの浮動小数点演算を実行する。
その名前が意味するように、ＬＳＵ２８は、データ・キ
ャッシュ１６またはメイン・メモリからのデータを指定
のＧＰＲ２４またはＦＰＲ３４にロードするか、あるい
はＧＰＲ２４、ＧＰＲ名前変更バッファ２５、ＦＰＲ３
４、またはＦＰＲ名前変更バッファ３５の指定の１つか
らメモリにデータを格納する、浮動小数点命令と固定小
数点命令を実行する。
【００１４】プロセッサ１０は、そのスーパスカラ・ア
ーキテクチャのパフォーマンスをさらに改善するため
に、命令のパイプライン化と順不同実行の両方を使用す
る。したがって、データの依存関係が検出される限り、
ＦＸＵ２２、ＬＳＵ２８、ＦＰＵ３２によって任意の順
序で命令を実行することができる。
ーキテクチャのパフォーマンスをさらに改善するため
に、命令のパイプライン化と順不同実行の両方を使用す
る。したがって、データの依存関係が検出される限り、
ＦＸＵ２２、ＬＳＵ２８、ＦＰＵ３２によって任意の順
序で命令を実行することができる。
【００１５】次に図２を参照すると、同図には、本開示
の実施例によるデータ・キャッシュ１６の構成のブロッ
ク図が示されている。データ・キャッシュ１６は、ウェ
イ０、ウェイ１、ウェイ２、ウェイ３という４ウェイ・
キャッシュとして構成されており、各ウェイは６４本の
キャッシュ行を備えている。すなわち、６４本のキャッ
シュ行はそれぞれ、４つの合同ウェイを備えるものと見
なすことができる。データ・キャッシュ１６の各ウェイ
は、２つの部分、すなわち、タグ部分とデータ部分にさ
らに分割されている。図２に示すように、タグ部分は、
ウェイ０、ウェイ１、ウェイ２、ウェイ３用として、タ
グ・セット６０ａ、タグ・セット６０ｂ、タグ・セット
６０ｃ、タグ・セット６０ｄをそれぞれ含む。同様に、
データ部分は、ウェイ０、ウェイ１、ウェイ２、ウェイ
３用として、データ・セット７０ａ、データ・セット７
０ｂ、データ・セット７０ｃ、データ・セット７０ｄを
それぞれ含む。各タグ・セット６０ａ〜６０ｄは各デー
タ・セット７０ａ〜７０ｄに対応する。すべてのタグ・
セット６０ａ〜６０ｄが同一構成になっており、すべて
のデータ・セット７０ａ〜７０ｄが同一構成になってい
るので、タグ・セット６０ａとデータ・セット７０ａに
ついてのみ、以下に詳述する。
の実施例によるデータ・キャッシュ１６の構成のブロッ
ク図が示されている。データ・キャッシュ１６は、ウェ
イ０、ウェイ１、ウェイ２、ウェイ３という４ウェイ・
キャッシュとして構成されており、各ウェイは６４本の
キャッシュ行を備えている。すなわち、６４本のキャッ
シュ行はそれぞれ、４つの合同ウェイを備えるものと見
なすことができる。データ・キャッシュ１６の各ウェイ
は、２つの部分、すなわち、タグ部分とデータ部分にさ
らに分割されている。図２に示すように、タグ部分は、
ウェイ０、ウェイ１、ウェイ２、ウェイ３用として、タ
グ・セット６０ａ、タグ・セット６０ｂ、タグ・セット
６０ｃ、タグ・セット６０ｄをそれぞれ含む。同様に、
データ部分は、ウェイ０、ウェイ１、ウェイ２、ウェイ
３用として、データ・セット７０ａ、データ・セット７
０ｂ、データ・セット７０ｃ、データ・セット７０ｄを
それぞれ含む。各タグ・セット６０ａ〜６０ｄは各デー
タ・セット７０ａ〜７０ｄに対応する。すべてのタグ・
セット６０ａ〜６０ｄが同一構成になっており、すべて
のデータ・セット７０ａ〜７０ｄが同一構成になってい
るので、タグ・セット６０ａとデータ・セット７０ａに
ついてのみ、以下に詳述する。
【００１６】タグ・セット６０ａとデータ・セット７０
ａのそれぞれは、線０〜線６３の６４本のキャッシュ行
を備え、各キャッシュ行にはアドレス３０のビット２０
〜２５によってインデックスが付けられている。データ
・セット７０ａの各キャッシュ行は幅が６４バイト（ま
たは１６ワード）であるが、タグ・セット６０ａの各キ
ャッシュ行は幅がわずか２０ビットである。データ・セ
ット７０ａ内の各キャッシュ行は、処理ユニットの１
つ、すなわち、ＦＸＵ２２、ＦＰＵ３２、またはＬＳＵ
２８が要求する可能性のある実際のデータを含み、その
キャッシュ行内の各バイトにはアドレス３０のビット２
６〜３１によってインデックスが付けられている。これ
に対して、タグ・セット６０ａ内の各キャッシュ行は、
キャッシュ「ヒット」または「ミス」が発生したかどう
かを判定するために、アドレス３０のビット０〜１９と
の比較に使用するアドレス・タグを含む。ちなみに、タ
グ・セット６０ａ〜６０ｄの１つのアドレス・タグとア
ドレス３０のビット０〜１９との一致は、キャッシュ
「ヒット」を意味する。
ａのそれぞれは、線０〜線６３の６４本のキャッシュ行
を備え、各キャッシュ行にはアドレス３０のビット２０
〜２５によってインデックスが付けられている。データ
・セット７０ａの各キャッシュ行は幅が６４バイト（ま
たは１６ワード）であるが、タグ・セット６０ａの各キ
ャッシュ行は幅がわずか２０ビットである。データ・セ
ット７０ａ内の各キャッシュ行は、処理ユニットの１
つ、すなわち、ＦＸＵ２２、ＦＰＵ３２、またはＬＳＵ
２８が要求する可能性のある実際のデータを含み、その
キャッシュ行内の各バイトにはアドレス３０のビット２
６〜３１によってインデックスが付けられている。これ
に対して、タグ・セット６０ａ内の各キャッシュ行は、
キャッシュ「ヒット」または「ミス」が発生したかどう
かを判定するために、アドレス３０のビット０〜１９と
の比較に使用するアドレス・タグを含む。ちなみに、タ
グ・セット６０ａ〜６０ｄの１つのアドレス・タグとア
ドレス３０のビット０〜１９との一致は、キャッシュ
「ヒット」を意味する。
【００１７】各キャッシュは、タグ部分およびデータ部
分に加え、様々な目的のための他の数ビットも含むこと
ができる。たとえば、４状態ＭＥＳＩ（変更済み、排
他、共用、無効）プロトコルを実施するためにキャッシ
ュ行当たり２つの状態ビットが存在する場合もある。し
かし、このようなビットの実施態様はキャッシュ・メモ
リ設計の分野の当業者にとって周知であるとともに、簡
略化のため、図２にこのようなビットをこれ以上示す必
要はない。
分に加え、様々な目的のための他の数ビットも含むこと
ができる。たとえば、４状態ＭＥＳＩ（変更済み、排
他、共用、無効）プロトコルを実施するためにキャッシ
ュ行当たり２つの状態ビットが存在する場合もある。し
かし、このようなビットの実施態様はキャッシュ・メモ
リ設計の分野の当業者にとって周知であるとともに、簡
略化のため、図２にこのようなビットをこれ以上示す必
要はない。
【００１８】図２の４ウェイ・データ・キャッシュ１６
内で４ウェイＬＲＵ機構を実現する場合、一実施例で
は、特定のキャッシュ行用のタグ・セット６０ａ〜６０
ｄ（または対応するデータ・セット７０ａ〜７０ｄ）の
うちのどれが最後にアクセスされたかを追跡するため
に、各キャッシュ行にＬＲＵフィールド９０が関連付け
られる。したがって、各キャッシュ行のすべてのタグ・
セット６０ａ〜６０ｄに関する使用状態を記録し、ＬＲ
Ｕフィールド９０に格納しなければならない。４つのタ
グ・セット６０ａ〜６０ｄ（４つの合同セットまたはユ
ニット）が存在するので、それぞれＬＲＵ、ＬＲＵ＋
１、ＭＲＵ−１、ＭＲＵで示される、最長時間未使用、
２番目に長時間未使用、２番目に短時間未使用、最短時
間未使用という４つの状態が存在しなければならない。
この場合、４つのすべての合同セット内の各キャッシュ
行の使用状態は、そのキャッシュ行のＬＲＵフィールド
９０に問い合わせるだけで確認される。
内で４ウェイＬＲＵ機構を実現する場合、一実施例で
は、特定のキャッシュ行用のタグ・セット６０ａ〜６０
ｄ（または対応するデータ・セット７０ａ〜７０ｄ）の
うちのどれが最後にアクセスされたかを追跡するため
に、各キャッシュ行にＬＲＵフィールド９０が関連付け
られる。したがって、各キャッシュ行のすべてのタグ・
セット６０ａ〜６０ｄに関する使用状態を記録し、ＬＲ
Ｕフィールド９０に格納しなければならない。４つのタ
グ・セット６０ａ〜６０ｄ（４つの合同セットまたはユ
ニット）が存在するので、それぞれＬＲＵ、ＬＲＵ＋
１、ＭＲＵ−１、ＭＲＵで示される、最長時間未使用、
２番目に長時間未使用、２番目に短時間未使用、最短時
間未使用という４つの状態が存在しなければならない。
この場合、４つのすべての合同セット内の各キャッシュ
行の使用状態は、そのキャッシュ行のＬＲＵフィールド
９０に問い合わせるだけで確認される。
【００１９】次に図３を参照すると、同図には、真のＬ
ＲＵ方式の一例が示されている。サイクルａでは、デー
タ・キャッシュ１６内のキャッシュ行のウェイ１がＬＲ
Ｕであり、データ・キャッシュ１６内の同一キャッシュ
行のウェイ０がＬＲＵ＋１であり、データ・キャッシュ
１６内の同一キャッシュ行のウェイ２がＭＲＵ−１であ
り、データ・キャッシュ１６内の同一キャッシュ行のウ
ェイ３がＭＲＵである。サイクルｂでは、キャッシュ行
のウェイ０でアクセス（読取りまたは書込み）が事前に
行われた後、ウェイ０はＭＲＵになり、ウェイ３はシフ
トダウンしてＭＲＵ−１になり、ウェイ２はシフトダウ
ンしてＬＲＵ＋１になり、ウェイ１はＬＲＵのままにな
る。サイクルｃでは、キャッシュ行のウェイ０でもう一
度アクセスが事前に行われた後、ウェイ０が依然として
ＭＲＵなので、キャッシュ行の各ウェイの状態はその順
序が一切変化しない。サイクルｄでは、キャッシュ行の
ウェイ３でアクセスが事前に行われた後、ウェイ３はＭ
ＲＵになり、ウェイ０はシフトダウンしてＭＲＵ−１に
なり、ウェイ２とウェイ１はそれぞれＬＲＵ＋１とＬＲ
Ｕのままになる。サイクルｅでは、キャッシュ行のウェ
イ１でアクセスが事前に行われた後、ウェイ１はＭＲＵ
になり、ウェイ３はシフトダウンしてＭＲＵ−１にな
り、ウェイ０はシフトダウンしてＬＲＵ＋１になり、ウ
ェイ２はＬＲＵになる。このＬＲＵ方式では、通常、キ
ャッシュ「ミス」によって誘導される線充填操作が行わ
れると、ＬＲＵになっているキャッシュ行内の情報は、
システム・メモリから入手した新しい情報で置き換えら
れる。
ＲＵ方式の一例が示されている。サイクルａでは、デー
タ・キャッシュ１６内のキャッシュ行のウェイ１がＬＲ
Ｕであり、データ・キャッシュ１６内の同一キャッシュ
行のウェイ０がＬＲＵ＋１であり、データ・キャッシュ
１６内の同一キャッシュ行のウェイ２がＭＲＵ−１であ
り、データ・キャッシュ１６内の同一キャッシュ行のウ
ェイ３がＭＲＵである。サイクルｂでは、キャッシュ行
のウェイ０でアクセス（読取りまたは書込み）が事前に
行われた後、ウェイ０はＭＲＵになり、ウェイ３はシフ
トダウンしてＭＲＵ−１になり、ウェイ２はシフトダウ
ンしてＬＲＵ＋１になり、ウェイ１はＬＲＵのままにな
る。サイクルｃでは、キャッシュ行のウェイ０でもう一
度アクセスが事前に行われた後、ウェイ０が依然として
ＭＲＵなので、キャッシュ行の各ウェイの状態はその順
序が一切変化しない。サイクルｄでは、キャッシュ行の
ウェイ３でアクセスが事前に行われた後、ウェイ３はＭ
ＲＵになり、ウェイ０はシフトダウンしてＭＲＵ−１に
なり、ウェイ２とウェイ１はそれぞれＬＲＵ＋１とＬＲ
Ｕのままになる。サイクルｅでは、キャッシュ行のウェ
イ１でアクセスが事前に行われた後、ウェイ１はＭＲＵ
になり、ウェイ３はシフトダウンしてＭＲＵ−１にな
り、ウェイ０はシフトダウンしてＬＲＵ＋１になり、ウ
ェイ２はＬＲＵになる。このＬＲＵ方式では、通常、キ
ャッシュ「ミス」によって誘導される線充填操作が行わ
れると、ＬＲＵになっているキャッシュ行内の情報は、
システム・メモリから入手した新しい情報で置き換えら
れる。
【００２０】次に図４を参照すると、同図には、４ウェ
イＬＲＵフィールドの先行技術の実施態様が示されてい
る。図示の通り、ＬＲＵフィールド８０は８ビットを含
む。ビット８０−０とビット８０−１はどちらもタグ・
セット６０ａ〜６０ｄのうちの最長時間未使用セットを
追跡するためのものであり、ビット８０−０、８０−１
は相俟ってＬＲＵセット番号を含む。同様に、ビット８
０−２とビット８０−３はどちらもタグ・セット６０ａ
〜６０ｄのうちの２番目に長時間未使用セットを追跡す
るためのものであり、ビット８０−２、８０−３は相俟
ってＬＲＵ＋１セット番号を含む。ビット８０−４とビ
ット８０−５はどちらもタグ・セット６０ａ〜６０ｄの
うちの２番目に短時間未使用セットを追跡するためのも
のであり、ビット８０−４、８０−５は相俟ってＭＲＵ
−１セット番号を含む。最後に、ビット８０−６とビッ
ト８０−７はどちらもタグ・セット６０ａ〜６０ｄのう
ちの最短時間未使用セットを追跡するためのものであ
り、ビット８０−６、８０−７は相俟ってＭＲＵセット
番号を含む。
イＬＲＵフィールドの先行技術の実施態様が示されてい
る。図示の通り、ＬＲＵフィールド８０は８ビットを含
む。ビット８０−０とビット８０−１はどちらもタグ・
セット６０ａ〜６０ｄのうちの最長時間未使用セットを
追跡するためのものであり、ビット８０−０、８０−１
は相俟ってＬＲＵセット番号を含む。同様に、ビット８
０−２とビット８０−３はどちらもタグ・セット６０ａ
〜６０ｄのうちの２番目に長時間未使用セットを追跡す
るためのものであり、ビット８０−２、８０−３は相俟
ってＬＲＵ＋１セット番号を含む。ビット８０−４とビ
ット８０−５はどちらもタグ・セット６０ａ〜６０ｄの
うちの２番目に短時間未使用セットを追跡するためのも
のであり、ビット８０−４、８０−５は相俟ってＭＲＵ
−１セット番号を含む。最後に、ビット８０−６とビッ
ト８０−７はどちらもタグ・セット６０ａ〜６０ｄのう
ちの最短時間未使用セットを追跡するためのものであ
り、ビット８０−６、８０−７は相俟ってＭＲＵセット
番号を含む。
【００２１】次に図５を参照すると、同図には、４ウェ
イＬＲＵフィールドの先行技術の他の実施態様が示され
ている。図示の通り、ＬＲＵテーブル５０は６ビットを
含む。上記の８ビットＬＲＵフィールドと同様、ビット
５０−０とビット５０−１はどちらもタグ・セット６０
ａ〜６０ｄのうちの最長時間未使用セットを追跡するた
めのものであり、ビット５０−０、５０−１は相俟って
ＬＲＵセット番号を含む。同様に、ビット５０−２とビ
ット５０−３はどちらもタグ・セット６０ａ〜６０ｄの
うちの２番目に長時間未使用セットを追跡するためのも
のであり、ビット５０−２、５０−３は相俟ってＬＲＵ
＋１セット番号を含む。最後に、ビット５０−４とビッ
ト５０−５はどちらもタグ・セット６０ａ〜６０ｄのう
ちの２番目に短時間未使用セットを追跡するためのもの
であり、ビット５０−４、５０−５は相俟ってＭＲＵ−
１セット番号を含む。この実施態様では、ビット５０−
０〜５０−５分析することによって判定できるように、
ＭＲＵセット番号が暗黙のものになっている。
イＬＲＵフィールドの先行技術の他の実施態様が示され
ている。図示の通り、ＬＲＵテーブル５０は６ビットを
含む。上記の８ビットＬＲＵフィールドと同様、ビット
５０−０とビット５０−１はどちらもタグ・セット６０
ａ〜６０ｄのうちの最長時間未使用セットを追跡するた
めのものであり、ビット５０−０、５０−１は相俟って
ＬＲＵセット番号を含む。同様に、ビット５０−２とビ
ット５０−３はどちらもタグ・セット６０ａ〜６０ｄの
うちの２番目に長時間未使用セットを追跡するためのも
のであり、ビット５０−２、５０−３は相俟ってＬＲＵ
＋１セット番号を含む。最後に、ビット５０−４とビッ
ト５０−５はどちらもタグ・セット６０ａ〜６０ｄのう
ちの２番目に短時間未使用セットを追跡するためのもの
であり、ビット５０−４、５０−５は相俟ってＭＲＵ−
１セット番号を含む。この実施態様では、ビット５０−
０〜５０−５分析することによって判定できるように、
ＭＲＵセット番号が暗黙のものになっている。
【００２２】次に図６を参照すると、同図には、本開示
の実施例による４ウェイＬＲＵフィールドの実施態様が
示されている。図示の通り、ＬＲＵテーブル９０は５ビ
ットを含む。ビット９０−０とビット９０−１はどちら
もタグ・セット６０ａ〜６０ｄのうちの最長時間未使用
セットを追跡するためのものであり、ビット９０−０、
９０−１は相俟ってＬＲＵセット番号を含む。同様に、
ビット９０−２とビット９０−３はどちらもタグ・セッ
ト６０ａ〜６０ｄのうちの２番目に長時間未使用セット
を追跡するためのものであり、ビット９０−２、９０−
３は相俟ってＬＲＵ＋１セット番号のセット番号を含
む。ビット９０−４は２番目に短時間未使用セット、す
なわち、ＭＲＵ−１を追跡するためのビットを含む。一
実施例として、「１」の場合は残りの２つのセットのう
ちの大きい方のセット番号をＭＲＵ−１セットとして示
し、「０」の場合は残りの２つのセットのうちの小さい
方のセット番号をＭＲＵ−１セットとして示すが、逆の
割当ても可能であることに留意されたい。したがって、
残りの２つのセットのうちの大きい方のセット番号がＭ
ＲＵ−１である場合、ビット９０−４は「１」になる。
逆に、残りの２つのセットのうちの小さい方のセット番
号がＭＲＵ−１である場合、ビット９０−４は「０」に
なる。最後に、唯一の残りのセットであると判定できる
ので、この場合もＭＲＵセット番号は暗黙のものにな
る。
の実施例による４ウェイＬＲＵフィールドの実施態様が
示されている。図示の通り、ＬＲＵテーブル９０は５ビ
ットを含む。ビット９０−０とビット９０−１はどちら
もタグ・セット６０ａ〜６０ｄのうちの最長時間未使用
セットを追跡するためのものであり、ビット９０−０、
９０−１は相俟ってＬＲＵセット番号を含む。同様に、
ビット９０−２とビット９０−３はどちらもタグ・セッ
ト６０ａ〜６０ｄのうちの２番目に長時間未使用セット
を追跡するためのものであり、ビット９０−２、９０−
３は相俟ってＬＲＵ＋１セット番号のセット番号を含
む。ビット９０−４は２番目に短時間未使用セット、す
なわち、ＭＲＵ−１を追跡するためのビットを含む。一
実施例として、「１」の場合は残りの２つのセットのう
ちの大きい方のセット番号をＭＲＵ−１セットとして示
し、「０」の場合は残りの２つのセットのうちの小さい
方のセット番号をＭＲＵ−１セットとして示すが、逆の
割当ても可能であることに留意されたい。したがって、
残りの２つのセットのうちの大きい方のセット番号がＭ
ＲＵ−１である場合、ビット９０−４は「１」になる。
逆に、残りの２つのセットのうちの小さい方のセット番
号がＭＲＵ−１である場合、ビット９０−４は「０」に
なる。最後に、唯一の残りのセットであると判定できる
ので、この場合もＭＲＵセット番号は暗黙のものにな
る。
【００２３】次に図７を参照すると、同図には、本開示
の実施例による４ウェイＬＲＵ機構の応用例を例示する
ためのいくつかの例が示されている。
の実施例による４ウェイＬＲＵ機構の応用例を例示する
ためのいくつかの例が示されている。
【００２４】参照番号９２で示すケース１では、ＬＲＵ
が「００」であるのでＬＲＵセットがセット０であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「１」なので、残りの２つのセットのうちの大
きい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット２とセット
３である。この２つのうちの大きい方のセット番号はセ
ット３であるので、ＭＲＵ−１はセット３であり、残り
のセット２はＭＲＵセットになる。
が「００」であるのでＬＲＵセットがセット０であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「１」なので、残りの２つのセットのうちの大
きい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット２とセット
３である。この２つのうちの大きい方のセット番号はセ
ット３であるので、ＭＲＵ−１はセット３であり、残り
のセット２はＭＲＵセットになる。
【００２５】参照番号９４で示すケース２では、ＬＲＵ
が「００」であるのでＬＲＵセットがセット０であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「０」なので、残りの２つのセットのうちの小
さい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはやはりセット２と
セット３である。この２つのうちの小さい方のセット番
号はセット２であるので、ＭＲＵ−１はセット２であ
り、残りのセット３はＭＲＵセットになる。
が「００」であるのでＬＲＵセットがセット０であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「０」なので、残りの２つのセットのうちの小
さい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはやはりセット２と
セット３である。この２つのうちの小さい方のセット番
号はセット２であるので、ＭＲＵ−１はセット２であ
り、残りのセット３はＭＲＵセットになる。
【００２６】参照番号９６で示すケース３では、ＬＲＵ
が「１１」であるのでＬＲＵセットがセット３であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「１」なので、残りの２つのセットのうちの大
きい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット０とセット
２である。この２つのうちの大きい方のセット番号はセ
ット２であるので、ＭＲＵ−１はセット２であり、残り
のセット０はＭＲＵセットになる。
が「１１」であるのでＬＲＵセットがセット３であるこ
とを意味し、ＬＲＵ＋１が「０１」であるのでＬＲＵ＋
１セットがセット１であることを意味する。ＭＲＵ−１
ビットは「１」なので、残りの２つのセットのうちの大
きい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット０とセット
２である。この２つのうちの大きい方のセット番号はセ
ット２であるので、ＭＲＵ−１はセット２であり、残り
のセット０はＭＲＵセットになる。
【００２７】参照番号９８で示すケース４では、ＬＲＵ
が「１１」であるのでＬＲＵセットがセット３であるこ
とを意味し、ＬＲＵ＋１が「１０」であるのでＬＲＵ＋
１セットがセット２であることを意味する。ＭＲＵ−１
ビットは「０」なので、残りの２つのセットのうちの小
さい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット０とセット
１である。この２つのうちの小さい方のセット番号はセ
ット０であるので、ＭＲＵ−１はセット０であり、残り
のセット１はＭＲＵセットになる。
が「１１」であるのでＬＲＵセットがセット３であるこ
とを意味し、ＬＲＵ＋１が「１０」であるのでＬＲＵ＋
１セットがセット２であることを意味する。ＭＲＵ−１
ビットは「０」なので、残りの２つのセットのうちの小
さい方のセット番号がＭＲＵ−１であることを意味す
る。この場合、残りの２つのセットはセット０とセット
１である。この２つのうちの小さい方のセット番号はセ
ット０であるので、ＭＲＵ−１はセット０であり、残り
のセット１はＭＲＵセットになる。
【００２８】上記のように、本開示は、わずか５ビット
を使用して、高性能データ処理システム内で４ウェイＬ
ＲＵ機構を実現するための方法を提供する。本開示では
一例として４ウェイ・キャッシュ・メモリだけを使用し
ているが、当業者であれば、例示した原理は様々な数の
ウェイを有する各種キャッシュ・メモリにも適用可能で
あり、このようなキャッシュ・メモリでＬＲＵ機構を実
現するには（Ｎ−１）ｌｏｇ2Ｎ未満のビット（Ｎ＝キ
ャッシュ・メモリのウェイ数）が必要であることに留意
されたい。８ウェイ・キャッシュ・メモリを一例とする
と、最初の４セットの情報、すなわち、ＬＲＵ、ＬＲＵ
＋１、ＬＲＵ＋２、ＬＲＵ＋３は、各セットごとに３ビ
ットずつ、合計１２ビットで追跡することができる。そ
の場合、残りの４セットの情報、すなわち、ＭＲＵ−
３、ＭＲＵ−２、ＭＲＵ−１、ＭＲＵは、上記のように
５ビットで追跡することができる。したがって、本開示
により８ウェイ・キャッシュ・メモリ用のＬＲＵ機構を
実現するのに必要な合計ビット数は１７ビットになる。
これは、先行技術で必要とする（８−１）ｌｏｇ2８＝
２１ビットより５ビット少ないビット数である。
を使用して、高性能データ処理システム内で４ウェイＬ
ＲＵ機構を実現するための方法を提供する。本開示では
一例として４ウェイ・キャッシュ・メモリだけを使用し
ているが、当業者であれば、例示した原理は様々な数の
ウェイを有する各種キャッシュ・メモリにも適用可能で
あり、このようなキャッシュ・メモリでＬＲＵ機構を実
現するには（Ｎ−１）ｌｏｇ2Ｎ未満のビット（Ｎ＝キ
ャッシュ・メモリのウェイ数）が必要であることに留意
されたい。８ウェイ・キャッシュ・メモリを一例とする
と、最初の４セットの情報、すなわち、ＬＲＵ、ＬＲＵ
＋１、ＬＲＵ＋２、ＬＲＵ＋３は、各セットごとに３ビ
ットずつ、合計１２ビットで追跡することができる。そ
の場合、残りの４セットの情報、すなわち、ＭＲＵ−
３、ＭＲＵ−２、ＭＲＵ−１、ＭＲＵは、上記のように
５ビットで追跡することができる。したがって、本開示
により８ウェイ・キャッシュ・メモリ用のＬＲＵ機構を
実現するのに必要な合計ビット数は１７ビットになる。
これは、先行技術で必要とする（８−１）ｌｏｇ2８＝
２１ビットより５ビット少ないビット数である。
【００２９】さらに、本開示の実施例は、便宜的に以下
のように実験式で表すことができる。
のように実験式で表すことができる。
【数２】 式中、ｘはｌｏｇ2［キャッシュ・メモリのウェイ数］
をすぐ下の整数に丸めた数に等しいことが好ましい。
をすぐ下の整数に丸めた数に等しいことが好ましい。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）複数の情報ユニットを有するキャッ
シュ・メモリでＬＲＵキャッシュ行置換方式を実現する
方法において、（Ｎ−１）ｌｏｇ2Ｎ未満のビット数を
使用することにより、前記情報ユニットの個数Ｎの大き
さを示す情報を符号化するステップを含むことを特徴と
する方法。 （２）情報ユニットの個数Ｎの大きさを示すための前記
符号化ステップが、
シュ・メモリでＬＲＵキャッシュ行置換方式を実現する
方法において、（Ｎ−１）ｌｏｇ2Ｎ未満のビット数を
使用することにより、前記情報ユニットの個数Ｎの大き
さを示す情報を符号化するステップを含むことを特徴と
する方法。 （２）情報ユニットの個数Ｎの大きさを示すための前記
符号化ステップが、
【数３】 を使用し、ｘ＝（ｌｏｇ2Ｎ）の整数であることを特徴
とする、上記（１）に記載の複数の情報ユニットを有す
るキャッシュ・メモリでＬＲＵキャッシュ行置換方式を
実現する方法。 （３）キャッシュ・メモリでＬＲＵキャッシュ行置換方
式を実現する方法において、前記キャッシュ・メモリが
複数のキャッシュ行を有し、各キャッシュ行が４つの合
同セットを含み、前記方法が、前記キャッシュ・メモリ
内の前記複数のキャッシュ行のそれぞれにＬＲＵフィー
ルドを関連付けるステップであって、前記ＬＲＵフィー
ルドのそれぞれが５ビットを含むステップと、前記複数
のキャッシュ行のうちの対応する１つに関連する前記Ｌ
ＲＵフィールドの２ビットに、前記４つの合同セットの
うちの最長時間未使用セットのセット番号を格納するス
テップと、前記複数のキャッシュ行のうちの前記対応す
る１つに関連する前記ＬＲＵフィールドの別の２ビット
に、前記４つの合同セットのうちの２番目に長時間未使
用セットのセット番号を格納するステップと、前記４つ
の合同セットのうちの２番目に短時間未使用セットのセ
ット番号の判定に応じて前記ＬＲＵフィールドの最後の
ビットをある状態に設定するステップであって、前記最
長時間未使用セットを追跡するために不可欠な情報が最
小限のメモリに格納されるステップとをさらに含むこと
を特徴とする方法。 （４）前記設定ステップが、前記２番目に短時間未使用
セットの前記セット番号が前記４つの合同セットのうち
の最短時間未使用セットのセット番号より大きいという
判定に応じて、前記ＬＲＵフィールドの前記最後のビッ
トを論理「１」に設定するステップをさらに含むことを
特徴とする、上記（３）に記載のキャッシュ・メモリで
ＬＲＵキャッシュ行置換方式を実現する方法。 （５）前記設定ステップが、前記２番目に短時間未使用
セットの前記セット番号が前記４つの合同セットのうち
の最短時間未使用セットのセット番号より小さいという
判定に応じて、前記ＬＲＵフィールドの前記最後のビッ
トを論理「０」に設定するステップをさらに含むことを
特徴とする、上記（３）に記載のキャッシュ・メモリで
ＬＲＵキャッシュ行置換方式を実現する方法。 （６）４ウェイＬＲＵキャッシュ行置換方式を有するキ
ャッシュ・メモリにおいて、前記キャッシュ・メモリが
複数のキャッシュ行を有し、各キャッシュ行が４つの合
同セットを含み、前記キャッシュ・メモリが、前記キャ
ッシュ・メモリ内の前記複数のキャッシュ行のそれぞれ
にＬＲＵフィールドを関連付ける手段であって、前記Ｌ
ＲＵフィールドのそれぞれが５ビットを含む手段と、前
記複数のキャッシュ行のうちの対応する１つに関連する
前記ＬＲＵフィールドの２ビットに、前記４つの合同セ
ットのうちの最長時間未使用セットのセット番号を格納
する手段と、前記複数のキャッシュ行のうちの前記対応
する１つに関連する前記ＬＲＵフィールドの別の２ビッ
トに、前記４つの合同セットのうちの２番目に長時間未
使用セットのセット番号を格納する手段と、前記４つの
合同セットのうちの２番目に短時間未使用セットのセッ
ト番号の判定に応じて前記ＬＲＵフィールドの最後のビ
ットをある状態に設定する手段であって、前記最長時間
未使用セットを追跡するために不可欠な情報を格納する
ために最小限のメモリが必要である手段とを含むことを
特徴とするキャッシュ・メモリ。 （７）前記設定手段が、前記２番目に短時間未使用セッ
トの前記セット番号が前記４つの合同セットのうちの最
短時間未使用セットのセット番号より大きいという判定
に応じて、前記ＬＲＵフィールドの前記最後のビットを
論理「１」に設定する手段をさらに含むことを特徴とす
る、上記（６）に記載の４ウェイＬＲＵキャッシュ行置
換方式を有するキャッシュ・メモリ。 （８）前記設定手段が、前記２番目に短時間未使用セッ
トの前記セット番号が前記４つの合同セットのうちの最
短時間未使用セットのセット番号より小さいという判定
に応じて、前記ＬＲＵフィールドの前記最後のビットを
論理「０」に設定する手段をさらに含むことを特徴とす
る、上記（６）に記載の４ウェイＬＲＵキャッシュ行置
換方式を有するキャッシュ・メモリ。 （９）前記キャッシュ・メモリがプロセッサ内にあるこ
とを特徴とする、上記（６）に記載の４ウェイＬＲＵキ
ャッシュ行置換方式を有するキャッシュ・メモリ。
とする、上記（１）に記載の複数の情報ユニットを有す
るキャッシュ・メモリでＬＲＵキャッシュ行置換方式を
実現する方法。 （３）キャッシュ・メモリでＬＲＵキャッシュ行置換方
式を実現する方法において、前記キャッシュ・メモリが
複数のキャッシュ行を有し、各キャッシュ行が４つの合
同セットを含み、前記方法が、前記キャッシュ・メモリ
内の前記複数のキャッシュ行のそれぞれにＬＲＵフィー
ルドを関連付けるステップであって、前記ＬＲＵフィー
ルドのそれぞれが５ビットを含むステップと、前記複数
のキャッシュ行のうちの対応する１つに関連する前記Ｌ
ＲＵフィールドの２ビットに、前記４つの合同セットの
うちの最長時間未使用セットのセット番号を格納するス
テップと、前記複数のキャッシュ行のうちの前記対応す
る１つに関連する前記ＬＲＵフィールドの別の２ビット
に、前記４つの合同セットのうちの２番目に長時間未使
用セットのセット番号を格納するステップと、前記４つ
の合同セットのうちの２番目に短時間未使用セットのセ
ット番号の判定に応じて前記ＬＲＵフィールドの最後の
ビットをある状態に設定するステップであって、前記最
長時間未使用セットを追跡するために不可欠な情報が最
小限のメモリに格納されるステップとをさらに含むこと
を特徴とする方法。 （４）前記設定ステップが、前記２番目に短時間未使用
セットの前記セット番号が前記４つの合同セットのうち
の最短時間未使用セットのセット番号より大きいという
判定に応じて、前記ＬＲＵフィールドの前記最後のビッ
トを論理「１」に設定するステップをさらに含むことを
特徴とする、上記（３）に記載のキャッシュ・メモリで
ＬＲＵキャッシュ行置換方式を実現する方法。 （５）前記設定ステップが、前記２番目に短時間未使用
セットの前記セット番号が前記４つの合同セットのうち
の最短時間未使用セットのセット番号より小さいという
判定に応じて、前記ＬＲＵフィールドの前記最後のビッ
トを論理「０」に設定するステップをさらに含むことを
特徴とする、上記（３）に記載のキャッシュ・メモリで
ＬＲＵキャッシュ行置換方式を実現する方法。 （６）４ウェイＬＲＵキャッシュ行置換方式を有するキ
ャッシュ・メモリにおいて、前記キャッシュ・メモリが
複数のキャッシュ行を有し、各キャッシュ行が４つの合
同セットを含み、前記キャッシュ・メモリが、前記キャ
ッシュ・メモリ内の前記複数のキャッシュ行のそれぞれ
にＬＲＵフィールドを関連付ける手段であって、前記Ｌ
ＲＵフィールドのそれぞれが５ビットを含む手段と、前
記複数のキャッシュ行のうちの対応する１つに関連する
前記ＬＲＵフィールドの２ビットに、前記４つの合同セ
ットのうちの最長時間未使用セットのセット番号を格納
する手段と、前記複数のキャッシュ行のうちの前記対応
する１つに関連する前記ＬＲＵフィールドの別の２ビッ
トに、前記４つの合同セットのうちの２番目に長時間未
使用セットのセット番号を格納する手段と、前記４つの
合同セットのうちの２番目に短時間未使用セットのセッ
ト番号の判定に応じて前記ＬＲＵフィールドの最後のビ
ットをある状態に設定する手段であって、前記最長時間
未使用セットを追跡するために不可欠な情報を格納する
ために最小限のメモリが必要である手段とを含むことを
特徴とするキャッシュ・メモリ。 （７）前記設定手段が、前記２番目に短時間未使用セッ
トの前記セット番号が前記４つの合同セットのうちの最
短時間未使用セットのセット番号より大きいという判定
に応じて、前記ＬＲＵフィールドの前記最後のビットを
論理「１」に設定する手段をさらに含むことを特徴とす
る、上記（６）に記載の４ウェイＬＲＵキャッシュ行置
換方式を有するキャッシュ・メモリ。 （８）前記設定手段が、前記２番目に短時間未使用セッ
トの前記セット番号が前記４つの合同セットのうちの最
短時間未使用セットのセット番号より小さいという判定
に応じて、前記ＬＲＵフィールドの前記最後のビットを
論理「０」に設定する手段をさらに含むことを特徴とす
る、上記（６）に記載の４ウェイＬＲＵキャッシュ行置
換方式を有するキャッシュ・メモリ。 （９）前記キャッシュ・メモリがプロセッサ内にあるこ
とを特徴とする、上記（６）に記載の４ウェイＬＲＵキ
ャッシュ行置換方式を有するキャッシュ・メモリ。
【図１】本開示の方法を使用するプロセッサの実施例の
ブロック図である。
ブロック図である。
【図２】本開示の実施例による図１のプロセッサ内のキ
ャッシュ・メモリのブロック図である。
ャッシュ・メモリのブロック図である。
【図３】真のＬＲＵ方式の一例を示す図である。
【図４】８ビットを使用することによる４ウェイＬＲＵ
フィールドの先行技術の実施態様を示す図である。
フィールドの先行技術の実施態様を示す図である。
【図５】６ビットを使用することによる４ウェイＬＲＵ
フィールドの先行技術の実施態様を示す図である。
フィールドの先行技術の実施態様を示す図である。
【図６】本開示の実施例による４ウェイＬＲＵフィール
ドの実施態様を示す図である。
ドの実施態様を示す図である。
【図７】本開示の実施例による４ウェイＬＲＵ機構の応
用例を例示するためのいくつかの例の図である。
用例を例示するためのいくつかの例の図である。
１０ プロセッサ １１ システム・バス １２ バス・インタフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １７ 順次取出し器 １８ 分岐処理ユニット（ＢＰＵ） １９ 命令待ち行列 ２０ ディスパッチ・ユニット ２２ 固定小数点ユニット（ＦＸＵ） ２４ 汎用レジスタ（ＧＰＲ） ２５ ＧＰＲ名前変更バッファ ２８ ロード／ストア・ユニット（ＬＳＵ） ３２ 浮動小数点ユニット（ＦＰＵ） ３４ 浮動小数点レジスタ（ＦＰＲ） ３５ ＦＰＲ名前変更バッファ ４０ 完了ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソウムミヤ・マリック アメリカ合衆国78729 テキサス州オース チン パートリッジ・ベンド・ドライブ 13032 (72)発明者 ラジェシュ・ビー・パテル アメリカ合衆国78748 テキサス州オース チン シルク・オーク・コーブ 9313 (72)発明者 マイケル・プトリーノ アメリカ合衆国78717 テキサス州オース チン エフライム・ロード 8411
Claims (9)
- 【請求項１】複数の情報ユニットを有するキャッシュ・
メモリでＬＲＵキャッシュ行置換方式を実現する方法に
おいて、 （Ｎ−１）ｌｏｇ2Ｎ未満のビット数を使用することに
より、前記情報ユニットの個数Ｎの大きさを示す情報を
符号化するステップを含むことを特徴とする方法。 - 【請求項２】情報ユニットの個数Ｎの大きさを示すため
の前記符号化ステップが、 【数１】 を使用し、ｘ＝（ｌｏｇ2Ｎ）の整数であることを特徴
とする、請求項１に記載の複数の情報ユニットを有する
キャッシュ・メモリでＬＲＵキャッシュ行置換方式を実
現する方法。 - 【請求項３】キャッシュ・メモリでＬＲＵキャッシュ行
置換方式を実現する方法において、前記キャッシュ・メ
モリが複数のキャッシュ行を有し、各キャッシュ行が４
つの合同セットを含み、前記方法が、 前記キャッシュ・メモリ内の前記複数のキャッシュ行の
それぞれにＬＲＵフィールドを関連付けるステップであ
って、前記ＬＲＵフィールドのそれぞれが５ビットを含
むステップと、 前記複数のキャッシュ行のうちの対応する１つに関連す
る前記ＬＲＵフィールドの２ビットに、前記４つの合同
セットのうちの最長時間未使用セットのセット番号を格
納するステップと、 前記複数のキャッシュ行のうちの前記対応する１つに関
連する前記ＬＲＵフィールドの別の２ビットに、前記４
つの合同セットのうちの２番目に長時間未使用セットの
セット番号を格納するステップと、 前記４つの合同セットのうちの２番目に短時間未使用セ
ットのセット番号の判定に応じて前記ＬＲＵフィールド
の最後のビットをある状態に設定するステップであっ
て、前記最長時間未使用セットを追跡するために不可欠
な情報が最小限のメモリに格納されるステップとをさら
に含むことを特徴とする方法。 - 【請求項４】前記設定ステップが、前記２番目に短時間
未使用セットの前記セット番号が前記４つの合同セット
のうちの最短時間未使用セットのセット番号より大きい
という判定に応じて、前記ＬＲＵフィールドの前記最後
のビットを論理「１」に設定するステップをさらに含む
ことを特徴とする、請求項３に記載のキャッシュ・メモ
リでＬＲＵキャッシュ行置換方式を実現する方法。 - 【請求項５】前記設定ステップが、前記２番目に短時間
未使用セットの前記セット番号が前記４つの合同セット
のうちの最短時間未使用セットのセット番号より小さい
という判定に応じて、前記ＬＲＵフィールドの前記最後
のビットを論理「０」に設定するステップをさらに含む
ことを特徴とする、請求項３に記載のキャッシュ・メモ
リでＬＲＵキャッシュ行置換方式を実現する方法。 - 【請求項６】４ウェイＬＲＵキャッシュ行置換方式を有
するキャッシュ・メモリにおいて、前記キャッシュ・メ
モリが複数のキャッシュ行を有し、各キャッシュ行が４
つの合同セットを含み、前記キャッシュ・メモリが、 前記キャッシュ・メモリ内の前記複数のキャッシュ行の
それぞれにＬＲＵフィールドを関連付ける手段であっ
て、前記ＬＲＵフィールドのそれぞれが５ビットを含む
手段と、 前記複数のキャッシュ行のうちの対応する１つに関連す
る前記ＬＲＵフィールドの２ビットに、前記４つの合同
セットのうちの最長時間未使用セットのセット番号を格
納する手段と、 前記複数のキャッシュ行のうちの前記対応する１つに関
連する前記ＬＲＵフィールドの別の２ビットに、前記４
つの合同セットのうちの２番目に長時間未使用セットの
セット番号を格納する手段と、 前記４つの合同セットのうちの２番目に短時間未使用セ
ットのセット番号の判定に応じて前記ＬＲＵフィールド
の最後のビットをある状態に設定する手段であって、前
記最長時間未使用セットを追跡するために不可欠な情報
を格納するために最小限のメモリが必要である手段とを
含むことを特徴とするキャッシュ・メモリ。 - 【請求項７】前記設定手段が、前記２番目に短時間未使
用セットの前記セット番号が前記４つの合同セットのう
ちの最短時間未使用セットのセット番号より大きいとい
う判定に応じて、前記ＬＲＵフィールドの前記最後のビ
ットを論理「１」に設定する手段をさらに含むことを特
徴とする、請求項６に記載の４ウェイＬＲＵキャッシュ
行置換方式を有するキャッシュ・メモリ。 - 【請求項８】前記設定手段が、前記２番目に短時間未使
用セットの前記セット番号が前記４つの合同セットのう
ちの最短時間未使用セットのセット番号より小さいとい
う判定に応じて、前記ＬＲＵフィールドの前記最後のビ
ットを論理「０」に設定する手段をさらに含むことを特
徴とする、請求項６に記載の４ウェイＬＲＵキャッシュ
行置換方式を有するキャッシュ・メモリ。 - 【請求項９】前記キャッシュ・メモリがプロセッサ内に
あることを特徴とする、請求項６に記載の４ウェイＬＲ
Ｕキャッシュ行置換方式を有するキャッシュ・メモリ。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/641060 | 1996-04-29 | ||
| US08/641,060 US5765191A (en) | 1996-04-29 | 1996-04-29 | Method for implementing a four-way least recently used (LRU) mechanism in high-performance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091528A true JPH1091528A (ja) | 1998-04-10 |
| JP3239333B2 JP3239333B2 (ja) | 2001-12-17 |
Family
ID=24570789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10630797A Expired - Fee Related JP3239333B2 (ja) | 1996-04-29 | 1997-04-23 | Ｌｒｕ機構を実現するための方法 |
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|---|---|
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| JP (1) | JP3239333B2 (ja) |
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-
1997
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