JPH1091490A - フラッシュメモリを利用した記憶装置 - Google Patents
フラッシュメモリを利用した記憶装置Info
- Publication number
- JPH1091490A JPH1091490A JP24212496A JP24212496A JPH1091490A JP H1091490 A JPH1091490 A JP H1091490A JP 24212496 A JP24212496 A JP 24212496A JP 24212496 A JP24212496 A JP 24212496A JP H1091490 A JPH1091490 A JP H1091490A
- Authority
- JP
- Japan
- Prior art keywords
- data
- area
- flash memory
- history information
- storing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 ＮＡＮＤ型のフラッシュメモリにおいてもデ
ータ更新を短時間で行なえるようにする。 【解決手段】 データを格納するためのデータエリア５
と、該データエリアの各々に対応付けられ、上記データ
エリア個々の論理アドレスを格納するアロケーションエ
リア６と、該エリア６に格納された論理アドレスの格納
履歴情報を格納する履歴情報エリア７とをフラッシュメ
モリ３内に形成する。
ータ更新を短時間で行なえるようにする。 【解決手段】 データを格納するためのデータエリア５
と、該データエリアの各々に対応付けられ、上記データ
エリア個々の論理アドレスを格納するアロケーションエ
リア６と、該エリア６に格納された論理アドレスの格納
履歴情報を格納する履歴情報エリア７とをフラッシュメ
モリ３内に形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリを
利用した記憶装置に関する。
利用した記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリはバッテリバックアッ
プなしに半永久的にメモリ内容を保持可能であり、か
つ、アクセスに関しては半導体メモリと同様に電気的に
行なえるため、ＦＤ（フロッピィディスク）やＨＤ（ハ
ードディスク）等のディスク型の記憶装置に換わる記憶
装置として期待されている。
プなしに半永久的にメモリ内容を保持可能であり、か
つ、アクセスに関しては半導体メモリと同様に電気的に
行なえるため、ＦＤ（フロッピィディスク）やＨＤ（ハ
ードディスク）等のディスク型の記憶装置に換わる記憶
装置として期待されている。
【０００３】しかし、フラッシュメモリのデータ消去は
最低でも数Ｋバイト単位で行わなければならず、１バイ
トのデータを消去又は変更する際には、まず変更対象と
なる１バイトを含む数Ｋバイトのデータを半導体ＲＡＭ
等の別のメモリに待避した後、上記数Ｋバイトの領域を
消去し、その後待避した数Ｋバイトのデータをフラッシ
ュメモリ上に書込まなければならず、時間がかかるとい
う問題があった。
最低でも数Ｋバイト単位で行わなければならず、１バイ
トのデータを消去又は変更する際には、まず変更対象と
なる１バイトを含む数Ｋバイトのデータを半導体ＲＡＭ
等の別のメモリに待避した後、上記数Ｋバイトの領域を
消去し、その後待避した数Ｋバイトのデータをフラッシ
ュメモリ上に書込まなければならず、時間がかかるとい
う問題があった。
【０００４】そこで、米国特許第５，４０４，４８５号
明細書には、フラッシュメモリ中のデータを格納すべき
データエリア毎に対応するアロケーションエリアを設
け、このアロケーションエリアに対応するデータエリア
の論理アドレス又は更新済であることを示すデータを格
納可能としておき、データエリア中の既格納データに対
する書替は、この既格納データエリアに対して書替処理
を行なうのではなく、空きのデータエリアに新規データ
を書込み、このデータエリアと対応するアロケーション
エリアに上記既格納データの論理アドレスを書込むと共
に既格納データに対応したアロケーションエリアのデー
タを更新済であることを示すデータに書替えることによ
りデータエリアの書替処理を省略することによりデータ
更新速度を向上する方法が開示されている。
明細書には、フラッシュメモリ中のデータを格納すべき
データエリア毎に対応するアロケーションエリアを設
け、このアロケーションエリアに対応するデータエリア
の論理アドレス又は更新済であることを示すデータを格
納可能としておき、データエリア中の既格納データに対
する書替は、この既格納データエリアに対して書替処理
を行なうのではなく、空きのデータエリアに新規データ
を書込み、このデータエリアと対応するアロケーション
エリアに上記既格納データの論理アドレスを書込むと共
に既格納データに対応したアロケーションエリアのデー
タを更新済であることを示すデータに書替えることによ
りデータエリアの書替処理を省略することによりデータ
更新速度を向上する方法が開示されている。
【０００５】
【発明が解決しようとする課題】しかし、この米国特許
に開示された方法は、消去単位は数Ｋバイトであるが、
データの書き込みは１バイト毎に行なえる所謂ＮＯＲ型
と称されるフラッシュメモリを対象としているものであ
り、書込み単位が数百バイトとなるＮＡＮＤ型のフラッ
シュメモリには適用できないのである。
に開示された方法は、消去単位は数Ｋバイトであるが、
データの書き込みは１バイト毎に行なえる所謂ＮＯＲ型
と称されるフラッシュメモリを対象としているものであ
り、書込み単位が数百バイトとなるＮＡＮＤ型のフラッ
シュメモリには適用できないのである。
【０００６】即ち、フラッシュメモリでは、ＮＯＲ型、
ＮＡＮＤ型共に電気的に無チャージ状態の論理「１」か
らチャージ状態の論理「０」への変更は、チャージ状態
から無チャージ状態にする所謂「データ消去」に比して
容易に行なえるという特徴があり、従って、上記更新済
を示すデータを例えばオール「０」のデータとして規定
しておけば、ＮＯＲ型ではアロケーションエリアの論理
アドレスデータをオール「０」の更新済データに変更す
ることは容易に行なえる。しかし、ＮＡＮＤ型では、１
バイト単位での書込みが行なえないため、上記米国特許
に記載の発明は採用できないのである。
ＮＡＮＤ型共に電気的に無チャージ状態の論理「１」か
らチャージ状態の論理「０」への変更は、チャージ状態
から無チャージ状態にする所謂「データ消去」に比して
容易に行なえるという特徴があり、従って、上記更新済
を示すデータを例えばオール「０」のデータとして規定
しておけば、ＮＯＲ型ではアロケーションエリアの論理
アドレスデータをオール「０」の更新済データに変更す
ることは容易に行なえる。しかし、ＮＡＮＤ型では、１
バイト単位での書込みが行なえないため、上記米国特許
に記載の発明は採用できないのである。
【０００７】
【課題を解決するための手段】本発明は上述の課題に鑑
みてなされたもので、その基本的な特徴は、データを格
納するための複数のデータエリアと、該データエリアの
各々に対応付けられ、上記データエリア個々の論理アド
レスを格納するための複数のアロケーションエリアと、
上記各データエリアに対応付けられ、各データエリアと
対応する上記アロケーションエリアに格納された論理ア
ドレスの格納履歴情報を格納するため複数の履歴情報エ
リアとをフラッシュメモリ内に形成したことにある。
みてなされたもので、その基本的な特徴は、データを格
納するための複数のデータエリアと、該データエリアの
各々に対応付けられ、上記データエリア個々の論理アド
レスを格納するための複数のアロケーションエリアと、
上記各データエリアに対応付けられ、各データエリアと
対応する上記アロケーションエリアに格納された論理ア
ドレスの格納履歴情報を格納するため複数の履歴情報エ
リアとをフラッシュメモリ内に形成したことにある。
【０００８】
【発明の実施の形態】図１は、本発明を適用したシステ
ムの主要回路構成を示すブロック図であり、マイクロコ
ンピュータからなる主制御部１は内蔵の制御プログラム
に基づいて例えば半導体ランダムアクセスメモリＲＡＭ
２に対するアクセスを行なったり、フラッシュメモリ３
を制御するフラッシュメモリ制御部４をコントロールす
る。
ムの主要回路構成を示すブロック図であり、マイクロコ
ンピュータからなる主制御部１は内蔵の制御プログラム
に基づいて例えば半導体ランダムアクセスメモリＲＡＭ
２に対するアクセスを行なったり、フラッシュメモリ３
を制御するフラッシュメモリ制御部４をコントロールす
る。
【０００９】本実施例が対象とするフラッシュメモリ３
は、例えば図２に示す如く（５１２＋１６）バイトから
なるブロック単位での書込み及び８ブロック（４．１２
５Ｋバイト）を１単位とする単位毎の消去しか行なえな
いＮＡＮＤ型である。また、上記各ブロックには図３に
模式的に示す如く５１２バイトのデータが格納されるデ
ータエリア５、２バイトの論理アドレスを格納するアロ
ケーションエリア６、２バイトの同一の論理アドレスが
格納された回数を示す情報が格納される履歴情報エリア
７に分割され、残りの１２バイトはこのＥＣＣデータ等
の格納エリア８として利用される。
は、例えば図２に示す如く（５１２＋１６）バイトから
なるブロック単位での書込み及び８ブロック（４．１２
５Ｋバイト）を１単位とする単位毎の消去しか行なえな
いＮＡＮＤ型である。また、上記各ブロックには図３に
模式的に示す如く５１２バイトのデータが格納されるデ
ータエリア５、２バイトの論理アドレスを格納するアロ
ケーションエリア６、２バイトの同一の論理アドレスが
格納された回数を示す情報が格納される履歴情報エリア
７に分割され、残りの１２バイトはこのＥＣＣデータ等
の格納エリア８として利用される。
【００１０】フラッシュメモリ制御部４は、主制御部１
の制御の下で供給されたアドレスデータや新規データに
基づいて上記フラッシュメモリ３へのデータ読出・書込
を行なうもので、専用のゲートアレイやワンチップマイ
コンで構成される。
の制御の下で供給されたアドレスデータや新規データに
基づいて上記フラッシュメモリ３へのデータ読出・書込
を行なうもので、専用のゲートアレイやワンチップマイ
コンで構成される。
【００１１】次に本実施例の動作について説明する。図
４はフラッシュメモリ制御部４のフラッシュメモリ３へ
のデータ書込時の制御動作を示すフローチャートであ
る。
４はフラッシュメモリ制御部４のフラッシュメモリ３へ
のデータ書込時の制御動作を示すフローチャートであ
る。
【００１２】フラッシュメモリ制御部４は、主制御部１
より論理アドレスａに新規データＤＮを書込むように指
令を受けると、Ｓ１ステップにおいて新規データ書込み
（含：更新）のための初期化を行なう。
より論理アドレスａに新規データＤＮを書込むように指
令を受けると、Ｓ１ステップにおいて新規データ書込み
（含：更新）のための初期化を行なう。
【００１３】具体的には、フラッシュメモリ３中の各ブ
ロックを特定するための変数ｉに先頭ブロック番号であ
る「０」をセットし、また、履歴情報エリア８中のデー
タを格納するための変数ｃｎｔに「−１」をセットし、
更にブロック番号を格納するための変数ｂｌｋに「−
１」をセットする。尚、上記各変数ｉ、ｃｎｔ及びｂｌ
ｋは、フラッシュメモリ制御部４中のＲＡＭ（図示せ
ず）に保持される。
ロックを特定するための変数ｉに先頭ブロック番号であ
る「０」をセットし、また、履歴情報エリア８中のデー
タを格納するための変数ｃｎｔに「−１」をセットし、
更にブロック番号を格納するための変数ｂｌｋに「−
１」をセットする。尚、上記各変数ｉ、ｃｎｔ及びｂｌ
ｋは、フラッシュメモリ制御部４中のＲＡＭ（図示せ
ず）に保持される。
【００１４】続くＳ２ステップでは、フラッシュメモリ
３中のブロックｉのアロケーションエリア（以下、ａｌ
ｌｏｃ［ｉ］と称す）中に格納されている論理アドレス
が論理アドレスａと一致するか否かを判定する。
３中のブロックｉのアロケーションエリア（以下、ａｌ
ｌｏｃ［ｉ］と称す）中に格納されている論理アドレス
が論理アドレスａと一致するか否かを判定する。
【００１５】一致した場合には、Ｓ３ステップにおい
て、フラッシュメモリ３中のブロックｉの履歴情報エリ
ア（以下、ｃｏｕｎｔ［ｉ］と称す）中のデータと変数
ｃｎｔとを比較し、「ｃｏｕｎｔ［ｉ］＞ｃｎｔ」の際
にはＳ４ステップにおいて変数ｂｌｋの値を変数ｉの値
に置換すると共に、変数ｃｎｔの値をｃｏｕｎｔ［ｉ］
の値に置換し、処理をＳ５ステップに進める。
て、フラッシュメモリ３中のブロックｉの履歴情報エリ
ア（以下、ｃｏｕｎｔ［ｉ］と称す）中のデータと変数
ｃｎｔとを比較し、「ｃｏｕｎｔ［ｉ］＞ｃｎｔ」の際
にはＳ４ステップにおいて変数ｂｌｋの値を変数ｉの値
に置換すると共に、変数ｃｎｔの値をｃｏｕｎｔ［ｉ］
の値に置換し、処理をＳ５ステップに進める。
【００１６】一方、Ｓ２ステップにおいて不一致と判定
された場合、及び、Ｓ３ステップにおいて「ｃｏｕｎｔ
［ｉ］＞ｃｎｔ」と判定されなかった場合には、直ちに
処理をＳ５ステップに進める。
された場合、及び、Ｓ３ステップにおいて「ｃｏｕｎｔ
［ｉ］＞ｃｎｔ」と判定されなかった場合には、直ちに
処理をＳ５ステップに進める。
【００１７】Ｓ５ステップで変数ｉをインクリメント
し、続くＳ６ステップでは変数ｉの値がフラッシュメモ
リ３中のブロック数（ｍａｘ ｂｌｋ）を超えたか否か
を判定し、超えていないと判定すると処理をＳ２ステッ
プに戻す。
し、続くＳ６ステップでは変数ｉの値がフラッシュメモ
リ３中のブロック数（ｍａｘ ｂｌｋ）を超えたか否か
を判定し、超えていないと判定すると処理をＳ２ステッ
プに戻す。
【００１８】一方、超えたと判定した場合、即ちフラッ
シュメモリ３の全てのブロックのアロケーションエリア
６に格納されている論理アドレスと論理アドレスａとの
比較が終了しているので、最終的な処理を行なうためＳ
７ステップに進む。
シュメモリ３の全てのブロックのアロケーションエリア
６に格納されている論理アドレスと論理アドレスａとの
比較が終了しているので、最終的な処理を行なうためＳ
７ステップに進む。
【００１９】Ｓ７ステップでは、変数ｂｌｋの値が「−
１」であるか否かを判定する。変数ｂｌｋの値が「−
１」である場合、Ｓ８ステップにおいて変数ｃｎｔに
「０」をセットし、一方、変数ｂｌｋの値が「−１」で
ない場合、Ｓ９ステップにおいて変数ｃｎｔの値をイン
クリメントした後、処理をＳ１０ステップに進める。
１」であるか否かを判定する。変数ｂｌｋの値が「−
１」である場合、Ｓ８ステップにおいて変数ｃｎｔに
「０」をセットし、一方、変数ｂｌｋの値が「−１」で
ない場合、Ｓ９ステップにおいて変数ｃｎｔの値をイン
クリメントした後、処理をＳ１０ステップに進める。
【００２０】Ｓ１０ステップでは、フラッシュメモリ３
中の空きブロックを検出し、そのブロックのデータエリ
ア５、アロケーションエリア６及び履歴情報エリア８に
夫々新規データＤＮ、論理アドレスａ及び変数ｃｎｔの
値を書込み、処理を終了する。
中の空きブロックを検出し、そのブロックのデータエリ
ア５、アロケーションエリア６及び履歴情報エリア８に
夫々新規データＤＮ、論理アドレスａ及び変数ｃｎｔの
値を書込み、処理を終了する。
【００２１】尚、上記空きブロックの検出は、上記フラ
ッシュメモリ３のブロックのデータが消去された状態で
は全エリアとも無チャージ状態の論理「１」となってい
るので、これを検出することにより行なえる。また、書
込対象となる全エリアは同一ブロック上にあるため、Ｎ
ＡＮＤ型のものであっても書込は簡単に行なえる。
ッシュメモリ３のブロックのデータが消去された状態で
は全エリアとも無チャージ状態の論理「１」となってい
るので、これを検出することにより行なえる。また、書
込対象となる全エリアは同一ブロック上にあるため、Ｎ
ＡＮＤ型のものであっても書込は簡単に行なえる。
【００２２】次に、図４のフローチャートの制御動作を
より理解し易くするために一具体例を使って説明する。
より理解し易くするために一具体例を使って説明する。
【００２３】今、図５に示す如くフラッシュメモリ３に
はブロック０〜７までの８個のブロックが存在し、か
つ、全ブロックのエリアは全て消去されオール「１」と
なっているものとする。
はブロック０〜７までの８個のブロックが存在し、か
つ、全ブロックのエリアは全て消去されオール「１」と
なっているものとする。
【００２４】この状態において、主制御部１より論理ア
ドレスａ１に新規データｄ１を書込むように指示がある
と、フラッシュメモリ制御部４は、図４のフローを実行
するが、この時点ではいずれのブロックも空きであるた
めＳ２、Ｓ５、Ｓ６ステップを８回繰返し実行した後、
Ｓ７ステップに処理を進める。また、この時点では変数
ｂｌｋは「−１」のままであるため、Ｓ８、Ｓ１０ステ
ップが順次処理され、図６に示す如く空きブロックであ
るブロック０のデータエリア５、アロケーションエリア
６及び履歴情報エリア７に夫々データｄ１、論理アドレ
スａ１及び変数ｃｎｔの値である数値「０」が格納され
る。
ドレスａ１に新規データｄ１を書込むように指示がある
と、フラッシュメモリ制御部４は、図４のフローを実行
するが、この時点ではいずれのブロックも空きであるた
めＳ２、Ｓ５、Ｓ６ステップを８回繰返し実行した後、
Ｓ７ステップに処理を進める。また、この時点では変数
ｂｌｋは「−１」のままであるため、Ｓ８、Ｓ１０ステ
ップが順次処理され、図６に示す如く空きブロックであ
るブロック０のデータエリア５、アロケーションエリア
６及び履歴情報エリア７に夫々データｄ１、論理アドレ
スａ１及び変数ｃｎｔの値である数値「０」が格納され
る。
【００２５】また、続いて異なる論理アドレスａ２、ａ
３に夫々新規データｄ２、ｄ３（ｄ１＝ｄ２＝ｄ３であ
っても良い）を書込むよう指示があると、フラッシュメ
モリ３のアロケーションエリア６には同一のアドレスが
存在しないので、上述のケースと同様にＳ１、Ｓ２、Ｓ
５、Ｓ６、Ｓ７、Ｓ８、Ｓ１０ステップのみが処理さ
れ、図７に示す如くデータｄ２、ｄ３及びアドレスａ
２、ａ３が空き領域であったブロック１及び２に格納さ
れる。
３に夫々新規データｄ２、ｄ３（ｄ１＝ｄ２＝ｄ３であ
っても良い）を書込むよう指示があると、フラッシュメ
モリ３のアロケーションエリア６には同一のアドレスが
存在しないので、上述のケースと同様にＳ１、Ｓ２、Ｓ
５、Ｓ６、Ｓ７、Ｓ８、Ｓ１０ステップのみが処理さ
れ、図７に示す如くデータｄ２、ｄ３及びアドレスａ
２、ａ３が空き領域であったブロック１及び２に格納さ
れる。
【００２６】次に、主制御部１より論理アドレスａ１に
新規データｄ４を書込むように指令を受けると、ブロッ
ク０のアロケーションエリア中の論理アドレス（ａｌｌ
ｏｃ［０］）のみが「ａ１」となっているため、Ｓ２ス
テップでこれを判定した際、Ｓ３及びＳ４ステップでの
処理により変数ｂｌｋにはブロック０のブロック番号を
示す数値「０」がセットされ、変数ｃｎｔにはブロック
０の履歴情報エリアの値「０」がセットされる。従っ
て、Ｓ２〜Ｓ６ステップにおける全ブロックに対する判
定を行なった後、Ｓ７、Ｓ９、Ｓ１０ステップが順次処
理されることとなるので、図８に示す如くブロック３の
データエリア５、アロケーションエリア６及び履歴情報
エリア７に夫々データｄ４、論理アドレスａ１及び数値
「１」が書込まれることとなる。
新規データｄ４を書込むように指令を受けると、ブロッ
ク０のアロケーションエリア中の論理アドレス（ａｌｌ
ｏｃ［０］）のみが「ａ１」となっているため、Ｓ２ス
テップでこれを判定した際、Ｓ３及びＳ４ステップでの
処理により変数ｂｌｋにはブロック０のブロック番号を
示す数値「０」がセットされ、変数ｃｎｔにはブロック
０の履歴情報エリアの値「０」がセットされる。従っ
て、Ｓ２〜Ｓ６ステップにおける全ブロックに対する判
定を行なった後、Ｓ７、Ｓ９、Ｓ１０ステップが順次処
理されることとなるので、図８に示す如くブロック３の
データエリア５、アロケーションエリア６及び履歴情報
エリア７に夫々データｄ４、論理アドレスａ１及び数値
「１」が書込まれることとなる。
【００２７】更に、再々度論理アドレスａ１に新規デー
タｄ５を書込むように主制御部１より指令を受けると、
変数ｉが「０」及び「３」となった際にＳ２ステップで
一致と判定され、変数ｉが「０」の時に変数ｂｌｋ及び
ｃｎｔに夫々数値「０」がセットされ、変数ｉが「０」
の時には変数ｂｌｋ及びｃｎｔに夫々数値「３」及び
「１」がセットされることとなる。従って、Ｓ７ステッ
プ以下を処理した結果、図９に示す如くブロック４のデ
ータエリア５、アロケーションエリア６及び履歴情報エ
リア７には、夫々データｄ５、論理アドレスａ１及び数
値「２」が書込まれることとなる。
タｄ５を書込むように主制御部１より指令を受けると、
変数ｉが「０」及び「３」となった際にＳ２ステップで
一致と判定され、変数ｉが「０」の時に変数ｂｌｋ及び
ｃｎｔに夫々数値「０」がセットされ、変数ｉが「０」
の時には変数ｂｌｋ及びｃｎｔに夫々数値「３」及び
「１」がセットされることとなる。従って、Ｓ７ステッ
プ以下を処理した結果、図９に示す如くブロック４のデ
ータエリア５、アロケーションエリア６及び履歴情報エ
リア７には、夫々データｄ５、論理アドレスａ１及び数
値「２」が書込まれることとなる。
【００２８】このように、本実施例装置では、新規及び
更新データは空きブロックに論理アドレスと共に順次書
込まれ、また更新データの新旧は各ブロックの履歴情報
エリア７の数値で判定できる。
更新データは空きブロックに論理アドレスと共に順次書
込まれ、また更新データの新旧は各ブロックの履歴情報
エリア７の数値で判定できる。
【００２９】図１０は、フラッシュメモリ制御部４のフ
ラッシュメモリ３に対するデータ読出制御動作を示すフ
ローチャートである。
ラッシュメモリ３に対するデータ読出制御動作を示すフ
ローチャートである。
【００３０】フラッシュメモリ制御部４は、主制御部１
より論理アドレスａと対応するデータを読み出すように
指令を受けると、図１０に示すＳ２０ステップ以下を処
理する。
より論理アドレスａと対応するデータを読み出すように
指令を受けると、図１０に示すＳ２０ステップ以下を処
理する。
【００３１】Ｓ２０〜Ｓ２５ステップでは、上述のＳ１
〜Ｓ６ステップと同様にフラッシュメモリ３中の全ての
ブロックを順次サーチし、アロケーションエリア６に上
記論理アドレスａと同一のアドレスが格納されているブ
ロックを検出し、そのブロック番号及び履歴情報エリア
７内のデータ（ｃｏｕｎｔ［ｉ］）を夫々変数ｂｌｋ及
びｃｎｔにセットする。尚、検出ブロックが複数ある場
合には、最も履歴情報の数値が大きいもの、即ち最新の
変更データが格納されたブロックのものがセットされ
る。
〜Ｓ６ステップと同様にフラッシュメモリ３中の全ての
ブロックを順次サーチし、アロケーションエリア６に上
記論理アドレスａと同一のアドレスが格納されているブ
ロックを検出し、そのブロック番号及び履歴情報エリア
７内のデータ（ｃｏｕｎｔ［ｉ］）を夫々変数ｂｌｋ及
びｃｎｔにセットする。尚、検出ブロックが複数ある場
合には、最も履歴情報の数値が大きいもの、即ち最新の
変更データが格納されたブロックのものがセットされ
る。
【００３２】Ｓ２６ステップでは、Ｓ７ステップと同様
に変数ｂｌｋの値を判定する。このとき、変数ｂｌｋが
Ｓ２０ステップで初期化された「−１」のままである場
合、論理アドレスａが格納されたブロックが発見されな
かったことを意味するので、エラーとして処理する。
に変数ｂｌｋの値を判定する。このとき、変数ｂｌｋが
Ｓ２０ステップで初期化された「−１」のままである場
合、論理アドレスａが格納されたブロックが発見されな
かったことを意味するので、エラーとして処理する。
【００３３】一方、変数ｂｌｋの値が「−１」以外であ
れば、論理アドレスａが格納されたブロックが発見さ
れ、上記Ｓ２３ステップにおいてそのブロック番号に変
更されたことを意味するため、続くＳ２７ステップにお
いて変数ｂｌｋの値と同一のブロック番号のブロックの
データエリア５中のデータを読み出し主制御部１に出力
し処理を終了する。
れば、論理アドレスａが格納されたブロックが発見さ
れ、上記Ｓ２３ステップにおいてそのブロック番号に変
更されたことを意味するため、続くＳ２７ステップにお
いて変数ｂｌｋの値と同一のブロック番号のブロックの
データエリア５中のデータを読み出し主制御部１に出力
し処理を終了する。
【００３４】
【発明の効果】本発明によれば、ＮＡＮＤ型のフラッシ
ュメモリにおいても消去を必要とすることなくデータ変
更が可能となるので、データ更新速度を向上できる。
ュメモリにおいても消去を必要とすることなくデータ変
更が可能となるので、データ更新速度を向上できる。
【図１】本発明を適用した装置の主要部を示すブロック
回路図である。
回路図である。
【図２】本発明が対象とするＮＡＮＤ型フラッシュメモ
リの構成を示す模式図である。
リの構成を示す模式図である。
【図３】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図４】本発明の一実施例における動作を説明するため
のフローチャートである。
のフローチャートである。
【図５】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図６】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図７】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図８】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図９】本発明の一実施例におけるフラッシュメモリを
示す模式図である。
示す模式図である。
【図１０】本発明の一実施例における動作を説明するた
めのフローチャートである。
めのフローチャートである。
３ フラッシュメモリ ４ フラッシュメモリ制御部 ５ データエリア ６ アロケーションエリア ７ 履歴情報エリア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 隆弘 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 (72)発明者 網崎 真哉 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 (72)発明者 梅沢 功 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 (72)発明者 浦川 文隆 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内 (72)発明者 前田 浩司 鳥取県鳥取市南吉方３丁目201番地 鳥取 三洋電機株式会社内
Claims (6)
- 【請求項１】 データを格納するための複数のデータエ
リアと、該データエリアの各々に対応付けられ、上記デ
ータエリア個々の論理アドレスを格納するための複数の
アロケーションエリアと、上記各データエリアに対応付
けられ、各データエリアと対応する上記アロケーション
エリアに格納された論理アドレスの格納履歴情報を格納
するための複数の履歴情報エリアとをフラッシュメモリ
内に形成したことを特徴とするフラッシュメモリを利用
した記憶装置。 - 【請求項２】 データを格納するための複数のデータエ
リアと、該データエリアの各々に対応付けられ、上記デ
ータエリア個々の論理アドレスを格納するための複数の
アロケーションエリアと、上記各データエリアに対応付
けられ、各データエリアと対応する上記アロケーション
エリアに格納された論理アドレスの格納履歴情報を格納
するための複数の履歴情報エリアとを有するフラッシュ
メモリと、該メモリ中の空きデータエリアを検出する空
きエリア検出手段と、入力されたアドレスデータと同一
の論理アドレスデータが格納されている上記アロケーシ
ョンエリアを検索するエリア検索手段と、該検索手段で
検索されたアロケーションエリアと対応する履歴情報エ
リアに格納されている履歴情報に従って新たな履歴情報
を作成する手段と、上記空きデータエリア検出手段で検
出したデータエリアと対応するアロケーションエリア及
び履歴情報エリアに夫々上記アドレスデータ及び上記作
成手段で作成された新たな履歴情報を書込む手段とを備
えたことを特徴とするフラッシュメモリを利用した記憶
装置。 - 【請求項３】 請求項２の上記書込手段は、上記アドレ
スデータと共に入力された新規データを上記空きデータ
エリア検出手段で検出したデータエリアに書込むことを
特徴とするフラッシュメモリを利用した記憶装置。 - 【請求項４】 請求項１〜３のフラッシュメモリはＮＡ
ＮＤ型であることを特徴とするフラッシュメモリを利用
した記憶装置。 - 【請求項５】 請求項４において、対応関係にある上記
データエリア、アロケーションエリア及び履歴情報エリ
アは書込単位となる同一ブロック内に位置することを特
徴とするフラッシュメモリを利用した記憶装置。 - 【請求項６】 請求項１〜５において、上記履歴情報は
同一の論理アドレスが格納された回数を示す情報である
ことを特徴とするフラッシュメモリを利用した記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24212496A JPH1091490A (ja) | 1996-09-12 | 1996-09-12 | フラッシュメモリを利用した記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24212496A JPH1091490A (ja) | 1996-09-12 | 1996-09-12 | フラッシュメモリを利用した記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091490A true JPH1091490A (ja) | 1998-04-10 |
Family
ID=17084664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24212496A Pending JPH1091490A (ja) | 1996-09-12 | 1996-09-12 | フラッシュメモリを利用した記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048585A (ja) * | 2004-08-09 | 2006-02-16 | Fujitsu Ltd | フラッシュメモリのアクセス方法 |
| JP2008108257A (ja) * | 2006-10-23 | 2008-05-08 | Hewlett-Packard Development Co Lp | 不揮発性記憶装置 |
| US7657702B2 (en) | 2001-01-19 | 2010-02-02 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
-
1996
- 1996-09-12 JP JP24212496A patent/JPH1091490A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7657702B2 (en) | 2001-01-19 | 2010-02-02 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
| US7818490B2 (en) | 2001-01-19 | 2010-10-19 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
| US7970987B2 (en) | 2001-01-19 | 2011-06-28 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
| US8316177B2 (en) | 2001-01-19 | 2012-11-20 | Sandisk Corporation | Partial block data programming and reading operations in a non-volatile memory |
| JP2006048585A (ja) * | 2004-08-09 | 2006-02-16 | Fujitsu Ltd | フラッシュメモリのアクセス方法 |
| JP2008108257A (ja) * | 2006-10-23 | 2008-05-08 | Hewlett-Packard Development Co Lp | 不揮発性記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10078449B2 (en) | Flash memory architecture with separate storage of overhead and user data | |
| US6865658B2 (en) | Nonvolatile data management system using data segments and link information | |
| US5966720A (en) | Flash memory accessed using only the logical address | |
| EP1228510B1 (en) | Space management for managing high capacity nonvolatile memory | |
| JP4399029B2 (ja) | 半導体不揮発性大容量記憶メモリ内の自動摩耗レベリングによるシステム・データ制御の方法およびアーキテクチャ | |
| EP0686976B1 (en) | Data management system for programming-limited type semiconductor memory and IC memory card having the data management system | |
| US6134151A (en) | Space management for managing high capacity nonvolatile memory | |
| US6172906B1 (en) | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices | |
| US7526601B2 (en) | Data rewriting method for flash memory using partial erases | |
| KR20030011230A (ko) | 비휘발성 기억 장치 및 그의 재기입 제어 방법 | |
| JPH07219720A (ja) | 半導体メモリ装置ならびにその制御方法 | |
| US6839798B1 (en) | Flash memory capable of storing frequently rewritten data | |
| US8219739B2 (en) | Read-only optimized flash file system architecture | |
| JP3122222B2 (ja) | メモリカード装置 | |
| KR20020092261A (ko) | 멀티-플레인 구조의 플래시 메모리 관리 방법 | |
| JP2003058417A (ja) | 記憶装置 | |
| JPH07153284A (ja) | 不揮発性半導体記憶装置及びその制御方法 | |
| JP3219699B2 (ja) | 半導体メモリ装置 | |
| JPH1091490A (ja) | フラッシュメモリを利用した記憶装置 | |
| JP4233213B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP2000330850A (ja) | フラッシュメモリ制御方法 | |
| JPH11259357A (ja) | 半導体集積装置及び不揮発性メモリ書き込み方式 | |
| JPH07111092A (ja) | 不揮発性半導体記憶装置の制御方法 | |
| JP2007272657A (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP2001014865A (ja) | フラッシュメモリ、フラッシュメモリ書き換え回数記憶方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |