JPH1091136A - Electronic computer - Google Patents

Abstract

PROBLEM TO BE SOLVED: To enable performing high speed picture data processing inexpensively by using a DRAM array as a system memory (system dynamic RAM) and a display memory and coping with overlapping of memory cycles of two memories by controlling change of priority of a cycle. SOLUTION: This system is provided with a system dynamic RAM 19 having a DRAM array for storing data, and a display memory 5 having a DRAM array storing bit map data for display. And a video system controller 3 generates automatically a refresh cycle required for maintaining data stored inside of the system dynamic RAM 19 and the display memory 5, while changes priority between a cycle of access request of a microprocessor 1 for the system dynamic RAM 19 and the display memory 5 and a cycle of DRAM refresh.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は電子計算機装置（システ
ム）およびこれに類似したものに関し、特に高解像度の
ビデオ表示を実現するための改良されたデータ処理装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electronic computer systems and the like, and more particularly to an improved data processing apparatus for providing high resolution video display.

【０００２】[0002]

【従来の技術】陰極線管等の画面上の画像として電子計
算機（コンピュータ）からの出力を与えることは従来か
ら行われている。この画面は実際上ドット（画素）の集
まりで構成され、したがって画像は、所望の画像を形成
するのに必要なこれらの画素を選択し照射することによ
って形成される。得ようとした画像が数字や他の記号の
単純なパターンにすぎないならば、この画像は比較的少
ない数の画素で実現できる。しかし、（高い解像度をも
った）より複雑な画像を得ようとするならば、かなり多
数の画素をもった画面を選ばなければならない。2. Description of the Related Art Output from a computer as an image on a screen of a cathode ray tube or the like has been conventionally performed. This screen is effectively composed of a collection of dots (pixels), so that an image is formed by selecting and illuminating those pixels necessary to form the desired image. If the image sought is only a simple pattern of numbers or other symbols, the image can be implemented with a relatively small number of pixels. However, if one wants to obtain a more complex image (with higher resolution), one must choose a screen with a fairly large number of pixels.

【０００３】ここで、画像を形成するのに用いられる各
画素はコンピュータの処理部からの別々の出力信号によ
って照射されること、解像度を高めるためにはより多数
の画素を有する画面が必要であることが理解されるべき
である。すなわち、各ビデオデータ信号も画面に転送さ
れる以前に記憶されなければならないから、画像の解像
度を高めるためにも、データ記憶部はこれら全部のデー
タ信号を受信し保持するためのメモリセルの数を対応し
て増加させなければならない。Here, each pixel used to form an image is illuminated by a separate output signal from a processing unit of a computer, and a screen having a larger number of pixels is required to increase the resolution. It should be understood that. That is, since each video data signal must also be stored before being transferred to the screen, in order to increase the resolution of the image, the data storage unit needs a number of memory cells for receiving and holding all these data signals. Must be correspondingly increased.

【０００４】画面上に表示される画像の解像度を高める
目的で多数の画素をもつ別の画面が用いられるとすれ
ば、それだけで装置全体のコストが不釣り合いに増大す
ることはない。しかし、メモリ要素（回路）の大きさ
（容量）は装置のコストの重要なファクタであり、また
提供されている画像の解像度が増大すると記憶部とビデ
オ部の間で全てのデータ信号の完全な転送をなすのに利
用できる時間間隔は実際に減少してしまう。If another screen having a large number of pixels is used in order to increase the resolution of an image displayed on the screen, the cost of the entire apparatus does not increase disproportionately. However, the size (capacity) of the memory elements (circuits) is a significant factor in the cost of the device, and as the resolution of the images provided increases, the completeness of all data signals between the storage and video sections increases. The time interval available to make the transfer actually decreases.

【０００５】これらの欠点を回避、軽減するために多く
の企画、提案がなされた。特に、大容量記憶装置は多数
の入力信号を収容するのに用いることができるが、前述
したように、このような装置はもともと高価で、ホーム
コンピュータ（マイコン）装置（システム）でそれを使
用するとこのようなコンピュータシステムのコストが大
きく増大してしまう。高いデータ速度のために高速アク
セスのできる特製の記憶装置を与える技術を用いること
もできるが、このような装置は低速アクセス記憶装置よ
りなお一層高価である。[0005] Many plans and proposals have been made to avoid or reduce these disadvantages. In particular, mass storage devices can be used to accommodate a large number of input signals, but, as mentioned above, such devices are inherently expensive and can be used in home computer (microcomputer) devices (systems). The cost of such a computer system will increase significantly. Techniques can be used to provide custom storage that can be accessed fast for high data rates, but such devices are even more expensive than slow access storage.

【０００６】別の記憶装置（メモリユニット）を単に付
加するだけでもデータ記憶容量は増大できる。しかし、
これによってシステム全体コストが増大するだけでな
く、各記憶装置は別々の記憶構成要素であるから、画素
にビデオデータを転送するのに要する時間が長くなりが
ちである。The data storage capacity can be increased simply by adding another storage device (memory unit). But,
This not only increases the overall system cost, but also tends to increase the time required to transfer the video data to the pixels since each storage device is a separate storage component.

【０００７】データ記憶装置が複数個の別々のＲＡＭ装
置（チップ）によって構成されるとき生ずる問題の一部
を、それらＲＡＭ装置をシフトレジスタと並列に相互接
続してこれらＲＡＭ装置の全部がアンロードされかつそ
の内容が同時にシフトレジスタに転送されるようにして
軽減することが提案された。次に、シフトレジスタ内の
データは順次適当なビデオデータ転送速度で画素にクロ
ックされる。この技術はデータ転送サイクルを単一のメ
モリチップに対応するサイクルまで減少するには極めて
有益であったが、コスト増大の問題には解決を示してい
ない。さらに、記憶回路は標準的な構造のメモリユニッ
トで構成されるから、記憶装置には元々、画面上の画素
よりも多くのセルが存在し、記憶装置がビデオ部にアン
ロードされるときにはいつでも画像を形成するのに実際
必要なものより多くのセルをアンロードすることが必要
である。Part of the problem that arises when a data storage device is comprised of a plurality of separate RAM devices (chips) is that the RAM devices are interconnected in parallel with shift registers and all of these RAM devices are unloaded. It has been proposed that the contents be transferred to the shift register at the same time and be mitigated. Next, the data in the shift register is sequentially clocked into the pixels at the appropriate video data rate. While this technique has been extremely beneficial in reducing data transfer cycles to those corresponding to a single memory chip, it does not address the problem of increased cost. Furthermore, since the storage circuit is composed of standard-structured memory units, the storage device originally has more cells than the pixels on the screen, and the image is stored whenever the storage device is unloaded to the video unit. It is necessary to unload more cells than is actually needed to form

【０００８】従来の装置（システム）用の制御回路は３
つの別々の制御器すなわち、システムメモリを取扱うも
の、テキスト情報を取扱うもの、図形情報を取扱うもの
を必要とした。これらの従来のシステムはしばしばビデ
オメモリの障害となった。[0008] The control circuit for the conventional device (system) is 3
Two separate controllers were required, one dealing with system memory, one dealing with textual information and one dealing with graphical information. These conventional systems often suffered from video memory failure.

【０００９】ビットマップされたコントローラサブシス
テムの性能が適当な時間内にテキストを扱うのに十分な
程のものならテキストサブシステムが必要となるにすぎ
ない。今日、多くの製品ではテキストとグラフィックス
は１つのサブシステムに結合される。しかし、これらの
システムはシステムメモリのほんの一部と表示メモリと
の間で物理的に分離されたデータバスを持たなければな
らないという欠点がある。主システムメモリの一部が表
示データと共通のメモリスペースを持っている一例で
は、性能にとって重要なルーチンを含むのに用いられる
高速ＯＭに接続された別の分離したデータバスが存在す
る。A text subsystem is only required if the performance of the bitmapped controller subsystem is sufficient to handle the text in a reasonable amount of time. Today, many products combine text and graphics into one subsystem. However, these systems have the disadvantage that they must have a data bus that is physically separated between a small portion of the system memory and the display memory. In one example where part of the main system memory has a common memory space with the display data, there is another separate data bus connected to the high speed OM used to contain performance critical routines.

【００１０】表示装置は大抵、常時表示データでリフレ
ッシュされなければならないという事実のために、表示
メモリの内容を表示装置に連続して転送するという比較
的一定した“バックグラウンド”タスクを行う必要があ
る。通常のＲＡＭを用いるこのバックグラウンドタスク
はそのＲＡＭとの間のデータバスを８５％も独占するこ
とがある。マルチポートビデオＲＡＭ型装置（たとえば
テキサスインスツルメンツ社のＴＭＳ４１６１）では、
表示リフレッシュタスクに必要とされるデータバスの必
要量は３％以下に落とすことができる。他の型式のＲＡ
Ｍを用いると上記の障害が生じる。Due to the fact that display devices must often be refreshed with display data at all times, it is necessary to perform a relatively constant "background" task of continuously transferring the contents of the display memory to the display device. is there. This background task using normal RAM can monopolize the data bus to and from that RAM by as much as 85%. In a multiport video RAM type device (eg, TMS4161 from Texas Instruments),
The required amount of data bus required for the display refresh task can be reduced to 3% or less. Other types of RA
The use of M causes the above-mentioned obstacles.

【００１１】表示データを保持する従来のメモリを用い
るシステムでは、処理装置の主システムメモリのかなり
の部分が表示データバスと同じ物理的データバス上に存
在しないことが必須であって、そうでないとシステムの
性能は大幅に減少してしまうであろう。たとえば、バス
サイクルの８０％が表示リフレッシュに割当てられてい
るバスに処理装置が接続されているとすれば、全体のシ
ステム性能は（アクセスがほんの２０％すなわち１／５
になるために）１／５にも低下するだろう。In systems using conventional memories for holding display data, it is imperative that a significant portion of the main system memory of the processing unit not be on the same physical data bus as the display data bus, or otherwise. System performance will be greatly reduced. For example, if a processing unit is connected to a bus where 80% of the bus cycles are allocated for display refresh, then the overall system performance will be (only 20% access or 1 / 5th access).
Will be reduced to 1/5.

【００１２】表示データに対して従来のメモリを用い
る、現在までの解決方法は（全部ではないにしても）少
なくともかなりの部分でＣＰＵの主システムメモリバス
を表示メモリデータバスから隔離することであった。こ
の隔離によって、処理装置は表示メモリバスの外でより
隔離されたシステムメモリバス上でかなり高速で動作す
ることになる。日本電気株式会社によって製造されたＮ
ＥＣ７２２０を用いるシステムのような場合には、表示
メモリの隔離は、処理装置のそこへのアクセスを非常に
限定されたものにするにすぎない。The solution to date using conventional memory for display data has been to isolate the main system memory bus of the CPU from the display memory data bus, at least to a large extent (if not all). Was. This isolation allows the processing unit to operate at a much higher speed on a more isolated system memory bus outside the display memory bus. N manufactured by NEC Corporation
In some cases, such as a system using EC7220, the isolation of the display memory only makes the access of the processing unit there very limited.

【００１３】[0013]

【発明の概要】本発明は、上述の従来技術の課題のいく
つかを克服し、高速なデータ処理を低コストで可能にす
る電子計算機システムを提供する。即ち本願発明は、デ
ータを記憶するためのＤＲＡＭアレイを有するメモリ
と、表示用ビットマップ・データを記憶するＤＲＡＭア
レイを有する表示メモリと、前記システムメモリに記憶
されたデータを処理し、そお処理デーを前記表示メモリ
に送るホストプロセッサと、前記システムメモリ及び表
示メモリに対するＤＲＡＭリフレッシュの制御を行うと
共に、前記システムメモリ及び表示メモリに対する前記
ホストプロセッサのアクセス要求のサイクルと前記ＤＲ
ＡＭリフレッシュのサイクルとの優先順位を変更する表
示制御装置、を含む電子計算機システムである。この構
成により、低コストのＤＲＡＭアレイをシステムメモリ
及び表示メモリ双方として用い、かつその２つのメモリ
を共通データバスに接続する場合に生じるおそれのある
メモリサイクルの重複をサイクルの優先順位の変更を行
う制御により対応し、高速な画像データ処理を低コスト
で可能にする。SUMMARY OF THE INVENTION The present invention overcomes some of the problems of the prior art described above and provides an electronic computer system that enables high speed data processing at low cost. That is, the present invention provides a memory having a DRAM array for storing data, a display memory having a DRAM array for storing display bitmap data, and processing data stored in the system memory. To the display memory, and a DRAM refresh control for the system memory and the display memory, and a cycle of an access request of the host processor to the system memory and the display memory, and the DR.
An electronic computer system including a display control device that changes the priority of the AM refresh cycle. With this configuration, the priority of the cycles is changed by using a low-cost DRAM array as both the system memory and the display memory, and by duplicating memory cycles that may occur when the two memories are connected to a common data bus. It responds by control and enables high-speed image data processing at low cost.

【００１４】[0014]

【実施例】図１を参照する。図１は本発明によるビデオ
システムコントローラの実施例を示すブロック図であ
る。図１に示されたブロックには、マイクロプロセッサ
１、ビデオシステムコントローラ３、および表示メモリ
（表示マルチポートメモリ）５（これは本発明の譲受人
に譲受されここに参考のために加入されている米国特許
出願第５６７，０４０号に開示されたようなものであ
る）がある。表示メモリ５の出力はシフトレジスタ７に
接続される。そのシフトレジスタ７は双方向データバス
９Ａを介して適当なモニタ（テレビジョン）表示装置
（ＣＲＴモニタ）１１や他の出力装置または入力装置へ
印加するためにデータを任意のデジタル−アナログ（Ｄ
−Ａ）コンバータ９にシフトする。さらに、システムダ
イナミックＲＡＭ１９がマイクロプロセッサ１による処
理のためのデータや命令の記憶のために備えられてい
る。マイクロプロセッサ１は端子１５からのデータ入力
を含み、ビデオシステムコントローラ３、表示メモリ５
およびシステムダイナミックＲＡＭ１９にマイクロプロ
セッサ１を接続する双方向データバス１７にそのデータ
を与える。さらに、マイクロプロセッサ１はビデオシス
テムコントローラ３および第２の端子１９にアドレス情
報を与え、これらは端子１５とともにキーボードのよう
なポート装置および当該システムが用いることのできる
他の周辺装置に接続される。マイクロプロセッサ１はア
ドレスバス２１を介してアドレス情報をビデオシステム
コントローラ３に与える。マイクロプロセッサ１とビデ
オシステムコントローラ３の間のインタフェースの処理
は双方向バス２３によってなされ、それを通って制御信
号が両者の間で転送される。ビデオシステムコントロー
ラ３の出力はアドレスバス２５を介して表示メモリ５お
よびシステムダイナミックＲＡＭ１９にアドレス情報お
よび制御信号の形で与えられる。表示メモリ５とシステ
ムダイナミックＲＡＭ１９の間のデータ転送の制御は制
御バス２７を介してビデオシステムコントローラ３によ
ってなされる。さらに、同期・帰線消去信号が同期線２
９を介してＣＲＴモニタ１１に与えられる。マイクロプ
ロセッサ１は、データバス１７によってそこに与えられ
るか、それ自身の内部メモリに記憶されたプログラム命
令を実行する。これらのプログラム命令に応答して、コ
マンドの形の制御信号およびデータがビデオシステムコ
ントローラ３に送られる。ビデオシステムコントローラ
３は４つの基本的な作用を行う。この４つの作用とは、
(1)マイクロプロセッサ１がシステムダイナミックＲＡ
Ｍ１９および表示メモリ５への事実上無競争のアクセス
をなすことができるようにすること、(2) システムダイ
ナミックＲＡＭ１９および表示メモリ５の内部に記憶さ
れたデータを維持するのに必要なリフレッシュサイクル
を自動的に発生すること、(3) 表示メモリ５、とくにそ
の内部に含まれるシフトレジスタ内に新しいビデオデー
タを周期的にロードするのに必要な表示更新サイクルを
実施すること、(4) ＣＲＴモニタ１１を制御するのに必
要なビデオ同期信号および帰線消去信号を発生するこ
と、である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. FIG. 1 is a block diagram showing an embodiment of a video system controller according to the present invention. The blocks shown in FIG. 1 include a microprocessor 1, a video system controller 3, and a display memory (display multiport memory) 5 (which is assigned to the assignee of the present invention and is incorporated herein by reference. As disclosed in U.S. Patent Application No. 567,040). The output of the display memory 5 is connected to the shift register 7. The shift register 7 transmits the data to an appropriate monitor (television) display device (CRT monitor) 11 or another output device or input device via a bidirectional data bus 9A.
-A) Shift to converter 9. Further, a system dynamic RAM 19 is provided for storing data and instructions for processing by the microprocessor 1. Microprocessor 1 includes a data input from terminal 15, video system controller 3, display memory 5
The data is supplied to a bidirectional data bus 17 connecting the microprocessor 1 to the system dynamic RAM 19. Further, the microprocessor 1 provides address information to the video system controller 3 and the second terminal 19, which are connected with the terminal 15 to a port device such as a keyboard and other peripheral devices that can be used by the system. The microprocessor 1 supplies address information to the video system controller 3 via the address bus 21. The processing of the interface between the microprocessor 1 and the video system controller 3 is performed by a bidirectional bus 23, through which control signals are transferred between the two. The output of the video system controller 3 is provided to the display memory 5 and the system dynamic RAM 19 via the address bus 25 in the form of address information and control signals. The control of data transfer between the display memory 5 and the system dynamic RAM 19 is performed by the video system controller 3 via the control bus 27. Furthermore, the sync / return erase signal is
9 to the CRT monitor 11. Microprocessor 1 executes program instructions provided thereon by data bus 17 or stored in its own internal memory. Control signals and data in the form of commands are sent to video system controller 3 in response to these program instructions. The video system controller 3 performs four basic functions. These four actions are:
(1) The microprocessor 1 has a system dynamic RA
To provide virtually contention-free access to M19 and display memory 5; (2) the refresh cycle required to maintain data stored inside system dynamic RAM 19 and display memory 5; Automatically occurring; (3) performing the display update cycle necessary to periodically load new video data into the display memory 5, especially the shift register contained therein; (4) CRT monitor 11 to generate a video synchronizing signal and a blanking signal necessary to control the signal.

【００１５】表示メモリ５はＣＲＴモニタ１１用のどん
な画面表示も収容するに十分なセルを有するビットマッ
プＲＡＭユニット（チップ）を含み、さらに、表示メモ
リ５内の別々の事前選択された列のセルに対応する位置
に複数個のタップを有する直列シフトレジスタを含む。
さらに、問題のビットを含むそのシフトレジスタの一部
だけをアンロードするためにタップを選択するための設
備がなされ、それによってそのシフトレジスタの使用さ
れない部分を効果的に除外でき、問題となっているデー
タをＣＲＴモニタ１１に転送する時間が減少される。任
意の高速シフトレジスタ７は導体３１を介して表示メモ
リ５の内部シフトレジスタポートにインタフェースさ
れ、任意のＤ−Ａビデオ変換器９または他の出力装置、
入力装置にデータをシフトする。ＣＲＴモニタ１１は、
ビデオシステムコントローラ３（これは任意のシフトレ
ジスタ７およびＤ−Ａビデオ変換器９を介した表示メモ
リ５からＣＲＴモニタ１１へのデータ転送を処理する）
の制御の下にデータバス１７を介してマイクロプロセッ
サ１から与えられた情報を表示する。システムに対する
タイミングはシステムクロック３３によって与えられ、
それはシステム、特にビデオシステムコントローラ３、
表示メモリ５およびシフトレジスタ７にシフト、ロード
クロックを与える。The display memory 5 includes a bitmap RAM unit (chip) having enough cells to accommodate any screen display for the CRT monitor 11, and further includes a separate preselected column of cells in the display memory 5. , A serial shift register having a plurality of taps at positions corresponding to.
In addition, provisions are made for selecting taps to unload only the portion of the shift register that contains the bit in question, thereby effectively eliminating unused portions of the shift register, thus creating a problem. The time required to transfer existing data to the CRT monitor 11 is reduced. The optional high speed shift register 7 is interfaced via a conductor 31 to the internal shift register port of the display memory 5 and includes an optional DA video converter 9 or other output device
Shift data to input device. The CRT monitor 11
Video system controller 3 (which processes data transfer from display memory 5 to CRT monitor 11 via optional shift register 7 and DA video converter 9)
The information provided from the microprocessor 1 via the data bus 17 is displayed under the control of. The timing for the system is given by the system clock 33,
It is the system, especially the video system controller 3,
A shift and load clock are applied to the display memory 5 and the shift register 7.

【００１６】図２を説明する。図２は図１のビデオシス
テムコントローラ３の機能ブロック図を示す。図２にお
いて、マルチプレクサ４９は、表示メモリ５のメモリセ
ルをリフレッシュするのに用いられるリフレッシュアド
レスカウンタからと、Ｘ−Ｙアドレスレジスタ４３から
と、そして制御ビデオ内部レジスタ３９からのシフトレ
ジスタアドレスと同様に、アドレスバス２１経由でのマ
イクロプロセッサ１からのアドレスを受ける。これらの
アドレスは表示メモリ５やシステムＤＲＡＭ１９に対し
て必要な列アドレスの９ビット行に変換される。マイク
ロプロセッサ１によって与えられるアドレスは２つのグ
ループに分けられる。すなわちＲＡ０〜ＲＡ８はデータ
バス２１Ｒを介して行アドレスラッチ４７に与えられる
行アドレスビットであり、ＣＡ０〜ＣＡ８はデータバス
２１Ｃを介して列アドレスラッチ４１に与えられる列ア
ドレスビットである。無論、簡略記号ＣＡは列アドレス
ビットを表わす。アービタ作動可能論理３７は、データ
バス２３を介して運ばれる制御信号の一部としてマイク
ロプロセッサ１に作動可能／保留信号を与えるととも
に、マルチプレクサ４９およびデータバス２５によって
表示メモリ５に与えられるアドレス源を決定する。マル
チプレクサ４９およびそれにともなう行列アドレスのマ
ルチプレクシングを制御するのに用いられる制御信号
は、メモリアドレスを表わすＭＡ０〜ＭＡ８の形でデー
タバス２５で出力されるときメモリサイクル発生器３５
によって発生される。マイクロプロセッサ１からの行ア
ドレス入力および列アドレス入力はそれぞれ、表示メモ
リ５にマルチプレクシングされる前に制御信号“ＡＬ
Ｅ”の立下り端によって行アドレスラッチ４７および列
アドレスラッチ４１に保持される。Ｘ−Ｙアドレスレジ
スタ４３および制御・ビデオ内部レジスタ３９はマイク
ロプロセッサ１によって直接アクセス可能なプログラム
可能レジスタである。Referring to FIG. FIG. 2 shows a functional block diagram of the video system controller 3 of FIG. In FIG. 2, multiplexer 49 includes a shift register address from a refresh address counter used to refresh the memory cells of display memory 5, from an XY address register 43, and from a control video internal register 39. , Receives an address from the microprocessor 1 via the address bus 21. These addresses are converted into 9-bit rows of column addresses necessary for the display memory 5 and the system DRAM 19. The addresses provided by the microprocessor 1 are divided into two groups. That is, RA0 to RA8 are row address bits applied to row address latch 47 via data bus 21R, and CA0 to CA8 are column address bits applied to column address latch 41 via data bus 21C. Of course, the abbreviation CA indicates a column address bit. The arbiter enable logic 37 provides an enable / hold signal to the microprocessor 1 as part of the control signal carried over the data bus 23, and also provides an address source provided to the display memory 5 by the multiplexer 49 and the data bus 25. decide. The control signal used to control the multiplexing of the multiplexer 49 and the associated matrix address is output from the data bus 25 in the form of MA0-MA8 representing the memory address.
Generated by Each of the row address input and the column address input from the microprocessor 1 is controlled by the control signal “AL” before being multiplexed into the display memory 5.
The falling edge of E "is held in row address latch 47 and column address latch 41. XY address register 43 and control and video internal register 39 are programmable registers that can be directly accessed by microprocessor 1.

【００１７】図２の実施例のデータバス１７はほんの８
ビット幅で、Ｘ−Ｙアドレスレジスタ４３、制御・ビデ
オレジスタ３９の各レジスタは１６ビット幅である。結
局、マイクロプロセッサ１はレジスタの上位ビットおよ
び下位ビットを別々のサイクルでアクセスする。アドレ
スバス２１Ｃの一部である列アドレスビット線に入力さ
れたビット値はレジスタの上位バイト、下位バイトのど
ちらがアドレス指定されるかを決定する。内部レジスタ
のアクセスは、サイクルの最初に機能選択線ＦＳ０〜Ｆ
Ｓ２によって指定される適当な機能コード選択を設定す
ることによって可能である。レジスタ（図２の実施例で
は全部で１８個まで）のうちの１つを選択することは、
マイクロプロセッサ１によるアクセスの間にアクセスバ
ス２１Ｃの一部であるデータ線ＣＡ６〜ＣＡ２上の５ビ
ットコード入力によって決定される。ＣＡ１上の入力値
はレジスタの上位バイトまたは下位バイトを選択する。
読出し書込み線の状態、すなわち、データバス２３上に
存在する制御線である列アドレス使用可能下位バイト、
ＣＥＬが低くなる以前およびその間有効でなければなら
ないＲ／Ｗ入力はレジスタアクセスが読取りであるか書
込みであるかを決定する。制御・ビデオ内部レジスタは
ビデオタイミングレジスタ、表示更新レジスタおよび制
御レジスタを含む。ビデオタイミングレジスタは図１の
ＣＲＴモニタ１１を制御するのに必要な水平、垂直同期
信号および帰線消去信号を発生するためにプログラムさ
れる。これらのレジスタにロードされる値はＣＲＴモニ
タ１１の特別の表示解像度よびタイミング条件に合うよ
うに特注される。インターレース走査モード、非インタ
ーレース走査モードとも利用可能である。ビデオシステ
ムコントローラは、表示メモリ５内に発生する図形画像
が外部のビデオ信号に重ねられなければならない適用分
解を外部的に発生する同期信号に限定するためにプログ
ラムできる。The data bus 17 of the embodiment of FIG.
Each register of the XY address register 43 and the control / video register 39 has a bit width of 16 bits. As a result, the microprocessor 1 accesses the upper and lower bits of the register in separate cycles. The bit value input to the column address bit line, which is part of the address bus 21C, determines whether the upper byte or the lower byte of the register is addressed. Access to the internal register is performed at the beginning of the cycle by selecting
This is possible by setting an appropriate function code selection specified by S2. Selecting one of the registers (up to a total of 18 in the embodiment of FIG. 2)
It is determined by a 5-bit code input on data lines CA6 to CA2 which are part of access bus 21C during access by microprocessor 1. The input value on CA1 selects the upper byte or the lower byte of the register.
The state of the read / write line, that is, the column address usable lower byte which is a control line existing on the data bus 23,
The R / W input, which must be valid before and during the low of CEL, determines whether the register access is a read or a write. The control / video internal registers include a video timing register, a display update register, and a control register. The video timing register is programmed to generate the horizontal and vertical synchronization signals and the blanking signal required to control the CRT monitor 11 of FIG. The values loaded into these registers are customized to meet the particular display resolution and timing requirements of CRT monitor 11. Both the interlaced scanning mode and the non-interlaced scanning mode can be used. The video system controller can be programmed to limit the application decomposition in which the graphic image generated in the display memory 5 must be superimposed on the external video signal to the externally generated synchronization signal.

【００１８】表示更新レジスタが要求されるのはビデオ
システムコントローラ３がビデオ表示を周期的にリフレ
ッシュするのに必要な表示更新サイクルを発生するから
である。表示更新レジスタは各表示更新サイクルの間表
示メモリ５への行、タップ点アドレスを保持する。表示
更新サイクルは、メモリシステムの各表示メモリ５内で
メモリセルアレイとシフトレジスタの間で２５６ビット
のデータを転送する特別の形式の表示メモリ５のアクセ
スである。図形表示の適用では表示更新サイクルは水平
帰線消去の間に起こり、シフトレジスタをメモリセルア
レイからの新しいデータロードでロードする。The display update register is required because the video system controller 3 generates the display update cycle necessary to periodically refresh the video display. The display update register holds the row to the display memory 5 and the tap point address during each display update cycle. The display update cycle is a special type of display memory 5 access for transferring 256 bits of data between the memory cell array and the shift register in each display memory 5 of the memory system. In a graphical display application, the display update cycle occurs during horizontal blanking and loads the shift register with a new data load from the memory cell array.

【００１９】次の能動水平走査の間、表示メモリ５内の
シフトレジスタの内容は直列の外パッドからクロック信
号が供給され、ＣＲＴモニタ１１上に表示される。ビデ
オシステムコントローラ３は反対の方向で、すなわちシ
フトレジスタからメモリセルアレイへデータを転送する
ためにプログラムできる（メモリセルアレイは全部が表
示メモリ５内に含まれている）。この動作モードは、外
部的に発生し、次に先行する能動水平走査の間に直列入
力を介してシフトレジスタ内にクロック入力される画像
を捕えるのに便利である。During the next active horizontal scanning, the contents of the shift register in the display memory 5 are displayed on the CRT monitor 11 by supplying a clock signal from an external pad in series. The video system controller 3 can be programmed to transfer data in the opposite direction, ie from the shift register to the memory cell array (the memory cell array is entirely contained in the display memory 5). This mode of operation is convenient for capturing images generated externally and then clocked into the shift register via the serial input during the preceding active horizontal scan.

【００２０】表示制御レジスタは画面の左上に表示され
る表示メモリ５内の位置に対応する出発表示アドレスを
含む。表示アドレスが表示更新サイクルの間に増大され
る量もプログラム可能である。これらのプログラム可能
な特性は、(1) 連続した表示更新サイクル間の走査線の
数を特定すること、(2) データ転送の方向（読出しまた
は書込み）を特定すること、(3) 入力または出力となる
べき水平同期(Hsync)線および垂直同期(Vsync) 線を特
定すること、(4) インターレースビデオ、非インターレ
ースビデオのいずれかを選択すること、を含む。これら
の特性は制御レジスタおよびビデオタイミングレジスタ
にロードされた値によって制御される。図２のブロック
図で示された実施例には２つの制御レジスタがあり、こ
れらのレジスタは、前述したビデオシステムコントロー
ラ３によって支援される種々動作モードを含む多数のプ
ログラム可能な特性の特定を制御する。各能動レジスタ
はマイクロプロセッサ１で読出し、書込みとも可能であ
る。このレジスタのブロックには読出すことはできるが
書込むことはできない状態レジスタも含まれている。The display control register contains a starting display address corresponding to a position in the display memory 5 displayed at the upper left of the screen. The amount by which the display address is increased during the display update cycle is also programmable. These programmable features include (1) specify the number of scan lines between successive display update cycles, (2) specify the direction of data transfer (read or write), (3) input or output And (4) selecting either interlaced video or non-interlaced video to identify a horizontal sync (Hsync) line and a vertical sync (Vsync) line to be performed. These characteristics are controlled by values loaded into the control register and the video timing register. In the embodiment shown in the block diagram of FIG. 2, there are two control registers which control the identification of a number of programmable characteristics, including the various operating modes supported by the video system controller 3 described above. I do. Each active register can be read and written by the microprocessor 1. This block of registers also includes a status register that can be read but not written.

【００２１】状態レジスタは３つのアクティブ（稼働
中）ビットを含む。その１つは画面上の特定の水平走査
がいつ表示されたかを示す。他の２つの状態ビットはエ
ラー条件を示す。つまり、一方はＤＲＡＭリフレッシュ
サイクルに対する保留要求がどの位長くロックアウトさ
れていたかを示し、他方は表示更新サイクルに対する保
留要求がどの位長くブロックされていたかを示す。使用
可能化されると、これらの状態条件によって割込要求が
マイクロプロセッサ１に送られる。The status register contains three active bits. One shows when a particular horizontal scan on the screen was displayed. The other two status bits indicate an error condition. That is, one shows how long the pending request for the DRAM refresh cycle has been locked out, and the other shows how long the pending request for the display update cycle has been blocked. When enabled, these state conditions cause an interrupt request to be sent to the microprocessor 1.

【００２２】Ｘ−Ｙアドレスレジスタ４３は表示モニタ
１１によって表示されている図形画面上のある位置の
Ｘ，Ｙ座標の連結を表わすＸ−Ｙアドレスを維持する。
ビデオシステムコントローラ３はマイクロプロセッサ１
によって与えられるアドレスの代わりに内部的な２０ビ
ットＸ−Ｙアドレスを与えるよう設計することができ
る。この特徴は特定プロセッサのアドレス範囲を広げる
のに役立つ。マイクロプロセッサ１が画面上のどの画素
にも直接アクセスできる程の十分なアドレス範囲をもつ
場合でも、アクセス間のＸ−Ｙアドレスのハードウエア
による更新はマイクロプロセッサ１のソフトウエアでな
される同じ作用よりも効果的になりそうである。アドレ
スのＸ−Ｙ部は、Ｘ−Ｙアドレス４３の各アクセスの間
にマイクロプロセッサ１によって与えられる入力ＣＡ４
〜ＣＡ１の制御の下に、独立して増加、減少またはクリ
アすることができる。増加が生じて、続いて次のＸ−Ｙ
アドレスのＸ−Ｙアドレスレジスタ４３への転送の準備
のためのアクセスが完了する。ビデオシステムコントロ
ーラのＸ−Ｙアドレス指定機構によって、線画やカスタ
ム文字描画ルーチンのような内部アルゴリズムがハード
ウエア支援速度で画面上の一連の隣接画素にアクセスで
きるようになる。The XY address register 43 maintains an XY address representing the connection of the X and Y coordinates at a certain position on the graphic screen displayed by the display monitor 11.
The video system controller 3 is a microprocessor 1
Can be designed to provide an internal 20-bit XY address instead of the address given by This feature helps to increase the address range of a particular processor. Even if the microprocessor 1 has a sufficient address range to directly access any pixel on the screen, the hardware update of the XY address between accesses is less than the same effect performed by the microprocessor 1 software. It seems to be effective. The XY part of the address is provided by the input CA4 provided by the microprocessor 1 during each access of the XY address 43.
Under control of ~ CA1, it can be independently increased, decreased or cleared. An increase occurs, followed by the next XY
The access for preparing the transfer of the address to the XY address register 43 is completed. The XY addressing mechanism of the video system controller allows internal algorithms, such as line drawings and custom character drawing routines, to access a series of adjacent pixels on the screen at hardware-assisted speed.

【００２３】アービタ３７はメモリおよびレジスタアク
セスサイクルに対する要求を発生する責任を有する。１
個以上の要求が未解決である場合アービタは、完了した
要求の相対的な優先順位に基づいて次にどの要求が発生
されるべきかを決定することができる。表示更新サイク
ルおよびＤＲＡＭリフレッシュサイクルは、利用できる
メモリサイクル（サイクルタイム）の２％以下を通常用
いてビデオシステムコントローラ３によって内部的に発
生されるので、アービタはメモリ・レジスタアクセスに
対するマイクロプロセッサからの要求を即座に許可しそ
うである。しかし、表示メモリ５のリフレッシュ要求が
しばらくの間未解決であったとすれば、その優先順位
は、メモリデータが失われる以前にリフレッシュサイク
ルが起こるように増大される。アービタはＲＤＹ／ＨＯ
ＬＤ（作動可能／保留）信号によってマイクロプロセッ
サ１をチェック状態に保持する。The arbiter 37 is responsible for generating requests for memory and register access cycles. 1
If more than one request is outstanding, the arbiter can determine which request should be raised next based on the relative priority of completed requests. Since the display update cycle and the DRAM refresh cycle are internally generated by the video system controller 3 typically using less than 2% of the available memory cycle (cycle time), the arbiter requests the memory register access from the microprocessor. Is likely to be granted immediately. However, if the refresh request for the display memory 5 has been outstanding for some time, its priority is increased so that a refresh cycle occurs before the memory data is lost. Arbiter is RDY / HO
The microprocessor 1 is kept in a check state by an LD (ready / hold) signal.

【００２４】メモリサイクル発生器３５はアービタ／作
動可能論理３７によってそこに割当てられたメモリサイ
クルを実施することができる。メモリサイクル発生器は
マルチプレクサ４９を制御し、メモリサイクルの間制御
信号およびアドレスに対するタイミングを発生する。さ
らに、このメモリサイクル発生器３５は、マイクロプロ
セッサ−ダイレクトメモリアクセス、Ｘ−Ｙアドレス指
定、表示更新、表示メモリ５およびシステムダイナミッ
クＲＡＭ１９のリフレッシュ、シフトレジスタ読出しサ
イクル、シフトレジスタ書込みサイクルを実行すること
ができる。The memory cycle generator 35 can perform the memory cycle assigned thereto by the arbiter / ready logic 37. The memory cycle generator controls the multiplexer 49 to generate timing for control signals and addresses during the memory cycle. Further, the memory cycle generator 35 can execute microprocessor-direct memory access, XY addressing, display update, refresh of the display memory 5 and the system dynamic RAM 19, shift register read cycle, and shift register write cycle. it can.

【００２５】ビデオシステムコントローラ３は等間隔で
表示メモリ５およびシステムＤＲＡＭにリフレッシュサ
イクルを実施できる。リフレッシュアドレスカウンタ４
５はリフレッシュサイクルの間９ビット行アドレスを発
生する。それはリフレッシュカウンタ４５内に含まれ
て、１本の走査線毎のリフレッシュサイクルの数を決定
する。この転送のタイミングは図１０５に示されてい
る。The video system controller 3 can execute refresh cycles on the display memory 5 and the system DRAM at regular intervals. Refresh address counter 4
5 generates a 9-bit row address during a refresh cycle. It is included in the refresh counter 45 to determine the number of refresh cycles per scan line. The timing of this transfer is shown in FIG.

【００２６】リフレッシュアドレスカウンタ４５内のリ
フレッシュアドレスレジスタはマイクロプロセッサ１に
アクセスできず、現在の行アドレスを維持し、各メモリ
リフレッシュサイクルに続いて増大される。The refresh address register in refresh address counter 45 has no access to microprocessor 1, maintains the current row address, and is incremented following each memory refresh cycle.

【００２７】リフレッシュサイクルの使用可能化および
リフレッシュサイクル周波数は制御レジスタ３９Ｃ内の
３つの制御レジスタビットによって決定される。The enabling of the refresh cycle and the refresh cycle frequency are determined by three control register bits in control register 39C.

【００２８】ＣＲＴコントローラ５１は４ビット走査線
カウンタを含んでいて、それは連続した表示更新サイク
ルの間にＣＲＴモニタ１１に出力された能動水平線の数
をカウントするのに用いられる。１〜１６のうちのどの
数の走査線も特定できる。たとえば、各表示更新サイク
ルが２つの完全な走査線に対して表示メモリ５のビデオ
シフトレジスタを動作させるに十分なデータを転送する
システムにおいては、表示更新サイクルは他の全ての走
査線の最初でのみ要求されるにすぎない。CRT controller 51 includes a 4-bit scan line counter, which is used to count the number of active horizontal lines output to CRT monitor 11 during successive display update cycles. Any number of scan lines from 1 to 16 can be specified. For example, in a system where each display update cycle transfers enough data to operate the video shift register of display memory 5 for two complete scan lines, the display update cycle may be at the beginning of every other scan line. Only required.

【００２９】図１０５はＣＲＴモニタ１１上の４本の連
続した走査線を示しており、種々のビデオシステムコン
トローラ３の作業が生じる位置を参照するために用いら
れる。線分９０１Ａ〜９０１Ｄは各水平走査線の活動状
態部分を表わす。区間９０２Ａ〜９０２Ｄは各水平走査
線の消去部を示す。マイクロプロセッサ１はいつでもメ
モリアクセスを要求できるが、ビデオシステムコントロ
ーラ３はそのアクセスを許可し、その内部の仲裁論理に
基づいてメモリサイクルを実施する。ラスタの間の特定
の時期に２つの種類のサイクルがビデオシステムコント
ローラによって発生される。図１０５において９０２
Ａ、９０２Ｂ、９０２Ｃ、９０２Ｄと記号が付された間
隔の間に、ビデオシステムコントローラ３はシフトレジ
スタリロード(reload)サイクルとしても公知の表示更新
サイクルを実施する。これによって、シフトレジスタ転
送がビデオメモリ５内で起こるが、これは次の走査線上
で表示されるべきデータである。区間９０１Ａ〜９０１
Ｄの始まりは水平帰線消去区間の終わりを表わす。この
時点で、ビデオシステムコントローラ３はそのシステム
の全てのメモリに対しリフレッシュサイクルを開始す
る。各走査線の時点９０３Ａ〜９０３Ｄに至るまで、マ
イクロプロセッサ１が要求したメモリアクセスサイクル
は内部的に要求されたリフレッシュサイクルに対し優先
順位が付与される。９０３Ａ〜９０３Ｄで表わされたア
クティブ走査線の途中では、リフレッシュサイクルはマ
イクロプロセッサが要求するサイクルに対し優先順位が
与えられる。表示更新サイクルはマイクロプロセッサが
要求するサイクルに対して常に優先的順位が与えられ
る。FIG. 105 shows four consecutive scan lines on the CRT monitor 11, which are used to refer to the locations where various video system controller 3 operations occur. Line segments 901A-901D represent the active portion of each horizontal scan line. Sections 902A to 902D indicate the erasing units of each horizontal scanning line. The microprocessor 1 can request a memory access at any time, but the video system controller 3 grants the access and performs a memory cycle based on its internal arbitration logic. At certain times during the raster, two types of cycles are generated by the video system controller. In FIG.
During the intervals labeled A, 902B, 902C, 902D, video system controller 3 performs a display update cycle, also known as a shift register reload cycle. This causes a shift register transfer to occur in the video memory 5, which is the data to be displayed on the next scan line. Sections 901A to 901
The beginning of D represents the end of the horizontal blanking interval. At this point, video system controller 3 initiates a refresh cycle for all memories in the system. Until the time points 903A to 903D of each scanning line, the memory access cycle requested by the microprocessor 1 is given priority over the refresh cycle requested internally. In the middle of the active scan lines 903A-903D, refresh cycles are given priority over cycles requested by the microprocessor. The display update cycle is always given priority over the cycle requested by the microprocessor.

【００３０】図３〜図９を説明する。図３〜図９は図２
の機能ブロックを複数の電界効果トランジスタをもった
単一の金属酸化物シリコンチップ上に実現するために用
いられた回路ブロックの配線図である。3 to 9 will be described. 3 to 9 show FIG.
FIG. 3 is a wiring diagram of a circuit block used to implement the functional block on a single metal oxide silicon chip having a plurality of field effect transistors.

【００３１】システム５３はメモリサイクル発生器３
５、図２の制御・ビデオ内部レジスタ３９の一部である
レジスタ３９Ａ、マルチプレクサ４９、リフレッシュカ
ウンタ４５およびアービタ／作動可能論理３７を含む。
ビデオブロック５７はビデオ内部レジスタ３９Ｃととも
にＣＲＴコントローラの作用を行う。Ｘ−Ｙ論理ブロッ
ク４３は図２のＸ−Ｙレジスタ４３に対応する。ＦＳデ
コード論理６３は行アドレスラッチ４１、列アドレスラ
ッチ４７を含むだけでなく、機能選択入力信号ＦＳ（２
−０）をデコードする機能選択デコード論理を含む。図
２の制御・ビデオ内部レジスタ３９の一部であるＣＡ−
デコード論理５５は列アドレスラッチ４１に結合したデ
コード回路を含む。残りの制御レジスタは図３〜図９の
制御レジスタブロック３９Ｃ内に含まれる。入力ピン５
９およびデータ状態６１は入力論理を含んで、マイクロ
プロセッサ１、表示メモリ５およびシステムＤＲＡＭ１
９相互間の双方向転送を実現するのに必要な制御信号を
与えるとともに図１のマイクロプロセッサ１に状態を与
える。The system 53 includes the memory cycle generator 3
5, including register 39A which is part of control and video internal register 39 of FIG. 2, multiplexer 49, refresh counter 45 and arbiter / enable logic 37.
The video block 57 operates as a CRT controller together with the video internal register 39C. The XY logic block 43 corresponds to the XY register 43 in FIG. The FS decode logic 63 not only includes the row address latch 41 and the column address latch 47, but also includes a function selection input signal FS (2
−0) is included. CA- which is a part of the control / video internal register 39 shown in FIG.
Decode logic 55 includes a decode circuit coupled to column address latch 41. The remaining control registers are included in the control register block 39C of FIGS. Input pin 5
9 and data state 61 include input logic, microprocessor 1, display memory 5 and system DRAM 1
Control signals necessary for realizing bidirectional transfer between the microprocessor 9 and the microprocessor 1 shown in FIG.

【００３２】表１は図３〜図９に示されている別々の信
号を表わすのに用いられた簡略記号の定義を示す。Table 1 shows the definitions of the abbreviations used to represent the separate signals shown in FIGS.

【００３３】[0033]

【表１】 [Table 1]

【００３４】図１０〜図１５において、システム５３は
メモリサイクル発生器３５を実現する論理を含む。これ
は、いくつかの論理構成要素に分割される。この中には
次のものが含まれる。すなわち、行アドレス選択動作を
デコードする行アドレス選択（ＲＡＳ）デコード論理６
５、サイクル発生器６７によって与えられるメモリを介
したデータローディングを制御するメモリピン６９、マ
イクロプロセッサ１と表示メモリ５またはシステムＤＲ
ＡＭ１９の間のデータ転送を処理するためにメモリサイ
クルを発生するサイクル発生器６７、およびビデオシス
テムコントローラ３によって用いられる内部制御信号を
発生するコントローラ７１、である。さらに、アービタ
作動可能論理３７がリフレッシュアドレスカウンタ４５
とともにこのシステムブロック図に含まれる。Referring to FIGS. 10-15, system 53 includes logic to implement memory cycle generator 35. It is divided into several logical components. This includes: That is, row address select (RAS) decode logic 6 for decoding a row address select operation
5, memory pins 69 for controlling data loading through memory provided by cycle generator 67, microprocessor 1 and display memory 5 or system DR.
A cycle generator 67 for generating a memory cycle for processing data transfer between the AM 19, and a controller 71 for generating internal control signals used by the video system controller 3. In addition, the arbiter enable logic 37 is used for refresh address counter 45.
Are included in this system block diagram.

【００３５】図１６は図３〜図９のビデオブロック５７
の配線図であって、ＣＲＴ論理７３を含むＣＲＴコント
ローラ５１を有している。ＣＲＴ論理７３は帰線消去お
よび水平、垂直同期信号のようなＣＲＴ信号を発生し、
これらの信号をＣＲＴモニタ１１に受入れ可能な電圧、
電流レベルの信号に変換するビデオピン７５に与える。
前述したように、好適実施例における表示メモリ５はマ
イクロプロセッサ１が直接に書込むことのできるシフト
レジスタを組込んでいる。シフトレジスタへのデータ転
送の制御はビデオブロック５７の一部であるＳＲ論理７
３によってなされる。FIG. 16 shows the video block 57 of FIGS.
And a CRT controller 51 including a CRT logic 73. CRT logic 73 generates CRT signals such as blanking and horizontal and vertical synchronization signals,
These signals can be received by the CRT monitor 11 at a voltage
The signal is supplied to a video pin 75 which converts the signal into a current level signal.
As described above, the display memory 5 in the preferred embodiment incorporates a shift register that the microprocessor 1 can write directly to. The control of the data transfer to the shift register is controlled by the SR logic 7 which is a part of the video block 57.
3 done.

【００３６】図１７は図３〜図９のＤＡ−ＳＴブロック
６１の配線図である。このＤＡ−ＳＴブロック６１はデ
ータを受け入れ、それをビデオシステムコントローラ３
に受入れられる論理レベルに変換するデータピン８３を
含む。さらに、マイクロプロセッサ１、表示メモリ５お
よびシステムメモリ１９に対するインタフェースの一部
として、状態が状態ブロック８１として備えられてい
る。FIG. 17 is a wiring diagram of the DA-ST block 61 shown in FIGS. This DA-ST block 61 receives the data and sends it to the video system controller 3.
And a data pin 83 for converting to a logic level acceptable to In addition, states are provided as state blocks 81 as part of the interface to the microprocessor 1, the display memory 5 and the system memory 19.

【００３７】図１８〜図２４は図１６のＣＲＴブロック
７３の配線図を示す。ＣＲＴブロック７３は垂直生後論
理９７、水平制御論理９５、水平カウンタ９３および垂
直カウンタ９９を含む。さらに、ＤＡ−ＳＴブロック６
１によってビデオブロック５７に与えられる８ビットデ
ータパッド１８を介してマイクロプロセッサ１によって
書込んだり読出したりすることのできる９個のプログラ
マブルレジスタ３１３が備えられている。FIGS. 18 to 24 show wiring diagrams of the CRT block 73 of FIG. CRT block 73 includes vertical birth logic 97, horizontal control logic 95, horizontal counter 93, and vertical counter 99. Further, DA-ST block 6
There are nine programmable registers 313 that can be written and read by the microprocessor 1 via the 8-bit data pad 18 provided to the video block 57 by 1.

【００３８】図１８〜図２４に示された実施例で各レジ
スタは１２ビット幅を有している。マイクロプロセッサ
１は特別の読取り、書込みサイクルによってビデオシス
テムコントローラ３の他の領域はもちろんＣＲＴブロッ
ク７３内のプログラマブルレジスタにアクセスする。レ
ジスタアクセスサイクルは機能選択入力ＦＳ２〜ＦＳ０
を２つの３ビットコードの１つ、０００か０１０に設定
することによって選択される。ビデオシステムコントロ
ーラ３には１８個のプログラマブルレジスタが備えら
れ、ＣＲＴブロックにはそのうち９個だけが備えられて
いるが、ここに述べられる情報は１８個全部のプログラ
マブルレジスタに適用できる。１８個のレジスタの１つ
は列アドレス入力ＣＡ６〜ＣＡ２の５ビットレジスタア
ドレスによって選択される。２進コード０００００〜１
０００１が有効なレジスタアドレスである。コード１０
０１０〜１１１１１は保留しておく。選択されたレジス
タの上位バイトまたは下位バイトはＣＡ１の値入力によ
って選択される。ＣＡ１がゼロの場合、下位バイトが選
択され、１の場合上位バイトが選択される。In the embodiment shown in FIGS. 18 to 24, each register has a 12-bit width. The microprocessor 1 accesses the programmable registers in the CRT block 73 as well as other areas of the video system controller 3 by special read and write cycles. The register access cycle consists of the function selection inputs FS2 to FS0
Is set to one of two 3-bit codes, 000 or 010. Although the video system controller 3 has 18 programmable registers and the CRT block has only 9 of them, the information described here is applicable to all 18 programmable registers. One of the 18 registers is selected by the 5-bit register address of column address inputs CA6-CA2. Binary code 00000-1
0001 is a valid register address. Code 10
010 to 11111 are reserved. The upper byte or lower byte of the selected register is selected by the value input of CA1. If CA1 is zero, the lower byte is selected; if it is 1, the upper byte is selected.

【００３９】図１８〜図２４において、ＣＲＴブロック
７３によって表わされた論理はＣＲＴモニタ１１を制御
するのに必要な水平同期、垂直同期、帰線消去出力を発
生する。これらの信号はＨＳＹＮＣ−ＶＳＹＮＣ−ＢＬ
ＡＮＫの系列で出力される。ビデオシステムコントロー
ラは、所望の応用のために選択された特別のＣＲＴモニ
タ１１および画面解像度の適した同期、帰線消去信号を
与えるためにプログラムすることができる。さらに、ビ
デオシステムコントローラ３は、線２３上にあるＩＮＴ
Ｖ信号の制御によって割込み、ＩＮＴ−をそのアクティ
ブローレベルに駆動することによって水平走査線のいず
れでもその最後においてマイクロプロセッサ１に割込み
を行うようプログラムすることができる。これらの信号
はマイクロプロセッサ１によってＣＲＴブロック７３の
９個のレジスタにロードされたパラメータによってプロ
グラムされる。In FIGS. 18-24, the logic represented by CRT block 73 generates the horizontal sync, vertical sync, and blanking outputs required to control CRT monitor 11. These signals are HSYNC-VSYNC-BL
Output in ANK series. The video system controller can be programmed to provide the appropriate CRT monitor 11 and the appropriate sync, blanking signal of the screen resolution selected for the desired application. Further, the video system controller 3 determines that the INT
By controlling the V signal, an interrupt can be programmed to interrupt the microprocessor 1 at the end of any of the horizontal scan lines by driving INT- to its active low level. These signals are programmed by the parameters loaded by microprocessor 1 into the nine registers of CRT block 73.

【００４０】これらのレジスタは水平終了同期レジスタ
８９（ＨＥＳＹＮＣ）、水平終了帰線消去レジスタ８７
（ＨＥＢＬＮＫ）、水平開始帰線消去レジスタ８５（Ｈ
ＳＢＬＮＫ）、水平合計レジスタ９１（ＨＴＯＴＡ
Ｌ）、垂直終了同期レジスタ１０９（ＶＥＳＹＮＣ）、
垂直終了帰線消去レジスタ１０３（ＶＥＢＬＮＫ）、垂
直開始帰線消去レジスタ１０５（ＶＳＢＬＮＫ）、垂直
合計レジスタ１０１（ＶＴＯＴＡＬ）および垂直割込み
レジスタ１０７（ＶＩＮＴ）からなる。２つの付加的な
レジスタすなわち水平カウンタ９３および垂直カウンタ
９９はビデオタイミング信号を発生する際用いられる。These registers are a horizontal end synchronization register 89 (HESYNC), a horizontal end blanking register 87
(HEBLNK), horizontal start blanking erase register 85 (H
SBLNK), horizontal sum register 91 (HTOTA
L), vertical end synchronization register 109 (VESYNC),
It comprises a vertical end blanking register 103 (VEBLNK), a vertical start blanking register 105 (VSBLNK), a vertical sum register 101 (VTOTAL), and a vertical interrupt register 107 (VINT). Two additional registers, horizontal counter 93 and vertical counter 99, are used in generating the video timing signal.

【００４１】水平カウンタ９３はその内容が水平終了同
期レジスタ８９、水平終了帰線消去レジスタ８７、水平
開始帰線消去レジスタ８５、および水平合計レジスタ９
１と比較されて水平同期期間および水平帰線消去期間の
限界を決定するカウンタである。同様に、垂直カウンタ
９９はその内容が垂直終了同期レジスタ１０９、垂直終
了帰線消去レジスタ１０３、垂直開始帰線消去レジスタ
１０５、および垂直合計レジスタ１０１と比較されて垂
直同期期間および垂直帰線消去期間の限界を決定するカ
ウンタである。垂直割込みレジスタの内容は垂直カウン
タ９９と比較されて特定の走査線がＣＲＴモニタ１１に
いつ出力されているかが決定される。マイクロプロセッ
サ１はこの状態が検出されるときは割込みを行うことが
できる。The horizontal counter 93 has a horizontal end synchronization register 89, a horizontal end blanking register 87, a horizontal start blanking register 85, and a horizontal total register 9.
A counter which is compared with 1 to determine the limits of the horizontal synchronization period and the horizontal blanking period. Similarly, the contents of the vertical counter 99 are compared with those of the vertical end synchronization register 109, the vertical end blanking register 103, the vertical start blanking register 105, and the vertical total register 101 to determine the vertical synchronization period and the vertical blanking period. Is a counter that determines the limit of. The contents of the vertical interrupt register are compared to a vertical counter 99 to determine when a particular scan line is being output to CRT monitor 11. The microprocessor 1 can interrupt when this state is detected.

【００４２】表示メモリ５およびシステムＤＲＡＭ１９
に対するコントローラ、表示更新コントローラおよびＣ
ＲＴモニタ１１のタイミングコントローラとしての役割
を果たすには、ビデオシステムコントローラ３は種々の
型式のアクセスサイクルを遂行しなければならない。こ
れらの型式のいくつかはマイクロプロセッサ１によって
開始され、残りのものはビデオシステムコントローラ３
によって自動的に開始される。メモリサイクル発生器３
５はアクセスサイクルの大部分を遂行する。そして図２
７〜図３１に示されたサイクル発生器６７は次のサイク
ルを行う。すなわち、Display memory 5 and system DRAM 19
Controller, display update controller and C
To serve as a timing controller for the RT monitor 11, the video system controller 3 must perform various types of access cycles. Some of these types are started by the microprocessor 1 and others are
Automatically started by Memory cycle generator 3
5 performs most of the access cycle. And FIG.
The cycle generator 67 shown in FIGS. 7 to 31 performs the next cycle. That is,

【００４３】マイクロプロセッサ１によって開始される
直接サイクル、これもまたマイクロプロセッサ１によっ
て開始されるＸ−Ｙレジスタの間接サイクル、ビデオシ
ステムコントローラ３によって自動的に開始される表示
メモリ５とシステムＤＲＡＭ１９のリフレッシュサイク
ル、ビデオシステムコントローラ３によって自動的に開
始される表示更新サイクル、および表示メモリ５内のシ
フトレジスタへそしてそこからデータを転送するため
の、シフトレジスタ書込み、シフトレジスタ読取りを含
むシフトレジスタ転送サイクル、である。A direct cycle initiated by the microprocessor 1, also an indirect cycle of the XY register initiated by the microprocessor 1, a refresh of the display memory 5 and the system DRAM 19 automatically initiated by the video system controller 3. A cycle, a display update cycle automatically initiated by the video system controller 3, and a shift register transfer cycle including a shift register write and a shift register read for transferring data to and from the shift register in the display memory 5. It is.

【００４４】制御回路７１はＣＲＴモニタ表示更新サイ
クルおよびメモリ５、１９のリフレッシュサイクルを含
んだ内部サイクル全部に対する要求を処理する。水平帰
線消去信号は制御回路７１に、表示更新またはリフレッ
シュの要求に対するＣＲＴ上のラスタの位置を知らせ
る。この要求は表示更新サイクルまたはリフレッシュ更
新サイクルを実現するためにサイクル発生器６７に転送
される。The control circuit 71 processes requests for all internal cycles including the CRT monitor display update cycle and the refresh cycle of the memories 5 and 19. The horizontal blanking signal informs the control circuit 71 of the location of the raster on the CRT for a display update or refresh request. This request is transferred to the cycle generator 67 to realize a display update cycle or a refresh update cycle.

【００４５】図２５および図２６は制御回路７１の概略
図であり、それは２つの同期回路１１１、１１３を含
む。同期回路１１１は、システムブロック５３内の論理
を制御するのに用いられる内部クロックと水平帰線消去
信号に同期させる。ＣＲＴモニタ１１はシステム５３と
は別のクロックシステムを用い、したがって、ビデオブ
ロック５７からシステム５３に与えられる水平帰線消去
信号および水平停止帰線消去信号は内部クロック（これ
は制御回路７１を動作させるのに用いられる）と同期さ
せる必要がある別のクロックを用いることになる。さら
に、制御回路７１は複数個のプログラマブル論理アレイ
１１５、ＯＲゲート１１７およびラッチ回路１１９から
なるミーリー型状態機械を含む。４段１２１、１２３、
１２５、１２７がある図２５〜図２６の各段の各出力は
列線Ａ、Ｂ、Ｃ、Ｄに与えられ、その補数は列線ＸＡ、
ＸＢ、ＸＣ、ＸＤに与えられる。別の制御がデータ線１
２９で行線のプログラマブル論理アレイ１１５に与えら
れる。さらに、ミーリー状態機械は点１３１でＰＬＡ１
３３およびデコード論理１３５を含む。制御回路７１の
出力はデータバス１３７を介してサイクル発生器６７
へ、データ線１３９を介して作動可能保留論理へ、そし
てデータ線１４１を介してデータ状態ブロック６１へ与
えられる。制御論理回路７１の都庁は状態機械が標準的
なセルを用いるＮチャンネルＭＯＳＦＥＴ論理回路上に
置かれるということである（上記セルは、制御回路７１
を実現するのに用いられ状態機械の動作を決定するトラ
ンジスタ１４３の配置によって複数回繰返され、プログ
ラムされる）。FIGS. 25 and 26 are schematic diagrams of a control circuit 71, which includes two synchronization circuits 111 and 113. FIG. The synchronization circuit 111 synchronizes the internal clock used to control the logic in the system block 53 with the horizontal blanking signal. The CRT monitor 11 uses a clock system different from that of the system 53. Therefore, the horizontal blanking signal and the horizontal stop blanking signal supplied from the video block 57 to the system 53 are controlled by an internal clock (which operates the control circuit 71). And another clock that needs to be synchronized. Further, the control circuit 71 includes a Mealy type state machine including a plurality of programmable logic arrays 115, an OR gate 117, and a latch circuit 119. 4 stages 121, 123,
Each output of each stage in FIGS. 25 to 26 having 125 and 127 is given to column lines A, B, C, and D, and its complement is the column line XA,
XB, XC, XD. Another control is data line 1
At 29, the row line is provided to the programmable logic array 115. Further, the Mealy state machine at point 131 PLA1
33 and decode logic 135. The output of the control circuit 71 is supplied to the cycle generator 67 via a data bus 137.
To data ready block logic via data line 139 and to data status block 61 via data line 141. The government of control logic 71 is that the state machine is placed on N-channel MOSFET logic using standard cells (the cell is
Is repeated and programmed multiple times by the arrangement of transistors 143 used to implement the state machine operation.

【００４６】論理ゲート１１７は複数個の入力リード２
１７で構成される。これらのリードはプログラマブル論
理アレイ（ＰＬＡ）１１５からの多数の出力と結合され
る（２１９で示されている）か、ＮＯＲゲート１１７の
最小数の入力に続される（２２１で示されている）か、
たった一本の線が結合されたＮＯＲゲートの全部の入力
に接続される（２２３で示されている）かして標準的な
セルＮＯＲゲートの実現の準備をなすことができる。The logic gate 117 includes a plurality of input leads 2
17. These leads may be combined with a number of outputs from a programmable logic array (PLA) 115 (shown at 219) or may be followed by a minimum number of inputs of NOR gate 117 (shown at 221). Or
Only one line is connected to all inputs of the combined NOR gate (shown at 223), thus preparing for the implementation of a standard cell NOR gate.

【００４７】アービタ・作動可能保留論理３７はサイク
ル発生器６７にによる動作に基礎を有する。このサイク
ル発生器では、図２７の論理回路１５１はビデオシステ
ムコントローラ３の中にあれ、外にあれ、上記動作の優
先順位を決定する。ＡＬＥ信号に基づくＥＸＴ信号とそ
の補数信号ＸＥＸＴはメモリアクセスサイクルの間のマ
イクロプロセッサ１からの要求を表わす。ＡＬＥはラッ
チ１５３によってサイクル発生器６７にラッチされる。
さらに、回路１５５は内部サイクル要求ＸＩＮＴに対す
るバッファリングを与える。サイクル発生器６７は、第
１段１６１、第２段１６２、第３段１６３、第４段１６
４、第５段１６５、第６段１６６および第７段１６７か
らなるムーア型状態機械を含む。各段はＰＬＡ１１５、
ＯＲゲート１１７および各段の出力が行線Ａ〜Ｇに与え
られ、補数が線ＸＡ〜Ｘ９に与えられるラッチ回路１１
９を含む。出力はさらに、ＰＬＡ１７９およびデコード
論理１８１を含む１７７によってデコードされる。論理
１７７は外部サイクルに対してはデータバス１８３で表
示を与え、内部サイクルが進行中はデータバス１８５で
表示を与える。Ｗ導体はＴＲＱＥがシフトレジスタの使
用可能化およびメモリ５、１９の出力可能化を与える書
込み動作は示す。ＲＥＦＩＮＣはリフレッシュ論理４５
にインクレメントリフレッシュを与え、ＲＥＦＳＨＲ
は、リフレッシュカウンタから、図１０〜図１５のリフ
レッシュブロック４５のリフレッシュ論理内に含まれる
リフレッシュ保留レジスタへの転送の用意をする。デー
タ線（出力）１８５はマイクロプロセッサ４９のアドレ
ス選択を制御するもので、表示更新行アドレスの選択を
表わすＳＲＲＡＳＥＬの用意をする。ＲＡＣＡＳＥＬは
表示更新サイクルおよびリフレッシュサイクル用に用い
られる行アドレス、列アドレス選択線である。ＸＹＲＡ
ＳＥＬはＸＹ行アドレス選択線であり、ＸＹＣＡＳＥＬ
はＸＹ列アドレス選択線であり、ＥＸＴＣＡＳＥＬは外
部列アドレス選択線である。これらのうちのどれもがア
クティブでないなら、行アドレス（ＲＡ）２１ｄが選択
される。線１８７は内部列アドレスイネーブルＩＣＡＳ
ＥＮおよ外部列アドレスイネーブルＥＣＡＳＥＮに備え
る。行アドレスイネーブルＲＡＳＥＮはデータ線１８９
上に与えられる。データ線１９１は、ＸＹサイクル（Ｘ
ＹＣＣＬ）、シフトレジスタサイクル（ＳＲＣＣＬ）、
およびリフレッシュサイクル（ＲＥＦＣＣＬ）を含むＲ
ＡＳデコード論理６５にソースを選択する。さらに、線
１９３は、内部サイクル動作が完了したことを示す完了
線であり、ＸＹＧＯ信号はＸＹレジスタ４３への調整イ
ネーブルでデータ線上に存在する。The arbiter-enabled pending logic 37 is based on operation by the cycle generator 67. In this cycle generator, the logic circuit 151 of FIG. 27, whether inside or outside the video system controller 3, determines the priority of the above operation. The EXT signal based on the ALE signal and its complement signal XEXT represent a request from microprocessor 1 during a memory access cycle. ALE is latched by cycle generator 67 by latch 153.
Further, circuit 155 provides buffering for internal cycle request XINT. The cycle generator 67 includes a first stage 161, a second stage 162, a third stage 163, a fourth stage 16
4, including a Moorish state machine consisting of a fifth stage 165, a sixth stage 166 and a seventh stage 167. Each stage is a PLA115,
OR gate 117 and the output of each stage are applied to row lines A to G, and the complement circuit is applied to lines XA to X9.
9 inclusive. The output is further decoded by 177 including PLA 179 and decode logic 181. Logic 177 provides an indication on data bus 183 for external cycles and an indication on data bus 185 while an internal cycle is in progress. The W conductor indicates a write operation in which the TRQE provides shift register enablement and memory 5, 19 output enablement. REFINC is the refresh logic 45
Is given an increment refresh, and REFSHR
Prepares the transfer from the refresh counter to the refresh pending register included in the refresh logic of the refresh block 45 of FIGS. The data line (output) 185 controls the address selection of the microprocessor 49, and prepares an SRRASEL representing the selection of the display update row address. RACASEL is a row address / column address selection line used for a display update cycle and a refresh cycle. XYRA
SEL is an XY row address selection line.
Is an XY column address selection line, and EXTCASE is an external column address selection line. If none of these are active, row address (RA) 21d is selected. Line 187 is the internal column address enable ICAS
Prepare for EN and external column address enable ECASEN. Row address enable RASEN is connected to data line 189
Given above. The data line 191 is connected to the XY cycle (X
YCCL), shift register cycle (SRCCL),
And R including refresh cycle (REFCCL)
Select source for AS decode logic 65. Further, a line 193 is a completion line indicating that the internal cycle operation is completed, and the XYGO signal is present on the data line with the adjustment enable to the XY register 43.

【００４８】図３２及び図３３を説明する。図３２及び
図３３はＲＡＳデコードとなっているブロック６５によ
って表わされる行アドレス選択デコード回路のブロック
図である。行アドレス選択無効化回路はモードのない回
路よりＮ倍速くメモリへのデータ書込みを可能にする動
作モードを与える。Ｎをシステム内のメモリプレーンの
数として、たとえば一実施例における図２の表示メモリ
５は４枚のメモリプレーンをもつように構成される。ビ
デオシステムコントローラ３に対しては、４枚の行アド
レス選択プレーンが図３２及び図３３の実施例において
保持されている。実施例は、図３２及び図３３において
領域１７７、１７９、１８１、１８３で示されている４
枚のプレーンの各プレーンを指定することである。１枚
のプレーンに書込みを行うと１原色の画像が発生する。
２枚のプレーンに同じデータを書込むと混合色が発生す
る。ロードアドレス選択無効化機構を用いると、両方の
プレーンに同時に書込むことが可能になる。これを行う
ために、図３〜図９のブロック３９ｃ内に含まれた制御
レジスタの行アドレス選択（ＲＡＳ）無効化ビットがそ
の色の２進値でロードされる。この機構を用いてメモリ
の１プレーンに書込みを行うとき、他のプレーンも選択
される。ＲＡＳ無効化機構はシフトレジスタ転送にもあ
てはまる。これらのシフトレジスタは無論表示メモリ５
内に配置される。この機構は、４枚の行アドレス選択プ
レーンが全部１サイクルで転送できるので４倍速くＣＲ
Ｔモニタ１１の画面をクリアにすることを許容する。本
発明以前には、データは１メモリサイクルで１バンクの
メモリ（プレーン）に書込まれた。対象を描くには各コ
ード（プレーン）に別々に書き込むことが必要である。Referring to FIGS. 32 and 33, FIG. FIG. 32 and FIG. 33 are block diagrams of the row address selection decoding circuit represented by the block 65 which is RAS-decoded. The row address selection invalidation circuit provides an operating mode that allows data to be written to memory N times faster than a modeless circuit. When N is the number of memory planes in the system, for example, the display memory 5 of FIG. 2 in one embodiment is configured to have four memory planes. For the video system controller 3, four row address selection planes are held in the embodiments of FIGS. The example is shown in FIGS. 32 and 33 in regions 177, 179, 181, 183.
That is, each plane is designated. When writing is performed on one plane, an image of one primary color is generated.
When the same data is written to two planes, a mixed color is generated. When the load address selection invalidating mechanism is used, it is possible to write to both planes simultaneously. To do this, the row address select (RAS) override bit of the control register contained in block 39c of FIGS. 3-9 is loaded with the binary value of that color. When writing to one plane of memory using this mechanism, the other plane is also selected. The RAS invalidation mechanism also applies to shift register transfers. These shift registers are, of course, display memories 5
Is placed within. This mechanism is 4 times faster since all four row address selection planes can be transferred in one cycle.
Clearing the screen of the T monitor 11 is permitted. Prior to the present invention, data was written to one bank of memory (plane) in one memory cycle. To draw an object, it is necessary to write each code (plane) separately.

【００４９】行アドレス無効化論理は、マイクロプロセ
ッサ１によって制御レスタ３９ｃ内にプログラムされ、
格納される４ビットによって制御される（マイクロプロ
セッサ１はどの行アドレス選択出力ビットはメモリアク
セスサイクルの間アクティブにされるかを選択する）。
これら４ビットはＲＡＳＯＲ（３〜０）である。これら
の４ビットはメモリ読取り矛盾を防ぐために機能デコー
ドおよびＲ／Ｗ信号でゲートされる。行アドレス無効化
機構は次の型式のメモリサイクル、すなわち、マイクロ
プロセッサ１のランダムアクセス書込みサイクル、マイ
クロプロセッサ１要求のシフトレジスタからメモリへの
転送およびマイクロプロセッサ１要求のメモリからシフ
トレジスタへの転送の間のみ使用可能にされる。４つの
ゲートビットは行選択ゼロおよび行選択１ビットとＯＲ
がとられ、行アクセス選択出力に対する選択を形成す
る。図３２および図３３では、行アドレス選択イネーブ
ルビットはサイクル発生器６７から行選択デコード論理
に送られ、ＲＡＳＥＮによって表わされる。このビット
は、ＯＲ論理１６４によって前もってＸＲＡＳ（３〜
０）出力に数えられた制御レジスタからの４ビットを使
用可能にする。さらに、ＮＯＲゲート１６２および１６
３は実現されている機能をデコードする。なお、この機
能はＲＳＡで表わされる機能選択デコード回路からの行
アドレス選択、データがメモリ、シフトレジスタのどこ
に書込まれているかを示すＸＹレジスタ４３からのＸＸ
Ｙ、ビデオブロック５７からのＳＳＲＲＡＳ、および制
御レジスタ３９ｃから与えられ、信号ＣＲＲＡＳによっ
て表わされる拡張制御レジスタ行アドレス選択ビットを
与えられている。これらの信号は実現されている適当な
サイクルに関して論理１６１で多重化され、ＮＯＲゲー
ト１６２、１６３でＮＯＲがとられる。なお、それのシ
フトレジスタは信号ＳＲＣＣＬで表わされ、リフレッシ
ュサイクルは信号ＲＥＦＣＣＬで表わされ、ＸＹサイク
ルは信号ＸＹＣＣＬで表わされる。これらの信号は無論
図１０〜図１５のサイクル発生器から送られ、制御レジ
スタ３９から持込まれる信号ＥＨＡＥとともに論理ゲー
ト１８５によって結合された。デコードブロック６３は
ＦＳＳＲによって表わされる機能選択レジスタ信号およ
びＲＷＢ信号を与え、そこでは４個の行選択出力ビット
は論理１８７によってされる。機能選択信号およびＲ／
Ｗ信号はＮＯＲゲート１８９によって結合される。The row address invalidation logic is programmed by microprocessor 1 into control restor 39c,
Controlled by the four bits stored (microprocessor 1 selects which row address select output bit is activated during a memory access cycle).
These four bits are RASOR (3-0). These four bits are gated with functional decode and R / W signals to prevent memory read conflicts. The row address invalidator operates in the following types of memory cycles: random access write cycle of microprocessor 1, transfer of microprocessor 1 request from shift register to memory, and transfer of microprocessor 1 request from memory to shift register. Only available for a while. The four gate bits are ORed with the row select zero and row select 1 bits
Are taken to form a selection for the row access selection output. 32 and 33, the row address select enable bit is sent from the cycle generator 67 to the row select decode logic and is represented by RASEN. This bit is previously set by the OR logic 164 to XRAS (3 to
0) Enable 4 bits from control register counted in output. Further, NOR gates 162 and 16
3 decodes the implemented function. Note that this function is performed by selecting a row address from a function selection decode circuit represented by RSA, XX from an XY register 43 indicating where data is written in a memory or shift register
Y, the SSRRAS from the video block 57, and the extended control register row address select bit provided by the control register 39c and represented by the signal CRRAS. These signals are multiplexed at logic 161 for the appropriate cycle being implemented and NORed at NOR gates 162,163. The shift register is represented by signal SRCCL, the refresh cycle is represented by signal REFCCL, and the XY cycle is represented by signal XYCCL. These signals are of course sent from the cycle generators of FIGS. 10-15 and combined by logic gate 185 with the signal EHAE brought in from control register 39. Decode block 63 provides a function select register signal, represented by the FSSR, and an RWB signal, where the four row select output bits are driven by logic 187. Function selection signal and R /
The W signal is combined by NOR gate 189.

【００５０】図３４および図３５はマルチプレクサ４９
の概略図であって、マチプレクサ４９はメモリアドレス
をメモリ５、１９に出力する。図２に関連して述べたよ
うに、マルチプレクサ４９は行アドレスラッチ４７、リ
フレッシュアドレスカウンタ４５、ＸＹアドレスレジス
タ４３、列アドレスラッチ４１のいずれかの出力を選択
する。これらの入力は、列アドレスラッチ４１からの入
力であるＸＣＡＢ、行アドレスラッチ４７からの入力で
ある信号ＸＲＡＢ（両信号とも図３〜図９の機能選択デ
コードブロック６３の一部である）、図３〜図９のＸＹ
レジスタかなお入力であるＸＸＹ信号、ビデオブロック
５７の一部であるシフトレジスタアドレスであるＸＳＲ
ＲＡおよびリフレッシュブロック４５、ビデオブロック
５７の出力であるＸＲＡＣＡとしてマルチプレクサ４９
に導入される。図示された実施例のマルチプレクサは、
上記信号がパストランジスタ２５１を介して選択され、
出力端子２５３に与えられる７個の段２５０を含む。サ
イクル発生器６７は各機能に対する選択を与える。ＥＸ
ＴＣＡＳＥＬは列選択を与え、ＸＹＲＡＳＥＬはＸＹ行
選択機能を与え、ＳＲＲＡＳＥＬはシフトレジスタ行ア
ドレス出力選択イネーブルであり、ＲＡＣＡＳＥＬはリ
フレッシュ行アドレス、シフトレジスタ列アドレス選択
イネーブルである。これら機能の全部のＯＲ結合は、出
力端子２５でＲＡアドレスバス２１ｄをマルチプレクサ
４９の出力に接続するＥＸＴＲＡＳＥＬで表わされる信
号を与える。出力端子は９ビット端子であり、残りの２
ビットは図３５において回路２５５および２５７で示さ
れている。さらに、テスト論理が領域２６１でビデオシ
ステムコントローラ３のテストのために与えられ、サイ
クル発生器６７から点２６３でマルチプレクサ４９に導
入されるスキャンアウト信号および点２６５でマルチプ
レクサに与えられるビデオブロック５７の出力であるビ
デオスキャンアウト信号によって使用可能にされる。こ
れらの２つの信号は、ビデオシステムコントローラ３内
のアクセス可能な記憶ノードで全部別々のやり方で直列
に接続し、装置のテストの間に用いられる走査パスの回
路である。FIGS. 34 and 35 show a multiplexer 49.
Is a schematic diagram, and the multiplexer 49 outputs a memory address to the memories 5 and 19. As described with reference to FIG. 2, the multiplexer 49 selects one of the outputs of the row address latch 47, the refresh address counter 45, the XY address register 43, and the column address latch 41. These inputs are XCAB which is an input from the column address latch 41, a signal XRAB which is an input from the row address latch 47 (both signals are part of the function selection decoding block 63 in FIGS. 3 to 9), and FIG. 3 to XY in FIG.
XXY signal which is a register or still input, XSR which is a shift register address which is a part of video block 57
The multiplexer 49 is used as an XRACA which is an output of the RA and refresh block 45 and the video block 57.
Will be introduced. The multiplexer of the illustrated embodiment comprises:
The signal is selected via the pass transistor 251,
It includes seven stages 250 provided to output terminal 253. Cycle generator 67 provides a selection for each function. EX
TCASEL provides a column select, XYRASEL provides an XY row select function, SRRASEL is a shift register row address output select enable, and RACASEL is a refresh row address and shift register column address select enable. The OR combination of all of these functions provides a signal, denoted EXTRASEL, that connects RA address bus 21d to the output of multiplexer 49 at output terminal 25. The output terminal is a 9-bit terminal.
The bits are indicated by circuits 255 and 257 in FIG. In addition, test logic is provided for testing the video system controller 3 in area 261 and the scanout signal introduced from the cycle generator 67 to the multiplexer 49 at point 263 and the output of the video block 57 provided to the multiplexer at point 265. Enabled by the video scanout signal. These two signals are all connected in series in separate ways at accessible storage nodes in the video system controller 3 and are the circuitry of the scan path used during device testing.

【００５１】図３６に示されたメモリピン６９は表示メ
モリ５に書込むための制御信号を与える。表示メモリ５
の出力は書込みコマンドＸＷ、ＴＲＱＥコマンド、およ
び２つの列アドレスストローブＸＣＡＳＨＩ、ＸＣＡＳ
ＬＯである。入ピン５９から与えられる列アドレスイネ
ーブル高および低信号はＩＣＡＳＥＮおよびＥＣＡＳＥ
Ｎ（両方ともサイクル発生器６７によって発生される）
によってＸＣＡＳＨＩおよびＸＣＡＳＬＯへゲート制御
される。The memory pin 69 shown in FIG. 36 provides a control signal for writing to the display memory 5. Display memory 5
Are the write command XW, TRQE command, and two column address strobes XCASHI, XCAS
LO. The column address enable high and low signals provided from input pin 59 are ICASEN and ECASE.
N (both are generated by cycle generator 67)
Is gated to XCASHI and XCASLO.

【００５２】ビデオシステムコントローラ３は一定の間
隔で表示メモリ５のリフレッシュサイクル行うように構
成される。リフレッシュアドレスカウンタ４５内に含ま
れるリフレッシュカウンタ（図３７〜図４０）はリフレ
ッシュサイクルの間９ビットの行アドレスを発生する。
マイクロプロセッサ１にアクセスできないリフレッシュ
バーストカウンタは水平走査線１本毎のリフレッシュサ
イクルの数を決定する。これもまたマイクロプロセッサ
にアクセスできないリフレッシュアドレスレジスタは現
在の行アドレスを維持し、増加され各リフレッシュサイ
クルが続く。リフレッシュサイクルの使用可能化および
リフレッシュサイクルの周波数はビデオシステムコント
ローラ３内の３つの制御レジスタビットによって決定さ
れる。９ビットの行アドレスのうち８個は、リフレッシ
ュカウンタブロック２７０および保留レジスタ２７１を
含む図３７の回路２７３によって与えられる。ＳＲＣＣ
Ｌ信号を介してサイクル発生器からコマンドがあると、
カウンタ２７０は、リフレッシュアドレスカウンタ４５
をマルチプレクサに接続するバスＸＲＡＣＡを通ってマ
ルチプレクサ４９に使用可能化される。図３８はカウン
タ２７０と結合した残りのカウンタ状態２７９を示す。
前述したように、ホストコンピュータにアクセスできな
い図３９で２７５で示されたミーリー型状態機械は実施
される水平走査線１本あたりのリフレッシュサイクルの
数を決定する。その出力ＲＥＦＲＱは、現在の走査線の
間別のリフレッシュサイクルがなされる必要があること
を示す制御論理７１に出力される。リフレッシュアドレ
スレジスタ２７０は現在の行アドレスを維持し、増加さ
れて表示メモリ５およびシステムメモリ１９に対する各
リフレッシュサイクルが続く。サイクル発生器６７は、
発生されるべきメモリサイクルの優先順位を決定するた
めの仲裁を実行する。The video system controller 3 is configured to perform a refresh cycle of the display memory 5 at regular intervals. The refresh counter (FIGS. 37-40) included in refresh address counter 45 generates a 9-bit row address during a refresh cycle.
A refresh burst counter that cannot access the microprocessor 1 determines the number of refresh cycles for each horizontal scanning line. Again, the refresh address register, which is inaccessible to the microprocessor, maintains the current row address and is incremented with each refresh cycle. The enabling of the refresh cycle and the frequency of the refresh cycle are determined by three control register bits in the video system controller 3. Eight of the 9-bit row addresses are provided by circuit 273 of FIG. 37 including refresh counter block 270 and hold register 271. SRCC
When there is a command from the cycle generator via the L signal,
The counter 270 is a refresh address counter 45
Is enabled for multiplexer 49 through bus XRACA connecting it to the multiplexer. FIG. 38 shows the remaining counter states 279 associated with the counter 270.
As described above, the Mealy type state machine shown at 275 in FIG. 39, which has no access to the host computer, determines the number of refresh cycles per horizontal scan line to be implemented. Its output REFRQ is output to control logic 71 indicating that another refresh cycle needs to be performed during the current scan line. Refresh address register 270 maintains the current row address and is incremented to follow each refresh cycle for display memory 5 and system memory 19. The cycle generator 67
Perform arbitration to prioritize memory cycles to be generated.

【００５３】作動可能保留論理３７（図１０〜図１５）
はマイクロプロセッサ１にサイクル発生器６７の現在状
態を知らせる作動可能／保留信号を与える。いくつかの
モードの動作が可能でかつ制御レジスタビットＲＨＭＯ
ＤＥ（１−０）およびＲＨ（２−０）によってプログラ
ムされる。これらのモードは作動可能、待機および保留
モードである。作動可能モードでは、マイクロプロセッ
サ１は、マイクロプロセッサ開始の間にＲＨ（２−０）
がロードすることによって所望される特定の数の待機状
態をプログラムする。マイクロプロセッサ１によって要
求されたサイクルが開始すると、回路２９３は、それが
終わった時には、当該サイクルが終了していることを作
動可能／保留出力を起動することによってホストコンピ
ュータに知らせるタイミング順序を与える。内部サイク
ルが進行中であるか、以前に要求されたマイクロプロセ
ッサ要求のサイクルがマイクロプロセッサ１が別のサイ
クルを要求した時まだ進行中であるならば、前のサイク
ルは完了していなければならない。待機モードはプログ
ラム可能な待機状態を含まないので、単に、それのサイ
クルが開始したことを作動可能／保留出力を起動するこ
とによってマイクロプロセッサに知らせるだけである。
作動可能保留論理が保留モードにあるようにプログラム
される場合、ビデオシステムコントローラ３は、それが
リフレッシュサイクルやシフトレジスタリロードサイク
ルを実施する時であるからマイクロプロセッサ１に保留
の要求を出さなければならない。マイクロプロセッサは
論理ゼロレベルを阻止入力に与えることによって保留要
求に応答する。作動可能モードが待機モードかのいずれ
かにプログラムされるとき、作動可能／保留出力アクテ
ィブ論理レベルは阻止入力の状態によってリセット間に
プログラム可能である。ここで、図３〜図９のシステム
ブロックおよびそれに対する図１０〜図４４に示された
回路の説明を終わる。Ready Hold Logic 37 (FIGS. 10-15)
Provides an enable / hold signal to the microprocessor 1 informing the current state of the cycle generator 67. Several modes of operation are possible and the control register bit RHMO
Programmed by DE (1-0) and RH (2-0). These modes are Ready, Standby and Hold modes. In the ready mode, the microprocessor 1 sets RH (2-0) during microprocessor start.
Program the specific number of wait states desired by loading. When the cycle requested by microprocessor 1 begins, circuit 293 provides a timing sequence at the end of which informs the host computer by activating the ready / hold output that the cycle is over. If an internal cycle is in progress or a cycle of a previously requested microprocessor request is still in progress when microprocessor 1 requests another cycle, the previous cycle must be completed. Since the wait mode does not include a programmable wait state, it simply signals the microprocessor that its cycle has begun by activating the ready / hold output.
If the ready-hold logic is programmed to be in the hold mode, the video system controller 3 must issue a request to the microprocessor 1 to hold because it is time to perform a refresh cycle or a shift register reload cycle. . The microprocessor responds to the pending request by providing a logic zero level to the inhibit input. When the ready mode is programmed to any of the standby modes, the ready / pending output active logic level is programmable during reset by the state of the inhibit input. Here, the description of the system blocks of FIGS. 3 to 9 and the corresponding circuits shown in FIGS.

【００５４】ビデオブロック５７（図４５〜図４６）
は、ビットマップ図形システムにおいてＣＲＴモニタ１
１を駆動するのに用いられる水平同期ＨＳＹＮＣ−、垂
直同期ＶＳＹＮＣ−および帰線消去ＢＬＡＮＫ−の各信
号を発生するのに用いられる。これらの信号はビデオ入
力クロックＶＩＤＣＬＫと同期する。ＨＳＹＮＣ−、Ｖ
ＳＹＮＣ−およびＶＬＡＮＫ−ピンで出力された信号は
８個のマイクロプロセッサ１がアクセス可能なビデオタ
イミングレジスタを介してプログラムされる。図示され
た垂直制御論理９７はＰＬＡ１１５、論理ゲート１１７
およびラッチである複数個の状態機械セル３０１を含
む。状態機械標準セル３０１は、図４５および図４６に
示されているように接続され、垂直カウンタのどれかを
選択するゲート信号の順序を与える。カウンタが選択さ
れたタイミングレジスタの値に達すると、垂直制御状態
機械は次のタイミングレジスタに循環する。垂直カウン
タレジスタ９９はビデオ表示の水平線をカウントし、垂
直同期、帰線消去期間の限界を決定するタイミング基準
として働く。垂直カウントの内容は垂直タイミングレジ
スタの値と比較されて、垂直同期、帰線消去期間の完了
が示される。カウントは１つの例外を除いて各水平同期
期間の初めに１つだけ増加される。Video block 57 (FIGS. 45 to 46)
Is a CRT monitor 1 in a bitmap graphic system.
1 are used to generate the horizontal sync HSYNC-, vertical sync VSYNC-, and blanking BLANK- signals used to drive the SYNC. These signals are synchronized with the video input clock VIDCLK. HSYNC-, V
The signals output on the SYNC- and VLANK- pins are programmed via video timing registers accessible by the eight microprocessors 1. The illustrated vertical control logic 97 comprises a PLA 115, a logic gate 117.
And a plurality of state machine cells 301 that are latches. The state machine standard cell 301 is connected as shown in FIGS. 45 and 46 and provides an ordering of the gate signals to select any of the vertical counters. When the counter reaches the value of the selected timing register, the vertical control state machine cycles to the next timing register. The vertical counter register 99 counts the horizontal lines of the video display and serves as a timing reference for determining vertical sync, blanking interval limits. The contents of the vertical count are compared with the value of the vertical timing register to indicate the completion of the vertical synchronization and blanking period. The count is incremented by one at the beginning of each horizontal sync period with one exception.

【００５５】その例外は、飛越し走査されたフレームの
旧フィールドの垂直フロントポーチおよび同期間の間
で、垂直カウントの増加は水平カウンタ９５のカウント
が水平合計レジスタ９１の値の１／２に等しい中間点で
生ずる。アクティブ信号の高→低移行が垂直カウンタを
ゼロにした後でＶＩＤＣＬＫの次の立下り端部で垂直合
計レジスタ１０１に達すると垂直カウンタ９７はゼロに
リセットされる。この期間は増加愛あの期間の間にマイ
クロプロセッサ１によって読取ることができるがそこに
書込むことはできない。通常複数の読取りサイクルが垂
直カウンタ９７にアクセスするのに用いられる。同じデ
ータ情報に応答する２つの連続読取りはマイクロプロセ
ッサ１のアクセスが増加間の期間中にあることを示す。
図４７及び図４８は垂直カウンタ９９の概略図で、それ
は２つのカウンタ段３０３および３０５を有している。
第１のカウンタ段３０５は８ビットデータ用で、８回繰
返され、第２のカウンタ段３０３は４ビットデータ用な
ので垂直カウンタには最大１２ビットが格納される。The exception is that between the vertical front porch and the synchronization of the old field of the interlaced frame, the vertical count increase is such that the count of the horizontal counter 95 is equal to one half the value of the horizontal sum register 91. Occurs at an intermediate point. The vertical counter 97 is reset to zero when it reaches the vertical sum register 101 at the next falling edge of VIDCLK after the high-to-low transition of the active signal has zeroed the vertical counter. This period can be read by the microprocessor 1 during the increased period, but cannot be written there. Typically, multiple read cycles are used to access the vertical counter 97. Two consecutive reads responding to the same data information indicate that microprocessor 1 access is during the period between increases.
47 and 48 are schematic diagrams of a vertical counter 99, which has two counter stages 303 and 305.
The first counter stage 305 is for 8-bit data and is repeated eight times. Since the second counter stage 303 is for 4-bit data, the vertical counter stores a maximum of 12 bits.

【００５６】図５１及び図５２は、制御信号が水平レジ
スタ８５、８７、８９、９１および９３を制御するため
に発生される水平制御回路９５の概略図である。図５１
及び図５２は、水平カウンタ９３の概略図である。水平
カウンタは２段３０７、３０９に分割された１２ビット
カウンタであって、３０７は最初の８ビット０〜７を与
え、３０９は残りの４ビット８〜１１を与える。水平カ
ウンタ９３はＶＩＤＣＬＫの立下り幅で増加し、水平同
期期間および帰線消去期間の限界を決定するためのタイ
ミング基準として働く。水平カウンタの値は信号出力Ｈ
ＹＳＹＮＣ−およびＢＬＡＮＫ−を発生するために４つ
の他の水平タイミングレジスタの値と比較される。水平
カウンタ９３が水平合計レジスタ９１の値に達すると、
それは回路３１１によってゼロにリセットされる。ビデ
オシステムコントローラ３が外部同期モードで構成され
るとき、ＨＳＹＮＣ−信号が入力で、水平カウンタはＨ
ＳＹＮＣ−立下り端から遅れとしてゼロにされる。垂直
カウンタはＸＳＹＮＣ−入力を起動するのと同じ態様で
リセットさせる。外部同期モードによってビデオシステ
ムコントローラ３は外部ビデオソースに同期アップ（sy
nc-up)できるようになる。これによって、複数のビデオ
ソースを同時に同じ表示モニタ上へ表示することが可能
になる。外部同期モードはＥＸＴＳＹＮＥＮビットを制
御レジスタ３９ｃに書込むことによって使用可能にされ
る。図１０５は到来する同期パルスを処理するラッチ・
同期回路を示す。アクティブリセット−パルスは水平カ
ウンタ９３にする。そしてこのカウンタはマイクロプロ
セッサ１にアクセスできない。FIGS. 51 and 52 are schematic diagrams of a horizontal control circuit 95 in which control signals are generated to control the horizontal registers 85, 87, 89, 91 and 93. FIG.
52 is a schematic diagram of the horizontal counter 93. The horizontal counter is a 12-bit counter divided into two stages 307 and 309. 307 gives the first 8 bits 0 to 7, and 309 gives the remaining 4 bits 8 to 11. The horizontal counter 93 increases with the falling width of VIDCLK and serves as a timing reference for determining the limits of the horizontal synchronization period and the blanking period. The horizontal counter value is signal output H
It is compared to the values of four other horizontal timing registers to generate YSYNC- and BLANK-. When the horizontal counter 93 reaches the value of the horizontal sum register 91,
It is reset to zero by circuit 311. When the video system controller 3 is configured in the external synchronization mode, the HSYNC- signal is input and the horizontal counter is set to H level.
SYNC-Zero as delay from falling edge. The vertical counter resets in the same manner as activating the XSYNC- input. In the external synchronization mode, the video system controller 3 synchronizes with the external video source (sy
nc-up). This allows multiple video sources to be displayed simultaneously on the same display monitor. The external synchronization mode is enabled by writing the EXTSYNEN bit to the control register 39c. FIG. 105 shows a latch for processing incoming sync pulses.
3 shows a synchronous circuit. Active reset-pulse is applied to the horizontal counter 93. This counter cannot access the microprocessor 1.

【００５７】図１８〜図２４の残りのレジスタは基本レ
ジスタブロック３１３の概略図である図５３および図５
４に示されている。ビデオブロック５７の他の機能はＳ
Ｒデータブロックを含む。ＳＲは表示メモリ５内に含ま
れるシフトレジスタを表わす。シフトレジスタの読取り
または書込みサイクルはマイクロプロセッサ１によって
開始されるアクセスである。シフトレジスタサイクルは
表示メモリ５のセルアレイと表示メモリ５内のシフトレ
ジスタの間でデータ転送を行う方へ特に運動される。表
示更新サイクルはビデオシステムコントローラ３内で自
動的に開始される。シフトレジスタサイクルは明治のマ
イクロプロセッサ１制御によっても開始できる。図５５
〜図５７はビデオブロック５７に含まれるＳＲデータ制
御回路の概略図である。データ転送の方向は制御レジス
タ３９Ｃ内の制御ビットＳＲＷの状態によって決定され
る。シフトレジスタ転送サイクルはビデオシステムコン
トローラ３（表示更新）かマイクロプロセッサ１のいず
れかによって開始できるので、それによって所望のサイ
クルの型式が線ＦＳ０〜ＦＳ２上の機能選択コード入力
によって決定される。ゼロの２進値の機能選択コードは
レジスタアクセスサイクルを示し、２進No.1はＸＹ間接
サイクルを示し、２進No.2はレジスタアクセスサイクル
を示し、２進No.3はマイクロプロセッサ直接サイクルを
示し、２進No.4はシフトレジスタからメモリへのシフト
レジスタサイクルを示し、２進No.5はメモリからシフト
レジスタへのシフトレジスタサイクルを示し、No.6、7
は使用されないかテストモードのような特殊な機能に使
用される。シフトレジスタ書込みサイクルは表示メモリ
５内のシフトレジスタの内容をオンチップメモリセルア
レイ内の特定行に転送し、シフトレジスタ読取りサイク
ルはメモリセルアレイ内の特定の行の内容をシフトレジ
スタに転送する。The remaining registers in FIGS. 18 to 24 are schematic diagrams of the basic register block 313. FIGS.
It is shown in FIG. Another function of the video block 57 is S
R data block. SR represents a shift register included in the display memory 5. A shift register read or write cycle is an access initiated by the microprocessor 1. The shift register cycle is specifically moved to transfer data between the cell array of the display memory 5 and the shift register in the display memory 5. The display update cycle is automatically started in the video system controller 3. The shift register cycle can also be started under the control of the microprocessor 1 of Meiji. FIG.
57 are schematic diagrams of the SR data control circuit included in the video block 57. The direction of the data transfer is determined by the state of the control bit SRW in the control register 39C. The shift register transfer cycle can be initiated by either the video system controller 3 (display update) or the microprocessor 1 so that the type of cycle desired is determined by the function selection code input on lines FS0-FS2. A binary function selection code of zero indicates a register access cycle, binary No. 1 indicates an XY indirect cycle, binary No. 2 indicates a register access cycle, and binary No. 3 indicates a microprocessor direct cycle. No. 4 indicates a shift register cycle from the shift register to the memory, binary No. 5 indicates a shift register cycle from the memory to the shift register, and Nos. 6 and 7
Is not used or used for special functions like test mode. A shift register write cycle transfers the contents of the shift register in the display memory 5 to a particular row in the on-chip memory cell array, and a shift register read cycle transfers the contents of a particular row in the memory cell array to the shift register.

【００５８】図５５は、ビデオシステムコントローラ要
求の表示更新サイクルの間に表示メモリにメモリアドレ
スを与えるシフトレジスタアドレス用の制御論理の発生
を示す。図５６は制御レジスタの制御ビットＰＬＣ（３
−０）によって特定された値までカウントアップする４
ビット制御を示す。このカウントの状態はシフトレジス
タリロード（表示更新）サイクルの期間を決定し、各水
平走査線から１６本走査線へ変化することができる。図
５７に示される最下位４ビットはシフトレジスタアドレ
スが増加できるようにする全加算器を含む。通常の動作
では、それらは１、２、４、８によって示される。この
アドレスの最下位２ビットは外部表示メモリ５で選択さ
れるタップ点を特定する。次の有効８ビットはメモリア
ドレス出力ピンに導かれ、行アドレスビットを表わす。
このカウンタの最上位２ビットは行アドレス選択制御ビ
ットを表わす。ビデオシステムコントローラ３がＥＨＡ
Ｅビットを制御レジスタ３８１内に設定することによっ
てプログラムされた拡張ホストアドレスイネーブルモー
ドにある時、上記ビットはシフトレジスタ更新サイクル
の間に４つの行アドレス選択（ＲＡＳ（３−０））の１
つにデコードされる。このビットがイナクティブである
なら、ＲＡＳ出力は全部シフトレジスタサイクルの間ア
クティブである。FIG. 55 shows the generation of control logic for the shift register address that provides the memory address to the display memory during the display update cycle of the video system controller request. FIG. 56 shows control bits PLC (3
-4) count up to the value specified by
Indicates bit control. The state of the count determines the period of the shift register reload (display update) cycle, and can change from each horizontal scanning line to 16 scanning lines. The least significant four bits shown in FIG. 57 include a full adder that allows the shift register address to be increased. In normal operation, they are denoted by 1,2,4,8. The least significant two bits of this address specify the tap point selected by the external display memory 5. The next eight significant bits are routed to the memory address output pin and represent the row address bits.
The two most significant bits of this counter represent the row address select control bits. Video system controller 3 is EHA
When in the extended host address enable mode, programmed by setting the E bit in the control register 381, the bit will be set to one of four row address selections (RAS (3-0)) during the shift register update cycle.
Is decoded. If this bit is inactive, the RAS output is active during all shift register cycles.

【００５９】前述したように、ＦＳデコード回路は、そ
こに与えられる３つの機能選択デコード信号の２進値に
基づいてビデオシステムコントローラによって実現され
るべき機能をデコードする。ＦＳデコードブロック６３
の概略図は図６４及び図６５に示されている。ＦＳデコ
ードロジック６３はマイクロプロセッサ１から、そこに
導入されるＣＳ信号とともに、制御信号ＦＳＯ−２、行
選択信号、さらにデータバス２１Ｃ上の列アドレス、デ
ータバス２１Ｒ上の行アドレスを受信する。さらに、Ａ
ＬＥ信号およびノーラッチ信号（これは制御レジスタか
ら到来する）と同様リセット信号が入力ピンブロック５
９から与えられる。入力ピンブロック５９は、機能選択
入力をデコードするとともに、行アドレス、列アドレス
およびそれに対する補数を与える。別々の機能はＰＬＡ
３３１によってデコードされ、それらは前述した機能に
対応する。どんな機能選択デコードもアクティブである
ためにはチップ選択入力（ＸＣＳ）はアクティブでなけ
ればならない。さらに、回路３３３、３３５は走査・テ
ストモード発生のたのものである。ラインドライバ３３
４は行アドレス信号および列アドレス信号を駆動するの
に用いられる。As described above, the FS decode circuit decodes a function to be realized by the video system controller based on the binary values of the three function selection decode signals supplied thereto. FS decode block 63
Are schematically shown in FIGS. 64 and 65. The FS decode logic 63 receives a control signal FSO-2, a row selection signal, a column address on the data bus 21C, and a row address on the data bus 21R together with the CS signal introduced thereto from the microprocessor 1. Furthermore, A
The reset signal as well as the LE signal and the no-latch signal (which comes from the control register) are input pin block 5
Given from 9. Input pin block 59 decodes the function selection input and provides a row address, a column address and its complement. Separate functions are PLA
331, which correspond to the functions described above. The chip select input (XCS) must be active for any function select decode to be active. Further, the circuits 333 and 335 are for generating the scan / test mode. Line driver 33
4 is used to drive a row address signal and a column address signal.

【００６０】列アドレスデコーダ５５はＲＷＢの形の読
取り／書込みコマンド、ＸＣＥＬの形の列アドレスイネ
ーブル下位バイト、ＣＡＢの形の列アドレスおよびＦＳ
ＩＮＴの形の内部レジスタアクセス機能選択信号を受信
する。列アドレスデコーダ５５の出力はデコード回路３
４１によってデコードされ、状態ブロック６１の入力と
して用いられ、１２ビット内部レジスタが読取られると
きデータバスの４個のF 上位ビットをクリアするのに用
いられるクリアコマンドである。図６４〜図７３は内部
レジスタアクセスの間列アドレスのデコードを完了する
論理を示す。これらの出力は内部レジスタのうちアクセ
スされまたはロードされるものを選択する。The column address decoder 55 includes a read / write command in the form of RWB, a column address enable lower byte in the form of XCEL, a column address in the form of CAB, and FS.
Receive an internal register access function select signal in the form of INT. The output of the column address decoder 55 is
A clear command decoded by 41 and used as an input to the status block 61 and used to clear the four F high-order bits of the data bus when the 12-bit internal register is read. FIGS. 64 to 73 show the logic for completing the decoding of the column address during the access of the internal register. These outputs select which of the internal registers are accessed or loaded.

【００６１】図６４〜図７３はＸ−Ｙアドレスレジスタ
４３の概略図である。このＸ−Ｙレジスタアドレス４３
は、２０ビットＸ−Ｙアドレスレジスタ３４１を介して
間接的にマイクロプロセッサ１が表示メモリ５（好適実
施例では、ＤＲＡＭすなわちダイナミックランダムアク
セスメモリである）内の語にアクセスするかそれを書込
む間接サイクルの間に用いられる。Ｘ−Ｙアドレスレジ
スタ３４１の内容は画面上の１個以上の画素を含む語の
Ｘ−Ｙ座標の連結を表わす。Ｘ座標はアドレス語の最下
位ビットによって表わされ、Ｙ座標はアドレス語の最上
位ビットで表わされる。アドレス語のＸ、Ｙ座標間の境
界の位置はプログラム可能である。Ｘ、Ｙの両方とも大
してレジスタ３４１のの最下位ビットから最上位ビット
へ移動する。ＣＲＴモニタ１１の画面の左上角に通常位
置した原点でのＸ、Ｙ変位は、画面の左角上に表示され
る画素がメモリアドレス０の語位置に存在する特別の場
合のに共にゼロである。ビデオシステムコントローラ３
を介して処理する際には、画面の左上角の非ゼロオフセ
ットはメモリの開始から補償されなければならない。FIGS. 64 to 73 are schematic diagrams of the XY address register 43. FIG. This XY register address 43
Indicates that the microprocessor 1 indirectly accesses or writes words in the display memory 5 (in the preferred embodiment, DRAM or dynamic random access memory) via the 20-bit XY address register 341. Used during the cycle. The contents of the XY address register 341 represent the concatenation of the XY coordinates of words containing one or more pixels on the screen. The X coordinate is represented by the least significant bit of the address word, and the Y coordinate is represented by the most significant bit of the address word. The location of the boundary between the X and Y coordinates of the address word is programmable. Both X and Y move from the least significant bit of register 341 to the most significant bit. The X and Y displacements at the origin normally located at the upper left corner of the screen of the CRT monitor 11 are both zero in the special case where the pixel displayed at the upper left corner of the screen exists at the word position of the memory address 0. . Video system controller 3
, The non-zero offset of the upper left corner of the screen must be compensated from the start of memory.

【００６２】Ｘ−Ｙアドレスレジスタ４３の機能は、マ
イクロプロセッサ１の線形アドレス指定領域が限定され
すぎてアクティブ表示領域内の画素全部に用意にアクセ
スできない分野に特に有用である。Ｘ−Ｙレジスタ４３
の内容を用いる読取りまたは書込みサイクルはＸ−Ｙ間
接サイクルと表示される。The function of the XY address register 43 is particularly useful in fields where the linear addressing area of the microprocessor 1 is too limited to easily access all the pixels in the active display area. XY register 43
A read or write cycle using the contents of is denoted as an XY indirect cycle.

【００６３】Ｘ−Ｙ間接サイクルの間、Ｘ−Ｙアドレス
レジスタ４３の内容は、ＲＡ８〜ＲＡ０データバス２１
ＲおよびＣＡ８〜ＣＡ０データバス２３に与えられる行
アドレス、列アドレスの代わりに用いられる。Ｘ−Ｙ間
接サイクルの間にＣＡ４〜ＣＡ１に入力された４ビット
コードは、Ｘ−Ｙアドレスレジスタ４３の内容が更新さ
れてＸ−Ｙ間接サイクルが完了する態様を決定する。こ
れら４ビットの２進値がゼロに等しい場合は調整は存在
せず、１に等しい場合はＸを増加させ、２に等しい場合
はＸを減少させ、３に等しい場合はＸをクリアし、４に
等しい場合はＹを増加させ、５に等しい場合はＸを増加
し、Ｙを増加し、６に等しい場合はＸを減少させ、Ｙを
増加させ、７に等しい場合はＸをクリアし、Ｙを増加さ
せ、８に等しい場合はＹを減少させ、９に等しい場合は
Ｘを増加させ、Ｙを減少させ、１０に等しい場合はＸを
減少させ、Ｙを減少させ、１１に等しい場合にはＸをク
リアし、Ｙを減少させ、１２に等しい場合にはＹをクリ
アし、１３に等しい場合にはＸを減少させ、Ｙをクリア
し、１４に等しい場合にはＸを減少させ、Ｙをクリア
し、１５に等しい場合にはＸをクリアし、Ｙをクリアす
る。During the XY indirect cycle, the contents of the XY address register 43 are stored in the RA8 to RA0 data bus 21.
R and CA8 to CA0 are used in place of the row address and column address applied to the data bus 23. The 4-bit code input to CA4 to CA1 during the XY indirect cycle determines the manner in which the contents of the XY address register 43 are updated and the XY indirect cycle is completed. If these 4-bit binary values are equal to zero, there is no adjustment; if equal to 1, increase X; if equal to 2, decrease X; if equal to 3, clear X; , Increase Y if equal to 5, increase X, increase Y, equal to 6, decrease X, increase Y, equal to 7, clear X, Y Increase, decrease Y if equal to 8, increase X if equal to 9, decrease Y, decrease X if equal to 10, decrease Y, equal to 11 if equal to 11 Clear X, decrease Y, clear Y if equal to 12, decrease X if equal to 13, clear Y, reduce X if equal to 14, decrease Y Clear, if equal to 15, clear X and clear Y.

【００６４】上記したアドレス調整は各Ｘ−Ｙ間接サイ
クルの実行の間にＸ−Ｙアドレスレジスタ４３によって
自動的になされる。この機構によって、各アクセス以前
に新しい値をＸ−Ｙアドレスレジスタにロードしなけれ
ばならないオーバーヘッを生じさせることなしに、隣接
した画素の任意の順序に対する都合のよいアクセスが可
能になる。結果として、ビデオシステムコントローラ
は、線画、多角形充填、特注文字発生のような増分図形
動作をハードウエア支援速度で実行できる。The above address adjustment is made automatically by the XY address register 43 during the execution of each XY indirect cycle. This mechanism allows convenient access to any order of adjacent pixels without incurring the overhead of having to load a new value into the XY address register before each access. As a result, the video system controller can perform incremental graphic operations such as line drawing, polygon filling, and custom character generation at hardware-assisted speeds.

【００６５】Ｘ−Ｙアドレスレジスタ３４１は２つの部
分からなる２０ビットレジスタである。Ｘ−Ｙレジスタ
４３はこのＸ−Ｙアドレスレジスタ３４１と図７２およ
び図７３に示されているオフセットレジスタ３４２を含
む。オフセットレジスタ３４２はマイクロプロセッサ１
でアクセス可能でビット１１、１０と指定された２つの
アクセス可能ビットを含む。これらの２つのビットはＣ
Ａ４〜ＣＡ１データビット上のＸ−Ｙ調整コード入力に
よっては実施されない。第２の部分は、Ｘ−Ｙアドレス
レジスタ４３に含まれ、マイクロプロセッサ１によって
アクセス可能な１６ビットと、制御レジスタ３９ＣのＢ
７での状態に依存して２つの最上位または最下位ビット
としてＸ−Ｙレジスタに連結された２つのグループの２
ビットレジスタからなる残りの１８ビットである。これ
ら２ビットレジスタの１つが使用可能にされる。アドレ
スレジスタ３４１に含まれた１６ビットは２つの部分に
分割される。Ｙ座標はレジスタ３４１の最上位ビット部
で、最下位ビット部がＸ座標である。Ｘ部、Ｘ部間の境
界はプログラム可能である。信号ＸＹＬＲＡＳが制御レ
ジスタ３９Ｃによって与えられ、それが論理１であると
きは２ビットレジスタがＭＳＢでＸＹレジスタに連結さ
れる。これは３５１で起こる。これら２つの付加的最上
位ビットおよびＸ−Ｙアドレスレジスタ３４１の３５３
のＹ部はＹ座標を形成する。同様に、制御レジスタ３９
Ｃから与えられるＸＹＲＡＳ上の論理０は２つの最下位
ビット３５５およびＸＹアドレスレジスタのＸ部３５７
はＸ座標となる。ＸＹレジスタ３４１のこれらの１８ビ
ットは、Ｙ座標がそれ自身明示的に調整されていない場
合のみＹ座標の最下位ビットに波及するＸ座標の最上位
ビットから桁上げまたは借りがなされる。制御レジスタ
３９Ｃの内容がリセットされると、信号ＸＹＲＡＳは論
理０に復帰または省略値をとられる。ＸＹアドレスレジ
スタ３４１のＸ部かＹ部かのいずれかがＸＹオフセット
レジスタ３４２のビット８、９の内容を、ＸＹＬＲＡＳ
信号の状態に関係なくＸＹアドレスレジスタのＸ座標最
下位ビットかＹ座標の最上位ビット３５１に転送する。
ＸＹオフセットジスタ３４２を読出すと常に、イネーブ
ルＸまたは拡張ビット（すなわちオフセットレジスタ３
４２のビット８、９）の現在値はデータビットＤ₁ 〜Ｄ
₀ に復帰するが、ビット８、９に格納された値には復帰
しない。The XY address register 341 is a 20-bit register composed of two parts. The XY register 43 includes the XY address register 341 and the offset register 342 shown in FIGS. 72 and 73. The offset register 342 is a microprocessor 1
And two accessible bits designated as bits 11 and 10. These two bits are C
It is not implemented by inputting the XY adjustment code on the A4 to CA1 data bits. The second part is included in the XY address register 43, and has 16 bits accessible by the microprocessor 1 and the B bit of the control register 39C.
7 as two most significant or least significant bits depending on the state at 7
The remaining 18 bits consisting of a bit register. One of these two bit registers is enabled. The 16 bits contained in the address register 341 are divided into two parts. The Y coordinate is the most significant bit of the register 341, and the least significant bit is the X coordinate. The X parts, the boundaries between the X parts, are programmable. The signal XYLRAS is provided by control register 39C, and when it is a logic one, a two bit register is coupled to the XY register with the MSB. This occurs at 351. These two additional most significant bits and 353 of the XY address register 341
Form the Y coordinate. Similarly, control register 39
A logic 0 on XYRAS provided by C is the two least significant bits 355 and the X part 357 of the XY address register.
Is the X coordinate. These 18 bits of the XY register 341 are carried or borrowed from the most significant bit of the X coordinate which propagates to the least significant bit of the Y coordinate only if the Y coordinate itself is not explicitly adjusted. When the contents of the control register 39C are reset, the signal XYRAS returns to logic 0 or takes the default value. Either the X part or the Y part of the XY address register 341 sets the contents of bits 8 and 9 of the XY offset register 342 to XYLRAS.
Regardless of the state of the signal, the signal is transferred to the least significant bit of the X coordinate of the XY address register or the most significant bit 351 of the Y coordinate.
Whenever the XY offset register 342 is read, the enable X or extension bit (ie, offset register 3
The current value of bits 8 and 9) of D.42 is data bits D _{1 to}
It returns to ₀ , but does not return to the value stored in bits 8 and 9.

【００６６】正しい動作を確保するために、ＸＹオフセ
ットレジスタ３４２はＸＹアドレスレジスタ３４１のロ
ーディング以前に常にロードされている。これは２つの
拡張ビットすなわちビット８、９が正しくロードするた
めに必要である。これらの拡張ビットは４つの行アドレ
スストローブのうちどれがＸＹ間接サイクルの間アクテ
ィブであるのかを決定するために用いられる。ビット
８、９は４つのアクティブストローブを与えるために符
号化され、これはＲＡＳデコード論理５で実施される。The XY offset register 342 is always loaded before the loading of the XY address register 341 to ensure correct operation. This is necessary for the two extension bits, bits 8, 9 to load properly. These extension bits are used to determine which of the four row address strobes are active during the XY indirect cycle. Bits 8 and 9 are encoded to provide four active strobes, which are implemented in RAS decode logic 5.

【００６７】ＸＹアドレスレジスタ３４１は、２０ビッ
トのＸＹアドレスレジスタ出力の一部となる１６個のマ
イクロプロセッサがアクセス可能なビットを含む。のレ
ジスタのＸ部、Ｙ部間の境界は種々の図形メモリ構成の
要求を満たすためにプログラム可能である。Ｘ部はレジ
スタの最下位ビットの２〜９のどこでも占有するように
規定可能である。残りのビットはＹ部の一部となる。こ
のレジスタのＸ位置、Ｙ位置間の８個の可能な境界状態
は図７７および図７８に示されている。The XY address register 341 includes bits that can be accessed by 16 microprocessors that are part of the output of the 20-bit XY address register. The boundaries between the X and Y portions of these registers are programmable to meet the requirements of various graphic memory configurations. The X part can be defined to occupy any of the least significant bits 2-9 of the register. The remaining bits become part of the Y part. The eight possible boundary states between the X and Y positions of this register are shown in FIGS.

【００６８】ＸＹオフセットレジスタ３４２はＸＹアド
レスレジスタ３４１のＸ部、Ｙ部間の境界を決定し、３
５７および３５９に位置した２ＲＡＳ選択ビットおよび
ビット８、９の初期値を含む。３６１および３６３に位
置されたＸＹオフセットレジスタの８個の最下位ビット
は、図７７および図７８に示されるようにＸアドレスレ
ジスタ３４１内に含まれたアドレスのＸ部、Ｙ部間の境
界を特定する。２つのオフセットレジスタのビット８、
９は、マイクロプロセッサ１からＸＹレジスタ３５１の
Ｘ部３５３かＹ部３５７のどちらかへ開始された書込み
サイクルの間にＸ、Ｙアドレスの拡張ビットにロードさ
れる初期値を格納する。これら２つのビットはＸ−Ｙ間
接サイクルの間にＣＡ４〜ＣＡ１に入力された調整コー
ドによって影響されない。ＸＹアドレスの転送および拡
張ビットだけは結局化する。ＸＹオフセットレジスタ３
４２を読取ることによって、２ビット８、９の初期値の
代わりにＸＹアドレスの拡張ビットの現在値をＸＹオフ
セットレジスタ３４２に帰還させる。The XY offset register 342 determines the boundary between the X and Y parts of the XY address register 341,
Includes the 2RAS select bits located at 57 and 359 and the initial values of bits 8,9. The eight least significant bits of the XY offset registers located at 361 and 363 specify the boundary between the X and Y parts of the address contained in the X address register 341 as shown in FIGS. I do. Bit 8 of the two offset registers,
9 stores an initial value to be loaded into the extension bits of the X and Y addresses during a write cycle started from the microprocessor 1 to either the X section 353 or the Y section 357 of the XY register 351. These two bits are unaffected by the adjustment code applied to CA4-CA1 during the XY indirect cycle. Only the transfer and extension bits of the XY address end up. XY offset register 3
By reading 42, the current value of the extension bit of the XY address is fed back to the XY offset register 342 instead of the initial value of the two bits 8 and 9.

【００６９】３６３のビット１は行アドレス指定時間中
に出力されるＭＡ８であり、３６５のビット１０は列ア
ドレス指定時間中に出力されるＭＡ８である。これら２
つのビットもＸＹアドレスポインタの増加または減少に
よって影響を受けない。図７７において使用されないも
のとして示されたＸ−Ｙアドレスレジスタのどのビット
も０として読出される。Bit 1 of 363 is MA8 output during the row addressing time, and bit 10 of 365 is MA8 output during the column addressing time. These two
One bit is not affected by the increment or decrement of the XY address pointer. Any bit of the XY address register shown as unused in FIG. 77 is read as zero.

【００７０】マイクロプロセッサ１はＦＳ０〜ＦＳ０入
力を機能コード００１に設定することによってＸ−Ｙ間
接サイクルを開始する。次に表示メモリ５はＲ／Ｗ線に
よって特定されるように読出されるから書込まれる。Ｘ
Ｙアドレスレジスタ３４１の内容は、次のＸＹ間接サイ
クルの間にアクセスされるべき隣接語を指すために各Ｘ
Ｙ間接サイクルの後に調整できる。１５個の異なった調
整がＸＹレジスタ４３に対して利用できる。これらの調
整は前述したＸ−Ｙ間接サイクルの間にＣＡ４〜ＣＡ１
上の入力によって選択される。この特定された調整は次
の間接サイクルを見越して現在のＸ−Ｙサイクルの間に
生じる。The microprocessor 1 starts the XY indirect cycle by setting the FS0 to FS0 inputs to the function code 001. Then, the display memory 5 is read out and written as specified by the R / W line. X
The contents of the Y address register 341 contain the value of each X to indicate the adjacent word to be accessed during the next XY indirect cycle.
It can be adjusted after the Y indirect cycle. Fifteen different adjustments are available for the XY register 43. These adjustments are performed during CA4 to CA1 during the XY indirect cycle described above.
Selected by the above input. This specified adjustment occurs during the current XY cycle in anticipation of the next indirect cycle.

【００７１】２０ビットのＸＹアクセスはＸＹアクセス
レジスタ３４１の、マイクロプロセッサ１によってアク
セス可能な１６ビットよびＸＹオフセットレジスタ３４
２に存在する２個のＲＡＳ選択ビットと２個のＭＡ８ビ
ットからなる。この２つのＲＡＳ選択ビットはマイクロ
プロセッサ１に直接アクセスできないが、このマイクロ
プロセッサ１はこれらのビットをＸ−Ｙオフセットレジ
スタ３４２のビット８、９からロードさせる。この２０
ビットのＸ−Ｙアドレスは、画素の数がマイクロプロセ
ッサ１のデコード経路幅および１画素あたりのビット数
によって決定される１個以上の画素を含む表示メモリ５
内の語を指す。そのアドレスのＸ部、Ｙ部間の境界は次
に述べる種々のメモリ構成を収容するようプログラム可
能である。The 20-bit XY access is performed by using the 16-bit and XY offset registers 34 accessible by the microprocessor 1 in the XY access register 341.
2, two RAS selection bits and two MA8 bits. The two RAS select bits are not directly accessible to microprocessor 1 which causes these bits to be loaded from bits 8 and 9 of XY offset register 342. This 20
The X-Y address of the bit corresponds to the display memory 5 including one or more pixels whose number is determined by the decoding path width of the microprocessor 1 and the number of bits per pixel.
Refers to a word in The boundaries between the X and Y portions of the address are programmable to accommodate the various memory configurations described below.

【００７２】表示メモリ５のＸ−Ｙアクセスの間に、ビ
デオシステムコントローラ３は、ＲＡ８〜ＲＡ０データ
バス２１ＲおよびＣＡ８〜ＣＡ０データバス２１Ｃに外
部から供給されたアドレスの代わりにアドレスレジスタ
３４１内に含まれるアドレスを用いる。ＸＹアドレスレ
ジスタ３４１に含まれる１６ビットのうち８個の最上位
ビットは行アドレスとしてのＭＡ０〜ＭＡ７としてデー
タバス２５に出力され、８個の最下位ビットは列アドレ
スとしてのＭＡ０〜ＭＡ７としてデータバス２５に出力
される。ＸＹオフセットレジスタ３４２のビット１０、
１１も行、列アドレスとしてＭＡ８に多重化される。マ
イクロプロセッサ１にアクセスできない２個のＲＡＳ選
択ビットは、４個の行アドレスストローブＲＡＳ３〜Ｒ
ＡＳ０のうちどれがＸＹ間接サイクルの間にアクティブ
になるかを決定するためにＲＳ１〜ＲＳ０の代わりに用
いられる。During the XY access of the display memory 5, the video system controller 3 includes in the address register 341 instead of the address externally supplied to the RA8 to RA0 data bus 21R and the CA8 to CA0 data bus 21C. Address is used. Of the 16 bits included in the XY address register 341, eight most significant bits are output to the data bus 25 as MA0 to MA7 as row addresses, and eight least significant bits are data to MA0 to MA7 as column addresses. 25. Bit 10 of the XY offset register 342,
11 is also multiplexed into MA8 as a row and column address. The two RAS select bits that cannot access the microprocessor 1 have four row address strobes RAS3-R
Used in place of RS1-RS0 to determine which of AS0 becomes active during the XY indirect cycle.

【００７３】ＸＹアドレス指定はプログラマがＸ、Ｙ画
面寸法を彼の用途に合わせることができるように自由に
選べる。アドレスのＸ部はＸＹアドレスレジスタ３４１
の下位２〜９ビットを占有することができる。ＲＡＳ選
択ビットはＸＹＬＲＡＳ信号の状態によってＸ部かＹ部
かのどちらかに連結される。The XY addressing is freely selectable so that the programmer can adapt the X, Y screen dimensions to his application. The X part of the address is the XY address register 341
Occupy the lower 2 to 9 bits. The RAS selection bit is connected to either the X part or the Y part depending on the state of the XYLRAS signal.

【００７４】図７９は制御レジスタ３９Ｃの概略図であ
る。ビデオシステムコントローラ３は２つの評価可能な
制御レジスタ３７１、３７３を含む。これらのレジスタ
によって制御される機能は、マイクロプロセッサ１とビ
デオシステムコントローラ３の間のインタフェース信号
の動き、表示更新サイクルのタイミング、割込みリフレ
ッシュの使用可能化、ＤＲＡＭリフレッシュサイクルの
周波数、およびビデオタイミング機能生成を含む。制御
レジスタ３７１、３７３は共に１６ビットレジスタであ
る。各々、マイクロプロセッサ１によって読出されかつ
そこに書込まれる。これらのレジスタ内の個々のビット
に割当てられた機能を次に説明する。図７９は３つの同
期回路３７５、３７７、３７９の論理を示す。これら３
つの同期回路は制御レジスタ３８１の内容を制御レジス
タ３７１の出力保持レジスタ３８３に転送するのに用い
られる。この理由は、マイクロプロセッサ１ビデオシス
テムコントローラ３による機能の実行の間に制御レジス
タに書込みを行うからである。グリッチや割込みを避け
るために、データは制御レジスタ３８１にロードされ、
次に転送信号ＴＲＡＮ１、ＴＲＡＮ２およびＴＲＡＮ３
を介して出力保持レジスタ３８３に転送される。２つの
リセット信号がＶＲＥＳＥＮＴおよびＳＲＥＳＥＴを含
む転送信号を初期設定するのに用いられる。水平開始帰
線消去信号が同期回路３７５に与えられてＴＲＡＮ１信
号を実現する。マイクロプロセッサ１が制御レジスタ３
８１に書込みを行うとき、ＴＲＡＮ１信号はビデオシス
テムコントローラ３が水平開始帰線消去信号が有効にな
るまで動作モードを変更しないようにする。これは水平
走査線の途中で起こる。図８１は制御レジスタ３７３お
よびそれに付随した機能を示す。図８２および図８３
は、制御レジスタ３８１、３７３を構成するのに用いら
れるＣＲＢレジスタの概略図である。FIG. 79 is a schematic diagram of the control register 39C. Video system controller 3 includes two evaluable control registers 371,373. The functions controlled by these registers include the behavior of the interface signals between the microprocessor 1 and the video system controller 3, the timing of the display update cycle, the enabling of the interrupt refresh, the frequency of the DRAM refresh cycle, and the generation of the video timing function. including. The control registers 371 and 373 are both 16-bit registers. Each is read and written by the microprocessor 1. The functions assigned to the individual bits in these registers will now be described. FIG. 79 shows the logic of the three synchronization circuits 375, 377, 379. These three
One synchronous circuit is used to transfer the contents of the control register 381 to the output holding register 383 of the control register 371. This is because the control register is written during the execution of the function by the microprocessor 1 video system controller 3. Data is loaded into control register 381 to avoid glitches and interrupts.
Next, transfer signals TRAN1, TRAN2 and TRAN3
Is transferred to the output holding register 383 via the. Two reset signals are used to initialize transfer signals including VRESENT and SRESET. The horizontal start blanking signal is provided to the synchronization circuit 375 to realize the TRAN1 signal. The microprocessor 1 controls the control register 3
When writing to 81, the TRAN1 signal prevents the video system controller 3 from changing operating modes until the horizontal start blanking signal is enabled. This occurs in the middle of a horizontal scan line. FIG. 81 shows the control register 373 and its associated functions. FIG. 82 and FIG. 83
Is a schematic diagram of a CRB register used to configure the control registers 381 and 373.

【００７５】図８４は入力ピンブロック５９の概略図で
あり、マイクロプロセッサ１からの信号を受信しその信
号をバッファに入れてビデオシステムコントローラ３に
与える論理を示す。回路４００は適当なクロックと同期
するようにシステムリセット信号とビデオリセット信号
を同期させる。これは無論遅延回路４０１、４０３およ
び４０５によってなされ、これによって、ビデオリセッ
トこのクロックと同期し（位相１信号と位相３信号はこ
のビデオクロックの約数である）、システムリセットは
同期ステージ４０７、４０８、４０９によってこのクロ
ックと同期するようになる。残りの回路はビデオシステ
ムコントローラへ用いるためにバッファに入れられ、増
幅がなされる。FIG. 84 is a schematic diagram of the input pin block 59, showing logic for receiving a signal from the microprocessor 1, buffering the signal, and supplying the buffer to the video system controller 3. Circuit 400 synchronizes the system reset signal and the video reset signal to synchronize with the appropriate clock. This is of course done by the delay circuits 401, 403 and 405, whereby the video reset is synchronized with this clock (the phase 1 and phase 3 signals are a submultiple of this video clock) and the system reset is made with the synchronization stages 407, 408. , 409 to synchronize with this clock. The remaining circuitry is buffered and amplified for use by the video system controller.

【００７６】データ状態ブロック６１は状態レジスタ８
１およびデータピン８３を含む。図８５〜図８７は、デ
ータバス１７上の信号をＸＹレジスタ４３、列アドレス
４９、４１、制御・内部レジスタ３９に駆動するために
バッファリングおよび増幅がなされるデータピン８３の
概略図である。Data status block 61 contains status register 8
1 and data pin 83. FIGS. 85 to 87 are schematic diagrams of data pins 83 which are buffered and amplified to drive signals on the data bus 17 to the XY register 43, the column addresses 49 and 41, and the control / internal register 39.

【００７７】図８８〜図９７は、各々が特定の内部状態
を表わす３ビットが存在する状態レジスタ８１の概略図
である。ビット値１は対応状態が検出されたこを示す。
これらの状態は論理回路４１１で垂直割込みを含む。表
示エラーは、ビデオシステムコントローラ３が水平帰線
消去期間の間に要求される表示更新サイクルを実施でき
なかったことを示す。この表示エラーは回路４１３に格
納される。リフレッシュエラーラッチ４１５は、ビデオ
システムコントローラ３が次の水平帰線消去期間の始ま
りの前に指定された数のＤＲＡＭリフレッシュサイクル
を実行できなかったことを示す。これら３つの信号はＡ
ＮＤ／ＯＲ論理４１７で結合され、割込み導体２３を与
え、割込みの正しい原因が状態線４１９に与えられる。
また、ビデオブロック２７からの割込みをシステムブロ
ックと同期させる同期回路４２１がある。位相３、位相
１および位相３によってゲート制御される３つのゲート
トランジスタ４２５、４２７および４２９を含む回路４
２３によって、割込みがビデオクロックと最初に同期さ
れる。位相１と位相３の分離をなすのは符号変換器４３
５、４３７である。回路４３３の出力は、ゲートラッチ
４４１、４４３および割込みを垂直割込み回路に与える
パルス成形回路４４５を含むシステムクロック同期装置
に与えられる。図９８〜図１００は、ビデオクロック上
に位相１および位相３を発生するのに用いられるクロッ
ク回路４５１およびビデオシステムコントローラ３にク
ロックを与えるのに用いられる回路４５３を示す。図８
８〜図９７、図２７〜図３１、図８４および図１０３に
示された二重クロックおよび同期回路は、ビデオクロッ
クＶＩＤＣＬＫ（これはモニタドットクロックと高調波
テストに関連している）がマイクロプロセッサ１のクロ
ックＳＹＳＣＬＫとは異なっているかもしれないために
要求される。ＳＹＳＣＬＫはＳＹＳＣＬＫより低速で動
くように特定されるが、そのアーキテクチュアはドット
クロック周波数が１００ＭHzを越えることがあるモニタ
を制御することを可能にする。FIGS. 88 to 97 are schematic diagrams of status register 81 in which there are three bits each representing a particular internal state. Bit value 1 indicates that the corresponding state has been detected.
These states include a vertical interrupt in logic circuit 411. A display error indicates that the video system controller 3 was unable to perform the required display update cycle during the horizontal blanking interval. This display error is stored in the circuit 413. Refresh error latch 415 indicates that video system controller 3 was unable to perform the specified number of DRAM refresh cycles before the beginning of the next horizontal blanking interval. These three signals are A
Combined by ND / OR logic 417, providing interrupt conductor 23, the correct cause of the interrupt is provided on status line 419.
Further, there is a synchronization circuit 421 for synchronizing an interrupt from the video block 27 with the system block. Circuit 4 including three gate transistors 425, 427 and 429 gated by phase 3, phase 1 and phase 3
By 23, the interrupt is first synchronized with the video clock. It is the code converter 43 that separates phase 1 and phase 3
5, 437. The output of circuit 433 is provided to a system clock synchronizer that includes gate latches 441, 443 and a pulse shaping circuit 445 that provides interrupts to the vertical interrupt circuit. FIGS. 98-100 show a clock circuit 451 used to generate phase 1 and phase 3 on the video clock and a circuit 453 used to clock the video system controller 3. FIG.
The dual clock and synchronization circuit shown in FIGS. 8 to 97, 27 to 31, 84 and 103 uses a video clock VIDCLK (which is associated with monitor dot clock and harmonic testing) with a microprocessor. It is required because it may be different from one clock SYSCLK. SYSCLK is specified to run slower than SYSCLK, but its architecture allows to control monitors whose dot clock frequency can exceed 100 MHz.

【００７８】図１に示されたシステムに適当で、図１０
１に示されたメモリ装置５の一例は、米国特許第４,23
9,993号に示されるように、１つのトランジスタセルを
用い、さらに複数タップを有する直列シフトレジスタを
含む６４ＫビットＭＯＳダイナミック読取／書込メモリ
である。この例に対しては、ランダムアクセスは１ビッ
ト幅でよい。他の適当な例（図示せず）は２５６Ｋビッ
トまたはそれ以上の記憶容量を有する下記のメモリ装置
でよい。Suitable for the system shown in FIG.
One example of the memory device 5 shown in FIG.
As shown in US Pat. No. 9,993, this is a 64 Kbit MOS dynamic read / write memory using one transistor cell and further including a serial shift register having a plurality of taps. For this example, the random access may be one bit wide. Another suitable example (not shown) may be the following memory device having a storage capacity of 256 Kbits or more.

【００７９】次に説明するように、メモリがたとえば８
つのチップを与えるように区分される場合、個々の記憶
装置はＸ１すなわち１ビット幅でよく、これら８つの記
憶装置は典型的な８ビットマイクロコンピュータ８によ
るアクセスのために並列に接続することができる。Ｘ４
またはＸ１６のような区分にも次に明らかになるように
用いることができる。As described below, if the memory is, for example, 8
When partitioned to provide one chip, the individual storage devices can be X1 or 1 bit wide, and these eight storage devices can be connected in parallel for access by a typical 8-bit microcomputer 8 . X4
Alternatively, a partition such as X16 can be used as will become apparent next.

【００８０】図１０１に示されたメモリ装置５は典型的
にはＮチャンネル・セルフアライン・シリコンゲート２
重レベル多結晶ＭＯＳプロセスによって、装置全部を大
きさが１インチ（2.５４cm）平方の約１／３０の１シリ
コンチップ（これは通常、２０ピンまたは端子をもつ標
準のデュアルインラインパッケージにマウントされる）
に含まてなされる。２５６Ｋビット装置に対しては、こ
のパッケージは２２個ものピンまたは端子を備えてい
る。同様に、大容量装置に対してはピンの数は増大する
だろう。この例で、装置は、２５６行、２５６列の規則
パターンで各々が１２７６８個のセルの２つの半分部１
０ａおよび１０ｂに分割されたアレイ１０を含む。２５
６行（Ｘ線）のうちアレイ半分１０ａに１２８個、アレ
イ半分１０ｂに１２８個ある。２５６本の列（Ｙ線）は
アレイ半分１０ａ、１０ｂに半分づつ分けられる。アレ
イ１０の中央部には２５６個のセンス増幅器５１１があ
り、これらは上記特許または米国特許第４,081,701号に
開示、クレームされた発明に従って構成された差動型の
二安定回路である。各センス増幅器は列線の中央におい
て接続されるので、１２８個づつのメモリセルが各セン
ス増幅器の両側に接続される。チップには接地端子Ｖｓ
ｓとともに単一の５Ｖ電源Ｖｄｄだけが必要である。The memory device 5 shown in FIG. 101 is typically an N-channel self-aligned silicon gate 2
Through a heavy-level polycrystalline MOS process, the entire device is mounted on a 1-inch (2.54 cm) square, approximately 1/30 silicon chip (typically mounted in a standard dual in-line package with 20 pins or terminals). )
It is made to be included in. For a 256 Kbit device, this package has as many as 22 pins or terminals. Similarly, for high capacity devices, the number of pins will increase. In this example, the device consists of two halves 1 of 12768 cells each in a 256 row, 256 column rule pattern.
It includes an array 10 divided into Oa and 10b. 25
Of the six rows (X-rays), there are 128 in half array 10a and 128 in half array 10b. The 256 columns (Y lines) are split into half halves of the array halves 10a, 10b. In the center of the array 10 are 256 sense amplifiers 511, which are differential bistable circuits constructed in accordance with the invention disclosed and claimed in the aforementioned patent or U.S. Pat. No. 4,081,701. Since each sense amplifier is connected at the center of the column line, 128 memory cells are connected on each side of each sense amplifier. The chip has a ground terminal Vs
Only a single 5V power supply Vdd with s is required.

【００８１】２つの半分部に分けられた行（Ｘ）アドレ
スデコーダ１２は１６本の線５１３によって８個のアド
レスバッファ（ラッチ）１４に接続される。バッファ１
４は米国特許第４,288,706号に開示された発明によって
構成される。８ビットのＸアドレスは８個のアドレス入
力端子５２５によってアドレスバッファ１４の入力に与
えられる。Ｘアドレスデコーダ１２は、マイクロコンピ
ュータ８からス５０７を介して受けとった入力端子１５
の８ビットアドレスによって規定される２５６本の行線
の１本を選択するように働く。２５６本以上のその、す
なわち５１２本の行線をもつ２５６Ｋビットメモリに対
しては、８ビット×アドレスおよび８ビットラッチ以上
のものが用いられなければならない。列アドレスも入力
ピン２５で受け取られ、列アドレスラッチ１６にラッチ
される。１ビット幅のランダムアクセス入出力に対して
は、８列アドレスビット全部必要であるが、バイト幅す
なわち８ビット幅のアクセスに対しては５ビットだけが
必要で、マイクロコンピュータはいくつかの縦続接続チ
ップの中で選択する付加的な列アドレスビットを出力す
ることができる。これらの付加的列アドレスビットは従
来構造のチップ選択デコーダによって用いることができ
る。列アドレスランダム１６の出力は、線５１７によっ
て、２５６列のうちの１つを選択してランダムアクセス
入出力線１７／３１上に１ビット幅の入る出力を発生す
るアレイの中央にあるデコーダ１８に接続される。分離
した入力線１７および出力線３１は図１に示すように用
いることができるか、図１０１に示すように多重化する
ことができる。ダミーセル（図示せず）の行は、この型
式の装置おける通常手段であるようにセンス増幅器の両
側に含まれる。Ｘアドレスについては、大容量装置の場
合は列を識別するのに要求されるビットおよびラッチの
数も増大する。The row (X) address decoder 12 divided into two halves is connected to eight address buffers (latches) 14 by 16 lines 513. Buffer 1
No. 4 is constituted by the invention disclosed in U.S. Pat. No. 4,288,706. The 8-bit X address is provided to the input of the address buffer 14 by eight address input terminals 525. The X address decoder 12 has an input terminal 15 received from the microcomputer 8 via the switch 507.
To select one of the 256 row lines defined by the 8-bit address. For a 256Kbit memory with more than 256, ie 512 row lines, more than an 8 bit x address and an 8 bit latch must be used. The column address is also received at input pin 25 and latched in column address latch 16. For a 1-bit wide random access I / O, all eight column address bits are needed, but for a byte-wide or eight-bit wide access, only five bits are needed, and the microcomputer has several cascade connections. Additional column address bits can be output for selection within the chip. These additional column address bits can be used by a conventional chip select decoder. The output of the column address random 16 is supplied by a line 517 to a decoder 18 at the center of the array which selects one of the 256 columns and produces a one bit wide output on the random access I / O line 17/31. Connected. Separate input lines 17 and output lines 31 can be used as shown in FIG. 1 or can be multiplexed as shown in FIG. Rows of dummy cells (not shown) are included on either side of the sense amplifier as is usual in devices of this type. For X addresses, the number of bits and latches required to identify a column also increases for high capacity devices.

【００８２】こうして、メモリ装置は１ビット幅または
他のビット幅のランダムアクセスおよび直列の入出力を
有する標準的なダイナミックＲＡＭの類似している。図
１０１をさらに参照すると、直列アクセスは、アレイ１
０の対向側面に配置された２つの同等の半分部に分割さ
れた２５６ビットの直列シフトレジスタ２０によって与
えられる。同じ結果は、両方の半分部を同じ側面に重ね
て配置しても達成できる。しかし、これらの半分部を対
向側面に配置することによってセンス増幅器の動作のバ
ランスが保たれる。Thus, the memory device is similar to a standard dynamic RAM with random access of one bit width or other bit width and serial I / O. Still referring to FIG. 101, serial access is
This is provided by a 256-bit serial shift register 20 divided into two equal halves located on opposite sides of the zero. The same result can be achieved by placing both halves on the same side. However, by arranging these halves on opposite sides, the operation of the sense amplifier is balanced.

【００８３】シフトレジスタ２０は、アレイの一方の側
の１２８個の転送ゲート５２１ａおよび他方の側の同数
の転送ゲート５２１ｂによって、読出しサイクルに対し
てアレイ１０の列線からロードすることができるか、書
込みサイクルにしてその列線にロードすることができ
る。Whether shift register 20 can be loaded from a column line of array 10 for a read cycle by 128 transfer gates 521a on one side of the array and an equal number of transfer gates 521b on the other side, The column line can be loaded in a write cycle.

【００８４】直列書込みのための装置に対するデータ入
力は、マルチプレックス回路５２３によってシフトレジ
スタ半分部のにゅうろく２４ａおよび２４ｂに接続され
るデータイン端子２２によってなされる。データは、出
力５２５ａ、５２５ｂ、データ出力・マルチプレックス
・バッファ回路２６およびデータアウト端子２５７を介
してレジスタ半分部から直列に読み出される。Data input to the device for serial writing is provided by the data in terminal 22 which is connected by the multiplex circuit 523 to the halves 24a and 24b of the shift register half. Data is read serially from the register half via outputs 525a, 525b, data output / multiplex buffer circuit 26 and data out terminal 257.

【００８５】シフトレジスタ２０は、ビットをレジスタ
の段を介して、各クロックサイクルにつき２段づつシフ
トするのに用いられるクロック０によって動作される。
読出し動作に対しては、分割シフトレジスタの２５６ビ
ット位置から２５６ビットを出力するには１２８サイク
ルのクロック０を必要とするにすぎない。転送ゲート２
１ａ、２１ｂに与えられた制御信号ＴＲ２９はシフトレ
ジスタ２０の２５６ビット位置の各々をアレイ半分部１
０ａ、１０ｂの対応する列線に接続する。The shift register 20 is operated by a clock 0 which is used to shift bits through the register stages by two stages for each clock cycle.
For a read operation, outputting 128 bits from the 256 bit position of the split shift register only requires 128 cycles of clock 0. Transfer gate 2
Control signals TR29 applied to 1a and 21b store each of the 256 bit positions of shift register 20 in array half 1
0a and 10b are connected to the corresponding column lines.

【００８６】直列書込み動作においては、センス増幅器
５１１はＴＲ／ＱＥ後に生じる書込みコマンドによって
動作されて列線が全論理レベルに設定され、その後で１
本の行線がラッチ１４のアドレスによって選択され、デ
ータはこの行のメモリセル内に入れられる。直列読出し
サイクルは、２５６Ｘ（行アドレス）線の１つ（および
反対側のダミーセル）を起動するのにデコードされる入
力１５上のアドレスで開始する。センス増幅器５１１は
次にクロック発生・制御回路３０からの制御信号によっ
て起動されて列線を全論理レベルにもっていき、次に転
送ゲート２１ａ、２１ｂが制御信号ＴＲ／ＱＥによって
起動されて選択された行からの半分部に移動させる。こ
のとき与えられたシフトクロック信号０は２５６ビット
を直列形式でマルチプレックス回路２６を介して１クロ
ックにつき２段（ビット）づつ出力ピン５２７に移動す
ることができ、レジスタ全体では１２８クロックサイク
ルが必要である。In a serial write operation, the sense amplifier 511 is operated by a write command generated after TR / QE to set the column lines to all logic levels and thereafter
One row line is selected by the address of latch 14 and data is placed in the memory cells of this row. The serial read cycle starts at the address on input 15 which is decoded to activate one of the 256X (row address) lines (and the dummy cell on the other side). Sense amplifier 511 is then activated by a control signal from clock generation / control circuit 30 to bring the column lines to all logic levels, and then transfer gates 21a and 21b are activated and selected by control signal TR / QE. Move to half from line. At this time, the given shift clock signal 0 can move 256 bits in a serial format to the output pin 527 by two stages (bits) per clock through the multiplex circuit 26, and the entire register requires 128 clock cycles. It is.

【００８７】これまで述べたように、メモリ装置は、直
列の入出力の１ビットまたは他のビットサイズのランダ
ムアドレスをもった標準的なダイナミックＲＡＭと同じ
である。しかし、本発明では、直列の入出力を与える２
５６ビットの直列シフトレジスタ２０は４個の６４ビッ
トシフトレジスタとして編成される。１、２、３または
４個の６４ビットシフトレジスタは、２５６ビットシフ
トレジスタに沿った４個のタップのうちどれが選択され
るかに応じてアクセスすることができる。２５６ビット
シフトレジスタは２つの半分部に分割されているから、
各６４ビットシフトレジスタも２つの半分部に分割され
る。図１０１に示されるように、第１の６４ビットシフ
トレジスタは上半分２０ａと下半分２０ｂから成り、第
２の６４ビットシフトレジスタは上半分２０ｃと下半分
２０ｄから成り、第３の６４ビットシフトレジスタは上
半分２０ｅと下半分２０ｆから成り、そして第４の６４
ビットシフトレジスタは上半分２０ｇと下半分２０ｈか
ら成る。As mentioned above, the memory device is the same as a standard dynamic RAM with a serial input / output 1-bit or other bit-sized random address. However, in the present invention, 2 which provides a serial input / output
The 56-bit serial shift register 20 is organized as four 64-bit shift registers. One, two, three or four 64-bit shift registers can be accessed depending on which of the four taps along the 256-bit shift register is selected. Since the 256-bit shift register is divided into two halves,
Each 64-bit shift register is also divided into two halves. As shown in FIG. 101, the first 64-bit shift register comprises an upper half 20a and a lower half 20b, the second 64-bit shift register comprises an upper half 20c and a lower half 20d, and a third 64-bit shift register. The register consists of an upper half 20e and a lower half 20f, and the fourth 64
The bit shift register has an upper half 20g and a lower half 20h.

【００８８】選択されたタップは第１、第２、第３、第
４のいずれの６４ビットシフトレジスタがアクセスされ
るかを決定する。選択されるタップは２つの最上位列ア
ドレス入力に与えられる２ビットコードによって決定さ
れる。図１０１には、２進コードを介して所望の特定タ
ップを選択するためにこれもシフトレジスタ２０に入力
する列アドレスラッチ１６からの線５１７が示されてい
る。The selected tap determines which of the first, second, third, and fourth 64-bit shift registers is accessed. The tap selected is determined by the 2-bit code provided to the two most significant column address inputs. FIG. 101 shows a line 517 from the column address latch 16 which also enters the shift register 20 to select the desired particular tap via a binary code.

【００８９】図１０２において、本発明のシステムとと
もに用いることのできるマイクロコンピュータ１は、従
来構造のシングルマイクロコンピュータ、さらに付加的
なオフチッププログラムまたはデータメモリ８０（必要
に応じて）、および種々の周辺入出力装置８１（これら
は全部アドレス／データバス６０７および制御バス２３
によって相互接続されている）を含むことができる。In FIG. 102, the microcomputer 1 that can be used with the system of the present invention is a single microcomputer of a conventional structure, an additional off-chip program or data memory 80 (if necessary), and various peripherals. I / O device 81 (all of these are address / data bus 607 and control bus 23
Interconnected by a).

【００９０】単一の双方向製マルチプレックスアドレス
／データバスが示されているが、図１に示されるように
分離したアドレスバスとデータバスを用いてもよく、ま
たプログラムバスとデータ（入出力）アドレスを外部バ
スで分離することもできる。マイクロコンピュータはノ
イマン型アーキテクチュアまたはハードウエア型または
両者の組合わせで構成することができる。Although a single bidirectional multiplex address / data bus is shown, separate address and data buses may be used as shown in FIG. 1, or a program bus and data (input / output) may be used. 2.) Addresses can also be separated by external buses. The microcomputer may be configured with a Neumann-type architecture or a hardware type or a combination of both.

【００９１】マイクロプロセッサ１は、たとえばパーツ
No. ＴＭＳ７０００またはＴＭＳ９９０００としてテキ
サスインスツルメンツ社から発売されている装置の１
つ、または、パーツNo. モトローラ６８０００、６８０
５、ジロッグＺ８０００、インテル８０８６、８０５１
として発売されている装置の１つでよい。これらの装置
は、内部構造の詳細は異なるけれども、一般にプログラ
ム記憶用のオンチップＲＯＭ８２を含んでいるが、オフ
チップで利用できるプログラムアドレスを有することも
でき、またいずれにしても表示メモリ５に対するオフチ
ップデータアクセスも有することができる。ビデオシス
テムコントローラ３は全てのマイクロプロセッサ、マイ
クロコンピュータにインタフェースするように設計さ
れ、それによってシステム設計者の自由度が大きくな
る。The microprocessor 1 includes, for example, parts
No. One of the devices sold by Texas Instruments as TMS7000 or TMS99000
Or part No. Motorola 68000, 680
5, Zirog Z8000, Intel 8086, 8051
It may be one of the devices sold as. These devices, although differing in the details of their internal structure, generally include an on-chip ROM 82 for program storage, but may also have a program address available off-chip, and in any case, an off-chip to the display memory 5. It can also have chip data access. The video system controller 3 is designed to interface with all microprocessors and microcomputers, thereby increasing the flexibility of the system designer.

【００９２】図１０２に示された典型的なマイクロコン
ピュータ１は、データ、アドレス記憶用ＲＡＭ（ランダ
ムアクセス読取り／書込みメモリ）５８３、算術または
論理演算を実行するためのＡＬＵ８４およびデータ、プ
ログラムアドレス（通常数個の分離したバスからなる）
を１つの位置から別の位置へ転送するための内部データ
・プログラムバス配列５８５を含むことができる。ＲＯ
Ｍ８２に記憶された命令は１個づつ命令レジスタ５８７
にロードされ、そこから命令が制御回路５８８において
デコードされ、制御信号を発生してマイクロコンピュー
タ動作を規定する。A typical microcomputer 1 shown in FIG. 102 includes a RAM (random access read / write memory) 583 for storing data and addresses, an ALU 84 for executing arithmetic or logical operations, and a data and program address (usually). Consisting of several separate buses)
For transferring data from one location to another. RO
The instructions stored in M82 are stored in the instruction register 587 one by one.
From which instructions are decoded in control circuit 588 to generate control signals to define microcomputer operation.

【００９３】ＲＯＭ８２はプログラムカウンタ９０にア
ドレスされるが、そのカウンタは自己増加するか、その
内容をＡＬＵ８４を通過させることによって増大するこ
とができる。スタック５９１は割込みまたはサブルーチ
ンでプログラムカウンタの内容を格納するようになって
いる。ＡＬＵは２つの入力９２、９３を有し、その一方
はデータバス５８５からロードされる１つまたはそれ以
上の一時記憶レジスタ９４を有している。The ROM 82 is addressed to a program counter 90, which can increment itself or can be incremented by passing its contents through an ALU 84. The stack 591 stores the contents of the program counter by an interrupt or a subroutine. The ALU has two inputs 92, 93, one of which has one or more temporary storage registers 94 loaded from the data bus 585.

【００９４】アキュムレータ５９５はＡＬＵ出力を受
け、アキュムレータ出力バス８５によって、ＲＡＭ５８
３やデータ入出力レジスタ・バッファ９６のような最終
行き先に接続される。割込みは、１つまたはそれ以上の
オフチップ接続を有する割込みコントローラ５９７によ
って、割込み要求、割込み応答、割込み優先順位コード
等の制御バス２３を介して、マイクロコンピュータ装置
およびシステムの複雑さに応じて処理される。The accumulator 595 receives the ALU output, and is connected to the accumulator output bus 85 via the RAM 58.
3 and data input / output register / buffer 96. Interrupts are handled by an interrupt controller 597 having one or more off-chip connections via control bus 23 such as interrupt requests, interrupt responses, interrupt priority codes, etc., depending on the complexity of the microcomputer device and system. Is done.

【００９５】リセット入力も割込みとして取扱うことが
できる。ＡＬＵ８４および割込みコントロール５９７と
結合した状態レジスタ９８がＡＬＵ動作からゼロ、けた
上げ、オーバフロー等のような状態ビットを一時的に格
納するために備えられる。割込みがあると状態ビットは
この目的のためにＲＡＭ５８３またはスタック５９１に
退避される。The reset input can also be handled as an interrupt. A status register 98 coupled to ALU 84 and interrupt control 597 is provided to temporarily store status bits, such as zero, carry, overflow, etc., from ALU operation. If there is an interrupt, the status bits are saved to RAM 583 or stack 591 for this purpose.

【００９６】メモリアドレスは、特定のシステムおよび
その複雑さに応じて外部バス６０７に接続されたバッフ
ァ９６を介してオフチップで結合される。この経路は、
オフチップビデオメモリ５の他にオフチップデータ・プ
ログラムメモリ８０および入出力５８１をアドレス指定
するのに用いることができる。バス６０７に対するこれ
らのアドレスは、プログラムカウンタ９０とともにＲＡ
Ｍ８３、アキュムレータ９５または命令レジスタ８７で
発することができる。メモリ制御回路９９は、必要に応
じて、アドレスストローブ、メモリイネーブル、保持、
チップ選択等のためにコントロールバス９へのコマンド
（またはそこからのコマンド）を（制御ビット８９に応
答して）発生するか、またはそれに応答する。The memory addresses are coupled off-chip via a buffer 96 connected to an external bus 607, depending on the particular system and its complexity. This route is
It can be used to address the off-chip data program memory 80 and the input / output 581 in addition to the off-chip video memory 5. These addresses for bus 607 along with program counter 90
It can be issued by M83, accumulator 95 or instruction register 87. The memory control circuit 99 includes an address strobe, a memory enable, a hold,
Generates (or responds to) control bus 9 (in response to control bit 89) or responds to it for chip selection or the like.

【００９７】動作において、マイクロコンピュータ１は
１つまたは一連のマシンサイクル（状態時間）内にプロ
グラム命令を実行する。マシンサイクルは、マイクロコ
ンピュータチップに与えられる５ＭHzの水晶クロックか
らの出力によってたとえば２００ナノ秒でよい。そこで
連続したマシンサイクル（状態）では、プログラムカウ
ンタ９０は増大されて新しいアドレスを発生し、このア
ドレスはＲＯＭ８２に与えられて命令レジスタ５８７へ
の出力を発生し、それは制御回路８８でデコードされて
一連の複数組みのマイクロコード制御ビット５８９を発
生しバス８５および種々のレジスタ９４、５９５、９
６、９８等をロードするのに必要な種々のステップを実
現する。In operation, microcomputer 1 executes a program instruction within one or a series of machine cycles (state time). The machine cycle may be, for example, 200 nanoseconds, depending on the output from the 5 MHz crystal clock provided to the microcomputer chip. Thus, in successive machine cycles (states), program counter 90 is incremented to generate a new address, which is applied to ROM 82 to generate an output to instruction register 587, which is decoded by control circuit 88 and Of the bus 85 and various registers 94, 595, 9
Implement the various steps required to load 6, 98, etc.

【００９８】たとえば、典型的なＡＬＵ動作は、命令レ
ジスタ５８７からバス５８５を介してＲＡＭ５８３（こ
れは出所アドレスだけまたは出所アドレスと宛先アドレ
スの両方を含むことができる）用のアドレス指定回路へ
アドレス（命令語のフィールド）をロードすることを含
むだろう。この動作はＲＡＭ５８３からのアドレス指定
されたデータ語を一時レジスタ９４やＡＬＵの入力９２
へ転送することを含むことができる。マイクロビット５
８９は、加算、減算、論理和、排他的論理和等のよう
な、命令セットにおいて得られる型式のひとつとしてＡ
ＬＵ動作を規定するだろう。状態レジスタ９８はデータ
・ＡＬＵ動作に依存して設定され、ＡＬＵ結果はアキュ
ムレータ５９５にロードされる。[0098] For example, a typical ALU operation would be to transfer an address (from the instruction register 587) via bus 585 to an addressing circuit for a RAM 583 (which can include only the source address or both the source and destination addresses). Command field). This operation translates the addressed data word from RAM 583 into temporary register 94 or ALU input 92.
Transfer to the server. Microbit 5
89 is A as one of the types obtained in the instruction set, such as addition, subtraction, OR, exclusive OR, etc.
Will specify LU operation. The status register 98 is set depending on the data ALU operation, and the ALU result is loaded into the accumulator 595.

【００９９】別の例として、データ出力命令はＲＡＭア
ドレスを命令のフィールドからＲＡＭ５８３へバス５８
５を介して転送すること、このアドレス指定されたデー
タをＲＡＭ５８３からバス５８５を介して出力バス９６
へ、したがって外部アドレス／データバス７へ転送する
ことを含むことができる。一定の制御出力はメモリコン
トロール９９によって書込み可能等のような制御バス２
３の線上に発生することができる。このデータ出力のア
ドレスは、それがメモリコントロール９９から制御バス
９へのアドレスストローブ出力によってメモリ８０また
はメモリ５にラッチされる前のサイクルのバッファ９６
を介してバッファ６０７上のアドレスでよい。As another example, a data output instruction may transfer a RAM address from the field of the instruction to RAM 583 via bus 58.
5, and transfers the addressed data from RAM 583 via bus 585 to output bus 96.
And thus to the external address / data bus 7. Certain control outputs can be written to control bus 2 such as writable by memory control 99.
3 can occur on the line. The address of this data output is the buffer 96 of the cycle before it is latched into memory 80 or memory 5 by the address strobe output from memory control 99 to control bus 9.
Via the buffer 607.

【０１００】外部メモリ制御装置はＲＡＳ、ＣＡＳスト
ローブを発生するのに用いることができる。メモリ５用
の２バイトアドレスは、バス６０７が８ビットである場
合は２マシンサイクルで、１６ビットである場合は１マ
シンサイクルでそのバス６０７に与えられるであろう。An external memory controller can be used to generate RAS and CAS strobes. A two byte address for memory 5 will be provided on bus 607 in two machine cycles if bus 607 is eight bits and one machine cycle if bus 607 is sixteen bits.

【０１０１】マイクロコンピュータ８の命令セットは、
表示メモリ５、付加メリ１９または周辺装置５８１の入
出力ポートから読出しまたはそこへ書込む命令を含み、
それの内部出所または宛先はＲＡＭ５８３、プログラム
カウンタ９０、一時レジスタ９４、命令レジスタ５８７
等である。マイクロコードプロセッサでは、このような
各動作は、その間にアドレスおよびデータが内部バス５
８５および外部バス７へ転送される一連の状態を含む。The instruction set of the microcomputer 8 is as follows.
A command to read from or write to the display memory 5, the additional memory 19 or the input / output port of the peripheral device 581,
Its internal source or destination is RAM 583, program counter 90, temporary register 94, instruction register 587.
And so on. In a microcode processor, each of these operations involves the transfer of addresses and data between internal buses 5.
85 and a series of states transferred to the external bus 7.

【０１０２】代わりに、本発明は命令が１マシン状態時
間内に実行される非マイクロコード型のマイクロコンピ
ュータ１を用いることができる。マイクロコンピュータ
１を選択する際必要なことは、データ、アドレスおよび
種々のメモリコントロールがオフチップで得られるこ
と、データ処理速度が特定のビデオ応用分野の制限時間
内にビデオデータを発生し、更新するのに適当であるこ
と、である。Alternatively, the present invention can use a non-microcode type microcomputer 1 in which instructions are executed within one machine state time. When selecting a microcomputer 1, all that is required is that data, addresses and various memory controls be obtained off-chip, and that the data processing speed is to generate and update the video data within the time limits of the particular video application. It is suitable for

【０１０３】マイクロコンピュータシステムおよびメモ
リ技術は８ビットシステムか１６ビットシステムのどち
らか、または２４ビットまたは３２ビットのような他の
アーキテクチュアにおいて有用であることが理解される
けれども、本発明の表示メモリはバス７に対する１ビッ
トデータ路について述べられる。その有用性は、外部メ
モリ８０は必要とされず、周辺回路８１は単にキーボー
トや同様のインタフェースそれに多分ディスク駆動機構
を加えて構成される。８ビットデータ路および１２ビッ
ト〜１６ビットアドレス指定を有する型式の小型システ
ムにおいて発揮される。ＩＥＥＥ４８８型の装置のよう
なバスインタフェースチップはたとえば周辺回路８１に
含ませることができるだろう。Although it is understood that microcomputer systems and memory technologies are useful in either 8-bit or 16-bit systems, or other architectures such as 24-bit or 32-bit, the display memory of the present invention is A one-bit data path for bus 7 will be described. Its usefulness is that no external memory 80 is required and the peripheral circuit 81 is simply a keyboard or similar interface plus possibly a disk drive. Exhibited in small systems of the type having 8 bit data paths and 12 to 16 bit addressing. A bus interface chip such as an IEEE 488 type device could be included in the peripheral circuit 81, for example.

【０１０４】図１０３は、ビデオシステム８０５が１６
色をもった５１２×５１２画素図形システムである本発
明によるビデオシステムのブロック図である。表示メモ
リ５は単一マルチポートメモリ装置から４０によって４
つのグループのメモリ装置５Ａ、５Ｂ、５Ｃ、５Ｄに拡
張された。マルチポートメモリ５Ａ〜５Ｄの出力は４ビ
ットシフトレジスタ７Ａ〜７Ｄに与えられ、Ｄ−Ａ変換
器９および任意のカラーパレットレジスタ８０１を介し
てＣＲＴモニタ１１に与えられる。カラーパレットレジ
スタは無論、マイクロプロセッサによってそこにアドレ
スれるプログラムカラーを発生するためのコード情報を
含む。FIG. 103 shows that the video system 805 has 16
FIG. 1 is a block diagram of a video system according to the present invention, which is a 512 × 512 pixel graphics system with colors. Display memory 5 is 4 by 40 from a single multiport memory device.
It has been expanded to three groups of memory devices 5A, 5B, 5C and 5D. Outputs of the multi-port memories 5A to 5D are supplied to 4-bit shift registers 7A to 7D, and supplied to the CRT monitor 11 via the DA converter 9 and an arbitrary color palette register 801. The color palette register, of course, contains the code information for generating the program colors addressed there by the microprocessor.

【０１０５】図１０４は、１０２４×１０２４画素解像
度色図形システムのブロック図である。表示メモリ５は
１６ビット長の４グループのマルチポートメモリ５Ｅ、
５Ｆ、５Ｇ、５Ｈで置換された。シフトレジスタ７は１
６ビット幅の４つのシフトレジスタを含むように拡大さ
れた。図１０３および図１０４の残りは図１のものと同
じである。FIG. 104 is a block diagram of a 1024 × 1024 pixel resolution color graphic system. The display memory 5 has four groups of 16-bit multi-port memories 5E,
Replaced with 5F, 5G, 5H. Shift register 7 is 1
Expanded to include four 6-bit wide shift registers. 103 and 104 are the same as those in FIG.

【０１０６】本発明は図示実施例を参照して説明された
が、この説明は限定した意味に解釈されることを意図し
ているものではない。本発明の他の実施例と共に、図示
の実施例の種々の変形が本明細書の説明を読めば当業者
には明らかであろう。Although the present invention has been described with reference to illustrative embodiments, this description is not intended to be construed in a limiting sense. Various modifications of the illustrative embodiments, as well as other embodiments of the invention, will be apparent to persons skilled in the art upon reading the description herein.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるビデオコントローラを含むブロッ
ク図である。FIG. 1 is a block diagram including a video controller according to the present invention.

【図２】図１のビデオコントローラの機能ブロック図で
ある。FIG. 2 is a functional block diagram of the video controller of FIG.

【図３】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 3 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図４】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 4 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図５】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 5 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図６】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 6 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図７】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 7 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図８】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 8 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図９】図２の機能を実現するために用いられる回路図
の配線図である。FIG. 9 is a wiring diagram of a circuit diagram used to realize the function of FIG. 2;

【図１０】図３ないし図９のビデオブロックのブロック
図である。FIG. 10 is a block diagram of the video block of FIGS. 3 to 9;

【図１１】図３ないし図９のビデオブロックのブロック
図である。FIG. 11 is a block diagram of the video block of FIGS. 3 to 9;

【図１２】図３ないし図９のビデオブロックのブロック
図である。FIG. 12 is a block diagram of the video block of FIGS. 3 to 9;

【図１３】図３ないし図９のビデオブロックのブロック
図である。FIG. 13 is a block diagram of the video block of FIGS. 3 to 9;

【図１４】図３ないし図９のビデオブロックのブロック
図である。FIG. 14 is a block diagram of the video blocks of FIGS. 3 to 9;

【図１５】図３ないし図９のビデオブロックのブロック
図である。FIG. 15 is a block diagram of the video blocks of FIGS. 3 to 9;

【図１６】図３ないし図９のビデオブロックのブロック
図である。FIG. 16 is a block diagram of the video blocks of FIGS. 3 to 9;

【図１７】図３ないし図９のＤＡ−ＳＴブロックのブロ
ック図である。FIG. 17 is a block diagram of a DA-ST block shown in FIGS. 3 to 9;

【図１８】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 18 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図１９】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 19 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図２０】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 20 is a block diagram of the CRT block of FIGS. 3 to 9;

【図２１】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 21 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図２２】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 22 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図２３】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 23 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図２４】図３ないし図９のＣＲＴブロックのブロック
図である。FIG. 24 is a block diagram of the CRT block shown in FIGS. 3 to 9;

【図２５】図１０ないし図１５の制御ブロックの概略図
である。FIG. 25 is a schematic diagram of the control blocks of FIGS. 10 to 15;

【図２６】図１０ないし図１５の制御ブロックの概略図
である。FIG. 26 is a schematic diagram of the control blocks of FIGS. 10 to 15;

【図２７】図１０ないし図１５のサイクル発生器の概略
図である。FIG. 27 is a schematic diagram of the cycle generator of FIGS. 10 to 15;

【図２８】図１０ないし図１５のサイクル発生器の概略
図である。FIG. 28 is a schematic diagram of the cycle generator of FIGS. 10 to 15;

【図２９】図１０ないし図１５のサイクル発生器の概略
図である。FIG. 29 is a schematic diagram of the cycle generator of FIGS. 10 to 15;

【図３０】図１０ないし図１５のサイクル発生器の概略
図である。FIG. 30 is a schematic diagram of the cycle generator of FIGS. 10 to 15;

【図３１】図１０ないし図１５のサイクル発生器の概略
図である。FIG. 31 is a schematic diagram of the cycle generator of FIGS. 10 to 15;

【図３２】図１０ないし図１５のＲＡＳデコードブロッ
クの概略図である。FIG. 32 is a schematic diagram of the RAS decode block of FIGS. 10 to 15;

【図３３】図１０ないし図１５のＲＡＳデコードブロッ
クの概略図である。FIG. 33 is a schematic diagram of the RAS decode block of FIGS. 10 to 15;

【図３４】図１８ないし図２４の概略図である。FIG. 34 is a schematic diagram of FIGS. 18 to 24;

【図３５】図１８ないし図２４の概略図である。FIG. 35 is a schematic diagram of FIGS. 18 to 24;

【図３６】図１０ないし図１５のメモリピンブロックの
概略図である。FIG. 36 is a schematic diagram of the memory pin block of FIGS. 10 to 15;

【図３７】図１０ないし図１５のリフレッシュブロック
の概略図である。FIG. 37 is a schematic diagram of the refresh block of FIGS. 10 to 15;

【図３８】図１０ないし図１５のリフレッシュブロック
の概略図である。FIG. 38 is a schematic diagram of the refresh block of FIGS. 10 to 15;

【図３９】図１０ないし図１５のリフレッシュブロック
の概略図である。FIG. 39 is a schematic diagram of the refresh block of FIGS. 10 to 15;

【図４０】図１０ないし図１５のリフレッシュブロック
の概略図である。FIG. 40 is a schematic diagram of the refresh block of FIGS. 10 to 15;

【図４１】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。FIG. 41 is a schematic diagram of the ready / reserved block of FIGS. 10 to 15;

【図４２】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。FIG. 42 is a schematic diagram of the ready / reserve block of FIGS. 10-15.

【図４３】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。FIG. 43 is a schematic diagram of the ready / reserved block of FIGS. 10 to 15;

【図４４】図１０ないし図１５の作動可能／保留ブロッ
クの概略図である。FIG. 44 is a schematic diagram of the ready / reserve block of FIGS. 10-15.

【図４５】図１８ないし図２４のビデオブロックの概略
図である。FIG. 45 is a schematic diagram of the video blocks of FIGS. 18 to 24;

【図４６】図１８ないし図２４のビデオブロックの概略
図である。FIG. 46 is a schematic diagram of the video blocks of FIGS. 18 to 24;

【図４７】図１８ないし図２４の垂直カウンタの概略図
である。FIG. 47 is a schematic diagram of the vertical counter of FIGS. 18 to 24;

【図４８】図１８ないし図２４の垂直カウンタの概略図
である。FIG. 48 is a schematic diagram of the vertical counter of FIGS. 18 to 24;

【図４９】図１８ないし図２４の水平カウンタの概略図
である。FIG. 49 is a schematic diagram of the horizontal counter of FIGS. 18 to 24;

【図５０】図１８ないし図２４の水平カウンタの概略図
である。FIG. 50 is a schematic diagram of the horizontal counter of FIGS. 18 to 24;

【図５１】図１８ないし図２４の別の水平カウンタの概
略図である。FIG. 51 is a schematic diagram of another horizontal counter of FIGS. 18 to 24;

【図５２】図１８ないし図２４の別の水平カウンタの概
略図である。FIG. 52 is a schematic diagram of another horizontal counter of FIGS. 18 to 24;

【図５３】図４７ないし図５２において用いられる基本
レジスタの概略図である。FIG. 53 is a schematic diagram of a basic register used in FIGS. 47 to 52;

【図５４】図４７ないし図５２において用いられる基本
レジスタの概略図である。FIG. 54 is a schematic diagram of a basic register used in FIGS. 47 to 52;

【図５５】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 55 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図５６】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 56 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図５７】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 57 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図５８】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 58 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図５９】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 59 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図６０】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 60 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図６１】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 61 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図６２】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 62 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図６３】図１８ないし図２４のＳＲＤＡＴブロックの
概略図である。FIG. 63 is a schematic diagram of the SRDAT block of FIGS. 18 to 24;

【図６４】図３ないし図９のＦＳデコードブロックの概
略図である。FIG. 64 is a schematic diagram of the FS decode block of FIGS. 3 to 9;

【図６５】図３ないし図９のＦＳデコードブロックの概
略図である。FIG. 65 is a schematic diagram of the FS decode block of FIGS. 3 to 9;

【図６６】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 66 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図６７】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 67 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図６８】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 68 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図６９】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 69 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７０】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 70 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７１】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 71 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７２】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 72 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７３】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 73 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７４】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 74 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７５】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 75 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７６】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 76 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７７】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 77 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７８】図３ないし図９のＸＹレジスタブロックの概
略図である。FIG. 78 is a schematic diagram of the XY register block of FIGS. 3 to 9;

【図７９】図３ないし図９の制御レジスタブロックの概
略図である。FIG. 79 is a schematic diagram of the control register block of FIGS. 3 to 9;

【図８０】図３ないし図９の制御レジスタブロックの概
略図である。FIG. 80 is a schematic diagram of the control register block of FIGS. 3 to 9;

【図８１】図３ないし図９の制御レジスタブロックの概
略図である。FIG. 81 is a schematic diagram of the control register block of FIGS. 3 to 9;

【図８２】図３ないし図９の制御レジスタブロックの概
略図である。FIG. 82 is a schematic diagram of the control register block of FIGS. 3 to 9;

【図８３】図３ないし図９の制御レジスタブロックの概
略図である。FIG. 83 is a schematic diagram of the control register block of FIGS. 3 to 9;

【図８４】図３ないし図９の入力ピンブロックの概略図
である。FIG. 84 is a schematic diagram of the input pin block of FIGS. 3 to 9;

【図８５】図３ないし図９のデータピンブロックの概略
図である。FIG. 85 is a schematic diagram of the data pin block of FIGS. 3 to 9;

【図８６】図３ないし図９のデータピンブロックの概略
図である。FIG. 86 is a schematic diagram of the data pin block of FIGS. 3 to 9;

【図８７】図３ないし図９のデータピンブロックの概略
図である。FIG. 87 is a schematic diagram of the data pin block of FIGS. 3 to 9;

【図８８】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 88 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図８９】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 89 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９０】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 90 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９１】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 91 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９２】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 92 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９３】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 93 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９４】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 94 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９５】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 95 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９６】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 96 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９７】図３ないし図９のデータ状態ブロックの概略
図である。FIG. 97 is a schematic diagram of the data status block of FIGS. 3 to 9;

【図９８】ビデオシステムコントローラにおいて用いら
れる二重クロックの概略図である。FIG. 98 is a schematic diagram of a dual clock used in a video system controller.

【図９９】ビデオシステムコントローラにおいて用いら
れる二重クロックの概略図である。FIG. 99 is a schematic diagram of a dual clock used in a video system controller.

【図１００】ビデオシステムコントローラにおいて用い
られる二重クロックの概略図である。FIG. 100 is a schematic diagram of a dual clock used in a video system controller.

【図１０１】表示メモリの一実施例の概略図である。FIG. 101 is a schematic diagram of one embodiment of a display memory.

【図１０２】図１のマイクロプロセッサのブロック図で
ある。FIG. 102 is a block diagram of the microprocessor of FIG. 1;

【図１０３】ビデオシステムの別の実施例を示す図であ
る。FIG. 103 is a diagram showing another embodiment of the video system.

【図１０４】ビデオシステムの別の実施例を示す図であ
る。FIG. 104 is a diagram showing another embodiment of the video system.

【図１０５】データ転送サイクルを示す図である。FIG. 105 is a diagram showing a data transfer cycle.

【符号の説明】[Explanation of symbols]

１ マイクロプロセッサ ３ ビデオシステムコントローラ（制御装置） ５ 表示メモリ １１ 表示装置 １７ 外部シフトレジスタ ３５ メモリサイクル発生器 ３７ アービタ ４１ 列アドレスラッチ ４３ Ｘ−Ｙアドレスレジスタ ４５ リフレッシュアドレスカウンタ ４７ 行アドレスラッチ ４９ マルチプレクサ ６５ 行選択無効化回路 Reference Signs List 1 microprocessor 3 video system controller (control device) 5 display memory 11 display device 17 external shift register 35 memory cycle generator 37 arbiter 41 column address latch 43 XY address register 45 refresh address counter 47 row address latch 49 multiplexer 65 row Selection invalidation circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 5/18 Ｇ０６Ｆ 15/64 ４５０Ｈ (31)優先権主張番号 ６３３３８５ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８６ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８７ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８８ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６３３３８９ (32)優先日 1984年７月23日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ロバート シー．サデン アメリカ合衆国 テキサス州 ヒュースト ン，ナンバー 1220，エス．ゲスナー 6425 (72)発明者 カール エム．グタッグ アメリカ合衆国 テキサス州 ヒュースト ン，エンスブルック 11602 (72)発明者 レイモンド ピンクハム アメリカ合衆国 テキサス州 ミズリー シティー，レットリーバー レーン 2023 (72)発明者 マーク ノバック アメリカ合衆国 コロラド州 コロラド スプリングス，エアポート ロード 4225 −ディー (72)発明者 ジョン ブイ．モラベック アメリカ合衆国 イリノイ州 ウィロウ スプリングス，ヒンリッカー ドライブ 212 (72)発明者 マーク ダブリュ．ワッツ アメリカ合衆国 テキサス州 ホックリ ィ，ケネディ ランチ ドライブ 24307 (72)発明者 ルディ ジェイ．アルバックテン，ザ サ ード アメリカ合衆国 オハイオ州 センタービ ル，リヨンズ ドライブ 87 (72)発明者 ジェリィ バン アケン アメリカ合衆国 テキサス州 シュガー ランド，ファーンヒル 13563──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁶ Identification code FI G09G 5/18 G06F 15/64 450H (31) Priority claim number 633385 (32) Priority date July 23, 1984 (33) Priority Claiming country United States (US) (31) Priority claim number 633386 (32) Priority date July 23, 1984 (33) Priority claiming country United States (US) (31) Priority claim number 633387 (32) Priority date July 23, 1984 (33) Priority country United States (US) (31) Priority claim number 633388 (32) Priority date July 23, 1984 (33) Priority country United States (US) (31) Priority claim number 633389 (32) Priority date July 23, 1984 (33) Priority country United States (US) (72) Inventor Robert C. Saden Houston, Texas, USA, number 1220, S.S. Gesner 6425 (72) Inventor Carl M. Gutag United States Ensbrook, Houston, TX 11602 (72) Inventor Raymond Pinkham United States Missouri City, Texas, Lettever Lane 2023 (72) Inventor Mark Novak United States of America Colorado Springs, Colorado Springs, Airport Road 4225-Dee (72) Inventor John Buoy. Moravec, United States Hinlicker Drive, Willow Springs, Illinois 212 (72) Inventor Mark Double. Watts Kennedy Ranch Drive, Hockley, Texas, USA 24307 (72) Inventor Rudy Jay. ULVACTEN, The Third USA Lyon's Drive, Centerville, Ohio 87 (72) Inventor Jerry Van Aken United States Sugar Land, Texas Farnhill 13563

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】データを記憶するためのＤＲＡＭアレイを
有するシステムメモリと、 表示用ビットマップ・データを記憶するためのＤＲＡＭ
アレイを有する表示メモリと、 前記システムメモリに記憶されたデータを処理し、その
処理デーを前記表示メモリに送るホストプロセッサと、 前記システムメモリ及び表示メモリに対するＤＲＡＭリ
フレッシュの制御を行うと共に、前記システムメモリ及
び表示メモリに対する前記ホストプロセッサのアクセス
要求のサイクルと前記ＤＲＡＭリフレッシュのサイクル
との優先順位を変更する表示制御装置、を含む電子計算
機システム。1. A system memory having a DRAM array for storing data, and a DRAM for storing bitmap data for display
A display memory having an array, a host processor for processing data stored in the system memory and sending the processed data to the display memory, and controlling DRAM refresh for the system memory and the display memory; And a display control device for changing a priority order between a cycle of an access request of the host processor to a display memory and a cycle of the DRAM refresh.