JPH1084362A - 非同期転送モード（ａｔｍ）伝送システムにおいて使用するためのノード - Google Patents
非同期転送モード（ａｔｍ）伝送システムにおいて使用するためのノードInfo
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- JPH1084362A JPH1084362A JP20667097A JP20667097A JPH1084362A JP H1084362 A JPH1084362 A JP H1084362A JP 20667097 A JP20667097 A JP 20667097A JP 20667097 A JP20667097 A JP 20667097A JP H1084362 A JPH1084362 A JP H1084362A
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Computer Networks & Wireless Communication (AREA)
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Abstract
(57)【要約】
【課題】 最小化されたノード処理で、５０ミリ秒のオ
ーダーでの保護スイッチング／回復を、多数のＡＴＭ仮
想パス接続にとって可能にする仮想パスグループ保護ス
イッチング技術を提供する。 【解決手段】 ＡＴＭ特有欠陥を認識可能であり、かつ
最小の処理での高速ＡＴＭ仮想接続／復旧を可能にする
ネットワークエレメント（ノード）を使用する。これ
は、少なくとも１つの動作ルート、１つの保護ルート、
およびルート各端におけるＶＰＧブリッジおよびセレク
タ機能を含む仮想パスグループトランスポートアーキテ
クチャを使用することにより実現される。１＋１メッシ
ュおよびリング保護スイッチングに適用可能であり、仮
想接続セグメントまたはエンド・ツウ・エンドネットワ
ーク（クロス・サブネットワーク）仮想接続に拡張可能
であり、１：１およびＭ：Ｎ保護スイッチングに拡張可
能である。
ーダーでの保護スイッチング／回復を、多数のＡＴＭ仮
想パス接続にとって可能にする仮想パスグループ保護ス
イッチング技術を提供する。 【解決手段】 ＡＴＭ特有欠陥を認識可能であり、かつ
最小の処理での高速ＡＴＭ仮想接続／復旧を可能にする
ネットワークエレメント（ノード）を使用する。これ
は、少なくとも１つの動作ルート、１つの保護ルート、
およびルート各端におけるＶＰＧブリッジおよびセレク
タ機能を含む仮想パスグループトランスポートアーキテ
クチャを使用することにより実現される。１＋１メッシ
ュおよびリング保護スイッチングに適用可能であり、仮
想接続セグメントまたはエンド・ツウ・エンドネットワ
ーク（クロス・サブネットワーク）仮想接続に拡張可能
であり、１：１およびＭ：Ｎ保護スイッチングに拡張可
能である。
Description
【０００１】
【発明の属する技術分野】本発明は、保護スイッチング
に係り、特に非同期転送モード（ＡＴＭ）スイッチング
装置における保護スイッチングに関する。
に係り、特に非同期転送モード（ＡＴＭ）スイッチング
装置における保護スイッチングに関する。
【０００２】
【従来の技術】通信ネットワークは、ネットワークのサ
ービス能力を回復するために、様々なサービスに影響を
与える欠陥の場合に構造変更または適応能力をしばしば
有する。たとえば、ＳＯＮＥＴ光ネットワークにおい
て、様々な復旧技術、すなわち保護スイッチング、リン
グトポロジー、自己回復、および再経路選択ネットワー
クが、考案され、かつ使用されてきた。多くの適用例に
おいて、復旧は、極端に速く（６０〜２００ミリ秒）な
ければならず、ネットワーク構成要素に極端なかつコス
トのかかる処理要求をすることがある。
ービス能力を回復するために、様々なサービスに影響を
与える欠陥の場合に構造変更または適応能力をしばしば
有する。たとえば、ＳＯＮＥＴ光ネットワークにおい
て、様々な復旧技術、すなわち保護スイッチング、リン
グトポロジー、自己回復、および再経路選択ネットワー
クが、考案され、かつ使用されてきた。多くの適用例に
おいて、復旧は、極端に速く（６０〜２００ミリ秒）な
ければならず、ネットワーク構成要素に極端なかつコス
トのかかる処理要求をすることがある。
【０００３】
【発明が解決しようとする課題】ＳＯＮＥＴのような物
理レイヤ内にしばしば含まれる非同期転送モード（ＡＴ
Ｍ）に基づいて、新たなネットワークが開発されてい
る。これらのＡＴＭについて、現存する物理レイヤ（た
とえばＳＯＮＥＴラインまたはパス）保護スイッチング
および復旧能力は、物理レイヤ検出メカニズムが認識す
ることができないＡＴＭ特有欠陥に対する十分なカバレ
ージを提供できない。その結果、ＡＴＭ欠陥を認識する
ことができる新たな保護スイッチング技術が必要とされ
ている。
理レイヤ内にしばしば含まれる非同期転送モード（ＡＴ
Ｍ）に基づいて、新たなネットワークが開発されてい
る。これらのＡＴＭについて、現存する物理レイヤ（た
とえばＳＯＮＥＴラインまたはパス）保護スイッチング
および復旧能力は、物理レイヤ検出メカニズムが認識す
ることができないＡＴＭ特有欠陥に対する十分なカバレ
ージを提供できない。その結果、ＡＴＭ欠陥を認識する
ことができる新たな保護スイッチング技術が必要とされ
ている。
【０００４】個々のＡＴＭ仮想チャネル（仮想パス（Ｖ
Ｐ）または仮想接続（ＶＣ））の保護スイッチングは、
これらのＡＴＭ特有欠陥を回復できた。しかし、ＡＴＭ
ネットワークエレメント（ＮＥ）、すなわちノードは、
数百または数千の別個の仮想チャネルを処理しなければ
ならない可能性がある。設備またはノード故障のような
大規模な欠陥は、各仮想チャネル上で欠陥を生じ、数百
または数千の別個の検出、処理および保護動作となる。
したがって、仮想チャネル毎の保護スイッチングで、Ｎ
Ｅのコストおよび処理制約内で高速復旧の要求を満たす
ことができない可能性がある。
Ｐ）または仮想接続（ＶＣ））の保護スイッチングは、
これらのＡＴＭ特有欠陥を回復できた。しかし、ＡＴＭ
ネットワークエレメント（ＮＥ）、すなわちノードは、
数百または数千の別個の仮想チャネルを処理しなければ
ならない可能性がある。設備またはノード故障のような
大規模な欠陥は、各仮想チャネル上で欠陥を生じ、数百
または数千の別個の検出、処理および保護動作となる。
したがって、仮想チャネル毎の保護スイッチングで、Ｎ
Ｅのコストおよび処理制約内で高速復旧の要求を満たす
ことができない可能性がある。
【０００５】
【課題を解決するための手段】非同期転送モード（ＡＴ
Ｍ）のための従来の保護スイッチング構成の問題及び制
約は、ＡＴＭ特有欠陥を認識できるネットワークエレメ
ント（ＮＥ）、すなわちノードを利用し、最小の処理で
高速ＡＴＭ仮想接続／復旧を許す仮想パスグループ（Ｖ
ＰＧ）技術を使用することにより克服される。
Ｍ）のための従来の保護スイッチング構成の問題及び制
約は、ＡＴＭ特有欠陥を認識できるネットワークエレメ
ント（ＮＥ）、すなわちノードを利用し、最小の処理で
高速ＡＴＭ仮想接続／復旧を許す仮想パスグループ（Ｖ
ＰＧ）技術を使用することにより克服される。
【０００６】これは、少なくとも１つの動作ルート、１
つの保護ルート、およびルートの各端におけるＶＰＧブ
リッジおよびセレクタ機能を含む仮想パスグループトラ
ンスポートアーキテクチャを使用することにより実現さ
れる。これは、１＋１、メッシュおよびリング保護スイ
ッチングに適用可能であり、いかなる仮想接続セグメン
トまたはエンド・ツウ・エンド・ネットワーク（クロス
・サブネットワーク）に拡張可能であり、１：１および
Ｍ：Ｎ保護スイッチングに拡張可能である。
つの保護ルート、およびルートの各端におけるＶＰＧブ
リッジおよびセレクタ機能を含む仮想パスグループトラ
ンスポートアーキテクチャを使用することにより実現さ
れる。これは、１＋１、メッシュおよびリング保護スイ
ッチングに適用可能であり、いかなる仮想接続セグメン
トまたはエンド・ツウ・エンド・ネットワーク（クロス
・サブネットワーク）に拡張可能であり、１：１および
Ｍ：Ｎ保護スイッチングに拡張可能である。
【０００７】さらに、本発明の保護スイッチング構成
は、個々のＡＴＭ仮想チャネル（ＶＰ／ＶＣ）およびＶ
ＰＧ間の関連がネットワークエレメント管理機能内に完
全に維持される仮想パスグループ（ＶＰＧ）コンセプト
のためのアーキテクチャを含む。これは、ＶＰＧサポー
トが、現在のＡＴＭ標準からの最小の変更で、ＡＴＭシ
ステムおよびネットワークへ付加されることを可能にす
る。特に、ＡＴＭインタフェースを通して各ＡＴＭセル
内で搬送される仮想パス識別子／仮想チャネル識別子
（ＶＰＩ／ＶＣＩ）アドレスに対する変更が要求されな
い。
は、個々のＡＴＭ仮想チャネル（ＶＰ／ＶＣ）およびＶ
ＰＧ間の関連がネットワークエレメント管理機能内に完
全に維持される仮想パスグループ（ＶＰＧ）コンセプト
のためのアーキテクチャを含む。これは、ＶＰＧサポー
トが、現在のＡＴＭ標準からの最小の変更で、ＡＴＭシ
ステムおよびネットワークへ付加されることを可能にす
る。特に、ＡＴＭインタフェースを通して各ＡＴＭセル
内で搬送される仮想パス識別子／仮想チャネル識別子
（ＶＰＩ／ＶＣＩ）アドレスに対する変更が要求されな
い。
【０００８】また、欠陥タイプ指示は、適切な復旧アク
ションダウンストリームを開始するために、新しい、た
とえばＦ４セグメントレベルのオペレーションおよびメ
ンテナンス（ＯＡＭ）セルにより実現される。この技術
は、物理レイヤとＡＴＭレイヤ欠陥との間を区別する。
ションダウンストリームを開始するために、新しい、た
とえばＦ４セグメントレベルのオペレーションおよびメ
ンテナンス（ＯＡＭ）セルにより実現される。この技術
は、物理レイヤとＡＴＭレイヤ欠陥との間を区別する。
【０００９】本発明の一実施形態において、Ｆ４欠陥タ
イプのＯＡＭセルにより駆動される適切なＶＰＧ保護ス
イッチおよび信号アクションを決定するために、アルゴ
リズムが使用される。また、物理レイヤ保護（たとえば
ＳＯＮＥＴ双方向回線交換リング（ＢＬＳＲ）と相互作
用させるために、ＶＰＧ保護ホールドオフ機能が、ＶＰ
Ｇ保護セレクタにおいて使用される。本発明による保護
スイッチングの技術的利点は、非常に多数のＡＴＭ仮想
接続の非常に高速の保護スイッチングを提供することで
ある。
イプのＯＡＭセルにより駆動される適切なＶＰＧ保護ス
イッチおよび信号アクションを決定するために、アルゴ
リズムが使用される。また、物理レイヤ保護（たとえば
ＳＯＮＥＴ双方向回線交換リング（ＢＬＳＲ）と相互作
用させるために、ＶＰＧ保護ホールドオフ機能が、ＶＰ
Ｇ保護セレクタにおいて使用される。本発明による保護
スイッチングの技術的利点は、非常に多数のＡＴＭ仮想
接続の非常に高速の保護スイッチングを提供することで
ある。
【００１０】
【発明の実施の形態】最初に、以下のように、本発明の
一実施形態の説明に使用される所定の用語及び定義を定
めておくことが良いと思われる。
一実施形態の説明に使用される所定の用語及び定義を定
めておくことが良いと思われる。
【００１１】仮想パスグループ（ＶＰＧ:virtual path
group）：共通のソースノード、中間ノードおよびシン
クノードの伝送パスレベルアドレスを有する１つまたは
２つ以上のＡＴＭ仮想パス（ＶＰ）接続または接続セグ
メントの論理的グループ。全てのＶＰ接続または接続セ
グメントに対する共通のＱｏＳをＶＰＧ中に有すること
は、任意である。このＶＰＧは、動作および保護ＶＰＧ
ペアとして常に供給される。さらに、ＶＰＧはいかなる
中間ノードも含むことはできないか、または複数の中間
ノードを含むことができることが留意されるべきであ
る。
group）：共通のソースノード、中間ノードおよびシン
クノードの伝送パスレベルアドレスを有する１つまたは
２つ以上のＡＴＭ仮想パス（ＶＰ）接続または接続セグ
メントの論理的グループ。全てのＶＰ接続または接続セ
グメントに対する共通のＱｏＳをＶＰＧ中に有すること
は、任意である。このＶＰＧは、動作および保護ＶＰＧ
ペアとして常に供給される。さらに、ＶＰＧはいかなる
中間ノードも含むことはできないか、または複数の中間
ノードを含むことができることが留意されるべきであ
る。
【００１２】動作ＶＰＧ（ＶＰＧ＿ｗ）：正常な動作状
態でのユーザトラヒックを引き受ける動作ＡＴＭ仮想接
続または接続セグメントを含むＶＰＧ。
態でのユーザトラヒックを引き受ける動作ＡＴＭ仮想接
続または接続セグメントを含むＶＰＧ。
【００１３】保護ＶＰＧ（ＶＰＧ＿ｐ）：動作ＶＰＧに
割り当てられた専用の保護ＶＰ接続または接続セグメン
トを含む交互の物理的に別個のＶＰＧ。
割り当てられた専用の保護ＶＰ接続または接続セグメン
トを含む交互の物理的に別個のＶＰＧ。
【００１４】伝送パス（ＴＰ）：接続または接続セグメ
ントエンドポイント（すなわちソースノードおよびシン
クノード）間の物理的ルートを横切るＡＴＭノード。
ントエンドポイント（すなわちソースノードおよびシン
クノード）間の物理的ルートを横切るＡＴＭノード。
【００１５】欠陥タイプ指示（ＤＴＩ）： ０：物理レイヤ欠陥；ＴＰ適合化（たとえば、信号損失
（ＬＯＳ）、フレーム損失（ＬＯＦ）、ポインタ損失
（ＬＯＰ）、セル記述損失（ＬＣＤ））に及んで、かつ
これらを含む物理レイヤ欠陥／故障から生じる欠陥。 １：ＡＴＭレイヤ欠陥；連続性の損失、仮想接続信号劣
化。
（ＬＯＳ）、フレーム損失（ＬＯＦ）、ポインタ損失
（ＬＯＰ）、セル記述損失（ＬＣＤ））に及んで、かつ
これらを含む物理レイヤ欠陥／故障から生じる欠陥。 １：ＡＴＭレイヤ欠陥；連続性の損失、仮想接続信号劣
化。
【００１６】欠陥指示メカニズム：影響を受けたＡＴＭ
接続または接続セグメントそれぞれに対する検出された
欠陥タイプを示すＦ４レベルＯＡＭセル。
接続または接続セグメントそれぞれに対する検出された
欠陥タイプを示すＦ４レベルＯＡＭセル。
【００１７】図１は、正常なノードにおいて動作してい
る、すなわち故障が検出されない仮想パスグループ１＋
１保護スイッチングに対するポイント・ツウ・ポイント
ＡＴＭ伝送構成におけるノードの構成、すなわちネット
ワークエレメントを、単純化したブロック図の形で示
す。１＋１保護スイッチ・アーキテクチャのみが示され
ているが、Ｍ：Ｎ保護スイッチ構成も本発明を使用する
ことができる。また、本発明は、いわゆるリングまたは
メッシュ構成のノードにおいても使用できる。
る、すなわち故障が検出されない仮想パスグループ１＋
１保護スイッチングに対するポイント・ツウ・ポイント
ＡＴＭ伝送構成におけるノードの構成、すなわちネット
ワークエレメントを、単純化したブロック図の形で示
す。１＋１保護スイッチ・アーキテクチャのみが示され
ているが、Ｍ：Ｎ保護スイッチ構成も本発明を使用する
ことができる。また、本発明は、いわゆるリングまたは
メッシュ構成のノードにおいても使用できる。
【００１８】説明の簡潔さおよび明瞭さのために、通信
トラヒックの左から右の方向の流れが使用されていると
仮定される。しかし、当業者にとって明らかなように、
通信トラヒックは、右から左の方向にも流れることがで
き、かつ実際に流れる。したがって、ノード１０１は、
ソースノードであると考えられ、ノード１０２は、中間
ノードであると考えられ、ノード１０３は、シンクノー
ド、すなわち宛先ノードであると考えられる。
トラヒックの左から右の方向の流れが使用されていると
仮定される。しかし、当業者にとって明らかなように、
通信トラヒックは、右から左の方向にも流れることがで
き、かつ実際に流れる。したがって、ノード１０１は、
ソースノードであると考えられ、ノード１０２は、中間
ノードであると考えられ、ノード１０３は、シンクノー
ド、すなわち宛先ノードであると考えられる。
【００１９】上述したように、所定の構成において、中
間ノードが無いこともあり得る。また、他の構成は、複
数の中間ノードを含みうる。ノード１０１，１０２およ
び１０３を接続する実線は、正常な動作仮想パスグルー
プ（ＶＰＧ）であり、点線のパスは、保護仮想パスグル
ープ（ＰＶＰＧ）であり、ノード１０４は、保護パス中
の中間ノードである。通信トラヒックは、ノード１０１
から動作ＶＰＧおよびＰＶＰＧパスの両方に供給され
る。
間ノードが無いこともあり得る。また、他の構成は、複
数の中間ノードを含みうる。ノード１０１，１０２およ
び１０３を接続する実線は、正常な動作仮想パスグルー
プ（ＶＰＧ）であり、点線のパスは、保護仮想パスグル
ープ（ＰＶＰＧ）であり、ノード１０４は、保護パス中
の中間ノードである。通信トラヒックは、ノード１０１
から動作ＶＰＧおよびＰＶＰＧパスの両方に供給され
る。
【００２０】正常な動作モードにおけるＶＰＧ１＋１保
護スイッチングアーキテクチャが、図１に示されてい
る。このアーキテクチャは、ＶＰＧソースノード１０
１、ＶＰＧシンクノード１０３およびＶＰＧをサポート
する任意の数のＶＰＧ中間ノード１０２からなる。Ｎ個
のＶＰ接続セグメント（１０５）のセットが、動作ＶＰ
Ｇおよび保護ＶＰＧに論理的に割り当てられる。前述し
たように、動作ＶＰＧおよび保護ＶＰＧ割り当ては、サ
ブネットワーク管理システムにより取り扱われる。これ
らの割り当ては、具体的には、ＶＰＧソースノード１０
１およびＶＰＧシンクノード１０３において実行され
る。
護スイッチングアーキテクチャが、図１に示されてい
る。このアーキテクチャは、ＶＰＧソースノード１０
１、ＶＰＧシンクノード１０３およびＶＰＧをサポート
する任意の数のＶＰＧ中間ノード１０２からなる。Ｎ個
のＶＰ接続セグメント（１０５）のセットが、動作ＶＰ
Ｇおよび保護ＶＰＧに論理的に割り当てられる。前述し
たように、動作ＶＰＧおよび保護ＶＰＧ割り当ては、サ
ブネットワーク管理システムにより取り扱われる。これ
らの割り当ては、具体的には、ＶＰＧソースノード１０
１およびＶＰＧシンクノード１０３において実行され
る。
【００２１】動作ＶＰＧおよび保護ＶＰＧをそれぞれサ
ポートする中間ノード、すなわち１０２および１０４
は、ＶＰ接続セグメント論理割り当ての知識を有するこ
とを要求されない。適切なＶＰＩ翻訳のみが、中間ノー
ド１０２および１０４において要求される。１＋１保護
スイッチングアーキテクチャにおいて、保護ＶＰＧのル
ート及び帯域幅が、サブネットワーク管理システムによ
りあらかじめ割り当てられる。
ポートする中間ノード、すなわち１０２および１０４
は、ＶＰ接続セグメント論理割り当ての知識を有するこ
とを要求されない。適切なＶＰＩ翻訳のみが、中間ノー
ド１０２および１０４において要求される。１＋１保護
スイッチングアーキテクチャにおいて、保護ＶＰＧのル
ート及び帯域幅が、サブネットワーク管理システムによ
りあらかじめ割り当てられる。
【００２２】ＶＰＧソースノード１０１において、ＶＰ
Ｇに論理的に割り当てられたＶＰ接続セグメントは、動
作ＶＰＧおよび保護ＶＰＧへの１：２マルチキャストで
ある。すなわち、動作チャネル上のソース信号は、保護
チャネルに同じにコピーされる。これは１＋１保護スイ
ッチングアーキテクチャにおいて特性的に行われる。
Ｇに論理的に割り当てられたＶＰ接続セグメントは、動
作ＶＰＧおよび保護ＶＰＧへの１：２マルチキャストで
ある。すなわち、動作チャネル上のソース信号は、保護
チャネルに同じにコピーされる。これは１＋１保護スイ
ッチングアーキテクチャにおいて特性的に行われる。
【００２３】ＶＰＧシンクノード１０３において、ＶＰ
Ｇ２：１セレクタは、動作ＶＰＧまたは保護ＶＰＧから
入ってくる接続トラヒックを選択するために具現化され
る。正常動作モードにおいて、ＶＰＧセレクタは、動作
ＶＰＧを選択するためにセットされる。個々のノード１
０１〜１０４の詳細は、以下に説明される。
Ｇ２：１セレクタは、動作ＶＰＧまたは保護ＶＰＧから
入ってくる接続トラヒックを選択するために具現化され
る。正常動作モードにおいて、ＶＰＧセレクタは、動作
ＶＰＧを選択するためにセットされる。個々のノード１
０１〜１０４の詳細は、以下に説明される。
【００２４】図２は、故障状態のポイント・ツウ・ポイ
ントＡＴＭノード構成を、単純化したブロック図で示
す。図において、物理レイヤ欠陥が、ノード１０１と１
０２との間で起きたものとして示されている。保護モー
ドにおけるＶＰＧ１＋１保護スイッチングアーキテクチ
ャが図２に示されている。ＶＰＧノード１０１，１０
２，１０３および１０４の詳細な機能を以下に説明す
る。ＶＰＧ１＋１保護スイッチング動作の概略を、以下
に示す。
ントＡＴＭノード構成を、単純化したブロック図で示
す。図において、物理レイヤ欠陥が、ノード１０１と１
０２との間で起きたものとして示されている。保護モー
ドにおけるＶＰＧ１＋１保護スイッチングアーキテクチ
ャが図２に示されている。ＶＰＧノード１０１，１０
２，１０３および１０４の詳細な機能を以下に説明す
る。ＶＰＧ１＋１保護スイッチング動作の概略を、以下
に示す。
【００２５】１）ファイバ切断、送信器劣化などによる
物理レイヤ欠陥状態が、ＶＰＧ中間ノード１０２または
シンクノード１０３において検出される。物理レイヤ欠
陥（サーバレイヤ）は、ＡＴＭレイヤ（クライアントレ
イヤ）での接続およびサービスの崩壊を引き起こす。物
理レイヤ欠陥の持続またはいずれかのイネーブルされた
物理レイヤ保護スイッチング能力（たとえば、ＳＯＮＥ
Ｔ自動保護スイッチング）に関する仮定はなされていな
い。
物理レイヤ欠陥状態が、ＶＰＧ中間ノード１０２または
シンクノード１０３において検出される。物理レイヤ欠
陥（サーバレイヤ）は、ＡＴＭレイヤ（クライアントレ
イヤ）での接続およびサービスの崩壊を引き起こす。物
理レイヤ欠陥の持続またはいずれかのイネーブルされた
物理レイヤ保護スイッチング能力（たとえば、ＳＯＮＥ
Ｔ自動保護スイッチング）に関する仮定はなされていな
い。
【００２６】２）物理レイヤ欠陥は、第１の上流側ノー
ド、たとえば中間ノード１０２，伝送パス／ＡＴＭ適合
機能において、セル記述損失（ＬＣＤ）により検出され
る。ＶＰセグメントレベル警報指示信号（ＶＰ−ＡＩ
Ｓ）ＯＡＭセルは、中間ノード１０２適合機能において
影響を受けた全てのＶＰＩに対して生成される。影響を
受けた全てのＶＰＩに対する第１のＯＡＭセルは、ＬＣ
Ｄ欠陥の宣言に続いて、少なくとも１０ミリ秒以内に、
出ていくセルストリームに挿入される。ＶＰ−ＡＩＳ
ＯＡＭセル中の検出タイプインジケータが、「サーバレ
イヤ欠陥」の存在を指示するために、“０”にセットさ
れる。少なくとも０．５秒の時間内のエンド・ツウ・エ
ンドＶＰ−ＡＩＳ ＯＡＭセルの生成が、ＩＴＵ Ｉ．
６１０のＩＴＵ−Ｔ通信標準化セクタにより要求される
ように、セグメントに含まれる影響を受けた全てのＶＰ
Ｉに対して抑制される。
ド、たとえば中間ノード１０２，伝送パス／ＡＴＭ適合
機能において、セル記述損失（ＬＣＤ）により検出され
る。ＶＰセグメントレベル警報指示信号（ＶＰ−ＡＩ
Ｓ）ＯＡＭセルは、中間ノード１０２適合機能において
影響を受けた全てのＶＰＩに対して生成される。影響を
受けた全てのＶＰＩに対する第１のＯＡＭセルは、ＬＣ
Ｄ欠陥の宣言に続いて、少なくとも１０ミリ秒以内に、
出ていくセルストリームに挿入される。ＶＰ−ＡＩＳ
ＯＡＭセル中の検出タイプインジケータが、「サーバレ
イヤ欠陥」の存在を指示するために、“０”にセットさ
れる。少なくとも０．５秒の時間内のエンド・ツウ・エ
ンドＶＰ−ＡＩＳ ＯＡＭセルの生成が、ＩＴＵ Ｉ．
６１０のＩＴＵ−Ｔ通信標準化セクタにより要求される
ように、セグメントに含まれる影響を受けた全てのＶＰ
Ｉに対して抑制される。
【００２７】３）ＶＰＧシンクノード１０３において、
ＶＰ−ＡＩＳの受信が継続的に監視される。特定のＶＰ
Ｇに関連づけられたＶＰＩを伴うＶＰ−ＡＩＳの確認さ
れた受領に基づき、ＡＩＳ ＯＡＭセル中に符号化され
た欠陥タイプ指示（ＤＴＩ）値がチェックされる。ＤＴ
Ｉ＝０の場合、物理レイヤ関連保護スイッチの第１のホ
ールドオフタイマーがスタートされる。物理レイヤ欠陥
は、イネーブルされた物理レイヤ保護能力によりクリア
ーされ得るので、この第１のタイマーは、予め特定され
たホールドオフ時間内でのＶＰＧ保護スイッチングの遅
延または抑制を許容する。
ＶＰ−ＡＩＳの受信が継続的に監視される。特定のＶＰ
Ｇに関連づけられたＶＰＩを伴うＶＰ−ＡＩＳの確認さ
れた受領に基づき、ＡＩＳ ＯＡＭセル中に符号化され
た欠陥タイプ指示（ＤＴＩ）値がチェックされる。ＤＴ
Ｉ＝０の場合、物理レイヤ関連保護スイッチの第１のホ
ールドオフタイマーがスタートされる。物理レイヤ欠陥
は、イネーブルされた物理レイヤ保護能力によりクリア
ーされ得るので、この第１のタイマーは、予め特定され
たホールドオフ時間内でのＶＰＧ保護スイッチングの遅
延または抑制を許容する。
【００２８】ＤＴＩ≠０の場合、ＡＴＭレイヤ関連保護
スイッチの第２のホールドオフタイマーがスタートされ
る。この第２のタイマーは、高速ＡＴＭ保護スイッチン
グをイネーブルするために、“零（０）”にセットされ
得る。第２のタイマーの満了、物理レイヤ関連またはＡ
ＴＭレイヤ関連のいずれか、かつ物理レイヤ欠陥がクリ
アーされておらず、かつＶＰＩが属するＶＰＧが利用可
能である（すなわち、いかなるＶＰ−ＡＩＳまたはＬＯ
Ｃも示さない）ことの確認に続いて、ＶＰＧセレクタ
が、保護ＶＰＧに切り換えられる。保護ＶＰＧ ＶＰＩ
に論理的にＶＰＩを関連づけられた動作ＶＰＧの完全な
選択が、少なくとも５０ミリ秒よりも短い時間に行われ
る。
スイッチの第２のホールドオフタイマーがスタートされ
る。この第２のタイマーは、高速ＡＴＭ保護スイッチン
グをイネーブルするために、“零（０）”にセットされ
得る。第２のタイマーの満了、物理レイヤ関連またはＡ
ＴＭレイヤ関連のいずれか、かつ物理レイヤ欠陥がクリ
アーされておらず、かつＶＰＩが属するＶＰＧが利用可
能である（すなわち、いかなるＶＰ−ＡＩＳまたはＬＯ
Ｃも示さない）ことの確認に続いて、ＶＰＧセレクタ
が、保護ＶＰＧに切り換えられる。保護ＶＰＧ ＶＰＩ
に論理的にＶＰＩを関連づけられた動作ＶＰＧの完全な
選択が、少なくとも５０ミリ秒よりも短い時間に行われ
る。
【００２９】４）ＶＰＧ宛先ノード１０３におけるＶＰ
Ｇ保護スイッチ完了に続いて、動作ＶＰＧにおいて受信
されたＶＰｓｅｇ−ＡＩＳ ＯＡＭセルは、動作ＶＰＧ
欠陥状態が復帰保護スイッチに対していつクリアーされ
るか（すなわち、ＶＰＧセレクタを保護ＶＰＧから動作
ＶＰＧにいつセットするか）を宣言するために監視され
る。この復帰保護スイッチは、自動化されているか、ま
たは手動で動作されうる。
Ｇ保護スイッチ完了に続いて、動作ＶＰＧにおいて受信
されたＶＰｓｅｇ−ＡＩＳ ＯＡＭセルは、動作ＶＰＧ
欠陥状態が復帰保護スイッチに対していつクリアーされ
るか（すなわち、ＶＰＧセレクタを保護ＶＰＧから動作
ＶＰＧにいつセットするか）を宣言するために監視され
る。この復帰保護スイッチは、自動化されているか、ま
たは手動で動作されうる。
【００３０】５）ＶＰＧシンクノード１０３におけるＶ
Ｐ連続性の損失（ＬＯＣ）の連続的チェックもなされ
る。このＶＰ連続性チェック機能は、上記のＩ．６１０
標準に従って具現化される。この機能は、物理レイヤに
おいて認識できないＡＴＭレイヤ特有欠陥（たとえば、
ＶＰＩ翻訳誤り、ＡＴＭノード故障）の検出を許容す
る。ＬＯＣが宛先ＶＰＧノード１０３において検出され
た場合、ＶＰＧ保護スイッチング手順が、ＤＴＩ≠０の
場合に上記されたように続けられる。
Ｐ連続性の損失（ＬＯＣ）の連続的チェックもなされ
る。このＶＰ連続性チェック機能は、上記のＩ．６１０
標準に従って具現化される。この機能は、物理レイヤに
おいて認識できないＡＴＭレイヤ特有欠陥（たとえば、
ＶＰＩ翻訳誤り、ＡＴＭノード故障）の検出を許容す
る。ＬＯＣが宛先ＶＰＧノード１０３において検出され
た場合、ＶＰＧ保護スイッチング手順が、ＤＴＩ≠０の
場合に上記されたように続けられる。
【００３１】上記したように、本発明は、Ｍ：Ｎ保護ス
イッチングに同じように適用可能である。この目的のた
めに、上述したＶＰＧ１＋１保護スイッチングアーキテ
クチャは、保護チャネル帯域幅が保留されず、いくつか
の動作接続により共有されうる他の保護スイッチングア
ーキテクチャに拡張可能である。
イッチングに同じように適用可能である。この目的のた
めに、上述したＶＰＧ１＋１保護スイッチングアーキテ
クチャは、保護チャネル帯域幅が保留されず、いくつか
の動作接続により共有されうる他の保護スイッチングア
ーキテクチャに拡張可能である。
【００３２】このＭ：Ｎ保護スイッチングアーキテクチ
ャにおいて、Ｍ個の保護接続が、Ｎ個の動作接続を取り
扱う。動作ＶＰＧから保護ＶＰＧへの選択が、ソースノ
ードおよびシンクノードの両者において調整されるよう
に、ＶＰＧ保護スイッチング能力が、保護スイッチング
技術における保護スイッチを保護スイッチに対する要求
と交換することにより、Ｍ：Ｎ構成に与えられる。
ャにおいて、Ｍ個の保護接続が、Ｎ個の動作接続を取り
扱う。動作ＶＰＧから保護ＶＰＧへの選択が、ソースノ
ードおよびシンクノードの両者において調整されるよう
に、ＶＰＧ保護スイッチング能力が、保護スイッチング
技術における保護スイッチを保護スイッチに対する要求
と交換することにより、Ｍ：Ｎ構成に与えられる。
【００３３】図６に示されている一般ノードの詳細を説
明する前に、図３に示される本発明の一実施形態におい
て使用されるＶＰＧアドレッシング技術を説明すること
が良いと思われる。ＶＰＧ＿ｗおよびＶＰＧ＿ｐは、サ
ブネットワーク管理システムによりソースノード１０１
およびシンクノード１０３において、１つまたは２つ以
上のＶＰ接続の所定のセットに対して割り当てられる。
ＶＰＧは、ＶＰ接続セグメントのセットでもあり得る
が、ＶＰ接続及び接続セグメントを同時に含むことはで
きない。
明する前に、図３に示される本発明の一実施形態におい
て使用されるＶＰＧアドレッシング技術を説明すること
が良いと思われる。ＶＰＧ＿ｗおよびＶＰＧ＿ｐは、サ
ブネットワーク管理システムによりソースノード１０１
およびシンクノード１０３において、１つまたは２つ以
上のＶＰ接続の所定のセットに対して割り当てられる。
ＶＰＧは、ＶＰ接続セグメントのセットでもあり得る
が、ＶＰ接続及び接続セグメントを同時に含むことはで
きない。
【００３４】ＶＰ接続または接続セグメントのセット
は、共通のソースノードおよびシンクノード、およびソ
ースノード１０１とシンクノード１０３との間のルート
をそれぞれ有する。ＶＰＧは、ＡＴＭセルヘッダ中に明
瞭に示されていないが、その代わりに、（以下に示す）
ネットワークエレメント（ＮＥ）コントローラにより、
ソースノード１０１およびシンクノード１０３において
保持されるＶＰＩアドレステーブルに論理的に関連づけ
られている。
は、共通のソースノードおよびシンクノード、およびソ
ースノード１０１とシンクノード１０３との間のルート
をそれぞれ有する。ＶＰＧは、ＡＴＭセルヘッダ中に明
瞭に示されていないが、その代わりに、（以下に示す）
ネットワークエレメント（ＮＥ）コントローラにより、
ソースノード１０１およびシンクノード１０３において
保持されるＶＰＩアドレステーブルに論理的に関連づけ
られている。
【００３５】ＶＰ接続または接続セグメントをサポート
する中間ノード１０２および１０４は、ＶＰ動作および
保護接続経路選択をそれぞれ提供し、ＯＡＭ処理を提供
するために、サブネットワーク管理システムにより配置
される。中間ノードは、ＶＰＧ論理アドレッシングの知
識を有することを必要としない。ＴＰアドレステーブル
３０１、ＶＰＩアドレステーブル３０２およびＶＣＩア
ドレステーブル３０３に対するＶＰＧ論理的関係が、図
３に示されている。
する中間ノード１０２および１０４は、ＶＰ動作および
保護接続経路選択をそれぞれ提供し、ＯＡＭ処理を提供
するために、サブネットワーク管理システムにより配置
される。中間ノードは、ＶＰＧ論理アドレッシングの知
識を有することを必要としない。ＴＰアドレステーブル
３０１、ＶＰＩアドレステーブル３０２およびＶＣＩア
ドレステーブル３０３に対するＶＰＧ論理的関係が、図
３に示されている。
【００３６】図４は、本発明の動作を説明するためにも
有用な欠陥タイプインジケータを含むＡＴＭ動作及び保
持（ＯＡＭ）故障管理セルのフォーマットを示す。ＶＰ
Ｇ保護スイッチング方法の概略動作は、欠陥検出、通
知、および保護スイッチングの機能との関連で説明され
る。このＶＰＧ保護スイッチング方法は、ＶＰ接続及び
ＶＰ接続セグメントレベルに適用されうる。ＶＰＧ法に
おいて、２つの欠陥の検出基準が、ＡＴＭ伝送ネットワ
ークにおいて使用される。すなわち、物理レイヤ（サー
バレイヤ）欠陥およびＡＴＭレイヤ（クライアントレイ
ヤ）欠陥である。
有用な欠陥タイプインジケータを含むＡＴＭ動作及び保
持（ＯＡＭ）故障管理セルのフォーマットを示す。ＶＰ
Ｇ保護スイッチング方法の概略動作は、欠陥検出、通
知、および保護スイッチングの機能との関連で説明され
る。このＶＰＧ保護スイッチング方法は、ＶＰ接続及び
ＶＰ接続セグメントレベルに適用されうる。ＶＰＧ法に
おいて、２つの欠陥の検出基準が、ＡＴＭ伝送ネットワ
ークにおいて使用される。すなわち、物理レイヤ（サー
バレイヤ）欠陥およびＡＴＭレイヤ（クライアントレイ
ヤ）欠陥である。
【００３７】上述したＩＴＵ勧告Ｉ．６１０に定義され
ているように、ＶＰ警報指示信号ＯＡＭセル（ＶＰ−Ａ
ＩＳ）は、欠陥のあるＶＰ接続を指示するために使用さ
れる。ＶＰＧ保護スイッチング方法において、ＶＰ−Ａ
ＩＳ機能が、ＶＰＧ保護スイッチングを開始するために
ＶＰ接続レベルにおいて使用される。
ているように、ＶＰ警報指示信号ＯＡＭセル（ＶＰ−Ａ
ＩＳ）は、欠陥のあるＶＰ接続を指示するために使用さ
れる。ＶＰＧ保護スイッチング方法において、ＶＰ−Ａ
ＩＳ機能が、ＶＰＧ保護スイッチングを開始するために
ＶＰ接続レベルにおいて使用される。
【００３８】物理レイヤ欠陥検出基準に対して、ＶＰ−
ＡＩＳは、物理レイヤ欠陥の検出に続いて、少なくとも
１０ミリ秒以内に生成され、欠陥を検出したＶＰ接続点
ノード（たとえば、ＡＴＭ−ＸＣ／ＡＤＭ）から影響を
受けた全てのアクティブなＶＰ接続において下流側に送
られる。ＶＰ−ＡＩＳがＶＰ接続エンドポイントノード
において検出され、ここで、ＶＰＧ保護スイッチングが
開始される。ＶＰ接続エンドポイントノードにおけるＶ
Ｐ−ＡＩＳの受領に基づいて、ホールドオフタイマー
が、ＶＰＧ保護スイッチング動作を遅延させるためにイ
ネーブルされうる。別のオプションは、ＶＰＧ保護スイ
ッチングを開始する前に、ＶＰ−ＡＩＳ受領カウンター
が、ＶＰ−ＡＩＳの持続を確かめるためにイネーブルさ
れうることである。
ＡＩＳは、物理レイヤ欠陥の検出に続いて、少なくとも
１０ミリ秒以内に生成され、欠陥を検出したＶＰ接続点
ノード（たとえば、ＡＴＭ−ＸＣ／ＡＤＭ）から影響を
受けた全てのアクティブなＶＰ接続において下流側に送
られる。ＶＰ−ＡＩＳがＶＰ接続エンドポイントノード
において検出され、ここで、ＶＰＧ保護スイッチングが
開始される。ＶＰ接続エンドポイントノードにおけるＶ
Ｐ−ＡＩＳの受領に基づいて、ホールドオフタイマー
が、ＶＰＧ保護スイッチング動作を遅延させるためにイ
ネーブルされうる。別のオプションは、ＶＰＧ保護スイ
ッチングを開始する前に、ＶＰ−ＡＩＳ受領カウンター
が、ＶＰ−ＡＩＳの持続を確かめるためにイネーブルさ
れうることである。
【００３９】ＶＰセグメントレベルにおけるＶＰＧ保護
スイッチングに対して、ＶＰセグメントＡＩＳは、標準
中に定義されていないが、同様のエンド・ツウ・エンド
ＶＰ−ＡＩＳ動作原理が、ＶＰＧ保護スイッチングを開
始させるために、セグメントレベル指示（ＶＰｓｅｇ−
ＡＩＳ）を定義するために適用される。物理レイヤ欠陥
検出基準に対して、ＶＰｓｅｇ−ＡＩＳセルは、物理レ
イヤ欠陥の検出に続いて、１０ミリ秒以内に生成され、
欠陥を検出した（ＶＰセグメントに含まれた）ＶＰ接続
点ノードから影響を受けた全てのアクティブなＶＰセグ
メントにおいて下流側に送られる。
スイッチングに対して、ＶＰセグメントＡＩＳは、標準
中に定義されていないが、同様のエンド・ツウ・エンド
ＶＰ−ＡＩＳ動作原理が、ＶＰＧ保護スイッチングを開
始させるために、セグメントレベル指示（ＶＰｓｅｇ−
ＡＩＳ）を定義するために適用される。物理レイヤ欠陥
検出基準に対して、ＶＰｓｅｇ−ＡＩＳセルは、物理レ
イヤ欠陥の検出に続いて、１０ミリ秒以内に生成され、
欠陥を検出した（ＶＰセグメントに含まれた）ＶＰ接続
点ノードから影響を受けた全てのアクティブなＶＰセグ
メントにおいて下流側に送られる。
【００４０】そして、ＶＰｓｅｇ−ＡＩＳがＶＰ接続セ
グメントエンドポイントノードにおいて検出され、ここ
で、ＶＰＧ保護スイッチングが開始される。ＶＰ接続セ
グメントエンドポイントノードにおけるＶＰｓｅｇ−Ａ
ＩＳの受領に基づいて、ホールドオフタイマーまたはＶ
Ｐｓｅｇ−ＡＩＳ受領カウンターがイネーブルされう
る。
グメントエンドポイントノードにおいて検出され、ここ
で、ＶＰＧ保護スイッチングが開始される。ＶＰ接続セ
グメントエンドポイントノードにおけるＶＰｓｅｇ−Ａ
ＩＳの受領に基づいて、ホールドオフタイマーまたはＶ
Ｐｓｅｇ−ＡＩＳ受領カウンターがイネーブルされう
る。
【００４１】ＶＰＧ保護スイッチングがＶＰ接続レベル
で行われ、かつ物理レイヤ欠陥を検出するＶＰ接続点ノ
ードがこのＶＰ接続の定義されたセグメント内に含まれ
ている場合、ＶＰ−ＡＩＳ生成が抑制され、かつ（上述
した）ＶＰｓｅｇ−ＡＩＳが１０ミリ秒以内に生成さ
れ、影響を受けた全てのアクティブなＶＰセグメントに
おいて下流側に送られる。
で行われ、かつ物理レイヤ欠陥を検出するＶＰ接続点ノ
ードがこのＶＰ接続の定義されたセグメント内に含まれ
ている場合、ＶＰ−ＡＩＳ生成が抑制され、かつ（上述
した）ＶＰｓｅｇ−ＡＩＳが１０ミリ秒以内に生成さ
れ、影響を受けた全てのアクティブなＶＰセグメントに
おいて下流側に送られる。
【００４２】ＶＰ接続セグメントエンドポイントにおい
て、ＶＰｓｅｇ−ＡＩＳは、所定のＶＰＩに対してＶＰ
−ＡＩＳに増加する。そして、ＶＰ−ＡＩＳは、ＶＰＧ
保護スイッチングが開始されるＶＰ接続エンドポイント
ノードに向かって下流側に送られる。ホールドオフタイ
マーは、この場合、実行すべきＶＰセグメントレベルに
おいてイネーブルされるいずれかのＶＰＧ保護スイッチ
ングに対して許容されることが望ましい。
て、ＶＰｓｅｇ−ＡＩＳは、所定のＶＰＩに対してＶＰ
−ＡＩＳに増加する。そして、ＶＰ−ＡＩＳは、ＶＰＧ
保護スイッチングが開始されるＶＰ接続エンドポイント
ノードに向かって下流側に送られる。ホールドオフタイ
マーは、この場合、実行すべきＶＰセグメントレベルに
おいてイネーブルされるいずれかのＶＰＧ保護スイッチ
ングに対して許容されることが望ましい。
【００４３】ＡＴＭレイヤ欠陥検出基準に対して、指示
は、影響を受けたＶＰ接続または接続セグメントのそれ
ぞれについて、ＶＰの連続性損失またはシンクノードに
おける劣化したＶＰ接続性能の検出に続いて、１０ミリ
秒以内に生成され、シンクノードコントローラに送られ
る。
は、影響を受けたＶＰ接続または接続セグメントのそれ
ぞれについて、ＶＰの連続性損失またはシンクノードに
おける劣化したＶＰ接続性能の検出に続いて、１０ミリ
秒以内に生成され、シンクノードコントローラに送られ
る。
【００４４】ＶＰＧ保護スイッチングがＶＰ接続レベル
で行われ、かつＡＴＭレイヤ欠陥がＶＰ接続に含まれて
いるセグメントエンドポイントにおいて検出される場
合、ＶＰ−ＡＩＳ生成が、影響を受けた全てのＶＰセグ
メントについてＶＰセグメントエンドポイントにおいて
１０ミリ秒以内になされる。そして、ＶＰ−ＡＩＳは、
ＶＰＧ保護スイッチングが開始されるＶＰ接続エンドポ
イントノードに向かって下流側に送られる。ホールドオ
フタイマーは、この場合、実行すべきＶＰセグメントレ
ベルにおいてイネーブルされるいずれかのＶＰＧ保護ス
イッチングに対して許容されることが望ましい。
で行われ、かつＡＴＭレイヤ欠陥がＶＰ接続に含まれて
いるセグメントエンドポイントにおいて検出される場
合、ＶＰ−ＡＩＳ生成が、影響を受けた全てのＶＰセグ
メントについてＶＰセグメントエンドポイントにおいて
１０ミリ秒以内になされる。そして、ＶＰ−ＡＩＳは、
ＶＰＧ保護スイッチングが開始されるＶＰ接続エンドポ
イントノードに向かって下流側に送られる。ホールドオ
フタイマーは、この場合、実行すべきＶＰセグメントレ
ベルにおいてイネーブルされるいずれかのＶＰＧ保護ス
イッチングに対して許容されることが望ましい。
【００４５】ＶＰ−ＡＩＳおよびＶＰｓｅｇ−ＡＩＳセ
ルを認識するために、影響を受けたＶＰと同じＶＰＩ値
が、ＶＰｓｅｇ−ＡＩＳセルに割り当てられる。ＶＣＩ
は、ＶＰ接続レベルおよび接続セグメントレベルＡＩＳ
セルを区別するために使用される。欠陥タイプインジケ
ータ（ＤＴＩ）は、物理レイヤ欠陥に対して“０”にセ
ットされ、ＡＴＭレイヤ欠陥に対して“１”にセットさ
れる。ＤＴＩを伴うＡＴＭ ＯＡＭ故障管理セルの構造
および符号化が、図４に示されている。
ルを認識するために、影響を受けたＶＰと同じＶＰＩ値
が、ＶＰｓｅｇ−ＡＩＳセルに割り当てられる。ＶＣＩ
は、ＶＰ接続レベルおよび接続セグメントレベルＡＩＳ
セルを区別するために使用される。欠陥タイプインジケ
ータ（ＤＴＩ）は、物理レイヤ欠陥に対して“０”にセ
ットされ、ＡＴＭレイヤ欠陥に対して“１”にセットさ
れる。ＤＴＩを伴うＡＴＭ ＯＡＭ故障管理セルの構造
および符号化が、図４に示されている。
【００４６】図５は、本発明の一実施形態において使用
されるＶＰＧ保護スイッチングアルゴリズムを示すフロ
ーチャートである。このＶＰＧ保護スイッチングアルゴ
リズムは、ＶＰ接続および接続セグメントレベルの両方
に適用できる。このＶＰＧ保護スイッチングアルゴリズ
ムは、１＋１およびＭ：Ｎ保護スイッチングアーキテク
チャの両方に適用可能である。検出および通知メカニズ
ムは、両方のアーキテクチャにとって全く同じである。
シンクＴＰノードは、１＋１保護スイッチングアーキテ
クチャにおいて、保護スイッチングを行うことになる。
されるＶＰＧ保護スイッチングアルゴリズムを示すフロ
ーチャートである。このＶＰＧ保護スイッチングアルゴ
リズムは、ＶＰ接続および接続セグメントレベルの両方
に適用できる。このＶＰＧ保護スイッチングアルゴリズ
ムは、１＋１およびＭ：Ｎ保護スイッチングアーキテク
チャの両方に適用可能である。検出および通知メカニズ
ムは、両方のアーキテクチャにとって全く同じである。
シンクＴＰノードは、１＋１保護スイッチングアーキテ
クチャにおいて、保護スイッチングを行うことになる。
【００４７】一方、ソースＴＰノードは、Ｍ：Ｎ保護ス
イッチングアーキテクチャにおいて、保護スイッチング
を行うことになり、そこで、シンクＴＰノードは、故障
の通知を受け取った場合、スイッチ要求メッセージをソ
ースＴＰノードに送る。このアルゴリズムは、１＋１お
よびＭ：Ｎ保護スイッチングを「スイッチ／スイッチ要
求」により区別する。ＶＧ保護スイッチング・シンクＴ
Ｐアルゴリズムは、以下に示され、対応するフローチャ
ートは、図５に示される。ここで、／＊、＊
／、｛、｝、if、elseif、for、各演算子等は、Ｃ言語
のものを用いた。
イッチングアーキテクチャにおいて、保護スイッチング
を行うことになり、そこで、シンクＴＰノードは、故障
の通知を受け取った場合、スイッチ要求メッセージをソ
ースＴＰノードに送る。このアルゴリズムは、１＋１お
よびＭ：Ｎ保護スイッチングを「スイッチ／スイッチ要
求」により区別する。ＶＧ保護スイッチング・シンクＴ
Ｐアルゴリズムは、以下に示され、対応するフローチャ
ートは、図５に示される。ここで、／＊、＊
／、｛、｝、if、elseif、for、各演算子等は、Ｃ言語
のものを用いた。
【００４８】 if（シンクＴＰノードが（ＬＯＳ‖ＬＯＦ‖ＬＯＰ‖ＬＣＤ））｛ ／＊到来する物理レイヤ故障＊／ for（ＴＰノードに含まれる全てのＶＧ）｛ if（（ＶＧ＿ｐが利用可能）＆＆（ホールドオフ時間が満了））｛ スイッチ／スイッチ要求 ＶＧ＿ｗからＶＧ＿ｐへ ｝ ｝ ｝ if（宛先ＴＰノードがＶＰＩに対するＶＰ−ＡＩＳを受信した）｛ if（ＶＰＩがＶＰＧ＿ｗに属する）｛ if（ＤＴＩ＝＝０）｛ ／＊物理（サーバ）レイヤ欠陥＊／ if（（ＶＰＧ＿ｗがＶＰＧ＿ｐへ切り換えられていない）＆＆ （ホールドオフ時間が満了）＆＆（ＶＰＧ＿ｐが利用可能））｛ スイッチ／スイッチ要求 ＶＰＧ＿ｗからＶＰＧ＿ｐへ ｝ ｝ elseif（ＤＴＩ＝＝１）｛ ／＊ＡＴＭ（クライアント）レイヤ欠陥＊／ if（（ＶＰＧ＿ｗがＶＰＧ＿ｐへ切り換えられていない）＆＆ （ホールドオフ時間が満了）＆＆（ＶＰＧ＿ｐが利用可能））｛ スイッチ／スイッチ要求 ＶＰＧ＿ｗからＶＰＧ＿ｐへ ｝ ｝ ｝ elseif（シンクＴＰノードがＶＰＩの連続性損失を検出した）｛ ／＊ＡＴＭ（クライアント）レイヤ故障＊／ if（ＶＰＩがＶＧ＿ｗに属する）｛ if（（ＶＧ＿ｗがＶＧ＿ｐへ切り換えられていない）＆＆ （ホールドオフ時間が満了）＆＆（ＶＧ＿ｐが利用可能））｛ スイッチ／スイッチ要求 ＶＧ＿ｗからＶＧ＿ｐへ ｝ ｝ ｝
【００４９】保護スイッチングアルゴリズムは、スター
トステップ５０１において開始される。その後、上述し
たように、制御は、動作ステップ５０２の通常モードに
移る。制御は、ステップ５０３に移って、ＴＰシンクノ
ードにおいてＴＰ欠陥を検出する。ステップ５０３にお
けるテスト結果が「イエス」の場合、制御はステップ５
０４に移って、物理レイヤ保護に対して、ホールドオフ
タイマーのスタートを開始させる。ステップ５０３にお
けるテスト結果が「ノー」の場合、制御はステップ５０
５に移って、ＴＰシンクノードにおけるＶＰ＿ＡＳＩを
テストする。
トステップ５０１において開始される。その後、上述し
たように、制御は、動作ステップ５０２の通常モードに
移る。制御は、ステップ５０３に移って、ＴＰシンクノ
ードにおいてＴＰ欠陥を検出する。ステップ５０３にお
けるテスト結果が「イエス」の場合、制御はステップ５
０４に移って、物理レイヤ保護に対して、ホールドオフ
タイマーのスタートを開始させる。ステップ５０３にお
けるテスト結果が「ノー」の場合、制御はステップ５０
５に移って、ＴＰシンクノードにおけるＶＰ＿ＡＳＩを
テストする。
【００５０】ステップ５０５におけるテスト結果が「イ
エス」の場合、制御はステップ５０６に移って、ＶＰＩ
がＶＰＧ＿ｗに属するかどうかを決定するためにテスト
する。ステップ５０６におけるテスト結果が「ノー」の
場合、ステップ５０７がＶＰＧは保護されていないこと
を示すので、テストは本質的に終了させられる。ステッ
プ５０６におけるテスト結果が「イエス」の場合、制御
はステップ５０８に移って、ＤＴＩが０であるかまたは
１であるかを決定するためにテストする。
エス」の場合、制御はステップ５０６に移って、ＶＰＩ
がＶＰＧ＿ｗに属するかどうかを決定するためにテスト
する。ステップ５０６におけるテスト結果が「ノー」の
場合、ステップ５０７がＶＰＧは保護されていないこと
を示すので、テストは本質的に終了させられる。ステッ
プ５０６におけるテスト結果が「イエス」の場合、制御
はステップ５０８に移って、ＤＴＩが０であるかまたは
１であるかを決定するためにテストする。
【００５１】ステップ５０７におけるテスト結果が
「０」を示す場合、制御はステップ５０４に移る。ステ
ップ５０８におけるテスト結果が「１」を示す場合、制
御はステップ５０９に移って、ＡＴＭレイヤ保護に対す
るホールドオフタイマーを開始させる。ステップ５０５
に戻って、テスト結果が「ノー」の場合、制御はステッ
プ５１０に移り、ＴＰシンクノードにおけるＶＰ ＬＯ
Ｃを検出する。ステップ５１０におけるテスト結果が
「ノー」の場合、制御はステップ５０２に戻り、プロセ
スが繰り返される。
「０」を示す場合、制御はステップ５０４に移る。ステ
ップ５０８におけるテスト結果が「１」を示す場合、制
御はステップ５０９に移って、ＡＴＭレイヤ保護に対す
るホールドオフタイマーを開始させる。ステップ５０５
に戻って、テスト結果が「ノー」の場合、制御はステッ
プ５１０に移り、ＴＰシンクノードにおけるＶＰ ＬＯ
Ｃを検出する。ステップ５１０におけるテスト結果が
「ノー」の場合、制御はステップ５０２に戻り、プロセ
スが繰り返される。
【００５２】ステップ５１０におけるテスト結果が「イ
エス」の場合、制御はステップ５１１に移って、ＶＰＩ
がＶＰＧ＿ｗに属するかどうかをテストする。ステップ
５１１におけるテスト結果が「ノー」の場合、制御はス
テップ５１２に移って、ＶＰＧが保護されていないこと
を示す。ステップ５１１におけるテスト結果が「イエ
ス」の場合、制御はステップ５０９に移る。ステップ５
０４および５０９におけるホールドオフタイマーのどち
らもがタイムアウトしたことに基づいて、制御はステッ
プ５１３に移り、ホールドオフタイマーが満了しかつＶ
ＰＧ＿ｐが利用可能であることを検出し、持続する。
エス」の場合、制御はステップ５１１に移って、ＶＰＩ
がＶＰＧ＿ｗに属するかどうかをテストする。ステップ
５１１におけるテスト結果が「ノー」の場合、制御はス
テップ５１２に移って、ＶＰＧが保護されていないこと
を示す。ステップ５１１におけるテスト結果が「イエ
ス」の場合、制御はステップ５０９に移る。ステップ５
０４および５０９におけるホールドオフタイマーのどち
らもがタイムアウトしたことに基づいて、制御はステッ
プ５１３に移り、ホールドオフタイマーが満了しかつＶ
ＰＧ＿ｐが利用可能であることを検出し、持続する。
【００５３】ステップ５１３におけるテスト結果が「ノ
ー」の場合、ステップ５１３は、「イエス」の結果が得
られるまで、上述したようにテストを継続させる。ステ
ップ５１３における「イエス」の結果に基づいて、制御
はステップ５１４に移り、ＴＰシンクノードに含まれる
欠陥のある全てのＶＰＧに対して、保護スイッチを有効
にする。その後、制御はステップ５１５に移り、ネット
ワークが保護スイッチングモードにあることを示す。
ー」の場合、ステップ５１３は、「イエス」の結果が得
られるまで、上述したようにテストを継続させる。ステ
ップ５１３における「イエス」の結果に基づいて、制御
はステップ５１４に移り、ＴＰシンクノードに含まれる
欠陥のある全てのＶＰＧに対して、保護スイッチを有効
にする。その後、制御はステップ５１５に移り、ネット
ワークが保護スイッチングモードにあることを示す。
【００５４】ＶＧ保護スイッチングアーキテクチャおよ
びＶＧネットワークエレメント機能性は、単純化のため
に、ＡＴＭ仮想パス接続セグメントについて説明され
る。ＶＧ保護スイッチングアーキテクチャおよびネット
ワークエレメント機能性は、ＡＴＭ仮想パス接続に容易
に拡張可能である。ソースノード１０１、中間ノード１
０２および１０４、およびシンクノード１０３に対する
ＶＰＧネットワークエレメント機能的アーキテクチャ
びＶＧネットワークエレメント機能性は、単純化のため
に、ＡＴＭ仮想パス接続セグメントについて説明され
る。ＶＧ保護スイッチングアーキテクチャおよびネット
ワークエレメント機能性は、ＡＴＭ仮想パス接続に容易
に拡張可能である。ソースノード１０１、中間ノード１
０２および１０４、およびシンクノード１０３に対する
ＶＰＧネットワークエレメント機能的アーキテクチャ
【００５５】ＶＰＧソース、中間、およびシンクノード
１０１，１０２，１０４および１０３に対する機能的ア
ーキテクチャが、単純化されたブロック図で図６に示さ
れている。ＶＰＧノードは、以下のものを含む。 ・ 入口回線終端（ＬＴ）（６０１）； ・ 出口ＬＴ（６０２）； ・ 入口スイッチファブリックインタフェース（ＳＦ
Ｉ）（６０３）； ・ 出口ＳＦＩ（６０４）； ・ スイッチファブリック（６０５）； ・ ＡＴＭノードコントローラ（６０６）； ・ 外部インタフェース（ＥＭＩ）（６０８）を有する
エレメントマネージャ（６０７）。エレメントマネージ
ャは、ノード自体に含まれていても良いし、含まれてい
なくとも良い。
１０１，１０２，１０４および１０３に対する機能的ア
ーキテクチャが、単純化されたブロック図で図６に示さ
れている。ＶＰＧノードは、以下のものを含む。 ・ 入口回線終端（ＬＴ）（６０１）； ・ 出口ＬＴ（６０２）； ・ 入口スイッチファブリックインタフェース（ＳＦ
Ｉ）（６０３）； ・ 出口ＳＦＩ（６０４）； ・ スイッチファブリック（６０５）； ・ ＡＴＭノードコントローラ（６０６）； ・ 外部インタフェース（ＥＭＩ）（６０８）を有する
エレメントマネージャ（６０７）。エレメントマネージ
ャは、ノード自体に含まれていても良いし、含まれてい
なくとも良い。
【００５６】回線終端機能は、単純化されたブロック図
で、図７に示されている。ＬＴ機能は、いずれかのＶＰ
Ｇソース、中間、またはシンクノードに共通である。Ｌ
Ｔは、回線終端機能および物理レイヤ欠陥検出を提供す
る。ＬＴ受信器側において、Ｏ／Ｅコンバータ（７０
１）は、受信したＡＴＭを搬送するＳＯＮＥＴ光信号
（たとえば、ＯＣ−３）の光電変換を提供する。このス
テップは、受信したＡＴＭを搬送する電気信号（たとえ
ば、ＤＳ３）については、必要ではない。この電気信号
は、ＳＯＮＥＴフレーマおよびセクション／回線オーバ
ヘッドプロセッサ（７０２）に送信される。
で、図７に示されている。ＬＴ機能は、いずれかのＶＰ
Ｇソース、中間、またはシンクノードに共通である。Ｌ
Ｔは、回線終端機能および物理レイヤ欠陥検出を提供す
る。ＬＴ受信器側において、Ｏ／Ｅコンバータ（７０
１）は、受信したＡＴＭを搬送するＳＯＮＥＴ光信号
（たとえば、ＯＣ−３）の光電変換を提供する。このス
テップは、受信したＡＴＭを搬送する電気信号（たとえ
ば、ＤＳ３）については、必要ではない。この電気信号
は、ＳＯＮＥＴフレーマおよびセクション／回線オーバ
ヘッドプロセッサ（７０２）に送信される。
【００５７】ＡＴＭセルストリームを搬送するＳＯＮＥ
ＴパスオーバヘッドおよびＳＯＮＥＴフレームのペイロ
ードは、送信パス（ＴＰ）適合化プロセッサ（７０３）
に送信される。このプロセッサにおいて、ＡＴＭセルス
トリームは、ＳＯＮＥＴフレームから抽出され、このセ
ルストリームは、ＡＴＭセルに記述される。欠陥検出器
（７０４）は、物理レイヤ欠陥を検出するために必要で
ある。
ＴパスオーバヘッドおよびＳＯＮＥＴフレームのペイロ
ードは、送信パス（ＴＰ）適合化プロセッサ（７０３）
に送信される。このプロセッサにおいて、ＡＴＭセルス
トリームは、ＳＯＮＥＴフレームから抽出され、このセ
ルストリームは、ＡＴＭセルに記述される。欠陥検出器
（７０４）は、物理レイヤ欠陥を検出するために必要で
ある。
【００５８】たとえば、信号損失（ＬＯＳ）は、Ｏ／Ｅ
コンバータ（７０１）において検出され、フレーム損失
（ＬＯＦ）は、ＳＯＮＥＴフレーマ（７０２）において
検出され、セル記述損失（ＬＣＤ）は、ＴＰ適合化プロ
セッサ（７０３）において検出される。これらの欠陥に
対する検出基準は、特定の標準に従う。検出された欠陥
の指示は、ノードコントローラ（７０５）に送られる。
このノードコントローラは、ＬＴ中のプロセッサへの入
力およびこれからの出力も提供する。
コンバータ（７０１）において検出され、フレーム損失
（ＬＯＦ）は、ＳＯＮＥＴフレーマ（７０２）において
検出され、セル記述損失（ＬＣＤ）は、ＴＰ適合化プロ
セッサ（７０３）において検出される。これらの欠陥に
対する検出基準は、特定の標準に従う。検出された欠陥
の指示は、ノードコントローラ（７０５）に送られる。
このノードコントローラは、ＬＴ中のプロセッサへの入
力およびこれからの出力も提供する。
【００５９】ＬＴの送信器側において、逆のセットの機
能が行われる。ＴＰ適合化プロセッサ（７０６）におい
て、ファブリックインタフェースから受信された記述さ
れたＡＴＭセルストリームは、ＳＯＮＥＴパスオーバヘ
ッドを付加されてＳＯＮＥＴペイロードにマップされ
る。このＳＯＮＥＴパス／ペイロードストリームは、Ｓ
ＯＮＥＴ回線およびＳＯＮＥＴオーバヘッド挿入プロセ
ッサ（７０７）において付加されたセクションオーバヘ
ッドとともにフレーム化される。そして、この電気信号
は、ノードからの出力上のＥ／Ｏコンバータ（７０８）
において光信号に変換される。全てのＬＴ外部信号フォ
ーマットおよび要求されるオーバヘッド処理は、標準に
従っている。
能が行われる。ＴＰ適合化プロセッサ（７０６）におい
て、ファブリックインタフェースから受信された記述さ
れたＡＴＭセルストリームは、ＳＯＮＥＴパスオーバヘ
ッドを付加されてＳＯＮＥＴペイロードにマップされ
る。このＳＯＮＥＴパス／ペイロードストリームは、Ｓ
ＯＮＥＴ回線およびＳＯＮＥＴオーバヘッド挿入プロセ
ッサ（７０７）において付加されたセクションオーバヘ
ッドとともにフレーム化される。そして、この電気信号
は、ノードからの出力上のＥ／Ｏコンバータ（７０８）
において光信号に変換される。全てのＬＴ外部信号フォ
ーマットおよび要求されるオーバヘッド処理は、標準に
従っている。
【００６０】ＶＰＧソースノードにおけるスイッチファ
ブリックインタフェース機能が、単純化されたブロック
図で図８に示されている。ＳＦＩは、ＡＴＭ ＶＰセル
ヘッダ処理および多重化／分離、ＶＰ ＯＡＭセル処
理、および入力についてのセルアドレッシングおよびス
イッチファブリックへの経路選択を提供する。ＳＦＩの
入口側において、ＡＴＭ ＶＰセルヘッダ処理および分
離が、標準に従って、ＡＴＭセルデマルチプレクサ（８
０１）において行われる。
ブリックインタフェース機能が、単純化されたブロック
図で図８に示されている。ＳＦＩは、ＡＴＭ ＶＰセル
ヘッダ処理および多重化／分離、ＶＰ ＯＡＭセル処
理、および入力についてのセルアドレッシングおよびス
イッチファブリックへの経路選択を提供する。ＳＦＩの
入口側において、ＡＴＭ ＶＰセルヘッダ処理および分
離が、標準に従って、ＡＴＭセルデマルチプレクサ（８
０１）において行われる。
【００６１】分離されたＶＰ接続は、ＶＰＩにおいて、
セグメントＯＡＭセル挿入プロセッサ（８０２−ｉ〜８
０２−ｋ）に送信される。このプロセッサは、アクティ
ブ化されたＶＰＩに対するＯＡＭセルの生成点である。
ＶＰ−ＡＩＳは、ＴＰ欠陥が受信器ＬＴにおいて検出さ
れた場合に、影響を受けた各ＶＰに対して挿入される。
ＳＦＩに対するＬＴ欠陥指示は、ＳＦＩコントローライ
ンタフェース（８０３）により取り扱われる。
セグメントＯＡＭセル挿入プロセッサ（８０２−ｉ〜８
０２−ｋ）に送信される。このプロセッサは、アクティ
ブ化されたＶＰＩに対するＯＡＭセルの生成点である。
ＶＰ−ＡＩＳは、ＴＰ欠陥が受信器ＬＴにおいて検出さ
れた場合に、影響を受けた各ＶＰに対して挿入される。
ＳＦＩに対するＬＴ欠陥指示は、ＳＦＩコントローライ
ンタフェース（８０３）により取り扱われる。
【００６２】コントローラは、選択されたＶＰＩに対し
て、セグメントＯＡＭセル挿入プロセッサ（８０２−ｉ
〜８０２−ｋ）において、他のセグメントＯＡＭセル挿
入も開始することができる。これらの挿入は、連続性チ
ェックおよびセグメントパフォーマンス監視のようなＶ
Ｐ接続セグメントに対する用意された機能に関連する。
これらの機能は、ＶＰＧ保護スイッチングを開始するた
めに使用されうる連続性損失およびＶＰセグメント劣化
欠陥をそれぞれ検出する必要がある。連続性チェックお
よびパフォーマンス監視ＯＡＭセルの生成は、Ｉ．６１
０標準に従っている。
て、セグメントＯＡＭセル挿入プロセッサ（８０２−ｉ
〜８０２−ｋ）において、他のセグメントＯＡＭセル挿
入も開始することができる。これらの挿入は、連続性チ
ェックおよびセグメントパフォーマンス監視のようなＶ
Ｐ接続セグメントに対する用意された機能に関連する。
これらの機能は、ＶＰＧ保護スイッチングを開始するた
めに使用されうる連続性損失およびＶＰセグメント劣化
欠陥をそれぞれ検出する必要がある。連続性チェックお
よびパフォーマンス監視ＯＡＭセルの生成は、Ｉ．６１
０標準に従っている。
【００６３】ＳＦＩの出口側において、ＶＰセグメント
ＯＡＭセルが、抽出プロセッサ（８０４−１〜８０４−
ｎ）において抽出される。ＶＰＩ １：１保護スイッチ
ングアーキテクチャにおいて、特定ＯＡＭセル要求スイ
ッチは、抽出プロセッサ（８０４−１〜８０４−ｎ）に
おいて処理されることになる。アクティブ化されたＶＰ
Ｉストリームは、ＬＴ送信器への入力のために、ＡＴＭ
セルマルチプレクサ（８０５）において多重化される。
ＯＡＭセルが、抽出プロセッサ（８０４−１〜８０４−
ｎ）において抽出される。ＶＰＩ １：１保護スイッチ
ングアーキテクチャにおいて、特定ＯＡＭセル要求スイ
ッチは、抽出プロセッサ（８０４−１〜８０４−ｎ）に
おいて処理されることになる。アクティブ化されたＶＰ
Ｉストリームは、ＬＴ送信器への入力のために、ＡＴＭ
セルマルチプレクサ（８０５）において多重化される。
【００６４】スイッチファブリック（ＳＦ）論理構成
が、単純化された形で、図９に示されている。ＳＦにお
いて、個々のＶＰＩが、動作ＶＰＧ（９０１）関連につ
いてチェックされる。このチェックは、メモリーテーブ
ル参照またはコントローラ（９０２）からの情報の交換
により提供される。所定のＶＰＩに対する動作ＶＰＧが
ある場合、このＶＰＩに関連づけられたＡＴＭセルは、
保護ＶＰＧに関連して割り当てられたＶＰＩにコピーさ
れる（９０３）。動作および保護ＶＰＩ／ＶＰＧ割り当
ては、最初にサブネットワーク管理システムにより行わ
れる。ＡＴＭ ＳＦアーキテクチャは、ＶＰＧ保護スイ
ッチング方法と無関係であり、特定のアーキテクチャ
（たとえば、共用メモリファブリック、バンヤンなど）
は、要求されず、または含まれない。
が、単純化された形で、図９に示されている。ＳＦにお
いて、個々のＶＰＩが、動作ＶＰＧ（９０１）関連につ
いてチェックされる。このチェックは、メモリーテーブ
ル参照またはコントローラ（９０２）からの情報の交換
により提供される。所定のＶＰＩに対する動作ＶＰＧが
ある場合、このＶＰＩに関連づけられたＡＴＭセルは、
保護ＶＰＧに関連して割り当てられたＶＰＩにコピーさ
れる（９０３）。動作および保護ＶＰＩ／ＶＰＧ割り当
ては、最初にサブネットワーク管理システムにより行わ
れる。ＡＴＭ ＳＦアーキテクチャは、ＶＰＧ保護スイ
ッチング方法と無関係であり、特定のアーキテクチャ
（たとえば、共用メモリファブリック、バンヤンなど）
は、要求されず、または含まれない。
【００６５】ＶＰＧ中間ノードにおけるＳＦＩ機能が、
単純化されたブロック図で、図１０に示されている。こ
のＳＦＩの機能は、ソースノードでのＳＦＩにおける機
能に類似している。ＶＰセグメントＯＡＭセル挿入（１
００１−ｉ〜１００１−ｋ）のみが、ＬＴにおける物理
レイヤ欠陥の検出を示すために必要とされる。中間ノー
ドの入口側は、詳細に説明されない中間ノードの出口側
と本質的に同じである。
単純化されたブロック図で、図１０に示されている。こ
のＳＦＩの機能は、ソースノードでのＳＦＩにおける機
能に類似している。ＶＰセグメントＯＡＭセル挿入（１
００１−ｉ〜１００１−ｋ）のみが、ＬＴにおける物理
レイヤ欠陥の検出を示すために必要とされる。中間ノー
ドの入口側は、詳細に説明されない中間ノードの出口側
と本質的に同じである。
【００６６】セグメントＯＡＭセル挿入（ＤＴＩ＝０）
は、物理レイヤ欠陥により影響を受けた全てのアクティ
ブなＶＰＩに適用される、１つのＶＰセグメントＡＩＳ
セルが、影響を受けたＶＰＩのそれぞれについて挿入さ
れ、欠陥指示に開始がコントローラ／エレメントマネー
ジャ（１００２）によりクリアされるか、またはＶＰ接
続セグメントがサブネットワーク管理システムにより開
放されるまで、反復的に継続される。
は、物理レイヤ欠陥により影響を受けた全てのアクティ
ブなＶＰＩに適用される、１つのＶＰセグメントＡＩＳ
セルが、影響を受けたＶＰＩのそれぞれについて挿入さ
れ、欠陥指示に開始がコントローラ／エレメントマネー
ジャ（１００２）によりクリアされるか、またはＶＰ接
続セグメントがサブネットワーク管理システムにより開
放されるまで、反復的に継続される。
【００６７】ＶＰ多重化／分離機能およびＡＴＭセルヘ
ッダ処理機能（１００３）は、ＳＦＩソースノードにお
けるものと同じである。ＶＰＧ中間ノードにおいて、ス
イッチファブリック論理構造は、ＶＰＩ／ＶＰＧ関連の
いかなる知識も必要としない。ＳＦは、動作および保護
ＶＰＩに対する適切なＶＰＩ翻訳のみを必要とする。Ｖ
ＰＩ翻訳は、エレメントマネージャによりコントローラ
を介して管理される。
ッダ処理機能（１００３）は、ＳＦＩソースノードにお
けるものと同じである。ＶＰＧ中間ノードにおいて、ス
イッチファブリック論理構造は、ＶＰＩ／ＶＰＧ関連の
いかなる知識も必要としない。ＳＦは、動作および保護
ＶＰＩに対する適切なＶＰＩ翻訳のみを必要とする。Ｖ
ＰＩ翻訳は、エレメントマネージャによりコントローラ
を介して管理される。
【００６８】ＶＰＧシンクノードにおいて、スイッチフ
ァブリックにとって、ＶＰＧシンクノードにおける出口
ＳＦＩへの適切な経路選択のためのＶＰＩ／ＶＰＧ論理
的関連の知識を有することが必要である。ＶＰＧシンク
ノードのＳＦ論理構造は、図１１に示されている。動作
ＶＰＧ（１１０１）および保護ＶＰＧ（１１０２）は、
同じ出口ＳＦＩへ経路選択される。前述したように、Ｖ
ＰＩ／ＶＰＧ関連は、コントローラ／エレメントマネー
ジャ（１１０３）により管理される。
ァブリックにとって、ＶＰＧシンクノードにおける出口
ＳＦＩへの適切な経路選択のためのＶＰＩ／ＶＰＧ論理
的関連の知識を有することが必要である。ＶＰＧシンク
ノードのＳＦ論理構造は、図１１に示されている。動作
ＶＰＧ（１１０１）および保護ＶＰＧ（１１０２）は、
同じ出口ＳＦＩへ経路選択される。前述したように、Ｖ
ＰＩ／ＶＰＧ関連は、コントローラ／エレメントマネー
ジャ（１１０３）により管理される。
【００６９】ＶＰＧシンクノードにおけるＳＦＩ機能
が、単純化されたブロック図で、図１２に示されてい
る。図１２に示されたシンクノードの入口側は、図８に
示されたソースノードの入口側と本質的に同じであり、
再び詳細に説明することはしない。ＶＰセグメントＯＡ
Ｍセルが抽出され、ＳＦから流れ出るアクティブ化され
た全てのＶＰＩセルに対して、抽出ユニット（１２０１
−１〜１２０１−ｎ）において処理される。抽出ユニッ
ト（１２０１）では、ＶＰｓｅｇ−ＡＩＳ、ＶＰセグメ
ントＬＯＣおよびＶＰセグメント信号劣化欠陥が、検出
される。また、ＶＰｓｅｇ−ＡＩＳに対するＤＴＩが、
抽出ユニット（１２０１−１〜１２０１−ｎ）において
復号化される。
が、単純化されたブロック図で、図１２に示されてい
る。図１２に示されたシンクノードの入口側は、図８に
示されたソースノードの入口側と本質的に同じであり、
再び詳細に説明することはしない。ＶＰセグメントＯＡ
Ｍセルが抽出され、ＳＦから流れ出るアクティブ化され
た全てのＶＰＩセルに対して、抽出ユニット（１２０１
−１〜１２０１−ｎ）において処理される。抽出ユニッ
ト（１２０１）では、ＶＰｓｅｇ−ＡＩＳ、ＶＰセグメ
ントＬＯＣおよびＶＰセグメント信号劣化欠陥が、検出
される。また、ＶＰｓｅｇ−ＡＩＳに対するＤＴＩが、
抽出ユニット（１２０１−１〜１２０１−ｎ）において
復号化される。
【００７０】この情報に基づいて、物理レイヤまたはＡ
ＴＭレイヤ保護スイッチング遅延タイマーのいずれか
が、ＶＰＧセレクタ（１２０２）において開始される。
他の関連する条件が満足されて、ＶＰＧタイマーが満了
すると、ＶＰＧセレクタ（１２０２）は、ＡＴＭ ＶＰ
セルマルチプレクサ（１２０３）へ経路選択するため
に、動作ＶＰＧ ＶＰＩから保護ＶＰＧ ＶＰＩへ切り
換える。
ＴＭレイヤ保護スイッチング遅延タイマーのいずれか
が、ＶＰＧセレクタ（１２０２）において開始される。
他の関連する条件が満足されて、ＶＰＧタイマーが満了
すると、ＶＰＧセレクタ（１２０２）は、ＡＴＭ ＶＰ
セルマルチプレクサ（１２０３）へ経路選択するため
に、動作ＶＰＧ ＶＰＩから保護ＶＰＧ ＶＰＩへ切り
換える。
【００７１】図５に示されたＶＰＧ保護スイッチングア
ルゴリズムは、抽出ユニット（１２０１）およびＶＰＧ
セレクタ（１２０２）において具現化される。ＶＰセグ
メントは、グループ単位で保護され、ＶＰＧシンクノー
ドのＳＦＩ出口側において要求される処理が低減され
る。ＶＰＩ／ＶＰＧ関連は、コントローラ／エレメント
マネージャ（１２０４）により管理される。
ルゴリズムは、抽出ユニット（１２０１）およびＶＰＧ
セレクタ（１２０２）において具現化される。ＶＰセグ
メントは、グループ単位で保護され、ＶＰＧシンクノー
ドのＳＦＩ出口側において要求される処理が低減され
る。ＶＰＩ／ＶＰＧ関連は、コントローラ／エレメント
マネージャ（１２０４）により管理される。
【００７２】従来技術によるＡＴＭネットワークのため
の保護スイッチング構成の問題および制約は、物理レイ
ヤおよびＡＴＭレイヤ欠陥を認識可能であるネットワー
クエレメントを使用し、最小化されたノード処理で、５
０ミリ秒のオーダーでの保護スイッチング／回復を、多
数のＡＴＭ仮想パス接続にとって可能にする仮想パスグ
ループ保護スイッチング技術を使用することにより、克
服される。
の保護スイッチング構成の問題および制約は、物理レイ
ヤおよびＡＴＭレイヤ欠陥を認識可能であるネットワー
クエレメントを使用し、最小化されたノード処理で、５
０ミリ秒のオーダーでの保護スイッチング／回復を、多
数のＡＴＭ仮想パス接続にとって可能にする仮想パスグ
ループ保護スイッチング技術を使用することにより、克
服される。
【００７３】
【発明の効果】以上述べたように、本発明によれば、最
小化されたノード処理で、５０ミリ秒のオーダーでの保
護スイッチング／回復を、多数のＡＴＭ仮想パス接続に
とって可能にする仮想パスグループ保護スイッチング技
術を提供することができる。
小化されたノード処理で、５０ミリ秒のオーダーでの保
護スイッチング／回復を、多数のＡＴＭ仮想パス接続に
とって可能にする仮想パスグループ保護スイッチング技
術を提供することができる。
【図１】本発明の一実施形態を使用する正常動作モード
におけるポイント・ツウ・ポイントＡＴＭ構成を単純化
して示すブロック図。
におけるポイント・ツウ・ポイントＡＴＭ構成を単純化
して示すブロック図。
【図２】本発明の一実施形態を使用する故障状態におけ
るポイント・ツウ・ポイントＡＴＭ構成を単純化して示
すブロック図。
るポイント・ツウ・ポイントＡＴＭ構成を単純化して示
すブロック図。
【図３】本発明の一実施形態による動作を説明するため
に有用な、伝送パス、仮想パス識別子および仮想チャネ
ル識別子アドレスに対する仮想パスグループ論理アドレ
ッシング関係を単純化して示すブロック図。
に有用な、伝送パス、仮想パス識別子および仮想チャネ
ル識別子アドレスに対する仮想パスグループ論理アドレ
ッシング関係を単純化して示すブロック図。
【図４】本発明の一実施形態による動作を説明するため
に有用な、欠陥タイプインジケータを含むＡＴＭ動作及
びメンテナンス（ＯＡＭ）故障管理セルのフォーマット
を示す図。
に有用な、欠陥タイプインジケータを含むＡＴＭ動作及
びメンテナンス（ＯＡＭ）故障管理セルのフォーマット
を示す図。
【図５】本発明の一実施形態によるシンクノードにおい
て使用される仮想パスグループ（ＶＰＧ）保護スイッチ
ングアルゴリズムを示すフローチャート。
て使用される仮想パスグループ（ＶＰＧ）保護スイッチ
ングアルゴリズムを示すフローチャート。
【図６】一般的なＡＴＭノード機能アーキテクチャを単
純化して示すブロック図。
純化して示すブロック図。
【図７】図６に示した回線終端ユニットの詳細を単純化
して示すブロック図。
して示すブロック図。
【図８】ソースＡＴＭノードにおいて使用されるスイッ
チファブリックインタフェースを単純化して示すブロッ
ク図。
チファブリックインタフェースを単純化して示すブロッ
ク図。
【図９】ソースＡＴＭノード中のスイッチファブリック
の論理構造を示す図。
の論理構造を示す図。
【図１０】中間ＡＴＭノードにおけるスイッチファブリ
ックインタフェースを単純化して示すブロック図。
ックインタフェースを単純化して示すブロック図。
【図１１】シンクＡＴＭノード中のスイッチファブリッ
クの論理構造を示す図。
クの論理構造を示す図。
【図１２】シンクＡＴＭノードにおけるスイッチファブ
リックインタフェースを単純化して示すブロック図。
リックインタフェースを単純化して示すブロック図。
１０１ ＶＰＧソースノード １０２ ＶＰＧ中間ノード １０３ ＶＰＧシンクノード １０４ ＶＰＧ中間ノード １０５ ＶＰ接続セグメント
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 カーティス ジェイ．ニュートン アメリカ合衆国、02155 マサチューセッ ツ、メドフォード、ジョイス ロード 36 (72)発明者 タイ エッチ．ノー アメリカ合衆国、07726 ニュージャージ ー、マナラパン、アレクサンダー ドライ ブ ９
Claims (1)
- 【請求項１】 宛先ノード仮想パススイッチング機能を
示す仮想パス識別子（ＶＰＩ）アドレス内で仮想パスグ
ループ（ＶＰＧ）を定義するための手段と、 前記ＶＰＧを予め定められた管理されたＡＴＭ伝送パス
へマッピングするための手段とを含む非同期転送モード
（ＡＴＭ）伝送システムにおいて使用するためのノー
ド。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/689,175 US5838924A (en) | 1996-08-06 | 1996-08-06 | Asynchronous transfer mode (ATM) connection protection switching apparatus and method |
| US689175 | 1996-08-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084362A true JPH1084362A (ja) | 1998-03-31 |
Family
ID=24767347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20667097A Pending JPH1084362A (ja) | 1996-08-06 | 1997-07-31 | 非同期転送モード（ａｔｍ）伝送システムにおいて使用するためのノード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5838924A (ja) |
| EP (1) | EP0824292A3 (ja) |
| JP (1) | JPH1084362A (ja) |
| CA (1) | CA2207538C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665263B1 (en) | 1998-08-14 | 2003-12-16 | Nec Corporation | VP protection system and VP protection method |
Families Citing this family (92)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6256292B1 (en) * | 1996-07-11 | 2001-07-03 | Nortel Networks Corporation | Self-healing line switched ring for ATM traffic |
| JPH1056493A (ja) * | 1996-08-13 | 1998-02-24 | Nec Corp | 通信ネットワーク内における制御情報の転送装置 |
| JP3581765B2 (ja) * | 1996-09-20 | 2004-10-27 | 株式会社日立コミュニケーションテクノロジー | 複合リング形ネットワークシステムにおけるパス切替方法及び装置 |
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