JPH1079652A - Hysteresis comparator - Google Patents
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- JPH1079652A JPH1079652A JP8233186A JP23318696A JPH1079652A JP H1079652 A JPH1079652 A JP H1079652A JP 8233186 A JP8233186 A JP 8233186A JP 23318696 A JP23318696 A JP 23318696A JP H1079652 A JPH1079652 A JP H1079652A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はヒステリシスコンパ
レータに関し、ヒステリシス特性を有するコンパレータ
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hysteresis comparator, and more particularly, to a comparator having hysteresis characteristics.
【０００２】[0002]
【従来の技術】従来よりチャタリング防止するためヒス
テリシス特性を持つコンパレータが用いられている。例
えば特開平５−２９１８９９号には、出力端子と非反転
入力端子との間の帰還素子としてコンデンサを用い、こ
のコンデンサと非反転入力端に接続した抵抗とにより出
力端子側から見たとき微分回路を構成して、ヒステリシ
スによるパルス幅の延長分をなくしている。2. Description of the Related Art Conventionally, a comparator having a hysteresis characteristic has been used to prevent chattering. For example, Japanese Patent Application Laid-Open No. Hei 5-291899 discloses that a differential circuit is used when a capacitor is used as a feedback element between an output terminal and a non-inverting input terminal. To eliminate the extension of the pulse width due to hysteresis.
【０００３】ヒステリシス特性がない場合には入力信号
にノイズが含まれていると出力信号がノイズによって不
必要に振動し、所謂チャタリングが発生する。また、入
力信号にノイズが含まれてなくても、入力信号の電圧変
化が緩やかな場合には、コンパレータ出力のローレベル
／ハイレベルが切換わることでコンパレータの電源電圧
や基準電圧が変動し、コンパレータ出力が再反転する等
の異常出力振動が発生する。If there is no hysteresis characteristic, if the input signal contains noise, the output signal vibrates unnecessarily due to the noise, so-called chattering occurs. Also, even if the input signal does not contain noise, if the voltage change of the input signal is gentle, the power supply voltage and the reference voltage of the comparator fluctuate by switching the low level / high level of the comparator output, An abnormal output vibration such as a reversal of the comparator output occurs.
【０００４】図１５は従来のヒステリシスコンパレータ
の一例の回路図を示す。同図中、端子１０から供給され
る入力信号ＶＩＮ＋はトランジスタＱ1 のベースに印加
される。トランジスタＱ2 のベースには基準電圧ＶREF
として電圧ＶＩＮ−が印加されトランジスタＱ3 ，Ｑ4
で差動増幅される。ここで、例えば入力信号ＶＩＮ＋が
ローレベルからハイレベルに変化すると、トランジスタ
Ｑ7 のコレクタはハイレベルからローレベルに変化す
る。これにより、まずトランジスタＱ11がオフし、トラ
ンジスタＱ12がオンするので、それまで電源電圧ＶCCを
抵抗Ｒ1 ，Ｒ2 で分圧して基準電圧ＶREF を得て電圧Ｖ
ＩＮ−としていたのに対し、抵抗Ｒ2 と並列に抵抗Ｒ3
が接続されるために基準電圧ＶREF は図１６に示す如く
低下する。上記のトランジスタＱ11がオフした後、トラ
ンジスタＱ8 がオフし、トランジスタＱ9 がオンし、ト
ランジスタＱ10がオフして端子１０より出力される信号
ＶＯＵＴは図１６に示す如くハイレベルとなる。FIG. 15 is a circuit diagram showing an example of a conventional hysteresis comparator. In the figure, an input signal is supplied from the terminal 10 VIN + is applied to the base of the transistor Q 1. The reference voltage V REF to the base of the transistor Q 2 is
As a result, the voltage VIN− is applied to the transistors Q 3 and Q 4
Is differentially amplified. Here, for example, the input signal VIN + is changes from the low level to the high level, the collector of the transistor Q 7 is changed from the high level to the low level. Thus, first transistor Q 11 is turned off, the transistor Q 12 is turned on, the previous power supply voltage V CC resistors R 1, voltage at R 2 divide obtain a reference voltage V REF V
While was a IN-, the resistor R 2 in parallel with the resistor R 3
Is connected, the reference voltage V REF decreases as shown in FIG. After the transistor Q 11 is turned off, the transistor Q 8 is turned off, the transistor Q 9 is turned on, the signal VOUT which transistor Q 10 is outputted from the terminal 10 is turned off is at the high level as shown in FIG. 16.
【０００５】[0005]
【発明が解決しようとする課題】図１５の回路で入力信
号ＶＩＮ＋がハイレベルからローレベルに変化すると、
トランジスタＱ7 のコレクタはローレベルからハイレベ
ルに変化する。このとき、まずトランジスタＱ8 がオン
してトランジスタＱ9 がオフし、トランジスタＱ 10がオ
ンして出力信号ＶＯＵＴがローレベルとなる。この後、
トランジスタＱ11がオンし、トランジスタＱ12がオフし
て基準電圧ＶREF が上昇する。The circuit shown in FIG.
When the signal VIN + changes from high level to low level,
Transistor Q7Collectors are low to high
Changes to At this time, first, the transistor Q8Is on
And transistor Q9Turns off and the transistor Q TenBut
And the output signal VOUT becomes low level. After this,
Transistor Q11Turns on and the transistor Q12Turns off
Reference voltage VREFRises.
【０００６】この場合、出力信号ＶＯＵＴのレベルが反
転した後、基準電圧ＶREF が変化してヒステリシスがか
かる。このようにヒステリシスがかかるより前に出力信
号のレベル反転が生じるため異常出力振動が発生するお
それがあるという問題があった。In this case, after the level of the output signal VOUT is inverted, the reference voltage V REF changes and hysteresis is applied. As described above, the level of the output signal is inverted before the hysteresis is applied, so that there is a problem that abnormal output vibration may occur.
【０００７】本発明は上記の点に鑑みなされたもので、
入力信号の異なるレベルでヒステリシスを発生させ、ヒ
ステリシスを段階的にかけることにより、比較結果が反
転するよりも前にヒステリシスをかけて異常出力振動を
防止するヒステリシスコンパレータを提供することを目
的とする。[0007] The present invention has been made in view of the above points,
An object of the present invention is to provide a hysteresis comparator that generates hysteresis at different levels of an input signal and applies hysteresis stepwise to apply hysteresis before the comparison result is inverted to prevent abnormal output oscillation.
【０００８】[0008]
【課題を解決するための手段】請求項１に記載の発明
は、入力信号を基準電圧と比較して、その比較結果を出
力する比較手段と、上記入力信号が上昇して第１の基準
電圧となったとき上記比較結果が反転する前に上記比較
手段に供給する基準電圧を上記第１の基準電圧より低い
第２の基準電圧に切換え、上記比較結果が反転した後で
上記基準電圧を上記第２の基準電圧より低い第３の基準
電圧に切換え、かつ上記入力信号が低下して上記第３の
基準電圧となったとき上記比較結果が反転する前に上記
基準電圧を上記第２の電圧に切換え、上記比較結果が反
転した後で上記基準電圧を第１の基準電圧に切換える基
準電圧切換手段とを有する。According to a first aspect of the present invention, there is provided a comparing means for comparing an input signal with a reference voltage and outputting the comparison result, and a first reference voltage when the input signal rises. Before the comparison result is inverted, the reference voltage supplied to the comparison means is switched to a second reference voltage lower than the first reference voltage, and after the comparison result is inverted, the reference voltage is changed to the second reference voltage. Switching to a third reference voltage lower than the second reference voltage, and, when the input signal decreases to the third reference voltage, before the comparison result is inverted, the reference voltage is changed to the second voltage. And a reference voltage switching means for switching the reference voltage to a first reference voltage after the comparison result is inverted.
【０００９】このように入力信号が上昇するときは比較
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。As described above, when the input signal rises, the reference voltage used for comparison is switched from the first reference voltage to the second reference voltage before the comparison result is inverted. By switching the reference voltage used for comparison from the third reference voltage to the second reference voltage before inversion, hysteresis can be applied before the input signal becomes the reference voltage and the comparison result is inverted, This can prevent occurrence of abnormal output vibration.
【００１０】[0010]
【発明の実施の形態】図１は本発明回路の一実施例の回
路図を示す。同図中、図１５と同一部分には同一符号を
付す。図１において、端子１０から供給される入力信号
ＶＩＮ＋はＰＮＰ形トランジスタＱ1 のベースに印加さ
れ、トランジスタＱ1 で電圧シフトされてＰＮＰ形トラ
ンジスタＱ3 のベースに印加される。また、ＰＮＰ形ト
ランジスタＱ2 のベースには基準電圧ＶREF として電圧
ＶＩＮ−が印加され、トランジスタＱ2 で電圧シフトさ
れてＰＮＰ形トランジスタＱ4 のベースに印加される。
トランジスタＱ3 ，Ｑ4 は比較手段としての差動回路を
構成し、カレントミラー構成のＮＰＮ形トランジスタＱ
5 ，Ｑ6 は上記差動回路のトランジスタＱ3 ，Ｑ 4 の能
動負荷を形成している。トランジスタＱ3 ，Ｑ4 のエミ
ッタは共通接続されて定電流源１２に接続されている。FIG. 1 is a circuit diagram of an embodiment of the circuit of the present invention.
A road map is shown. In the figure, the same parts as those in FIG.
Attach. In FIG. 1, an input signal supplied from a terminal 10
VIN + is a PNP transistor Q1Applied to the base of
And the transistor Q1The voltage is shifted by PNP
Transistor QThreeApplied to the base. Also, PNP type
Transistor QTwoReference voltage VREFAs voltage
VIN- is applied and the transistor QTwoWith voltage shifted
PNP transistor QFourApplied to the base.
Transistor QThree, QFourIs a differential circuit as a means of comparison.
And an NPN transistor Q having a current mirror configuration.
Five, Q6Is the transistor Q of the above differential circuit.Three, Q FourNoh
Forming a dynamic load. Transistor QThree, QFourEmi of
Are connected in common and connected to a constant current source 12.
【００１１】トランジスタＱ4 のコレクタはＮＰＮ形ト
ランジスタＱ7 のベースに接続されている。トランジス
タＱ7 はエミッタを接地され、コレクタは定電流源１４
に接続されると共に抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に
接続されている。抵抗Ｒ4 ，Ｒ5 ，Ｒ11夫々の他端はＮ
ＰＮ形トランジスタＱ8 ，Ｑ11，Ｑ14夫々のベースに接
続されている。トランジスタＱ8 はエミッタを接地さ
れ、コレクタを定電流源１６及びＮＰＮ形トランジスタ
Ｑ9 のベースに接続されている。トランジスタＱ 11はエ
ミッタを接地され、コレクタを定電流源１８及びトラン
ジスタＱ12のベースに接続されている。トランジスタＱ
14はエミッタを接地され、コレクタを定電流源２０及び
ＮＰＮ形トランジスタＱ15のベースに接続されている。The transistor QFourCollector is NPN type
Transistor Q7Connected to the base. Transis
TA Q7Is a grounded emitter and a collector is a constant current source 14.
And a resistor RFour, RFive, R11At one end of each
It is connected. Resistance RFour, RFive, R11The other end of each is N
PN type transistor Q8, Q11, Q14Connect to each base
Has been continued. Transistor Q8Grounded emitter
The collector is a constant current source 16 and an NPN transistor
Q9Connected to the base. Transistor Q 11Is d
The emitter is grounded and the collector is connected to the constant current source 18 and transformer.
Jista Q12Connected to the base. Transistor Q
14Has an emitter grounded and a collector connected to the constant current source 20 and
NPN transistor QFifteenConnected to the base.
【００１２】ＮＰＮ形トランジスタＱ9 はエミッタを接
地され、コレクタは定電流源２２及び出力用のＮＰＮ形
トランジスタＱ10のベースに接続されている。トランジ
スタＱ10はエミッタを接地され、コレクタは抵抗Ｒ6 を
介して電源ＶCCに接続されると共に出力端子２４と接続
されている。電源ＶCCとアースとの間には直列接続され
た抵抗Ｒ1 ，Ｒ2 が接続され、抵抗Ｒ1 ，Ｒ2 の接続点
がトランジスタＱ2 のベースに接続されている。また、
ＮＰＮ形トランジスタＱ12はエミッタを接地され、コレ
クタは抵抗Ｒ3 を介して抵抗Ｒ1 ，Ｒ2 の接続点に接続
されており、ＮＰＮ形トランジスタＱ15はエミッタを接
地され、コレクタは抵抗Ｒ10を介して抵抗Ｒ1 ，Ｒ2 の
接続点に接続されている。[0012] NPN type transistor Q 9 is grounded emitter and a collector connected to the base of an NPN transistor Q 10 of the constant-current source 22 and the output. Transistor Q 10 is grounded emitter and a collector connected to the output terminal 24 is connected to the power supply V CC through a resistor R 6. Between the power supply V CC and the ground are connected resistance R 1, R 2 connected in series, the connection point of the resistors R 1, R 2 are connected to the base of the transistor Q 2. Also,
NPN type transistor Q 12 is grounded emitter, collector is connected through a resistor R 3 to the connection point of the resistors R 1, R 2, an NPN transistor Q 15 is grounded emitter, collector resistors R 10 Is connected to the connection point of the resistors R 1 and R 2 .
【００１３】上記の抵抗Ｒ4 ，Ｒ5 ，Ｒ11は略同一の抵
抗値で、定電流源１６，１８，２０夫々の流す電流値Ｉ
0 ，Ｉ1 ，Ｉ2 はＩ1 ＜Ｉ0 ＜Ｉ2 の関係とされ、トラ
ンジスタＱ8 ，Ｑ11，Ｑ14は略同一特性とされている。
このため、トランジスタＱ7のコレクタの電圧Ｖ1 を０
Ｖから上げて行くと、トランジスタＱ8 ，Ｑ11，Ｑ14は
略同一タイミングでオンするが、Ｉ1 ＜Ｉ0 ＜Ｉ2 であ
るためトランジスタＱ 11が最初に飽和してトランジスタ
Ｑ12のベース電位が下がりトランジスタＱ12がオフす
る。次にトランジスタＱ8 が飽和してトランジスタＱ9
のベース電位が下がりトランジスタＱ9 がオフする。こ
の後、トランジスタＱ14が飽和してトランジスタＱ15の
ベース電位が下がりトランジスタＱ15がオフする。この
状態から電圧Ｖ1 を下げて行くと、上記とは逆にトラン
ジスタＱ15がオンし、次にトランジスタＱ9 がオンし、
最後にトランジスタＱ12がオンする。上記の動作を行う
ように回路が設定されている。The above resistor RFour, RFive, R11Are almost identical
The resistance value, the current value I flowing through each of the constant current sources 16, 18, 20
0, I1, ITwoIs I1<I0<ITwoRelationship and the tiger
Transistor Q8, Q11, Q14Have substantially the same characteristics.
Therefore, the transistor Q7Collector voltage V1To 0
When increasing from V, the transistor Q8, Q11, Q14Is
It turns on at substantially the same timing,1<I0<ITwoIn
Transistor Q 11First saturated transistor
Q12Base potential of transistor Q12Turns off
You. Next, the transistor Q8Saturates and the transistor Q9
Base potential of transistor Q9Turns off. This
After the transistor Q14Saturates and the transistor QFifteenof
Base potential drops, transistor QFifteenTurns off. this
Voltage V from state1Down, the reverse of the above
Jista QFifteenTurns on, and then the transistor Q9Turns on,
Finally, the transistor Q12Turns on. Perform the above operation
The circuit is set as follows.
【００１４】図１の回路全体の動作について説明する
に、入力信号ＶＩＮ＋がローレベルからハイレベルに変
化するとトランジスタＱ7 がオンして、そのコレクタの
電圧Ｖ 1 は略０Ｖとなる。これによりトランジスタ
Ｑ8 ，Ｑ11，Ｑ14は略同一タイミングでオフするが、Ｉ
1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトランジ
スタＱ15がオンし、次にトランジスタＱ9 がオンし、最
後にトランジスタＱ12がオンする。The operation of the entire circuit of FIG. 1 will be described.
Changes the input signal VIN + from low level to high level.
Transistor Q7Is turned on for that collector
Voltage V 1Becomes approximately 0V. This allows the transistor
Q8, Q11, Q14Are turned off at substantially the same timing,
1<I0<ITwoTherefore, first, as described above,
Star QFifteenTurns on, and then the transistor Q9Turns on and
Later the transistor Q12Turns on.
【００１５】上記のトランジスタＱ9 ，Ｑ12，Ｑ15が全
てオフの状態では電源電圧ＶCCを抵抗Ｒ1 ，Ｒ2 で分圧
した第１の基準電圧ＶREF0が電圧ＶＩＮ−としてトラン
ジスタＱ2 のベースに印加されているが、最初のトラン
ジスタＱ15のオンにより抵抗Ｒ2 と並列に抵抗Ｒ10が接
続され図２に示すように基準電圧は第２の基準電圧Ｖ
REF1（ＶREF1＜ＶREF0）に低下してヒステリシスがかか
る。これによって電圧Ｖ 1 は急速に低下し、次のトラン
ジスタＱ9 がオンすることにより図２に示すようにトラ
ンジスタＱ9 のコレクタ電圧Ｖ2 はハイレベルからロー
レベルに反転し、出力端子２４の出力信号ＶＯＵＴはロ
ーレベルからハイレベルに反転する。このときは既にヒ
ステリシスがかかっているので異常出力振動が生じるこ
とはない。最後にトランジスタＱ12がオンすることによ
り抵抗Ｒ2 と並列に抵抗Ｒ10及びＲ 3 が接続され図２に
示すように基準電圧は第３の基準電圧ＶREF2（ＶREF2＜
ＶRE F1）に低下する。The above transistor Q9, Q12, QFifteenIs all
Power supply voltage V in the off stateCCIs the resistance R1, RTwoWith partial pressure
First reference voltage VREF0Is the voltage VIN-
Jista QTwoApplied to the base of the
Jista QFifteenTurns on the resistor RTwoAnd the resistor R in parallelTenContact
As shown in FIG. 2, the reference voltage is the second reference voltage V
REF1(VREF1<VREF0) To reduce hysteresis
You. As a result, the voltage V 1Drops rapidly and the next
Jista Q9As shown in FIG.
Transistor Q9Collector voltage VTwoIs high to low
And the output signal VOUT of the output terminal 24 is low.
-Level to high level. At this time,
Abnormal output vibration may occur due to the
And not. Finally, the transistor Q12Is turned on
Resistance RTwoAnd the resistor R in parallelTenAnd R ThreeIs connected to
As shown, the reference voltage is the third reference voltage VREF2(VREF2<
VRE F1).
【００１６】次に、入力信号ＶＩＮ＋がハイレベルから
ローレベルに変化するとトランジスタＱ7 がオフして、
電圧Ｖ1 は略０Ｖから上昇する。これによりトランジス
タＱ 8 ，Ｑ11，Ｑ14は略同一タイミングでオンするが、
Ｉ1 ＜Ｉ0 ＜Ｉ2 であるため、前述の如く最初にトラン
ジスタＱ12がオフし、次にトランジスタＱ9 がオフし、
最後にトランジスタＱ15がオフする。Next, when the input signal VIN + changes from the high level.
When it changes to low level, transistor Q7Is off,
Voltage V1Rises from approximately 0V. This allows Transis
TA Q 8, Q11, Q14Turns on at almost the same timing,
I1<I0<ITwoTherefore, first, as described above,
Jista Q12Turns off, and then the transistor Q9Turns off,
Finally, the transistor QFifteenTurns off.
【００１７】上記のトランジスタＱ9 ，Ｑ12，Ｑ15が全
てオンの状態では基準電圧ＶREF2が電圧ＶＩＮ−として
トランジスタＱ2 のベースに印加されているが、最初の
トランジスタＱ12のオンにより抵抗Ｒ3 の接続が遮断さ
れ抵抗Ｒ2 と並列に抵抗Ｒ10のみが接続され図２に示す
ように基準電圧は第３の基準電圧ＶREF2から第２の基準
電圧ＶREF1（ＶREF2＜ＶREF1）に上昇してヒステリシス
がかかる。これによって電圧Ｖ1 は急速に上昇し、次の
トランジスタＱ9 がオフすることにより図２に示すよう
にトランジスタＱ9 のコレクタ電圧Ｖ2 はローレベルか
らハイレベルに反転し、出力端子２４の出力信号ＶＯＵ
Ｔはハイレベルからローレベルに反転する。このときは
既にヒステリシスがかかっているので異常出力振動が生
じることはない。最後にトランジスタＱ15がオフするこ
とにより抵抗Ｒ2 から抵抗Ｒ10の接続が遮断され図２に
示すように基準電圧は第１の基準電圧ＶREF0（ＶREF1＜
Ｖ REF0）に上昇する。The above transistor Q9, Q12, QFifteenIs all
The reference voltage VREF2Is the voltage VIN-
Transistor QTwoIs applied to the base of the
Transistor Q12Turns on the resistor RThreeConnection is cut off
Resistor RTwoAnd the resistor R in parallelTenOnly connected and shown in Figure 2
Thus, the reference voltage is the third reference voltage VREF2From the second standard
Voltage VREF1(VREF2<VREF1) Rise to hysteresis
It takes. As a result, the voltage V1Rises rapidly and the next
Transistor Q9Is turned off, as shown in FIG.
Transistor Q9Collector voltage VTwoIs low level
From the output terminal 24 to the high level.
T is inverted from high level to low level. At this time
Abnormal output vibration occurs because hysteresis has already been applied.
I won't be afraid. Finally, the transistor QFifteenCan be turned off
And the resistance RTwoFrom resistance RTenConnection is cut off and
As shown, the reference voltage is the first reference voltage VREF0(VREF1<
V REF0) To rise.
【００１８】上記の抵抗Ｒ1 〜Ｒ11と、トランジスタＱ
8 ，Ｑ9 ，Ｑ11〜Ｑ15と定電流源１６〜２０で基準電圧
切換手段が構成されている。これによって、入力信号Ｖ
ＩＮ＋がローレベルからハイレベルに立上るときは図３
に示す如く入力信号ＶＩＮ＋が基準電圧ＶREF0を越えた
とき出力信号ＶＯＵＴが反転してハイレベルとなり、ハ
イレベルからローレベルに立下るときは入力信号ＶＩＮ
＋が基準電圧ＶREF2未満となったときに出力信号ＶＯＵ
Ｔが反転してローレベルとなってヒステリシス特性が得
られる。また、入力信号ＶＩＮ＋が立上るときも立下る
ときも、まず基準電圧が切換ってヒステリシスがかかっ
た後で出力信号が反転するため、入力信号ＶＩＮ＋が立
上るときも立下るときも常に異常出力振動を防止でき
る。The resistors R 1 to R 11 and the transistor Q
8 , Q 9 , Q 11 to Q 15 and constant current sources 16 to 20 constitute a reference voltage switching means. Thereby, the input signal V
When IN + rises from low level to high level, FIG.
When the input signal VIN + exceeds the reference voltage VREF0 , the output signal VOUT is inverted to a high level, and when the input signal VIN + falls from a high level to a low level as shown in FIG.
+ Is less than the reference voltage V REF2 and the output signal VOU
T is inverted to a low level to obtain a hysteresis characteristic. In addition, when the input signal VIN + rises or falls, the output signal is inverted after the reference voltage is switched and the hysteresis is applied. Therefore, an abnormal output is always generated when the input signal VIN + rises or falls. Vibration can be prevented.
【００１９】ところで、基準電圧ＶREF の切換えは図１
のように抵抗Ｒ2 と並列に抵抗Ｒ3，Ｒ10夫々を接続又
は遮断する構成に限らず、例えば図４，図５に示す構成
としても良い。図４では電源ＶCCとアースとの間に直列
接続された抵抗Ｒ12，Ｒ13，Ｒ14，Ｒ15を接続する。ト
ランジスタＱ12のコレクタを抵抗Ｒ13，Ｒ14の接続点に
接続し、そのエミッタを接地し、トランジスタＱ15のコ
レクタを抵抗Ｒ14，Ｒ 15の接続点に接続し、そのエミッ
タを接地しており、抵抗Ｒ12，Ｒ13の接続点から取り出
した基準電圧ＶREF をトランジスタＱ2 のベースに印加
する。この場合、トランジスタＱ12，Ｑ15が共にオフの
状態からトランジスタＱ15をオンすることによって基準
電圧ＶREF は低下し、更にトランジスタＱ12をオンする
ことによって基準電圧ＶREF はより低下する。By the way, the reference voltage VREFFig. 1
Resistance RTwoAnd the resistor R in parallelThree, RTenConnect each one
Is not limited to the configuration for shutting off, for example, the configuration shown in FIGS.
It is good. In FIG. 4, the power supply VCCIn series between
Connected resistor R12, R13, R14, RFifteenConnect. G
Transistor Q12The collector of the resistor R13, R14At the connection point
Connected, the emitter grounded, and the transistor QFifteenNo
The resistor R14, R FifteenTo the connection point of the
And the resistor R12, R13From the connection point of
Reference voltage VREFWith transistor QTwoApplied to the base of
I do. In this case, the transistor Q12, QFifteenAre both off
Transistor Q from stateFifteenBy turning on the reference
Voltage VREFDecreases, and the transistor Q12Turn on
The reference voltage VREFIs lower.
【００２０】図５では電源ＶCCとアースとの間に直列接
続された抵抗Ｒ16，Ｒ17，Ｒ18を接続する。トランジス
タＱ12のコレクタを抵抗Ｒ19を介して抵抗Ｒ16，Ｒ17の
接続点に接続し、そのエミッタを接地し、トランジスタ
Ｑ15のコレクタを抵抗Ｒ17，Ｒ18の接続点に接続し、そ
のエミッタを接地しており、抵抗Ｒ16，Ｒ17の接続点か
ら取り出した基準電圧ＶREF をトランジスタＱ2 のベー
スに印加する。この場合、トランジスタＱ12，Ｑ15が共
にオフの状態からトランジスタＱ15をオンすることによ
って基準電圧ＶREF は低下し、更にトランジスタＱ12及
びＱ15をオンすることによって基準電圧ＶREF はより低
下する。In FIG. 5, resistors R 16 , R 17 and R 18 connected in series are connected between the power supply V CC and the ground. The collector of the transistor Q 12 via the resistor R 19 is connected to the connection point of the resistors R 16, R 17, and ground the emitter is connected to the collector of the transistor Q 15 to the connection point of the resistors R 17, R 18, its emitter is grounded, applying a reference voltage V REF taken out from the connection point of the resistors R 16, R 17 to the base of the transistor Q 2. In this case, decrease the reference voltage V REF by transistors Q 12, Q 15 turns on the transistor Q 15 from both off state, the reference voltage V REF by further turning on the transistors Q 12 and Q 15 is reduced more I do.
【００２１】また、出力信号の取り出しはトランジスタ
Ｑ8 〜Ｑ10及び定電流源１６，２２を用いる代わりに、
図６に示すようなインバータ２６及びノア回路２８，３
０でＲＳフリップフロップ３２を構成して端子３４から
出力信号ＶＯＵＴを取り出しても良い。図６において
は、トランジスタＱ7 のコレクタの電圧Ｖ1 がハイレベ
ルからローレベルに変化するとき、トランジスタＱ15及
びＱ12がオンして基準電圧が図２に示すＶREF2となった
時点でノア回路３０の入力がハイレベルとなりＲＳフリ
ップフロップ３２がセットされて端子３４からハイレベ
ルの信号ＶＯＵＴが出力される。これとは逆に電圧Ｖ1
がローレベルからハイレベルに変化するとき、トランジ
スタＱ12及びＱ15がオフして基準電圧が図２に示すＶ
REF0となった時点でインバータ２６の入力がローレベ
ル、つまりノア回路２８の入力がハイレベルとなりＲＳ
フリップフロップ３２がリセットされて端子３４からロ
ーレベルの信号ＶＯＵＴが出力される。In addition, instead of using the transistors Q 8 to Q 10 and the constant current sources 16 and 22, the output signal is taken out,
An inverter 26 and NOR circuits 28 and 3 as shown in FIG.
The output signal VOUT may be extracted from the terminal 34 by configuring the RS flip-flop 32 with 0. In Figure 6, Noah when the voltage V 1 of the collector of the transistor Q 7 is when changing from the high level to the low level, the transistors Q 15 and Q 12 is the reference voltage and ON becomes V REF2 shown in FIG. 2 The input of the circuit 30 becomes high level, the RS flip-flop 32 is set, and a high-level signal VOUT is output from the terminal 34. Conversely, the voltage V 1
There when changing from a low level to a high level, V reference voltage transistors Q 12 and Q 15 is turned off and is shown in FIG. 2
When REF0 is reached, the input of the inverter 26 goes low, that is, the input of the NOR circuit 28 goes high, and RS
The flip-flop 32 is reset, and a low-level signal VOUT is output from the terminal 34.
【００２２】次に図１の回路の変形例について説明す
る。図１の回路で回路全体のゲインが高い場合には、基
準電圧ＶREF0，ＶREF1，ＶREF2夫々の間の差が１ｍＶ以
下となってしまう場合があり、充分に早くヒステリシス
がかからないことがある。このような場合には図７，図
８，図９夫々に示すように回路構成を変形して対処す
る。Next, a modified example of the circuit of FIG. 1 will be described. When the gain of the entire circuit is high in the circuit of FIG. 1, the difference between each of the reference voltages V REF0 , V REF1 , and V REF2 may be 1 mV or less, and the hysteresis may not be sufficiently fast. . In such a case, the circuit configuration is modified as shown in FIGS. 7, 8, and 9, respectively.
【００２３】図７に示す回路では、図１におけるトラン
ジスタＱ7 及び定電流源１４を除去して回路のゲインを
下げている。この場合、トランジスタＱ7 による信号の
反転が無いため、トランジスタＱ6 のコレクタに対して
信号が反転しているトランジスタＱ7 のコレクタを抵抗
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端に接続している。In the circuit shown in FIG. 7, the transistor Q 7 and the constant current source 14 in FIG. 1 are eliminated to lower the gain of the circuit. In this case, since the inverted signal by the transistor Q 7 is not, by connecting the collector of the transistor Q 7 to signal to the collector of the transistor Q 6 is inverted to the resistor R 4, R 5, R 11 each on one end I have.
【００２４】図８に示す回路ではトランジスタＱ5 ，Ｑ
6 をカレントミラー構成にするのではなく、トランジス
タＱ6 ，Ｑ7 でカレントミラー回路を構成する。これに
よってトランジスタＱ7 のコレクタ電流をトランジスタ
Ｑ6 のコレクタ電流と同一とし、図１のようにトランジ
スタＱ7 による増幅を行わないでゲインを下げている。In the circuit shown in FIG. 8, transistors Q 5 and Q
6 instead of the current mirror arrangement and a current mirror circuit with transistors Q 6, Q 7. This is the same as the collector current of the transistor Q 6 the collector current of the transistor Q 7, are lowered gain without performing amplification by transistor Q 7 as shown in FIG.
【００２５】図９に示す回路では図８に示す回路と同様
にトランジスタＱ6 ，Ｑ7 でカレントミラー回路を構成
し、更にトランジスタＱ7 とエミッタ及びコレクタ夫々
を共通接続したＮＰＮ形トランジスタＱ16を設け、トラ
ンジスタＱ16のベース・コレクタ間に抵抗Ｒ16を接続し
てトランジスタＱ7 のコレクタ電流を図８の回路に比べ
て低下させ、更にゲインを下げている。[0025] In the circuit shown in FIG. 9 constitute a current mirror circuit with transistors Q 6, Q 7 similarly to the circuit shown in FIG. 8, the NPN type transistor Q 16 is further connected in common people transistor Q 7 and the emitter and collector respectively provided, by connecting a resistor R 16 between the base and the collector of the transistor Q 16 is lower than the collector current of the transistor Q 7 to the circuit of FIG. 8, which further lowers the gain.
【００２６】なお、図８，図９におけるダイオード接続
されたトランジスタＱ5 はトランジスタＱ6 とのバラン
スをとるために存在しているので、このトランジスタＱ
5 は削除しても良い。上記の図７，図８，図９のような
回路構成とすることにより、基準電圧ＶREF0とＶREF1と
の差、及び基準電圧ＶREF1とＶREF2との差夫々を数ｍＶ
から数十ｍＶ以上にすることができ、充分に早くヒステ
リシスがかかるようにすることができる。[0026] Incidentally, FIG. 8, the transistor Q 5 which is diode connected in FIG. 9 is present to balance the transistor Q 6, this transistor Q
5 may be deleted. With the circuit configuration shown in FIGS. 7, 8, and 9, the difference between the reference voltages V REF0 and V REF1 and the difference between the reference voltages V REF1 and V REF2 are each several mV.
To several tens mV or more, and hysteresis can be applied sufficiently quickly.
【００２７】図１０は本発明回路の他の実施例の回路図
を示す。同図中、図１と同一部分には同一符号を付す。
図１０において、端子１０から供給される入力信号ＶＩ
Ｎ＋はＰＮＰ形トランジスタＱ1 のベースに印加され、
トランジスタＱ1 で電圧シフトされてＰＮＰ形トランジ
スタＱ3 のベースに印加される。また、ＰＮＰ形トラン
ジスタＱ2 のベースには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加され、トランジスタＱ2 で電圧シフトされて
ＰＮＰ形トランジスタＱ4 のベースに印加される。トラ
ンジスタＱ3 ，Ｑ4 は比較手段としての差動回路を構成
し、カレントミラー構成のＮＰＮ形トランジスタＱ5 ，
Ｑ6 は上記差動回路のトランジスタＱ3，Ｑ4 の能動負
荷を形成している。トランジスタＱ3 ，Ｑ4 のエミッタ
は共通接続されて定電流源１２に接続されている。トラ
ンジスタＱ5 のコレクタ・エミッタ間には抵抗Ｒ30が接
続され、上記差動回路の対称性つまりバランスを向上さ
せている。これは後述の抵抗Ｒ31，Ｒ32等の追加により
バランスが悪化してオフセットが発生するのを防止する
ためであるが、バランスの悪化の心配がなければ不要で
あり、更にバランスをとるためダイオードや抵抗を組み
合わせて追加しても良い。FIG. 10 is a circuit diagram showing another embodiment of the circuit of the present invention. In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals.
In FIG. 10, an input signal VI supplied from a terminal 10 is shown.
N + is applied to the base of a PNP transistor Q 1,
Is the voltage shift in the transistor Q 1 is applied to the base of a PNP transistor Q 3. The voltage VI as a reference voltage V REF to the base of a PNP transistor Q 2
N- is applied, it is applied to the voltage shift in the transistor Q 2 to the base of a PNP transistor Q 4. The transistors Q 3 and Q 4 constitute a differential circuit as comparison means, and the NPN transistors Q 5 ,
Q 6 forms an active load of transistors Q 3, Q 4 of the differential circuit. The emitters of the transistors Q 3 and Q 4 are commonly connected and connected to a constant current source 12. Between the collector and the emitter of the transistor Q 5 resistor R 30 is connected, thereby improving the symmetry of clogging balance of the differential circuit. This is to prevent the occurrence of an offset due to the deterioration of the balance due to the addition of resistors R 31 and R 32 , which will be described later. However, this is unnecessary if there is no concern about the deterioration of the balance. Or a combination of resistors may be added.
【００２８】トランジスタＱ4 のコレクタには抵抗
Ｒ4 ，Ｒ5 ，Ｒ11夫々の一端が接続されている。抵抗Ｒ
4 ，Ｒ5 ，Ｒ11夫々の他端はＮＰＮ形トランジスタ
Ｑ8 ，Ｑ11，Ｑ14夫々のベースに接続されている。トラ
ンジスタＱ8 はエミッタを接地され、コレクタを定電流
源１６及びＮＰＮ形トランジスタＱ10のベースに接続さ
れており、ベース・エミッタ間には抵抗Ｒ31が接続され
ている。トランジスタＱ11はエミッタを接地され、コレ
クタを抵抗Ｒ33の一端に接続されている。トランジスタ
Ｑ14はエミッタを接地され、コレクタを抵抗Ｒ34の一端
に接続されており、ベース・エミッタ間には抵抗Ｒ32が
接続されている。One end of each of the resistors R 4 , R 5 and R 11 is connected to the collector of the transistor Q 4 . Resistance R
4, R 5, R 11 and the other end of each is connected to the base of an NPN transistor Q 8, Q 11, Q 14 respectively. Transistor Q 8 is grounded emitter is connected to the collector to the base of the constant current source 16 and NPN type transistor Q 10, the base-emitter resistor R 31 is connected. Transistor Q 11 is grounded emitter, is connected to the collector to one end of a resistor R 33. Transistor Q 14 is grounded emitter is connected to the collector to one end of the resistor R 34, the base-emitter resistor R 32 is connected.
【００２９】トランジスタＱ10はエミッタを接地され、
コレクタは抵抗Ｒ6 を介して電源Ｖ CCに接続されると共
に出力端子３６と接続されている。電源ＶCCとアースと
の間には直列接続された抵抗Ｒ1 ，Ｒ2 が接続され、抵
抗Ｒ1 ，Ｒ2 の接続点がトランジスタＱ2 のベースに接
続されている。また、抵抗Ｒ33，Ｒ34夫々の他端が抵抗
Ｒ1 ，Ｒ2 の接続点に接続されている。Transistor QTenIs grounded emitter,
Collector is resistor R6Power through V CCWhen connected to
Is connected to the output terminal 36. Power supply VCCAnd earth
Are connected in series with a resistor R1, RTwoIs connected and
Anti-R1, RTwoConnection point of transistor QTwoContact the base of
Has been continued. The resistance R33, R34The other end of each is a resistor
R1, RTwoConnected to the connection point.
【００３０】ここで、トランジスタＱ8 のオン特性につ
いて考える。トランジスタＱ6 のコレクタの電圧をＶ10
とすると、この電圧Ｖ10は抵抗Ｒ4 ，Ｒ31で分圧されて
トランジスタＱ8 のベースに印加され、次式を満足する
ときトランジスタＱ8 がオンして、出力端子２４はロー
レベルとなる。[0030] In this case, I think about the on-state characteristics of the transistor Q 8. The collector voltage of the transistor Q 6 V 10
When this voltage V 10 is the resistance R 4, is divided by the R 31 minutes is applied to the base of the transistor Q 8, the transistor Q 8 is turned on when satisfying the following equation, the output terminal 24 becomes a low level .
【００３１】[0031]
【数１】 (Equation 1)
【００３２】但し、Ｉ10はオン時のトランジスタＱ8 の
コレクタ電流、Ｉs はトランジスタＱ 8 の逆方向飽和電
流、ＶT は熱電圧ｋＴ／ｑであり、ベース電流は充分に
小さいとする。従って、Where ITenIs the transistor Q when it is on8of
Collector current, IsIs the transistor Q 8Reverse saturation current
Flow, VTIs the thermal voltage kT / q and the base current is
Let it be small. Therefore,
【００３３】[0033]
【数２】 (Equation 2)
【００３４】上記のＶTH10がトランジスタＱ8 の閾値電
圧である。トランジスタＱ14についても電圧Ｖ10が抵抗
Ｒ11，Ｒ32で分圧されてベースに印加され、トランジス
タＱ11についてもベース・エミッタ間が開放（無限大抵
抗）されて電圧Ｖ10が抵抗Ｒ5と無限大抵抗を介してベ
ースに印加されているため、トランジスタＱ8 と同様に
考えることができる。[0034] The above-mentioned V TH10 is a threshold voltage of the transistor Q 8. Voltage V 10 is the resistance R 11 also transistor Q 14, and is divided by the R 32 minutes is applied to the base, even the base-emitter is open for the transistor Q 11 (infinite resistance) is the voltage V 10 and the resistor R 5 because it is applied to the base through the infinite resistance, it is similar to that of the transistor Q 8.
【００３５】このため、トランジスタＱ8 ，Ｑ11，Ｑ14
夫々が同一特性であり、Ｉs ，ＶTが同一としたとき、
Ｒ4 ＝Ｒ5 ＝Ｒ11，Ｒ32＞Ｒ31，Ｉ11≦Ｉ10≦Ｉ12の関
係となるように設定することにより、ＶTH11＜ＶTH10＜
ＶTH12の関係を得ることができる。なお、Ｉ11，Ｉ12は
トランジスタＱ11，Ｑ14夫々のオン時のコレクタ電流、
ＶTH11，ＶTH12はトランジスタＱ11，Ｑ14夫々の閾値電
圧である。For this reason, the transistors Q 8 , Q 11 , Q 14
Each are the same characteristics, when I s, V T is the same,
By setting R 4 = R 5 = R 11 , R 32 > R 31 and I 11 ≦ I 10 ≦ I 12 , V TH11 <V TH10 <
The relationship of V TH12 can be obtained. It should be noted that I 11 and I 12 are the collector currents when the transistors Q 11 and Q 14 are on,
V TH11, V TH12 is a transistor Q 11, Q 14 each threshold voltage of the.
【００３６】図１０の動作について説明するため、その
主要部を図１１（Ａ）に示す。但し、図１１（Ａ）では
トランジスタＱ19のベース・エミッタ間に抵抗Ｒ35を接
続しており、この抵抗Ｒ35の抵抗値を無限大とすると図
１０と同一である。入力信号ＶＩＮ＋がハイレベルから
ローレベルに変化すると、トランジスタＱ6 のコレクタ
の電圧Ｖ10はハイレベルからローレベルに変化する。ト
ランジスタＱ11，Ｑ8，Ｑ14はＶTH11＜ＶTH10＜ＶTH12
の関係にあるため、まず、トランジスタＱ11がオフし、
抵抗Ｒ33が抵抗Ｒ2 及びＲ34との並列接続を遮断される
ために、図１１（Ｂ）に示すように基準電圧は第３の基
準電圧ＶREF2から第２の基準電圧ＶREF1に上昇してヒス
テリシスがかかる。次にトランジスタＱ8 がオフしてト
ランジスタＱ8 のコレクタの電圧Ｖ20は図１１（Ｂ）に
示すようにローレベルからハイレベルに変化する。更に
トランジスタＱ14がオフし、抵抗Ｒ34が抵抗Ｒ2 との並
列接続を遮断されるために、基準電圧は第２の基準電圧
ＶREF1から第１の基準電圧ＶREF0に上昇する。To explain the operation of FIG. 10, the main part is shown in FIG. However, it connects the resistor R 35 between the base and emitter shown in FIG. 11 (A) in the transistor Q 19, the same as FIG. 10 when the resistance value of the resistor R 35 and infinity. When the input signal VIN + is changed from high level to low level, the collector voltage V 10 of the transistor Q 6 is changed from the high level to the low level. Transistor Q 11, Q 8, Q 14 is V TH11 <V TH10 <V TH12
Because of the relationship, first, transistor Q 11 is turned off,
For resistor R 33 is shut off parallel connection of the resistor R 2 and R 34, the reference voltage as shown in FIG. 11 (B) rises from a third reference voltage V REF2 to the second reference voltage V REF1 Hysteresis occurs. Then the voltage V 20 of the collector of the transistor Q 8 transistor Q 8 is turned off is changed to the high level from the low level as shown in FIG. 11 (B). Moreover transistor Q 14 is turned off, to the resistor R 34 is shut off parallel connection of the resistor R 2, the reference voltage rises from the second reference voltage V REF1 to the first reference voltage V REF0.
【００３７】次に入力信号ＶＩＮ＋がローレベルからハ
イレベルに変化すると、トランジスタＱ6 のコレクタの
電圧Ｖ10はローレベルからハイレベルに変化する。トラ
ンジスタＱ11，Ｑ8 ，Ｑ14はＶTH11＜ＶTH10＜ＶTH12の
関係にあるため、まず、トランジスタＱ14がオンし、抵
抗Ｒ34が抵抗Ｒ2 と並列接続されるために、図１１
（Ｂ）に示すように基準電圧は第１の基準電圧ＶREF0か
ら第２の基準電圧ＶREF1に低下してヒステリシスがかか
る。次にトランジスタＱ8 がオンして電圧Ｖ20は図１１
（Ｂ）に示すようにハイレベルからローレベルに変化す
る。更にトランジスタＱ11がオンし、抵抗Ｒ33が抵抗Ｒ
2 及びＲ34と並列接続されるために、基準電圧は第２の
基準電圧ＶREF1から第３の基準電圧ＶREF2に低下する。[0037] Then the input signal VIN + is changes from the low level to the high level, the collector voltage V 10 of the transistor Q 6 is changed from low level to high level. Since transistors Q 11, Q 8, Q 14 are in a relation of V TH11 <V TH10 <V TH12 , first, the transistor Q 14 is turned on, resistor R 34 is connected in parallel with the resistor R 2, FIG. 11
As shown in (B), the reference voltage decreases from the first reference voltage V REF0 to the second reference voltage V REF1 , and hysteresis is applied. Then the voltage V 20 transistor Q 8 is turned on Figure 11
The level changes from the high level to the low level as shown in FIG. Furthermore the transistor Q 11 is turned on, resistor R 33 is the resistance R
2 and R 34 , the reference voltage drops from the second reference voltage V REF1 to the third reference voltage V REF2 .
【００３８】これによって、入力信号ＶＩＮ＋がローレ
ベルからハイレベルに立上るときは電圧Ｖ10が閾値電圧
ＶTH11を越えたとき電圧Ｖ20が反転してローレベルとな
り、入力信号ＶＩＮ＋がハイレベルからローレベルに立
下るときは電圧Ｖ10が閾値電圧ＶTH12未満となったとき
に電圧Ｖ20が反転してハイレベルとなってヒステリシス
特性が得られる。また、入力信号ＶＩＮ＋が立上るとき
も立下るときも、まず基準電圧が切換ってヒステリシス
がかかった後で出力信号が反転するため、入力信号ＶＩ
Ｎ＋が立上るときも立下るときも常に異常出力振動を防
止できる。[0038] Thus, the input signal VIN + goes low voltage V 20 is inverted when the voltage V 10 exceeds the threshold voltage V TH11 when standing rise from a low level to a high level, the input signal VIN + is high hysteresis characteristics can be obtained at a high level and the inverted voltage V 20 when the voltage V 10 becomes smaller than the threshold voltage V TH12 when the low-level falls. Also, when the input signal VIN + rises or falls, the output signal is inverted after the reference voltage is first switched and hysteresis is applied, so that the input signal VI
Abnormal output vibration can be always prevented when N + rises or falls.
【００３９】なお、図１１（Ａ）において、抵抗Ｒ35を
削除しても良いことは前述の通りであるが、プルダウン
抵抗Ｒ31，Ｒ32，Ｒ35夫々は定電流源に置き換えても良
い。図１２は図１０の回路の変形例を示す。図１２にお
いては、トランジスタＱ1，Ｑ2 を削除して差動回路の
入力をＰＮＰ形トランジスタＱ3 ，Ｑ4 夫々１段として
いる。これはもちろん、図１２と同様に２段のＰＮＰ形
トランジスタＱ1 〜Ｑ4 で構成しても良く、更に例えば
ＮＰＮトランジスタを用いた他の形式としても良い。ま
た、トランジスタＱ5 のコレクタをＮＰＮ形トランジス
タＱ17のベースに接続し、トランジスタＱ17のエミッタ
を接地し、コレクタを定電流源３７に接続することによ
り、トランジスタＱ5 のコレクタ出力をトランジスタＱ
17で反転増幅している。このトランジスタＱ17のコレク
タ電圧が電圧Ｖ10として抵抗Ｒ 4 ，Ｒ5 ，Ｒ11に印加さ
れる。In FIG. 11A, the resistance R35To
As mentioned above, you can delete it.
Resistance R31, R32, R35Each can be replaced with a constant current source
No. FIG. 12 shows a modification of the circuit of FIG. FIG.
The transistor Q1, QTwoRemove the differential circuit
Input is PNP transistor QThree, QFourEach as one stage
I have. This is, of course, a two-stage PNP type as in FIG.
Transistor Q1~ QFourMay be configured, and for example,
Other types using NPN transistors may be used. Ma
The transistor QFiveNPN Transistor
TA Q17And the transistor Q17Emitter of
And the collector is connected to the constant current source 37.
Transistor QFiveThe collector output of transistor Q
17Is inverted and amplified. This transistor Q17Collection of
Voltage VTenAs resistance R Four, RFive, R11Applied to
It is.
【００４０】図１３，図１４は本発明回路のＭＯＳトラ
ンジスタを用いた実施例の回路図を示す。図１３におい
て、端子４０から供給される入力信号ＶＩＮ＋はＰチャ
ネルＭＯＳトランジスタＱ21のゲートに印加される。ま
た、ＰチャネルＭＯＳトランジスタＱ22のゲートには基
準電圧ＶREF として電圧ＶＩＮ−が印加される。トラン
ジスタＱ21，Ｑ22は差動回路を構成し、カレントミラー
構成のＮチャネルＭＯＳトランジスタＱ23，Ｑ24は上記
差動回路のトランジスタＱ21，Ｑ22の電流源である。ト
ランジスタＱ21，Ｑ22のソースは共通接続されて定電流
源４２に接続されている。トランジスタＱ22のドレイン
はＮチャネルＭＯＳトランジスタＱ25のゲートに接続さ
れている。トランジスタＱ25はドレインを定電流源４４
及びインバータ４６，４８，５０夫々の入力端子に接続
され、ソースを接地されている。FIGS. 13 and 14 are circuit diagrams of an embodiment using MOS transistors of the circuit of the present invention. 13, an input signal is supplied from the terminal 40 VIN + is applied to the gate of the P-channel MOS transistor Q 21. The voltage VIN- is applied as the reference voltage V REF to the gate of the P-channel MOS transistor Q 22. The transistors Q 21 and Q 22 constitute a differential circuit, and the N-channel MOS transistors Q 23 and Q 24 having a current mirror configuration are current sources for the transistors Q 21 and Q 22 of the differential circuit. The sources of the transistors Q 21 and Q 22 are commonly connected and connected to the constant current source 42. The drain of the transistor Q 22 is connected to the gate of N-channel MOS transistor Q 25. The transistor Q 25 has a drain connected to the constant current source 44.
And the input terminals of the inverters 46, 48 and 50, and the source is grounded.
【００４１】インバータ４６，４８，５０夫々の閾値Ｖ
ＴＨ０，ＶＴＨ１，ＶＴＨ２はＶＴＨ１＜ＶＴＨ０＜Ｖ
ＴＨ２の関係に設定されている。インバータ４６の出力
端子は端子５２に接続され、インバータ４８の出力端子
はＮチャネルＭＯＳトランジスタＱ26のゲートに接続さ
れ、インバータ５０の出力端子はＰチャネルＭＯＳトラ
ンジスタＱ27のゲートに接続されている。トランジスタ
Ｑ26のソースは接地され、ドレインはトランジスタＱ27
のドレイン及び抵抗Ｒ22の一端に接続されている。トラ
ンジスタＱ27のソースは電源ＶCCに接続されている。電
源ＶCCとアースとの間には直列接続された抵抗Ｒ20，Ｒ
21が接続され、Ｒ20，Ｒ21の接続点は抵抗Ｒ22の他端に
接続されると共にトランジスタＱ22のゲートに接続され
ている。The threshold value V of each of the inverters 46, 48 and 50
TH0, VTH1, and VTH2 are VTH1 <VTH0 <V
TH2 is set. An output terminal of the inverter 46 is connected to the terminal 52, the output terminal of the inverter 48 is connected to the gate of N-channel MOS transistor Q 26, the output terminal of the inverter 50 is connected to the gate of the P-channel MOS transistor Q 27. The source of the transistor Q 26 is grounded, and the drain transistor Q 27
It is connected to the drain and one end of resistor R 22. The source of the transistor Q 27 is connected to the power supply V CC. Resistor R 20 connected in series between the power supply V CC and ground, R
21 is connected, and the connection point of R 20 and R 21 is connected to the other end of the resistor R 22 and to the gate of the transistor Q 22 .
【００４２】ここで入力信号ＶＩＮ＋がローレベルから
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに低下すると、まず
インバータ５０の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ27がオンからオフと
なり、抵抗Ｒ20と並列に接続されていた抵抗Ｒ23が遮断
され基準電圧ＶREF は低下してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがローレベルからハ
イレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ４８の出力がローレベルからハイレベルに
反転してトランジスタＱ26がオフからオンして基準電圧
ＶREF は更に低下する。[0042] Here, if the input signal VIN + voltage V 1 of the drain of the transistor Q 25 changes from the low level to the high level drops from the high level to the low level, first the output of the inverter 50 is inverted from the low level to the high level I do. Thus the transistor Q 27 is turned off from on, the reference voltage V REF resistor R 23 which is connected to the resistor R 20 in parallel is blocked hysteresis according to decreases.
Next, the output VOUT of the inverter 46 is inverted from the low level to the high level. At this time, since the hysteresis has already been applied, abnormal output vibration does not occur. Finally reference voltage V REF transistor Q 26 output of the inverter 48 is inverted from the low level to the high level is turned on from off is further reduced.
【００４３】次に入力信号ＶＩＮ＋がハイレベルからロ
ーレベルに変化してトランジスタＱ 25のドレインの電圧
Ｖ1 がローレベルからハイレベルに上昇すると、まずイ
ンバータ４８の出力がハイレベルからローレベルに反転
する。これによりトランジスタＱ26がオンからオフとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ４６の出力ＶＯＵＴがハイレベルからロ
ーレベルに反転する。このときは既にヒステリシスがか
かっているので異常出力振動が生じることはない。最後
にインバータ５０の出力がハイレベルからローレベルに
反転してトランジスタＱ27がオフからオンして基準電圧
ＶREF は更に上昇する。Next, the input signal VIN + changes from high level to low level.
-Level changes to transistor Q twenty fiveDrain voltage
V1Rises from low level to high level,
The output of the inverter 48 is inverted from high level to low level
I do. Thereby, the transistor Q26From on to off
The reference voltage VREFRises with hysteresis.
Next, the output VOUT of the inverter 46 changes from high level to low level.
-Level. At this time, the hysteresis has already
Therefore, no abnormal output vibration occurs. last
The output of the inverter 50 changes from high level to low level
Invert transistor Q27The reference voltage
VREFRises further.
【００４４】図１４において、端子４０から供給される
入力信号ＶＩＮ＋はＰチャネルＭＯＳトランジスタＱ21
のゲートに印加される。また、ＰチャネルＭＯＳトラン
ジスタＱ22のゲートには基準電圧ＶREF として電圧ＶＩ
Ｎ−が印加される。トランジスタＱ21，Ｑ22は差動回路
を構成し、カレントミラー構成のＮチャネルＭＯＳトラ
ンジスタＱ23，Ｑ24は上記差動回路のトランジスタ
Ｑ21，Ｑ22の能動負荷を形成している。トランジスタＱ
21，Ｑ22のソースは共通接続されて定電流源４２に接続
されている。トランジスタＱ22のドレインはＰチャネル
ＭＯＳトランジスタＱ25のゲートに接続されている。ト
ランジスタＱ25はドレインを定電流源４４及びインバー
タ５４の入力端子に接続され、ソースを接地されてい
る。In FIG. 14, an input signal VIN + supplied from a terminal 40 is a P-channel MOS transistor Q 21.
Is applied to the gates. The voltage VI as a reference voltage V REF to the gate of the P-channel MOS transistor Q 22
N- is applied. Transistors Q 21, Q 22 constitute a differential circuit, N-channel MOS transistors Q 23, Q 24 of the current mirror arrangement forms an active load of transistors Q 21, Q 22 of the differential circuit. Transistor Q
The sources of 21 and Q 22 are commonly connected and connected to a constant current source 42. The drain of the transistor Q 22 is connected to the gate of the P-channel MOS transistor Q 25. Transistor Q 25 is connected to drain to an input terminal of the constant current source 44 and the inverter 54 is grounded source.
【００４５】インバータ５４の出力端子はＮチャネルＭ
ＯＳトランジスタＱ26のゲート及びＰチャネルＭＯＳト
ランジスタＱ27のゲートに接続されている。トランジス
タＱ 26のソースは接地され、ドレインは直列接続された
抵抗Ｒ24，Ｒ23を介してトランジスタＱ27のドレインに
接続されている。トランジスタＱ27のソースは電源Ｖ CC
に接続されている。電源ＶCCとアースとの間には直列接
続された抵抗Ｒ20，Ｒ 21が接続され、Ｒ20，Ｒ21の接続
点は抵抗Ｒ23，Ｒ24の接続点に接続されると共にトラン
ジスタＱ22のゲートに接続されている。更にインバータ
５４の出力端子はインバータ５６，５８を介して出力端
子６０に接続されている。The output terminal of the inverter 54 is an N-channel M
OS transistor Q26Gate and P-channel MOS transistor
Transistor Q27Connected to the gate. Transis
TA Q 26Source is grounded and drain is connected in series
Resistance Rtwenty four, Rtwenty threeThrough the transistor Q27On the drain of
It is connected. Transistor Q27Source is power supply V CC
It is connected to the. Power supply VCCIs connected in series between
Continued resistance R20, R twenty oneAre connected, and R20, Rtwenty oneConnection
The point is the resistance Rtwenty three, Rtwenty fourConnected to
Jista Qtwenty twoConnected to the gate. Further inverter
An output terminal 54 is an output terminal via inverters 56 and 58.
Child 60.
【００４６】ところで、インバータ５６の閾値ＶＴＨ０
はＮチャネルＭＯＳトランジスタＱ 26の閾値ＶＴＨＮ，
ＰチャネルＭＯＳトランジスタＱ27の閾値ＶＴＨＰに対
して次の関係に設定されている。 ＶＴＨＮ＜ＶＴＨ０＜Ｖｃｃ−ＶＴＨＰ なお、インバータ５６をＣＭＯＳ回路で構成すると通常
上記の関係となる。Incidentally, the threshold value VTH0 of the inverter 56
Is an N-channel MOS transistor Q 26Threshold VTHN,
P channel MOS transistor Q27Of the threshold VTHP
Then the following relationship is set. VTHN <VTH0 <Vcc-VTHP Normally, when the inverter 56 is formed of a CMOS circuit,
The above relationship is obtained.
【００４７】ここで入力信号ＶＩＮ＋がローレベルから
ハイレベルに変化してトランジスタＱ25のドレインの電
圧Ｖ1 がハイレベルからローレベルに上昇すると、まず
インバータ５４の出力がローレベルからハイレベルに反
転する。これによりトランジスタＱ26がオフからオンと
なり、抵抗Ｒ24が抵抗Ｒ21と並列に接続され基準電圧Ｖ
REF は低下してヒステリシスがかかる。次にインバータ
５６の出力がハイレベルからローレベルに反転してイン
バータ５８の出力ＶＯＵＴがローレベルからハイレベル
に反転する。このときは既にヒステリシスがかかってい
るので異常出力振動が生じることはない。最後にトラン
ジスタＱ27がオンからオフして基準電圧ＶREF は更に低
下する。[0047] Now the input signal VIN + voltage V 1 of the drain of the transistor Q 25 changes from the low level to the high level rises from the high level to the low level, first the output of the inverter 54 is inverted from the low level to the high level I do. Thus the transistor Q 26 is turned on from off, the resistor R 24 is connected in parallel with the resistor R 21 reference voltage V
REF decreases and hysteresis is applied. Next, the output of the inverter 56 is inverted from the high level to the low level, and the output VOUT of the inverter 58 is inverted from the low level to the high level. At this time, since the hysteresis has already been applied, abnormal output vibration does not occur. Finally, the transistor Q 27 is turned off from on, and the reference voltage V REF is further reduced.
【００４８】次に入力信号ＶＩＮ＋がハイレベルからロ
ーレベルに変化してトランジスタＱ 25のソースの電圧Ｖ
1 がローレベルからハイレベルに上昇すると、まずイン
バータ５４の出力がハイレベルからローレベルに反転す
る。これによりトランジスタＱ27がオフからオンとな
り、基準電圧ＶREF は上昇してヒステリシスがかかる。
次にインバータ５６の出力がローレベルからハイレベル
に反転してインバータ５８の出力ＶＯＵＴがハイレベル
からローレベルに反転する。このときは既にヒステリシ
スがかかっているので異常出力振動が生じることはな
い。最後にトランジスタＱ26がオンからオフして基準電
圧ＶREF は更に上昇する。Next, the input signal VIN + changes from high level to low level.
-Level changes to transistor Q twenty fiveSource voltage V
1Rises from low level to high level,
The output of the inverter 54 is inverted from high level to low level.
You. Thereby, the transistor Q27From off to on
The reference voltage VREFRises with hysteresis.
Next, the output of the inverter 56 is changed from the low level to the high level.
And the output VOUT of the inverter 58 is at a high level.
From low to low level. At this time the hysteresis has already
Abnormal output vibration does not occur.
No. Finally, the transistor Q26From off to on
Pressure VREFRises further.
【００４９】[0049]
【発明の効果】上述の如く、請求項１に記載の発明は、
入力信号を基準電圧と比較して、その比較結果を出力す
る比較手段と、上記入力信号が上昇して第１の基準電圧
となったとき上記比較結果が反転する前に上記比較手段
に供給する基準電圧を上記第１の基準電圧より低い第２
の基準電圧に切換え、上記比較結果が反転した後で上記
基準電圧を上記第２の基準電圧より低い第３の基準電圧
に切換え、かつ上記入力信号が低下して上記第３の基準
電圧となったとき上記比較結果が反転する前に上記基準
電圧を上記第２の電圧に切換え、上記比較結果が反転し
た後で上記基準電圧を第１の基準電圧に切換える基準電
圧切換手段とを有する。As described above, the first aspect of the present invention provides
Comparing means for comparing the input signal with a reference voltage and outputting the comparison result; and supplying the comparison result to the comparison means before the comparison result is inverted when the input signal rises to the first reference voltage. A second reference voltage lower than the first reference voltage;
After the comparison result is inverted, the reference voltage is switched to a third reference voltage lower than the second reference voltage, and the input signal is reduced to become the third reference voltage. And a reference voltage switching means for switching the reference voltage to the second voltage before the comparison result is inverted, and for switching the reference voltage to the first reference voltage after the comparison result is inverted.
【００５０】このように入力信号が上昇するときは比較
結果が反転する前に比較に用いる基準電圧を第１の基準
電圧から第２の基準電圧に切換え、入力信号が低下する
ときは比較結果が反転する前に比較に用いる基準電圧を
第３の基準電圧から第２の基準電圧に切換えることによ
り、入力信号が基準電圧となって比較結果が反転するよ
りも前にヒステリシスをかけることができ、これによっ
て異常出力振動の発生を防止できる。As described above, when the input signal increases, the reference voltage used for comparison is switched from the first reference voltage to the second reference voltage before the comparison result is inverted, and when the input signal decreases, the comparison result changes. By switching the reference voltage used for comparison from the third reference voltage to the second reference voltage before inversion, hysteresis can be applied before the input signal becomes the reference voltage and the comparison result is inverted, This can prevent occurrence of abnormal output vibration.
【図１】本発明の回路図である。FIG. 1 is a circuit diagram of the present invention.
【図２】本発明の特性図である。FIG. 2 is a characteristic diagram of the present invention.
【図３】本発明の特性図である。FIG. 3 is a characteristic diagram of the present invention.
【図４】図１の回路の一部変形例の回路図である。FIG. 4 is a circuit diagram of a partially modified example of the circuit of FIG. 1;
【図５】図１の回路の一部変形例の回路図である。FIG. 5 is a circuit diagram of a partially modified example of the circuit of FIG. 1;
【図６】図１の回路の一部変形例の回路図である。FIG. 6 is a circuit diagram of a partially modified example of the circuit of FIG. 1;
【図７】本発明の回路図である。FIG. 7 is a circuit diagram of the present invention.
【図８】本発明の回路図である。FIG. 8 is a circuit diagram of the present invention.
【図９】本発明の回路図である。FIG. 9 is a circuit diagram of the present invention.
【図１０】本発明の回路図である。FIG. 10 is a circuit diagram of the present invention.
【図１１】本発明の要部の回路図及び特性図である。FIG. 11 is a circuit diagram and a characteristic diagram of a main part of the present invention.
【図１２】本発明の回路図である。FIG. 12 is a circuit diagram of the present invention.
【図１３】本発明の回路図である。FIG. 13 is a circuit diagram of the present invention.
【図１４】本発明の回路図である。FIG. 14 is a circuit diagram of the present invention.
【図１５】従来回路の回路図である。FIG. 15 is a circuit diagram of a conventional circuit.
【図１６】図１５の回路の特性図である。FIG. 16 is a characteristic diagram of the circuit of FIG.
Ｑ1 〜Ｑ16 トランジスタ Ｑ21〜Ｑ27 ＭＯＳトランジスタ Ｒ1 〜Ｒ24 抵抗 １２〜２２，４２，４４ 定電流源 ４６，４８，５０，５４ インバータQ 1 to Q 16 transistors Q 21 to Q 27 MOS transistors R 1 to R 24 Resistances 12 to 22, 42, 44 Constant current sources 46, 48, 50, 54 Inverters
Claims (1)
較結果を出力する比較手段と、 上記入力信号が上昇して第１の基準電圧となったとき上
記比較結果が反転する前に上記比較手段に供給する基準
電圧を上記第１の基準電圧より低い第２の基準電圧に切
換え、上記比較結果が反転した後で上記基準電圧を上記
第２の基準電圧より低い第３の基準電圧に切換え、かつ
上記入力信号が低下して上記第３の基準電圧となったと
き上記比較結果が反転する前に上記基準電圧を上記第２
の電圧に切換え、上記比較結果が反転した後で上記基準
電圧を第１の基準電圧に切換える基準電圧切換手段とを
有することを特徴とするヒステリシスコンパレータ。1. A comparing means for comparing an input signal with a reference voltage and outputting the comparison result, wherein the input signal rises to a first reference voltage before the comparison result is inverted before the comparison result is inverted. The reference voltage supplied to the comparing means is switched to a second reference voltage lower than the first reference voltage, and after the comparison result is inverted, the reference voltage is changed to a third reference voltage lower than the second reference voltage. Switching, and when the input signal decreases to the third reference voltage, the reference voltage is changed to the second reference voltage before the comparison result is inverted.
And a reference voltage switching means for switching the reference voltage to a first reference voltage after the comparison result is inverted.
Priority Applications (1)
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|---|---|---|---|
| JP23318696A JP3183187B2 (en) | 1996-09-03 | 1996-09-03 | Hysteresis comparator |
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| Application Number | Priority Date | Filing Date | Title |
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| JPH1079652A true JPH1079652A (en) | 1998-03-24 |
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|---|---|---|---|
| JP23318696A Expired - Fee Related JP3183187B2 (en) | 1996-09-03 | 1996-09-03 | Hysteresis comparator |
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| Country | Link |
|---|---|
| JP (1) | JP3183187B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| JP2006279765A (en) * | 2005-03-30 | 2006-10-12 | Toshiba Microelectronics Corp | Hysteresis comparator |
| KR100735495B1 (en) * | 2005-08-02 | 2007-07-04 | 삼성전기주식회사 | Voltage comparator having hysteresis characteristics |
| US7417471B2 (en) | 2005-08-02 | 2008-08-26 | Samsung Electro-Mechanics Co., Ltd. | Voltage comparator having hysteresis characteristics |
| JP2012049750A (en) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | Hysteresis comparator |
-
1996
- 1996-09-03 JP JP23318696A patent/JP3183187B2/en not_active Expired - Fee Related
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| US7417471B2 (en) | 2005-08-02 | 2008-08-26 | Samsung Electro-Mechanics Co., Ltd. | Voltage comparator having hysteresis characteristics |
| JP2012049750A (en) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | Hysteresis comparator |
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|---|---|
| JP3183187B2 (en) | 2001-07-03 |
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