JPH1079631A

JPH1079631A - チャージポンプ回路

Info

Publication number: JPH1079631A
Application number: JP23159496A
Authority: JP
Inventors: Akihiko Ishikawa; 明彦石川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-09-02
Filing date: 1996-09-02
Publication date: 1998-03-24

Abstract

(57)【要約】【課題】本発明はチャージポンプ回路に関し、ＡＧＣ
の引き込み時間を確実に短くすることができるチャージ
ポンプ回路を提供することを目的としている。【解決手段】入力を受けるアンプと、該アンプで駆動
される電圧制御素子と、該電圧制御素子に接続される定
電流源と、前記電圧制御素子とグランド間に接続される
電圧ホールド用コンデンサとにより構成されるチャージ
ポンプ回路において、前記電圧ホールド用コンデンサ
に、引き込み時間を制御するための充放電の制御を行な
う制御手段を具備して構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はチャージポンプ回路
に関し、更に詳しくはＡＧＣ（自動ゲイン制御）部に用
いられるチャージポンプ回路に関する。

【０００２】現在、コンピュータで使用されている磁気
記録装置は、ユーザのニーズに応え、より小型化され、
高速アクセスの可能なリード／ライト方式が盛んに用い
られている。中でも、リード系のＡＧＣ部では、高密度
化の要求により、より速い引き込み時間を実現するため
の回路が必要となってきている。

【０００３】

【従来の技術】従来より磁気記録系に用いられているＡ
ＧＣは、波形保持（ホールド動作）等を行なうために、
チャージポンプ回路を使用したＡＧＣ回路が盛んに用い
られている。図８はＡＧＣ回路の概念図である。図にお
いて、１はゲインコントロールアンプ（ＧＣＡ）で、該
アンプ１は電圧制御信号ＶＣＮＴによりそのゲインがコ
ントロールされる。ＧＣＡＩ端子とＸＧＣＡＩ端子から
入力される信号は、該アンプ１により、増幅された後、
ＧＣＡＯ端子とＸＧＣＡＯ端子から出力として取り出さ
れる。

【０００４】２は該ゲインコントロールアンプ１に制御
信号ＶＣＮＴを与える制御電圧発生器である。該制御電
圧発生器２は、出力信号を受けてその出力が一定になる
ような制御信号ＶＣＮＴをアンプ１に与える。ＣＰは、
制御電圧発生器２の出力を保持する電圧ホールド用コン
デンサである。前記したチャージポンプ回路は、制御電
圧発生器２に用いられるものである。

【０００５】図９は従来のチャージポンプ回路の構成例
を示す図である。図において、１１はＶｉｎ端子とＸＶ
ｉｎ端子から入力される交流信号を整流する全波整流回
路である。該全波整流回路１０には直流基準値ＶＰＫが
与えられている。１１は該全波整流回路１０の出力をそ
の一方の入力に、フィードバック信号を他方の入力に受
けるアンプ、Ｑ１は該アンプ１１により駆動される電圧
制御素子としてのＦＥＴである。１２はＦＥＴＱ１の他
方と接続される第１の定電流源である。該ＦＥＴＱ１の
一端は、電源Ｖに接続され、他端は該定電流源１２に接
続されている。ＦＥＴＱ１と定電流源１２の接続点から
前記アンプ１１のフィードバック信号が取り出されてい
る。定電流源１２の他端はグランド（ＧＮＤ）に接続さ
れている。

【０００６】ＣＰは、前述した電圧ホールド用コンデン
サであり、ＦＥＴＱ１と定電流源１２との接続点に接続
されている。該コンデンサＣＰの他端はグランドに接地
されている。１３は第２の定電流源、ＳＷ１は該定電流
源１３と接続されるスイッチである。定電流源１３の他
端は電圧Ｖと接続されている。前記スイッチＳＷ１の他
端は、コンデンサＣＰと接続されている。該スイッチＳ
Ｗ１は制御信号によりオン／オフ制御される。そして、
電圧ホールド用コンデンサＣＰから出力電圧ＶＰが取り
出されるようになっている。このように構成された回路
の動作を説明すると、以下の通りである。

【０００７】図１０はＡＧＣの引き込み時間特性を示す
図、図１１はＡＧＣの引き込み動作の説明図である。図
１１において、（ａ）は引き込み時、（ｂ）は平衡時の
各部の波形を示している。これら図において、ａはアン
プ１１の入力信号、ｂはアンプ１１の出力信号、ｃは電
圧ホールド用コンデンサＣＰのホールド電圧ＶＰを示し
ている。図１０において、横軸は時間（ｔ）、縦軸は電
圧ホールド用コンデンサＣＰにかかる電圧ＶＰである。

【０００８】今、全波整流回路１０の入力Ｖｉｎ＞ＶＰ
Ｋの時、ＦＥＴＱ１に流れる電流をＩｃ、定電流源１２
に流れる電流をＩｄとすると、Ｉｃ−Ｉｄの充電電流が
コンデンサＣＰに充電される。この結果、ＶＰの電位は
上昇する（Ｖ＋）。また、Ｖｉｎ＜ＶＰＫの時は、ＦＥ
ＴＱ１はカットオフし、放電電流Ｉｄのみが流れ、コン
デンサＣＰの電荷が放電される。従って、この時のＶＰ
の電位は下降する（Ｖ−）。充電時の電圧ＶＰ＋と放電
時のＶＰ−は、それぞれ下の式に示すようなものとな
る。

【０００９】ＶＰ＋＝（Ｉｃ−Ｉｄ）・Ｔ１／ＣＰ（１）ＶＰ−＝Ｉｄ・Ｔ２／ＣＰ（２） ΔＴＰ＝Ｔ１＋Ｔ２（３）ここで、ΔＴＰは、図１１の（ａ）に示すように充電期
間Ｔ１と放電期間Ｔ２を合わせたもので、１周期を示
す。

【００１０】図１１において、（ａ）の不平衡状態で
は、入力信号ａ（全波整流回路１０の出力）が基準電圧
ＶＰＫより大きい期間があり、この期間Ｔ１ではアンプ
１１の出力ｂは図に示すように前記領域に対応してパル
ス状となる。このアンプ１１の出力ｂによりＦＥＴＱ１
はオンとなり、Ｉｃ−Ｉｄの差分だけ電圧ホールド用コ
ンデンサＣＰを充電する。図１１の（ａ）のＶＰ＋がこ
の期間Ｔ１に上昇した電圧となる。期間Ｔ１を過ぎると
期間Ｔ２となり、ＦＥＴＱ１はカットオフされ、今度は
放電モードとなる。つまり、電圧ホールド用コンデンサ
ＣＰに蓄積されていた電荷が定電流源１２から流れ出
し、電圧ＶＰは、下降していく。図１１の（ａ）のＶＰ
−がこの期間Ｔ２で下降した電圧となる。

【００１１】期間Ｔ２が過ぎると、再び次の期間Ｔ１の
充電モードとなり、その間電圧ホールド用コンデンサＣ
Ｐの電荷はＶＰ＋だけ上昇する。その後の、期間Ｔ２の
放電モードでは、電圧がＶＰ−だけ下降する。このよう
な動作を繰り返しながら、電圧ホールド用コンデンサＣ
Ｐのホールドする電圧ＶＰは漸次上昇していく。

【００１２】次に、電圧ＶＰが上昇していくと、（ｂ）
に示すように信号ａが基準電圧ＶＰＫよりも大きい期間
が少なくなってくる。従って、アンプ１１の出力パルス
も（ｂ）に示すように極めて幅の狭いものとなり、この
期間Ｔ１の充電による電圧上昇値ＶＰ＋も小さくなる。
一方、期間Ｔ２になると、電圧ホールド用コンデンサＣ
Ｐの電圧は下降していく。そして、期間Ｔ１に切り替わ
った時の電圧ホールド用コンデンサＣＰの電圧値は、１
周期前のホールド電圧とほぼ等しくなる。つまり、何周
期充放電を繰り返しても、電圧ホールド用コンデンサＣ
Ｐのホールド電圧ＶＰは不変とななる。つまり、この
（ｂ）の状態は平衡モードとなる。この平衡モードで
は、（ａ）に示す周期間の不平衡モードでの電圧の上昇
分ΔＶＰが０になる。図１０のΔＴが引き込み領域（引
き込み時間）であり、ＶＰが一定の領域は平衡領域とな
る。

【００１３】ここで、このチャージポンプ回路の非動作
時→動作時の引き込み時間について考えてみる。先ず、
図９に示す回路で、チャージポンプが非動作の時（Ｖｉ
ｎが未入力時）、電圧ホールド用コンデンサＣＰのホー
ルドする電圧ＶＰは殆どグランド電位にある。次に、チ
ャージポンプが動作し始めると、ＶＰ＋の増加分ΔＶＰ
＋と、ＶＰ−の減少分ΔＶＰ−が等しくなる。つまり、
ΔＶＰ＋＝ΔＶＰ−となり、ループが平衡状態になる。
このように、ＶＰ＝グランド電位が、ΔＶＰ＋＝ΔＶＰ
−になるまでの時間がＡＧＣの引き込み時間となる。

【００１４】図１０は、このチャージポンプの引き込み
特性を表している。この時の引き込み時間ΔＴを式で表
わすと以下のようになる。先ず、図１０，図１１より ΔＶＰ＝（ＶＰ＋）−（ＶＰ−）（４）となる。この時のΔＶ，ΔＴの変化に対しての電流をｉ
として、 ΔＶ＝ｉ・ΔＴ／ＣＰ（５） ΔＶ＝（ΔＴ／ΔＴＰ）・ΔＶＰ（６）（６）式を（５）式に代入して（１）〜（３）式より電
流ｉを求めると、

【００１５】

【数１】

【００１６】となり、通常の引き込み時間ΔＴは、

【００１７】

【数２】

【００１８】となる。これにより、従来の引き込み時間
短縮の工夫を式で示すと、

【００１９】

【数３】

【００２０】となる。（９）式のＩｃｆは、スイッチＳ
Ｗ１を介して定電流源１３から電圧ホールド用コンデン
サＣＰに注入される充電電流である。つまり、従来の回
路は、引き込み時に充電電流Ｉｃに引き込み時にだけ大
電流Ｉｃｆを流し込むことにより、引き込み時間の短縮
を図っている。なお、この引き込み時間短縮のための大
電流は、外部のハードディスクコントローラ（図示せ
ず）からの制御信号により制御され、適度な時間を設定
可能なようになっている。

【００２１】

【発明が解決しようとする課題】しかしながら、前述し
たように、大電流（Ｉｃｆ）の加算時間を一定とした
時、素子ばらつき等により過剰充電という現象が起こ
り、かえって引き込み時間が長くなるという現象が発生
する。図１２は従来回路の引き込み時間特性例を示す図
である。横軸は時間（ｔ）、縦軸は電圧ホールド用コン
デンサＣＰのホールド電圧ＶＰである。ｆ１は通常の引
き込み特性、ｆ２は通常の高速引き込み、ｆ３はばらつ
きによる過剰電流が流れた時の特性を示す。通常は、大
電流Ｉｃｆを流すことにより、ｆ２に示すような特性と
なるが、ばらつきによりｆ３に示すような特性を示すこ
とがある。このようなオーバシュートのために、引き込
み時間はかえって長くなってしまう。

【００２２】次に、その素子のばらつきによる過剰充電
について説明する。特にＣＭＯＳ素子は、製造ばらつ
き，及び特に温度変動により３０〜４０％の電流ばらつ
きを持つ。そして、この場合、図９より制御信号をオン
して大電流Ｉｃｆにより高速引き込みを行なうと、制御
信号のオン時間はリアルタイムには変化しないので、温
度変動，電源変動等で生じるＣＭＯＳ素子の電流ばらつ
きを吸収することができない。この時のＣＭＯＳ素子の
電流ばらつきを過剰電流としている。このばらつきによ
る過剰電流のために図１２に示すようにオーバシュート
（リンギング）をもち、かえって引き込み時間が長くな
ってしまう。

【００２３】このように、図９に示す回路でチャージポ
ンプ回路を構成すると、引き込み時間は（８）式のよう
になりＣＰとＴ１・Ｉｃ／（Ｔ１＋Ｔ２）−Ｉｄの関係
で、ΔＴを操作することになる。例えば、充電電流Ｉｃ
を大電流にすることにより引き込み時間は速くなるが、
この方法は充電方向のみの大電流であるので、前述した
素子ばらつき等で生じる問題を伴い、かえって引き込み
時間に時間がかかってしまう。

【００２４】本発明はこのような課題に鑑みてなされた
ものであって、ＡＧＣの引き込み時間を確実に短くする
ことができるチャージポンプ回路を提供することを目的
としている。

【００２５】

【課題を解決するための手段】

（１）図１は本発明の原理ブロック図である。図９と同
一のものは、同一の符合を付して示す。図において、１
１は入力を受けるアンプ、Ｑ１は該アンプ１１で駆動さ
れる電圧制御素子、１２は該電圧制御素子Ｑ１に接続さ
れる定電流源、ＣＰは前記電圧制御素子Ｑ１とグランド
間に接続される電圧ホールド用コンデンサＣＰで、これ
ら回路によりチャージポンプ回路を構成している。２０
は前記電圧ホールド用コンデンサＣＰに、引き込み時間
を制御するための充放電の制御を行なう制御手段であ
る。該制御手段２０には制御信号が与えられるようにな
っている。

【００２６】この発明の構成によれば、前記制御手段２
０が電圧ホールド用コンデンサＣＰへの充放電の電流の
切り替えと、電圧ホールド用コンデンサＣＰへ印加する
電圧を制御することにより、電圧ホールド用コンデンサ
ＣＰでホールドされる電圧を制御し、引き込み時間を確
実に短くすることができる。

【００２７】（２）この場合において、前記制御手段２
０は、予め予測される引き込み到達電圧を引き込みのタ
イミングで与えることを特徴としている。この発明の構
成によれば、前記制御手段２０が、予め予測される引き
込み到達電圧を電圧ホールド用コンデンサＣＰに与える
ことにより、ＡＧＣの引き込み時間を確実に短くするこ
とができる。

【００２８】（３）また、前記制御手段２０は、予め前
の引き込み到達電圧をディジタル信号に変換して記憶
し、該記憶されたデータをアナログ信号に変換して引き
込みのタイミングで前記電圧ホールド用コンデンサに与
えることを特徴としている。

【００２９】本発明の構成によれば、前の引き込み到達
電圧をディジタル信号として記憶しておき、引き込み時
にこのデータをアナログ電圧に変換して電圧ホールド用
コンデンサＣＰに与えることにより、ＡＧＣの引き込み
時間を確実に短くすることができる。

【００３０】（４）更に、前記制御手段２０をアナログ
回路のサンプルホールド回路で実現することを特徴とし
ている。この発明の構成によれば、サンプルホールド回
路により、前の引き込み到達電圧をホールドしておき、
引き込み時にこの電圧を電圧ホールド用コンデンサＣＰ
に与えることにより、ＡＧＣの引き込み時間を確実に短
くすることができる。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明の第１の実
施の形態例を示す回路図である。図１，図９と同一のも
のは、同一の符合を付して示す。図において、１３は充
電用電流Ｉｃｆを流す定電流源、ＳＷ１は制御信号によ
りオン／オフ制御されるスイッチ、２１は放電電流Ｉｄ
ｆを流す定電流源、ＳＷ２は制御信号によりオン／オフ
制御されるスイッチである。スイッチＳＷ１の一端は定
電流源１３に接続され、他端は電圧ホールド用コンデン
サＣＰに接続されている。スイッチＳＷ２の一端は定電
流源２１に接続され多他端は電圧ホールド用コンデンサ
ＣＰに接続されている。定電流源１３の他端は電圧Ｖに
接続され、定電流源２１の他端はグランド（ＧＮＤ）に
接続されている。そして、定電流源１３，２１，スイッ
チＳＷ１，ＳＷ２とで本発明の制御手段２０を構成して
いる。ここでは、電圧制御素子Ｑ１としては、Ｐチャネ
ルのＦＥＴが用いられている。このように構成された回
路の動作を説明すれば、以下の通りである。

【００３２】本発明は、引き込み時間を充電電流Ｉｃと
放電電流Ｉｄの増大により高速化するものである。つま
り、充電電流ＩｃをＦＥＴＱ１に流れるものに加えて、
定電流源１３から流すＩｃｆを充電電流とし、放電電流
Ｉｄを、定電流源１２に流れるものに加えて、定電流源
２１から引き込む電流Ｉｄｆを放電電流としている。こ
れら電流源の電流の切り替えを、制御信号により行な
う。

【００３３】本発明による引き込み時間ΔＴは、（９）
式を参照して以下のようになる。

【００３４】

【数４】

【００３５】この時、Ｉｃ＞＞ＩｄＩｃ：Ｉｄ＝Ｉｃｆ：Ｉｄｆ（１１）とする。（１０）式より明らかなように、充電電流はＩ
ｃとＩｃｆの加算となり、放電電流はＩｄとＩｄｆの加
算となり、電流の変化を速めていることが分かる。本発
明では、期間Ｔ１の充電モードでは、スイッチＳＷ１が
オン、スイッチＳＷ２がオフ、期間Ｔ２の放電モードで
は、スイッチＳＷ１がオフ、スイッチＳＷ２がオンとな
る。これにより、充放電時間が速まり、高速動作が可能
となる。

【００３６】例えば、制御信号によるスイッチ制御によ
り（８）式で示す従来モードと、（１１）式に示す本発
明動作とについて比較する。（８）式で示す従来モード
時の場合と比較すると、（１１）式で示すように、充放
電両方ともに従来モードの電流比と同じだけの比率で大
電流を流しているので、温度，電源変動等の素子のばら
つきの方向が同一方向となり、素子ばらつきにより過剰
電流が流れることは妨げられ、過剰電流によるオーバシ
ュートは妨げられる。このように、この実施の形態例に
よれば、前記制御手段２０が電圧ホールド用コンデンサ
ＣＰへの充放電の電流の切り替えを制御することによ
り、電圧ホールド用コンデンサＣＰでホールドされる電
圧を制御し、引き込み時間を確実に短くすることができ
る。

【００３７】図３は本発明の第２の実施の形態例を示す
回路図である。図２と同一のものは、同一の符合を付し
て示す。図において、２２は予測される引き込み到達電
圧ＶＰに近い電圧Ｖｐｆを発生する電圧源、ＳＷ３は該
電圧源２２の発生電圧を電圧ホールド用コンデンサＣＰ
に与えるスイッチで、このスイッチＳＷ３のオン／オフ
は制御信号により制御される。電圧源２２とスイッチＳ
Ｗ３とで制御手段２０を構成している。このように構成
された回路の動作を説明すれば、以下の通りである。

【００３８】引き込みのタイミングに同期して、スイッ
チＳＷ３をオンにする。この結果、コンデンサＣＰへ電
圧Ｖｐｆが印加されることになり、回路はこのＶｐｆを
初期値して引き込み動作を行なう。従って、引き込み到
達電圧ＶＰに速やかに到達するので、引き込み時間が大
幅に短縮され、高速動作が可能になる。

【００３９】図４は第２の実施の形態例の引き込み時間
特性例を示す図である。横軸は時間（ｔ）、縦軸は電圧
ホールド用コンデンサＣＰのホールド電圧ＶＰである。
図のｆ１は従来の引き込み特性、ｆ２は本発明による高
速引き込み特性である。即ち、引き込み領域に入った
ら、スイッチＳＷ３をオンにして電圧ホールド用コンデ
ンサＣＰに与えることにより、ホールド電圧はＶｐｆか
ら到達電圧ＶＰに向かって変化し、速やかに到達電圧Ｖ
Ｐに到達するので、到達電圧ＶＰに至るまでの時間が極
めて高速化されていることが分かる。

【００４０】この実施の形態例によれば、前記制御手段
２０が、予め予測される引き込み到達電圧を電圧ホール
ド用コンデンサＣＰに与えることにより、引き込み時間
を確実に短くすることができる。

【００４１】図５は本発明の第３の実施の形態例を示す
回路図である。図において、２３は電圧ホールド用コン
デンサＣＰのホールド電圧をディジタルデータに変換す
るＡ／Ｄ変換器、２４は該Ａ／Ｄ変換器２３により変換
されたディジタルデータを記憶するメモリ、２４は該メ
モリ２４の出力データをアナログ電圧信号に変換するＤ
／Ａ変換器である。ＳＷ３は、該Ｄ／Ａ変換器２５の出
力を電圧ホールド用コンデンサに与えるスイッチであ
る。これらＡ／Ｄ変換器２３，メモリ２４，Ｄ／Ａ変換
器２５及びスイッチＳＷ３とで制御手段２０を構成して
いる。このように構成された回路の動作を説明すれば、
以下の通りである。

【００４２】この回路は、Ａ／Ｄ変換器２３，メモリ２
４及びＤ／Ａ変換器２５とで、図３に示す予測される引
き込み到達電圧を発生する電圧源２２と同じ働きをす
る。即ち、ホールド用コンデンサＣＰにホールドされて
いる１周期前の電圧ＶＰをＡ／Ｄ変換器２３でディジタ
ルデータに変換し、メモリ２４に記憶させておく。そし
て、今回の周期の引き込みのタイミングでＤ／Ａ変換器
２５でメモリ２４に記憶されているデータをアナログ電
圧に変換し、この電圧をＳＷ３を介して電圧ホールド用
コンデンサＣＰに初期値Ｖｐｆとして与える。これによ
り、回路は予めコンデンサＣＰに与えた電圧から引き込
み動作を開始するから、図３に示す第２の実施の形態例
と同じく、引き込み到達電圧ＶＰに速やかに到達するこ
とができる。そして、この回路の特性も、図４に示す特
性と同じである。

【００４３】この実施の形態例によれば、前の引き込み
到達電圧をディジタル信号として記憶しておき、引き込
み時にこのデータをアナログ電圧に変換して電圧ホール
ド用コンデンサＣＰに与えることにより、引き込み時間
を確実に短くすることができる。

【００４４】図５の実施の形態例では、電圧源をＡ／Ｄ
変換器２３，メモリ２４及びＤ／Ａ変換器２５とで構成
した場合（破線で囲った部分）を示した。代わりに、こ
の破線で囲った部分をアナログのサンプルホールド回路
で実現することができる。サンプルホールド回路は、図
６に示すように、ホールド電圧ＶＰを受けるバッファア
ンプ２６と、該バッファアンプ２６の出力を受けてサン
プリングするサンプリングスイッチＳＷ４と、該サンプ
リングスイッチＳＷ４でサンプルした電圧をホールドす
るホールドコンデンサＣ１より構成されている。引き込
みタイミングに合わせて、制御信号によりスイッチＳＷ
４をオンにして引き込み到達電圧ＶＰをサンプルする。
サンプルされた電圧は、ホールドコンデンサＣ１に保持
される。以上の動作は、図５の破線で囲った部分と同じ
働きである。

【００４５】この実施の形態例によれば、サンプルホー
ルド回路により、前の引き込み到達電圧をホールドして
おき、引き込み時にこの電圧を電圧ホールド用コンデン
サＣＰに与えることにより、引き込み時間を確実に短く
することができる。

【００４６】図７は本発明の具体的構成例を示す回路図
である。図の破線で囲った領域が本発明を特徴づける部
分である。図２と同一のものは、同一の符合を付して示
す。この実施の形態例は、図２の回路を具体的に示した
ものである。図の破線で囲った領域の回路は、例えばＬ
ＳＩで実現することができる。図において、Ｑ１はアン
プ１１の出力を受けるＰチャネルＦＥＴ、Ｑ２は該ＦＥ
ＴＱ１と直列に接続されるＮチャネルＦＥＴ、Ｑ３とＱ
４及びＱ６とＱ７はアナログスイッチを構成するＦＥＴ
である。ＦＥＴＱ１の一端は電圧Ｖに接続され、他端は
ＦＥＴＱ２に接続されている。ＦＥＴＱ２の他端はグラ
ンド（ＧＮＤ）に接地されている。ＦＥＴＱ２のゲート
には定電圧が印加され、該ＦＥＴＱ２をオンにしてい
る。この時のＦＥＴＱ２のオン抵抗により、流れる電流
Ｉｄが決定され、該ＦＥＴＱ２は定電流源１２（図２参
照）を構成している。

【００４７】Ｑ５はその一端が電源Ｖに接続されたＰチ
ャネルＦＥＴ、Ｑ８はその一端が該ＦＥＴＱ５に接続さ
れるＮチャネルＦＥＴである。そして、これらＦＥＴＱ
５とＱ８の接続点が電圧ホールド用コンデンサＣＰに接
続されている。アンプ１１の出力はＦＥＴＱ５，Ｑ８の
接続点に接続されており、電圧ホールド用コンデンサＣ
Ｐに充電電流Ｉｃを流すようになっている。アンプ１１
の出力は、Ｑ３とＱ４で構成されるアナログスイッチ
と、ＦＥＴＱ５のゲートに接続され、ＦＥＴＱ２に与え
られる定電圧は、Ｑ６とＱ７とで構成されるアナログス
イッチと、ＦＥＴＱ８のゲートに接続されている。ＦＥ
ＴＱ５の他端は電圧Ｖに接続され、ＦＥＴＱ８の他端は
グランドに接地されている。

【００４８】２５は制御信号を反転するインバータであ
る。そのままの制御信号は、ＦＥＴＱ４とＱ６のゲート
に印加され、インバータ２５による反転信号は、ＦＥＴ
Ｑ３とＱ７のゲートに印加され、交互にこれらアナログ
スイッチがオン／オフするようになっている。ＦＥＴＱ
５はＦＥＴＱ１の、ＦＥＴＱ８はＦＥＴＱ２のそれぞれ
ミラー回路を構成しており、ＦＥＴＱ１に流れる電流の
Ｋ倍の電流がＦＥＴＱ２に流れ、ＦＥＴＱ２に流れる電
流のＫ倍の電流がＦＥＴＱ８に流れる。即ち、ＦＥＴＱ
５とＱ８は定電流源として動作する。従って、この実施
の形態例によれば、充放電電流両方ともに、図８に示す
通常モードの電流比と同じだけの比率で大電流を流して
いるので、温度，電源変動等の素子のばらつきの方向が
同一方向になり、素子ばらつきにより過剰電流が流れる
ことを防止することができ、過剰電流によるオーバシュ
ートの発生を防ぐことができる。これにより、ＡＧＣの
引き込み時間の短縮を図ることができる。

【００４９】上述の実施の形態例では、電圧制御素子と
してＦＥＴを用いた場合を例にとったが、本発明はこれ
に限るものではなく、同様の機能をもつその他の能動素
子を用いることができる。

【００５０】

【発明の効果】

（１）以上、詳細に説明したように、本発明によれば、
前記制御手段が電圧ホールド用コンデンサへの充放電の
電流の切り替えと、電圧ホールド用コンデンサＣＰへ印
加する電圧を制御することにより、電圧ホールド用コン
デンサでホールドされる電圧を制御し、引き込み時間を
確実に短くすることができる。

【００５１】（２）この場合において、前記制御手段
は、予め予測される引き込み到達電圧を引き込みのタイ
ミングで与えることにより、前記制御手段が、予め予測
される引き込み到達電圧を電圧ホールド用コンデンサに
与えることにより、ＡＧＣの引き込み時間を確実に短く
することができる。

【００５２】（３）また、前記制御手段は、予め前の引
き込み到達電圧をディジタル信号に変換して記憶し、該
記憶されたデータをアナログ信号に変換して引き込みの
タイミングで前記電圧ホールド用コンデンサに与えるこ
とにより、前の引き込み到達電圧をディジタル信号とし
て記憶しておき、引き込み時にこのデータをアナログ電
圧に変換して電圧ホールド用コンデンサに与えることに
より、ＡＧＣの引き込み時間を確実に短くすることがで
きる。

【００５３】（４）更に、前記制御手段２０をアナログ
回路のサンプルホールド回路で実現することをにより、
サンプルホールド回路により、前の引き込み到達電圧を
ホールドしておき、引き込み時にこの電圧を電圧ホール
ド用コンデンサに与えることにより、ＡＧＣの引き込み
時間を確実に短くすることができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１の実施の形態例を示す回路図であ
る。

【図３】本発明の第２の実施の形態例を示す回路図であ
る。

【図４】第２の実施の形態例の引き込み時間特性例を示
す図である。

【図５】本発明の第３の実施の形態例を示す回路図であ
る。

【図６】サンプルホールド回路の構成例を示す図であ
る。

【図７】本発明の具体的構成例を示す回路図である。

【図８】ＡＧＣ回路の概念図である。

【図９】従来回路の構成例を示す図である。

【図１０】ＡＧＣの引き込み時間特性を示す図である。

【図１１】ＡＧＣの引き込み動作の説明図である。

【図１２】従来回路の引き込み時間特性例を示す図であ
る。

【符号の説明】

１１アンプ１２定電流源２０制御手段Ｑ１ＦＥＴＣＰ電圧ホールド用コンデンサ

Claims

【特許請求の範囲】

【請求項１】入力を受けるアンプと、該アンプで駆動
される電圧制御素子と、該電圧制御素子に接続される定
電流源と、前記電圧制御素子とグランド間に接続される
電圧ホールド用コンデンサとにより構成されるチャージ
ポンプ回路において、前記電圧ホールド用コンデンサに、引き込み時間を制御
するための充放電の制御を行なう制御手段を具備するこ
とを特徴とするチャージポンプ回路。
【請求項２】前記制御手段は、予め予測される引き込
み到達電圧を引き込みのタイミングで与えることを特徴
とする請求項１記載のチャージポンプ回路。
【請求項３】前記制御手段は、予め前の引き込み到達
電圧をディジタル信号に変換して記憶し、該記憶された
データをアナログ信号に変換して引き込みのタイミング
で前記電圧ホールド用コンデンサに与えることを特徴と
する請求項２記載のチャージポンプ回路。
【請求項４】前記制御手段をアナログ回路のサンプル
ホールド回路で実現することを特徴とする請求項３記載
のチャージポンプ回路。