JPH1079631A - Charge pump circuit - Google Patents
Charge pump circuitInfo
- Publication number
- JPH1079631A JPH1079631A JP23159496A JP23159496A JPH1079631A JP H1079631 A JPH1079631 A JP H1079631A JP 23159496 A JP23159496 A JP 23159496A JP 23159496 A JP23159496 A JP 23159496A JP H1079631 A JPH1079631 A JP H1079631A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- pull
- holding capacitor
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はチャージポンプ回路
に関し、更に詳しくはＡＧＣ（自動ゲイン制御）部に用
いられるチャージポンプ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump circuit, and more particularly, to a charge pump circuit used in an AGC (automatic gain control) unit.
【０００２】現在、コンピュータで使用されている磁気
記録装置は、ユーザのニーズに応え、より小型化され、
高速アクセスの可能なリード／ライト方式が盛んに用い
られている。中でも、リード系のＡＧＣ部では、高密度
化の要求により、より速い引き込み時間を実現するため
の回路が必要となってきている。[0002] Currently, magnetic recording devices used in computers have been miniaturized to meet the needs of users.
A read / write method capable of high-speed access is widely used. In particular, in the read AGC section, a circuit for realizing a faster pull-in time is required due to a demand for higher density.
【０００３】[0003]
【従来の技術】従来より磁気記録系に用いられているＡ
ＧＣは、波形保持（ホールド動作）等を行なうために、
チャージポンプ回路を使用したＡＧＣ回路が盛んに用い
られている。図８はＡＧＣ回路の概念図である。図にお
いて、１はゲインコントロールアンプ（ＧＣＡ）で、該
アンプ１は電圧制御信号ＶＣＮＴによりそのゲインがコ
ントロールされる。ＧＣＡＩ端子とＸＧＣＡＩ端子から
入力される信号は、該アンプ１により、増幅された後、
ＧＣＡＯ端子とＸＧＣＡＯ端子から出力として取り出さ
れる。2. Description of the Related Art Conventionally, A
The GC is used to hold a waveform (hold operation) and the like.
AGC circuits using a charge pump circuit are widely used. FIG. 8 is a conceptual diagram of the AGC circuit. In the figure, reference numeral 1 denotes a gain control amplifier (GCA), the gain of which is controlled by a voltage control signal VCNT. Signals input from the GCAI terminal and the XGCAI terminal are amplified by the amplifier 1,
It is taken out as an output from the GCAO terminal and the XGCAO terminal.
【０００４】２は該ゲインコントロールアンプ１に制御
信号ＶＣＮＴを与える制御電圧発生器である。該制御電
圧発生器２は、出力信号を受けてその出力が一定になる
ような制御信号ＶＣＮＴをアンプ１に与える。ＣＰは、
制御電圧発生器２の出力を保持する電圧ホールド用コン
デンサである。前記したチャージポンプ回路は、制御電
圧発生器２に用いられるものである。A control voltage generator 2 supplies a control signal VCNT to the gain control amplifier 1. The control voltage generator 2 receives the output signal and supplies a control signal VCNT to the amplifier 1 so that the output becomes constant. CP is
This is a voltage holding capacitor that holds the output of the control voltage generator 2. The charge pump circuit described above is used for the control voltage generator 2.
【０００５】図９は従来のチャージポンプ回路の構成例
を示す図である。図において、１１はＶｉｎ端子とＸＶ
ｉｎ端子から入力される交流信号を整流する全波整流回
路である。該全波整流回路１０には直流基準値ＶＰＫが
与えられている。１１は該全波整流回路１０の出力をそ
の一方の入力に、フィードバック信号を他方の入力に受
けるアンプ、Ｑ１は該アンプ１１により駆動される電圧
制御素子としてのＦＥＴである。１２はＦＥＴＱ１の他
方と接続される第１の定電流源である。該ＦＥＴＱ１の
一端は、電源Ｖに接続され、他端は該定電流源１２に接
続されている。ＦＥＴＱ１と定電流源１２の接続点から
前記アンプ１１のフィードバック信号が取り出されてい
る。定電流源１２の他端はグランド（ＧＮＤ）に接続さ
れている。FIG. 9 is a diagram showing a configuration example of a conventional charge pump circuit. In the figure, 11 is a Vin terminal and XV
This is a full-wave rectifier circuit that rectifies an AC signal input from the in terminal. The full-wave rectifier circuit 10 is provided with a DC reference value VPK. An amplifier 11 receives the output of the full-wave rectifier circuit 10 at one input and a feedback signal at the other input, and Q1 is a FET as a voltage control element driven by the amplifier 11. Reference numeral 12 denotes a first constant current source connected to the other of the FET Q1. One end of the FET Q1 is connected to the power supply V, and the other end is connected to the constant current source 12. A feedback signal of the amplifier 11 is extracted from a connection point between the FET Q1 and the constant current source 12. The other end of the constant current source 12 is connected to ground (GND).
【０００６】ＣＰは、前述した電圧ホールド用コンデン
サであり、ＦＥＴＱ１と定電流源１２との接続点に接続
されている。該コンデンサＣＰの他端はグランドに接地
されている。１３は第２の定電流源、ＳＷ１は該定電流
源１３と接続されるスイッチである。定電流源１３の他
端は電圧Ｖと接続されている。前記スイッチＳＷ１の他
端は、コンデンサＣＰと接続されている。該スイッチＳ
Ｗ１は制御信号によりオン／オフ制御される。そして、
電圧ホールド用コンデンサＣＰから出力電圧ＶＰが取り
出されるようになっている。このように構成された回路
の動作を説明すると、以下の通りである。The voltage holding capacitor CP is connected to a connection point between the FET Q 1 and the constant current source 12. The other end of the capacitor CP is grounded. 13 is a second constant current source, and SW1 is a switch connected to the constant current source 13. The other end of the constant current source 13 is connected to the voltage V. The other end of the switch SW1 is connected to a capacitor CP. The switch S
W1 is on / off controlled by a control signal. And
The output voltage VP is extracted from the voltage holding capacitor CP. The operation of the circuit thus configured will be described as follows.
【０００７】図１０はＡＧＣの引き込み時間特性を示す
図、図１１はＡＧＣの引き込み動作の説明図である。図
１１において、（ａ）は引き込み時、（ｂ）は平衡時の
各部の波形を示している。これら図において、ａはアン
プ１１の入力信号、ｂはアンプ１１の出力信号、ｃは電
圧ホールド用コンデンサＣＰのホールド電圧ＶＰを示し
ている。図１０において、横軸は時間（ｔ）、縦軸は電
圧ホールド用コンデンサＣＰにかかる電圧ＶＰである。FIG. 10 is a diagram showing an AGC pull-in time characteristic, and FIG. 11 is an explanatory diagram of an AGC pull-in operation. In FIG. 11, (a) shows the waveform at the time of pulling in, and (b) shows the waveform of each part at the time of equilibrium. In these figures, a indicates the input signal of the amplifier 11, b indicates the output signal of the amplifier 11, and c indicates the hold voltage VP of the voltage holding capacitor CP. In FIG. 10, the horizontal axis represents time (t), and the vertical axis represents the voltage VP applied to the voltage holding capacitor CP.
【０００８】今、全波整流回路１０の入力Ｖｉｎ＞ＶＰ
Ｋの時、ＦＥＴＱ１に流れる電流をＩｃ、定電流源１２
に流れる電流をＩｄとすると、Ｉｃ−Ｉｄの充電電流が
コンデンサＣＰに充電される。この結果、ＶＰの電位は
上昇する（Ｖ＋）。また、Ｖｉｎ＜ＶＰＫの時は、ＦＥ
ＴＱ１はカットオフし、放電電流Ｉｄのみが流れ、コン
デンサＣＰの電荷が放電される。従って、この時のＶＰ
の電位は下降する（Ｖ−）。充電時の電圧ＶＰ＋と放電
時のＶＰ−は、それぞれ下の式に示すようなものとな
る。Now, input Vin> VP of full-wave rectifier circuit 10
In the case of K, the current flowing through the FET Q1 is Ic, and the constant current source 12
Is a current flowing through the capacitor CP, a charging current of Ic-Id is charged in the capacitor CP. As a result, the potential of VP increases (V +). When Vin <VPK, FE
TQ1 is cut off, only the discharge current Id flows, and the charge of the capacitor CP is discharged. Therefore, the VP at this time
Is lowered (V−). The voltage VP + at the time of charging and VP- at the time of discharging are as shown in the following equations.
【０００９】 ＶＰ＋＝（Ｉｃ−Ｉｄ）・Ｔ１／ＣＰ （１） ＶＰ−＝Ｉｄ・Ｔ２／ＣＰ （２） ΔＴＰ＝Ｔ１＋Ｔ２ （３） ここで、ΔＴＰは、図１１の（ａ）に示すように充電期
間Ｔ１と放電期間Ｔ２を合わせたもので、１周期を示
す。VP + = (Ic−Id) · T1 / CP (1) VP− = Id · T2 / CP (2) ΔTP = T1 + T2 (3) where ΔTP is as shown in FIG. The sum of the charging period T1 and the discharging period T2 indicates one cycle.
【００１０】図１１において、（ａ）の不平衡状態で
は、入力信号ａ（全波整流回路１０の出力）が基準電圧
ＶＰＫより大きい期間があり、この期間Ｔ１ではアンプ
１１の出力ｂは図に示すように前記領域に対応してパル
ス状となる。このアンプ１１の出力ｂによりＦＥＴＱ１
はオンとなり、Ｉｃ−Ｉｄの差分だけ電圧ホールド用コ
ンデンサＣＰを充電する。図１１の（ａ）のＶＰ＋がこ
の期間Ｔ１に上昇した電圧となる。期間Ｔ１を過ぎると
期間Ｔ２となり、ＦＥＴＱ１はカットオフされ、今度は
放電モードとなる。つまり、電圧ホールド用コンデンサ
ＣＰに蓄積されていた電荷が定電流源１２から流れ出
し、電圧ＶＰは、下降していく。図１１の（ａ）のＶＰ
−がこの期間Ｔ２で下降した電圧となる。In FIG. 11, in the unbalanced state (a), there is a period during which the input signal a (the output of the full-wave rectifier circuit 10) is higher than the reference voltage VPK, and during this period T1, the output b of the amplifier 11 is shown in FIG. As shown, a pulse is formed corresponding to the region. The output b of the amplifier 11 causes the FET Q1
Turns on, and charges the voltage holding capacitor CP by the difference of Ic-Id. VP + in FIG. 11A is the voltage that has increased during this period T1. After the period T1, the period becomes the period T2, the FET Q1 is cut off, and the discharge mode is set. That is, the electric charge accumulated in the voltage holding capacitor CP flows out of the constant current source 12, and the voltage VP decreases. VP of FIG.
− Is the voltage dropped in this period T2.
【００１１】期間Ｔ２が過ぎると、再び次の期間Ｔ１の
充電モードとなり、その間電圧ホールド用コンデンサＣ
Ｐの電荷はＶＰ＋だけ上昇する。その後の、期間Ｔ２の
放電モードでは、電圧がＶＰ−だけ下降する。このよう
な動作を繰り返しながら、電圧ホールド用コンデンサＣ
Ｐのホールドする電圧ＶＰは漸次上昇していく。After the period T2 has passed, the charging mode is set again in the next period T1, during which the voltage holding capacitor C
The charge on P rises by VP +. In the subsequent discharge mode in the period T2, the voltage decreases by VP-. While repeating such operations, the voltage holding capacitor C
The voltage VP held by P gradually increases.
【００１２】次に、電圧ＶＰが上昇していくと、（ｂ）
に示すように信号ａが基準電圧ＶＰＫよりも大きい期間
が少なくなってくる。従って、アンプ１１の出力パルス
も（ｂ）に示すように極めて幅の狭いものとなり、この
期間Ｔ１の充電による電圧上昇値ＶＰ＋も小さくなる。
一方、期間Ｔ２になると、電圧ホールド用コンデンサＣ
Ｐの電圧は下降していく。そして、期間Ｔ１に切り替わ
った時の電圧ホールド用コンデンサＣＰの電圧値は、１
周期前のホールド電圧とほぼ等しくなる。つまり、何周
期充放電を繰り返しても、電圧ホールド用コンデンサＣ
Ｐのホールド電圧ＶＰは不変とななる。つまり、この
（ｂ）の状態は平衡モードとなる。この平衡モードで
は、（ａ）に示す周期間の不平衡モードでの電圧の上昇
分ΔＶＰが０になる。図１０のΔＴが引き込み領域（引
き込み時間）であり、ＶＰが一定の領域は平衡領域とな
る。Next, as the voltage VP rises, (b)
As shown in the figure, the period during which the signal a is higher than the reference voltage VPK decreases. Therefore, the output pulse of the amplifier 11 is also extremely narrow as shown in FIG. 3B, and the voltage rise value VP + due to charging during this period T1 is also small.
On the other hand, in the period T2, the voltage holding capacitor C
The voltage of P decreases. When the voltage is switched to the period T1, the voltage value of the voltage holding capacitor CP is 1
It becomes almost equal to the hold voltage before the cycle. That is, no matter how many cycles of charging and discharging, the voltage holding capacitor C
The hold voltage VP of P becomes unchanged. That is, this state (b) is the equilibrium mode. In this balanced mode, the voltage increase ΔVP in the unbalanced mode during the period shown in FIG. ΔT in FIG. 10 is a pull-in region (pull-in time), and a region where VP is constant is an equilibrium region.
【００１３】ここで、このチャージポンプ回路の非動作
時→動作時の引き込み時間について考えてみる。先ず、
図９に示す回路で、チャージポンプが非動作の時（Ｖｉ
ｎが未入力時）、電圧ホールド用コンデンサＣＰのホー
ルドする電圧ＶＰは殆どグランド電位にある。次に、チ
ャージポンプが動作し始めると、ＶＰ＋の増加分ΔＶＰ
＋と、ＶＰ−の減少分ΔＶＰ−が等しくなる。つまり、
ΔＶＰ＋＝ΔＶＰ−となり、ループが平衡状態になる。
このように、ＶＰ＝グランド電位が、ΔＶＰ＋＝ΔＶＰ
−になるまでの時間がＡＧＣの引き込み時間となる。Here, consider the pull-in time from non-operation to operation of the charge pump circuit. First,
In the circuit shown in FIG. 9, when the charge pump is not operating (Vi
When n is not input), the voltage VP held by the voltage holding capacitor CP is almost at the ground potential. Next, when the charge pump starts operating, the increase ΔVP of VP +
+ And the decrease ΔVP− of VP− become equal. That is,
ΔVP + = ΔVP−, and the loop is in an equilibrium state.
As described above, VP = ground potential becomes ΔVP + = ΔVP
The time until-becomes the AGC pull-in time.
【００１４】図１０は、このチャージポンプの引き込み
特性を表している。この時の引き込み時間ΔＴを式で表
わすと以下のようになる。先ず、図１０，図１１より ΔＶＰ＝（ＶＰ＋）−（ＶＰ−） （４） となる。この時のΔＶ，ΔＴの変化に対しての電流をｉ
として、 ΔＶ＝ｉ・ΔＴ／ＣＰ （５） ΔＶ＝（ΔＴ／ΔＴＰ）・ΔＶＰ （６） （６）式を（５）式に代入して（１）〜（３）式より電
流ｉを求めると、FIG. 10 shows the pull-in characteristic of this charge pump. The pull-in time ΔT at this time is expressed by the following equation. First, from FIGS. 10 and 11, ΔVP = (VP +) − (VP−) (4). The current corresponding to the change in ΔV and ΔT at this time is represented by i
ΔV = i · ΔT / CP (5) ΔV = (ΔT / ΔTP) · ΔVP (6) Substituting the equation (6) into the equation (5) to obtain the current i from the equations (1) to (3) When,
【００１５】[0015]
【数１】 (Equation 1)
【００１６】となり、通常の引き込み時間ΔＴは、The normal pull-in time ΔT is
【００１７】[0017]
【数２】 (Equation 2)
【００１８】となる。これにより、従来の引き込み時間
短縮の工夫を式で示すと、## EQU1 ## By this, the formula for the conventional method of shortening the pull-in time can be expressed as
【００１９】[0019]
【数３】 (Equation 3)
【００２０】となる。（９）式のＩｃｆは、スイッチＳ
Ｗ１を介して定電流源１３から電圧ホールド用コンデン
サＣＰに注入される充電電流である。つまり、従来の回
路は、引き込み時に充電電流Ｉｃに引き込み時にだけ大
電流Ｉｃｆを流し込むことにより、引き込み時間の短縮
を図っている。なお、この引き込み時間短縮のための大
電流は、外部のハードディスクコントローラ（図示せ
ず）からの制御信号により制御され、適度な時間を設定
可能なようになっている。## EQU1 ## Icf in equation (9) is the switch S
This is a charging current injected from the constant current source 13 into the voltage holding capacitor CP via W1. That is, in the conventional circuit, a large current Icf is applied only to the charging current Ic at the time of pull-in, thereby shortening the pull-in time. The large current for shortening the pull-in time is controlled by a control signal from an external hard disk controller (not shown) so that an appropriate time can be set.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、前述し
たように、大電流（Ｉｃｆ）の加算時間を一定とした
時、素子ばらつき等により過剰充電という現象が起こ
り、かえって引き込み時間が長くなるという現象が発生
する。図１２は従来回路の引き込み時間特性例を示す図
である。横軸は時間（ｔ）、縦軸は電圧ホールド用コン
デンサＣＰのホールド電圧ＶＰである。ｆ１は通常の引
き込み特性、ｆ２は通常の高速引き込み、ｆ３はばらつ
きによる過剰電流が流れた時の特性を示す。通常は、大
電流Ｉｃｆを流すことにより、ｆ２に示すような特性と
なるが、ばらつきによりｆ３に示すような特性を示すこ
とがある。このようなオーバシュートのために、引き込
み時間はかえって長くなってしまう。However, as described above, when the addition time of the large current (Icf) is fixed, the phenomenon of overcharging occurs due to element variation and the like, and the phenomenon that the pull-in time becomes longer is rather increased. Occur. FIG. 12 is a diagram showing an example of a pull-in time characteristic of a conventional circuit. The horizontal axis represents time (t), and the vertical axis represents the hold voltage VP of the voltage holding capacitor CP. f1 indicates a normal pull-in characteristic, f2 indicates a normal high-speed pull-in, and f3 indicates a characteristic when an excessive current flows due to variation. Normally, when a large current Icf is applied, the characteristic shown in f2 is obtained, but the characteristic shown in f3 may be exhibited due to variation. Due to such overshoot, the pull-in time is rather long.
【００２２】次に、その素子のばらつきによる過剰充電
について説明する。特にＣＭＯＳ素子は、製造ばらつ
き，及び特に温度変動により３０〜４０％の電流ばらつ
きを持つ。そして、この場合、図９より制御信号をオン
して大電流Ｉｃｆにより高速引き込みを行なうと、制御
信号のオン時間はリアルタイムには変化しないので、温
度変動，電源変動等で生じるＣＭＯＳ素子の電流ばらつ
きを吸収することができない。この時のＣＭＯＳ素子の
電流ばらつきを過剰電流としている。このばらつきによ
る過剰電流のために図１２に示すようにオーバシュート
（リンギング）をもち、かえって引き込み時間が長くな
ってしまう。Next, a description will be given of overcharging due to variations in the elements. In particular, CMOS devices have a current variation of 30 to 40% due to manufacturing variations and especially temperature variations. In this case, if the control signal is turned on as shown in FIG. 9 and the high-speed pull-in is performed by the large current Icf, the on-time of the control signal does not change in real time. Can not be absorbed. The current variation of the CMOS element at this time is defined as an excess current. Due to the excessive current due to this variation, overshoot (ringing) occurs as shown in FIG. 12, and the pull-in time becomes longer.
【００２３】このように、図９に示す回路でチャージポ
ンプ回路を構成すると、引き込み時間は（８）式のよう
になりＣＰとＴ１・Ｉｃ／（Ｔ１＋Ｔ２）−Ｉｄの関係
で、ΔＴを操作することになる。例えば、充電電流Ｉｃ
を大電流にすることにより引き込み時間は速くなるが、
この方法は充電方向のみの大電流であるので、前述した
素子ばらつき等で生じる問題を伴い、かえって引き込み
時間に時間がかかってしまう。When the charge pump circuit is constituted by the circuit shown in FIG. 9, the pull-in time becomes as shown in equation (8), and .DELTA.T is manipulated according to the relationship between CP and T1.Ic / (T1 + T2) -Id. Will be. For example, the charging current Ic
By making the current large, the pull-in time becomes faster,
Since this method uses a large current only in the charging direction, it involves a problem caused by the above-described device variation and the like, and rather takes a long time for the pull-in.
【００２４】本発明はこのような課題に鑑みてなされた
ものであって、ＡＧＣの引き込み時間を確実に短くする
ことができるチャージポンプ回路を提供することを目的
としている。The present invention has been made in view of such a problem, and an object of the present invention is to provide a charge pump circuit capable of reliably shortening the AGC pull-in time.
【００２５】[0025]
（１）図１は本発明の原理ブロック図である。図９と同
一のものは、同一の符合を付して示す。図において、１
１は入力を受けるアンプ、Ｑ１は該アンプ１１で駆動さ
れる電圧制御素子、１２は該電圧制御素子Ｑ１に接続さ
れる定電流源、ＣＰは前記電圧制御素子Ｑ１とグランド
間に接続される電圧ホールド用コンデンサＣＰで、これ
ら回路によりチャージポンプ回路を構成している。２０
は前記電圧ホールド用コンデンサＣＰに、引き込み時間
を制御するための充放電の制御を行なう制御手段であ
る。該制御手段２０には制御信号が与えられるようにな
っている。(1) FIG. 1 is a principle block diagram of the present invention. The same components as those in FIG. 9 are denoted by the same reference numerals. In the figure, 1
1 is an amplifier receiving an input, Q1 is a voltage control element driven by the amplifier 11, 12 is a constant current source connected to the voltage control element Q1, and CP is a voltage connected between the voltage control element Q1 and ground. These circuits constitute a charge pump circuit with the hold capacitor CP. 20
Is control means for controlling charging / discharging for controlling the pull-in time of the voltage holding capacitor CP. The control means 20 is provided with a control signal.
【００２６】この発明の構成によれば、前記制御手段２
０が電圧ホールド用コンデンサＣＰへの充放電の電流の
切り替えと、電圧ホールド用コンデンサＣＰへ印加する
電圧を制御することにより、電圧ホールド用コンデンサ
ＣＰでホールドされる電圧を制御し、引き込み時間を確
実に短くすることができる。According to the structure of the present invention, the control means 2
0 controls the voltage held by the voltage holding capacitor CP by switching the charging / discharging current to the voltage holding capacitor CP and controlling the voltage applied to the voltage holding capacitor CP, thereby ensuring the pull-in time. Can be shortened.
【００２７】（２）この場合において、前記制御手段２
０は、予め予測される引き込み到達電圧を引き込みのタ
イミングで与えることを特徴としている。この発明の構
成によれば、前記制御手段２０が、予め予測される引き
込み到達電圧を電圧ホールド用コンデンサＣＰに与える
ことにより、ＡＧＣの引き込み時間を確実に短くするこ
とができる。(2) In this case, the control means 2
0 is characterized in that a predicted attainment attainment voltage is given at the timing of attraction. According to the configuration of the present invention, the control unit 20 applies the predicted attainment attainment voltage to the voltage holding capacitor CP, so that the AGC attraction time can be reliably reduced.
【００２８】（３）また、前記制御手段２０は、予め前
の引き込み到達電圧をディジタル信号に変換して記憶
し、該記憶されたデータをアナログ信号に変換して引き
込みのタイミングで前記電圧ホールド用コンデンサに与
えることを特徴としている。(3) Further, the control means 20 converts the previously-obtained attained voltage into a digital signal and stores it in advance, converts the stored data into an analog signal, and converts the stored data into an analog signal at the timing of the pull-in. It is characterized by being given to a capacitor.
【００２９】本発明の構成によれば、前の引き込み到達
電圧をディジタル信号として記憶しておき、引き込み時
にこのデータをアナログ電圧に変換して電圧ホールド用
コンデンサＣＰに与えることにより、ＡＧＣの引き込み
時間を確実に短くすることができる。According to the structure of the present invention, the voltage attained by the previous attraction is stored as a digital signal, and at the time of attraction, this data is converted into an analog voltage and applied to the voltage holding capacitor CP, thereby obtaining the AGC attraction time. Can be reliably shortened.
【００３０】（４）更に、前記制御手段２０をアナログ
回路のサンプルホールド回路で実現することを特徴とし
ている。この発明の構成によれば、サンプルホールド回
路により、前の引き込み到達電圧をホールドしておき、
引き込み時にこの電圧を電圧ホールド用コンデンサＣＰ
に与えることにより、ＡＧＣの引き込み時間を確実に短
くすることができる。(4) The control means 20 is realized by a sample and hold circuit of an analog circuit. According to the configuration of the present invention, the previous pull-in reaching voltage is held by the sample and hold circuit,
This voltage is applied to the voltage holding capacitor CP
, It is possible to reliably shorten the AGC pull-in time.
【００３１】[0031]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図２は本発明の第１の実
施の形態例を示す回路図である。図１，図９と同一のも
のは、同一の符合を付して示す。図において、１３は充
電用電流Ｉｃｆを流す定電流源、ＳＷ１は制御信号によ
りオン／オフ制御されるスイッチ、２１は放電電流Ｉｄ
ｆを流す定電流源、ＳＷ２は制御信号によりオン／オフ
制御されるスイッチである。スイッチＳＷ１の一端は定
電流源１３に接続され、他端は電圧ホールド用コンデン
サＣＰに接続されている。スイッチＳＷ２の一端は定電
流源２１に接続され多他端は電圧ホールド用コンデンサ
ＣＰに接続されている。定電流源１３の他端は電圧Ｖに
接続され、定電流源２１の他端はグランド（ＧＮＤ）に
接続されている。そして、定電流源１３，２１，スイッ
チＳＷ１，ＳＷ２とで本発明の制御手段２０を構成して
いる。ここでは、電圧制御素子Ｑ１としては、Ｐチャネ
ルのＦＥＴが用いられている。このように構成された回
路の動作を説明すれば、以下の通りである。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 2 is a circuit diagram showing a first embodiment of the present invention. 1 and 9 are denoted by the same reference numerals. In the figure, reference numeral 13 denotes a constant current source through which a charging current Icf flows, SW1 denotes a switch that is turned on / off by a control signal, and 21 denotes a discharge current Id.
A constant current source for flowing f, and a switch SW2 is turned on / off by a control signal. One end of the switch SW1 is connected to the constant current source 13, and the other end is connected to the voltage holding capacitor CP. One end of the switch SW2 is connected to the constant current source 21 and the other end is connected to the voltage holding capacitor CP. The other end of the constant current source 13 is connected to the voltage V, and the other end of the constant current source 21 is connected to ground (GND). The control means 20 of the present invention is constituted by the constant current sources 13 and 21 and the switches SW1 and SW2. Here, a P-channel FET is used as the voltage control element Q1. The operation of the circuit thus configured will be described as follows.
【００３２】本発明は、引き込み時間を充電電流Ｉｃと
放電電流Ｉｄの増大により高速化するものである。つま
り、充電電流ＩｃをＦＥＴＱ１に流れるものに加えて、
定電流源１３から流すＩｃｆを充電電流とし、放電電流
Ｉｄを、定電流源１２に流れるものに加えて、定電流源
２１から引き込む電流Ｉｄｆを放電電流としている。こ
れら電流源の電流の切り替えを、制御信号により行な
う。According to the present invention, the pull-in time is increased by increasing the charging current Ic and the discharging current Id. That is, in addition to the charging current Ic flowing through the FET Q1,
The Icf flowing from the constant current source 13 is a charging current, the discharging current Id is a current flowing through the constant current source 12, and the current Idf drawn from the constant current source 21 is a discharging current. Switching of the currents of these current sources is performed by a control signal.
【００３３】本発明による引き込み時間ΔＴは、（９）
式を参照して以下のようになる。The pull-in time ΔT according to the present invention is given by (9)
With reference to the formula:
【００３４】[0034]
【数４】 (Equation 4)
【００３５】この時、Ｉｃ＞＞Ｉｄ Ｉｃ：Ｉｄ＝Ｉｃｆ：Ｉｄｆ （１１） とする。（１０）式より明らかなように、充電電流はＩ
ｃとＩｃｆの加算となり、放電電流はＩｄとＩｄｆの加
算となり、電流の変化を速めていることが分かる。本発
明では、期間Ｔ１の充電モードでは、スイッチＳＷ１が
オン、スイッチＳＷ２がオフ、期間Ｔ２の放電モードで
は、スイッチＳＷ１がオフ、スイッチＳＷ２がオンとな
る。これにより、充放電時間が速まり、高速動作が可能
となる。At this time, it is assumed that Ic >> Id Ic: Id = Icf: Idf (11) As is apparent from equation (10), the charging current is I
It can be seen that the sum of c and Icf is added, and the discharge current is the sum of Id and Idf, thereby accelerating the change in current. In the present invention, in the charging mode in the period T1, the switch SW1 is turned on and the switch SW2 is turned off. In the discharging mode in the period T2, the switch SW1 is turned off and the switch SW2 is turned on. As a result, the charging / discharging time is shortened, and high-speed operation becomes possible.
【００３６】例えば、制御信号によるスイッチ制御によ
り（８）式で示す従来モードと、（１１）式に示す本発
明動作とについて比較する。（８）式で示す従来モード
時の場合と比較すると、（１１）式で示すように、充放
電両方ともに従来モードの電流比と同じだけの比率で大
電流を流しているので、温度，電源変動等の素子のばら
つきの方向が同一方向となり、素子ばらつきにより過剰
電流が流れることは妨げられ、過剰電流によるオーバシ
ュートは妨げられる。このように、この実施の形態例に
よれば、前記制御手段２０が電圧ホールド用コンデンサ
ＣＰへの充放電の電流の切り替えを制御することによ
り、電圧ホールド用コンデンサＣＰでホールドされる電
圧を制御し、引き込み時間を確実に短くすることができ
る。For example, a comparison will be made between the conventional mode shown by the equation (8) and the operation of the present invention shown by the equation (11) by the switch control by the control signal. Compared with the case of the conventional mode shown by the equation (8), as shown by the equation (11), both the charge and the discharge flow a large current at the same ratio as the current ratio in the conventional mode. The direction of the variation of the elements such as the variation is in the same direction, and the excess current is prevented from flowing due to the variation of the elements, and the overshoot due to the excess current is prevented. As described above, according to this embodiment, the control means 20 controls the switching of the current for charging / discharging the voltage holding capacitor CP, thereby controlling the voltage held by the voltage holding capacitor CP. In addition, the pull-in time can be reliably reduced.
【００３７】図３は本発明の第２の実施の形態例を示す
回路図である。図２と同一のものは、同一の符合を付し
て示す。図において、２２は予測される引き込み到達電
圧ＶＰに近い電圧Ｖｐｆを発生する電圧源、ＳＷ３は該
電圧源２２の発生電圧を電圧ホールド用コンデンサＣＰ
に与えるスイッチで、このスイッチＳＷ３のオン／オフ
は制御信号により制御される。電圧源２２とスイッチＳ
Ｗ３とで制御手段２０を構成している。このように構成
された回路の動作を説明すれば、以下の通りである。FIG. 3 is a circuit diagram showing a second embodiment of the present invention. The same components as those in FIG. 2 are denoted by the same reference numerals. In the figure, reference numeral 22 denotes a voltage source that generates a voltage Vpf close to the predicted attainment voltage VP, and SW3 denotes a voltage generated by the voltage source 22 by a voltage holding capacitor CP.
The on / off of the switch SW3 is controlled by a control signal. Voltage source 22 and switch S
The control means 20 is constituted by W3. The operation of the circuit thus configured will be described as follows.
【００３８】引き込みのタイミングに同期して、スイッ
チＳＷ３をオンにする。この結果、コンデンサＣＰへ電
圧Ｖｐｆが印加されることになり、回路はこのＶｐｆを
初期値して引き込み動作を行なう。従って、引き込み到
達電圧ＶＰに速やかに到達するので、引き込み時間が大
幅に短縮され、高速動作が可能になる。The switch SW3 is turned on in synchronization with the pull-in timing. As a result, the voltage Vpf is applied to the capacitor CP, and the circuit performs the pull-in operation with this Vpf as an initial value. Therefore, since the voltage reaches the attainment attainment voltage VP quickly, the attraction time is greatly reduced, and high-speed operation becomes possible.
【００３９】図４は第２の実施の形態例の引き込み時間
特性例を示す図である。横軸は時間（ｔ）、縦軸は電圧
ホールド用コンデンサＣＰのホールド電圧ＶＰである。
図のｆ１は従来の引き込み特性、ｆ２は本発明による高
速引き込み特性である。即ち、引き込み領域に入った
ら、スイッチＳＷ３をオンにして電圧ホールド用コンデ
ンサＣＰに与えることにより、ホールド電圧はＶｐｆか
ら到達電圧ＶＰに向かって変化し、速やかに到達電圧Ｖ
Ｐに到達するので、到達電圧ＶＰに至るまでの時間が極
めて高速化されていることが分かる。FIG. 4 is a diagram showing an example of a pull-in time characteristic according to the second embodiment. The horizontal axis represents time (t), and the vertical axis represents the hold voltage VP of the voltage holding capacitor CP.
In the drawing, f1 is the conventional pull-in characteristic, and f2 is the high-speed pull-in characteristic according to the present invention. In other words, when entering the pull-in area, the switch SW3 is turned on and applied to the voltage holding capacitor CP, whereby the hold voltage changes from Vpf toward the attained voltage VP, and quickly reaches the attained voltage Vp.
Since it reaches P, it can be seen that the time required to reach the reached voltage VP has been significantly increased.
【００４０】この実施の形態例によれば、前記制御手段
２０が、予め予測される引き込み到達電圧を電圧ホール
ド用コンデンサＣＰに与えることにより、引き込み時間
を確実に短くすることができる。According to this embodiment, the control means 20 applies the predicted attained attainment voltage to the voltage holding capacitor CP, so that the attraction time can be reliably reduced.
【００４１】図５は本発明の第３の実施の形態例を示す
回路図である。図において、２３は電圧ホールド用コン
デンサＣＰのホールド電圧をディジタルデータに変換す
るＡ／Ｄ変換器、２４は該Ａ／Ｄ変換器２３により変換
されたディジタルデータを記憶するメモリ、２４は該メ
モリ２４の出力データをアナログ電圧信号に変換するＤ
／Ａ変換器である。ＳＷ３は、該Ｄ／Ａ変換器２５の出
力を電圧ホールド用コンデンサに与えるスイッチであ
る。これらＡ／Ｄ変換器２３，メモリ２４，Ｄ／Ａ変換
器２５及びスイッチＳＷ３とで制御手段２０を構成して
いる。このように構成された回路の動作を説明すれば、
以下の通りである。FIG. 5 is a circuit diagram showing a third embodiment of the present invention. In the figure, reference numeral 23 denotes an A / D converter for converting the hold voltage of the voltage holding capacitor CP into digital data, reference numeral 24 denotes a memory for storing the digital data converted by the A / D converter 23, and reference numeral 24 denotes the memory 24. D that converts the output data of D into an analog voltage signal
/ A converter. SW3 is a switch for applying the output of the D / A converter 25 to the voltage holding capacitor. The A / D converter 23, the memory 24, the D / A converter 25, and the switch SW3 constitute the control means 20. To explain the operation of the circuit configured as described above,
It is as follows.
【００４２】この回路は、Ａ／Ｄ変換器２３，メモリ２
４及びＤ／Ａ変換器２５とで、図３に示す予測される引
き込み到達電圧を発生する電圧源２２と同じ働きをす
る。即ち、ホールド用コンデンサＣＰにホールドされて
いる１周期前の電圧ＶＰをＡ／Ｄ変換器２３でディジタ
ルデータに変換し、メモリ２４に記憶させておく。そし
て、今回の周期の引き込みのタイミングでＤ／Ａ変換器
２５でメモリ２４に記憶されているデータをアナログ電
圧に変換し、この電圧をＳＷ３を介して電圧ホールド用
コンデンサＣＰに初期値Ｖｐｆとして与える。これによ
り、回路は予めコンデンサＣＰに与えた電圧から引き込
み動作を開始するから、図３に示す第２の実施の形態例
と同じく、引き込み到達電圧ＶＰに速やかに到達するこ
とができる。そして、この回路の特性も、図４に示す特
性と同じである。This circuit comprises an A / D converter 23, a memory 2
4 and the D / A converter 25 have the same function as the voltage source 22 for generating the predicted attained voltage shown in FIG. That is, the A / D converter 23 converts the voltage VP one cycle before held by the holding capacitor CP into digital data, and stores the digital data in the memory 24. Then, the data stored in the memory 24 is converted into an analog voltage by the D / A converter 25 at the pull-in timing of the current cycle, and this voltage is given to the voltage holding capacitor CP as the initial value Vpf via SW3. . Thus, since the circuit starts the pull-in operation from the voltage previously applied to the capacitor CP, it is possible to quickly reach the pull-in voltage VP as in the second embodiment shown in FIG. The characteristics of this circuit are the same as the characteristics shown in FIG.
【００４３】この実施の形態例によれば、前の引き込み
到達電圧をディジタル信号として記憶しておき、引き込
み時にこのデータをアナログ電圧に変換して電圧ホール
ド用コンデンサＣＰに与えることにより、引き込み時間
を確実に短くすることができる。According to this embodiment, the previous attainment voltage is stored as a digital signal, and at the time of attraction, this data is converted into an analog voltage and applied to the voltage holding capacitor CP, thereby reducing the attraction time. It can be reliably shortened.
【００４４】図５の実施の形態例では、電圧源をＡ／Ｄ
変換器２３，メモリ２４及びＤ／Ａ変換器２５とで構成
した場合（破線で囲った部分）を示した。代わりに、こ
の破線で囲った部分をアナログのサンプルホールド回路
で実現することができる。サンプルホールド回路は、図
６に示すように、ホールド電圧ＶＰを受けるバッファア
ンプ２６と、該バッファアンプ２６の出力を受けてサン
プリングするサンプリングスイッチＳＷ４と、該サンプ
リングスイッチＳＷ４でサンプルした電圧をホールドす
るホールドコンデンサＣ１より構成されている。引き込
みタイミングに合わせて、制御信号によりスイッチＳＷ
４をオンにして引き込み到達電圧ＶＰをサンプルする。
サンプルされた電圧は、ホールドコンデンサＣ１に保持
される。以上の動作は、図５の破線で囲った部分と同じ
働きである。In the embodiment of FIG. 5, the voltage source is A / D
The case where it is composed of the converter 23, the memory 24 and the D / A converter 25 (portion surrounded by a broken line) is shown. Instead, the portion enclosed by the broken line can be realized by an analog sample-and-hold circuit. As shown in FIG. 6, the sample-and-hold circuit includes a buffer amplifier 26 that receives a hold voltage VP, a sampling switch SW4 that receives and samples an output of the buffer amplifier 26, and a hold that holds a voltage sampled by the sampling switch SW4. It is composed of a capacitor C1. In accordance with the pull-in timing, switch SW
4 is turned on to sample the attainment voltage VP.
The sampled voltage is held in the hold capacitor C1. The above operation has the same function as the portion surrounded by the broken line in FIG.
【００４５】この実施の形態例によれば、サンプルホー
ルド回路により、前の引き込み到達電圧をホールドして
おき、引き込み時にこの電圧を電圧ホールド用コンデン
サＣＰに与えることにより、引き込み時間を確実に短く
することができる。According to the present embodiment, the sampled-and-holded circuit holds the previous attained attainment voltage, and at the time of attraction, applies this voltage to the voltage holding capacitor CP, thereby reliably shortening the attraction time. be able to.
【００４６】図７は本発明の具体的構成例を示す回路図
である。図の破線で囲った領域が本発明を特徴づける部
分である。図２と同一のものは、同一の符合を付して示
す。この実施の形態例は、図２の回路を具体的に示した
ものである。図の破線で囲った領域の回路は、例えばＬ
ＳＩで実現することができる。図において、Ｑ１はアン
プ１１の出力を受けるＰチャネルＦＥＴ、Ｑ２は該ＦＥ
ＴＱ１と直列に接続されるＮチャネルＦＥＴ、Ｑ３とＱ
４及びＱ６とＱ７はアナログスイッチを構成するＦＥＴ
である。ＦＥＴＱ１の一端は電圧Ｖに接続され、他端は
ＦＥＴＱ２に接続されている。ＦＥＴＱ２の他端はグラ
ンド（ＧＮＤ）に接地されている。ＦＥＴＱ２のゲート
には定電圧が印加され、該ＦＥＴＱ２をオンにしてい
る。この時のＦＥＴＱ２のオン抵抗により、流れる電流
Ｉｄが決定され、該ＦＥＴＱ２は定電流源１２（図２参
照）を構成している。FIG. 7 is a circuit diagram showing a specific configuration example of the present invention. The region surrounded by the broken line in the figure is a portion characterizing the present invention. The same components as those in FIG. 2 are denoted by the same reference numerals. This embodiment specifically shows the circuit of FIG. The circuit in the area surrounded by the broken line in the figure is, for example, L
It can be realized by SI. In the figure, Q1 is a P-channel FET receiving the output of the amplifier 11, and Q2 is the FE
N-channel FETs Q3 and Q connected in series with TQ1
4 and Q6 and Q7 are FETs that constitute an analog switch
It is. One end of the FET Q1 is connected to the voltage V, and the other end is connected to the FET Q2. The other end of the FET Q2 is grounded to the ground (GND). A constant voltage is applied to the gate of the FET Q2 to turn on the FET Q2. The flowing current Id is determined by the on-resistance of the FET Q2 at this time, and the FET Q2 constitutes the constant current source 12 (see FIG. 2).
【００４７】Ｑ５はその一端が電源Ｖに接続されたＰチ
ャネルＦＥＴ、Ｑ８はその一端が該ＦＥＴＱ５に接続さ
れるＮチャネルＦＥＴである。そして、これらＦＥＴＱ
５とＱ８の接続点が電圧ホールド用コンデンサＣＰに接
続されている。アンプ１１の出力はＦＥＴＱ５，Ｑ８の
接続点に接続されており、電圧ホールド用コンデンサＣ
Ｐに充電電流Ｉｃを流すようになっている。アンプ１１
の出力は、Ｑ３とＱ４で構成されるアナログスイッチ
と、ＦＥＴＱ５のゲートに接続され、ＦＥＴＱ２に与え
られる定電圧は、Ｑ６とＱ７とで構成されるアナログス
イッチと、ＦＥＴＱ８のゲートに接続されている。ＦＥ
ＴＱ５の他端は電圧Ｖに接続され、ＦＥＴＱ８の他端は
グランドに接地されている。Q5 is a P-channel FET whose one end is connected to the power supply V, and Q8 is an N-channel FET whose one end is connected to the FET Q5. And these FETQ
The connection point between 5 and Q8 is connected to the voltage holding capacitor CP. The output of the amplifier 11 is connected to the connection point between the FETs Q5 and Q8, and the voltage holding capacitor C
The charging current Ic flows through P. Amplifier 11
Is connected to an analog switch composed of Q3 and Q4 and the gate of FET Q5, and a constant voltage applied to FET Q2 is connected to an analog switch composed of Q6 and Q7 and the gate of FET Q8. . FE
The other end of TQ5 is connected to voltage V, and the other end of FET Q8 is grounded.
【００４８】２５は制御信号を反転するインバータであ
る。そのままの制御信号は、ＦＥＴＱ４とＱ６のゲート
に印加され、インバータ２５による反転信号は、ＦＥＴ
Ｑ３とＱ７のゲートに印加され、交互にこれらアナログ
スイッチがオン／オフするようになっている。ＦＥＴＱ
５はＦＥＴＱ１の、ＦＥＴＱ８はＦＥＴＱ２のそれぞれ
ミラー回路を構成しており、ＦＥＴＱ１に流れる電流の
Ｋ倍の電流がＦＥＴＱ２に流れ、ＦＥＴＱ２に流れる電
流のＫ倍の電流がＦＥＴＱ８に流れる。即ち、ＦＥＴＱ
５とＱ８は定電流源として動作する。従って、この実施
の形態例によれば、充放電電流両方ともに、図８に示す
通常モードの電流比と同じだけの比率で大電流を流して
いるので、温度，電源変動等の素子のばらつきの方向が
同一方向になり、素子ばらつきにより過剰電流が流れる
ことを防止することができ、過剰電流によるオーバシュ
ートの発生を防ぐことができる。これにより、ＡＧＣの
引き込み時間の短縮を図ることができる。An inverter 25 inverts the control signal. The control signal as it is is applied to the gates of the FETs Q4 and Q6.
The analog switches are applied to the gates of Q3 and Q7 and turned on / off alternately. FETQ
5, a mirror circuit of the FET Q1 and a FET Q8 constitute a mirror circuit of the FET Q2. A current K times the current flowing through the FET Q1 flows through the FET Q2, and a current K times the current flowing through the FET Q2 flows through the FET Q8. That is, FETQ
5 and Q8 operate as a constant current source. Therefore, according to this embodiment, a large current flows at the same ratio as the current ratio of the normal mode shown in FIG. 8 for both the charging and discharging currents. Since the directions are the same, it is possible to prevent excess current from flowing due to element variation, and to prevent occurrence of overshoot due to excessive current. As a result, the AGC pull-in time can be reduced.
【００４９】上述の実施の形態例では、電圧制御素子と
してＦＥＴを用いた場合を例にとったが、本発明はこれ
に限るものではなく、同様の機能をもつその他の能動素
子を用いることができる。In the above-described embodiment, the case where the FET is used as the voltage control element is taken as an example. However, the present invention is not limited to this, and other active elements having the same function may be used. it can.
【００５０】[0050]
（１）以上、詳細に説明したように、本発明によれば、
前記制御手段が電圧ホールド用コンデンサへの充放電の
電流の切り替えと、電圧ホールド用コンデンサＣＰへ印
加する電圧を制御することにより、電圧ホールド用コン
デンサでホールドされる電圧を制御し、引き込み時間を
確実に短くすることができる。(1) As described in detail above, according to the present invention,
The control means controls the voltage held by the voltage holding capacitor by switching the charging / discharging current to the voltage holding capacitor and controlling the voltage applied to the voltage holding capacitor CP, thereby ensuring the pull-in time. Can be shortened.
【００５１】（２）この場合において、前記制御手段
は、予め予測される引き込み到達電圧を引き込みのタイ
ミングで与えることにより、前記制御手段が、予め予測
される引き込み到達電圧を電圧ホールド用コンデンサに
与えることにより、ＡＧＣの引き込み時間を確実に短く
することができる。(2) In this case, the control means gives the predicted attainment voltage at the timing of the attraction, so that the control means gives the attained attainment voltage at the voltage holding capacitor. As a result, the AGC pull-in time can be reliably reduced.
【００５２】（３）また、前記制御手段は、予め前の引
き込み到達電圧をディジタル信号に変換して記憶し、該
記憶されたデータをアナログ信号に変換して引き込みの
タイミングで前記電圧ホールド用コンデンサに与えるこ
とにより、前の引き込み到達電圧をディジタル信号とし
て記憶しておき、引き込み時にこのデータをアナログ電
圧に変換して電圧ホールド用コンデンサに与えることに
より、ＡＧＣの引き込み時間を確実に短くすることがで
きる。(3) In addition, the control means converts the previous voltage attained beforehand into a digital signal and stores it, converts the stored data into an analog signal, and converts the stored data into an analog signal at the timing of the pull-in. By storing the previous attained voltage as a digital signal, converting this data into an analog voltage at the time of pull-in and applying the data to the voltage holding capacitor, the AGC pull-in time can be reliably shortened. it can.
【００５３】（４）更に、前記制御手段２０をアナログ
回路のサンプルホールド回路で実現することをにより、
サンプルホールド回路により、前の引き込み到達電圧を
ホールドしておき、引き込み時にこの電圧を電圧ホール
ド用コンデンサに与えることにより、ＡＧＣの引き込み
時間を確実に短くすることができる。(4) Further, by realizing the control means 20 with a sample and hold circuit of an analog circuit,
The sample-and-hold circuit holds the previous voltage attained before, and applies this voltage to the voltage holding capacitor at the time of pull-in, so that the pull-in time of the AGC can be reliably reduced.
【図１】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図２】本発明の第１の実施の形態例を示す回路図であ
る。FIG. 2 is a circuit diagram showing a first embodiment of the present invention.
【図３】本発明の第２の実施の形態例を示す回路図であ
る。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図４】第２の実施の形態例の引き込み時間特性例を示
す図である。FIG. 4 is a diagram illustrating an example of a pull-in time characteristic according to the second embodiment.
【図５】本発明の第３の実施の形態例を示す回路図であ
る。FIG. 5 is a circuit diagram showing a third embodiment of the present invention.
【図６】サンプルホールド回路の構成例を示す図であ
る。FIG. 6 is a diagram illustrating a configuration example of a sample and hold circuit.
【図７】本発明の具体的構成例を示す回路図である。FIG. 7 is a circuit diagram showing a specific configuration example of the present invention.
【図８】ＡＧＣ回路の概念図である。FIG. 8 is a conceptual diagram of an AGC circuit.
【図９】従来回路の構成例を示す図である。FIG. 9 is a diagram illustrating a configuration example of a conventional circuit.
【図１０】ＡＧＣの引き込み時間特性を示す図である。FIG. 10 is a diagram showing a pull-in time characteristic of AGC.
【図１１】ＡＧＣの引き込み動作の説明図である。FIG. 11 is an explanatory diagram of an AGC pull-in operation.
【図１２】従来回路の引き込み時間特性例を示す図であ
る。FIG. 12 is a diagram illustrating an example of a pull-in time characteristic of a conventional circuit.
１１ アンプ １２ 定電流源 ２０ 制御手段 Ｑ１ ＦＥＴ ＣＰ 電圧ホールド用コンデンサ DESCRIPTION OF SYMBOLS 11 Amplifier 12 Constant current source 20 Control means Q1 FET CP Voltage hold capacitor
Claims (4)
される電圧制御素子と、該電圧制御素子に接続される定
電流源と、前記電圧制御素子とグランド間に接続される
電圧ホールド用コンデンサとにより構成されるチャージ
ポンプ回路において、 前記電圧ホールド用コンデンサに、引き込み時間を制御
するための充放電の制御を行なう制御手段を具備するこ
とを特徴とするチャージポンプ回路。1. An amplifier receiving an input, a voltage control element driven by the amplifier, a constant current source connected to the voltage control element, and a voltage holding capacitor connected between the voltage control element and ground. A charge pump circuit comprising: a control unit that controls charging and discharging for controlling a pull-in time in the voltage holding capacitor.
み到達電圧を引き込みのタイミングで与えることを特徴
とする請求項１記載のチャージポンプ回路。2. The charge pump circuit according to claim 1, wherein said control means supplies a predicted attainment voltage at a timing of the attraction.
電圧をディジタル信号に変換して記憶し、該記憶された
データをアナログ信号に変換して引き込みのタイミング
で前記電圧ホールド用コンデンサに与えることを特徴と
する請求項２記載のチャージポンプ回路。3. The control means according to claim 1, wherein said control circuit converts a previously reached voltage into a digital signal and stores it in advance, converts said stored data into an analog signal, and supplies the analog signal to said voltage holding capacitor at a pull-in timing. The charge pump circuit according to claim 2, wherein:
ホールド回路で実現することを特徴とする請求項３記載
のチャージポンプ回路。4. The charge pump circuit according to claim 3, wherein said control means is realized by a sample and hold circuit of an analog circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23159496A JPH1079631A (en) | 1996-09-02 | 1996-09-02 | Charge pump circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23159496A JPH1079631A (en) | 1996-09-02 | 1996-09-02 | Charge pump circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079631A true JPH1079631A (en) | 1998-03-24 |
Family
ID=16925972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23159496A Withdrawn JPH1079631A (en) | 1996-09-02 | 1996-09-02 | Charge pump circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079631A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463619B1 (en) * | 2001-07-09 | 2004-12-30 | 산요덴키가부시키가이샤 | Method of controlling charge-pump circuit |
| US6844780B1 (en) | 2001-11-13 | 2005-01-18 | Niigata Seimitsu Co., Ltd. | Automatic gain control circuit |
| WO2007084115A1 (en) * | 2006-01-17 | 2007-07-26 | Semiconductor Components Industries, L.L.C. | Regulated charge pump and method therefor |
-
1996
- 1996-09-02 JP JP23159496A patent/JPH1079631A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463619B1 (en) * | 2001-07-09 | 2004-12-30 | 산요덴키가부시키가이샤 | Method of controlling charge-pump circuit |
| US6844780B1 (en) | 2001-11-13 | 2005-01-18 | Niigata Seimitsu Co., Ltd. | Automatic gain control circuit |
| WO2007084115A1 (en) * | 2006-01-17 | 2007-07-26 | Semiconductor Components Industries, L.L.C. | Regulated charge pump and method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6348833B1 (en) | Soft starting reference voltage circuit | |
| JP2897795B2 (en) | Sample and hold type phase comparator | |
| US7566985B2 (en) | Power supply apparatus with soft start control | |
| TWI487258B (en) | Soft start circuit and method for a switching regulator | |
| US20110181262A1 (en) | Switching regulator | |
| CN110061617A (en) | Switched capacitor converter and method for electric current when limiting its starting | |
| JPH02215222A (en) | Drive signal generator for transrator which is connected to half bridge mode | |
| JP2002091584A (en) | Electrical equipment | |
| JPS632423A (en) | Integrated logic circuit | |
| JP4263216B2 (en) | Switching charge multiplier-divider | |
| JP2013243875A (en) | Switching power supply device | |
| CN101989809B (en) | Soft-start circuit for switch-type regulator and method thereof | |
| JPH1079631A (en) | Charge pump circuit | |
| US7009653B2 (en) | Photographing apparatus having function of preventing blur of still image | |
| JP2003061339A (en) | Charge pump circuit | |
| JPS60501085A (en) | Circuit for achieving improved slew rate in operational amplifiers | |
| US20010043096A1 (en) | Integrated generator of a slow voltage ramp | |
| JP2009141408A (en) | Pulse width modulation circuit, and switching amplifier using the same | |
| US20060087297A1 (en) | Multi-mode multi-phase inductor-less DC/DC regulator | |
| TWI761160B (en) | Frequency doubler using recirculating delay circuit and method thereof | |
| JP2013219860A (en) | Charger | |
| KR102349324B1 (en) | Average Current Sensing Circuit And Control Method Thereof | |
| JP2585554B2 (en) | Power supply | |
| US20220360172A1 (en) | Dc-dc buck smps | |
| JPH06209567A (en) | Circuit for preventing rush current of dc/dc converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |