JPH1079473A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1079473A JPH1079473A JP8234520A JP23452096A JPH1079473A JP H1079473 A JPH1079473 A JP H1079473A JP 8234520 A JP8234520 A JP 8234520A JP 23452096 A JP23452096 A JP 23452096A JP H1079473 A JPH1079473 A JP H1079473A
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- ferroelectric
- capacitor
- electrodes
- ferroelectric capacitor
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Abstract
(57)【要約】
【課題】膜厚の不均一が生じぬよう平坦な下地に対して
形成する必要がある強誘電体キャパシタを有する強誘電
体メモリにおいて、個々のキャパシタの面積を拡大して
分極電荷値を増大させ、また必要な分極電荷値を確保し
ながら強誘電体キャパシタ一つあたりの占有面積を縮小
し、メモリの高集積化や装置の縮小化を可能にする。 【解決手段】キャパシタを第１強誘電体キャパシタ３４
と第２強誘電体キャパシタ３５の２層構成とし、上記両
キャパシタ層を第２層間絶縁膜により絶縁し、第１強誘
電体キャパシタ３４と第２強誘電体キャパシタ３５が互
いに重なり部を有する構造とする。
形成する必要がある強誘電体キャパシタを有する強誘電
体メモリにおいて、個々のキャパシタの面積を拡大して
分極電荷値を増大させ、また必要な分極電荷値を確保し
ながら強誘電体キャパシタ一つあたりの占有面積を縮小
し、メモリの高集積化や装置の縮小化を可能にする。 【解決手段】キャパシタを第１強誘電体キャパシタ３４
と第２強誘電体キャパシタ３５の２層構成とし、上記両
キャパシタ層を第２層間絶縁膜により絶縁し、第１強誘
電体キャパシタ３４と第２強誘電体キャパシタ３５が互
いに重なり部を有する構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、とくに強誘電体の分極反転を利用した強誘電体キ
ャパシタを有する半導体記憶装置に関する。
関し、とくに強誘電体の分極反転を利用した強誘電体キ
ャパシタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体を２つの電極間に有し、両電極
への印加電圧に応じた強誘電体の分極の方向によって２
値データを記憶する強誘電体キャパシタを利用した強誘
電体メモリであるＦＥＲＡＭ（ferroelectric random a
ccess memories）においては、分極電荷値の大小が読み
出し信号量の大小に比例するので、装置の信頼性向上の
ために、この分極電荷値を増大させ、あるいはその必要
量を確保することが重要である。
への印加電圧に応じた強誘電体の分極の方向によって２
値データを記憶する強誘電体キャパシタを利用した強誘
電体メモリであるＦＥＲＡＭ（ferroelectric random a
ccess memories）においては、分極電荷値の大小が読み
出し信号量の大小に比例するので、装置の信頼性向上の
ために、この分極電荷値を増大させ、あるいはその必要
量を確保することが重要である。
【０００３】上記の半導体メモリの使用される強誘電体
としては、ＰＺＴ（PbZrTiO3）がよく知られており、Ｙ
−１と呼ばれる化合物群が開発されている（米国特許
５，５１９，２３４号公報）。この強誘電体の分極電荷
値は、メモリキャパシタに使用される強誘電体の表面積
に比例する。同様の例として、ＤＲＡＭ（dynamic rand
om access memories）がある。ＤＲＡＭのメモリキャパ
シタは２値データを記憶するために蓄積容量が大きいほ
ど好ましく、装置の高集積化と縮小化を図るためには必
要な蓄積容量を確保しながらキャパシタの占有面積を縮
小させることが重要である。このため、メモリキャパシ
タの構造として円筒型やフィン型などのスタック型、あ
るいはトレンチ型などが開発されてきた。これらはいず
れもキャパシタに立体構造を持たせることでその表面積
を増加させ、メモリセル面積の縮小を可能にする。
としては、ＰＺＴ（PbZrTiO3）がよく知られており、Ｙ
−１と呼ばれる化合物群が開発されている（米国特許
５，５１９，２３４号公報）。この強誘電体の分極電荷
値は、メモリキャパシタに使用される強誘電体の表面積
に比例する。同様の例として、ＤＲＡＭ（dynamic rand
om access memories）がある。ＤＲＡＭのメモリキャパ
シタは２値データを記憶するために蓄積容量が大きいほ
ど好ましく、装置の高集積化と縮小化を図るためには必
要な蓄積容量を確保しながらキャパシタの占有面積を縮
小させることが重要である。このため、メモリキャパシ
タの構造として円筒型やフィン型などのスタック型、あ
るいはトレンチ型などが開発されてきた。これらはいず
れもキャパシタに立体構造を持たせることでその表面積
を増加させ、メモリセル面積の縮小を可能にする。
【０００４】強誘電体メモリにおいてもＤＲＡＭなどと
同様にメモリの高集積化や装置の縮小化が望まれてお
り、メモリセルサイズの縮小が大きな課題となる。即
ち、必要な分極電荷値を確保しながらメモリセル面積を
縮小することが必要である。
同様にメモリの高集積化や装置の縮小化が望まれてお
り、メモリセルサイズの縮小が大きな課題となる。即
ち、必要な分極電荷値を確保しながらメモリセル面積を
縮小することが必要である。
【０００５】
【発明が解決しようとする課題】しかしながら、強誘電
体キャパシタにおいては、キャパシタに使用される強誘
電体を凹凸のある下地に対して形成した場合、膜厚の不
均一により膜質の劣化を招いてしまう。膜質の劣化は装
置の動作を不安定にするなど信頼性を低下させるので、
強誘電体は膜厚の不均一が生じぬよう平坦な下地に対し
て形成する必要があり、ＤＲＡＭのメモリキャパシタの
ように複雑な立体構造をとることは困難である。
体キャパシタにおいては、キャパシタに使用される強誘
電体を凹凸のある下地に対して形成した場合、膜厚の不
均一により膜質の劣化を招いてしまう。膜質の劣化は装
置の動作を不安定にするなど信頼性を低下させるので、
強誘電体は膜厚の不均一が生じぬよう平坦な下地に対し
て形成する必要があり、ＤＲＡＭのメモリキャパシタの
ように複雑な立体構造をとることは困難である。
【０００６】従って、本発明は、複雑な立体構造をとる
ことができない強誘電体キャパシタの必要な分極電荷値
を確保しながらメモリセル面積を縮小し、メモリの高集
積化や装置の縮小化が可能な半導体装置を提供すること
を目的とする。
ことができない強誘電体キャパシタの必要な分極電荷値
を確保しながらメモリセル面積を縮小し、メモリの高集
積化や装置の縮小化が可能な半導体装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、強誘電体を２つの電極間に有し、両電極
への印加電圧に応じた強誘電体の分極の方向によって２
値データを記憶する強誘電体キャパシタと、この強誘電
体キャパシタと接続されたスイッチング用の電界効果型
トランジスタとからなるメモリセルを有する半導体記憶
装置において、互いに絶縁層を介して積層されている２
層以上の強誘電体キャパシタを有し、これらの強誘電体
キャパシタが相互に重なり部を有することを特徴とする
半導体記憶装置を提供する。
め、本発明は、強誘電体を２つの電極間に有し、両電極
への印加電圧に応じた強誘電体の分極の方向によって２
値データを記憶する強誘電体キャパシタと、この強誘電
体キャパシタと接続されたスイッチング用の電界効果型
トランジスタとからなるメモリセルを有する半導体記憶
装置において、互いに絶縁層を介して積層されている２
層以上の強誘電体キャパシタを有し、これらの強誘電体
キャパシタが相互に重なり部を有することを特徴とする
半導体記憶装置を提供する。
【０００８】本発明の半導体装置は、互いに絶縁層を介
して積層されている２層以上の強誘電体キャパシタを有
する。従来のように全てのキャパシタを１つの層中に構
成する場合には、キャパシタは相互に重なり部を持つこ
とはできないので、キャパシタの面積は拡大することが
できない。しかし、キャパシタを２層以上の立体的に積
層することにより、キャパシタが相互に重なり部を持つ
ことが可能となり、そのような重なり部を持つことでキ
ャパシタの面積を従来より拡大することが可能となる。
して積層されている２層以上の強誘電体キャパシタを有
する。従来のように全てのキャパシタを１つの層中に構
成する場合には、キャパシタは相互に重なり部を持つこ
とはできないので、キャパシタの面積は拡大することが
できない。しかし、キャパシタを２層以上の立体的に積
層することにより、キャパシタが相互に重なり部を持つ
ことが可能となり、そのような重なり部を持つことでキ
ャパシタの面積を従来より拡大することが可能となる。
【０００９】従って、膜厚の不均一が生じぬよう平坦な
下地に対して形成する必要がある強誘電体キャパシタに
おいて、キャパシタの面積を不都合なく拡大することが
でき、従って分極電荷値を高めることが可能となる。ま
た、必要な分極電荷値を確保しながらメモリセルの面積
を縮小することが可能となる。
下地に対して形成する必要がある強誘電体キャパシタに
おいて、キャパシタの面積を不都合なく拡大することが
でき、従って分極電荷値を高めることが可能となる。ま
た、必要な分極電荷値を確保しながらメモリセルの面積
を縮小することが可能となる。
【００１０】本発明の半導体装置において、互いに隣接
するトランジスタが相互に異なる層のキャパシタと接続
されていることが好ましい。隣接するトランジスタが異
なる層のキャパシタに接続されていると隣接するトラン
ジスタ領域にキャパシタを延伸することができ、キャパ
シタの重なり部を形成できるのでキャパシタの面積を拡
張することができる。
するトランジスタが相互に異なる層のキャパシタと接続
されていることが好ましい。隣接するトランジスタが異
なる層のキャパシタに接続されていると隣接するトラン
ジスタ領域にキャパシタを延伸することができ、キャパ
シタの重なり部を形成できるのでキャパシタの面積を拡
張することができる。
【００１１】本発明の半導体装置において、２層以上有
る各層のキャパシタがビット線方向あるいはワード線方
向に交互に繰り返し形成されていることが好ましい。こ
のような構造は各キャパシタの面積を揃って拡張できる
ので、各キャパシタに同一の分極電荷値が求められる強
誘電体キャパシタに好適である。
る各層のキャパシタがビット線方向あるいはワード線方
向に交互に繰り返し形成されていることが好ましい。こ
のような構造は各キャパシタの面積を揃って拡張できる
ので、各キャパシタに同一の分極電荷値が求められる強
誘電体キャパシタに好適である。
【００１２】
【発明の実施の形態】以下に、本発明にかかる半導体装
置について図１を用いて説明する。図１（ａ）は本発明
の半導体装置の実施形態の等価回路図であり、１つの電
界効果型トランジスタと１つの強誘電体キャパシタで１
メモリセルを構成する（１Ｔｒ＋１Ｃａｐ）型の半導体
記憶装置の４メモリセル分に相当する。図１（ｂ）平面
図および（ｃ）断面図はどちらも、図１（ａ）等価回路
図と同じ構成の半導体装置を示している。
置について図１を用いて説明する。図１（ａ）は本発明
の半導体装置の実施形態の等価回路図であり、１つの電
界効果型トランジスタと１つの強誘電体キャパシタで１
メモリセルを構成する（１Ｔｒ＋１Ｃａｐ）型の半導体
記憶装置の４メモリセル分に相当する。図１（ｂ）平面
図および（ｃ）断面図はどちらも、図１（ａ）等価回路
図と同じ構成の半導体装置を示している。
【００１３】図１（ａ）に示すように、トランジスタＴ
ｒ１とキャパシタＣ１でメモリセルＭＣ１を構成し、メ
モリセルＭＣ２〜４も同様である。ワード線ＷＬにより
選択される電界効果型トランジスタＴｒのソースＳと強
誘電体キャパシタＣの一方の電極が接続されており、キ
ャパシタの他方の電極はプレート線ＰＬに接続されてい
る。また、トランジスタのドレインＤはビット線ＢＬに
接続されている。
ｒ１とキャパシタＣ１でメモリセルＭＣ１を構成し、メ
モリセルＭＣ２〜４も同様である。ワード線ＷＬにより
選択される電界効果型トランジスタＴｒのソースＳと強
誘電体キャパシタＣの一方の電極が接続されており、キ
ャパシタの他方の電極はプレート線ＰＬに接続されてい
る。また、トランジスタのドレインＤはビット線ＢＬに
接続されている。
【００１４】図１（ｂ）平面図と（ａ）の等価回路図を
対応させて本発明の半導体記憶装置を説明する。ワード
線３１（ＷＬ）が図面上、上下に配線され、トランジス
タＴｒ１〜Ｔｒ４のゲート電極を構成する。ゲート電極
と両側のソース・ドレイン拡散層１１でトランジスタＴ
ｒ１〜Ｔｒ４を構成する。キャパシタＣ１〜Ｃ４は、キ
ャパシタ３４、３４（Ｃ１、Ｃ３）が同一平面にあり、
キャパシタ３５、３５（Ｃ２、Ｃ４）が別の同一平面に
ある。キャパシタＣ１〜Ｃ４の下部電極はキャパシタコ
ンタクト３２、３３を介してトランジスタのソース拡散
層１１に接続され、キャパシタＣ１〜Ｃ４の上部電極は
プレート線３６、３７（ＰＬ）と接続され、トランジス
タのドレイン拡散層１１はビットコンタクト３８を介し
てビット線３９（ＢＬ）と接続されている。ビットコン
タクトを避けるようにコの字型に強誘電体キャパシタ３
４、３５が形成され、キャパシタは上下に重なり部を有
している。各強誘電体キャパシタの上部電極はプレート
線３６、３７と一体になっており、プレート線はワード
線と平行に走っている。一方、ビット線はワード線、プ
レート線と垂直方向に設けられている。
対応させて本発明の半導体記憶装置を説明する。ワード
線３１（ＷＬ）が図面上、上下に配線され、トランジス
タＴｒ１〜Ｔｒ４のゲート電極を構成する。ゲート電極
と両側のソース・ドレイン拡散層１１でトランジスタＴ
ｒ１〜Ｔｒ４を構成する。キャパシタＣ１〜Ｃ４は、キ
ャパシタ３４、３４（Ｃ１、Ｃ３）が同一平面にあり、
キャパシタ３５、３５（Ｃ２、Ｃ４）が別の同一平面に
ある。キャパシタＣ１〜Ｃ４の下部電極はキャパシタコ
ンタクト３２、３３を介してトランジスタのソース拡散
層１１に接続され、キャパシタＣ１〜Ｃ４の上部電極は
プレート線３６、３７（ＰＬ）と接続され、トランジス
タのドレイン拡散層１１はビットコンタクト３８を介し
てビット線３９（ＢＬ）と接続されている。ビットコン
タクトを避けるようにコの字型に強誘電体キャパシタ３
４、３５が形成され、キャパシタは上下に重なり部を有
している。各強誘電体キャパシタの上部電極はプレート
線３６、３７と一体になっており、プレート線はワード
線と平行に走っている。一方、ビット線はワード線、プ
レート線と垂直方向に設けられている。
【００１５】次に、図１（ｃ）断面図により説明する。
この図は、図１（ｂ）平面図におけるＡ−Ａ’面に沿っ
た断面図である。また、素子分離絶縁膜の表示を省略し
ている。Ｐ型半導体基板１０上に、図示しないゲート酸
化膜を介して、例えばポリシリコンとタングステンシリ
サイドとの２層構成とするポリサイドからなるワード線
（ゲート電極）３１があり、その両側の基板中にはイオ
ン注入によりソース・ドレイン拡散層１１ａ、１１ｂが
形成されている。ポリシリコンからなるビットコンタク
ト３８は２つのメモリセルで共有され、共通のドレイン
とアルミニウムからなるビット線３９とを接続する。そ
れぞれのトランジスタのもう一方の拡散層は強誘電体キ
ャパシタの下部電極３４ｃ、３５ｃとキャパシタコンタ
クト３２、３３を介して接続されている。強誘電体キャ
パシタは、トランジスタを被覆する第１層間絶縁層２１
上に配設されている第１強誘電体キャパシタ３４と、第
１強誘電体キャパシタを被覆する第２層間絶縁層２２上
に配設されている第２強誘電体キャパシタ３６との２層
構成である。第１層間絶縁膜２１と第２層間絶縁膜２２
は例えばそれぞれ酸化シリコンよりなる。第１強誘電体
キャパシタ３４と第２強誘電体キャパシタ３５はどちら
もそれぞれ上部電極３４ａ、３５ａ、強誘電体膜３４
ｂ、３５ｂ、下部電極３４ｃ、３５ｃの３層から構成さ
れている。上部電極３４ａ、３５ａとしては例えばＰｔ
等の導電体を使用でき、下部電極３４ｃ、３５ｃとして
は例えばＰｔ／Ｔｉ積層電極を使用できる。強誘電体膜
３４ｂ、３５ｂに使用される強誘電体としては、ＰＺＴ
やＹ−１を使用できる。また、上部電極３４ａ、３５ａ
は上部電極と同じ素材からなるプレート電極３６、３７
と一体になって形成されたものであり、それらとそれぞ
れ接続されている。
この図は、図１（ｂ）平面図におけるＡ−Ａ’面に沿っ
た断面図である。また、素子分離絶縁膜の表示を省略し
ている。Ｐ型半導体基板１０上に、図示しないゲート酸
化膜を介して、例えばポリシリコンとタングステンシリ
サイドとの２層構成とするポリサイドからなるワード線
（ゲート電極）３１があり、その両側の基板中にはイオ
ン注入によりソース・ドレイン拡散層１１ａ、１１ｂが
形成されている。ポリシリコンからなるビットコンタク
ト３８は２つのメモリセルで共有され、共通のドレイン
とアルミニウムからなるビット線３９とを接続する。そ
れぞれのトランジスタのもう一方の拡散層は強誘電体キ
ャパシタの下部電極３４ｃ、３５ｃとキャパシタコンタ
クト３２、３３を介して接続されている。強誘電体キャ
パシタは、トランジスタを被覆する第１層間絶縁層２１
上に配設されている第１強誘電体キャパシタ３４と、第
１強誘電体キャパシタを被覆する第２層間絶縁層２２上
に配設されている第２強誘電体キャパシタ３６との２層
構成である。第１層間絶縁膜２１と第２層間絶縁膜２２
は例えばそれぞれ酸化シリコンよりなる。第１強誘電体
キャパシタ３４と第２強誘電体キャパシタ３５はどちら
もそれぞれ上部電極３４ａ、３５ａ、強誘電体膜３４
ｂ、３５ｂ、下部電極３４ｃ、３５ｃの３層から構成さ
れている。上部電極３４ａ、３５ａとしては例えばＰｔ
等の導電体を使用でき、下部電極３４ｃ、３５ｃとして
は例えばＰｔ／Ｔｉ積層電極を使用できる。強誘電体膜
３４ｂ、３５ｂに使用される強誘電体としては、ＰＺＴ
やＹ−１を使用できる。また、上部電極３４ａ、３５ａ
は上部電極と同じ素材からなるプレート電極３６、３７
と一体になって形成されたものであり、それらとそれぞ
れ接続されている。
【００１６】本実施形態のキャパシタは、第１強誘電体
キャパシタと第２強誘電体キャパシタの２層構成となっ
ており、それらは第２層間絶縁膜により絶縁されてい
る。ビット線方向に隣接するキャパシタは第１強誘電体
キャパシタと第２強誘電体キャパシタが交互に繰り返さ
れた形態となっている。例えば、メモリセルＭＣ２のキ
ャパシタは第２強誘電体キャパシタを有しており、隣接
するメモリセルＭＣ１およびＭＣ３のキャパシタは第１
強誘電体キャパシタを有する。
キャパシタと第２強誘電体キャパシタの２層構成となっ
ており、それらは第２層間絶縁膜により絶縁されてい
る。ビット線方向に隣接するキャパシタは第１強誘電体
キャパシタと第２強誘電体キャパシタが交互に繰り返さ
れた形態となっている。例えば、メモリセルＭＣ２のキ
ャパシタは第２強誘電体キャパシタを有しており、隣接
するメモリセルＭＣ１およびＭＣ３のキャパシタは第１
強誘電体キャパシタを有する。
【００１７】上述のように、本発明の強誘電体キャパシ
タは絶縁層を挟んだ２層構成とすることで隣接するキャ
パシタ相互で重なり部を持つことができるので個々のキ
ャパシタの占有可能面積を拡張でき、即ち強誘電体膜の
面積を拡大できるので、分極電荷値の増大が可能とな
り、必要な分極電荷値を確保しながら強誘電体キャパシ
タ一つあたりの占有面積を縮小し、メモリの高集積化や
装置の縮小化が可能となる。
タは絶縁層を挟んだ２層構成とすることで隣接するキャ
パシタ相互で重なり部を持つことができるので個々のキ
ャパシタの占有可能面積を拡張でき、即ち強誘電体膜の
面積を拡大できるので、分極電荷値の増大が可能とな
り、必要な分極電荷値を確保しながら強誘電体キャパシ
タ一つあたりの占有面積を縮小し、メモリの高集積化や
装置の縮小化が可能となる。
【００１８】次に図２により本実施形態の半導体記憶装
置の製造方法について説明する。まず、図２（ａ）に至
る過程について説明する。Ｐ型半導体基板１０上に、図
示しない素子分離絶縁膜を形成し、ゲート酸化膜の成膜
の後にワード線（ゲート電極）３１を形成する。その
後、イオン注入によりソース・ドレイン拡散層１１ａ、
１１ｂを形成し、電界効果型トランジスタが完成する。
トランジスタを被覆してＰＳＧあるいはＢＰＳＧを堆積
し、リフローなどで平坦化して第１層間絶縁膜２１を形
成する。
置の製造方法について説明する。まず、図２（ａ）に至
る過程について説明する。Ｐ型半導体基板１０上に、図
示しない素子分離絶縁膜を形成し、ゲート酸化膜の成膜
の後にワード線（ゲート電極）３１を形成する。その
後、イオン注入によりソース・ドレイン拡散層１１ａ、
１１ｂを形成し、電界効果型トランジスタが完成する。
トランジスタを被覆してＰＳＧあるいはＢＰＳＧを堆積
し、リフローなどで平坦化して第１層間絶縁膜２１を形
成する。
【００１９】次に、図２（ｂ）に示すように、レジスト
形成の後異方性エッチングを施すことにより、トランジ
スタのソース拡散層１１ａ一つおきに対してキャパシタ
コンタクト孔を開口し、拡散層の表面を露出させる。開
口したコンタクト孔をポリシリコンの堆積およびエッチ
バックで埋めて、キャパシタコンタクト３２を形成し、
ソース拡散層１１ａと接続する。さらにその上部に、キ
ャパシタの下部電極となるＰｔ／Ｔｉ層と、強誘電体膜
となるＰＺＴ層とを堆積し、キャパシタ電極の形状にコ
の字型にレジストパターニングする。さらにこの上部に
上部電極となるＰｔ層を堆積しパターニングして、上部
電極３４ａとプレート線３６を一体に成形する。これに
より、上部電極３４ａ、強誘電体膜３４ｂおよび下部電
極３４ｃの３層構成からなる第１強誘電体キャパシタ３
４が完成する。第１強誘電体キャパシタを被覆してＰＳ
Ｇ等を堆積し、リフローなどで平坦化して、第２層間絶
縁膜２２を形成し、第１強誘電体キャパシタと次に形成
する第２強誘電体キャパシタとを絶縁する。
形成の後異方性エッチングを施すことにより、トランジ
スタのソース拡散層１１ａ一つおきに対してキャパシタ
コンタクト孔を開口し、拡散層の表面を露出させる。開
口したコンタクト孔をポリシリコンの堆積およびエッチ
バックで埋めて、キャパシタコンタクト３２を形成し、
ソース拡散層１１ａと接続する。さらにその上部に、キ
ャパシタの下部電極となるＰｔ／Ｔｉ層と、強誘電体膜
となるＰＺＴ層とを堆積し、キャパシタ電極の形状にコ
の字型にレジストパターニングする。さらにこの上部に
上部電極となるＰｔ層を堆積しパターニングして、上部
電極３４ａとプレート線３６を一体に成形する。これに
より、上部電極３４ａ、強誘電体膜３４ｂおよび下部電
極３４ｃの３層構成からなる第１強誘電体キャパシタ３
４が完成する。第１強誘電体キャパシタを被覆してＰＳ
Ｇ等を堆積し、リフローなどで平坦化して、第２層間絶
縁膜２２を形成し、第１強誘電体キャパシタと次に形成
する第２強誘電体キャパシタとを絶縁する。
【００２０】次に、図２（ｃ）に示すように、第１強誘
電体キャパシタ３４を形成するのと同様の方法で第２強
誘電体キャパシタ３５とプレート線３７を形成し、その
上部を第３層間絶縁膜２３で被覆する。ただし、第２強
誘電体キャパシタ３５のキャパシタコンタクトは、第１
強誘電体キャパシタに接続しなかった方のトランジスタ
のソース拡散層１１ａに対して、第１層間絶縁膜２１と
第２層間絶縁膜２２を貫通するように開口する。
電体キャパシタ３４を形成するのと同様の方法で第２強
誘電体キャパシタ３５とプレート線３７を形成し、その
上部を第３層間絶縁膜２３で被覆する。ただし、第２強
誘電体キャパシタ３５のキャパシタコンタクトは、第１
強誘電体キャパシタに接続しなかった方のトランジスタ
のソース拡散層１１ａに対して、第１層間絶縁膜２１と
第２層間絶縁膜２２を貫通するように開口する。
【００２１】最後にドレイン拡散層１１ｂに対するビッ
トコンタクトの開口とビットコンタクト孔へのポリシリ
コンプラグの埋設によるビットコンタクト３８の形成、
およびアルミニウムのスパッタリングによるビット線３
９の形成により、図１（ｃ）様の半導体記憶装置が完成
する。
トコンタクトの開口とビットコンタクト孔へのポリシリ
コンプラグの埋設によるビットコンタクト３８の形成、
およびアルミニウムのスパッタリングによるビット線３
９の形成により、図１（ｃ）様の半導体記憶装置が完成
する。
【００２２】本実施形態の半導体装置の製造方法におい
ては、第１強誘電体キャパシタの形成の全面を被覆する
ように第２層間絶縁膜を堆積させている。これにより第
１強誘電体キャパシタと、この後形成する第２強誘電体
キャパシタとの絶縁が確保され、各層のキャパシタが相
互に重なり部を持つことが可能となり、キャパシタの面
積を従来より拡大することが可能となる。この際、上層
の第２強誘電体キャパシタのキャパシタコンタクト
は、、絶縁性を確保するために第１強誘電体キャパシタ
が露出しないように開口する必要がある。また、強誘電
体キャパシタをコの字型に形成しており、ビットコンタ
クトを通すための領域を設けている。この場合、ビット
コンタクトの位置を適当に変更することでコの字型の複
雑な形に成形することを避けることもできる。
ては、第１強誘電体キャパシタの形成の全面を被覆する
ように第２層間絶縁膜を堆積させている。これにより第
１強誘電体キャパシタと、この後形成する第２強誘電体
キャパシタとの絶縁が確保され、各層のキャパシタが相
互に重なり部を持つことが可能となり、キャパシタの面
積を従来より拡大することが可能となる。この際、上層
の第２強誘電体キャパシタのキャパシタコンタクト
は、、絶縁性を確保するために第１強誘電体キャパシタ
が露出しないように開口する必要がある。また、強誘電
体キャパシタをコの字型に形成しており、ビットコンタ
クトを通すための領域を設けている。この場合、ビット
コンタクトの位置を適当に変更することでコの字型の複
雑な形に成形することを避けることもできる。
【００２３】本発明は上記態様に限定されない。例え
ば、本実施形態は１メモリセルが（１Ｔｒ＋１Ｃａｐ）
型で説明したが、（２Ｔｒ＋２Ｃａｐ）型の半導体装置
にも適用できる。また、ビット線方向に第１強誘電体キ
ャパシタ層に形成されたキャパシタ電極と前記第２強誘
電体キャパシタ層に形成されたキャパシタ電極が交互に
繰り返された構造について示したが、ワード線方向に交
互に繰り返す構造でもよく、さらにビット線とワード線
の両方に交互に繰り返す構造としてもよい。本実施形態
においては強誘電体キャパシタを２層構成としている
が、３層以上でもかまわない。また、ビットコンタクト
やキャパシタコンタクトの形成においてポリシリコンを
埋設しているが、タングステンなどの金属を導電体とし
て用いてもよい。また、キャパシタ電極の形状はコの字
型でなくともよい。その他本発明の要旨を逸脱しない範
囲で種々の変更をすることができる。
ば、本実施形態は１メモリセルが（１Ｔｒ＋１Ｃａｐ）
型で説明したが、（２Ｔｒ＋２Ｃａｐ）型の半導体装置
にも適用できる。また、ビット線方向に第１強誘電体キ
ャパシタ層に形成されたキャパシタ電極と前記第２強誘
電体キャパシタ層に形成されたキャパシタ電極が交互に
繰り返された構造について示したが、ワード線方向に交
互に繰り返す構造でもよく、さらにビット線とワード線
の両方に交互に繰り返す構造としてもよい。本実施形態
においては強誘電体キャパシタを２層構成としている
が、３層以上でもかまわない。また、ビットコンタクト
やキャパシタコンタクトの形成においてポリシリコンを
埋設しているが、タングステンなどの金属を導電体とし
て用いてもよい。また、キャパシタ電極の形状はコの字
型でなくともよい。その他本発明の要旨を逸脱しない範
囲で種々の変更をすることができる。
【００２４】
【発明の効果】本発明の半導体記憶装置は、個々のキャ
パシタ電極の面積を拡張でき、即ち強誘電体膜の面積を
拡大できるので分極電荷値を高めることが可能となり、
膜厚の不均一が生じぬよう平坦な下地に対して形成する
必要がある強誘電体キャパシタにおいて、必要な分極電
荷値を確保しながらメモリセル面積を縮小し、メモリの
高集積化や装置の縮小化を可能とすることができる。
パシタ電極の面積を拡張でき、即ち強誘電体膜の面積を
拡大できるので分極電荷値を高めることが可能となり、
膜厚の不均一が生じぬよう平坦な下地に対して形成する
必要がある強誘電体キャパシタにおいて、必要な分極電
荷値を確保しながらメモリセル面積を縮小し、メモリの
高集積化や装置の縮小化を可能とすることができる。
【図１】図１は本発明の半導体記憶装置の一形態を示
し、（ａ）は等価回路図、（ｂ）は平面図、（ｃ）は断
面図である。
し、（ａ）は等価回路図、（ｂ）は平面図、（ｃ）は断
面図である。
【図２】図２は本発明の半導体記憶装置の製造方法の製
造工程を示す断面図であり、（ａ）は第１層間絶縁膜形
成工程まで、（ｂ）は第２層間絶縁膜形成工程まで、
（ｃ）は第３層間絶縁膜形成工程までをそれぞれ示す。
造工程を示す断面図であり、（ａ）は第１層間絶縁膜形
成工程まで、（ｂ）は第２層間絶縁膜形成工程まで、
（ｃ）は第３層間絶縁膜形成工程までをそれぞれ示す。
１０…基板、１１ａ…ソース拡散層、１１ｂ…ドレイン
拡散層、２１…第１層間絶縁膜、２２…第２層間絶縁
膜、２３…第３層間絶縁膜、３１…ワード線（ゲート電
極）、３２、３３…キャパシタコンタクト、３４…第１
強誘電体キャパシタ、３４ａ…上部電極、３４ｂ…強誘
電体膜、３４ｃ…下部電極、３５…第２強誘電体キャパ
シタ、３５ａ…上部電極、３５ｂ…強誘電体膜、３５ｃ
…下部電極、３６、３７…プレート線、３８…ビットコ
ンタクト、３９…ビット線
拡散層、２１…第１層間絶縁膜、２２…第２層間絶縁
膜、２３…第３層間絶縁膜、３１…ワード線（ゲート電
極）、３２、３３…キャパシタコンタクト、３４…第１
強誘電体キャパシタ、３４ａ…上部電極、３４ｂ…強誘
電体膜、３４ｃ…下部電極、３５…第２強誘電体キャパ
シタ、３５ａ…上部電極、３５ｂ…強誘電体膜、３５ｃ
…下部電極、３６、３７…プレート線、３８…ビットコ
ンタクト、３９…ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 21/8242 Ｇ１１Ｃ 11/34 ３５２Ａ 21/8247 29/788 29/792 // Ｇ１１Ｃ 14/00
Claims (2)
- 【請求項１】強誘電体を２つの電極間に有し、両電極へ
の印加電圧に応じた強誘電体の分極の方向によって２値
データを記憶する強誘電体キャパシタと、この強誘電体
キャパシタと接続されたスイッチング用の電界効果型ト
ランジスタとからなるメモリセルを有する半導体記憶装
置において、 互いに絶縁層を介して積層されている２層以上の強誘電
体キャパシタを有し、 これらの強誘電体キャパシタが相互に重なり部を有する
ことを特徴とする半導体記憶装置。 - 【請求項２】互いに隣接するトランジスタが異なる層の
強誘電体キャパシタと接続されている請求項１記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23452096A JP3646423B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23452096A JP3646423B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079473A true JPH1079473A (ja) | 1998-03-24 |
| JP3646423B2 JP3646423B2 (ja) | 2005-05-11 |
Family
ID=16972319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23452096A Expired - Fee Related JP3646423B2 (ja) | 1996-09-04 | 1996-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3646423B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| KR100803642B1 (ko) * | 2000-05-26 | 2008-02-19 | 소니 가부시끼 가이샤 | 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법 |
| CN114974895A (zh) * | 2022-06-30 | 2022-08-30 | 天津市哈德布莱特科技发展有限公司 | 一种基于mlcc与slc的多层陶瓷二进制电容及电容调节方法 |
-
1996
- 1996-09-04 JP JP23452096A patent/JP3646423B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| KR100803642B1 (ko) * | 2000-05-26 | 2008-02-19 | 소니 가부시끼 가이샤 | 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법 |
| CN114974895A (zh) * | 2022-06-30 | 2022-08-30 | 天津市哈德布莱特科技发展有限公司 | 一种基于mlcc与slc的多层陶瓷二进制电容及电容调节方法 |
| CN114974895B (zh) * | 2022-06-30 | 2024-01-23 | 天津市哈德布莱特科技发展有限公司 | 一种基于mlcc与slc的多层陶瓷二进制电容及电容调节方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3646423B2 (ja) | 2005-05-11 |
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