JPH1078886A - テスト装置 - Google Patents
テスト装置Info
- Publication number
- JPH1078886A JPH1078886A JP8233371A JP23337196A JPH1078886A JP H1078886 A JPH1078886 A JP H1078886A JP 8233371 A JP8233371 A JP 8233371A JP 23337196 A JP23337196 A JP 23337196A JP H1078886 A JPH1078886 A JP H1078886A
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- JP
- Japan
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- instruction
- data
- unit
- control signal
- input
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 従来のテスト装置では、複数のサイクルを必
要とする命令をテストする場合、そのサイクルごとにシ
リアルデータを供給しなければならず、テスト時のタイ
ミングが通常動作時のタイミングと一致しないという問
題があった。 【解決手段】 命令解読部1で、シフトレジスタ3は外
部からの任意データの入力をシリアルデータとして入力
かつ保持をする。テスト制御信号生成部4は命令実行に
必要なステート数分の前記シフトレジスタ3による外部
からのシリアルデータを保持することができ、命令実行
のタイミングに合わせて出力する。セレクタ5は、前記
命令解読部1の複数本数の出力信号と前記ステート回路
4に保持されたステート数分の外部からの入力信号とを
選択する。この構成により通常動作時のタイミングと同
じタイミングで複数ステートにわたる命令のテストを行
なうことができるという有利な効果が得られる。
要とする命令をテストする場合、そのサイクルごとにシ
リアルデータを供給しなければならず、テスト時のタイ
ミングが通常動作時のタイミングと一致しないという問
題があった。 【解決手段】 命令解読部1で、シフトレジスタ3は外
部からの任意データの入力をシリアルデータとして入力
かつ保持をする。テスト制御信号生成部4は命令実行に
必要なステート数分の前記シフトレジスタ3による外部
からのシリアルデータを保持することができ、命令実行
のタイミングに合わせて出力する。セレクタ5は、前記
命令解読部1の複数本数の出力信号と前記ステート回路
4に保持されたステート数分の外部からの入力信号とを
選択する。この構成により通常動作時のタイミングと同
じタイミングで複数ステートにわたる命令のテストを行
なうことができるという有利な効果が得られる。
Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タあるいはマイクロプロセッサの内部回路のテストを行
なうことができるテスト装置に関する。
タあるいはマイクロプロセッサの内部回路のテストを行
なうことができるテスト装置に関する。
【0002】
【従来の技術】従来より、マイクロコンピュータやマイ
クロプロセッサの内部回路の検査では、命令解読部の生
成する制御信号の代わりに外部より制御信号に相当する
シリアルデータを入力しテストする手法が用いられてき
た。
クロプロセッサの内部回路の検査では、命令解読部の生
成する制御信号の代わりに外部より制御信号に相当する
シリアルデータを入力しテストする手法が用いられてき
た。
【0003】内部のある回路のテストを行う場合、その
テスト箇所に任意の制御信号を入力する必要があるが、
ある特殊な条件でしか発生しない制御信号がある場合な
どには命令設定が複雑になる。そこで命令解読部の出力
と並列にシフトレジスタを設け、外部より制御信号に相
当するシリアルデータを伝搬させてテスト回路に任意の
制御信号を設定する。パラレルではなくシリアルにデー
タを伝搬させることで、外部から内部への信号幅を軽減
し集積回路の規模の増大を防いでいた。
テスト箇所に任意の制御信号を入力する必要があるが、
ある特殊な条件でしか発生しない制御信号がある場合な
どには命令設定が複雑になる。そこで命令解読部の出力
と並列にシフトレジスタを設け、外部より制御信号に相
当するシリアルデータを伝搬させてテスト回路に任意の
制御信号を設定する。パラレルではなくシリアルにデー
タを伝搬させることで、外部から内部への信号幅を軽減
し集積回路の規模の増大を防いでいた。
【0004】以下に命令解読部と並列に、外部よりシリ
アルデータを入力、保持できるシフトレジスタを設けた
従来例について説明する。
アルデータを入力、保持できるシフトレジスタを設けた
従来例について説明する。
【0005】図2は命令解読部と並列に、外部よりシリ
アルデータを入力、保持できるシフトレジスタを設けた
従来のテスト装置の代表的な構成を示すブロック図であ
る。また、図3は命令解読部の動作を示すタイミング図
である。
アルデータを入力、保持できるシフトレジスタを設けた
従来のテスト装置の代表的な構成を示すブロック図であ
る。また、図3は命令解読部の動作を示すタイミング図
である。
【0006】図2の複数本数の出力信号を有する命令解
読部11に設けられたテスト装置12においてシフトレ
ジスタ13は、外部からの任意データの入力をシリアル
データとして入力かつ保持する。選択回路14は前記命
令解読部11の複数本数の出力信号と前記シフトレジス
タ13に保持された外部からの入力信号のいずれか一方
を選択する。
読部11に設けられたテスト装置12においてシフトレ
ジスタ13は、外部からの任意データの入力をシリアル
データとして入力かつ保持する。選択回路14は前記命
令解読部11の複数本数の出力信号と前記シフトレジス
タ13に保持された外部からの入力信号のいずれか一方
を選択する。
【0007】以上のように構成された従来の命令解読部
と並列に、外部よりシリアルデータを入力、保持できる
シフトレジスタを設けたテスト装置の動作を説明する。
と並列に、外部よりシリアルデータを入力、保持できる
シフトレジスタを設けたテスト装置の動作を説明する。
【0008】命令解読部11は命令(図示せず)を解読
し内部回路の制御信号を生成する。通常、命令解読部1
1は一命令を解読実行するのに複数サイクルにわたり制
御信号を生成する(以下、この1サイクルをステートと
もいう。)。図3に示すように、命令解読部11は命令
を解読すると、複数のサイクルにわたり、各ブロックを
制御するための制御信号を生成する。
し内部回路の制御信号を生成する。通常、命令解読部1
1は一命令を解読実行するのに複数サイクルにわたり制
御信号を生成する(以下、この1サイクルをステートと
もいう。)。図3に示すように、命令解読部11は命令
を解読すると、複数のサイクルにわたり、各ブロックを
制御するための制御信号を生成する。
【0009】通常の命令実行時には選択回路14は命令
解読部11が命令(図示せず)を解読し生成する制御信
号を選択し、内部回路に前記制御信号を供給する。テス
トモード時には選択回路14は命令解読部11が生成す
る制御信号に相当する外部入力されたシフトレジスタ1
3の保持する値を選択し、内部回路に制御信号として供
給する。
解読部11が命令(図示せず)を解読し生成する制御信
号を選択し、内部回路に前記制御信号を供給する。テス
トモード時には選択回路14は命令解読部11が生成す
る制御信号に相当する外部入力されたシフトレジスタ1
3の保持する値を選択し、内部回路に制御信号として供
給する。
【0010】このように、命令解読部と並列に、外部よ
りシリアルデータを入力、保持できるシフトレジスタを
設けることにより、最小限の回路で任意の制御信号を供
給しテストを容易化できるばかりでなく、命令解読部に
問題がある場合や、命令を追加する場合にも効果を発揮
する。
りシリアルデータを入力、保持できるシフトレジスタを
設けることにより、最小限の回路で任意の制御信号を供
給しテストを容易化できるばかりでなく、命令解読部に
問題がある場合や、命令を追加する場合にも効果を発揮
する。
【0011】
【発明が解決しようとする課題】上記のような従来のテ
スト装置では、命令実行に複数のサイクルを必要とする
命令をテストする場合、そのサイクルごとにシリアルデ
ータを外部より供給しなければならない。しかしながら
シリアルデータの供給は、通常動作時の命令解読部11
の制御信号発生タイミングに比べて非常に大きな時間を
要する。このため、テスト時のタイミングが通常動作時
のタイミングと一致しないという問題があった。
スト装置では、命令実行に複数のサイクルを必要とする
命令をテストする場合、そのサイクルごとにシリアルデ
ータを外部より供給しなければならない。しかしながら
シリアルデータの供給は、通常動作時の命令解読部11
の制御信号発生タイミングに比べて非常に大きな時間を
要する。このため、テスト時のタイミングが通常動作時
のタイミングと一致しないという問題があった。
【0012】本発明は通常動作時のタイミングと同じタ
イミングで複数サイクルにわたる命令のテストを行なう
ことができるテスト装置を提供することを目的としてい
る。
イミングで複数サイクルにわたる命令のテストを行なう
ことができるテスト装置を提供することを目的としてい
る。
【0013】
【課題を解決するための手段】この課題を解決するため
に、請求項1に記載の本発明は、複数本数の出力信号を
有する命令解読部1に、外部からの任意データの入力を
シリアルデータとして入力かつ保持をする第1の手段3
と、前記命令解読部の複数本数の出力信号と前記第1の
手段の保持された外部からの入力信号を選択する第2の
手段6と、前記選択された複数の信号を一時的に保持す
る第3の手段4を備え、前記第3の手段4は命令実行に
必要なサイクル数分の前記第1の手段による外部からの
シリアルデータを保持することが可能で、かつ命令実行
に必要なタイミングで前記第3の手段の保持信号を命令
実行の制御信号として出力する手段を備え、通常の前記
命令解読部からの出力信号での命令実行と外部からの任
意データによる命令実行を選択できるように構成したも
のである。
に、請求項1に記載の本発明は、複数本数の出力信号を
有する命令解読部1に、外部からの任意データの入力を
シリアルデータとして入力かつ保持をする第1の手段3
と、前記命令解読部の複数本数の出力信号と前記第1の
手段の保持された外部からの入力信号を選択する第2の
手段6と、前記選択された複数の信号を一時的に保持す
る第3の手段4を備え、前記第3の手段4は命令実行に
必要なサイクル数分の前記第1の手段による外部からの
シリアルデータを保持することが可能で、かつ命令実行
に必要なタイミングで前記第3の手段の保持信号を命令
実行の制御信号として出力する手段を備え、通常の前記
命令解読部からの出力信号での命令実行と外部からの任
意データによる命令実行を選択できるように構成したも
のである。
【0014】この発明によれば、複数サイクルにわたる
制御信号が前記第3の手段に保持された後、通常動作時
と同じタイミングで内部回路に供給することができるの
で、通常動作時のタイミングと同じタイミングで複数サ
イクルにわたる命令のテストを行なうことができる。
制御信号が前記第3の手段に保持された後、通常動作時
と同じタイミングで内部回路に供給することができるの
で、通常動作時のタイミングと同じタイミングで複数サ
イクルにわたる命令のテストを行なうことができる。
【0015】請求項2に記載の本発明は、マイクロコン
ピュータ又はマイクロプロセッサにおける命令解読部に
より生成される制御信号の何れかに対応するデータを、
シリアルで入力する入力部と、1周期が1ステートに相
当するクロックを生成するクロック生成部と、前記入力
部により入力されたデータを保持し、前記クロック生成
部により生成されたクロックに従って、その保持してい
るデータを、前記ステート単位で出力するデータ保持部
と、テストモード時には、前記データ保持部から出力さ
れるデータを入力し、そのテストモード時以外には、前
記命令解読部により生成される制御信号を入力する選択
部とを備え、前記選択部の出力は、前記命令解読部によ
り生成される制御信号が送られるべき前記マイクロコン
ピュータ又はマイクロプロセッサの内部回路に接続さ
れ、前記データ保持部は、複数の前記ステート分のデー
タを保持することができることを特徴とするテスト装置
である。
ピュータ又はマイクロプロセッサにおける命令解読部に
より生成される制御信号の何れかに対応するデータを、
シリアルで入力する入力部と、1周期が1ステートに相
当するクロックを生成するクロック生成部と、前記入力
部により入力されたデータを保持し、前記クロック生成
部により生成されたクロックに従って、その保持してい
るデータを、前記ステート単位で出力するデータ保持部
と、テストモード時には、前記データ保持部から出力さ
れるデータを入力し、そのテストモード時以外には、前
記命令解読部により生成される制御信号を入力する選択
部とを備え、前記選択部の出力は、前記命令解読部によ
り生成される制御信号が送られるべき前記マイクロコン
ピュータ又はマイクロプロセッサの内部回路に接続さ
れ、前記データ保持部は、複数の前記ステート分のデー
タを保持することができることを特徴とするテスト装置
である。
【0016】なお、前記入力部は、1つのシフトレジス
タであり、前記データ保持部は、前記1つのシフトレジ
スタ及び複数のラッチであるとしてもよい。
タであり、前記データ保持部は、前記1つのシフトレジ
スタ及び複数のラッチであるとしてもよい。
【0017】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1を用いて説明する。
て、図1を用いて説明する。
【0018】図1は本発明のテスト装置の構成を示し、
図1において命令解読部1の出力側とその出力制御信号
が送られるべき内部回路(図示省略)との間に設けられ
たテスト装置2は、シフトレジスタ3と、選択回路5
と、ラッチ6〜9と、クロック生成回路10とを備えて
いる。またラッチ6〜9と、クロック生成回路10は命
令実行に必要なステート数分のデータを保持し、命令実
行に必要なタイミングで出力するテスト信号生成部4を
構成している。
図1において命令解読部1の出力側とその出力制御信号
が送られるべき内部回路(図示省略)との間に設けられ
たテスト装置2は、シフトレジスタ3と、選択回路5
と、ラッチ6〜9と、クロック生成回路10とを備えて
いる。またラッチ6〜9と、クロック生成回路10は命
令実行に必要なステート数分のデータを保持し、命令実
行に必要なタイミングで出力するテスト信号生成部4を
構成している。
【0019】以上のように構成された本実施の形態のテ
スト装置2の動作について説明する。
スト装置2の動作について説明する。
【0020】通常の命令実行時には選択回路5は命令解
読部1の出力信号を選択し、内部回路に命令解読部1の
生成する内部回路制御信号を供給する。
読部1の出力信号を選択し、内部回路に命令解読部1の
生成する内部回路制御信号を供給する。
【0021】テストモード時には選択回路5は、テスト
信号生成部4より出力される内部回路制御信号を選択
し、内部回路に制御信号を供給する。
信号生成部4より出力される内部回路制御信号を選択
し、内部回路に制御信号を供給する。
【0022】シフトレジスタ3は、外部から入力される
命令解読部1の生成する制御信号に相当する任意データ
をシリアルデータとして入力かつ保持する。テスト信号
生成部4は命令実行に必要なステート数分のシフトレジ
スタ3に入力されたシリアルデータを保持し、命令実行
のタイミングに応じて保持した信号を出力する。
命令解読部1の生成する制御信号に相当する任意データ
をシリアルデータとして入力かつ保持する。テスト信号
生成部4は命令実行に必要なステート数分のシフトレジ
スタ3に入力されたシリアルデータを保持し、命令実行
のタイミングに応じて保持した信号を出力する。
【0023】テスト設定において、シフトレジスタ1回
分のデータのみを用い、1サイクルの動作を確認する場
合、命令クロック生成回路10は全てのラッチ6、7、
8、9にラッチ信号を同時タイミングで供給し、シフト
レジスタ3に保持されたシリアルデータはそのままテス
ト信号生成部4から出力される。
分のデータのみを用い、1サイクルの動作を確認する場
合、命令クロック生成回路10は全てのラッチ6、7、
8、9にラッチ信号を同時タイミングで供給し、シフト
レジスタ3に保持されたシリアルデータはそのままテス
ト信号生成部4から出力される。
【0024】次に、テスト設定において、シフトレジス
タ複数回分のデータを用い、命令実行が複数サイクルの
動作を確認する場合を説明する。複数サイクルの実行例
として、命令実行が3サイクルにわたる場合の動作を図
4、図5を用いて説明する。
タ複数回分のデータを用い、命令実行が複数サイクルの
動作を確認する場合を説明する。複数サイクルの実行例
として、命令実行が3サイクルにわたる場合の動作を図
4、図5を用いて説明する。
【0025】図4は3サイクル命令実行時に3サイクル
分のシリアルデータが入力されるまでの、タイミング発
生回路の動作を示している。また、図5は3サイクル分
のシリアルデータが入力されてから、実際にタイミング
発生回路が制御信号を出力するときの動作を示してい
る。
分のシリアルデータが入力されるまでの、タイミング発
生回路の動作を示している。また、図5は3サイクル分
のシリアルデータが入力されてから、実際にタイミング
発生回路が制御信号を出力するときの動作を示してい
る。
【0026】まず、第1サイクルに必要なシリアルデー
タ(制御信号1)がシフトレジスタ3に入力された時点
でクロック生成回路10は全てのラッチ6、7、8、9
にラッチ信号を供給し、ラッチ6、7、8、9には制御
信号1が入力かつ保持される。次に第2サイクルに必要
なシリアルデータ(制御信号2)がシフトレジスタ3に
入力された時点でクロック生成回路は最後の2段のラッ
チ6、7を除く全てのラッチ8、9にラッチ信号を供給
する。最後に第3サイクルに必要なシリアルデータ(制
御信号3)がシフトレジスタ3に入力された時点ではラ
ッチ6、7、8、9のいずれにもラッチ信号を供給しな
い。その結果、ラッチ6、7には制御信号1が、ラッチ
8、9には制御信号2が、シフトレジスタ3には制御信
号3が保持されることとなる。
タ(制御信号1)がシフトレジスタ3に入力された時点
でクロック生成回路10は全てのラッチ6、7、8、9
にラッチ信号を供給し、ラッチ6、7、8、9には制御
信号1が入力かつ保持される。次に第2サイクルに必要
なシリアルデータ(制御信号2)がシフトレジスタ3に
入力された時点でクロック生成回路は最後の2段のラッ
チ6、7を除く全てのラッチ8、9にラッチ信号を供給
する。最後に第3サイクルに必要なシリアルデータ(制
御信号3)がシフトレジスタ3に入力された時点ではラ
ッチ6、7、8、9のいずれにもラッチ信号を供給しな
い。その結果、ラッチ6、7には制御信号1が、ラッチ
8、9には制御信号2が、シフトレジスタ3には制御信
号3が保持されることとなる。
【0027】このように3つのサイクルに相当するシリ
アルデータが保持された時点でクロック生成回路10は
命令実行のタイミングと同じクロックT1をラッチ6、
8に、またT1の逆相クロックT2をラッチ7、9に供
給する。その結果、ラッチ6の出力は、図3に示した命
令解読部1が生成する制御信号と同じタイミングで制御
信号を出力することとなる。
アルデータが保持された時点でクロック生成回路10は
命令実行のタイミングと同じクロックT1をラッチ6、
8に、またT1の逆相クロックT2をラッチ7、9に供
給する。その結果、ラッチ6の出力は、図3に示した命
令解読部1が生成する制御信号と同じタイミングで制御
信号を出力することとなる。
【0028】同様に命令実行に必要なサイクル数が4以
上の場合もラッチの段数を追加することで命令解読部1
が生成する制御信号と同じタイミングで制御信号を出力
することができる。
上の場合もラッチの段数を追加することで命令解読部1
が生成する制御信号と同じタイミングで制御信号を出力
することができる。
【0029】以上のとおり、本実施例によれば、通常動
作時のタイミングと同じタイミングで複数サイクルにわ
たる命令のテストを行なうことができる。
作時のタイミングと同じタイミングで複数サイクルにわ
たる命令のテストを行なうことができる。
【0030】
【発明の効果】以上のように本発明によれば、内部動作
の検査の際に必要な、内部回路の状態設定が容易に実現
でき、また通常動作時のタイミングと同じタイミングで
複数ステートにわたる命令のテストを行なうことができ
るテスト装置を提供することができる。
の検査の際に必要な、内部回路の状態設定が容易に実現
でき、また通常動作時のタイミングと同じタイミングで
複数ステートにわたる命令のテストを行なうことができ
るテスト装置を提供することができる。
【図1】本発明の実施の形態のテスト装置の構成を示し
た図
た図
【図2】従来のテスト装置の構成を示した図
【図3】命令解読部の動作を示した図
【図4】本実施の形態のテスト装置のテスト信号生成部
の動作を示した図
の動作を示した図
【図5】本実施の形態のテスト装置のテスト信号生成部
の動作を示した図
の動作を示した図
1、11 命令解読部 2、12 テスト装置 3、13 シフトレジスタ 4 テスト信号生成部 5、14 選択回路 6、7、8、9 ラッチ 10 クロック生成回路
Claims (3)
- 【請求項1】 マイクロコンピュータあるいはマイクロ
プロセッサにおける複数本数の出力信号を有する命令解
読部と並列に、外部からの任意データの入力をシリアル
データとして入力かつ保持をする第1の手段と、 前記命令解読部の複数本数の出力信号と前記第1の手段
の保持された外部からの入力信号のどちらか一方を選択
する第2の手段と、 命令実行に必要なステート数分の前記第1の手段による
外部からのシリアルデータを保持することが可能な第3
の手段とを備え、 前記第3の手段は、命令実行に必要なタイミングで前記
第3の手段の保持信号を命令実行の制御信号として出力
する手段を有し、 前記命令解読部からの通常の出力信号での命令実行と外
部からの任意データによる命令実行のどちらか一方を選
択できることを特徴とするテスト装置。 - 【請求項2】 マイクロコンピュータ又はマイクロプロ
セッサにおける命令解読部により生成される制御信号の
何れかに対応するデータを、シリアルで入力する入力部
と、 1周期が1ステートに相当するクロックを生成するクロ
ック生成部と、 前記入力部により入力されたデータを保持し、前記クロ
ック生成部により生成されたクロックに従って、その保
持しているデータを、前記ステート単位で出力するデー
タ保持部と、 テストモード時には、前記データ保持部から出力される
データを入力し、そのテストモード時以外には、前記命
令解読部により生成される制御信号を入力する選択部と
を備え、 前記選択部の出力は、前記命令解読部により生成される
制御信号が送られるべき前記マイクロコンピュータ又は
マイクロプロセッサの内部回路に接続され、 前記データ保持部は、複数の前記ステート分のデータを
保持することができることを特徴とするテスト装置。 - 【請求項3】 前記入力部は、1つのシフトレジスタで
あり、前記データ保持部は、前記1つのシフトレジスタ
及び複数のラッチであることを特徴とする請求項2に記
載のテスト装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8233371A JPH1078886A (ja) | 1996-09-03 | 1996-09-03 | テスト装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8233371A JPH1078886A (ja) | 1996-09-03 | 1996-09-03 | テスト装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1078886A true JPH1078886A (ja) | 1998-03-24 |
Family
ID=16954081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8233371A Pending JPH1078886A (ja) | 1996-09-03 | 1996-09-03 | テスト装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1078886A (ja) |
-
1996
- 1996-09-03 JP JP8233371A patent/JPH1078886A/ja active Pending
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