JPH1065543A - Digital/analog converting method and digital/analog converter - Google Patents
Digital/analog converting method and digital/analog converterInfo
- Publication number
- JPH1065543A JPH1065543A JP21470696A JP21470696A JPH1065543A JP H1065543 A JPH1065543 A JP H1065543A JP 21470696 A JP21470696 A JP 21470696A JP 21470696 A JP21470696 A JP 21470696A JP H1065543 A JPH1065543 A JP H1065543A
- Authority
- JP
- Japan
- Prior art keywords
- conversion
- unit
- digital
- dac
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、デジタル・アナロ
グ変換方法および変換器に係わり、特に、ユニットDA
Cの利得を決定している容量比のミスマッチによる影響
を抑え、高精度のデジタル・アナログ変換手段を提供す
る技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital-to-analog conversion method and a converter, and more particularly, to a unit DA.
The present invention relates to a technique for suppressing the influence of the mismatch of the capacitance ratio that determines the gain of C and providing high-accuracy digital-to-analog conversion means.
【0002】[0002]
【従来の技術】従来から、16ビット程度の精度を有す
る高精度デジタル・アナログ変換器(以下、適宜単に
「DAC」と記す)を実現するための様々な方式が提案
されており、そのうちの多くのものは実用化されてい
る。2. Description of the Related Art Hitherto, various methods have been proposed for realizing a high-precision digital-to-analog converter (hereinafter, simply referred to as "DAC" as appropriate) having an accuracy of about 16 bits. Has been put to practical use.
【0003】実用化されたDACの内で、CMOSプロ
セスを用いて同一半導体基板上に集積化して製造したD
ACとしては、ΔΣ変調方式を採用して製造した、いわ
ゆる1ビット方式と称されるDACが代表的である。し
かし、ΔΣ変調方式を採用して製造したDACは、オー
バーサンプリングをせずには使用できないため、必ずイ
ンターポレーションを行うためのデジタルフィルタを、
DACの前段に配置しなければならない。よって、DA
Cの前段に配置したデジタルフィルタ、および、ΔΣ変
調器の周波数特性の影響を受けてしまい、デジタルコー
ドが入力されても、これに対する出力が入力コードに1
対1に対応せず、また、デジタルコードの入力から出力
まで大きな遅延が発生してしまう。このような欠点を持
たずに、高い精度を有するDACとして現在提案されて
いるDACは、レーザトリミング等のトリミング処理を
行って製造するか、あるいは、何らかのキャリブレーシ
ョンを必要とするのが実情である。[0003] Among the DACs that have been put into practical use, D is manufactured by being integrated on the same semiconductor substrate using a CMOS process.
A typical example of the AC is a so-called 1-bit DAC manufactured using a ΔΣ modulation method. However, since a DAC manufactured by adopting the ΔΣ modulation method cannot be used without oversampling, a digital filter for performing interpolation must be used.
It must be placed before the DAC. Therefore, DA
Even if a digital code is input due to the influence of the frequency characteristics of the digital filter and the ΔΣ modulator arranged in the preceding stage of C, the output corresponding to the digital code is 1
It does not correspond to one-to-one, and a large delay occurs from input to output of the digital code. A DAC currently proposed as a DAC having high accuracy without such a drawback is actually manufactured by performing a trimming process such as laser trimming or requires some calibration. .
【0004】また、10ビット程度の精度でよければ、
上述したようなトリミングやキャリブレーションを必要
とせず、CMOSプロセスを用いて同一半導体基板上に
集積が可能なDACが、各種提案されている。そのうち
の一つとして、スイッチト・キャパシタ回路を用いた
「アルゴリズミックDAC」が良く知られている。[0004] If an accuracy of about 10 bits is sufficient,
Various DACs that do not require trimming and calibration as described above and can be integrated on the same semiconductor substrate using a CMOS process have been proposed. As one of them, an “algorithmic DAC” using a switched capacitor circuit is well known.
【0005】このDACで行うデジタル・アナログ変換
(以下、適宜単に「DA変換」と記す)方式は、次に示
す(1)式を、スイッチト・キャパシタ回路を用いて実
現したものである。The digital-to-analog conversion (hereinafter simply referred to as “DA conversion” as appropriate) performed by the DAC is realized by using the following equation (1) using a switched capacitor circuit.
【0006】[0006]
【数1】 (Equation 1)
【0007】ここでV(x)は、変換対象となるデジタ
ルコードを構成する、夫々のビットの値により定まる値
をとる関数であり、ユニポーラコードの場合、「X=1
の時、V(x)=VREFP」、「X=0の時、V(x)=
VREFN」の2値となる。Here, V (x) is a function that takes a value determined by the value of each bit constituting a digital code to be converted. In the case of a unipolar code, “X = 1”
, V (x) = VREFP ”,“ When X = 0, V (x) =
VREFN ”.
【0008】なお、最上位ビット、最下位ビットを夫
々、「MSB」、「LSB」としている。また、バイポ
ーラコード、特に、「Sign+Magnitude コード」であれ
ば、「MSB=0」でX=1の時、V(x)=VREFP、
X=0の時、V(x)=0となり、また、「MSB=
1」でX=1の時、V(x)=VREFN、X=0の時、V
(x)=0となり、結局、V(x)は「VREFP」、
「0」、「VREFN」の3値となる。なお、このときVRE
FPとVREFNとの間には「VREFP=−VREFN」なる関係が
ある。Note that the most significant bit and the least significant bit are "MSB" and "LSB", respectively. In the case of a bipolar code, especially “Sign + Magnitude code”, when “MSB = 0” and X = 1, V (x) = VREFP,
When X = 0, V (x) = 0, and “MSB =
1 ”, when X = 1, V (x) = VREFN, and when X = 0, V (x) = VREFN
(X) = 0, and eventually, V (x) becomes “VREFP”,
There are three values, "0" and "VREFN". At this time, VRE
There is a relationship "VREFP = -VREFN" between FP and VREFN.
【0009】さて、(1)式で示されるようなDA変換
を実現する回路としては、「サイクッリック方式」、
「パイプライン方式」あるいは、それらを組み合わせた
ものが存在する。そこで、図6に、サイクッリック方式
アルゴリズミックDACの構成図を示し、図7にパイプ
ライン方式アルゴリズミックDACの構成図を示し、夫
々の動作タイミング図を図8、9に示し、これらの図面
を参照しながら、以下に「サイクッリック方式」、「パ
イプライン方式」の動作原理について説明する。As a circuit for realizing the DA conversion as shown by the equation (1), a "cyclic click system",
There is a “pipeline method” or a combination of them. Therefore, FIG. 6 shows a configuration diagram of a cyclic algorithmic DAC, FIG. 7 shows a configuration diagram of a pipelined algorithmic DAC, and FIGS. 8 and 9 show respective operation timing diagrams. The operating principle of the “cyclic method” and the “pipeline method” will be described below with reference to FIG.
【0010】なお、以下の説明において、全てのアナロ
グスイッチは、制御信号が「H(ハイレベル)」の時に
オン状態となり、「L(ローレベル)」の時にオフ状態
になるものとする。また、DACを構成するオペアンプ
の利得は、十分大きいものと仮定する。 (1)サイクリック方式アリゴリズミックDAC 図6、図8を参照して、DACの動作を説明する。In the following description, all analog switches are turned on when the control signal is "H (high level)" and turned off when the control signal is "L (low level)". It is also assumed that the gain of the operational amplifier constituting the DAC is sufficiently large. (1) Cyclic Algorithmic DAC The operation of the DAC will be described with reference to FIGS.
【0011】図6に示すサイクリック方式アリゴリズミ
ックDACは、与えられたデジタル信号を電圧(V1 )
に変換するユニットDAC1と、ユニットDAC1の出
力をサンプルホールドするサンプルホールド回路2と、
サンプルホールド回路2の出力をサンプルホールドする
サンプルホールド回路3と、アナログスイッチをオン・
オフする複数種類のクロック信号を生成するクロック生
成回路60とを有する。さらに、ユニットDAC1は、
オペアンプ61の反転端子に接続された2つの容量素子
C1 、C2 と、アナログスイッチ62、63、64、6
5、66、67、68とを備えている。アナログスイッ
チ62、65、66は、クロックφ1 によって、また、
アナログスイッチ63、64は、クロックφ2 によって
制御されて、オン・オフする。アナログスイッチ67
は、入力端子(VIN)に接続され、クロックφinitによ
って接地点との接続状態が制御され、また、アナログス
イッチ68は、クロックφconvによって制御されてい
る。なお、アナログスイッチ65に接続される入力端子
に、デジタル信号VDIN が入力される。The cyclic algorithmic DAC shown in FIG. 6 converts a given digital signal into a voltage (V 1 ).
And a sample and hold circuit 2 for sampling and holding the output of the unit DAC1,
The sample and hold circuit 3 that samples and holds the output of the sample and hold circuit 2 and the analog switch are turned on.
A clock generation circuit 60 that generates a plurality of types of clock signals to be turned off. Further, the unit DAC1
Two capacitance elements C 1 and C 2 connected to the inverting terminal of the operational amplifier 61 and analog switches 62, 63, 64 and 6
5, 66, 67, and 68. The analog switches 62, 65 and 66 are controlled by the clock φ 1
The analog switches 63 and 64 are controlled by the clock φ 2 to turn on and off. Analog switch 67
Is connected to an input terminal (V IN ), the connection state with the ground point is controlled by a clock φ init , and the analog switch 68 is controlled by a clock φ conv . Note that a digital signal V DIN is input to an input terminal connected to the analog switch 65.
【0012】サンプルホールド回路2は、オペアンプ7
0の反転端子に接続された容量素子CS1と、アナログス
イッチ69、71、72とを備えており、アナログスイ
ッチ71は、クロックφ1 によってオン・オフ制御さ
れ、また、アナログスイッチ69、72は、クロックφ
1 φ2 によってオン・オフ制御され、本回路はユニット
DAC1の出力V1 をサンプルホールドして、V2 とし
て出力する。さらに、サンプルホールド回路3は、負帰
還接続されたオペアンプ75の非反転端子に接続された
容量素子CS3と、アナログスイッチ76とを備えてお
り、アナログスイッチ76は、クロックφsampよってオ
ン・オフ制御され、本回路はサンプルホールド回路2の
出力V2 をサンプルホールドして、VOUT として出力す
る。The sample hold circuit 2 includes an operational amplifier 7
0 inverting the capacitor C S1, which is connected to the terminal of, and an analog switch 69,71, 72, the analog switch 71 is turned on and off controlled by the clock phi 1, The analog switches 69 and 72 are , Clock φ
It is turned on and off by 1 phi 2, the circuit to sample and hold the output V 1 of the unit DAC1, and outputs it as V 2. Moreover, the sample hold circuit 3, a capacitor C S3 connected to the non-inverting terminal of the operational amplifier 75 which is negative feedback-connected, comprises an analog switch 76, the analog switch 76, clock phi samp Therefore on-off is controlled, the circuit output V 2 of the sample and hold circuit 2 samples and holds, and outputs it as V OUT.
【0013】また、クロックφ1 、φ2 、φsampのタイ
ミングチャートは、図8のように示され、φ1 とφ2 が
交互にレベル変化すると共に、時間間隔T毎にφsampが
所定時間「(1/4)・T」だけハイレベルになる。な
お、φinitは、初期時にのみハイレベルとなるように供
給される。A timing chart of the clocks φ 1 , φ 2 , φ samp is shown in FIG. 8. Φ 1 and φ 2 alternately change in level, and φ samp changes for a predetermined time every time interval T. Only ((1/4) .T) becomes high level. Note that φ init is supplied to be at a high level only at the initial stage .
【0014】まず、ユニットDAC1の動作について説
明する。「φ1 =H、φ2 =L」のサンプル期間では、
アナログスイッチ62、65、66のみがオン状態にな
るため、オペアンプ61は、ボルテージ・フロアとな
り、オペアンプ61の反転入力端子の電圧は、オペアン
プ61の入力換算オフセット電圧VOFF と等しくなる。
また、アナログスイッチ65、66がオンしているので
容量素子C1 、C2 の入力側の電圧は夫々、VIN、V
DIN となる。よって、容量素子C1 、C2 に蓄えられる
電荷Q1 、Q2 は、それぞれ、以下のようになる。First, the operation of the unit DAC1 will be described. In the sample period of “φ 1 = H, φ 2 = L”,
Since only the analog switches 62, 65, and 66 are turned on, the operational amplifier 61 has a voltage floor, and the voltage of the inverting input terminal of the operational amplifier 61 becomes equal to the input-referred offset voltage V OFF of the operational amplifier 61.
Further, since the analog switches 65 and 66 are on, the voltages on the input side of the capacitance elements C 1 and C 2 are V IN and V
It becomes DIN . Therefore, the electric charges Q 1 and Q 2 stored in the capacitance elements C 1 and C 2 are as follows, respectively.
【0015】Q1 =C1 ・(VIN−VOFF )、Q2 =C
2 ・(VDIN −VOFF )。 次に、「φ1 =L、φ2 =H」のホールド期間では、ア
ナログスイッチ63、64のみがオン状態になり、電荷
Q1 、Q2 は保存されるので、電荷保存則より次式が成
立する。 (C1 +C2 )・(V1 −VOFF )=C1 ・(VIN−V
OFF )+C2 ・(VDIN−VOFF ) よって、V1 は、次に示す(2)式のようになる。Q 1 = C 1 · (V IN −V OFF ), Q 2 = C
2. (V DIN -V OFF ). Next, in the hold period of “φ 1 = L, φ 2 = H”, only the analog switches 63 and 64 are turned on, and the charges Q 1 and Q 2 are stored. To establish. (C 1 + C 2 ) · (V 1 −V OFF ) = C 1 · (V IN −V
OFF ) + C 2 · (V DIN −V OFF ) Therefore, V 1 is represented by the following equation (2).
【0016】[0016]
【数2】 (Equation 2)
【0017】ここで、C1 =C2 とすると、(2)式は
(3)式のように書き換えられ、次のようになる。Here, assuming that C 1 = C 2 , equation (2) is rewritten as equation (3) and becomes as follows.
【0018】[0018]
【数3】 (Equation 3)
【0019】このように、ユニットDAC1は、クロッ
クφ1 、φ2 が交互に変化することによって、デジタル
信号VDIN に「1/2」を乗じて、DA変換を行う。次
に、サンプルホールド回路2の動作を説明する。As described above, the unit DAC1 performs DA conversion by multiplying the digital signal V DIN by “1 /” by alternately changing the clocks φ 1 and φ 2 . Next, the operation of the sample and hold circuit 2 will be described.
【0020】サンプルホールド回路2の基本動作はユニ
ットDACと同様であるが、制御信号φ1 、φ2 の位相
が逆であるので、「φ1 =L、φ2 =H」で、アナログ
スイッチ69、72がオン状態になってオペアンプ70
が、ボルテージ・フロアとなるため、サンプル期間とな
り、一方、「φ1 =H、φ2 =L」では、アナログスイ
ッチ71のみがオン状態になって、ホールド期間とな
る。ホールド期間における出力V2 は、(2)式中のC
1 をCS1に置き換え、C2 =0としたもので表されるの
で、出力V2 は、次に示す(4)式のように表される。The basic operation of the sample and hold circuit 2 is the same as that of the unit DAC, but since the phases of the control signals φ 1 and φ 2 are opposite, “φ 1 = L, φ 2 = H” and the analog switch 69 , 72 are turned on and the operational amplifier 70
Becomes a voltage floor, and thus becomes a sample period. On the other hand, when “φ 1 = H, φ 2 = L”, only the analog switch 71 is turned on, and a hold period is generated. The output V 2 during the hold period is equal to C in the equation (2).
Since 1 is replaced by C S1 and C 2 = 0, the output V 2 is represented by the following equation (4).
【0021】[0021]
【数4】 (Equation 4)
【0022】このように、サンプルホールド回路2は、
ユニットDAC1の出力V1 をサンプルホールドして、
出力V2 としている。次に、最終的な出力電圧VOUT を
出力する場合、その出力は連続的な波形とならなくては
ならないため、サンプルホールド回路2のみではφ2 =
Hの時に「0」を出力してしまうので他の回路を設ける
必要があるが、この回路が、サンプルホールド回路3で
ある。As described above, the sample hold circuit 2
The output V 1 of the unit DAC1 and sample-and-hold,
It is the output V 2. Then, when outputting the final output voltage V OUT, since its output must become a continuous waveform, the only sample and hold circuit 2 phi 2 =
Since "0" is output at the time of H, another circuit must be provided, but this circuit is the sample and hold circuit 3.
【0023】サンプルホールド回路3は、φsamp=Hの
時、アナログスイッチ76がオン状態になるので、V2
をサンプルすると同時にV2 を出力する。そして、φ
samp=Lの時、アナログスイッチ76がオフ状態にし
て、この電圧をホールドする。The sample hold circuit 3, when the phi samp = H, since the analog switch 76 is turned on, V 2
And outputs V 2 at the same time. And φ
When samp = L, the analog switch 76 is turned off to hold this voltage.
【0024】次に、DAC全体の動作について説明す
る。入力コード(デジタル信号)に準ずる入力電圧はV
DIN として入力され、入力コードを構成するビット単位
のデータ毎に、即ち、LSBからMSBへと、データに
相当する電圧が入力される。変換処理は、LSBから開
始され、変換開始時のみ、クロックφINIT、φconvが夫
々、φINIT=H、φconv=L(通常、φINIT=L、φ
conv=H)となり、VIN=0である。このときVDIN =
V(LSB)となり、この値はユニットDAC1により
1/2倍され、出力V1 はV1 =(1/2)・V(LS
B)となる。この電圧はサンプルホールド回路2により
サンプルホールドされるので、ホールド出力V2 はV2
=V1 となる。Next, the operation of the entire DAC will be described. The input voltage according to the input code (digital signal) is V
A voltage corresponding to the data is input as DIN and for each bit of data constituting the input code, that is, from LSB to MSB. The conversion process starts from the LSB, and only when the conversion is started, the clocks φ INIT and φ conv are respectively φ INIT = H and φ conv = L (usually φ INIT = L and φ conv).
conv = H), and V IN = 0. At this time, V DIN =
V (LSB), this value is halved by the unit DAC1, and the output V 1 is V 1 = (1 /) · V (LS
B). This voltage is sampled and held by the sample and hold circuit 2, so that the hold output V 2 becomes V 2
= The V 1.
【0025】次に、「LSB+1」ビットの変換が行わ
れるが、以降変換が終了するまで、φINIT=L、φconv
=Hとなり、VIN=V1 となる。さて、「LSB+1」
ビットの変換時には、VIN=V1 、VDIN =V(LSB
+1)であるので、LSB変換時と同様に考え、V2 =
V1 =1/2V(LSB)+(1/2)2 ・V(LSB
+1)となる。Next, the conversion of the “LSB + 1” bit is performed. Thereafter, until the conversion is completed, φ INIT = L, φ conv
= H and V IN = V 1 . By the way, "LSB + 1"
At the time of bit conversion, V IN = V 1 , V DIN = V (LSB
+1), it is considered in the same manner as in the LSB conversion, and V 2 =
V 1 = 1 / 2V (LSB) + (1/2) 2 · V (LSB
+1).
【0026】同様に、MSBまで変換を行うと、出力V
2 は(1)式と一致する。このときの電圧値V2 を、サ
ンプルホールド回路3がサンプルして、該サンプリング
電圧を次の変換が終了するまでホールドする。以上の動
作を繰り返し行うことによって、デジタル・アナログ変
換が行われる。以上が、サイクリック方式アリゴリズミ
ックDACの動作概要である。 (2)パイプライン方式アリゴリズミックDAC 次に、パイプライン方式アリゴリズミックDACの動作
について説明する。Similarly, when conversion is performed up to the MSB, the output V
2 matches equation (1). The voltage value V 2 at this time, the sample-and-hold circuit 3 is sampled and held until the sampling voltage following conversion ends. Digital-to-analog conversion is performed by repeating the above operation. The above is the outline of the operation of the cyclic algorithmic DAC. (2) Pipelined Algorithmic DAC Next, the operation of the pipelined algorithmic DAC will be described.
【0027】図7、図9を参照して、DACの動作を説
明する。図7に示すパイプライン方式アリゴリズミック
DACは、与えられたデジタル信号を電圧(V1 )に変
換する第1のユニットDAC1(10)、および、第2
のユニットDAC2(20)を複数組備え、さらに、ユ
ニットDAC2(50)の出力をサンプルホールドする
サンプルホールド回路3と、アナログスイッチをオン・
オフする複数種類のクロック信号を生成するクロック生
成回路80とを有する。さらに、ユニットDAC1(1
0)は、オペアンプ81の反転端子に接続された2つの
容量素子C11、C12と、アナログスイッチ82、83、
84、85、86とを備えている。アナログスイッチ8
2、85、86は、クロックφ1 によって、また、アナ
ログスイッチ83、84は、クロックφ2 によって制御
されて、オン・オフする。アナログスイッチ85は、ク
ロックφ1 によって接地点との接続状態が制御され、ま
た、アナログスイッチ86に接続される入力端子に、L
SBに対する電圧VLSB (nT)が入力される。なお、
nT(nは整数)は、ある時刻を表現している。また、
ユニットDAC2(20)は、オペアンプ90の反転端
子に接続された2つの容量素子C21、C22と、アナログ
スイッチ91、92、93、94、95とを備えてい
る。アナログスイッチ92、93は、クロックφ1 によ
って、また、アナログスイッチ91、94、95は、ク
ロックφ2によって制御されて、オン・オフする。アナ
ログスイッチ94は、クロックφ2によって、ユニット
DAC1(10)との接続状態が制御され、また、アナ
ログスイッチ95に接続される入力端子に、「LSB+
1」ビットに対する電圧VLS B + 1 ((n−1)T)が
入力される。図では、ユニットDAC1(40)、ユニ
ットDAC2(50)の夫々に、「MSB−1」ビッ
ト、「MSB」ビットに対する電圧が入力されるように
なっている。The operation of the DAC will be described with reference to FIGS. The pipelined algorithmic DAC shown in FIG. 7 includes a first unit DAC1 (10) that converts a given digital signal into a voltage (V 1 ), and a second unit DAC1 (10).
And a sample-and-hold circuit 3 that samples and holds the output of the unit DAC2 (50), and turns on the analog switch.
And a clock generation circuit 80 that generates a plurality of types of clock signals to be turned off. Further, the unit DAC1 (1
0) are two capacitive elements C 11 and C 12 connected to the inverting terminal of the operational amplifier 81 and analog switches 82 and 83,
84, 85, and 86. Analog switch 8
2, 85 and 86 are controlled by a clock φ 1 , and the analog switches 83 and 84 are controlled by a clock φ 2 to turn on and off. The analog switch 85 has a connection state to a ground point controlled by the clock φ 1 .
The voltage V LSB (nT) for SB is input. In addition,
nT (n is an integer) represents a certain time. Also,
Unit DAC2 (20) is provided with two capacitive elements C 21, C 22 connected to the inverting terminal of the operational amplifier 90, an analog switch 91,92,93,94,95. The analog switches 92 and 93 are controlled by a clock φ 1 , and the analog switches 91, 94 and 95 are controlled by a clock φ 2 to turn on and off. The analog switch 94 controls the connection state with the unit DAC1 (10) by the clock φ 2 , and inputs “LSB +
The voltage V LSB +1 ((n−1) T) for the “1” bit is input. In the figure, voltages for the “MSB-1” bit and the “MSB” bit are input to the unit DAC1 (40) and the unit DAC2 (50), respectively.
【0028】さて、パイプライン方式も原理的にはサイ
クリック方式と同様に動作するが、前述したサイクリッ
ク方式で同一のユニットDACを繰り返し使用していた
のに対し、パイプライン方式ではユニットDACを直列
に接続している。The pipeline system operates in principle in the same manner as the cyclic system. However, the same unit DAC is repeatedly used in the cyclic system described above, whereas the unit DAC is used in the pipeline system. They are connected in series.
【0029】なお、図9に示すように、クロックφ1 、
φ2 は単位時間ごとに交互に変化するとともに、サンプ
ルホールド回路3の制御信号φsampも単位時間ごとに、
ハイレベルとローレベルとの間を交互に変化する。そし
て、ユニットDAC1では、「φ1 =H、φ2 =L」で
サンプル期間となるとともに、「φ1 =L、φ2 =H」
でホールド期間となる。一方、ユニットDAC2では、
逆の動作をする。As shown in FIG. 9, the clock φ 1 ,
φ 2 alternately changes every unit time, and the control signal φ samp of the sample and hold circuit 3 also changes every unit time,
It alternates between a high level and a low level. Then, in the unit DAC1, the sampling period is “φ 1 = H, φ 2 = L” and “φ 1 = L, φ 2 = H”.
Is the hold period. On the other hand, in the unit DAC2,
Performs the opposite operation.
【0030】パイプライン方式では、サイクリック方式
で用いたサンプルホールド回路2は必要なく、次段のユ
ニットDACがサンプルホールド回路を兼用することが
できる。このとき、ユニットDACの制御信号φ1 、φ
2 の位相は一段毎に反転する。パイプライン方式では、
LSBから順に、変換電圧をMSB側へと伝搬していく
ので、mビットDACを想定した時、ある時間nTでの
各ユニットDACの入力電圧は、ユニポーラの場合、以
下のようになる。In the pipeline system, the sample-and-hold circuit 2 used in the cyclic system is not required, and the unit DAC in the next stage can double as the sample-and-hold circuit. At this time, the control signals φ 1 , φ
The phase of 2 is inverted every stage. In the pipeline method,
Since the conversion voltage is propagated to the MSB side in order from the LSB, assuming an m-bit DAC, the input voltage of each unit DAC at a certain time nT is as follows in the case of a unipolar.
【0031】VLSB =VLSB (nT) VLSB +1=VLSB ((n−1)T) VLSB +2=VLSB ((n−2)T) …、…、…、 VMSB-1 =VMSB-1 ((n−m+2)T) VMSB =VMSB ((n−m+1)T)。V LSB = V LSB (nT) V LSB +1 = V LSB ((n-1) T) V LSB +2 = V LSB ((n-2) T)...,..., V MSB-1 = V MSB-1 ((n−m + 2) T) V MSB = V MSB ((n−m + 1) T).
【0032】このようにして、パイプライン方式アリゴ
リズミックDACはDA変換動作を行う。なお、サイク
リック方式アリゴリズミックDACは回路規模が小さ
く、消費電流も小さいが、変換速度が遅いということ、
また、パイプライン方式アリゴリズミックDACは変換
速度が速いが、回路規模が大きく、消費電流も大きいこ
とが知られている。Thus, the pipelined algorithmic DAC performs the DA conversion operation. Note that the cyclic algorithmic DAC has a small circuit scale and low current consumption, but has a low conversion speed.
It is known that the pipelined algorithmic DAC has a high conversion speed, but has a large circuit scale and a large current consumption.
【0033】[0033]
【発明が解決しようとする課題】ところで、上述したよ
うなアルゴリズミックDACを用いることによって、原
理的には誤差のないDA変換が可能であるが、実際には
様々な要因により高精度なDACを実現することは難し
い。DACの高精度化を妨げる要因を具体的に列挙する
と以下のようになる。 (1)ユニットDAC、サンプル・ホールド回路に用い
ているオペアンプの利得が理想値、即ち、無限大値とは
ならずに有限値であること。 (2)オペアンプには、オフセット電圧が存在するこ
と。 (3)ユニットDACやサンプル・ホールド回路が備え
るアナログスイッチから、フィードスルーノイズが発生
すること。 (4)バイポーラコード入力タイプの場合、VREFPとV
REFNの間に絶対値のずれ量が存在すること。 (5)ユニットDAC内で、「1/2」の係数を決定し
ている容量のミスマッチ、即ち、容量値に差が存在する
ことによる係数誤差が発生すること。By the way, by using the above-mentioned algorithmic DAC, it is possible in principle to perform error-free D / A conversion. It is difficult to realize. The factors that hinder the high precision of the DAC are specifically enumerated as follows. (1) The gain of the operational amplifier used in the unit DAC and the sample-and-hold circuit is an ideal value, that is, a finite value instead of an infinite value. (2) An operational amplifier has an offset voltage. (3) Feedthrough noise is generated from an analog switch included in the unit DAC and the sample / hold circuit. (4) For bipolar code input type, VREFP and V
Absolute value deviation between REFN. (5) In the unit DAC, there is a mismatch in the capacity determining the coefficient of "1/2", that is, a coefficient error occurs due to a difference in the capacity value.
【0034】次に、上記の(1)〜(5)の高精度化阻
止要因に対する、対処方法等について検討してみると以
下のようになる。 (1)オペアンプの利得が有限値であることは、所望の
精度(ビット数)を達成するのに必要な利得を有するオ
ペアンプを使用することにより、高精度化の阻止要因で
なくすることが可能となる。例えば、16ビット精度を
得るためには、約100(dB)の利得を有するオペア
ンプが必要であるが、この利得値は、CMOSプロセス
で製造するオペアンプで、十分実現可能な値である。 (2)従来技術でも述べたように、オフセットキャンセ
ルタイプのユニットDAC、および、サンプル・ホール
ド回路を用いることにより、オペアンプが有するオフセ
ット電圧の影響を除去できるため、オフセット電圧は必
ずしも高精度化の阻止要因とはならない。 (3)通常、フィードスルーノイズは、信号に依存しな
いDC的な成分と、信号依存する成分との和であると考
えられるが、DC的な成分および信号依存成分中の信号
レベルに対し、偶関数となる成分は、全作動回路を用い
ることにより、正側と負側のミスマッチがなければキャ
ンセルできることが知られている。このため、フィード
スルーノイズが、入力信号に対し偶関数となるように、
各種の方法が提案されているが、図6に示したユニット
DAC1を用いて説明を行う。Next, a method of coping with the above-described factors (1) to (5) for preventing the high accuracy from being considered will be described below. (1) The fact that the gain of the operational amplifier is a finite value can be eliminated as a factor preventing high precision by using an operational amplifier having a gain necessary to achieve a desired accuracy (number of bits). Becomes For example, in order to obtain 16-bit precision, an operational amplifier having a gain of about 100 (dB) is required. This gain value is a value that can be sufficiently realized by an operational amplifier manufactured by a CMOS process. (2) As described in the prior art, the influence of the offset voltage of the operational amplifier can be eliminated by using the offset cancel unit DAC and the sample-and-hold circuit. It is not a factor. (3) Normally, the feedthrough noise is considered to be the sum of a DC component that does not depend on a signal and a signal dependent component. It is known that a component serving as a function can be canceled by using the entire operation circuit if there is no mismatch between the positive side and the negative side. Therefore, so that the feedthrough noise becomes an even function with respect to the input signal,
Although various methods have been proposed, description will be made using the unit DAC1 shown in FIG.
【0035】一般に、フィードスルーノイズ対策とし
て、クロックの位相を次のようにすることが知られてい
る。即ち、クロックφ1 によって制御されるアナログス
イッチのうち、オペアンプの反転入力端子と出力端子間
に接続されているアナログスイッチを、他のアナログス
イッチよりも先にオフ状態にするようにアナログスイッ
チのオン・オフ状態を制御するものとする。このように
スイッチング制御することにより、容量素子C1 、C2
に保存されるフィードスルーノイズによる電荷は、前記
のオペアンプの反転入力端子と出力端子間に接続されて
いるアナログスイッチだけになる。このアナログスイッ
チがオフするときは、アナログスイッチの両端の電圧
は、グランド電圧と一致しているが、フィードスルーノ
イズは、アナログスイッチの両端の電圧に依存するの
で、スイッチ制御を上記のように行うことにより、信号
依存するフィードスルーノイズを大幅に抑制することが
できる。さらに、上記の方法で除去しきれない、微小レ
ベルの信号依存するフィードスルーノイズを考えると、
このノイズはアナログスイッチからみた回路のインピー
ダンスに依存して発生するので、VIN、VDIN に接続さ
れているアナログスイッチのオン抵抗値を信号レベルに
対し偶関数、つまり、入力信号の絶対値が等しければオ
ン抵抗が等しくなるように、CMOSのアナログスイッ
チを用いることにより、この信号依存するフィードスル
ーノイズによる電荷は偶関数となる。このようにスイチ
イング制御することにより、フィードスルーノイズは大
幅に低減できるため、フィードスルーノイズの発生は必
ずしも高精度化の阻止要因とはならない。 (4)いわゆる全作動回路を用いると、入力電圧の絶対
値は、常に、VREFP−VREFNとなるので、この誤差要因
はキャンセルされ、VREFPとVREFNの間に絶対値のずれ
量が存在することは、必ずしも高精度化の阻止要因とは
ならない。 (5)CMOSプロセスにより同一容量値を有する容量
素子を製造した場合、通常、容量比のミスマッチの精度
は2層ポリシリコンを電極とした場合(ダブルポリシリ
コンプロセス)、1(%)未満であり、ポリシリコン層
とアルミ配線層を電極とした場合(シングルシリコンプ
ロセス)には、約1(%)程度となる。In general, it is known that the clock phase is set as follows as a measure against feedthrough noise. That is, of the analog switches controlled by the clock phi 1, the analog switch to the analog switch connected between the inverting input terminal and the output terminal of the operational amplifier, is turned off earlier than the other analog switch-on・ The off state shall be controlled. By performing the switching control in this manner, the capacitance elements C 1 , C 2
The charge caused by the feedthrough noise stored in the analog amplifier is only the analog switch connected between the inverting input terminal and the output terminal of the operational amplifier. When the analog switch is turned off, the voltage at both ends of the analog switch matches the ground voltage, but since the feedthrough noise depends on the voltage at both ends of the analog switch, switch control is performed as described above. Thereby, signal-dependent feedthrough noise can be significantly suppressed. Furthermore, considering the small-level signal-dependent feedthrough noise that cannot be completely removed by the above method,
Since this noise is generated depending on the impedance of the circuit as viewed from the analog switch, the on-resistance of the analog switch connected to V IN and V DIN is an even function of the signal level, that is, the absolute value of the input signal is By using a CMOS analog switch so that the on-resistances are equal if they are equal, the charge due to the signal-dependent feedthrough noise becomes an even function. By performing the switching control in this manner, the feedthrough noise can be significantly reduced, so that the generation of the feedthrough noise does not always prevent the high accuracy. (4) Since the absolute value of the input voltage is always VREFP-VREFN when the so-called all-operation circuit is used, this error factor is cancelled, and there is no difference in absolute value between VREFP and VREFN. However, this is not necessarily a hindrance to higher precision. (5) When a capacitance element having the same capacitance value is manufactured by a CMOS process, the accuracy of the mismatch of the capacitance ratio is usually less than 1 (%) when a two-layer polysilicon is used as an electrode (double polysilicon process). In the case where the polysilicon layer and the aluminum wiring layer are used as electrodes (single silicon process), the value is about 1 (%).
【0036】図6、7に示したユニットDACに用いる
容量素子間に容量比誤差が存在する場合について、3ビ
ットパイプライン方式DACを例にとり、定量的な誤差
解析行う。In the case where there is a capacitance ratio error between the capacitance elements used in the unit DAC shown in FIGS. 6 and 7, a quantitative error analysis is performed using a 3-bit pipeline type DAC as an example.
【0037】まず、以下の条件を仮定する。 Ci1+Ci2=2Ci0 Ci1=Ci0(1−αi ) Ci2=Ci0(1+αi ) ここで、αi は容量比のミスマッチである。First, the following conditions are assumed. C i1 + C i2 = 2C i0 C i1 = C i0 (1−α i ) C i2 = C i0 (1 + α i ) where α i is a mismatch of the capacitance ratio.
【0038】また、オペアンプの利得は無限大であり、
フィードスルーノイズによる電荷量を「ΔQi 」と仮定
する(ΔQi はサンプル期間終了時の発生するものと
し、ホールド期間終了時に発生するフィードスルーノイ
ズは次段に伝搬しないものとする)。また、添字の
「i」はビットを表し、「LSB=1、LSB+1=
2、…、」とする。Further, the gain of the operational amplifier is infinite,
It is assumed that the charge amount due to the feedthrough noise is “ΔQ i ” (ΔQ i is generated at the end of the sample period, and the feedthrough noise generated at the end of the hold period is not propagated to the next stage). The subscript “i” represents a bit, “LSB = 1, LSB + 1 =
2, ..., ".
【0039】このとき、LSBの変換終了後のV1 は、
次のように(5)式で与えられることになる。At this time, V 1 after the conversion of LSB is:
It is given by equation (5) as follows.
【0040】[0040]
【数5】 (Equation 5)
【0041】同様な計算を行い、3ビット目の出力V3
は次のように(6)式で与えられることになる。The same calculation is performed, and the output V 3 of the third bit is obtained.
Is given by the following equation (6).
【0042】[0042]
【数6】 (Equation 6)
【0043】(6)式を参照すれば分かるように、容量
比誤差の1次の項が出力に現れるので、オーダ的には、
誤差がパーセントオーダであれば、出力もパーセントの
オーダで誤差を持つことになる。As can be seen by referring to equation (6), the first order term of the capacitance ratio error appears in the output.
If the error is in the order of percent, the output will have an error in the order of percent.
【0044】図6に示したユニットDACの容量比誤差
αが、α=0.01(即ち、容量素子C1 、C2 の容量
比誤差が1(%))の場合、サイクリック方式を用いた
8ビットDACのINL特性を図10に示す。図10で
は、横軸にデジタル入力「−128」〜「128」(単
位、LSB)をとり、縦軸に誤差(単位、LSB)をと
っている。最大、0.6(LSB)程度の誤差が生じて
いることが分かる。When the capacitance ratio error α of the unit DAC shown in FIG. 6 is α = 0.01 (that is, the capacitance ratio error of the capacitance elements C 1 and C 2 is 1 (%)), the cyclic method is used. FIG. 10 shows the INL characteristic of the 8-bit DAC. In FIG. 10, the horizontal axis indicates digital inputs “−128” to “128” (unit, LSB), and the vertical axis indicates error (unit, LSB). It can be seen that a maximum error of about 0.6 (LSB) occurs.
【0045】また、容量比誤差α=−0.01のときの
INL特性を図11に示す。図11も、図10と同様
に、横軸にデジタル入力「−128」〜「128」(単
位、LSB)をとり、縦軸に誤差(単位、LSB)をと
っている。最大、0.6(LSB)程度の誤差が生じて
いることが分かる。この条件ではINL誤差は約0.6
LSB、DNL誤差は、約1.2LSBであり、1
(%)の容量比誤差では、8ビット程度の精度しか確保
できず、10ビットの精度を持つDACを実現するため
には、容量比誤差をは約0.2(%)以下にしなければ
ならなくなる。FIG. 11 shows INL characteristics when the capacitance ratio error α = −0.01. In FIG. 11, as in FIG. 10, the horizontal axis indicates digital inputs “−128” to “128” (unit, LSB), and the vertical axis indicates error (unit, LSB). It can be seen that a maximum error of about 0.6 (LSB) occurs. Under these conditions, the INL error is about 0.6
The LSB and DNL errors are about 1.2 LSB and 1
With a capacitance ratio error of (%), only an accuracy of about 8 bits can be secured, and in order to realize a DAC having a 10-bit accuracy, the capacitance ratio error must be about 0.2 (%) or less. Disappears.
【0046】すなわち、CMOSプロセスを用いたスイ
ッチト・キャパシタ回路による、アルゴリズミックDA
Cでは、10ビット以上の精度を確保する事は非常に難
しいという問題があった。That is, an algorithmic DA using a switched capacitor circuit using a CMOS process
In C, there is a problem that it is very difficult to secure accuracy of 10 bits or more.
【0047】上述したように、(1)〜(4)の要因に
よる精度の劣化は、全作動回路を用いること等により1
6ビット精度程度まで改善することができる。しかしな
がら(5)の容量比誤差の発生のために生じる係数誤差
のため、10ビット程度の精度のDACしか実現できな
かった。As described above, the deterioration of accuracy due to the factors (1) to (4) can be reduced by using all the operation circuits.
The accuracy can be improved to about 6 bits. However, due to the coefficient error generated due to the occurrence of the capacitance ratio error of (5), only a DAC with an accuracy of about 10 bits could be realized.
【0048】したがって、従来技術で説明したように述
べたように、集積化された出力と入力コードが1対1に
対応したデジタル・アナログ変換器を実現するために
は、トリミングやキャリブレーション等を用いなくては
ならず、製造コストの増加等ヲ招く未解決の問題があっ
た。Therefore, as described in the prior art, in order to realize a digital-to-analog converter in which the integrated output and input code correspond one-to-one, trimming, calibration, and the like are performed. There is an unsolved problem that has to be used and leads to an increase in manufacturing cost.
【0049】そこで、本発明の目的は、複雑な製造プロ
セスを用いずに、ユニットDACの利得を決定している
容量比のミスマッチによる影響を抑えた、高精度なデジ
タル・アナログ変換を実現する提供することにある。Accordingly, an object of the present invention is to provide a highly accurate digital-to-analog conversion which suppresses the influence of the mismatch of the capacitance ratio determining the gain of the unit DAC without using a complicated manufacturing process. Is to do.
【0050】[0050]
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載の発明によれば、デジタル信号と所定
の処理が行われた他の信号との2系統の入力信号を切り
替えて入出力するステップと、切り替え出力された2系
統の入力信号を独立に「1/2」乗じて加算した変換値
を求めるステップと、切替え前である1回目の変換値と
切替え後である2回目の変換値の出力を平均して出力す
るステップとを含む、デジタル・アナログ変換方法が提
供される。In order to achieve the above object, according to the first aspect of the present invention, a digital signal and another signal subjected to predetermined processing are switched between two input signals. A step of inputting and outputting, a step of independently multiplying the output signals of the two systems by "1/2" to obtain a converted value, and a first converted value before switching and a second converted value after switching Averaging and outputting the converted values of the converted values.
【0051】また、請求項2記載の発明によれば、請求
項1記載の発明に加え、前記平均を、1回目の変換値と
2回目の変換値との、加算平均または減算平均とした、
ことを特徴とするデジタル・アナログ変換方法が提供さ
れる。According to a second aspect of the present invention, in addition to the first aspect, the average is an addition average or a subtraction average of a first conversion value and a second conversion value.
A digital-to-analog conversion method is provided.
【0052】さらに、請求項3記載の発明によれば、デ
ジタル信号と所定の処理が行われた他の信号との、2系
統の入力信号を切り替えて入出力する切り替え部と、該
切り替え部から出力された2系統の入力信号を独立に
「1/2」乗じて加算した変換値を求める変換部とを備
えるユニットDAC回路と、切替え前である1回目の変
換値と切替え後である2回目の変換値の出力を平均する
平均回路と、平均化された値をサンプルホールドするサ
ンプルホールド回路と、を含むデジタル・アナログ変換
器が提供される。Further, according to the third aspect of the present invention, there is provided a switching section for switching and inputting and outputting two systems of input signals, that is, a digital signal and another signal subjected to predetermined processing, A unit DAC circuit including a conversion unit that obtains a converted value by independently multiplying the output two-system input signals by “1 /”; a first converted value before switching and a second converted value after switching And a sample-and-hold circuit that samples and holds the averaged value.
【0053】さらに具体的には、請求項4記載のよう
に、デジタルコードに対応するデジタル信号および所定
の信号を入力し、加算された信号を変換出力するユニッ
トDAコンバータを1以上有するデジタル・アナログ変
換器において、前記ユニットDAコンバータは、前記デ
ジタル信号と前記所定の信号の夫々をサンプルする2以
上の容量素子と、各容量素子への入力を、前記デジタル
信号と前記所定の信号とで切り替える切り替え部と、該
切り替え手段を起動した状態で、2回以上のDA変換
(デジタル・アナログ変換)を行うように、変換動作を
制御する制御部とを備え、さらに、前記切替え手段を起
動した状態でのDA変換の出力同士を、加算または減算
する演算部を備えた、デジタル・アナログ変換器が提供
される。このデジタル・アナログ変換器を、入力された
デジタルコードのDA変換出力と容量素子を切り替えた
状態での前記デジタルコードの極性を反転させたデジタ
ルコードのDA変換出力との差分を出力する構成とした
ものや、入力されたデジタルコードのDA変換出力と容
量素子を切り替えた状態での前記デジタルコードのDA
変換出力との和分を出力する構成としたものも好まし
い。More specifically, as set forth in claim 4, a digital / analog having at least one unit DA converter for inputting a digital signal corresponding to a digital code and a predetermined signal and converting and outputting the added signal In the converter, the unit DA converter switches two or more capacitance elements that sample the digital signal and the predetermined signal, and switches input to each capacitance element between the digital signal and the predetermined signal. And a control unit for controlling the conversion operation so as to perform the DA conversion (digital / analog conversion) two or more times with the switching means activated, and further with the switching means activated. And a digital-to-analog converter provided with an arithmetic unit for adding or subtracting the outputs of the D / A conversion. This digital-analog converter is configured to output a difference between a DA conversion output of an input digital code and a DA conversion output of a digital code in which the polarity of the digital code is inverted in a state where the capacitance element is switched. Or the DA of the digital code in a state where the DA conversion output of the input digital code and the capacitive element are switched.
A configuration in which the sum of the conversion output and the output is output is also preferable.
【0054】[0054]
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図2に、本発明の実施形態である
パイプライン方式アルゴリズミックDACの構成図を示
し、図4には、対応する制御クロックのタイミングチャ
ートを示している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows a configuration diagram of a pipelined algorithmic DAC according to an embodiment of the present invention, and FIG. 4 shows a timing chart of a corresponding control clock.
【0055】図2に示すパイプライン方式アリゴリズミ
ックDACは、与えられたデジタル信号を電圧(V1 )
に変換する第1のユニットDAC1(160)、およ
び、第2のユニットDAC2(170)を複数組備え、
さらに、ユニットDAC2(500)の出力を減算する
減算回路35と、減算結果(VSUB )をサンプルホール
ドするサンプルホールド回路45と、アナログスイッチ
をオン・オフする複数種類のクロック信号を生成するク
ロック生成回路180とを有する。さらに、ユニットD
AC1(160)は、オペアンプ161の反転端子に接
続された2つの容量素子C11、C12と、アナログスイッ
チ162、163、164、165、166、167、
168とを備えている。アナログスイッチ164は、ク
ロックφ1によって、また、アナログスイッチ162、
163は、クロックφ2 によって制御されて、オン・オ
フする。アナログスイッチ167、168は夫々、クロ
ックφ11、φ 12 により制御され、アナログスイッチ1
67、168は共に、クロックによって接地点との接続
状態が制御される。また、アナログスイッチ165、1
66は夫々、クロックφ11、φ 12 により制御され、ア
ナログスイッチ165は、時間nTでの「LSB」の電
圧に対応する電圧「VLSB (nT)」が入力可能に制御
されると共に、アナログスイッチ166は、時間nTで
の「LSB」の電圧の逆極性に対応する電圧「−VLSB
(nT)」が入力可能に制御されている。同様に、ユニ
ットDAC2(170)は、オペアンプ171の反転端
子に接続された2つの容量素子C21、C22と、アナログ
スイッチ172、173、174、175、176、1
77、178とを備えている。アナログスイッチ174
は、クロックφ2 によって、また、アナログスイッチ1
72、173は、クロックφ1 によって制御されて、オ
ン・オフする。アナログスイッチ177、178は夫
々、クロックφ22、φ 21 により制御され、アナログス
イッチ177、178は共に、クロックによってユニッ
トDAC1(160)との接続状態が制御される。ま
た、アナログスイッチ175、176は夫々、クロック
φ 21 、φ22により制御され、アナログスイッチ175
は、時間「(n−1)T」での「LSB」の電圧に対応
する電圧「VLSB+1 ((n−1)T)」が入力可能に制
御されると共に、アナログスイッチ166は、時間nT
での「LSB」の電圧の逆極性に対応する電圧「−V
LSB+1 ((n−1)T)」が入力可能に制御されてい
る。The pipelined algorithmic DAC shown in FIG. 2 converts a given digital signal into a voltage (V 1 ).
A plurality of sets of a first unit DAC1 (160) and a second unit DAC2 (170),
Further, a subtraction circuit 35 for subtracting the output of the unit DAC2 (500), a sample and hold circuit 45 for sampling and holding the subtraction result (V SUB ), and a clock generation for generating a plurality of types of clock signals for turning on and off the analog switch. And a circuit 180. Further, unit D
AC1 (160) includes two capacitance elements C 11, C 12 connected to the inverting terminal of the operational amplifier 161, analog switches 162,163,164,165,166,167,
168. The analog switch 164 is driven by the clock φ 1 and the analog switch 162,
163 is turned on / off under the control of the clock φ 2 . The analog switches 167 and 168 are controlled by clocks φ 11 and φ 12 , respectively.
In both 67 and 168, the connection state with the ground point is controlled by the clock. In addition, the analog switches 165, 1
66 is controlled by clocks φ 11 and φ 12 , respectively, and the analog switch 165 is controlled so that a voltage “V LSB (nT)” corresponding to the voltage of “LSB” at time nT can be input. 166 is a voltage “−V LSB ” corresponding to the reverse polarity of the voltage of “LSB” at time nT.
(NT) ". Similarly, the unit DAC 2 (170) includes two capacitive elements C 21 and C 22 connected to the inverting terminal of the operational amplifier 171 and analog switches 172, 173, 174, 175, 176,
77, 178. Analog switch 174
Is controlled by the clock φ 2 and the analog switch 1
72,173 is controlled by the clock phi 1, on and off. The analog switches 177 and 178 are controlled by clocks φ 22 and φ 21 , respectively, and the connection state of the analog switches 177 and 178 to the unit DAC 1 (160) is controlled by the clock. The analog switches 175 and 176 are controlled by clocks φ 21 and φ 22 , respectively.
Is controlled so that the voltage “V LSB + 1 ((n−1) T)” corresponding to the voltage of “LSB” at the time “(n−1) T” can be input, and the analog switch 166 Time nT
"-V" corresponding to the opposite polarity of the voltage of "LSB"
LSB + 1 ((n-1) T) "is controlled to be inputtable.
【0056】また、図4に示すように、サンプルホール
ド回路45のサンプルホールド信号φSAMPの周期をTと
すると、φ1 とφ2 は、「(1/4)・T」毎に交互に
変わるとともに、後に詳細を説明する減算回路の制御信
号φreset は、φSAMPの立ち下がりで立ち上がり、その
「(1/2)・T」後に立ち下がる。As shown in FIG. 4, when the period of the sample-and-hold signal φ SAMP of the sample-and-hold circuit 45 is T, φ 1 and φ 2 alternately change every “(1 /) · T”. At the same time, the control signal φ reset of the subtraction circuit, which will be described in detail later, rises at the fall of φ SAMP and falls after “(1 /) · T”.
【0057】また、φ11は、φ1 がハイレベル信号とな
るのと同期してハイレベルになるとともに、φ1 がロー
レベル信号となるのと同期してローレベルになり、この
とき、新たにハイレベルになるφ2 に同期して、φ21が
ハイレベルとなるとともに、φ2 がローレベル信号とな
るのと同期してφ21はローレベルになる。さらに、再
度、φ1 がハイレベル信号となると、これに同期してφ
12がハイレベルになるとともに、φ1 がローレベルとな
るのに同期して、φ12はローレベルとなり、このとき、
新たにハイレベルになるφ2 に同期して、φ22がハイレ
ベルとなるとともに、φ2 がローレベル信号となるのと
同期してφ22はローレベルになる。したがって、φ11と
φ12、φ21とφ22は、交互にレベルが変化する。このよ
うにして、φ1 、φ2 、φ11、φ12、φ21、φ22が変化
するように、クロック生成回路180は、所定のアナロ
グスイッチに制御信号であるクロックを供給可能に構成
されている。[0057] Further, phi 11, together with phi 1 becomes high level in synchronism with the high level signal, phi 1 goes low in synchronism with the low level signal, this time, new in synchronization with phi 2 becomes high level, with phi 21 becomes high level, in synchronism with phi 2 becomes the low level signal phi 21 becomes a low level. Further, when φ 1 becomes a high level signal again, in synchronization with this, φ 1
At the same time that 12 goes high and φ 1 goes low, φ 12 goes low,
Synchronously newly becomes a high level phi 2, with phi 22 becomes high level, in synchronism with phi 2 becomes the low level signal phi 22 becomes a low level. Thus, it phi 11 and phi 12, phi 21 and phi 22 are alternately level changes. In this way, φ 1, φ 2, φ 11, φ 12, φ 21, as phi 22 changes, the clock generating circuit 180 is configured to provide a clock as a control signal to a predetermined analog switch ing.
【0058】なお、サンプルホールド回路45は、図6
のサンプルホールド回路3と同一の構成を有する回路を
採用すればよく、減算回路35の構成例は、後に図1を
参照して説明する減算回路35と同一の構成を有する回
路を採用すればよい。The sample-and-hold circuit 45 corresponds to FIG.
A circuit having the same configuration as the sample-and-hold circuit 3 may be employed, and a configuration example of the subtraction circuit 35 may employ a circuit having the same configuration as the subtraction circuit 35 described later with reference to FIG. .
【0059】次に、本発明にかかるアルゴリズミックD
ACの動作を、パイプライン方式DACを例にとって説
明する。従来のパイプライン方式DACに用いるユニッ
トDACは、各デジタル入力コードに対し、1度づつ変
換動作を行うが、本発明では、それぞれ2度づつ変換動
作を行う点に特徴がある。以下、それぞれのユニットD
ACの動作を、図2中のユニットDAC1(160)を
例にとって説明する。なお、図4に示すタイミングチャ
ートにしたがって、必要なクロックが供給される。Next, the algorithmic D according to the present invention
The operation of the AC will be described using a pipeline DAC as an example. The unit DAC used in the conventional pipelined DAC performs the conversion operation once for each digital input code, but the present invention is characterized in that the conversion operation is performed twice each. Hereinafter, each unit D
The operation of the AC will be described by taking the unit DAC1 (160) in FIG. 2 as an example. A necessary clock is supplied according to the timing chart shown in FIG.
【0060】まず、1度目の変換が行われる場合、φ12
はLで固定され、φ11=φ1 となる。このとき、アナロ
グスイッチ166、167はオフ状態になり、アナログ
スイッチ165、168は、制御クロックφ11=φ1 に
したがってオン制御される。First, when the first conversion is performed, φ 12
Is fixed at L, and φ 11 = φ 1 . At this time, the analog switches 166 and 167 are turned off, and the analog switches 165 and 168 are turned on in accordance with the control clock φ 11 = φ 1 .
【0061】このとき、アナログスイッチ165を介し
て、容量素子C12にデジタル信号V LSB (nT)が供給
されるとともに、アナログスイッチ168を介して、容
量素子C11に接地信号(所定の処理(スイッチング処理
と考える)が行われた他の信号)が供給される。At this time, through the analog switch 165
And the capacitive element C12Digital signal V LSB(NT) supplied
And at the same time, via the analog switch 168,
Quantity element C11To the ground signal (predetermined processing (switching processing
And other signals) are supplied.
【0062】したがって、このとき、図6にて説明した
ユニットDAC1と同様の動作を行うので、変換精度を
劣化させる要因が、ユニットDACの容量比誤差だけで
あるとすると、ユニットDAC1(160)の出力は、
前述した(5)式と一致することになる。Therefore, at this time, since the same operation as that of the unit DAC1 described with reference to FIG. 6 is performed, assuming that only the capacity ratio error of the unit DAC degrades the conversion accuracy, the unit DAC1 (160) The output is
This is consistent with the above-described equation (5).
【0063】次に、2回目の変換では、逆に、φ11はL
に固定され、φ12=φ1 となる。このとき、アナログス
イッチ165、168はオフ状態になり、アナログスイ
ッチ166、167は、制御クロックφ12=φ1 にした
がってオン制御される。このとき、アナログスイッチ1
67を介して、容量素子C12に接地信号(所定の処理
(スイッチング処理と考える)が行われた他の出力信
号)が供給されるとともに、アナログスイッチ166を
介して、容量素子C11にデジタル信号「−VLSB (n
T)」が供給される。よって、入力されるデジタル信号
は、VLSB (nT)ではなく、−VLSB (nT)とな
る。このとき出力は、次に示す(7)式で表される。Next, in the second conversion, conversely, φ 11 becomes L
And φ 12 = φ 1 . At this time, the analog switches 165 and 168 are turned off, and the analog switches 166 and 167 are turned on in accordance with the control clock φ 12 = φ 1 . At this time, the analog switch 1
Through 67, together with the ground signal (predetermined processing (other output signal considered as switching process) has been performed) is supplied to the capacitive element C 12, via the analog switch 166, a digital to the capacitor C 11 signal "-V LSB (n
T) "is supplied. Thus, an input digital signal, rather than V LSB (nT), a -V LSB (nT). At this time, the output is expressed by the following equation (7).
【0064】[0064]
【数7】 (Equation 7)
【0065】(5)式と(7)式とを比較すると、入力
電圧VLSB の極性が逆で、α1 の係数が「1」から「−
1」に変化している点だけが異なっていることが分か
る。また、フィードスルーノイズによる電荷量ΔQ
1 は、入力に対し偶関数となる成分だけであると仮定す
ると、等しくなる。Comparing the expressions (5) and (7), the polarity of the input voltage V LSB is opposite, and the coefficient of α 1 is changed from “1” to “−”.
It can be seen that only the point changing to "1" is different. Also, the charge amount ΔQ due to feedthrough noise
1 is equal, assuming that there are only components that are even functions with respect to the input.
【0066】同様にして、図4に示したタイミングで、
φ11、φ12、φ1 、φ2 が変化して、各クロックに対応
するアナログスイッチがオン・オフ制御されると、3ビ
ット目の出力のうち、1回目の変換動作によるものは
(6)式と一致し、2回目の変換動作によるものは、次
に示す(8)式によって与えられる。Similarly, at the timing shown in FIG.
When φ 11 , φ 12 , φ 1 , φ 2 change and the analog switch corresponding to each clock is turned on / off, the output of the third bit by the first conversion operation becomes (6 ), And the result of the second conversion operation is given by the following expression (8).
【0067】[0067]
【数8】 (Equation 8)
【0068】なお、ユニットDAC2(170)は、ユ
ニットDAC1(160)のアナログスイッチ162〜
168が、173から178に置き替わり、クロックφ
11、φ12、φ1 、φ2 が、クロックφ21、φ22、φ2 、
φ1 に変わったことを考慮すれば、動作自体は変わらな
いため、説明を省略する。また、他のユニットDACで
あるユニットDAC1(400)、ユニットDAC2
(500)についても同様である。但し、パイプライン
処理を行っているため、ユニットDAC毎に変換対象と
なるデジタル信号は1ビットずつずれている。The unit DAC2 (170) is connected to the analog switches 162 to 162 of the unit DAC1 (160).
168 is replaced by 178 from 173 and the clock φ
11 , φ 12 , φ 1 , φ 2 are clocks φ 21 , φ 22 , φ 2 ,
Considering that changes in phi 1, because the operation itself is unchanged, omitted. In addition, the unit DAC1 (400), which is another unit DAC, the unit DAC2
The same applies to (500). However, since the pipeline processing is performed, the digital signal to be converted is shifted by one bit for each unit DAC.
【0069】以下、このようにして、デジタル入力信号
が与えられると、制御クロックにしたがって、変換動作
を行っていくことになる。即ち、デジタル信号と所定の
処理が行われた他の出力信号との2系統の入力信号を切
り替えて入出力し、さらに、切り替え出力された2系統
の入力信号を独立に「1/2」乗じて加算した変換値を
求める処理を行っていくことになる。Hereinafter, when the digital input signal is supplied in this manner, the conversion operation is performed according to the control clock. That is, two input signals of a digital signal and another output signal subjected to a predetermined process are switched and input / output, and further, the switched two input signals are independently multiplied by “1 /”. In other words, a process of obtaining the converted value obtained by the addition is performed.
【0070】次に減算回路35の動作について説明す
る。減算回路35は、図1に示した減算回路35と同一
であり、図1はパイプラインDACではなくサイクリッ
クDACの回路であるが、ここで説明しておくことにす
る。Next, the operation of the subtraction circuit 35 will be described. The subtraction circuit 35 is the same as the subtraction circuit 35 shown in FIG. 1. Although FIG. 1 is a circuit of a cyclic DAC instead of a pipeline DAC, it will be described here.
【0071】まず、φreset =Hのとき、減算回路35
の入力電圧をVIN1 とし、オペアンプ37の入力オフセ
ットをVOFF1とすると、オペアンプ37は、アナログス
イッチ36がオン状態になるため、ボルテージ・フォロ
ア状態となるので、出力VSU B1は、VSUB1=VOFF1とな
る。また、このとき容量素子CS2、CH にチャージされ
る電荷を夫々QS2、QH とすると、次式で表される。First, when φ reset = H, the subtraction circuit 35
Is set to V IN1 and the input offset of the operational amplifier 37 is set to V OFF1 . Since the analog switch 36 is turned on, the operational amplifier 37 is in a voltage follower state, so that the output V SU B1 is V SUB1 = V OFF1 . Further, assuming that the charges charged to the capacitance elements C S2 and C H at this time are Q S2 and Q H , respectively, they are expressed by the following equations.
【0072】QS2=CS2・(VIN1 −VOFF1) QH =0 一方、φreset =Lとなり、アナログスイッチ36がオ
フ状態になったとき、入力電圧をVIN2 とすると、この
電荷QS2は保存されたままなので、電荷保存則より次式
が成立する。 CS2(VIN1 −VOFF1)=CS2(VIN2 −VOFF1)+C
H (VSUB2−VOFF1) よって、このとき、VSUB2は、次に示す(9)式で与え
られる。Q S2 = C S2 · (V IN1 −V OFF1 ) Q H = 0 On the other hand, when φ reset = L and the analog switch 36 is turned off and the input voltage is set to V IN2 , this charge Q Since S2 remains conserved, the following equation holds according to the charge conservation law. C S2 (V IN1 −V OFF1 ) = C S2 (V IN2 −V OFF1 ) + C
H (V SUB2 −V OFF1 ) Therefore, at this time, V SUB2 is given by the following equation (9).
【0073】[0073]
【数9】 (Equation 9)
【0074】ここで、CS2=CH とすると(9)式は
(10)式のようになる。Here, if C S2 = C H , equation (9) becomes equation (10).
【0075】[0075]
【数10】 (Equation 10)
【0076】図4に示したタイミングチャートによれ
ば、VIN1 は1回目のDACの変換出力に等しく、V
IN2 は2回目のDACの変換出力に等しい。よって、V
SUB2は、(6)、(8)、(10)式より次式で表され
る。According to the timing chart shown in FIG. 4, V IN1 is equal to the first DAC conversion output,
IN2 is equal to the converted output of the second DAC. Therefore, V
SUB2 is represented by the following equation from equations (6), (8), and (10).
【0077】[0077]
【数11】 [Equation 11]
【0078】このようにして、1回目の変換値と2回目
の変換値の出力を減算平均する処理が行われる。もちろ
ん、減算平均でなくて加算平均でもよいが、オぺアンプ
のオフセット分がキャンセルされるので、減算平均のほ
うが好ましい。In this way, the processing of subtracting and averaging the output of the first conversion value and the output of the second conversion value is performed. Of course, the addition averaging may be used instead of the subtraction averaging, but the subtraction averaging is preferable because the offset of the operational amplifier is canceled.
【0079】次に、最終段に位置するサンプルホールド
回路45は、上記のVSUB2をサンプルホールドするの
で、その出力は、VSUB2にサンプルホールド回路4のオ
フセット電圧VOFF2を加算したものになる。よって、出
力VOUT は次に示す(12)式の通りである。なお、パ
イプライン方式DACで使用するサンプルホールド回路
45は、図1に示すサンプルホールド回路45と同一の
ものを用いればよく、本回路は、図1に示すように、オ
ペアンプ46と容量素子CS3で構成されるサンプルホー
ルド部が、減算回路35から出力される電圧を、クロッ
クφsampで制御されるアナログスイッチ47の動作によ
り、サンプルホールドするように構成されている。Next, the sample-and-hold circuit 45 located at the last stage samples and holds the above-mentioned V SUB2 , so that its output is obtained by adding the offset voltage V OFF2 of the sample-and-hold circuit 4 to V SUB2 . Therefore, the output V OUT is as shown in the following equation (12). Incidentally, the sample-hold circuit 45 for use in a pipelined manner DAC may be used the same as the sample-hold circuit 45 shown in FIG. 1, the circuit, as shown in FIG. 1, the operational amplifier 46 and the capacitor C S3 Is configured to sample and hold the voltage output from the subtraction circuit 35 by the operation of the analog switch 47 controlled by the clock φ samp .
【0080】[0080]
【数12】 (Equation 12)
【0081】この(12)式を参照して分かるように、
VOFF1、VOFF2は、入力コードに依存しない一定値であ
るので出力オフセットになるが、DACの精度を劣化さ
せる要因にはならない。また、αの1次の項は、2回の
変換の差分を取ることにより除去され、ΔQの項も基本
的には除去され、キャンセルされない成分は、容量比誤
差αの項が係数として掛かっているので、(6)式、
(8)式と比較すると、誤差成分が十分小さくなる。As can be seen from the equation (12),
Since V OFF1 and V OFF2 are constant values that do not depend on the input code, they are output offsets, but they do not cause deterioration of DAC accuracy. Also, the first-order term of α is removed by taking the difference between the two conversions, the term of ΔQ is basically removed, and the component that is not canceled is multiplied by the term of the capacitance ratio error α as a coefficient. Equation (6)
As compared with the equation (8), the error component becomes sufficiently small.
【0082】したがって、高精度のパイプライン方式D
ACが実現できることになる。次に、図1、図3を参照
して、サイクリックン方式DACについて説明する。図
1に示すサイクリック方式アリゴリズミックDACは、
与えられたデジタル信号を電圧(V1 )に変換するユニ
ットDAC15と、ユニットDAC15の出力をサンプ
ルホールドするサンプルホールド回路25と、サンプル
ホールド回路25の出力を減算する減算回路35と、減
算結果をサンプルホールドするサンプルホールド回路4
5と、アナログスイッチをオン・オフする複数種類のク
ロック信号を生成するクロック生成回路48とを有す
る。さらに、ユニットDAC15は、オペアンプ150
の反転端子に接続された2つの容量素子C1 、C2 と、
アナログスイッチ151、152、153、154、1
55、156、157、158、159とを備えてい
る。アナログスイッチ159は、クロックφ1 によっ
て、また、アナログスイッチ151、152は、クロッ
クφ2 によって制御されて、オン・オフする。アナログ
スイッチ157は、クロックφinitによって接地点との
接続状態が制御され、また、アナログスイッチ158
は、クロックφconvによって制御されている。アナログ
スイッチ153、154は、夫々、クロックφ11、φ
12 によって制御され、アナログスイッチ157および
158に接続されている。さらに、アナログスイッチ1
56、155は、夫々、クロックφ11、φ 12 によって
制御され、アナログスイッチ156には、デジタル信号
VDIN が入力される一方、アナログスイッチ155に
は、極性が異なるデジタル信号「−VDIN 」が入力され
る。Therefore, the high-precision pipeline system D
AC can be realized. Next, a cyclic DAC will be described with reference to FIGS. The cyclic algorithmic DAC shown in FIG.
A unit DAC 15 for converting a given digital signal into a voltage (V 1 ), a sample and hold circuit 25 for sampling and holding the output of the unit DAC 15, a subtraction circuit 35 for subtracting the output of the sample and hold circuit 25, and sampling the subtraction result Sample hold circuit 4 to hold
5 and a clock generation circuit 48 for generating a plurality of types of clock signals for turning on / off the analog switch. Further, the unit DAC 15 includes an operational amplifier 150
Two capacitive elements C 1 and C 2 connected to the inverting terminal of
Analog switches 151, 152, 153, 154, 1
55, 156, 157, 158, and 159. The analog switch 159 is controlled by a clock φ 1 , and the analog switches 151 and 152 are controlled by a clock φ 2 to turn on and off. The analog switch 157 controls the connection state with the ground point by the clock φ init .
Is controlled by a clock φ conv . The analog switches 153 and 154 are connected to the clocks φ 11 and φ 11 respectively .
12 and connected to analog switches 157 and 158. In addition, analog switch 1
56 and 155 are controlled by clocks φ 11 and φ 12 , respectively. The analog switch 156 receives a digital signal V DIN, while the analog switch 155 receives a digital signal “−V DIN ” having a different polarity. Is entered.
【0083】また、サンプルホールド回路25は、オペ
アンプ29の反転端子に接続された容量素子CS1と、ア
ナログスイッチ26、27、28とを備えており、アナ
ログスイッチ26は、クロックφ1 によってオン・オフ
制御され、また、アナログスイッチ27、28は、クロ
ックφ1 φ2 によってオン・オフ制御され、本回路はユ
ニットDAC1の出力V1 をサンプルホールドして、V
2 として出力する。[0083] Further, the sample-hold circuit 25, a capacitor C S1, which is connected to the inverting terminal of the operational amplifier 29 comprises an analog switch 26, 27, and 28, the analog switch 26, on the clock phi 1 The analog switches 27 and 28 are ON / OFF controlled by clocks φ 1 and φ 2. The circuit samples and holds the output V 1 of the unit DAC 1 and
Output as 2 .
【0084】また、減算回路35は、オペアンプ37
に、負帰還容量素子CH を接続し、さらに、該負帰還容
量素子CH に並列に設けた、クロックφreset で制御さ
れるアナログスイッチ36と、オペアンプ37の反転端
子に接続した容量素子CS2とを有する。さらに、サンプ
ルホールド回路45は、負帰還接続されたオペアンプ4
6の非反転端子に接続された容量素子CS3と、アナログ
スイッチ47とを備えており、アナログスイッチ47
は、クロックφsampよってオン・オフ制御され、本回路
は減算回路35の出力VSUB をサンプルホールドして、
VOUT として出力する。Further, the subtracting circuit 35 includes an operational amplifier 37.
In, connect the negative feedback capacitor C H, further provided in parallel with the negative feedback capacitor C H, the clock φ and the analog switch 36 controlled by the reset, the capacitor C which is connected to the inverting terminal of the operational amplifier 37 S2 . Further, the sample-and-hold circuit 45 includes an operational amplifier 4 connected in a negative feedback manner.
A capacitor C S3 connected to the non-inverting terminal of the 6 comprises an analog switch 47, the analog switch 47
Is controlled on and off by a clock φ samp , and this circuit samples and holds the output V SUB of the subtraction circuit 35,
Output as V OUT .
【0085】また、各クロックのタイミングチャート
は、図3のように示され、φ1 とφ2が、時間間隔
「(1/4)・T」毎に交互にレベル変化すると共に、
時間間隔T毎にφsampが所定時間ハイレベルになる。な
お、φinitは、初期時にのみハイレベルとなるように供
給される。φreset は、時間間隔「(1/2)・T」毎
にハイレベルとローレベルとの間で変化する。また、φ
12は、φ11がローレベルのときφ1 に等しくなり、一
方、φ11は、φ12がローレベルのときφ1 に等しくなる
ようにクロック生成される。クロック生成回路48は、
このように変化するクロックφ1 、φ2 、φsamp、φ
reset 、φ11、φ12、φinit、φCONVを、所定のアナロ
グスイッチに供給可能に構成されている。The timing chart of each clock is shown in FIG. 3, where φ 1 and φ 2 change level alternately at time intervals “(1 /) · T”.
At each time interval T, φ samp goes high for a predetermined time. Note that φ init is supplied to be at a high level only at the initial stage . φ reset changes between a high level and a low level at each time interval of “(1 /) · T”. Also, φ
12, phi 11 is equal to phi 1 at a low level, whereas, phi 11 it is, phi 12 are clock generation to be equal to phi 1 at a low level. The clock generation circuit 48
Clocks φ 1 , φ 2 , φ samp , φ
Reset , φ 11 , φ 12 , φ init , and φ CONV can be supplied to a predetermined analog switch.
【0086】なお、減算回路35、サンプルホールド回
路45の動作については、前述したとおりなので再度説
明することは避ける。なお、減算回路35の替わりに、
加算平均を行う回路を採用してもよい。また、サンプル
ホールド回路25は、オペアンプ29と容量素子CS1と
で構成されるサンプルホールド部が、ユニットDAC1
5から出力される電圧V1 を、クロックφ1 、φ2 で制
御されるアナログスイッチ26、27、28の動作によ
り、出力Vとなるようにサンプルホールドするように構
成されている。The operations of the subtraction circuit 35 and the sample-and-hold circuit 45 are as described above, and will not be described again. Note that instead of the subtraction circuit 35,
A circuit for performing averaging may be employed. The sample-and-hold circuit 25 includes a sample-and-hold unit including an operational amplifier 29 and a capacitive element C S1.
The voltage V 1 output from the counter 5 is sampled and held so as to become the output V by the operation of the analog switches 26, 27 and 28 controlled by the clocks φ 1 and φ 2 .
【0087】ユニットDAC15の動作概要を、図3の
タイミングチャートを参照しつつ説明する。まず、変換
処理は、LSBから開始され、変換開始時のみ、クロッ
クφINIT、φconvが夫々、φINIT=H、φconv=L(通
常、φINIT=L、φconv=H)となり、VIN=0であ
る。このときVDIN =V(LSB)となる。次に、「L
SB+1」ビットの変換が行われるが、以降変換が終了
するまで、φINIT=L、φconv=Hとなる。An outline of the operation of the unit DAC 15 will be described with reference to the timing chart of FIG. First, the conversion process is started from the LSB, and only at the start of the conversion, the clocks φ INIT and φ conv become φ INIT = H and φ conv = L (normally φ INIT = L and φ conv = H), respectively. IN = 0. At this time, V DIN = V (LSB). Next, "L
The conversion of “SB + 1” bits is performed, and φ INIT = L and φ conv = H until the conversion is completed.
【0088】1度目の変換が行われる場合、φ11はLで
固定され、φ12=φ1 となる。このとき、アナログスイ
ッチ153、156はオフ状態になり、アナログスイッ
チ154、155は、制御クロックφ11=φ1 にしたが
ってオン制御される。したがって、アナログスイッチ1
55を介して、デジタル信号「−VDIN 」が入力され容
量素子C1 に供給されると共に、アナログスイッチ15
4を介して、信号V2(所定の処理が行われた他の信
号)が入力され容量素子C2 に供給される。When the first conversion is performed, φ 11 is fixed at L, and φ 12 = φ 1 . At this time, the analog switches 153 and 156 are turned off, and the analog switches 154 and 155 are turned on in accordance with the control clock φ 11 = φ 1 . Therefore, the analog switch 1
Through 55, with a digital signal "-V DIN" is supplied to the capacitive element C 1 is inputted, the analog switch 15
4, a signal V 2 (another signal on which a predetermined process has been performed) is input and supplied to the capacitive element C 2 .
【0089】また、アナログスイッチ159は制御クロ
ックφ1 にしたがってオン・オフ制御され、アナログス
イッチ151および152は制御クロックφ2 にしたが
ってオン・オフ制御される。The analog switch 159 is on / off controlled in accordance with the control clock φ 1 , and the analog switches 151 and 152 are on / off controlled in accordance with the control clock φ 2 .
【0090】したがって、このとき、図6にて説明した
ユニットDAC1と同様の動作を行うので、変換精度を
劣化させる要因が、ユニットDACの容量比誤差だけで
あるとすると、ユニットDAC15の出力は、前述した
(5)式と一致することになる。Therefore, at this time, since the same operation as that of the unit DAC 1 described with reference to FIG. 6 is performed, if the factor that deteriorates the conversion accuracy is only the capacitance ratio error of the unit DAC, the output of the unit DAC 15 becomes This is consistent with the above-described equation (5).
【0091】次に、2回目の変換では、逆に、φ12はL
に固定され、φ11=φ1 となる。このとき、アナログス
イッチ154、155はオフ状態になり、アナログスイ
ッチ153、156は、制御クロックφ12=φ1 にした
がってオン制御される。よって、アナログスイッチ15
6を介して、デジタル信号「VDIN 」が入力され容量素
子C2 に供給されると共に、アナログスイッチ153を
介して、信号V2 (所定の処理が行われた他の出力信
号)が入力され容量素子C1 に供給される。このよう
に、2回目の入力デジタル信号は、−VDIN ではなく、
VDIN となる。Next, in the second conversion, conversely, φ 12 becomes L
And φ 11 = φ 1 . At this time, the analog switches 154 and 155 are turned off, and the analog switches 153 and 156 are turned on in accordance with the control clock φ 12 = φ 1 . Therefore, the analog switch 15
6, a digital signal “V DIN ” is input and supplied to the capacitive element C 2 , and a signal V 2 (another output signal on which predetermined processing has been performed) is input via the analog switch 153. It is supplied to the capacitor C 1. Thus, the second input digital signal is not -V DIN ,
V DIN .
【0092】ユニットDAC15は、このような動作を
クロックにしたがって行っていき、デジタル信号と所定
の処理が行われた他の出力信号との2系統の入力信号を
切り替えて入出力し、さらに、切り替え出力された2系
統の入力信号を独立に「1/2」乗じて加算した変換値
を求める処理を行っていくことになる。The unit DAC 15 performs such an operation in accordance with a clock, switches and inputs and outputs two input signals of a digital signal and another output signal on which predetermined processing has been performed, and further switches. A process of independently multiplying the output two-system input signals by "1/2" to obtain a converted value is performed.
【0093】即ち、サイクリック方式のユニットDAC
15も基本的にはパイプライン方式と同様の動作を行
い、同一ユニットDACを繰り返し使用するか(サイク
リック方式)、または、1ビットづつ直列に接続するか
(パイプライン方式)の違いであるので、サイクリック
方式DACの場合は、(12)式中の係数は以下のよう
になる。That is, the unit DAC of the cyclic system
15 also performs basically the same operation as the pipeline system, and differs in whether the same unit DAC is used repeatedly (cyclic system) or connected one bit at a time in series (pipeline system). In the case of a cyclic DAC, the coefficients in equation (12) are as follows.
【0094】α1 =α2 =α3 C10=C20 よって、(12)式は(13)式のように書き換えられ
る。Α 1 = α 2 = α 3 C 10 = C 20 Therefore, equation (12) can be rewritten as equation (13).
【0095】[0095]
【数13】 (Equation 13)
【0096】このように、本発明によるサイクリック方
式DACにおいても、VOFF1、VOF F2は、入力コードに
依存しない一定値であるので出力オフセットになるが、
DACの精度を劣化させる要因にはならない。また、α
の1次の項は、2回の変換の差分を取ることにより除去
され、ΔQの項も基本的には除去され、キャンセルされ
ない成分は、容量比誤差αの項が係数として掛かってい
るので、(6)式、(8)式と比較すると、誤差成分が
十分小さくなり、高精度のサイクリック方式DACが実
現できることになる。[0096] Thus, even in a cyclic manner DAC according to the invention, V OFF1, V OF F2 is because a constant value independent of input code becomes the output offset,
It does not cause a deterioration in the accuracy of the DAC. Also, α
Is removed by taking the difference between the two transforms, the term ΔQ is also basically removed, and the component that is not canceled is multiplied by the term of the capacitance ratio error α as a coefficient. As compared with the equations (6) and (8), the error component becomes sufficiently small, and a highly accurate cyclic DAC can be realized.
【0097】図5に、本発明にかかるサイクリック方式
のアルゴリズミックDACのINL特性を示す。図5で
は、容量比誤差α=0.01とした、8ビットDACに
対するものであり、オペアンプの利得は200(dB)
である。図5では、横軸にデジタル入力「−128」〜
「128」(単位、LSB)をとり、縦軸に誤差(単
位、LSB)をとっている。最大、0.005(LS
B)程度の誤差が生じていることが分かる。図5を、図
10や図11と比較して分かるように、従来方式では8
ビット程度の精度であったものが、16ビット精度まで
精度が向上していることが分かる。FIG. 5 shows the INL characteristics of a cyclic algorithmic DAC according to the present invention. In FIG. 5, the capacitance ratio error α = 0.01 is for an 8-bit DAC, and the gain of the operational amplifier is 200 (dB).
It is. In FIG. 5, the horizontal axis indicates digital input “−128” to
"128" (unit, LSB) is taken, and the error (unit, LSB) is taken on the vertical axis. Maximum, 0.005 (LS
It can be seen that an error of about B) occurs. As can be seen by comparing FIG. 5 with FIG. 10 and FIG.
It can be seen that the accuracy of the order of bits has been improved to the accuracy of 16 bits.
【0098】以上説明してきたように、本発明にかかる
アルゴリズミックDACによれば、ユニットDACの利
得を決定している容量比誤差による影響を、従来方式で
は一次であったものから二次にすることができるので、
精度としては、ビット換算で2倍、即ち、nビット精度
であったものが2nビット精度まで精度向上することが
できる。したがって、出力が入力コードと1対1に対応
する16ビット精度程度の高精度のデジタル・アナログ
変換手段を、トリミングやキャリブレーション等を用い
ずに実現することができるので、製造コストを抑制した
高精度のデジタル・アナログ変換手段が実現可能にな
る。As described above, according to the algorithmic DAC according to the present invention, the influence of the capacity ratio error that determines the gain of the unit DAC is changed from the primary one in the conventional system to the secondary one. So you can
The precision can be doubled in terms of bits, that is, n-bit precision can be improved to 2n-bit precision. Therefore, high-precision digital-to-analog conversion means of about 16-bit accuracy, in which the output corresponds to the input code on a one-to-one basis, can be realized without using trimming, calibration, or the like. Accurate digital-to-analog conversion means can be realized.
【0099】[0099]
【発明の効果】以上説明したように、請求項1記載の発
明によれば、デジタル信号と所定の処理が行われた他の
出力信号との2系統の入力信号を切り替えて入出力し、
切り替え出力された2系統の入力信号を独立に「1/
2」乗じて加算した変換値を求め、切替え前である1回
目の変換値と切替え後である2回目の変換値の出力を平
均して出力するので、ユニットDACの利得を決定して
いる容量比のミスマッチによる影響を抑えた、高精度な
デジタル・アナログ変換が実現できる。As described above, according to the first aspect of the present invention, input / output is performed by switching between two input signals of a digital signal and another output signal which has been subjected to predetermined processing.
The two switched input signals are independently converted to “1 /
2 "to obtain a converted value, and outputs the average of the output of the first converted value before switching and the output of the second converted value after switching, so that the capacitance determining the gain of the unit DAC is output. High-precision digital-to-analog conversion with the effect of ratio mismatch suppressed.
【0100】また、請求項2記載の発明によれば、請求
項1記載の発明に加え、前記平均を、1回目の変換値と
2回目の変換値との加算平均または減算平均とすること
によって、より高精度なデジタル・アナログ変換が実現
できる。According to a second aspect of the present invention, in addition to the first aspect, the average is obtained by adding or subtracting the average of the first conversion value and the second conversion value. , More accurate digital-to-analog conversion can be realized.
【0101】さらに、請求項3記載の発明によれば、変
換部が、デジタル信号と所定の処理が行われた他の出力
信号との2系統の入力信号を、独立に「1/2」乗じて
加算して変換値を求め、平均回路が切替え前である1回
目の変換値と切替え後である2回目の変換値の出力を平
均し、サンプルホールド回路が平均化された値をサンプ
ルホールドするので、ユニットDACの利得を決定して
いる容量比のミスマッチによる影響を抑えた、高精度な
デジタル・アナログ変換が実現できる。Further, according to the third aspect of the present invention, the conversion section independently multiplies the two input signals of the digital signal and the other output signal subjected to the predetermined processing by "1/2". To obtain a converted value, the averaging circuit averages the output of the first converted value before switching and the output of the second converted value after switching, and the sample and hold circuit samples and holds the averaged value. Therefore, it is possible to realize highly accurate digital-to-analog conversion in which the influence of the mismatch of the capacitance ratio that determines the gain of the unit DAC is suppressed.
【0102】さらにまた、請求項4記載の発明によって
も、切り替え部が、デジタル信号と所定の信号の夫々を
サンプルする2以上の容量素子への入力を、前記デジタ
ル信号と前記所定の信号とで切り替え、制御部が、該切
り替え手段を起動した状態で、2回以上のDA変換を行
うように、変換動作を制御し、さらに、演算部が、前記
切替え手段を起動した状態でのDA変換の出力同士を加
算または減算するので、ユニットDACの利得を決定し
ている容量比のミスマッチによる影響を抑えた、高精度
なデジタル・アナログ変換が実現できる。Further, according to the fourth aspect of the present invention, the switching section inputs the input to two or more capacitive elements for sampling each of the digital signal and the predetermined signal by using the digital signal and the predetermined signal. The switching and control unit controls the conversion operation so as to perform the DA conversion two or more times in a state where the switching unit is activated, and further, the arithmetic unit controls the DA conversion in a state where the switching unit is activated. Since the outputs are added or subtracted, high-precision digital-to-analog conversion can be realized in which the influence of the mismatch of the capacitance ratio determining the gain of the unit DAC is suppressed.
【図1】本発明の実施形態であるサイクリック方式アル
ゴリズミックDACの構成図である。FIG. 1 is a configuration diagram of a cyclic algorithmic DAC according to an embodiment of the present invention.
【図2】本発明の実施形態であるパイプライン方式アル
ゴリズミックDACの構成図である。FIG. 2 is a configuration diagram of a pipeline algorithmic DAC according to an embodiment of the present invention.
【図3】サイクリック方式アルゴリズミックDACの動
作タイミングの説明図である。FIG. 3 is an explanatory diagram of operation timing of a cyclic algorithmic DAC.
【図4】パイプライン方式アルゴリズミックDACの動
作タイミングの説明図である。FIG. 4 is an explanatory diagram of operation timing of a pipelined algorithmic DAC.
【図5】本発明にかかる8ビットサイクリック方式アル
ゴリズミックDACのILN特性の説明図である。FIG. 5 is an explanatory diagram of ILN characteristics of an 8-bit cyclic algorithmic DAC according to the present invention.
【図6】従来のサイクリック方式アルゴリズミックDA
Cの構成図である。FIG. 6 shows a conventional cyclic algorithmic DA.
It is a block diagram of C.
【図7】従来のパイプライン方式アルゴリズミックDA
Cの構成図である。FIG. 7: Conventional algorithmic algorithm DA
It is a block diagram of C.
【図8】従来のサイクリック方式アルゴリズミックDA
Cの動作タイミングの説明図である。FIG. 8 shows a conventional cyclic algorithm DA.
FIG. 9 is an explanatory diagram of the operation timing of C.
【図9】従来のパイプライン方式アルゴリズミックDA
Cの動作タイミングの説明図である。FIG. 9 shows a conventional pipeline algorithm DA.
FIG. 9 is an explanatory diagram of the operation timing of C.
【図10】従来のサイクリック方式アルゴリズミックD
ACのINL特性例の説明図である。FIG. 10 shows a conventional cyclic algorithm D
FIG. 4 is an explanatory diagram of an example of an INL characteristic of AC.
【図11】従来のサイクリック方式アルゴリズミックD
ACの他のINL特性例の説明図である。FIG. 11 shows a conventional cyclic algorithm D
It is explanatory drawing of another INL characteristic example of AC.
15 ユニットDAC 25 サンプルホールド回路 26 アナログスイッチ 27 アナログスイッチ 28 アナログスイッチ 29 オペアンプ 35 減算回路 36 アナログスイッチ 37 オペアンプ 45 サンプルホールド回路 46 オペアンプ 47 アナログスイッチ 48 クロック生成回路 150 オペアンプ 151 アナログスイッチ 152 アナログスイッチ 153 アナログスイッチ 154 アナログスイッチ 155 アナログスイッチ 156 アナログスイッチ 157 アナログスイッチ 158 アナログスイッチ 160 ユニットDAC 170 ユニットDAC 180 クロック生成回路 400 ユニットDAC1 500 ユニットDAC2 15 Unit DAC 25 Sample hold circuit 26 Analog switch 27 Analog switch 28 Analog switch 29 Operational amplifier 35 Subtraction circuit 36 Analog switch 37 Operational amplifier 45 Sample hold circuit 46 Operational amplifier 47 Analog switch 48 Clock generation circuit 150 Operational amplifier 151 Analog switch 152 Analog switch 153 Analog switch 154 Analog switch 155 Analog switch 156 Analog switch 157 Analog switch 158 Analog switch 160 Unit DAC 170 Unit DAC 180 Clock generation circuit 400 Unit DAC1 500 Unit DAC2
Claims (4)
の信号との2系統の入力信号を切り替えて入出力するス
テップと、切り替え出力された2系統の入力信号を独立
に「1/2」乗じて加算した変換値を求めるステップ
と、切替え前である1回目の変換値と切替え後である2
回目の変換値の出力を平均して出力するステップとを含
む、デジタル・アナログ変換方法。1. A step of switching between input and output of two input signals of a digital signal and another signal on which predetermined processing has been performed, and independently switching and outputting two input signals of "1/2" Multiplying and adding a converted value; and a first converted value before switching and a second converted value after switching.
Averaging and outputting the output of the converted value of the second time.
の変換値と2回目の変換値との、加算平均または減算平
均である、ことを特徴とするデジタル・アナログ変換方
法。2. The digital-to-analog conversion method according to claim 1, wherein the average is an addition average or a subtraction average of a first conversion value and a second conversion value.
の信号との、2系統の入力信号を切り替えて入出力する
切り替え部と、該切り替え部から出力された2系統の入
力信号を独立に「1/2」乗じて加算した変換値を求め
る変換部とを備えるユニットDAC回路と、 切替え前である1回目の変換値と切替え後である2回目
の変換値の出力を平均する平均回路と、 平均化された値をサンプルホールドするサンプルホール
ド回路と、を含むデジタル・アナログ変換器。3. A switching unit for switching between two input signals of a digital signal and another signal on which predetermined processing has been performed and inputting / outputting the two input signals, and independent of two input signals output from the switching unit. And a conversion unit for obtaining a conversion value obtained by multiplying the conversion value by “1 /”, and an averaging circuit for averaging the outputs of the first conversion value before switching and the second conversion value after switching And a sample-and-hold circuit that samples and holds the averaged value.
および所定の信号を入力し、加算された信号を変換出力
するユニットDAコンバータを1以上有するデジタル・
アナログ変換器において、 前記ユニットDAコンバータは、前記デジタル信号と前
記所定の信号の夫々をサンプルする2以上の容量素子
と、各容量素子への入力を、前記デジタル信号と前記所
定の信号とで切り替える切り替え部と、該切り替え手段
を起動した状態で、2回以上のDA変換(デジタル・ア
ナログ変換)を行うように、変換動作を制御する制御部
とを備え、 さらに、前記切替え手段を起動した状態でのDA変換の
出力同士を、加算または減算する演算部を備えた、デジ
タル・アナログ変換器。4. A digital signal having one or more unit DA converters for inputting a digital signal corresponding to a digital code and a predetermined signal and converting and outputting the added signal.
In the analog converter, the unit DA converter switches between the digital signal and the predetermined signal, two or more capacitance elements, and an input to each capacitance element between the digital signal and the predetermined signal. A switching unit, and a control unit that controls a conversion operation so as to perform DA conversion (digital / analog conversion) two or more times with the switching unit activated, and further comprising a state in which the switching unit is activated. A digital-to-analog converter comprising an arithmetic unit for adding or subtracting the outputs of the DA conversion in the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21470696A JP3750757B2 (en) | 1996-08-14 | 1996-08-14 | Digital-analog conversion method and digital-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21470696A JP3750757B2 (en) | 1996-08-14 | 1996-08-14 | Digital-analog conversion method and digital-analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1065543A true JPH1065543A (en) | 1998-03-06 |
JP3750757B2 JP3750757B2 (en) | 2006-03-01 |
Family
ID=16660269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21470696A Expired - Lifetime JP3750757B2 (en) | 1996-08-14 | 1996-08-14 | Digital-analog conversion method and digital-analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3750757B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5362933B1 (en) * | 2012-02-22 | 2013-12-11 | 旭化成エレクトロニクス株式会社 | Digital-analog converter and control method thereof |
-
1996
- 1996-08-14 JP JP21470696A patent/JP3750757B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5362933B1 (en) * | 2012-02-22 | 2013-12-11 | 旭化成エレクトロニクス株式会社 | Digital-analog converter and control method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3750757B2 (en) | 2006-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6184809B1 (en) | User transparent self-calibration technique for pipelined ADC architecture | |
JP4890561B2 (en) | Digital correction SAR converter including correction DAC | |
JP4532808B2 (en) | Calibration of A / D converter | |
EP2781028B1 (en) | Correlation-based background calibration for reducing inter-stage gain error and non-linearity in pipelined analog-to-digital converters | |
JP5946443B2 (en) | Successive approximation register analog-to-digital converter with integral nonlinearity correction | |
US6822601B1 (en) | Background-calibrating pipelined analog-to-digital converter | |
EP0740862B1 (en) | Pipelined analog-to-digital converter with curvefit digital correction | |
CN111052612B (en) | Method and apparatus for offset correction in SAR ADC with reduced capacitor array DAC | |
US20100207791A1 (en) | Sar adc and method with inl compensation | |
US10027343B2 (en) | Circuit and method for generating reference signals for hybrid analog-to-digital convertors | |
JP4543209B2 (en) | Multistage converter using digital dither | |
JP2003298418A (en) | Analog/digital converter with automatic error calibration function | |
WO2008119007A1 (en) | Methods and systems for calibrating a pipelined analog-to-digital converter | |
JPH11274927A (en) | Digital self-correcting system for analog-to-digital converter connected to pipeline | |
JP2008104142A (en) | Analog-to-digital converter | |
US20040075599A1 (en) | A/D converter calibration test sequence insertion | |
US6259392B1 (en) | Multiplying digital-to-analog converters and methods that selectively connect unit and feedback capacitors to reference voltages and feedback voltages | |
US7348916B2 (en) | Pipeline A/D converter and method of pipeline A/D conversion | |
JP4526919B2 (en) | A / D converter | |
JP2003152541A (en) | Differential input a/d converter | |
JP4454498B2 (en) | Switched capacitor systems, methods and uses | |
KR101711542B1 (en) | Range-scaled composite pipeline analog-to-digital converter | |
JP5094916B2 (en) | Pipeline / AD converter circuit | |
JP3782911B2 (en) | AD converter circuit | |
JP3750757B2 (en) | Digital-analog conversion method and digital-analog converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051130 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081216 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081216 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081216 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081216 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091216 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091216 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111216 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121216 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121216 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131216 Year of fee payment: 8 |
|
EXPY | Cancellation because of completion of term |