JPH1065514A - Clock driving circuit - Google Patents
Clock driving circuitInfo
- Publication number
- JPH1065514A JPH1065514A JP8233594A JP23359496A JPH1065514A JP H1065514 A JPH1065514 A JP H1065514A JP 8233594 A JP8233594 A JP 8233594A JP 23359496 A JP23359496 A JP 23359496A JP H1065514 A JPH1065514 A JP H1065514A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- clock
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック駆動回路
に関する。[0001] The present invention relates to a clock driving circuit.
【０００２】[0002]
【従来の技術】従来、この種のクロック駆動回路は、一
つのクロック信号から、同相のクロック信号と反転した
クロック信号を生成し、１つの半導体チップ全体におい
て任意に配置されたラッチなどの同期回路のクロック入
力端子まで配線された信号線を駆動していた。2. Description of the Related Art Conventionally, this kind of clock driving circuit generates a clock signal in phase and an inverted clock signal from one clock signal, and arbitrarily arranges a synchronous circuit such as a latch in one whole semiconductor chip. The signal line wired to the clock input terminal of is driven.
【０００３】図１０は、従来のクロック駆動回路の構成
の一例をブロック図にて示したものであり、図１１は図
１０のクロック駆動回路のタイミングを示した図であ
る。FIG. 10 is a block diagram showing an example of the configuration of a conventional clock drive circuit, and FIG. 11 is a diagram showing the timing of the clock drive circuit of FIG.
【０００４】図１０を参照して、信号反転回路９は、入
力クロック信号１を入力して、正転信号２、反転信号３
を出力する。出力バッファ３７、３８は、正転信号２、
反転信号３を入力してそれぞれ増幅し、正転クロック信
号５９、反転クロック信号６０を出力する（図１１のＣ
ＬＫＯＵＴ、ＣＬＫＯＵＴＢ参照）。図１０において、
各ユニットのラッチ１４は、チップ全体に散らばるラッ
チを１つのボックスにて表したものであり、クロック信
号５９、反転クロック信号６０に同期して動作する。Referring to FIG. 10, a signal inverting circuit 9 receives an input clock signal 1, and outputs a non-inverted signal 2 and an inverted signal 3.
Is output. The output buffers 37 and 38 output the non-inverted signal 2,
The inverted signal 3 is input and amplified, and a non-inverted clock signal 59 and an inverted clock signal 60 are output (C in FIG. 11).
LKOUT, CLKOUTB). In FIG.
The latch 14 of each unit is a single box representing latches scattered throughout the chip, and operates in synchronization with the clock signal 59 and the inverted clock signal 60.
【０００５】出力バッファ３７、３８から各ユニットの
ラッチ１４までの負荷容量は、出力バッファ３７、３８
のドレイン容量と、チップ面積に依存する配線５９、６
０の容量と、各ユニットのラッチ１４の総ゲート容量と
の合計で表される。したがって、出力バッファ３７、３
８は、この負荷容量に応じた大きな駆動能力が必要とさ
れている。The load capacity from the output buffers 37, 38 to the latch 14 of each unit is determined by the output buffers 37, 38
And the wirings 59 and 6 depending on the chip area
It is represented by the sum of the capacity of 0 and the total gate capacity of the latch 14 of each unit. Therefore, the output buffers 37, 3
No. 8 requires a large driving capacity according to the load capacity.
【０００６】ところで、半導体記憶装置における特にプ
リチャージに関する従来技術として、例えば特開平２−
２８５５８４号公報には、消費電力の削減を図る半導体
記憶装置の構成が提案されている。図１２は、上記特開
平２−２８５５８４号公報に記載されている半導体記憶
回路装置の回路図の一部を示したものである。Meanwhile, as a prior art related to a precharge in a semiconductor memory device, for example, Japanese Patent Laid-Open No.
Japanese Patent Application Publication No. 285584 proposes a configuration of a semiconductor memory device for reducing power consumption. FIG. 12 shows a part of a circuit diagram of a semiconductor memory circuit device described in Japanese Patent Application Laid-Open No. 2-285584.
【０００７】図１２を参照して、インバータ４３、４４
は、互いに入力と出力を接続して、ラッチを構成してい
る。これらの信号対４５、４６（ラッチ４３、４４の共
通接続点）は、ワード線５２をゲート入力にしたトラン
ジスタ４７、４８と、書き込み信号５１をゲート入力に
したトランジスタ４９、５０を経由してビット線対４
１、４２にそれぞれ接続している。Referring to FIG. 12, inverters 43, 44
Have their inputs and outputs connected to each other to form a latch. These signal pairs 45 and 46 (common connection points of the latches 43 and 44) are connected to the transistors 47 and 48 having the word line 52 as a gate input and the transistors 49 and 50 having the write signal 51 as a gate input. Line pair 4
1 and 42 respectively.
【０００８】インバータ４３の出力は、インバータ５３
と、ワード線５２をゲートに接続したトランジスタ５４
を経由して、読みだし信号線５５に接続している。The output of the inverter 43 is
And a transistor 54 having a word line 52 connected to its gate.
, And is connected to the read signal line 55.
【０００９】そして、上記回路全体で、１ビットの記憶
回路素子５６を構成している。The entire circuit constitutes a one-bit storage circuit element 56.
【００１０】記憶回路素子は、ビット線対４１、４２、
ワード線５２を任意に共有し、アレイ状に配置されてい
る。[0010] The storage circuit element includes bit line pairs 41, 42,
The word lines 52 are arbitrarily shared and arranged in an array.
【００１１】トランジスタ４０は、プリチャージ信号３
９をゲート入力とし、ソースとドレインはビット線対４
１、４２にそれぞれ接続される。The transistor 40 has a precharge signal 3
9 is a gate input, and the source and drain are bit line pairs 4
1 and 42 respectively.
【００１２】図１３は、図１２に示した半導体記憶回路
のタイミングを示した図である。FIG. 13 is a diagram showing the timing of the semiconductor memory circuit shown in FIG.
【００１３】書き込み動作において、トランジスタ４０
は、プリチャージ信号３９がハイレベルとなると導通状
態となり、プリチャージ信号３９に同期してビット線対
４１、４２を短絡する。これにより、ビット線対４１、
４２は、互いの電荷量を移動して等電位になる。さら
に、プリチャージ信号３９をロウレベルにして、短絡を
解除した後、書き込みデータがビット線対４１、４２に
入力される。これにより、ビット線対４１と４２は、ハ
イレベルとロウレベル、又はロウレベルとハイレベルに
なる。In a write operation, the transistor 40
Is turned on when the precharge signal 39 becomes high level, and shorts the bit line pairs 41 and 42 in synchronization with the precharge signal 39. Thereby, the bit line pair 41,
Reference numerals 42 move the amounts of electric charges to each other and become equipotential. Further, the precharge signal 39 is set to the low level to release the short circuit, and then the write data is input to the bit line pair 41 and 42. As a result, the bit line pairs 41 and 42 become high level and low level or low level and high level.
【００１４】その後、書き込み信号５１、ワード線５２
がハイレベルになり、ビット線対４１、４２のデータ
が、インバータ４３、４４にて構成されるラッチに保持
される。Thereafter, the write signal 51 and the word line 52
Becomes high level, and the data of the bit line pair 41, 42 is held in the latch constituted by the inverters 43, 44.
【００１５】書き込みデータをビット線対４１、４３に
駆動するための電力は、中間電位から駆動する電力で済
むので、中間電位まで駆動するための電力を削減でき
る。Since the power for driving the write data to the bit line pair 41 and 43 is only the power for driving from the intermediate potential, the power for driving to the intermediate potential can be reduced.
【００１６】[0016]
【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有してる。The above-described prior art has the following problems.
【００１７】（１）第１の問題点は、図１０に示したク
ロック駆動回路においては、回路規模の増大、動作速度
の高速化に伴い、消費電流が増える、ということであ
る。その理由は次の通りである。(1) The first problem is that, in the clock driving circuit shown in FIG. 10, the current consumption increases as the circuit scale increases and the operating speed increases. The reason is as follows.
【００１８】ＣＭＯＳトランジスタ回路の消費電力は、
主に出力容量に充放電される電荷量によって決まる。こ
の電荷の消費量は、入力信号のスイッチング回数と出力
容量に比例する。The power consumption of a CMOS transistor circuit is
It is mainly determined by the amount of electric charge charged and discharged to the output capacitance. This charge consumption is proportional to the number of times the input signal is switched and the output capacitance.
【００１９】クロック駆動回路は、スイッチング回数が
動作周波数に一致する。また、回路規模の増加に伴いク
ロック信号が駆動する各ユニットのラッチの数は増え
る。In the clock drive circuit, the number of times of switching is equal to the operating frequency. Further, as the circuit scale increases, the number of latches of each unit driven by the clock signal increases.
【００２０】更に、チップサイズの増大に伴い、クロッ
ク駆動回路から各ユニットまでの距離は延びるため、配
線容量は増える。したがって、半導体の消費電力は、回
路規模の増大と高速化に伴い、増加する傾向にある。Further, as the chip size increases, the distance from the clock drive circuit to each unit increases, so that the wiring capacity increases. Therefore, the power consumption of semiconductors tends to increase with an increase in circuit scale and speed.
【００２１】（２）第２の問題点は、図１２に示した半
導体記憶回路のように、中間電位を利用して消費電力を
削減する技術をクロック駆動回路に単純に適用すること
はできない、ということである。その理由は、次の通り
である。(2) The second problem is that, as in the semiconductor memory circuit shown in FIG. 12, a technique for reducing power consumption using an intermediate potential cannot be simply applied to a clock driving circuit. That's what it means. The reason is as follows.
【００２２】第１に、上記した従来の半導体記憶回路
は、その構造から、プリチャージ信号のようなビット線
対の短絡制御信号と、ワード線や書き込み制御信号とい
った駆動制御信号を持っている。First, due to its structure, the above-described conventional semiconductor memory circuit has a short-circuit control signal for a bit line pair such as a precharge signal and a drive control signal such as a word line and a write control signal.
【００２３】これに対し、図１０に示したクロック駆動
回路においては、このような制御信号を全く備えていな
い。On the other hand, the clock drive circuit shown in FIG. 10 does not have such a control signal at all.
【００２４】第２に、上記した半導体記憶回路は、駆動
すべきビット線対が分割されているため、負荷容量が比
較的小さい。Second, the semiconductor memory circuit described above has a relatively small load capacitance because the bit line pair to be driven is divided.
【００２５】これに対し、上記したクロック駆動回路に
おいては、出力クロック信号線対の容量が大きい。した
がって、直列に接続したトランジスタによって制御する
と負荷容量が増加し、出力波形が鈍るので、中間電位を
利用して消費電力の低減を図る方法をクロック駆動回路
に適用することはできない。On the other hand, in the above-described clock driving circuit, the capacity of the output clock signal line pair is large. Therefore, when controlled by transistors connected in series, the load capacitance increases and the output waveform becomes dull. Therefore, a method of reducing power consumption using an intermediate potential cannot be applied to a clock driving circuit.
【００２６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロック駆動回
路で駆動する相反する信号線対を短絡させることによっ
て、その負荷容量の電荷を利用して、出力信号線対が電
源電圧の１／２電位になるまでの消費電力を削減するよ
うにしたクロック駆動回路を提供することにある。Therefore, the present invention has been made in view of the above-mentioned problems, and an object of the present invention is to use the charge of the load capacitance by short-circuiting a pair of opposite signal lines driven by a clock driving circuit. It is another object of the present invention to provide a clock driving circuit that reduces power consumption until an output signal line pair has a potential equal to a half of a power supply voltage.
【００２７】[0027]
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロック駆動回路は、クロック信号を入力
し、出力回路から互いに相補の出力クロック信号対を出
力するクロック駆動回路において、入力した前記クロッ
ク信号の遷移エッジから所定のパルス幅の信号を生成す
る手段（「第１の手段」という）と、前記第１の手段で
生成された信号に基づき、出力回路からの前記出力クロ
ック信号対の出力を一時的に中断する手段（「第２の手
段」という）と、前記第１の手段で生成された信号に基
づき、前記出力クロック信号対を互いに短絡させる手段
（「第３の手段」という）と、を備えたことを特徴とす
る。In order to achieve the above object, a clock driving circuit according to the present invention is provided in a clock driving circuit which receives a clock signal and outputs complementary output clock signal pairs from an output circuit. Means for generating a signal having a predetermined pulse width from a transition edge of the clock signal (referred to as "first means"); and a pair of the output clock signal from the output circuit based on the signal generated by the first means. Means for temporarily interrupting the output of the first clock means (referred to as "second means") and means for short-circuiting the output clock signal pair with each other based on the signal generated by the first means ("third means") ).
【００２８】[0028]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、１つ以上のクロック信号とその反転信号に同期して
動作する半導体回路のクロック駆動回路において、入力
クロック信号（図１の１）の微分信号（図１の４）に基
づいて所定時間出力回路（図１の１０、１１）における
出力クロック信号（図１の６、７）の駆動を中止し出力
回路の出力をハイインピーダンス状態とし、短絡回路
（図１の１３）を導通状態として、互いに相補の出力ク
ロック信号線対（図１の６、７）を短絡させ、出力クロ
ック信号線対の電荷を平衡化せしめた後に、短絡回路
（図１の１３）を非導通状態とし短絡を解除し、出力回
路（図１の１０、１１）を活性化（出力イネーブル状
態）して、それぞれの出力クロック信号（図１の６、
７）を再度駆動する、ように構成される。Embodiments of the present invention will be described below. According to a preferred embodiment of the present invention, a differential signal (1 in FIG. 1) of an input clock signal (1 in FIG. 1) is provided in a clock driving circuit of a semiconductor circuit operating in synchronization with one or more clock signals and its inverted signal. Based on (4), the driving of the output clock signal (6, 7 in FIG. 1) in the output circuit (10, 11 in FIG. 1) is stopped for a predetermined time, the output of the output circuit is set to a high impedance state, and the short circuit (FIG. 13) is turned on, the output clock signal line pairs (6, 7 in FIG. 1) complementary to each other are short-circuited, and the electric charges in the output clock signal line pairs are balanced, and then the short circuit (13 in FIG. 1) is performed. Are turned off, the short circuit is released, the output circuits (10 and 11 in FIG. 1) are activated (output enable state), and the respective output clock signals (6 in FIG.
7) is driven again.
【００２９】このように、本発明の実施の形態において
は、入力波形から、微分信号を生成することによって、
外部からの特別な制御線が不要になる。微分信号を制御
信号として出力信号の駆動の一時中断と出力信号対の短
絡ができるので、クロック信号の状態遷移において出力
信号対が電源の１／２になるまで出力バッファの消費電
力を、出力負荷容量間の電荷の移動で置き換えることが
できる。As described above, in the embodiment of the present invention, by generating a differential signal from an input waveform,
No special external control lines are required. Since the driving of the output signal can be temporarily stopped and the output signal pair can be short-circuited using the differentiated signal as a control signal, the power consumption of the output buffer is reduced until the output signal pair becomes half the power supply in the state transition of the clock signal. It can be replaced by the transfer of charge between capacitors.
【００３０】上記した本発明の実施の形態についてさら
に詳細に説明すべく、本発明の実施例を以下に図面を参
照して説明する。In order to describe the above-described embodiment of the present invention in more detail, embodiments of the present invention will be described below with reference to the drawings.
【００３１】図１は、本発明の第１の実施例の構成をブ
ロック図にて示したものである。FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.
【００３２】図１を参照して、本実施例は、クロック信
号１を入力とする信号反転回路９と、クロック信号を入
力とし微分出力信号４、５を生成する微分回路１２と、
信号反転回路９の正転出力２、反転出力３を入力とし、
微分回路１２からの出力信号４で出力／ハイインピーダ
ンス状態が制御される第１、第２のトライステート出力
バッファ回路１０、１１と、第１、第２のトライステー
ト出力バッファ回路１０、１１の出力信号対６、７の間
に挿入され、微分回路１２からの出力信号５で導通／非
導通が制御される短絡回路１３と、を備えて構成され
る。各ユニットのラッチ１４は、チップ全体に散らばる
ラッチを１つのボックスにて表したものであり、クロッ
ク信号６、反転クロック信号７に同期して動作する。Referring to FIG. 1, in the present embodiment, a signal inverting circuit 9 which receives a clock signal 1 as an input, a differentiating circuit 12 which receives a clock signal as an input and generates differentiated output signals 4 and 5,
The non-inversion output 2 and the inversion output 3 of the signal inversion circuit 9 are input,
First and second tri-state output buffer circuits 10 and 11 whose output / high-impedance state is controlled by output signal 4 from differentiating circuit 12, and outputs of first and second tri-state output buffer circuits 10 and 11 And a short circuit 13 that is inserted between the signal pairs 6 and 7 and whose conduction / non-conduction is controlled by the output signal 5 from the differentiating circuit 12. The latch 14 of each unit is a single box representing latches scattered throughout the chip, and operates in synchronization with the clock signal 6 and the inverted clock signal 7.
【００３３】図５は、図１における信号反転回路９の回
路構成を示したものである。信号反転回路９は、２段の
インバータ５７、５８によって構成され、入力信号１を
基に、インバータ５８から正転信号２を、インバータ５
７から反転信号３を出力する。FIG. 5 shows a circuit configuration of the signal inverting circuit 9 in FIG. The signal inverting circuit 9 is constituted by two-stage inverters 57 and 58, and outputs a non-inverted signal 2 from the inverter 58 based on the input signal 1.
7 outputs an inverted signal 3.
【００３４】図２は、本実施例における微分回路１２の
回路構成の一例を示したものである。微分回路１２は、
入力信号１を入力とするインバータ１５と、入力信号１
とインバータ１２の出力を入力とする排他的否定論理和
（ＥＮＯＲ）１６と、を備えて構成され、微分信号４、
５を生成する。FIG. 2 shows an example of the circuit configuration of the differentiating circuit 12 in this embodiment. The differentiating circuit 12
An inverter 15 receiving the input signal 1;
And an exclusive-NOR (ENOR) 16 having an output of the inverter 12 as an input.
5 is generated.
【００３５】すなわち、微分信号４、５は、入力信号１
の立ち上がり、立ち下がり時にインバータ１段分の遅延
時間に相当する時間幅分、ハイレベルとなる。That is, the differential signals 4 and 5 are the input signals 1
Becomes high level during the rise and fall times of the time width corresponding to the delay time of one stage of the inverter.
【００３６】図３は、第１、第２のトライステート出力
バッファ１０、１１の回路構成の一例を示したものであ
る。なお、第１、第２のトライステート出力バッファ１
０、１１は同一の構成とされる。第１のトライステート
出力回路１０（第２のトライステート回路１１）は、微
分回路１２の出力４を入力とするインバータ２６の出力
と、信号反転回路９の出力２（３）を入力とするＮＡＮ
Ｄ回路２７と、微分回路１２の出力４と、信号反転回路
９の出力２（３）を入力とするＮＯＲ回路２７と、ＮＡ
ＮＤ回路２７の出力をゲート入力とするＰＭＯＳトラン
ジスタ２９と、ＮＯＲ回路２８の出力をゲート入力とす
るＮＭＯＳトランジスタ３０と、を備え、ＰＭＯＳトラ
ンジスタ２９とＮＭＯＳトランジスタの接続点から出力
６（７）が取り出される。FIG. 3 shows an example of the circuit configuration of the first and second tri-state output buffers 10 and 11. The first and second tri-state output buffers 1
0 and 11 have the same configuration. The first tri-state output circuit 10 (second tri-state circuit 11) has an output of the inverter 26 which receives the output 4 of the differentiating circuit 12 as an input, and a NAN which receives the output 2 (3) of the signal inverting circuit 9 as an input.
A NOR circuit 27 having as inputs the D circuit 27, the output 4 of the differentiating circuit 12, and the output 2 (3) of the signal inverting circuit 9,
A PMOS transistor 29 having an output of the ND circuit 27 as a gate input and an NMOS transistor 30 having a gate input of the output of the NOR circuit 28 are provided. An output 6 (7) is taken out from a connection point between the PMOS transistor 29 and the NMOS transistor. It is.
【００３７】微分信号４がハイレベルの時、ＮＡＮＤ回
路２７の出力はハイレベル、ＮＯＲ回路２８の出力はロ
ウレベルとなり、ＰＭＯＳトランジスタ２９とＮＭＯＳ
トランジスタ３０は共にオフ状態となり、出力はハイイ
ンピーダンス状態となる。また、微分信号４がロウレベ
ルの時は、入力信号２（３）を増幅して信号６（７）を
出力する。When the differential signal 4 is at the high level, the output of the NAND circuit 27 is at the high level, the output of the NOR circuit 28 is at the low level, and the PMOS transistor 29 and the NMOS
The transistors 30 are both turned off, and the output is in a high impedance state. When the differential signal 4 is at a low level, the input signal 2 (3) is amplified to output a signal 6 (7).
【００３８】図４は、短絡回路１３の回路構成の一例を
示したものである。短絡回路１３は、信号６、７間に並
列に挿入され、微分信号５と、微分信号５のインバータ
３３による反転信号をそれぞれゲート入力とするＮＭＯ
Ｓトランジスタ３４、ＰＭＯＳトランジスタ３４からな
るＣＭＯＳ型のトランスファゲートとして構成され、微
分信号５がハイレベルの時に信号線６、７を短絡し、ロ
ウレベルの時に信号６、７を遮断する。FIG. 4 shows an example of the circuit configuration of the short circuit 13. The short circuit 13 is inserted between the signals 6 and 7 in parallel, and the differential signal 5 and the inverted signal of the differential signal 5 by the inverter 33 are used as NMO gates.
It is configured as a CMOS transfer gate composed of an S transistor 34 and a PMOS transistor 34. When the differential signal 5 is at a high level, the signal lines 6, 7 are short-circuited, and when the differential signal 5 is at a low level, the signals 6, 7 are cut off.
【００３９】本実施例の動作について図面を参照して説
明する。The operation of this embodiment will be described with reference to the drawings.
【００４０】図６は、図１に示した回路の動作タイミン
グを示した図である。図６において、各符号は図１に示
した回路において信号に付した参照番号に対応し、１）
はクロック入力信号（ＣＬＫ）、２）は信号反転回路９
の正転出力信号（ＤＣＬＫ）２、３）は信号反転回路９
の変転出力信号（ＤＣＬＫＢ）３、４）は微分回路１２
の出力信号４（ＨＩＺ＿ＥＮ）、５）は微分回路１２か
ら短絡回路１３に入力される信号５（ＳＨＯＲＴ）、
６）、７）は出力バッファ１０、１１から出力される信
号６、７（ＣＬＫＯＵＴ、ＣＬＫＯＵＴＢ）を示してい
る。FIG. 6 is a diagram showing operation timings of the circuit shown in FIG. 6, reference numerals correspond to reference numerals assigned to signals in the circuit shown in FIG.
Is a clock input signal (CLK), 2) is a signal inversion circuit 9
Output signal (DCLK) 2, 3) of the
Output signal (DCLKB) 3, 4) of the differential
Output signal 4 (HIZ_EN), 5) is a signal 5 (SHORT) input from the differentiating circuit 12 to the short circuit 13,
6) and 7) show signals 6 and 7 (CLKOUT and CLKOUTB) output from the output buffers 10 and 11, respectively.
【００４１】図７は、図１の出力バッファ１０、１１の
出力信号対６、７、及び比較例として、図１０に示した
従来のクロック駆動回路における出力バッファ３７、３
８の出力信号対５９、６０の電圧特性を示した図であ
る。FIG. 7 shows output signal pairs 6, 7 of the output buffers 10, 11 of FIG. 1 and, as a comparative example, output buffers 37, 3 of the conventional clock driving circuit shown in FIG.
8 is a diagram showing voltage characteristics of an output signal pair 59 and 60 of FIG.
【００４２】図８は、図１の出力バッファ１０、１１、
及び比較例として図１０に示した従来のクロック駆動回
路における出力バッファ３７、３８の電流特性を示した
図である。FIG. 8 shows the output buffers 10, 11, and
11 is a diagram illustrating current characteristics of output buffers 37 and 38 in the conventional clock driving circuit illustrated in FIG. 10 as a comparative example.
【００４３】図６、図７において、入力信号１がローレ
ベルで安定のとき、信号反転回路９の正転出力である信
号２はローレベル、反転出力である信号３はハイレベル
である。6 and 7, when the input signal 1 is stable at a low level, the signal 2 as the non-inverted output of the signal inverting circuit 9 is at the low level, and the signal 3 as the inverted output is at the high level.
【００４４】微分回路１２において、入力信号１がロー
レベル、インバータ１５の出力信号１７がハイレベルで
あるため、ＥＮＯＲ１６はローレベルを出力し、微分信
号４、５は、ローレベルである。したがって、第１のト
ライステート出力バッファ１０（第２のトライステート
出力バッファ１１）は、入力信号２（３）と同じくロー
（ハイ）レベルを出力し、短絡回路１３は遮断されてい
る。このため、出力信号６はローレベル、出力信号７は
ハイレベルとなる。In the differentiating circuit 12, since the input signal 1 is at a low level and the output signal 17 of the inverter 15 is at a high level, the ENOR 16 outputs a low level, and the differential signals 4, 5 are at a low level. Therefore, the first tri-state output buffer 10 (second tri-state output buffer 11) outputs a low (high) level like the input signal 2 (3), and the short circuit 13 is cut off. Therefore, the output signal 6 becomes low level and the output signal 7 becomes high level.
【００４５】次に、時刻ｔ０で、入力信号１がローレベ
ルからハイレベルに変化すると、微分回路１２におい
て、インバータ１５の出力信号１７は引続きハイレベル
であるため、ＥＮＯＲ１６の出力すなわち信号４、５は
ハイレベルとなる。したがって、第１、第２のトライス
テート出力バッファ１０、１１はハイインピーダンスに
なり、短絡回路１３も短絡され、信号６はローレベルか
ら電源電圧の１／２に、信号７はハイレベルから電源電
圧の１／２に漸近する。Next, at time t0, when the input signal 1 changes from the low level to the high level, the output signal 17 of the inverter 15 in the differentiating circuit 12 is continuously at the high level. Becomes high level. Accordingly, the first and second tri-state output buffers 10 and 11 become high impedance, the short circuit 13 is also short-circuited, the signal 6 changes from low level to 1/2 of the power supply voltage, and the signal 7 changes from high level to the power supply voltage. Asymptotically to 1/2.
【００４６】また、このとき時刻ｔ０からｔ１までは、
出力バッファ１０、１１の出力はハイインピーダンスな
ので、図８に示すように、消費電流が流れていない。At this time, from time t0 to t1,
Since the outputs of the output buffers 10 and 11 are high impedance, no current consumption flows as shown in FIG.
【００４７】次に、時刻ｔ１で、入力信号１に対してイ
ンバータ１５で遅延された信号１７がハイレベルからロ
ーレベルに変化するため、ＥＮＯＲ１６の出力、すなわ
ち信号４、５もローレベルになる。したがって、短絡回
路１３が遮断され、第１、第２のトライステート出力バ
ッファ１０、１１は、再び活性化されて駆動出力し、入
力信号２、３と同じ論理の信号６、７を出力する。この
とき、入力信号２（３）はすでにローレベルからハイレ
ベル（ハイレベルからローレベル）に変化を終えている
ので、信号６は電源電圧の１／２からハイレベルに、信
号７は電源電圧の１／２からローレベルに変化する。Next, at time t1, the signal 17 delayed by the inverter 15 with respect to the input signal 1 changes from the high level to the low level, so that the output of the ENOR 16, that is, the signals 4 and 5, also becomes the low level. Therefore, the short circuit 13 is cut off, and the first and second tri-state output buffers 10 and 11 are activated again to drive and output, and output the signals 6 and 7 having the same logic as the input signals 2 and 3. At this time, since the input signal 2 (3) has already changed from the low level to the high level (from the high level to the low level), the signal 6 changes from １ ／ of the power supply voltage to the high level, and the signal 7 changes to the power supply voltage. From 1/2 to a low level.
【００４８】この電流特性は、図８のｔ０からｔ２まで
の期間に示される。信号６は充電されて電源電圧の１／
２からハイレベルになり、信号７は放電されて電源電圧
の１／２からローレベルに変化している。出力バッファ
１０、１１が再駆動するので、信号６、７が完全に反転
するｔ２まで消費電流が流れる。This current characteristic is shown in the period from t0 to t2 in FIG. The signal 6 is charged to 1 /
From 2 to a high level, the signal 7 is discharged and changes from 1/2 of the power supply voltage to a low level. Since the output buffers 10 and 11 are driven again, current consumption flows until t2 when the signals 6 and 7 are completely inverted.
【００４９】次に、入力信号１がハイレベルで安定のと
きは、微分回路１２の出力が同じ以外は、上記したロー
レベルで安定の時と論理を反転させたのと等価であり、
出力信号６はハイレベル、出力信号７はローレベルであ
る。Next, when the input signal 1 is stable at the high level, except that the output of the differentiating circuit 12 is the same, it is equivalent to inverting the logic when the signal is stable at the low level as described above.
The output signal 6 is at a high level, and the output signal 7 is at a low level.
【００５０】さらに、ハイレベルからローレベルに変化
する時も同様に、時刻ｔ３からｔ４で、信号６はハイか
ら電源電圧の１／２に、信号７はローから電源電圧の１
／２に変化し、時刻ｔ４からｔ５で、信号６は電源電圧
の１／２からローレベルに、信号７は電源電圧の１／２
からハイレベルに変化する。Similarly, when changing from the high level to the low level, from time t3 to t4, the signal 6 changes from high to 1/2 of the power supply voltage, and the signal 7 changes from low to 1 of the power supply voltage.
/ 2, and from time t4 to t5, the signal 6 changes from １ ／ of the power supply voltage to the low level, and the signal 7 changes to １ ／ of the power supply voltage.
To high level.
【００５１】本実施例において、信号線対６、７の短絡
期間である時刻ｔ０からｔ１、ｔ３からｔ４は、微分回
路１２のインバータ１５の遅延時間で規定される。した
がって、微分回路１２のインバータ１５の遅延時間を調
整することによって、クロックの配線負荷容量、クロッ
クドライブの応答速度に応じた設計ができる。In this embodiment, times t0 to t1 and t3 to t4, which are short periods of the signal line pairs 6 and 7, are defined by the delay time of the inverter 15 of the differentiating circuit 12. Therefore, by adjusting the delay time of the inverter 15 of the differentiating circuit 12, a design according to the clock wiring load capacity and the response speed of the clock drive can be performed.
【００５２】次に、本発明の第１の実施例の作用効果に
ついて説明する。Next, the operation and effect of the first embodiment of the present invention will be described.
【００５３】図８に示した電流特性の波形から、従来技
術では、時刻ｔ０から出力バッファを駆動しなくてはな
らないのに対し、上述したように第１の実施例では、時
刻ｔ０からｔ１までの電力は信号線対６、７の電荷移動
で置き換えられるので、時刻ｔ１から出力バッファを駆
動すればよい。From the waveforms of the current characteristics shown in FIG. 8, the output buffer must be driven from time t0 in the prior art, whereas in the first embodiment, from the time t0 to t1 in the first embodiment as described above. Is replaced by the charge transfer of the signal line pairs 6 and 7, so that the output buffer may be driven from time t1.
【００５４】したがって、信号線対６、７を駆動するた
めの出力バッファ１０、１１で消費される電流特性波形
６、７によって囲まれる面積が、本実施例による消費電
力であり、従来技術の出力バッファ電流特性波形５９、
６０による面積の約１／２程度になり、消費電力を大幅
に低減している。Therefore, the area surrounded by the current characteristic waveforms 6 and 7 consumed by the output buffers 10 and 11 for driving the signal line pairs 6 and 7 is the power consumption according to the present embodiment, and the output of the prior art. Buffer current characteristic waveform 59,
60, which is about 1/2 of the area, and the power consumption is greatly reduced.
【００５５】上記第１の実施例においては、トライステ
ート出力バッファ１０、１１と短絡回路１３の制御を同
一のタイミングである微分回路１２の出力信号４、５で
行なっていた。このため、ハイインピーダンス期間と短
絡期間にスキューが生じた場合、短絡回路１３を通して
貫通電流が流れることがある。In the first embodiment, the control of the tri-state output buffers 10 and 11 and the control of the short circuit 13 are performed by the output signals 4 and 5 of the differentiating circuit 12 at the same timing. Therefore, when a skew occurs between the high impedance period and the short circuit period, a through current may flow through the short circuit 13.
【００５６】本発明の別の実施例は、この問題を鑑み
て、別の微分回路の構成を提案するものである。Another embodiment of the present invention proposes another differentiating circuit in view of this problem.
【００５７】図９は、本発明の別の実施例に係る微分回
路１２の構成を示すである。この微分回路１２は、入力
信号１を初段が入力する３段縦続形態に接続されたイン
バータ１８、１９、２０と、最終段のインバータ２０の
出力と、入力信号１とを入力とする排他的否定論理和ゲ
ート（ＥＮＯＲ）２１と、初段のインバータ１８の出力
と２段目のインバータ１９の出力を入力とする排他的否
定論理和ゲート（ＥＮＯＲ）２２と、を備えて構成さ
れ、入力信号１から、インバータ１８、１９、２０の遅
延時間と同じ時間ハイレベル幅のバッファ制御用の微分
信号４と、微分信号４に対し立ち上がりインバータ１８
の遅延と同じ時間遅れ、インバータ１９の遅延時間と同
じハイレベル幅の短絡制御用の微分信号５を出力する。FIG. 9 shows a configuration of a differentiating circuit 12 according to another embodiment of the present invention. This differentiating circuit 12 is an exclusive negation that receives inverters 18, 19, and 20 connected in a three-stage cascade configuration in which the input signal 1 is input to the first stage, the output of the inverter 20 in the last stage, and the input signal 1 as inputs. An OR gate (ENOR) 21 and an exclusive-NOR gate (ENOR) 22 to which the output of the first inverter 18 and the output of the second inverter 19 are input are provided. , A differential signal 4 for buffer control having a high-level width equal to the delay time of the inverters 18, 19, 20;
, And outputs a differential signal 5 for short-circuit control having the same high level width as the delay time of the inverter 19.
【００５８】したがって、微分信号４がローレベルで、
微分信号５がハイレベルに同時になることはなく、ハイ
インピーダンス期間と短絡期間にスキューが生じて、短
絡回路１３を通して貫通電流が流れることを防ぐことが
できる。Therefore, when the differential signal 4 is at a low level,
The differential signal 5 does not reach the high level at the same time, and a skew occurs between the high impedance period and the short-circuit period, so that a through current can be prevented from flowing through the short-circuit circuit 13.
【００５９】[0059]
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。As described above, according to the present invention,
The following effects are obtained.
【００６０】（１）第１の効果は、クロック駆動で消費
される電力が削減できる、ということである。(1) The first effect is that power consumed by clock driving can be reduced.
【００６１】その理由は、本発明においては、出力信号
対の信号変化点で、出力バッファを中断し、同時に出力
信号線対を短絡させるので、信号線対が等電位になるま
での電力を出力容量の電荷の移動で置き換えられるため
である。The reason is that in the present invention, the output buffer is interrupted at the signal transition point of the output signal pair, and at the same time, the output signal line pair is short-circuited. This is because it is replaced by the movement of the electric charge of the capacitor.
【００６２】（２）第２の効果は、同じ電力の場合、従
来技術よりも出力線対をより高速に駆動できることであ
る。(2) The second effect is that, for the same power, the output line pair can be driven at a higher speed than in the prior art.
【００６３】その理由は、短絡回路は、ＰＭＯＳとＮＭ
ＯＳの２つのトランジスタで構成できるので、ＯＮ抵抗
を低くでき、出力信号の立上り特性を改善できるためで
ある。また、短絡の際に電力は消費しないので、消費電
力をこのことによって損失しないで済ますことができる
ためである。The reason is that the short circuit is composed of PMOS and NM.
This is because the transistor can be composed of two transistors of the OS, so that the ON resistance can be reduced and the rising characteristics of the output signal can be improved. In addition, since no power is consumed in the event of a short circuit, power consumption can be prevented from being lost by this.
【図１】本発明の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図２】本発明の一実施例に係る微分回路の回路構成を
示す図である。FIG. 2 is a diagram showing a circuit configuration of a differentiating circuit according to one embodiment of the present invention.
【図３】本発明の一実施例に係るトライステートバッフ
ァ回路の回路構成を示す図である。FIG. 3 is a diagram showing a circuit configuration of a tri-state buffer circuit according to one embodiment of the present invention.
【図４】本発明の一実施例に係る短絡回路の回路構成を
示す図である。FIG. 4 is a diagram showing a circuit configuration of a short circuit according to one embodiment of the present invention.
【図５】本発明の一実施例に係る信号反転回路の回路構
成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a signal inversion circuit according to one embodiment of the present invention.
【図６】本発明の一実施例の動作タイミングを示したタ
イミング図である。FIG. 6 is a timing chart showing the operation timing of one embodiment of the present invention.
【図７】本発明の一実施例と、比較例として従来技術の
出力波形特性を示した図である。FIG. 7 is a diagram showing output waveform characteristics of an example of the present invention and a comparative example as a comparative example.
【図８】本発明の一実施例と、比較例として従来技術の
出力バッファで消費される電流特性を示した図である
（相反する波形で囲まれた領域が、消費電力となる）。FIG. 8 is a diagram illustrating current characteristics consumed in an output buffer according to an embodiment of the present invention and a comparative example as a comparative example (a region surrounded by contradictory waveforms is power consumption).
【図９】本発明の別の実施例に係る微分回路の回路構成
を示す図である。FIG. 9 is a diagram showing a circuit configuration of a differentiating circuit according to another embodiment of the present invention.
【図１０】従来のクロック駆動回路のブロック図であ
る。FIG. 10 is a block diagram of a conventional clock driving circuit.
【図１１】図１０に示した従来のクロック駆動回路の動
作タイミングを示すタイミング図である。FIG. 11 is a timing chart showing operation timings of the conventional clock driving circuit shown in FIG.
【図１２】中間電位を利用して省電力を図った従来の半
導体記憶装置の回路構成の一部を示した図である。FIG. 12 is a diagram showing a part of a circuit configuration of a conventional semiconductor memory device which saves power by using an intermediate potential.
【図１３】図１２の回路図の動作タイミングを示した図
である。13 is a diagram showing operation timings of the circuit diagram of FIG.
１ 入力クロック信号（ＣＬＫＩＮ） ２ 出力クロックの原信号（ＤＣＬＫ） ３ 出力反転クロックの原信号（ＤＣＬＫＢ） ４ トライステート出力バッファ１０、１１のハイイン
ピーダンス制御信号（ＨＩＺ−ＥＮ） ５ 短絡回路１３の短絡制御信号（ＳＨＯＲＴ） ６ 本発明の出力クロック信号（ＣＬＫＯＵＴ） ７ 本発明の出力反転クロック信号（ＣＬＫＯＵＴＢ） ８ 本発明のクロック駆動回路 ９ 信号反転回路 １０、１１ １、０、ＨＩ−Ｚの３値を出力する回路
（トライステート出力バッファ） １２ 原信号と遅延のついた反転信号で原信号を微分す
る微分信号を得る回路 １３ 短絡回路（トランスファ） １４ 本発明が駆動すべき各ユニットのラッチ １５ インバータ １６ ＥＮＯＲ ２７ ＮＡＮＤ ２８ ＮＯＲ ２９ ＰＭＯＳトランジスタ ３０ ＮＭＯＳトランジスタ ３７、３８ 従来例の出力バッファ ３９ 公知例のプリチャージ信号 ４０ ビット線対短絡用のトランジスタ ４１、４２ メモリのビット線対 ５２ メモリのワード線 ５１ メモリの書き込み信号線 ５６ メモリセル ５５ メモリの読みだし線 ５９ 従来例の出力クロック信号 ６０ 従来例の出力反転クロック信号Reference Signs List 1 input clock signal (CLKIN) 2 original signal of output clock (DCLK) 3 original signal of inverted output clock (DCLKB) 4 high impedance control signal (HIZ-EN) of tristate output buffers 10 and 11 5 short circuit of short circuit 13 Control signal (SHORT) 6 Output clock signal (CLKOUT) of the present invention 7 Output inverted clock signal (CLKOUTB) of the present invention 8 Clock drive circuit 9 Signal inverting circuit 10, 11, 1, 0, HI-Z (Tristate output buffer) 12 A circuit for obtaining a differential signal for differentiating the original signal with the original signal and an inverted signal with a delay 13 Short circuit (transfer) 14 Latch of each unit to be driven by the present invention 15 Inverter 16 ENOR 27 NAND 28 NOR 29 PMOS Transistor Reference Signs List 30 NMOS transistor 37, 38 Output buffer of conventional example 39 Precharge signal of known example 40 Bit line pair short-circuiting transistor 41, 42 Bit line pair of memory 52 Word line of memory 51 Memory write signal line 56 Memory cell 55 Memory Readout line 59 Conventional output clock signal 60 Conventional inverted output clock signal
Claims (4)
同期して動作する半導体回路のクロック駆動回路におい
て、 入力クロック信号の微分信号に基づいて所定時間出力回
路における出力クロック信号の駆動を中止し、前記出力
回路をハイインピーダンス状態として、互いに相補の出
力クロック信号線対を短絡させ、前記出力クロック信号
線対の電荷を平衡化せしめた後に、短絡を解除し、それ
ぞれの出力クロック信号を再度駆動する手段を備えたこ
とを特徴とするクロック駆動回路。A clock driving circuit for a semiconductor circuit operating in synchronization with one or more clock signals and its inverted signal, wherein driving of an output clock signal in an output circuit is stopped for a predetermined time based on a differential signal of an input clock signal. Then, the output circuit is set to a high impedance state, the output clock signal line pairs complementary to each other are short-circuited, and after the electric charges of the output clock signal line pairs are balanced, the short-circuit is released and each output clock signal is again output. A clock driving circuit comprising driving means.
に相補の出力クロック信号対を出力するクロック駆動回
路において、 入力した前記クロック信号の遷移エッジから所定のパル
ス幅の信号を生成する手段（「第１の手段」という）
と、 前記第１の手段で生成された信号に基づき、前記出力回
路からの前記出力クロック信号対の出力を一時的に中断
する手段（「第２の手段」という）と、 前記第１の手段で生成された信号に基づき、前記出力ク
ロック信号対を互いに短絡させる手段（「第３の手段」
という）と、 を備えたことを特徴とするクロック駆動回路。2. A clock driving circuit for receiving a clock signal and outputting a complementary output clock signal pair from an output circuit, means for generating a signal having a predetermined pulse width from a transition edge of the input clock signal. First means)
Means for temporarily interrupting the output of the output clock signal pair from the output circuit based on the signal generated by the first means (referred to as “second means”); and the first means Means for short-circuiting the output clock signal pairs with each other based on the signal generated in (3rd means)
A clock drive circuit comprising:
ィブの期間、出力回路の出力をハイインピーダンス状態
とする、ことを特徴とする請求項２記載のクロック駆動
回路。3. The clock driving circuit according to claim 2, wherein the output of the output circuit is in a high impedance state while the signal generated by the first means is active.
段に供給する信号のエッジを互いに異なるタイミングと
する手段を備えたことを特徴とする請求項２記載のクロ
ック駆動回路。4. The clock driving circuit according to claim 2, wherein said first means includes means for setting edges of signals supplied to said second and third means to timings different from each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233594A JPH1065514A (en) | 1996-08-15 | 1996-08-15 | Clock driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233594A JPH1065514A (en) | 1996-08-15 | 1996-08-15 | Clock driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065514A true JPH1065514A (en) | 1998-03-06 |
Family
ID=16957513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233594A Pending JPH1065514A (en) | 1996-08-15 | 1996-08-15 | Clock driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065514A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195837A (en) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | Buffer circuit, transmission circuit, and radio communication device |
-
1996
- 1996-08-15 JP JP8233594A patent/JPH1065514A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195837A (en) * | 2011-03-17 | 2012-10-11 | Toshiba Corp | Buffer circuit, transmission circuit, and radio communication device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2502943B2 (en) | High speed sense amplifier | |
| US6949948B2 (en) | Digital logic devices with extremely skewed trip points and reset circuitry for rapidly propagating signal edges | |
| JP3980431B2 (en) | Buffer circuit, buffer tree, and semiconductor device | |
| US5805505A (en) | Circuit and method for converting a pair of input signals into a level-limited output signal | |
| JP2000224009A (en) | Master-slave flip flop and method therefor | |
| JPH1155089A (en) | Semiconductor gate circuit | |
| JP3144374B2 (en) | Signal change acceleration bus drive circuit | |
| JPS6250916A (en) | Minimum delay high-speed bus driver | |
| JP3812959B2 (en) | Output buffer and variable waiting time output circuit | |
| JPH03192915A (en) | Flip-flop | |
| JP2805466B2 (en) | Memory address transition detection circuit | |
| JPH03223918A (en) | Output circuit | |
| JP3573687B2 (en) | Data temporary storage | |
| JPH1065514A (en) | Clock driving circuit | |
| JP3109986B2 (en) | Signal transition detection circuit | |
| JP2002026697A (en) | Flip-flop circuit | |
| US6292405B1 (en) | Data output buffer with precharge | |
| JP2569750B2 (en) | Synchronous driver circuit | |
| US6963227B2 (en) | Apparatus and method for precharging and discharging a domino circuit | |
| US9124266B1 (en) | Increasing switching speed of logic circuits | |
| JP2518642B2 (en) | Register circuit | |
| JP2538628B2 (en) | Semiconductor integrated circuit | |
| US5734271A (en) | Wideband power driver with separate setting delays of leading and trailing edges | |
| US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs | |
| JPH07221605A (en) | Latch circuit, and register circuit and pipeline processing circuit using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |