JP4538182B2 - Ｍｏｓｆｅｔの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、特に、ゲート誘電体がソース／ドレイン領域にオーバーラップするのを防ぐアンダーカット領域を当該ゲート誘電体中に備えた改良されたＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
既存のＭＯＳＦＥＴは、半導電性のチャネル領域で分離されたソース領域とドレイン領域を備えている。チャネル領域の上方には、ゲート導電体が横たわっている。そして、ゲート誘電体がこのゲート導電体とチャネル領域とを分離している。ゲート導電体に電圧を印加すると、チャネル領域は、絶縁体から導電体に変化する。これにより、ソース領域とドレイン領域との間は、電気的に絶縁された状態から電気的に接続された状態に変化する。このように、ＭＯＳＦＥＴでは、ゲート導電体に電圧を印加することにより、ソース領域とドレイン領域との間の電気的な接続を選択的に有効にしたり無効にしたすることができる。
【０００３】
既存のＭＯＳＦＥＴにおいては、サイズが小さくなるのにつれて、基本動作に関する問題が時として生じるようになった。たとえば、ゲート導電体からチャネル領域へ電流が漏れる。さらに、ゲート絶縁体が適切に形成されていないと、ゲート導電体がチャネル領域に偶発的に短絡する。このような問題点を解決する多くの解決策が提案されている。
【０００４】
たとえば、ゲート絶縁体に高誘電率（high k) 誘電体、たとえばＡｌ2 Ｏ3 を原子層堆積（atomic layer deposition)したものなどを使うと、ゲート導電体からの漏れ電流は３桁低減する。他の多くの解決策は、ゲート絶縁体にＴａ2 Ｏ5 、ＴｉＯ2 、ＳＴＯ、ＢＳＴなどの高誘電率（high k) 誘電体を使うものである。しかし、これらの解決策の中で、オーバーラップ容量を回避する手段を考慮しているものはない。デバイス性能の大幅な劣化は、ソース／ドレイン領域にオーバーラップする高誘電率（high k) 誘電体に起因する。このようなオーバーラップによって、寄生容量が増大するとともに、臨界経路（クリティカル・パス）に余分な遅延が生じる。この問題は、デバイスのサイズが小さくなってディープ・サブミクロン（たとえば０．１μｍ未満）にまでなると、一層顕著になる。オーバーラップ容量を低減する既存の方法に、ゲート端に厚いゲート酸化膜（すなわちバーズ・ビーク）を成長させるものがある。しかし、この解決策によると、敏感なチャネル領域に不所望な応力がかかる。この応力により欠陥が生じるので、漏れ電流が多くなってしまう。したがって、デバイスを０．１μｍ未満の大きさに作製した場合にも、ソース／ドレイン領域とゲート誘電体とのオーバーラップを信頼性よくなくすことのできるプロセスと構造が求められている。下で説明する本発明は、そのようなプロセスと構造を備えている。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、ゲート誘電体とソース／ドレイン領域とのオーバーラップを信頼性よくなくすことのできるＭＯＳＦＥＴとその製造方法を提供することである。
【０００６】
本発明の他の目的は、ゲート誘電体がソース／ドレイン領域とオーバーラップするのを防止するアンダーカット領域を当該ゲート誘電体中に設けることにより、上記目的を達成することである。
【０００７】
【課題を解決するための手段】
上述した目的を達成するために、本発明の一側面は、基板と、該基板上に位置するゲート誘電体と、該ゲート誘電体上に位置するとともに該ゲート誘電体と整合したゲート導電体とを備えた金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。ゲート誘電体の両端には、当該ゲート誘電体の誘電率よりも小さな誘電率を有するアンダーカット誘電体領域が設けられている。アンダーカット誘電体領域としては、ゲート誘電体を酸化した領域を用いることができる。ゲート導電体の長さは、アンダーカット誘電体領域の長さに高誘電率（high k) ゲート誘電体の長さを加えた長さである。ゲート誘電体両端のアンダーカット誘電体領域は、ゲート誘電体がＭＯＳＦＥＴのソース領域またはドレイン領域とオーバーラップするのを防止している。
【０００８】
別の実例では、基板と、該基板上に位置するゲート誘電体とを備えている。ゲート誘電体は、中央領域と外郭領域とを備えている。中央領域は、外郭領域よりも誘電率が大きい。ゲート誘電体の中央領域の全面と、外郭領域の一部をゲート導電体が覆っている。
【０００９】
本発明は、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法も提供する。このＭＯＳＦＥＴの製造方法は、基板上にゲート誘電体を形成する工程と、ゲート誘電体上にゲート導電体を形成する工程と、ゲート導電体およびゲート誘電体をパターニングしてゲート積層体を形成する工程と、ゲート導電体直下のゲート誘電体をアンダーカットしてゲート誘電体の長さをゲート導電体の長さよりも短くする工程とを備えている。アンダーカットする工程により、ゲート誘電体に隣接して複数のアンダーカット誘電体領域が形成される。アンダーカット誘電体領域の誘電率は、ゲート誘電体の誘電率よりも小さい。アンダーカット誘電体領域は、アンダーカット誘電体領域形成予定領域を酸化することにより形成することができる。あるいは、アンダーカット誘電体領域は、アンダーカット誘電体領域形成予定領域に酸素イオンを斜め打ち込みしたのち、ゲート積層体を酸素含有雰囲気中でアニールすることにより形成することもできる。
【００１０】
上述したように、本発明では、高誘電率（high k) のゲート誘電体よりも誘電率の小さな誘電体から成るアンダーカット誘電体領域を形成しているので、実効チャネル長を短くすることができる。したがって、ゲート誘電体がオーバーラップしたとしても、オーバーラップ容量値は小さくて済む。さらに、本発明のプロセスでは、アンダーカット誘電体領域とソース／ドレイン・イオン打ち込み領域とは、ゲート導電体とハード・マスクを使って自己整合している。したがって、本発明によれば、ゲート誘電体は、ソース／ドレイン領域と必ず自己整合することができる。
【００１１】
【発明の実施の形態】
上述した課題を解決するために、本発明では、高誘電率（high k) 誘電体を使ってＭＯＳデバイスのゲート誘電体を形成している。そして、本発明では、ゲートとソース／ドレイン領域との間のオーバーラップ容量を回避するために、ゲート誘電体にアンダーカット誘電体領域を形成している。本発明では、自己整合（セルフアライメント）プロセスを利用してゲート誘電体の端のみを変更し、オーバーラップ容量を大幅に低減している。本発明によれば、ゲート構造を破壊する応力（たとえばバーズ・ビーク）が生じない。したがって、本発明によれば、欠陥に起因する漏れ電流をなくすことができる。
【００１２】
本発明を説明するのにＭＯＳＦＥＴ構造を用いるけれども、この開示によって当業者が理解しうるように、本発明は、他の多くの同様の構造に適用することができる。たとえば、フラッシュ・メモリ・デバイスの積層ゲート用の高誘電率（high k) 誘電体を形成するのに、本発明を実施することができる。本発明によれば、浮遊ゲート誘電体に加えポリシリコン層間誘電体を、すべて、高誘電率（high k) 材料で形成して、フラッシュ・メモリ・デバイスの読み出し、書き込み、消去の性能を改善することができる。
【００１３】
次に、図面を参照する。図１は、基板１０、高誘電率（high k) 薄膜２０、ゲート導電体３０、ギャップ層、反射防止膜（ＡＲＣ）、および／または、ハード・マスク４０を示す図である。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）基板１０としては、たとえば単結晶シリコン基板、および／または、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いることができる。高誘電率（high k) 薄膜２０としては、たとえばＨｆＯx 、ＡｌＯx 、ＴａＯx 、ＴｉＯx などを用いることができる。ゲート導電体３０としては、たとえばドープしたＬＰＣＶＤ（減圧ＣＶＤ〔化学気相成長〕）堆積したポリシリコンを用いることができる。ハード・マスク４０は、ＣＶＤを用いて形成することができる。ＳＴＩ（浅いトレンチ分離）などの分離領域やＳＯＩ基板などは当技術分野で周知であるので、本発明の顕著な特徴を不必要に曖昧にするのを避けるために、図１には示してない。図２は、高誘電率（high k) 薄膜２０、ゲート導電体３０、ハード・マスク４０を備え、パターニングしたゲート積層構造体を示す図である。このゲート積層構造体のパターニングは、周知のプロセス、たとえば既存のフォトリソグラフィ・パターニング技法とドライ・エッチング技法を用いて行なうことができる。
【００１４】
図３は、側壁熱酸化膜５０を示す図である。側壁熱酸化膜５０は、酸素含有雰囲気中でのアニール、たとえばＲＴＯ（急速熱酸化）などを用いて形成することができる。このような処理を行なうと、ゲート導電体３０直下のゲート誘電体２０の部分７０も酸化される。あるいは、等方性エッチング、たとえば下向きプラズマ流または希釈ウエット・エッチングを用いてアンダーカット領域７０中の高誘電率（high k）ゲート誘電体２０を正確にアンダーカットしたのちに、側壁酸化膜５０を形成してもよい。このようにして形成したオーバーラップ領域７０の高誘電率（high k) ゲート誘電体２０は、低誘電率側壁酸化膜５０で置き換えられる。次いで、低濃度にドープしたソース／ドレイン延長領域６０をイオン打ち込みによって形成する。
【００１５】
領域７０の寸法は、この例では、０．００５〜０．０１μｍにするのが望ましい。しかし、本発明は、これらの寸法に厳密に限定されるわけではない。それどころか、本発明の概念は、ゲート誘電体２０の部分７０をアンダーカット（または酸化）する、というだけである。当業者は、（この開示に鑑〔かんが〕み）作製するデバイスの個別要件に応じて、アンダーカットの量を容易に変更することができる。
【００１６】
本発明の重要な特徴は、部分７０の誘電率を高誘電率（high k) 誘電体２０よりも小さくする（すなわちlow k にする）ことにより、高誘電率（high k) 誘電体２０全体の長さを短くすることである（これにより実効チャネル長が短くなるので、デバイスを高速化できる）。アンダーカット・プロセスは自己整合しているので、結果として得られる構造は、対称である。さらに、本発明のプロセスについて成り立つ点を挙げると、領域７０とソース／ドレイン・イオン打ち込み領域６０とは、ゲート導電体３０とハード・マスク４０によって自己整合している。
【００１７】
図４は、側壁スペーサ８０を示す図である。側壁スペーサ８０としては、たとえばＬＰＣＶＤと異方性エッチングたとえばＲＩＥ（反応性イオン・エッチング）とで形成した窒化シリコンを用いることができる。側壁スペーサ８０の形成後に、ソース／ドレイン・イオン打ち込み領域９０を形成するのが望ましい。次いで、ＲＴＡ（急速熱処理）を施して、ソース／ドレイン延長領域６０とソース／ドレイン領域９０とから成るイオン打ち込み領域を活性化させる。この結果、打ち込みドーパントが再分布して、高誘電率（high k) ゲート誘電体２０直下のチャネル領域１５、アンダーカット誘電体領域７０、および、ソース／ドレイン延長領域６０の間で横方向のオーバーラップおよび電気的な接続が生じる。
【００１８】
図５は、既存のＣＭＯＳプロセスを用いて完成させたＭＯＳＦＥＴ構造を示す図である。図５に示すＭＯＳＦＥＴ構造は、ゲート３０とソース／ドレイン６０との上に形成したサリサイド（セルフ・アラインド〔自己整合〕シリサイド、たとえばＣｏＳｉx ）１００、層間誘電体（たとえばドープしたＢＰＳＧガラス）１１０、および、リソグラフィとドライ・エッチングを用いて形成したＷコンタクト・スタッド１２０を備えている。
【００１９】
図６と図７は、第２の実施形態を示す図である。この第２の実施形態は、高誘電率（high k) 誘電体（たとえばＡｌ2 Ｏ3 ）の酸素含有量を変更するのに酸素イオンの完全な斜め打ち込みを用いる点を除いて上述した実施形態と類似している。図６と図７において、図１〜５に示したものと同一の符号は、同一の構成要素を指示している。図６と図７に示す実施形態では、斜めイオン打ち込みのあと、ゲートの直下にゲート酸化膜を再成長させる。この結果、ゲート構造体の端に位置する高誘電率（high k) 誘電体材料の実効誘電率が小さくなる。この実施形態は、アンダーカットを必要としないので、上述した実施形態よりもプロセスがより清浄であるとともにその制御性がより良好である。
【００２０】
具体的には、図６に示すように、酸素イオンの斜め打ち込み６２を行なって、高誘電率（high k) 誘電体２０直下の単結晶シリコン基板１０中で、かつ、界面領域１５の近傍に酸素種６４を堆積する。斜めイオン打ち込みでは、酸素イオンがゲート導電体３０中を通過するのに十分なエネルギーが必要になる。
【００２１】
図７では、イオン打ち込みした副表面領域中にＳｉＯ2 ７２を形成するのに十分な温度と時間で、ゲート積層体をアニールする。このアニール処理によって、高誘電率（high k) 誘電体２０とシリコン基板１０との界面１５に、アルミノ・シリケート（すなわちＡｌ2 Ｏ3 とＳｉＯ2 との混合物）７４も形成される。このアニールは不活性雰囲気（たとえばＮ2 またはＡｒ）中で行なって、側壁におけるゲート導電体３０の過早酸化、および、高誘電率（high k) 誘電体２０とシリコン基板１０との界面の酸化を防止するのが望ましい。温度と時間は、使用する装置（すなわちＲＴＰまたは炉〔ファーネス〕）に依存する。たとえば、ファーネス酸化では、温度を７００°Ｃ超とし酸素分圧を１ｐｐｍ未満にする必要がある。
【００２２】
上述した２つの実施形態では、どちらも、第１の高誘電率（high k) 誘電体と直列に第２の低誘電率（low k)誘電体を配置して、チャネル１５の両端における積層体容量値を低減している。この効果を記述する数式を、直列接続した２つのキャパシタの近似を使って次式のように表わすことができる。
１／Ｃtot ＝１／Ｃ1 ＋１／Ｃ2
ただし、
Ｃtot ＝直列接続した２つのキャパシタＣ1 、Ｃ2 の合計容量値
Ｃ1 ＝第１のキャパシタの容量値＝ｋ1 ｋ0 Ａ1 ／ｄ1
Ｃ2 ＝第２のキャパシタの容量値＝ｋ2 ｋ0 Ａ2 ／ｄ2
ｋ1 ＝高誘電率（high k) 膜の誘電率
ｋ2 ＝副表面絶縁層の誘電率
Ａ1 ＝第１のキャパシタの表面積
Ａ2 ＝第２のキャパシタの表面積
ｄ1 ＝高誘電率（high k) 膜の厚さ
ｄ2 ＝副表面絶縁層の厚さ
ｋ0 ＝自由空間の誘電率
【００２３】
高誘電率（high k) 膜の厚さと誘電率が一定であると仮定すると、副表面材料の厚さまたは誘電率を変化させることにより、積層体の合計容量値を所望の値にすることができる。本発明によれは、酸素原子の斜め打ち込みエネルギーとドーズ量を増大させたり減少させたりすることにより、両パラメータを変化させることができる。また、こうすることにより、チャネル領域両端の重なり容量値を効果的に低減させることができる。
【００２４】
図８は、本発明の方法を説明するフローチャートである。具体的には、まず、ステップ８００で、基板１０上にゲート誘電体２０を形成する。この場合、高誘電率（high k) 誘電体を使用する。次いで、ステップ８０２で、ゲート誘電体２０上にゲート導電体３０を形成する。次いで、ステップ８０４で、ゲート導電体３０とゲート誘電体２０をパターニングして、ゲート積層体を形成する。さらに、ステップ８０６で、ゲート誘電体２０の端を変更する。これは、たとえば、ゲート導電体３０直下のゲート誘電体２０のアンダーカットによって行なうか、あるいは、酸素イオンの斜め打ち込みによって行なう。次いで、ステップ８０８で、ステップ８０６で変更したゲート誘電体２０の端の領域の誘電率を低減させるか、誘電体の厚さを厚くするかする。これは、たとえば、アンダーカットした誘電体領域２０を酸化することにより行なう。最後に、ステップ８１０で、以上のステップで形成した積層誘電体などを用い標準的なプロセスによってＭＯＳＦＥＴを完成させる。
【００２５】
上述したように、本発明では、高誘電率（high k) ゲート誘電体２０よりも誘電率の小さな領域７０を形成しているので、実効チャネル長を短くすることができる。また、アンダーカット工程は、自己整合している。さらに、本発明の方法では、領域７０とソース／ドレインイオン打ち込み領域６０とは、ゲート導電体３０とハード・マスク４０を使って自己整合している。したがって、本発明によれば、ゲート誘電体２０は、ソース／ドレイン領域６０と必ず自己整合することができる。
【００２６】
以上、本発明を好適な実施形態の観点から説明したけれども、当業者が認識しうるように、本発明は、特許請求の範囲の本旨と範囲のうちで変更して実施することができる。
【００２７】
まとめとして以下の事項を開示する。
（１）基板と、
前記基板上に位置するゲート誘電体層と、
ゲート導電体と
を備え、
前記ゲート誘電体層が中央領域と複数の外郭領域とを備え、前記中央領域の誘電率が前記外郭領域の誘電率よりも大きく、
前記ゲート導電体が、前記ゲート誘電体層の、前記中央領域全体と、前記複数の外郭領域の各々の少なくとも一部を覆っている
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
（２）前記中央領域が、ＨｆＯx 、ＡｌＯx 、ＴａＯx 、および、ＴｉＯx のうちの１つから成る、
上記（１）に記載のＭＯＳＦＥＴ。
（３）前記外郭領域が、前記中央領域を酸化した領域から成る、
上記（１）に記載のＭＯＳＦＥＴ。
（４）前記ゲート導電体の長さが、前記中央領域の長さに前記外郭領域の長さを加えた長さに等しい、
上記（１）に記載のＭＯＳＦＥＴ。
（５）さらに、
前記基板中であって前記ゲート誘電体層の前記中央領域の両側にソース領域とドレイン領域とを備え、
前記外郭領域が、前記ゲート誘電体層が前記ソース領域および前記ドレイン領域の双方と実質的にオーバーラップするのを防止している、
上記（１）に記載のＭＯＳＦＥＴ。
（６）基板と、
前記基板上に位置するゲート誘電体と、
前記ゲート誘電体上に位置するとともに前記ゲート誘電体と整合している、前記ゲート誘電体よりも長いゲート導電体と
を備えた
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
（７）さらに、
前記ゲート誘電体の両端に低誘電率領域
を備え、
前記低誘電率領域の誘電率が前記ゲート誘電体の誘電率よりも小さい、
上記（６）に記載のＭＯＳＦＥＴ。
（８）前記低誘電率領域が前記ゲート誘電体を酸化した領域から成る、
上記（７）に記載のＭＯＳＦＥＴ。
（９）前記ゲート導電体の長さが、前記低誘電率領域の長さに前記ゲート誘電体の長さを加えた長さに等しい、
上記（７）に記載のＭＯＳＦＥＴ。
（１０）さらに、
前記基板中であって前記ゲート誘電体の両側にソース領域とドレイン領域とを備え、
前記低誘電率領域が、前記ゲート誘電体が前記ソース領域および前記ドレイン領域の双方と実質的にオーバーラップするのを防止している、
上記（７）に記載のＭＯＳＦＥＴ。
（１１）基板上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート導電体を形成する工程と、
前記ゲート導電体および前記ゲート誘電体をパターニングして、ゲート積層体を形成する工程と、
前記ゲート導電体直下の前記ゲート誘電体を変更して、前記ゲート誘電体が前記ゲート導電体の長さよりも短い中央部、および、該中央部に隣接した被変更誘電体領域を備えるようにする工程と
を備えた、
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
（１２）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、前記被変更誘電体領域の誘電率を前記中央部の誘電率よりも小さくするものである、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１３）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記被変更誘電体領域を酸化する工程
を備えている、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１４）酸化する前記工程が、
前記被変更誘電体領域中に酸素イオンを斜めに打ち込む工程
を備えている、
上記（１３）に記載の、ＭＯＳＦＥＴの製造方法。
（１５）酸化する前記工程が、
前記ゲート積層体を酸素含有雰囲気中でアニールする工程
を備えている、
上記（１３）に記載の、ＭＯＳＦＥＴの製造方法。
（１６）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記ゲート誘電体をエッチングして、アンダーカット開口を形成する工程と、
酸化プロセスを実行して、前記アンダーカット開口を前記被変更誘電体領域で充填する工程と
を備えている、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１７）前記被変更誘電体領域が、前記ゲート誘電体が隣接する、前記ＭＯＳＦＥＴのソース領域およびドレイン領域と実質的にオーバーラップするのを防止している、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１８）基板上に形成した、ゲート導電体およびゲート誘電体から成るゲート積層体をパターニングする工程と、
前記ゲート導電体直下の前記ゲート誘電体を変更して、前記ゲート誘電体が中央部および該中央部に隣接する複数の被変更誘電体領域を備え、前記被変更誘電体領域の誘電率が前記ゲート誘電体の誘電率よりも小さくなるようにする工程とを備えた、
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
（１９）前記中央部の長さが前記ゲート導電体の長さよりも短い、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２０）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記被変更誘電体領域を酸化する工程
を備えている、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２１）酸化する前記工程が、
前記被変更誘電体領域中に酸素イオンを斜めに打ち込む工程
を備えている、
上記（２０）に記載の、ＭＯＳＦＥＴの製造方法。
（２２）酸化する前記工程が、
前記ゲート積層体を酸素含有雰囲気中でアニールする工程
を備えている、
上記（２０）に記載の、ＭＯＳＦＥＴの製造方法。
（２３）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記ゲート誘電体をエッチングして、アンダーカット開口を形成する工程と、
酸化プロセスを実行して、前記アンダーカット開口を前記被変更誘電体領域で充填する工程と
を備えている、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２４）前記被変更誘電体領域が、前記ゲート誘電体が隣接する、前記ＭＯＳＦＥＴのソース領域およびドレイン領域と実質的にオーバーラップするのを防止している、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
【図面の簡単な説明】
【図１】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図２】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図３】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図４】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図５】 本発明により完成したトランジスタの概略を示す図である。
【図６】 本発明の第２の実施形態により部分的に完成したトランジスタの概略を示す図である。
【図７】 本発明の第２の実施形態により部分的に完成したトランジスタの概略を示す図である。
【図８】 本発明の方法を示すフローチャートを示す図である。
【符号の説明】
１０ 基板
２０ 高誘電率（high k) 薄膜
３０ ゲート導電体
４０ ハード・マスク
５０ 側壁熱酸化膜
６０ ソース／ドレイン延長領域
６４ 酸素種
７０ アンダーカット領域
７２ ＳｉＯ2
７４ アルミノ・シリケート
８０ 側壁スペーサ
９０ ソース／ドレイン領域
１００ サリサイド
１１０ 層間誘電体
１２０ Ｗコンタクト・スタッド
【発明の属する技術分野】
本発明は、一般に、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、特に、ゲート誘電体がソース／ドレイン領域にオーバーラップするのを防ぐアンダーカット領域を当該ゲート誘電体中に備えた改良されたＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
既存のＭＯＳＦＥＴは、半導電性のチャネル領域で分離されたソース領域とドレイン領域を備えている。チャネル領域の上方には、ゲート導電体が横たわっている。そして、ゲート誘電体がこのゲート導電体とチャネル領域とを分離している。ゲート導電体に電圧を印加すると、チャネル領域は、絶縁体から導電体に変化する。これにより、ソース領域とドレイン領域との間は、電気的に絶縁された状態から電気的に接続された状態に変化する。このように、ＭＯＳＦＥＴでは、ゲート導電体に電圧を印加することにより、ソース領域とドレイン領域との間の電気的な接続を選択的に有効にしたり無効にしたすることができる。
【０００３】
既存のＭＯＳＦＥＴにおいては、サイズが小さくなるのにつれて、基本動作に関する問題が時として生じるようになった。たとえば、ゲート導電体からチャネル領域へ電流が漏れる。さらに、ゲート絶縁体が適切に形成されていないと、ゲート導電体がチャネル領域に偶発的に短絡する。このような問題点を解決する多くの解決策が提案されている。
【０００４】
たとえば、ゲート絶縁体に高誘電率（high k) 誘電体、たとえばＡｌ2 Ｏ3 を原子層堆積（atomic layer deposition)したものなどを使うと、ゲート導電体からの漏れ電流は３桁低減する。他の多くの解決策は、ゲート絶縁体にＴａ2 Ｏ5 、ＴｉＯ2 、ＳＴＯ、ＢＳＴなどの高誘電率（high k) 誘電体を使うものである。しかし、これらの解決策の中で、オーバーラップ容量を回避する手段を考慮しているものはない。デバイス性能の大幅な劣化は、ソース／ドレイン領域にオーバーラップする高誘電率（high k) 誘電体に起因する。このようなオーバーラップによって、寄生容量が増大するとともに、臨界経路（クリティカル・パス）に余分な遅延が生じる。この問題は、デバイスのサイズが小さくなってディープ・サブミクロン（たとえば０．１μｍ未満）にまでなると、一層顕著になる。オーバーラップ容量を低減する既存の方法に、ゲート端に厚いゲート酸化膜（すなわちバーズ・ビーク）を成長させるものがある。しかし、この解決策によると、敏感なチャネル領域に不所望な応力がかかる。この応力により欠陥が生じるので、漏れ電流が多くなってしまう。したがって、デバイスを０．１μｍ未満の大きさに作製した場合にも、ソース／ドレイン領域とゲート誘電体とのオーバーラップを信頼性よくなくすことのできるプロセスと構造が求められている。下で説明する本発明は、そのようなプロセスと構造を備えている。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、ゲート誘電体とソース／ドレイン領域とのオーバーラップを信頼性よくなくすことのできるＭＯＳＦＥＴとその製造方法を提供することである。
【０００６】
本発明の他の目的は、ゲート誘電体がソース／ドレイン領域とオーバーラップするのを防止するアンダーカット領域を当該ゲート誘電体中に設けることにより、上記目的を達成することである。
【０００７】
【課題を解決するための手段】
上述した目的を達成するために、本発明の一側面は、基板と、該基板上に位置するゲート誘電体と、該ゲート誘電体上に位置するとともに該ゲート誘電体と整合したゲート導電体とを備えた金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を提供する。ゲート誘電体の両端には、当該ゲート誘電体の誘電率よりも小さな誘電率を有するアンダーカット誘電体領域が設けられている。アンダーカット誘電体領域としては、ゲート誘電体を酸化した領域を用いることができる。ゲート導電体の長さは、アンダーカット誘電体領域の長さに高誘電率（high k) ゲート誘電体の長さを加えた長さである。ゲート誘電体両端のアンダーカット誘電体領域は、ゲート誘電体がＭＯＳＦＥＴのソース領域またはドレイン領域とオーバーラップするのを防止している。
【０００８】
別の実例では、基板と、該基板上に位置するゲート誘電体とを備えている。ゲート誘電体は、中央領域と外郭領域とを備えている。中央領域は、外郭領域よりも誘電率が大きい。ゲート誘電体の中央領域の全面と、外郭領域の一部をゲート導電体が覆っている。
【０００９】
本発明は、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法も提供する。このＭＯＳＦＥＴの製造方法は、基板上にゲート誘電体を形成する工程と、ゲート誘電体上にゲート導電体を形成する工程と、ゲート導電体およびゲート誘電体をパターニングしてゲート積層体を形成する工程と、ゲート導電体直下のゲート誘電体をアンダーカットしてゲート誘電体の長さをゲート導電体の長さよりも短くする工程とを備えている。アンダーカットする工程により、ゲート誘電体に隣接して複数のアンダーカット誘電体領域が形成される。アンダーカット誘電体領域の誘電率は、ゲート誘電体の誘電率よりも小さい。アンダーカット誘電体領域は、アンダーカット誘電体領域形成予定領域を酸化することにより形成することができる。あるいは、アンダーカット誘電体領域は、アンダーカット誘電体領域形成予定領域に酸素イオンを斜め打ち込みしたのち、ゲート積層体を酸素含有雰囲気中でアニールすることにより形成することもできる。
【００１０】
上述したように、本発明では、高誘電率（high k) のゲート誘電体よりも誘電率の小さな誘電体から成るアンダーカット誘電体領域を形成しているので、実効チャネル長を短くすることができる。したがって、ゲート誘電体がオーバーラップしたとしても、オーバーラップ容量値は小さくて済む。さらに、本発明のプロセスでは、アンダーカット誘電体領域とソース／ドレイン・イオン打ち込み領域とは、ゲート導電体とハード・マスクを使って自己整合している。したがって、本発明によれば、ゲート誘電体は、ソース／ドレイン領域と必ず自己整合することができる。
【００１１】
【発明の実施の形態】
上述した課題を解決するために、本発明では、高誘電率（high k) 誘電体を使ってＭＯＳデバイスのゲート誘電体を形成している。そして、本発明では、ゲートとソース／ドレイン領域との間のオーバーラップ容量を回避するために、ゲート誘電体にアンダーカット誘電体領域を形成している。本発明では、自己整合（セルフアライメント）プロセスを利用してゲート誘電体の端のみを変更し、オーバーラップ容量を大幅に低減している。本発明によれば、ゲート構造を破壊する応力（たとえばバーズ・ビーク）が生じない。したがって、本発明によれば、欠陥に起因する漏れ電流をなくすことができる。
【００１２】
本発明を説明するのにＭＯＳＦＥＴ構造を用いるけれども、この開示によって当業者が理解しうるように、本発明は、他の多くの同様の構造に適用することができる。たとえば、フラッシュ・メモリ・デバイスの積層ゲート用の高誘電率（high k) 誘電体を形成するのに、本発明を実施することができる。本発明によれば、浮遊ゲート誘電体に加えポリシリコン層間誘電体を、すべて、高誘電率（high k) 材料で形成して、フラッシュ・メモリ・デバイスの読み出し、書き込み、消去の性能を改善することができる。
【００１３】
次に、図面を参照する。図１は、基板１０、高誘電率（high k) 薄膜２０、ゲート導電体３０、ギャップ層、反射防止膜（ＡＲＣ）、および／または、ハード・マスク４０を示す図である。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）基板１０としては、たとえば単結晶シリコン基板、および／または、ＳＯＩ（シリコン・オン・インシュレータ）基板を用いることができる。高誘電率（high k) 薄膜２０としては、たとえばＨｆＯx 、ＡｌＯx 、ＴａＯx 、ＴｉＯx などを用いることができる。ゲート導電体３０としては、たとえばドープしたＬＰＣＶＤ（減圧ＣＶＤ〔化学気相成長〕）堆積したポリシリコンを用いることができる。ハード・マスク４０は、ＣＶＤを用いて形成することができる。ＳＴＩ（浅いトレンチ分離）などの分離領域やＳＯＩ基板などは当技術分野で周知であるので、本発明の顕著な特徴を不必要に曖昧にするのを避けるために、図１には示してない。図２は、高誘電率（high k) 薄膜２０、ゲート導電体３０、ハード・マスク４０を備え、パターニングしたゲート積層構造体を示す図である。このゲート積層構造体のパターニングは、周知のプロセス、たとえば既存のフォトリソグラフィ・パターニング技法とドライ・エッチング技法を用いて行なうことができる。
【００１４】
図３は、側壁熱酸化膜５０を示す図である。側壁熱酸化膜５０は、酸素含有雰囲気中でのアニール、たとえばＲＴＯ（急速熱酸化）などを用いて形成することができる。このような処理を行なうと、ゲート導電体３０直下のゲート誘電体２０の部分７０も酸化される。あるいは、等方性エッチング、たとえば下向きプラズマ流または希釈ウエット・エッチングを用いてアンダーカット領域７０中の高誘電率（high k）ゲート誘電体２０を正確にアンダーカットしたのちに、側壁酸化膜５０を形成してもよい。このようにして形成したオーバーラップ領域７０の高誘電率（high k) ゲート誘電体２０は、低誘電率側壁酸化膜５０で置き換えられる。次いで、低濃度にドープしたソース／ドレイン延長領域６０をイオン打ち込みによって形成する。
【００１５】
領域７０の寸法は、この例では、０．００５〜０．０１μｍにするのが望ましい。しかし、本発明は、これらの寸法に厳密に限定されるわけではない。それどころか、本発明の概念は、ゲート誘電体２０の部分７０をアンダーカット（または酸化）する、というだけである。当業者は、（この開示に鑑〔かんが〕み）作製するデバイスの個別要件に応じて、アンダーカットの量を容易に変更することができる。
【００１６】
本発明の重要な特徴は、部分７０の誘電率を高誘電率（high k) 誘電体２０よりも小さくする（すなわちlow k にする）ことにより、高誘電率（high k) 誘電体２０全体の長さを短くすることである（これにより実効チャネル長が短くなるので、デバイスを高速化できる）。アンダーカット・プロセスは自己整合しているので、結果として得られる構造は、対称である。さらに、本発明のプロセスについて成り立つ点を挙げると、領域７０とソース／ドレイン・イオン打ち込み領域６０とは、ゲート導電体３０とハード・マスク４０によって自己整合している。
【００１７】
図４は、側壁スペーサ８０を示す図である。側壁スペーサ８０としては、たとえばＬＰＣＶＤと異方性エッチングたとえばＲＩＥ（反応性イオン・エッチング）とで形成した窒化シリコンを用いることができる。側壁スペーサ８０の形成後に、ソース／ドレイン・イオン打ち込み領域９０を形成するのが望ましい。次いで、ＲＴＡ（急速熱処理）を施して、ソース／ドレイン延長領域６０とソース／ドレイン領域９０とから成るイオン打ち込み領域を活性化させる。この結果、打ち込みドーパントが再分布して、高誘電率（high k) ゲート誘電体２０直下のチャネル領域１５、アンダーカット誘電体領域７０、および、ソース／ドレイン延長領域６０の間で横方向のオーバーラップおよび電気的な接続が生じる。
【００１８】
図５は、既存のＣＭＯＳプロセスを用いて完成させたＭＯＳＦＥＴ構造を示す図である。図５に示すＭＯＳＦＥＴ構造は、ゲート３０とソース／ドレイン６０との上に形成したサリサイド（セルフ・アラインド〔自己整合〕シリサイド、たとえばＣｏＳｉx ）１００、層間誘電体（たとえばドープしたＢＰＳＧガラス）１１０、および、リソグラフィとドライ・エッチングを用いて形成したＷコンタクト・スタッド１２０を備えている。
【００１９】
図６と図７は、第２の実施形態を示す図である。この第２の実施形態は、高誘電率（high k) 誘電体（たとえばＡｌ2 Ｏ3 ）の酸素含有量を変更するのに酸素イオンの完全な斜め打ち込みを用いる点を除いて上述した実施形態と類似している。図６と図７において、図１〜５に示したものと同一の符号は、同一の構成要素を指示している。図６と図７に示す実施形態では、斜めイオン打ち込みのあと、ゲートの直下にゲート酸化膜を再成長させる。この結果、ゲート構造体の端に位置する高誘電率（high k) 誘電体材料の実効誘電率が小さくなる。この実施形態は、アンダーカットを必要としないので、上述した実施形態よりもプロセスがより清浄であるとともにその制御性がより良好である。
【００２０】
具体的には、図６に示すように、酸素イオンの斜め打ち込み６２を行なって、高誘電率（high k) 誘電体２０直下の単結晶シリコン基板１０中で、かつ、界面領域１５の近傍に酸素種６４を堆積する。斜めイオン打ち込みでは、酸素イオンがゲート導電体３０中を通過するのに十分なエネルギーが必要になる。
【００２１】
図７では、イオン打ち込みした副表面領域中にＳｉＯ2 ７２を形成するのに十分な温度と時間で、ゲート積層体をアニールする。このアニール処理によって、高誘電率（high k) 誘電体２０とシリコン基板１０との界面１５に、アルミノ・シリケート（すなわちＡｌ2 Ｏ3 とＳｉＯ2 との混合物）７４も形成される。このアニールは不活性雰囲気（たとえばＮ2 またはＡｒ）中で行なって、側壁におけるゲート導電体３０の過早酸化、および、高誘電率（high k) 誘電体２０とシリコン基板１０との界面の酸化を防止するのが望ましい。温度と時間は、使用する装置（すなわちＲＴＰまたは炉〔ファーネス〕）に依存する。たとえば、ファーネス酸化では、温度を７００°Ｃ超とし酸素分圧を１ｐｐｍ未満にする必要がある。
【００２２】
上述した２つの実施形態では、どちらも、第１の高誘電率（high k) 誘電体と直列に第２の低誘電率（low k)誘電体を配置して、チャネル１５の両端における積層体容量値を低減している。この効果を記述する数式を、直列接続した２つのキャパシタの近似を使って次式のように表わすことができる。
１／Ｃtot ＝１／Ｃ1 ＋１／Ｃ2
ただし、
Ｃtot ＝直列接続した２つのキャパシタＣ1 、Ｃ2 の合計容量値
Ｃ1 ＝第１のキャパシタの容量値＝ｋ1 ｋ0 Ａ1 ／ｄ1
Ｃ2 ＝第２のキャパシタの容量値＝ｋ2 ｋ0 Ａ2 ／ｄ2
ｋ1 ＝高誘電率（high k) 膜の誘電率
ｋ2 ＝副表面絶縁層の誘電率
Ａ1 ＝第１のキャパシタの表面積
Ａ2 ＝第２のキャパシタの表面積
ｄ1 ＝高誘電率（high k) 膜の厚さ
ｄ2 ＝副表面絶縁層の厚さ
ｋ0 ＝自由空間の誘電率
【００２３】
高誘電率（high k) 膜の厚さと誘電率が一定であると仮定すると、副表面材料の厚さまたは誘電率を変化させることにより、積層体の合計容量値を所望の値にすることができる。本発明によれは、酸素原子の斜め打ち込みエネルギーとドーズ量を増大させたり減少させたりすることにより、両パラメータを変化させることができる。また、こうすることにより、チャネル領域両端の重なり容量値を効果的に低減させることができる。
【００２４】
図８は、本発明の方法を説明するフローチャートである。具体的には、まず、ステップ８００で、基板１０上にゲート誘電体２０を形成する。この場合、高誘電率（high k) 誘電体を使用する。次いで、ステップ８０２で、ゲート誘電体２０上にゲート導電体３０を形成する。次いで、ステップ８０４で、ゲート導電体３０とゲート誘電体２０をパターニングして、ゲート積層体を形成する。さらに、ステップ８０６で、ゲート誘電体２０の端を変更する。これは、たとえば、ゲート導電体３０直下のゲート誘電体２０のアンダーカットによって行なうか、あるいは、酸素イオンの斜め打ち込みによって行なう。次いで、ステップ８０８で、ステップ８０６で変更したゲート誘電体２０の端の領域の誘電率を低減させるか、誘電体の厚さを厚くするかする。これは、たとえば、アンダーカットした誘電体領域２０を酸化することにより行なう。最後に、ステップ８１０で、以上のステップで形成した積層誘電体などを用い標準的なプロセスによってＭＯＳＦＥＴを完成させる。
【００２５】
上述したように、本発明では、高誘電率（high k) ゲート誘電体２０よりも誘電率の小さな領域７０を形成しているので、実効チャネル長を短くすることができる。また、アンダーカット工程は、自己整合している。さらに、本発明の方法では、領域７０とソース／ドレインイオン打ち込み領域６０とは、ゲート導電体３０とハード・マスク４０を使って自己整合している。したがって、本発明によれば、ゲート誘電体２０は、ソース／ドレイン領域６０と必ず自己整合することができる。
【００２６】
以上、本発明を好適な実施形態の観点から説明したけれども、当業者が認識しうるように、本発明は、特許請求の範囲の本旨と範囲のうちで変更して実施することができる。
【００２７】
まとめとして以下の事項を開示する。
（１）基板と、
前記基板上に位置するゲート誘電体層と、
ゲート導電体と
を備え、
前記ゲート誘電体層が中央領域と複数の外郭領域とを備え、前記中央領域の誘電率が前記外郭領域の誘電率よりも大きく、
前記ゲート導電体が、前記ゲート誘電体層の、前記中央領域全体と、前記複数の外郭領域の各々の少なくとも一部を覆っている
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
（２）前記中央領域が、ＨｆＯx 、ＡｌＯx 、ＴａＯx 、および、ＴｉＯx のうちの１つから成る、
上記（１）に記載のＭＯＳＦＥＴ。
（３）前記外郭領域が、前記中央領域を酸化した領域から成る、
上記（１）に記載のＭＯＳＦＥＴ。
（４）前記ゲート導電体の長さが、前記中央領域の長さに前記外郭領域の長さを加えた長さに等しい、
上記（１）に記載のＭＯＳＦＥＴ。
（５）さらに、
前記基板中であって前記ゲート誘電体層の前記中央領域の両側にソース領域とドレイン領域とを備え、
前記外郭領域が、前記ゲート誘電体層が前記ソース領域および前記ドレイン領域の双方と実質的にオーバーラップするのを防止している、
上記（１）に記載のＭＯＳＦＥＴ。
（６）基板と、
前記基板上に位置するゲート誘電体と、
前記ゲート誘電体上に位置するとともに前記ゲート誘電体と整合している、前記ゲート誘電体よりも長いゲート導電体と
を備えた
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
（７）さらに、
前記ゲート誘電体の両端に低誘電率領域
を備え、
前記低誘電率領域の誘電率が前記ゲート誘電体の誘電率よりも小さい、
上記（６）に記載のＭＯＳＦＥＴ。
（８）前記低誘電率領域が前記ゲート誘電体を酸化した領域から成る、
上記（７）に記載のＭＯＳＦＥＴ。
（９）前記ゲート導電体の長さが、前記低誘電率領域の長さに前記ゲート誘電体の長さを加えた長さに等しい、
上記（７）に記載のＭＯＳＦＥＴ。
（１０）さらに、
前記基板中であって前記ゲート誘電体の両側にソース領域とドレイン領域とを備え、
前記低誘電率領域が、前記ゲート誘電体が前記ソース領域および前記ドレイン領域の双方と実質的にオーバーラップするのを防止している、
上記（７）に記載のＭＯＳＦＥＴ。
（１１）基板上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート導電体を形成する工程と、
前記ゲート導電体および前記ゲート誘電体をパターニングして、ゲート積層体を形成する工程と、
前記ゲート導電体直下の前記ゲート誘電体を変更して、前記ゲート誘電体が前記ゲート導電体の長さよりも短い中央部、および、該中央部に隣接した被変更誘電体領域を備えるようにする工程と
を備えた、
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
（１２）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、前記被変更誘電体領域の誘電率を前記中央部の誘電率よりも小さくするものである、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１３）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記被変更誘電体領域を酸化する工程
を備えている、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１４）酸化する前記工程が、
前記被変更誘電体領域中に酸素イオンを斜めに打ち込む工程
を備えている、
上記（１３）に記載の、ＭＯＳＦＥＴの製造方法。
（１５）酸化する前記工程が、
前記ゲート積層体を酸素含有雰囲気中でアニールする工程
を備えている、
上記（１３）に記載の、ＭＯＳＦＥＴの製造方法。
（１６）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記ゲート誘電体をエッチングして、アンダーカット開口を形成する工程と、
酸化プロセスを実行して、前記アンダーカット開口を前記被変更誘電体領域で充填する工程と
を備えている、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１７）前記被変更誘電体領域が、前記ゲート誘電体が隣接する、前記ＭＯＳＦＥＴのソース領域およびドレイン領域と実質的にオーバーラップするのを防止している、
上記（１１）に記載の、ＭＯＳＦＥＴの製造方法。
（１８）基板上に形成した、ゲート導電体およびゲート誘電体から成るゲート積層体をパターニングする工程と、
前記ゲート導電体直下の前記ゲート誘電体を変更して、前記ゲート誘電体が中央部および該中央部に隣接する複数の被変更誘電体領域を備え、前記被変更誘電体領域の誘電率が前記ゲート誘電体の誘電率よりも小さくなるようにする工程とを備えた、
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
（１９）前記中央部の長さが前記ゲート導電体の長さよりも短い、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２０）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記被変更誘電体領域を酸化する工程
を備えている、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２１）酸化する前記工程が、
前記被変更誘電体領域中に酸素イオンを斜めに打ち込む工程
を備えている、
上記（２０）に記載の、ＭＯＳＦＥＴの製造方法。
（２２）酸化する前記工程が、
前記ゲート積層体を酸素含有雰囲気中でアニールする工程
を備えている、
上記（２０）に記載の、ＭＯＳＦＥＴの製造方法。
（２３）前記ゲート導電体直下の前記ゲート誘電体を変更する前記工程が、
前記ゲート誘電体をエッチングして、アンダーカット開口を形成する工程と、
酸化プロセスを実行して、前記アンダーカット開口を前記被変更誘電体領域で充填する工程と
を備えている、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
（２４）前記被変更誘電体領域が、前記ゲート誘電体が隣接する、前記ＭＯＳＦＥＴのソース領域およびドレイン領域と実質的にオーバーラップするのを防止している、
上記（１８）に記載の、ＭＯＳＦＥＴの製造方法。
【図面の簡単な説明】
【図１】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図２】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図３】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図４】 本発明により部分的に完成したトランジスタの概略を示す図である。
【図５】 本発明により完成したトランジスタの概略を示す図である。
【図６】 本発明の第２の実施形態により部分的に完成したトランジスタの概略を示す図である。
【図７】 本発明の第２の実施形態により部分的に完成したトランジスタの概略を示す図である。
【図８】 本発明の方法を示すフローチャートを示す図である。
【符号の説明】
１０ 基板
２０ 高誘電率（high k) 薄膜
３０ ゲート導電体
４０ ハード・マスク
５０ 側壁熱酸化膜
６０ ソース／ドレイン延長領域
６４ 酸素種
７０ アンダーカット領域
７２ ＳｉＯ2
７４ アルミノ・シリケート
８０ 側壁スペーサ
９０ ソース／ドレイン領域
１００ サリサイド
１１０ 層間誘電体
１２０ Ｗコンタクト・スタッド
Claims (3)
- 基板上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にゲート導電体を形成する工程と、
前記ゲート導電体および前記ゲート誘電体をパターニングして、ゲート積層体を形成する工程と、
前記ゲート積層体に対して酸素イオンを斜めに打ち込んで、前記基板の前記ゲート誘電体の外郭領域の直下に位置する領域を酸化する工程と、
前記ゲート積層体をアニールする工程とを含み、
前記ゲート誘電体の前記外郭領域の実効誘電率を前記ゲート誘電体の中央領域の誘電率よりも小さくすることを特徴とする
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。 - 基板上に形成した、ゲート導電体およびゲート誘電体から成るゲート積層体をパターニングする工程と、
前記ゲート積層体に対して酸素イオンを斜めに打ち込んで、前記基板の前記ゲート誘電体の外郭領域の直下に位置する領域を酸化する工程と、
前記ゲート積層体をアニールする工程とを含み、
前記ゲート誘電体の前記外郭領域の実効誘電率を前記ゲート誘電体の中央領域の誘電率よりも小さくすることを特徴とする
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。 - 前記中央領域の長さが前記ゲート導電体の長さよりも短い、
請求項２に記載の、ＭＯＳＦＥＴの製造方法。
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