JPH1056381A - フェーズド・ロックド・ループ回路 - Google Patents
フェーズド・ロックド・ループ回路Info
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- JPH1056381A JPH1056381A JP8210015A JP21001596A JPH1056381A JP H1056381 A JPH1056381 A JP H1056381A JP 8210015 A JP8210015 A JP 8210015A JP 21001596 A JP21001596 A JP 21001596A JP H1056381 A JPH1056381 A JP H1056381A
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Abstract
PLL系の他方の比較基準信号成分が干渉するのを防止
できるPLL回路を得る。 【解決手段】 複数PLL系を有するPLL回路におい
て、前記PLL系の各比較基準信号のエッジ差を所定値
以上に保つようにした。
Description
ックド・ループ回路(以下、PLL回路という)、特
に、通信用PLL回路に関するものである。
積化がすすむにつれて同じIC内に二つ以上のPLL回
路が内蔵されるようになってきている。高集積化された
ICでは、内部の干渉という問題(例えば、デジタルと
アナログの干渉、バイシーモスプロセスの場合はCMO
SとBIPの干渉)は常に発生し得る。特に、上記のよ
うな複数のPLL回路が同一IC内に存在する場合は、
PLL回路間での干渉が問題となる。
構成の場合、各々の位相比較器の比較基準信号(fREF1
・fREF2)のエッジがそろったり、僅かな(位相)差で
ある(図6)と、一方のPLL回路に他方のPLL回路
の比較基準信号成分が干渉するという現象が見られる場
合があった。
/R’分周器において電源投入時のイニシャルのデータ
(通常、その内容は不明である)によってfREF1・fRE
F2のエッジが決定される。従って、偶発的にfREF1・f
REF2のエッジの差が生じる。
ェーズド・ロックド・ループ系(以下、PLL系とい
う)を有するPLL回路において、各比較基準信号のエ
ッジ差を任意の差以上に保つことにより、PLL系の一
方にPLL系の他方の比較基準信号成分が干渉するのを
防止しようとするものである。
LL回路において、各比較基準信号のエッジ差を所定値
以上に保つことにより、PLL系の一方にPLL系の他
方の比較基準信号成分が干渉するのを防止できるPLL
回路を得ようとするものである。
を各々に持つ複数のPLL系を有するPLL回路におい
て、各比較基準信号のエッジ差を所定値以上に保つこと
により、PLL系の一方にPLL系の他方の比較基準信
号成分が干渉するのを防止できるPLL回路を得ようと
するものである。
LL回路において、設定された幅よりも各比較基準信号
のエッジ差が小さい場合には遅延付加手段により遅延を
付加することにより、PLL系の一方にPLL系の他方
の比較基準信号成分が干渉するのを防止できるPLL回
路を得ようとするものである。
においては、複数のPLL系を有するPLL回路におい
て、前記PLL系の各比較基準信号のエッジ差を所定値
以上に保つことにより、前記PLL系の一方に前記PL
L系の他方の比較基準信号成分が干渉するのを防ぐこと
を特徴とするものである。
信号を分周する分周器を各々に持つ複数のPLL系を有
するPLL回路において、前記PLL系の各比較基準信
号のエッジ差を所定値以上に保つことにより、前記PL
L系の一方に前記PLL系の他方の比較基準信号成分が
干渉するのを防ぐことを特徴とするものである。
のPLL系を有するPLL回路において、各比較基準信
号間のエッジ差の最小幅を設定する最小エッジ幅設定手
段と、比較基準信号に所定の遅延を付加する遅延付加手
段と、各比較基準信号のエッジ差を検出し、前記最小幅
設定手段において設定された幅と比較して、設定された
幅よりも前記エッジ差が小さい場合には前記遅延付加手
段により遅延を付加する比較手段とを備え、前記PLL
系の一方に前記PLL系の他方の比較基準信号成分が干
渉するのを防ぐことを特徴とするものである。
準信号に遅延を発生付加する回路およびそのコントロー
ル回路と、各比較基準信号のエッジの差の最低値を設定
する回路と、エッジ差がある設定値以上か検出する検出
回路とを設けており、その結果、各比較基準信号のエッ
ジ差を任意の差以上に保つことにより、一方のPLL回
路に他方のPLL回路の比較基準信号成分が干渉するの
を低減することができる。
いて説明する。まず、図1にPLL回路の全体構成図を
示す。a・a’は1/R・1/R’分周器(R・R’は
任意の整数)、b・b’は位相比較器からなる比較手
段、c・c’はチャージポンプ、d・d’はローパスフ
ィルタ、e・e’はVCO(Voltage Controlled Oscil
ator)、f・f’は1/N・1/N’分周器である。
ポンプc・ローパスフィルタd・VCO:e・1/N分
周器fは、第1のPLL系を構成し、1/R’分周器
a’・位相比較器b’・チャージポンプc’・ローパス
フィルタd’・VCO:e’・1/N’分周器f’は、
第2のPLL系を構成する。
号が1/R分周器で分周された比較基準信号fREF1とV
CO出力信号fo1が1/N分周器で分周された信号fp1
とを位相比較器bにおいて位相を比較し、その位相差に
比例したある量をチャージポンプcにおいてソースまた
はシンク(ポンプ動作)し、それをローパスフィルタd
において積分して、直流電圧に変換し、VCO:eにフ
ィードバックをかける。
図1において説明する。gは最小エッジ幅設定回路から
なる最小エッジ幅設定手段、hはエッジ差検出回路、i
は遅延発生付加およびそのコントロール回路からなる遅
延発生付加手段である。
信号fREF1が入力され、信号fREF1を元に基準信号に同
期したある任意の信号S1が生成される。一方、遅延発
生付加およびコントロール回路iでは、信号fREF2を元
に基準信号に同期した、ある任意の遅延(φ2)を付加
し信号fREF2’を生成する。エッジ差検出回路hにおい
て上記二つの信号S1とfREF2’を入力し、S1とfRE
F2’が共に“L”の時にのみその期間“L”をS2信号
として出力する(図2タイミングチャート2−1)。
トロール回路iにフィードバックされ、“L”が入力さ
れると、そこでfREF2に新たに任意の遅延(△φ2)が
付加され新たなfREF2’が生成される。この一連の遅延
付加は、エッジ差検出回路hにおいて信号S1とfREF
2’が共に“L”にならなくなるまで続けられ、逆に、
この期間は“H”がS2信号として出力される(図2タ
イミングチャート2−2)。
回路で良い。図3において、j〜mはDフリップフロッ
プ回路、nは4入力NAND回路である。基準信号は各
フリップフロップのクロックに接続される。fREF1”は
1/R分周器aから出力される基準信号の分周信号であ
り、1/R分周器gにおいてfREF1”からfREF1が生成
される。fREF1”はフリップフロップjのD入力に接続
され、出力Qjは次段のフリップフロップkのD入力に
接続され、出力Qkは次段のフリップフロップlのD入
力に接続され、出力Q1は次段のフリップフロップmの
D入力に接続される。各フリップフロップの出力は4入
力NAND回路nの入力に接続され、その出力はS1信
号となる。基準信号の周期をTとし、fREF1”の1周期
間中のLの期間をφ3とすると、信号S1の1周期間中
のLの期間は3T+φ3(=φ1)となる。
で良い。図中o・pはインバータ回路、qは2入力NA
ND回路である。インバータoの入力に信号S1が接続
され、インバータpの入力に信号fREF2’が接続され
る。各インバータの出力は2入力NAND回路qの入力
に接続される。信号S1・fREF2’においてともに
“L”の期間だけ信号S2は“L”となる。
有するPLL回路において、各比較基準信号のエッジ差
を所定値以上に保つことにより、PLL系の一方にPL
L系の他方の比較基準信号成分が干渉するのを防止でき
るPLL回路を得ることができる。
分周器を各々に持つ複数のPLL系を有するPLL回路
において、各比較基準信号のエッジ差を所定値以上に保
つことにより、PLL系の一方にPLL系の他方の比較
基準信号成分が干渉するのを防止できるPLL回路を得
ることができる。
するPLL回路において、設定された幅よりも各比較基
準信号のエッジ差が小さい場合には遅延付加手段により
遅延を付加することにより、PLL系の一方にPLL系
の他方の比較基準信号成分が干渉するのを防止できるP
LL回路を得ることができる。
図である。
グチャートを示す図である。
施の形態を示す図である。
形態を示す図である。
す図である。
整数)、b・b’ 位相比較器、c・c’ チャージポ
ンプ、d・d’ ローパスフィルタ、e・e’VCO、
f・f’ 1/N・1/N’分周器、g 最小エッジ幅
設定回路、hエッジ差検出回路、i 遅延発生付加およ
びそのコントロール回路。
Claims (3)
- 【請求項1】 複数のフェーズド・ロックド・ループ系
を有するフェーズド・ロックド・ループ回路において、
前記フェーズド・ロックド・ループ系の各比較基準信号
のエッジ差を所定値以上に保つことにより、前記フェー
ズド・ロックド・ループ系の一方に前記フェーズド・ロ
ックド・ループ系の他方の比較基準信号成分が干渉する
のを防ぐことを特徴とするフェーズド・ロックド・ルー
プ回路。 - 【請求項2】 基準信号を分周する分周器を各々に持つ
複数のフェーズド・ロックド・ループ系を有するフェー
ズド・ロックド・ループ回路において、前記フェーズド
・ロックド・ループ系の各比較基準信号のエッジ差を所
定値以上に保つことにより、前記フェーズド・ロックド
・ループ系の一方に前記フェーズド・ロックド・ループ
系の他方の比較基準信号成分が干渉するのを防ぐことを
特徴とするフェーズド・ロックド・ループ回路。 - 【請求項3】 複数のフェーズド・ロックド・ループ系
を有するフェーズド・ロックド・ループ回路において、
各比較基準信号間のエッジ差の最小幅を設定する最小エ
ッジ幅設定手段と、比較基準信号に所定の遅延を付加す
る遅延付加手段と、各比較基準信号のエッジ差を検出
し、前記最小幅設定手段において設定された幅と比較し
て、設定された幅よりも前記エッジ差が小さい場合には
前記遅延付加手段により遅延を付加する比較手段とを備
え、前記フェーズド・ロックド・ループ系の一方に前記
フェーズド・ロックド・ループ系の他方の比較基準信号
成分が干渉するのを防ぐことを特徴とする請求項1また
は請求項2に記載のフェーズド・ロックド・ループ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21001596A JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21001596A JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1056381A true JPH1056381A (ja) | 1998-02-24 |
JP3527593B2 JP3527593B2 (ja) | 2004-05-17 |
Family
ID=16582422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21001596A Expired - Fee Related JP3527593B2 (ja) | 1996-08-08 | 1996-08-08 | フェーズド・ロックド・ループ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3527593B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100894236B1 (ko) | 2006-04-26 | 2009-04-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | Pll 회로, pll 회로의 간섭 방지 방법 및 이 pll회로를 탑재한 광디스크 장치 |
JP2017228891A (ja) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Pll内蔵装置及びpll干渉防止方法 |
-
1996
- 1996-08-08 JP JP21001596A patent/JP3527593B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100894236B1 (ko) | 2006-04-26 | 2009-04-20 | 엔이씨 일렉트로닉스 가부시키가이샤 | Pll 회로, pll 회로의 간섭 방지 방법 및 이 pll회로를 탑재한 광디스크 장치 |
JP2017228891A (ja) * | 2016-06-21 | 2017-12-28 | 日本システムウエア株式会社 | Pll内蔵装置及びpll干渉防止方法 |
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JP3527593B2 (ja) | 2004-05-17 |
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