JPH1050997A - Ｌｄｍｏｓデバイスおよび製造方法 - Google Patents
Ｌｄｍｏｓデバイスおよび製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000002019 doping agent Substances 0.000 claims description 11
- 230000015556 catabolic process Effects 0.000 abstract description 24
- 230000008569 process Effects 0.000 abstract description 13
- 150000004767 nitrides Chemical class 0.000 abstract description 12
- 238000002513 implantation Methods 0.000 abstract description 7
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000005121 nitriding Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000000758 substrate Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000002028 premature Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 208000009989 Posterior Leukoencephalopathy Syndrome Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H01L29/42312—Gate electrodes for field effect devices
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Abstract
(57)【要約】
【課題】 ＲＥＳＵＲＦ ＬＤＭＯＳデバイスにおい
て、降伏電圧のばらつきを小さくする。 【解決手段】 ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ
６４において、ＬＯＣＯＳフィールド酸化物領域（４
４）に対して自己整合されたＲＥＳＵＲＦ領域（４２）
を形成することにより、形状的な位置合わせ誤差やプロ
セス許容差のばらつきに付随する劣化を解消し、安定な
降伏電圧ＢＶｄｓｓをもたらす。
て、降伏電圧のばらつきを小さくする。 【解決手段】 ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ
６４において、ＬＯＣＯＳフィールド酸化物領域（４
４）に対して自己整合されたＲＥＳＵＲＦ領域（４２）
を形成することにより、形状的な位置合わせ誤差やプロ
セス許容差のばらつきに付随する劣化を解消し、安定な
降伏電圧ＢＶｄｓｓをもたらす。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
するものであって、更に詳細には自己整合型のＲＥＳＵ
ＲＦ（表面電界抑制）領域を有するＬＤＭＯＳ（横型二
重拡散”金属・酸化物・半導体”）デバイスおよびその
製造方法に関する。
するものであって、更に詳細には自己整合型のＲＥＳＵ
ＲＦ（表面電界抑制）領域を有するＬＤＭＯＳ（横型二
重拡散”金属・酸化物・半導体”）デバイスおよびその
製造方法に関する。
【０００２】
【従来の技術】ＬＤＭＯＳ（横型二重拡散ＭＯＳ）デバ
イスは、その特性上の特長のために、知的なパワー集積
回路中のパワーデバイスとしてバイポーラーデバイスに
急速に置き替わってきている。パワーデバイスが広範な
用途に急速に用いられるようになり、多彩な降伏電圧
（ＢＶｄｓｓ）の範囲を有する部品が必要とされるよう
になってきた。
イスは、その特性上の特長のために、知的なパワー集積
回路中のパワーデバイスとしてバイポーラーデバイスに
急速に置き替わってきている。パワーデバイスが広範な
用途に急速に用いられるようになり、多彩な降伏電圧
（ＢＶｄｓｓ）の範囲を有する部品が必要とされるよう
になってきた。
【０００３】
【発明の解決しようとする課題】ＲＥＳＵＲＦ（表面電
界抑制）ＬＤＭＯＳトランジスタが開発された。それは
与えられた固有オン抵抗（Ｒｓｐ＝Ｒｄｓｏｎ＊面積、
ここでＲｄｓｏｎはトランジスタがオンの時のドレイン
・ソース間の抵抗）に対して降伏電圧（ＢＶｄｓｓ）を
最大化するように、デバイスのドリフト領域にＲＥＳＵ
ＲＦ拡散領域を配置したものである。現在利用できるＲ
ＥＳＵＲＦ ＬＤＭＯＳデバイスは高い降伏電圧と低い
固有オン抵抗とを示すが、同じプロセスによって違うウ
エハ上に製造されたデバイス間、あるいは異なるロット
のデバイス間で降伏電圧にかなり大きなばらつきが見ら
れる。この降伏電圧の広いばらつきは、狭い範囲の降伏
電圧しか許容しない多くの用途においては受け入れられ
難い。このため、歩留まりは低くなり、コストは嵩むこ
とになる。
界抑制）ＬＤＭＯＳトランジスタが開発された。それは
与えられた固有オン抵抗（Ｒｓｐ＝Ｒｄｓｏｎ＊面積、
ここでＲｄｓｏｎはトランジスタがオンの時のドレイン
・ソース間の抵抗）に対して降伏電圧（ＢＶｄｓｓ）を
最大化するように、デバイスのドリフト領域にＲＥＳＵ
ＲＦ拡散領域を配置したものである。現在利用できるＲ
ＥＳＵＲＦ ＬＤＭＯＳデバイスは高い降伏電圧と低い
固有オン抵抗とを示すが、同じプロセスによって違うウ
エハ上に製造されたデバイス間、あるいは異なるロット
のデバイス間で降伏電圧にかなり大きなばらつきが見ら
れる。この降伏電圧の広いばらつきは、狭い範囲の降伏
電圧しか許容しない多くの用途においては受け入れられ
難い。このため、歩留まりは低くなり、コストは嵩むこ
とになる。
【０００４】従って、安定で予測可能な降伏電圧を有す
るＲＥＳＵＲＦ ＬＤＭＯＳデバイスに対する需要が生
ずる。
るＲＥＳＵＲＦ ＬＤＭＯＳデバイスに対する需要が生
ずる。
【０００５】出願人は、１）ＲＥＳＵＲＦ領域とＬＯＣ
ＯＳ領域との重なりの位置合わせ許容差のばらつき（こ
こで、重なり＝薄いゲート酸化物に隣接するＬＯＣＯＳ
フィールド酸化物領域の端とＲＥＳＵＲＦ領域の端との
間の横方向間隔）および２）ＲＥＳＵＲＦ領域とＤＷＥ
ＬＬ領域との間の位置合わせ許容差のばらつきが、現在
利用できるＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの降
伏電圧の許容できないばらつきの原因になっていること
を発見した。更に、出願人はＲＥＳＵＲＦ打ち込みドー
ズ許容差のばらつきがデバイスのドレインＮ＋コンタク
ト側での早期の降伏問題を引き起こすことを発見した。
ＯＳ領域との重なりの位置合わせ許容差のばらつき（こ
こで、重なり＝薄いゲート酸化物に隣接するＬＯＣＯＳ
フィールド酸化物領域の端とＲＥＳＵＲＦ領域の端との
間の横方向間隔）および２）ＲＥＳＵＲＦ領域とＤＷＥ
ＬＬ領域との間の位置合わせ許容差のばらつきが、現在
利用できるＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの降
伏電圧の許容できないばらつきの原因になっていること
を発見した。更に、出願人はＲＥＳＵＲＦ打ち込みドー
ズ許容差のばらつきがデバイスのドレインＮ＋コンタク
ト側での早期の降伏問題を引き起こすことを発見した。
【０００６】
【課題を解決するための手段】一般に、そして本発明の
１つの形態として、トランジスタは、第１の伝導形の半
導体層、前記半導体層中に形成された第２の伝導形のＲ
ＥＳＵＲＦ領域、前記ＲＥＳＵＲＦ領域の表面に形成さ
れたＬＯＣＯＳフィールド酸化物領域であって、前記Ｒ
ＥＳＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域
に対して自己整合されているＬＯＣＯＳフィールド酸化
物領域、前記半導体層中に形成された前記第１の伝導形
のウエル、前記ウエル中に形成された前記第２の伝導形
のソース領域、前記ソース領域の第１の端部と前記ＲＥ
ＳＵＲＦ領域の第１の端部との間の前記ウエル中に定義
されたチャンネル領域、前記ＲＥＳＵＲＦ領域の第２の
端部に隣接する前記半導体層中に形成された前記第２の
伝導形のドレイン領域、および前記チャンネル領域を覆
い、それから絶縁されて形成された導電性ゲート、を含
んでいる。
１つの形態として、トランジスタは、第１の伝導形の半
導体層、前記半導体層中に形成された第２の伝導形のＲ
ＥＳＵＲＦ領域、前記ＲＥＳＵＲＦ領域の表面に形成さ
れたＬＯＣＯＳフィールド酸化物領域であって、前記Ｒ
ＥＳＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域
に対して自己整合されているＬＯＣＯＳフィールド酸化
物領域、前記半導体層中に形成された前記第１の伝導形
のウエル、前記ウエル中に形成された前記第２の伝導形
のソース領域、前記ソース領域の第１の端部と前記ＲＥ
ＳＵＲＦ領域の第１の端部との間の前記ウエル中に定義
されたチャンネル領域、前記ＲＥＳＵＲＦ領域の第２の
端部に隣接する前記半導体層中に形成された前記第２の
伝導形のドレイン領域、および前記チャンネル領域を覆
い、それから絶縁されて形成された導電性ゲート、を含
んでいる。
【０００７】本発明の別の態様においては、トランジス
タを作製する方法は次の工程、第１の伝導形の半導体層
を形成すること、前記半導体層の第１の領域を露出させ
る開口部を有するマスクを、前記半導体層を覆って形成
すること、前記マスク中の前記開口部を通して第２の伝
導形のドーパントを前記半導体層の前記第１の領域中へ
打ち込んで、ＲＥＳＵＲＦ領域を形成すること、前記マ
スクの開口部によって定義される前記第１の領域の表面
にＬＯＣＯＳフィールド酸化物領域を成長させ、前記Ｒ
ＥＳＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域
と自己整合するようにすること、前記ＬＯＣＯＳフィー
ルド酸化物領域の一部分を覆って広がる導電性ゲート
を、前記半導体層の表面を覆い、それから絶縁されるよ
うに形成すること、前記ＲＥＳＵＲＦ領域に隣接する前
記半導体層中に前記第１の伝導形のウエルを形成するこ
と、前記ウエル中に前記第２の伝導形のソース領域を形
成して、前記ソース領域の第１の端部と前記ＲＥＳＵＲ
Ｆ領域の第１の端部との間の前記ウエル中に定義される
チャンネル領域を覆って前記導電性ゲートが広がるよう
にすること、および前記ＲＥＳＵＲＦ領域の第２の端部
に隣接する前記半導体層中に前記第２の伝導形のドレイ
ン領域を形成すること、を含んでいる。
タを作製する方法は次の工程、第１の伝導形の半導体層
を形成すること、前記半導体層の第１の領域を露出させ
る開口部を有するマスクを、前記半導体層を覆って形成
すること、前記マスク中の前記開口部を通して第２の伝
導形のドーパントを前記半導体層の前記第１の領域中へ
打ち込んで、ＲＥＳＵＲＦ領域を形成すること、前記マ
スクの開口部によって定義される前記第１の領域の表面
にＬＯＣＯＳフィールド酸化物領域を成長させ、前記Ｒ
ＥＳＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域
と自己整合するようにすること、前記ＬＯＣＯＳフィー
ルド酸化物領域の一部分を覆って広がる導電性ゲート
を、前記半導体層の表面を覆い、それから絶縁されるよ
うに形成すること、前記ＲＥＳＵＲＦ領域に隣接する前
記半導体層中に前記第１の伝導形のウエルを形成するこ
と、前記ウエル中に前記第２の伝導形のソース領域を形
成して、前記ソース領域の第１の端部と前記ＲＥＳＵＲ
Ｆ領域の第１の端部との間の前記ウエル中に定義される
チャンネル領域を覆って前記導電性ゲートが広がるよう
にすること、および前記ＲＥＳＵＲＦ領域の第２の端部
に隣接する前記半導体層中に前記第２の伝導形のドレイ
ン領域を形成すること、を含んでいる。
【０００８】ＲＥＳＵＲＦ領域がＬＯＣＯＳフィールド
酸化物領域に対して自己整合されることは本発明の１つ
の特長である。この特徴は、安定な降伏電圧ＢＶｄｓｓ
を生み出し、従って、形状的な位置合わせ誤差やプロセ
ス許容差のばらつきに付随する劣化を解消してデバイス
特性を向上させる。更に、本発明のＲＥＳＵＲＦ ＬＤ
ＭＯＳトランジスタはＰ基板上のＰエピタキシャル層中
に形成される標準的なＰウエルと標準的なソース／ドレ
イン拡散領域を用いて作製されるので、従来の線形なＢ
ｉＣＭＯＳプロセスと互換性があり、他の線形な、Ｂｉ
ＣＭＯＳプロセスと互換な多様なデバイスを有する集積
回路上に形成することができるであろう。
酸化物領域に対して自己整合されることは本発明の１つ
の特長である。この特徴は、安定な降伏電圧ＢＶｄｓｓ
を生み出し、従って、形状的な位置合わせ誤差やプロセ
ス許容差のばらつきに付随する劣化を解消してデバイス
特性を向上させる。更に、本発明のＲＥＳＵＲＦ ＬＤ
ＭＯＳトランジスタはＰ基板上のＰエピタキシャル層中
に形成される標準的なＰウエルと標準的なソース／ドレ
イン拡散領域を用いて作製されるので、従来の線形なＢ
ｉＣＭＯＳプロセスと互換性があり、他の線形な、Ｂｉ
ＣＭＯＳプロセスと互換な多様なデバイスを有する集積
回路上に形成することができるであろう。
【０００９】図面において特に断らない限り、同じ参照
符号および記号は対応する部品を指す。
符号および記号は対応する部品を指す。
【００１０】
【発明の実施の形態】図１は従来技術によるＲＥＳＵＲ
Ｆ ＬＤＭＯＳトランジスタ１０を示している。トラン
ジスタ１０は、Ｐ＋基板１２を覆って形成されたＰ−エ
ピタキシャル層１４中に作製されている。トランジスタ
１０はエピタキシャル層１４中へＮ−ＲＥＳＵＲＦ領域
１８を打ち込むことによって形成される。次に窒化物層
が堆積されパターニングされて、ＬＯＣＯＳフィールド
酸化物領域２８の成長が行われるはずのエリアがＲＥＳ
ＵＲＦ領域１８中に露出される。次にＬＯＣＯＳフィー
ルド酸化物領域２８の成長が行われる。次にゲート酸化
物層２６がこの表面に形成され、さらに、ポリシリコン
層が堆積およびパターニングされて、ゲート３０が形成
される。次にエピタキシャル層１４中へ、ゲート３０の
端部をマスクとしてＰ形ＤＷＥＬＬ領域１６が打ち込ま
れる。フォトレジスト層がパターニングされてＰ＋バッ
クゲートコンタクトマスクが定義され、Ｐ＋バックゲー
トコンタクト２０が打ち込まれる。次に別のフォトレジ
スト層がパターニングされて、Ｎ＋ソース／ドレインマ
スクが定義され、そしてＮ＋ソース領域およびＮ＋ドレ
イン領域２４が打ち込まれる。
Ｆ ＬＤＭＯＳトランジスタ１０を示している。トラン
ジスタ１０は、Ｐ＋基板１２を覆って形成されたＰ−エ
ピタキシャル層１４中に作製されている。トランジスタ
１０はエピタキシャル層１４中へＮ−ＲＥＳＵＲＦ領域
１８を打ち込むことによって形成される。次に窒化物層
が堆積されパターニングされて、ＬＯＣＯＳフィールド
酸化物領域２８の成長が行われるはずのエリアがＲＥＳ
ＵＲＦ領域１８中に露出される。次にＬＯＣＯＳフィー
ルド酸化物領域２８の成長が行われる。次にゲート酸化
物層２６がこの表面に形成され、さらに、ポリシリコン
層が堆積およびパターニングされて、ゲート３０が形成
される。次にエピタキシャル層１４中へ、ゲート３０の
端部をマスクとしてＰ形ＤＷＥＬＬ領域１６が打ち込ま
れる。フォトレジスト層がパターニングされてＰ＋バッ
クゲートコンタクトマスクが定義され、Ｐ＋バックゲー
トコンタクト２０が打ち込まれる。次に別のフォトレジ
スト層がパターニングされて、Ｎ＋ソース／ドレインマ
スクが定義され、そしてＮ＋ソース領域およびＮ＋ドレ
イン領域２４が打ち込まれる。
【００１１】ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ１
０を作製するためのプロセスの欠点は、得られる降伏電
圧のばらつきが許容できないという事実である。上述の
プロセスによって製造されるトランジスタは、多くのパ
ワー応用において受け入れ難いほど広い範囲に亘ってば
らつく降伏電圧を示す。
０を作製するためのプロセスの欠点は、得られる降伏電
圧のばらつきが許容できないという事実である。上述の
プロセスによって製造されるトランジスタは、多くのパ
ワー応用において受け入れ難いほど広い範囲に亘ってば
らつく降伏電圧を示す。
【００１２】出願人は、１）ＲＥＳＵＲＦ領域１８とＬ
ＯＣＯＳ領域２８との重なりに関する位置合わせ許容差
のばらつき（ここで、重なり（図１のＲＯＬ）＝薄いゲ
ート酸化物に隣接するＬＯＣＯＳフィールド酸化物領域
２８の端とＲＥＳＵＲＦ領域１８の端との間の横方向距
離）および２）ＲＥＳＵＲＦ領域１８とＤＷＥＬＬ領域
１６との間の間隔（ここで、間隔（図１のＰＴＲ）＝ソ
ース領域２２の端とＲＥＳＵＲＦ領域１８の端との間の
横方向距離）の位置合わせ許容差のばらつきが、ＲＥＳ
ＵＲＦ ＬＤＭＯＳトランジスタ１０の降伏電圧の許容
できないばらつきの原因になっていることを発見した。
これら位置合わせ許容差のばらつきは、ＲＥＳＵＲＦ領
域１８がＬＯＣＯＳ領域２４に対して自己整合されてい
ないという事実に原因がある。更に、出願人は、ＲＥＳ
ＵＲＦ打ち込みドーズ許容差のばらつきが、ドーズを増
やした場合のドレイン領域での低い降伏電圧をもたらす
ことを発見した。
ＯＣＯＳ領域２８との重なりに関する位置合わせ許容差
のばらつき（ここで、重なり（図１のＲＯＬ）＝薄いゲ
ート酸化物に隣接するＬＯＣＯＳフィールド酸化物領域
２８の端とＲＥＳＵＲＦ領域１８の端との間の横方向距
離）および２）ＲＥＳＵＲＦ領域１８とＤＷＥＬＬ領域
１６との間の間隔（ここで、間隔（図１のＰＴＲ）＝ソ
ース領域２２の端とＲＥＳＵＲＦ領域１８の端との間の
横方向距離）の位置合わせ許容差のばらつきが、ＲＥＳ
ＵＲＦ ＬＤＭＯＳトランジスタ１０の降伏電圧の許容
できないばらつきの原因になっていることを発見した。
これら位置合わせ許容差のばらつきは、ＲＥＳＵＲＦ領
域１８がＬＯＣＯＳ領域２４に対して自己整合されてい
ないという事実に原因がある。更に、出願人は、ＲＥＳ
ＵＲＦ打ち込みドーズ許容差のばらつきが、ドーズを増
やした場合のドレイン領域での低い降伏電圧をもたらす
ことを発見した。
【００１３】図２ないし図６は、製造工程の引き続く各
段階における、本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳ
トランジスタを示す断面立面図であって、そこではＲＥ
ＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物領域に対し
て自己整合されている。
段階における、本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳ
トランジスタを示す断面立面図であって、そこではＲＥ
ＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物領域に対し
て自己整合されている。
【００１４】
【実施例】図２を参照すると、ＬＤＭＯＳトランジスタ
３１の作製は、Ｐ＋基板３２上へＰ−エピタキシャル層
３４を形成することから始まる。次に、パッド酸化物層
３６がＰ−エピタキシャル層３４を覆って形成される。
パッド酸化物層３６を覆って窒化物層３８が形成され、
パターニングされ、エッチされて、エリア３９のような
ＬＯＣＯＳフィールド酸化物層を成長させるべき領域が
露出される。
３１の作製は、Ｐ＋基板３２上へＰ−エピタキシャル層
３４を形成することから始まる。次に、パッド酸化物層
３６がＰ−エピタキシャル層３４を覆って形成される。
パッド酸化物層３６を覆って窒化物層３８が形成され、
パターニングされ、エッチされて、エリア３９のような
ＬＯＣＯＳフィールド酸化物層を成長させるべき領域が
露出される。
【００１５】次に、フォトレジスト層４０が窒化物層３
８を覆って形成され、パターニングされて、エリア３９
のような領域のみが露出される。それらの領域にはＬＯ
ＣＯＳフィールド酸化物の成長に先だって、エピタキシ
ャル層１４中へＲＥＳＵＲＦ領域の打ち込みが行われ
る。パターニングされた窒化物層３８により露出される
エリアは後でそこへＬＯＣＯＳフィールド酸化物の成長
が行われるのであるが、そこでは、打ち込みを施さない
ＲＥＳＵＲＦ領域がフォトレジストマスク４０で保護さ
れる。
８を覆って形成され、パターニングされて、エリア３９
のような領域のみが露出される。それらの領域にはＬＯ
ＣＯＳフィールド酸化物の成長に先だって、エピタキシ
ャル層１４中へＲＥＳＵＲＦ領域の打ち込みが行われ
る。パターニングされた窒化物層３８により露出される
エリアは後でそこへＬＯＣＯＳフィールド酸化物の成長
が行われるのであるが、そこでは、打ち込みを施さない
ＲＥＳＵＲＦ領域がフォトレジストマスク４０で保護さ
れる。
【００１６】次に、砒素等のＮ形ドーパントが約１３５
ｋｅＶのエネルギーで約７×１０12原子／ｃｍ2 のドー
ズ、フォトレジスト層４０および窒化物層３８中の開口
部を通してＰ−エピタキシャル層１４のエリア３９中へ
打ち込まれ、ＲＥＳＵＲＦ領域４２が形成される。結果
の構造が図２に示されている。砒素が好ましいのは、拡
散が遅いために、熱サイクルの後でＲＥＳＵＲＦ領域と
して望ましい浅い接合を許容するからである。
ｋｅＶのエネルギーで約７×１０12原子／ｃｍ2 のドー
ズ、フォトレジスト層４０および窒化物層３８中の開口
部を通してＰ−エピタキシャル層１４のエリア３９中へ
打ち込まれ、ＲＥＳＵＲＦ領域４２が形成される。結果
の構造が図２に示されている。砒素が好ましいのは、拡
散が遅いために、熱サイクルの後でＲＥＳＵＲＦ領域と
して望ましい浅い接合を許容するからである。
【００１７】次に熱サイクルが施され、アニーリングと
ＲＥＳＵＲＦ領域４２の部分的な拡散とが行われる。そ
の間に、ＬＯＣＯＳフィールド酸化物領域４４が約５５
００オングストロームの厚さに成長させられる。ＲＥＳ
ＵＲＦ領域４２およびＬＯＣＯＳフィールド酸化物領域
４４が同じパターン化された窒化物層３８を用いて形成
されるので、ＲＥＳＵＲＦ領域４２はＬＯＣＯＳフィー
ルド酸化物領域４４に対して自己整合されることにな
る。次に、パッド酸化物層３６および窒化物層３８が例
えばプラズマエッチを利用して除去される。次にゲート
酸化物層４６がエピタキシャル層３４の表面を覆って、
ＬＯＣＯＳフィールド酸化物領域４４のいずれの側に
も、６０Ｖデバイス用として約５００オングストローム
の厚さに熱成長させられる。異なる電圧定格を有するデ
バイスを作製する場合は、その他の厚さのゲート酸化物
層４６を用いることができる。
ＲＥＳＵＲＦ領域４２の部分的な拡散とが行われる。そ
の間に、ＬＯＣＯＳフィールド酸化物領域４４が約５５
００オングストロームの厚さに成長させられる。ＲＥＳ
ＵＲＦ領域４２およびＬＯＣＯＳフィールド酸化物領域
４４が同じパターン化された窒化物層３８を用いて形成
されるので、ＲＥＳＵＲＦ領域４２はＬＯＣＯＳフィー
ルド酸化物領域４４に対して自己整合されることにな
る。次に、パッド酸化物層３６および窒化物層３８が例
えばプラズマエッチを利用して除去される。次にゲート
酸化物層４６がエピタキシャル層３４の表面を覆って、
ＬＯＣＯＳフィールド酸化物領域４４のいずれの側に
も、６０Ｖデバイス用として約５００オングストローム
の厚さに熱成長させられる。異なる電圧定格を有するデ
バイスを作製する場合は、その他の厚さのゲート酸化物
層４６を用いることができる。
【００１８】次に約４５００オングストロームの厚さを
有するポリシリコン層がゲート酸化物層４６およびフィ
ールド酸化物層４４を覆って堆積され、それを導電性と
するためにリン等の不純物がドープされる。フォトレジ
スト層（図示されていない）がポリシリコン層を覆って
堆積され、現像されてゲートマスクが定義される。次
に、フォトレジストゲートマスクを用いてポリシリコン
層がエッチされ、ゲート４８が形成される。ゲート４８
はフィールド領域４４上にまで広がり、逆バイアス動作
時に空乏領域をＲＥＳＵＲＦ領域中へ引き込むことによ
ってフィールドプレートとして機能する。このことは早
期のパンチスルーなしで、より短いチャンネル領域にお
いてより高い逆バイアスを許容する。次にフォトレジス
トゲートマスクが除去される。
有するポリシリコン層がゲート酸化物層４６およびフィ
ールド酸化物層４４を覆って堆積され、それを導電性と
するためにリン等の不純物がドープされる。フォトレジ
スト層（図示されていない）がポリシリコン層を覆って
堆積され、現像されてゲートマスクが定義される。次
に、フォトレジストゲートマスクを用いてポリシリコン
層がエッチされ、ゲート４８が形成される。ゲート４８
はフィールド領域４４上にまで広がり、逆バイアス動作
時に空乏領域をＲＥＳＵＲＦ領域中へ引き込むことによ
ってフィールドプレートとして機能する。このことは早
期のパンチスルーなしで、より短いチャンネル領域にお
いてより高い逆バイアスを許容する。次にフォトレジス
トゲートマスクが除去される。
【００１９】次に、フォトレジスト層５０が堆積され、
ゲート４８の端４８ａから横方向に後退するように現像
されて、ＤＷＥＬＬ打ち込みのための開口部５１が定義
される。このＤＷＥＬＬ打ち込みはゲート４８の端部４
８ａに対して自己整合され、その間、エピタキシャル層
３４の残りの部分をＤＷＥＬＬ打ち込みから保護する。
次に、ホウ素等のＰ形ドーパントが約４０ｋｅＶのエネ
ルギーで約４×１０13原子／ｃｍ2 のドーズ、開口部５
１を通して打ち込まれ、ＤＷＥＬＬ領域５２が形成され
る。結果の構造が図３に示されている。
ゲート４８の端４８ａから横方向に後退するように現像
されて、ＤＷＥＬＬ打ち込みのための開口部５１が定義
される。このＤＷＥＬＬ打ち込みはゲート４８の端部４
８ａに対して自己整合され、その間、エピタキシャル層
３４の残りの部分をＤＷＥＬＬ打ち込みから保護する。
次に、ホウ素等のＰ形ドーパントが約４０ｋｅＶのエネ
ルギーで約４×１０13原子／ｃｍ2 のドーズ、開口部５
１を通して打ち込まれ、ＤＷＥＬＬ領域５２が形成され
る。結果の構造が図３に示されている。
【００２０】次にフォトレジスト層５０が除去される。
このデバイスを覆ってフォトレジスト層５４が形成され
現像されて、領域５７が露出され、一方、デバイスの残
りの領域は被覆されたままとされる。ホウ素等のＰ形ド
ーパントが約４０ｋｅＶのエネルギーで約４×１０15原
子／ｃｍ2 のドーズ打ち込まれ、Ｐ＋バックゲートコン
タクト領域５６が形成される。結果の構造が図４に示さ
れている。
このデバイスを覆ってフォトレジスト層５４が形成され
現像されて、領域５７が露出され、一方、デバイスの残
りの領域は被覆されたままとされる。ホウ素等のＰ形ド
ーパントが約４０ｋｅＶのエネルギーで約４×１０15原
子／ｃｍ2 のドーズ打ち込まれ、Ｐ＋バックゲートコン
タクト領域５６が形成される。結果の構造が図４に示さ
れている。
【００２１】次にフォトレジスト層５４が除去され、Ｐ
＋バックゲートコンタクト領域５６がアニールされる。
次にフォトレジスト層５８がこのデバイスを覆って形成
され現像されて、領域５６を保護する。例えばリン等の
Ｎ形のドーパントが約７０ｋｅＶのエネルギーで約２×
１０14原子／ｃｍ2 のドーズ、打ち込まれ、Ｎ＋ソース
領域６０とＮ＋ドレイン領域６２とが形成される。結果
の構造が図５に示されている。
＋バックゲートコンタクト領域５６がアニールされる。
次にフォトレジスト層５８がこのデバイスを覆って形成
され現像されて、領域５６を保護する。例えばリン等の
Ｎ形のドーパントが約７０ｋｅＶのエネルギーで約２×
１０14原子／ｃｍ2 のドーズ、打ち込まれ、Ｎ＋ソース
領域６０とＮ＋ドレイン領域６２とが形成される。結果
の構造が図５に示されている。
【００２２】次にフォトレジスト層５８が除去され、ソ
ースおよびドレイン領域６０および６２がアニールされ
拡散されて、図６に示されたトランジスタ６４が得られ
る。Ｐ＋バックゲート領域５２、Ｎ＋ソース領域６０、
およびＮ＋ドレイン領域６２に対してコンタクトするよ
うに、従来の方法を用いて金属コンタクト（図示されて
いない）が形成される。典型的なパワーＩＣ応用におけ
るように、単一の金属コンタクト（図示されていない）
によってＰ＋バックゲートコンタクト領域５６とＮ＋ソ
ース領域６０とを一緒につなぐこともできる。
ースおよびドレイン領域６０および６２がアニールされ
拡散されて、図６に示されたトランジスタ６４が得られ
る。Ｐ＋バックゲート領域５２、Ｎ＋ソース領域６０、
およびＮ＋ドレイン領域６２に対してコンタクトするよ
うに、従来の方法を用いて金属コンタクト（図示されて
いない）が形成される。典型的なパワーＩＣ応用におけ
るように、単一の金属コンタクト（図示されていない）
によってＰ＋バックゲートコンタクト領域５６とＮ＋ソ
ース領域６０とを一緒につなぐこともできる。
【００２３】トランジスタ６４は、ＬＯＣＯＳフィール
ド酸化物領域４４に対して自己整合されたＲＥＳＵＲＦ
領域４２を有するＲＥＳＵＲＦ ＬＤＭＯＳデバイスで
ある。１つの窒化物開口部によって、ＲＥＳＵＲＦ打ち
込みを行う場所とＬＯＣＯＳフィールド酸化物領域４４
を成長させる場所とが決まるので、ＲＥＳＵＲＦ領域４
２はＬＯＣＯＳフィールド酸化物領域４４に対して自己
整合されることになる。更にドレイン領域６２もまたＬ
ＯＣＯＳフィールド酸化物領域４４に対して自己整合さ
れるので、ＲＥＳＵＲＦ領域４２はドレイン領域６２と
も自己整合されることになる。ＲｓｐおよびＢＶｄｓｓ
がドレイン、ソース、およびＬＯＣＯＳフィールド酸化
物の各領域に対するＲＥＳＵＲＦ領域の位置関係に大い
に依存するので、この自己整合性は有利な特徴である。
ド酸化物領域４４に対して自己整合されたＲＥＳＵＲＦ
領域４２を有するＲＥＳＵＲＦ ＬＤＭＯＳデバイスで
ある。１つの窒化物開口部によって、ＲＥＳＵＲＦ打ち
込みを行う場所とＬＯＣＯＳフィールド酸化物領域４４
を成長させる場所とが決まるので、ＲＥＳＵＲＦ領域４
２はＬＯＣＯＳフィールド酸化物領域４４に対して自己
整合されることになる。更にドレイン領域６２もまたＬ
ＯＣＯＳフィールド酸化物領域４４に対して自己整合さ
れるので、ＲＥＳＵＲＦ領域４２はドレイン領域６２と
も自己整合されることになる。ＲｓｐおよびＢＶｄｓｓ
がドレイン、ソース、およびＬＯＣＯＳフィールド酸化
物の各領域に対するＲＥＳＵＲＦ領域の位置関係に大い
に依存するので、この自己整合性は有利な特徴である。
【００２４】表１はモデル化研究の結果を示しており、
ＲＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物に対し
て自己整合されていない（非ＳＡＲ）図１のＲＥＳＵＲ
ＦＬＤＭＯＳデバイスと、ＲＥＳＵＲＦ領域がＬＯＣＯ
Ｓフィールド酸化物に対して自己整合された（ＳＡＲ）
本発明のＲＥＳＵＲＦ ＬＤＭＯＳデバイスとについ
て、４種類の製造パラメータでデバイス特性がどのよう
に変化するかを比較している。ＢＶｄｓｓおよびＲｓｐ
のばらつきを各パラメータの公称値に対して示すととも
に、公称値の周りに標準的な許容差分だけ上下させた場
合についても示してある。
ＲＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物に対し
て自己整合されていない（非ＳＡＲ）図１のＲＥＳＵＲ
ＦＬＤＭＯＳデバイスと、ＲＥＳＵＲＦ領域がＬＯＣＯ
Ｓフィールド酸化物に対して自己整合された（ＳＡＲ）
本発明のＲＥＳＵＲＦ ＬＤＭＯＳデバイスとについ
て、４種類の製造パラメータでデバイス特性がどのよう
に変化するかを比較している。ＢＶｄｓｓおよびＲｓｐ
のばらつきを各パラメータの公称値に対して示すととも
に、公称値の周りに標準的な許容差分だけ上下させた場
合についても示してある。
【００２５】
【表１】
【００２６】図７は、最適化された７０Ｖの周りでプロ
セスパラメータを変化させた時の特性の変化を示してお
り、ＳＡＲデバイスの場合に、わずかなＲｓｐの増大を
犠牲にして大幅に優れた安定性が実現できることを示し
ている。図７は表１のモデル化データを４つのグラフで
示すものであり、ＢＶｄｓｓとＲｓｐとをそれぞれ左側
の縦軸と右側の縦軸とに示している。左側の２つのグラ
フは自己整合されていない（非ＳＡＲ）データを示し、
右側の２つのグラフは自己整合された（ＳＡＲ）データ
を示す。ＢＶｄｓｓ特性およびＲｓｐ特性はそれぞれ下
側および上側のグラフに示されている。製造パラメータ
は横軸上にアルファベット文字で表されている。これら
の文字は表１に示した文字に対応した製造パラメータを
意味している。
セスパラメータを変化させた時の特性の変化を示してお
り、ＳＡＲデバイスの場合に、わずかなＲｓｐの増大を
犠牲にして大幅に優れた安定性が実現できることを示し
ている。図７は表１のモデル化データを４つのグラフで
示すものであり、ＢＶｄｓｓとＲｓｐとをそれぞれ左側
の縦軸と右側の縦軸とに示している。左側の２つのグラ
フは自己整合されていない（非ＳＡＲ）データを示し、
右側の２つのグラフは自己整合された（ＳＡＲ）データ
を示す。ＢＶｄｓｓ特性およびＲｓｐ特性はそれぞれ下
側および上側のグラフに示されている。製造パラメータ
は横軸上にアルファベット文字で表されている。これら
の文字は表１に示した文字に対応した製造パラメータを
意味している。
【００２７】図７の左側のグラフから分かるように、Ｒ
ＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物に対して
自己整合されていない（非ＳＡＲ）図１のＲＥＳＵＲＦ
ＬＤＭＯＳデバイスのＢＶｄｓｓのばらつきは、パラ
メータＢ（ＲＥＳＵＲＦとＬＯＣＯＳの重なり）および
Ｃ（Ｐ−エピタキシャル濃度）の標準的な許容差に関し
て顕著である。このＢＶｄｓｓの顕著なばらつきは、特
定の電圧定格を要求する数多くの用途においては許容し
難い。ＲＥＳＵＲＦのＬＯＣＯＳフィールド酸化物との
重なりが正の位置合わせ許容差の場合（パラメータＢが
三角印の場合）は、その結果としてＲＥＳＵＲＦ領域が
Ｐウエルの方向へシフトすることが電界の上昇をもたら
し、その結果早期の降伏が発生する。ＲＥＳＵＲＦ打ち
込みドーズが増えればこの効果は悪化し、ＲＥＳＵＲＦ
状態に到達することを困難にする。ＲＥＳＵＲＦドーズ
が増えてＢＶｄｓｓが明らかに劣化し始めるのは、ドリ
フト領域のドレイン側で高電界が蓄積されて早期に降伏
が発生することの結果である。これら２つの早期の降伏
条件のために、エピタキシャルのドーピングはＢＶｄｓ
ｓに対してほとんど効果を及ぼすことがない。
ＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化物に対して
自己整合されていない（非ＳＡＲ）図１のＲＥＳＵＲＦ
ＬＤＭＯＳデバイスのＢＶｄｓｓのばらつきは、パラ
メータＢ（ＲＥＳＵＲＦとＬＯＣＯＳの重なり）および
Ｃ（Ｐ−エピタキシャル濃度）の標準的な許容差に関し
て顕著である。このＢＶｄｓｓの顕著なばらつきは、特
定の電圧定格を要求する数多くの用途においては許容し
難い。ＲＥＳＵＲＦのＬＯＣＯＳフィールド酸化物との
重なりが正の位置合わせ許容差の場合（パラメータＢが
三角印の場合）は、その結果としてＲＥＳＵＲＦ領域が
Ｐウエルの方向へシフトすることが電界の上昇をもたら
し、その結果早期の降伏が発生する。ＲＥＳＵＲＦ打ち
込みドーズが増えればこの効果は悪化し、ＲＥＳＵＲＦ
状態に到達することを困難にする。ＲＥＳＵＲＦドーズ
が増えてＢＶｄｓｓが明らかに劣化し始めるのは、ドリ
フト領域のドレイン側で高電界が蓄積されて早期に降伏
が発生することの結果である。これら２つの早期の降伏
条件のために、エピタキシャルのドーピングはＢＶｄｓ
ｓに対してほとんど効果を及ぼすことがない。
【００２８】表１および図７の右側のグラフから分かる
ように、ＲＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化
物に対して自己整合された（ＳＡＲ）本発明のＲＥＳＵ
ＲＦＬＤＭＯＳデバイスを作製するための方法は、位置
合わせ許容差Ｂ（ＲＥＳＵＲＦのＬＯＣＯＳフィールド
酸化物との重なり）を減らしながら、位置合わせ許容差
Ａ（ＰウエルとＲＥＳＵＲＦとの間隔）を減らす。この
結果、Ｒｓｐの最小の増大という犠牲を払いながら、非
常に安定なＢＶｄｓｓが実現されている。パラメータＡ
（ＰウエルとＲＥＳＵＲＦとの間隔）、Ｂ（ＲＥＳＵＲ
ＦとＬＯＣＯＳの重なり）、およびＤ（ＲＥＳＵＲＦ打
ち込みドーズ）における標準的な許容差に対するＢＶｄ
ｓｓのばらつきは、互いに重なりあった三角、円、およ
び四角のマーカーに対してほとんど零である。パラメー
タＤ（ＲＥＳＵＲＦ打ち込みドーズ）に関するばらつき
の減少は、ＲＥＳＵＲＦがＮ＋ドレイン領域に相対的に
横方向へ拡散し、図１のＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタのように取り囲まないために、より安定な状態
が得られることから生ずる。本発明においても、パラメ
ータＣ（エピタキシャルドーピング濃度）に関してはＢ
Ｖｄｓｓのばらつきが若干見られるのは、ＲＥＳＵＲＦ
条件が満たされ、バックグラウンド濃度がＲＥＳＵＲＦ
作用に対して影響するからである。
ように、ＲＥＳＵＲＦ領域がＬＯＣＯＳフィールド酸化
物に対して自己整合された（ＳＡＲ）本発明のＲＥＳＵ
ＲＦＬＤＭＯＳデバイスを作製するための方法は、位置
合わせ許容差Ｂ（ＲＥＳＵＲＦのＬＯＣＯＳフィールド
酸化物との重なり）を減らしながら、位置合わせ許容差
Ａ（ＰウエルとＲＥＳＵＲＦとの間隔）を減らす。この
結果、Ｒｓｐの最小の増大という犠牲を払いながら、非
常に安定なＢＶｄｓｓが実現されている。パラメータＡ
（ＰウエルとＲＥＳＵＲＦとの間隔）、Ｂ（ＲＥＳＵＲ
ＦとＬＯＣＯＳの重なり）、およびＤ（ＲＥＳＵＲＦ打
ち込みドーズ）における標準的な許容差に対するＢＶｄ
ｓｓのばらつきは、互いに重なりあった三角、円、およ
び四角のマーカーに対してほとんど零である。パラメー
タＤ（ＲＥＳＵＲＦ打ち込みドーズ）に関するばらつき
の減少は、ＲＥＳＵＲＦがＮ＋ドレイン領域に相対的に
横方向へ拡散し、図１のＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタのように取り囲まないために、より安定な状態
が得られることから生ずる。本発明においても、パラメ
ータＣ（エピタキシャルドーピング濃度）に関してはＢ
Ｖｄｓｓのばらつきが若干見られるのは、ＲＥＳＵＲＦ
条件が満たされ、バックグラウンド濃度がＲＥＳＵＲＦ
作用に対して影響するからである。
【００２９】図８は本発明に従って作製された自己整合
型ＲＥＳＵＲＦ ＬＤＭＯＳデバイスにおいて、ＢＶｄ
ｓｓがＬＯＣＯＳ下のドリフト長（図６のｌｄ）とＲＥ
ＳＵＲＦドーズとによってどのように変化するかを示す
グラフである。このデータは７×１０12／ｃｍ2 のドー
ズが、２．０および２．５ミクロンのドリフト長に関し
て６８−６９Ｖの平坦部を与えることを示している。
型ＲＥＳＵＲＦ ＬＤＭＯＳデバイスにおいて、ＢＶｄ
ｓｓがＬＯＣＯＳ下のドリフト長（図６のｌｄ）とＲＥ
ＳＵＲＦドーズとによってどのように変化するかを示す
グラフである。このデータは７×１０12／ｃｍ2 のドー
ズが、２．０および２．５ミクロンのドリフト長に関し
て６８−６９Ｖの平坦部を与えることを示している。
【００３０】図９は、デバイスに関する試験構造につい
て、ＲＥＳＵＲＦドーズが７×１０12／ｃｍ2 で、ドリ
フト長が２．０ミクロンになるように作製されたＳＡＲ
のＲＥＳＵＲＦデバイスにおいて、ＰウエルとＲＥＳＵ
ＲＦ領域との間隔の関数としてＲｓｐおよびＢＶｄｓｓ
を示したグラフであり、Ｒｓｐは三角で、ＢＶは黒丸で
それぞれ示されている。図９から分かるように、Ｐウエ
ルとＲＥＳＵＲＦとの間隔が狭まってもＢＶｄｓｓはそ
れほど変化しないが、Ｒｓｐはチャンネル抵抗の減少と
セルピッチの減少とのために減少している。ＢＶｄｓｓ
はＰウエルとＲＥＳＵＲＦとの間隔に対して非常に安定
である。これは、ゲートがフィールドプレートの役目を
して空乏領域をチャンネル領域から引き戻し、早期のパ
ンチスルー降伏を回避しているからである（このことは
図１０の二次元のモデル化データに示されている）。図
８および図９に示されているように、２．０ないし２．
５ミクロンのドリフト長と２．０ミクロンのＰウエルか
らＲＥＳＵＲＦ領域までの間隔とを組み合わせることに
よって６０Ｖを越えるＢＶｄｓｓが得られる。
て、ＲＥＳＵＲＦドーズが７×１０12／ｃｍ2 で、ドリ
フト長が２．０ミクロンになるように作製されたＳＡＲ
のＲＥＳＵＲＦデバイスにおいて、ＰウエルとＲＥＳＵ
ＲＦ領域との間隔の関数としてＲｓｐおよびＢＶｄｓｓ
を示したグラフであり、Ｒｓｐは三角で、ＢＶは黒丸で
それぞれ示されている。図９から分かるように、Ｐウエ
ルとＲＥＳＵＲＦとの間隔が狭まってもＢＶｄｓｓはそ
れほど変化しないが、Ｒｓｐはチャンネル抵抗の減少と
セルピッチの減少とのために減少している。ＢＶｄｓｓ
はＰウエルとＲＥＳＵＲＦとの間隔に対して非常に安定
である。これは、ゲートがフィールドプレートの役目を
して空乏領域をチャンネル領域から引き戻し、早期のパ
ンチスルー降伏を回避しているからである（このことは
図１０の二次元のモデル化データに示されている）。図
８および図９に示されているように、２．０ないし２．
５ミクロンのドリフト長と２．０ミクロンのＰウエルか
らＲＥＳＵＲＦ領域までの間隔とを組み合わせることに
よって６０Ｖを越えるＢＶｄｓｓが得られる。
【００３１】図１０は本発明に従うＳＡＲデバイスの二
次元モデル化から得られたデータを用いて実現された、
７０Ｖの逆バイアス下での等電位分布プロットである。
図１０から分かるように、空乏領域が接触していない。
このことは間隔の減少、従ってチャンネル長の減少に結
びつくことから有利な点である。一方、固有オン抵抗の
減少はデバイスピッチの減少およびデバイスオン抵抗の
減少から得られる。
次元モデル化から得られたデータを用いて実現された、
７０Ｖの逆バイアス下での等電位分布プロットである。
図１０から分かるように、空乏領域が接触していない。
このことは間隔の減少、従ってチャンネル長の減少に結
びつくことから有利な点である。一方、固有オン抵抗の
減少はデバイスピッチの減少およびデバイスオン抵抗の
減少から得られる。
【００３２】図１１は、本発明に従って作製された、Ｌ
ＯＣＯＳに対して自己整合されたＲＥＳＵＲＦを有する
試験構造デバイスについて、Ｖｇｓ＝１５Ｖの時のＲｓ
ｐとＢＶｄｓｓとをＲＥＳＵＲＦドーズの関数として示
すグラフである。６０Ｖ定格部品に対する最良のデータ
は７×１０12／ｃｍ2 の時に得られ、それはＢＶｄｓｓ
＝６９Ｖである。６０Ｖ定格に対して、ＢＶｄｓｓ＝６
９ＶおよびＲｓｐ＝０．８４Ωｃｍ2 ；これはモデル化
されたＢＶ＝７３ＶおよびＲｓｐ＝０．８２Ωｃｍ2 と
非常に相関が深い（表１）。
ＯＣＯＳに対して自己整合されたＲＥＳＵＲＦを有する
試験構造デバイスについて、Ｖｇｓ＝１５Ｖの時のＲｓ
ｐとＢＶｄｓｓとをＲＥＳＵＲＦドーズの関数として示
すグラフである。６０Ｖ定格部品に対する最良のデータ
は７×１０12／ｃｍ2 の時に得られ、それはＢＶｄｓｓ
＝６９Ｖである。６０Ｖ定格に対して、ＢＶｄｓｓ＝６
９ＶおよびＲｓｐ＝０．８４Ωｃｍ2 ；これはモデル化
されたＢＶ＝７３ＶおよびＲｓｐ＝０．８２Ωｃｍ2 と
非常に相関が深い（表１）。
【００３３】ＲＥＳＵＲＦ領域４２がＬＯＣＯＳフィー
ルド酸化物領域４４に対して自己整合されていることい
うことは本発明の特長点である。この特徴は、形状的な
位置合わせ誤差およびプロセス許容差のばらつきに伴う
劣化を解消することにより、安定な降伏電圧ＢＶｄｓｓ
をもたらし、デバイス特性を向上させる。更に、本発明
のＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ６４はＰ基板
上のＰエピタキシャル層中に形成された標準的なＰウエ
ルおよび標準的なソース／ドレイン拡散領域を使用して
作製されるため、従来の線形なＢｉＣＭＯＳプロセスと
互換性があり、多彩な線形ＢｉＣＭＯＳプロセスと互換
な多彩なその他のデバイスを有する集積回路上に形成す
ることができよう。
ルド酸化物領域４４に対して自己整合されていることい
うことは本発明の特長点である。この特徴は、形状的な
位置合わせ誤差およびプロセス許容差のばらつきに伴う
劣化を解消することにより、安定な降伏電圧ＢＶｄｓｓ
をもたらし、デバイス特性を向上させる。更に、本発明
のＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ６４はＰ基板
上のＰエピタキシャル層中に形成された標準的なＰウエ
ルおよび標準的なソース／ドレイン拡散領域を使用して
作製されるため、従来の線形なＢｉＣＭＯＳプロセスと
互換性があり、多彩な線形ＢｉＣＭＯＳプロセスと互換
な多彩なその他のデバイスを有する集積回路上に形成す
ることができよう。
【００３４】１つの好適実施例についてこれまで詳細に
説明してきた。本発明の展望はここに述べたもの以外で
あっても本発明の特許請求の範囲の展望のうちに含まれ
る実施例を包含することは理解されるべきである。例え
ば、ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ６４は、Ｎ
形伝導の領域をＰ形伝導領域に変更し、Ｐ形領域をＮ形
領域に変更することによってＰＭＯＳトランジスタとす
ることができる。更に、エピタキシャル層中に直接ＲＥ
ＳＵＲＦ ＬＤＭＯＳトランジスタを形成する代わり
に、それをエピタキシャル層中の深いウエル中に形成す
ることもできる。この深いウエルはＤＷＥＬＬと同じ伝
導形のものである。逆の伝導形の深いウエルを使用する
ことは、このように、単一のチップ上にＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタの両方を形成することを
可能にする。
説明してきた。本発明の展望はここに述べたもの以外で
あっても本発明の特許請求の範囲の展望のうちに含まれ
る実施例を包含することは理解されるべきである。例え
ば、ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ６４は、Ｎ
形伝導の領域をＰ形伝導領域に変更し、Ｐ形領域をＮ形
領域に変更することによってＰＭＯＳトランジスタとす
ることができる。更に、エピタキシャル層中に直接ＲＥ
ＳＵＲＦ ＬＤＭＯＳトランジスタを形成する代わり
に、それをエピタキシャル層中の深いウエル中に形成す
ることもできる。この深いウエルはＤＷＥＬＬと同じ伝
導形のものである。逆の伝導形の深いウエルを使用する
ことは、このように、単一のチップ上にＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタの両方を形成することを
可能にする。
【００３５】本発明は例示実施例に関して説明してきた
が、この説明は限定的な意図のものではない。例示実施
例に対する各種の修正や組み合わせが、本発明のその他
の実施例とともに本説明を参照することで当業者には明
かであろう。従って、本発明の特許請求の範囲はそのよ
うな修正や実施例をすべて包含するものと解釈されるべ
きである。
が、この説明は限定的な意図のものではない。例示実施
例に対する各種の修正や組み合わせが、本発明のその他
の実施例とともに本説明を参照することで当業者には明
かであろう。従って、本発明の特許請求の範囲はそのよ
うな修正や実施例をすべて包含するものと解釈されるべ
きである。
【００３６】以上の説明に関して更に以下の項を開示す
る。 （１）トランジスタであって、第１の伝導形の半導体
層、前記半導体層中に形成された第２の伝導形のＲＥＳ
ＵＲＦ領域、前記ＲＥＳＵＲＦ領域の表面に形成された
ＬＯＣＯＳフィールド酸化物領域であって、前記ＲＥＳ
ＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域に対
して自己整合されているＬＯＣＯＳフィールド酸化物領
域、前記半導体層中に形成された前記第１の伝導形のウ
エル、前記ウエル中に形成された前記第２の伝導形のソ
ース領域、前記ソース領域の第１の端部と前記ＲＥＳＵ
ＲＦ領域の第１の端部との間の前記ウエル中に定義され
たチャンネル領域、前記ＲＥＳＵＲＦ領域の第２の端部
に隣接する前記半導体層中に形成された前記第２の伝導
形のドレイン領域、および前記チャンネル領域を覆い、
それから絶縁されて形成された導電性ゲート、を含むト
ランジスタ。
る。 （１）トランジスタであって、第１の伝導形の半導体
層、前記半導体層中に形成された第２の伝導形のＲＥＳ
ＵＲＦ領域、前記ＲＥＳＵＲＦ領域の表面に形成された
ＬＯＣＯＳフィールド酸化物領域であって、前記ＲＥＳ
ＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化物領域に対
して自己整合されているＬＯＣＯＳフィールド酸化物領
域、前記半導体層中に形成された前記第１の伝導形のウ
エル、前記ウエル中に形成された前記第２の伝導形のソ
ース領域、前記ソース領域の第１の端部と前記ＲＥＳＵ
ＲＦ領域の第１の端部との間の前記ウエル中に定義され
たチャンネル領域、前記ＲＥＳＵＲＦ領域の第２の端部
に隣接する前記半導体層中に形成された前記第２の伝導
形のドレイン領域、および前記チャンネル領域を覆い、
それから絶縁されて形成された導電性ゲート、を含むト
ランジスタ。
【００３７】（２）第１項記載のトランジスタであっ
て、前記半導体層が前記第１の伝導形の基板上に形成さ
れたエピタキシャル層であるトランジスタ。
て、前記半導体層が前記第１の伝導形の基板上に形成さ
れたエピタキシャル層であるトランジスタ。
【００３８】（３）第１項記載のトランジスタであっ
て、前記ドレイン領域が前記ＬＯＣＯＳフィールド酸化
物領域の端部に対して自己整合された端部を有している
トランジスタ。
て、前記ドレイン領域が前記ＬＯＣＯＳフィールド酸化
物領域の端部に対して自己整合された端部を有している
トランジスタ。
【００３９】（４）第１項記載のトランジスタであっ
て、更に、前記ソース領域の第２の端部に隣接する前記
ウエル中に形成された前記第１の伝導形のバックゲート
コンタクトを含むトランジスタ。
て、更に、前記ソース領域の第２の端部に隣接する前記
ウエル中に形成された前記第１の伝導形のバックゲート
コンタクトを含むトランジスタ。
【００４０】（５）第１項記載のトランジスタであっ
て、前記第１の伝導形がＰ形で、前記第２の伝導形がＮ
形であるトランジスタ。
て、前記第１の伝導形がＰ形で、前記第２の伝導形がＮ
形であるトランジスタ。
【００４１】（６）トランジスタを作製する方法であっ
て、次の工程、第１の伝導形の半導体層を形成するこ
と、前記半導体層を覆って、前記半導体層の第１の領域
を露出させる開口部を有するマスクを形成すること、前
記マスク中の前記開口部を通して第２の伝導形のドーパ
ントを前記半導体層の前記第１の領域中へ打ち込んでＲ
ＥＳＵＲＦ領域を形成すること、前記マスクの開口部に
よって定義される前記第１の領域の表面にＬＯＣＯＳフ
ィールド酸化物領域を成長させ、前記ＲＥＳＵＲＦ領域
が前記ＬＯＣＯＳフィールド酸化物領域と自己整合する
ようにすること、前記ＬＯＣＯＳフィールド酸化物領域
の一部分を覆って広がる導電性ゲートを、前記半導体層
の表面を覆い、それから絶縁されるように形成するこ
と、前記ＲＥＳＵＲＦ領域に隣接する前記半導体層中に
前記第１の伝導形のウエルを形成すること、前記ウエル
中に前記第２の伝導形のソース領域を形成して、前記ソ
ース領域の第１の端部と前記ＲＥＳＵＲＦ領域の第１の
端部との間の前記ウエル中に定義されるチャンネル領域
を覆って前記導電性ゲートが広がるようにすること、お
よび前記ＲＥＳＵＲＦ領域の第２の端部に隣接する前記
半導体層中に前記第２の伝導形のドレイン領域を形成す
ること、を含む方法。
て、次の工程、第１の伝導形の半導体層を形成するこ
と、前記半導体層を覆って、前記半導体層の第１の領域
を露出させる開口部を有するマスクを形成すること、前
記マスク中の前記開口部を通して第２の伝導形のドーパ
ントを前記半導体層の前記第１の領域中へ打ち込んでＲ
ＥＳＵＲＦ領域を形成すること、前記マスクの開口部に
よって定義される前記第１の領域の表面にＬＯＣＯＳフ
ィールド酸化物領域を成長させ、前記ＲＥＳＵＲＦ領域
が前記ＬＯＣＯＳフィールド酸化物領域と自己整合する
ようにすること、前記ＬＯＣＯＳフィールド酸化物領域
の一部分を覆って広がる導電性ゲートを、前記半導体層
の表面を覆い、それから絶縁されるように形成するこ
と、前記ＲＥＳＵＲＦ領域に隣接する前記半導体層中に
前記第１の伝導形のウエルを形成すること、前記ウエル
中に前記第２の伝導形のソース領域を形成して、前記ソ
ース領域の第１の端部と前記ＲＥＳＵＲＦ領域の第１の
端部との間の前記ウエル中に定義されるチャンネル領域
を覆って前記導電性ゲートが広がるようにすること、お
よび前記ＲＥＳＵＲＦ領域の第２の端部に隣接する前記
半導体層中に前記第２の伝導形のドレイン領域を形成す
ること、を含む方法。
【００４２】（７）第６項記載の方法であって、前記マ
スクを形成する工程が、前記半導体層を覆って窒化物層
を堆積させること、前記窒化物層をパターニングしエッ
チングして、前記第１の領域を露出させる開口部を形成
すること、の工程を含んでいる方法。
スクを形成する工程が、前記半導体層を覆って窒化物層
を堆積させること、前記窒化物層をパターニングしエッ
チングして、前記第１の領域を露出させる開口部を形成
すること、の工程を含んでいる方法。
【００４３】（８）ＲＥＳＵＲＦ ＬＤＭＯＳトランジ
スタ６４は、ＬＯＣＯＳフィールド酸化物領域４４に対
して自己整合されたＲＥＳＵＲＦ領域４２を含む。この
自己整合性は、形状的な位置合わせ誤差やプロセス許容
差のばらつきに付随する劣化を解消することによって安
定な降伏電圧ＢＶｄｓｓをもたらす。
スタ６４は、ＬＯＣＯＳフィールド酸化物領域４４に対
して自己整合されたＲＥＳＵＲＦ領域４２を含む。この
自己整合性は、形状的な位置合わせ誤差やプロセス許容
差のばらつきに付随する劣化を解消することによって安
定な降伏電圧ＢＶｄｓｓをもたらす。
【図１】従来技術に従うＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタの断面立面図。
ンジスタの断面立面図。
【図２】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタの製造工程を示す断面立面図であって、Ｎ形ドー
パントの打ち込みによってＲＥＳＵＲＦ領域を形成する
段階を示す断面立面図。
ジスタの製造工程を示す断面立面図であって、Ｎ形ドー
パントの打ち込みによってＲＥＳＵＲＦ領域を形成する
段階を示す断面立面図。
【図３】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタの製造工程を示す断面立面図であって、Ｐ形ドー
パントの打ち込みによってＤＷＥＬＬ領域を形成する段
階を示す断面立面図。
ジスタの製造工程を示す断面立面図であって、Ｐ形ドー
パントの打ち込みによってＤＷＥＬＬ領域を形成する段
階を示す断面立面図。
【図４】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタの製造工程を示す断面立面図であって、Ｐ形ドー
パントの打ち込みによってバックゲートコンタクトを形
成する段階を示す断面立面図。
ジスタの製造工程を示す断面立面図であって、Ｐ形ドー
パントの打ち込みによってバックゲートコンタクトを形
成する段階を示す断面立面図。
【図５】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタの製造工程を示す断面立面図であって、Ｎ形ドー
パントの打ち込みによってソースおよびドレイン領域を
形成する段階を示す断面立面図。
ジスタの製造工程を示す断面立面図であって、Ｎ形ドー
パントの打ち込みによってソースおよびドレイン領域を
形成する段階を示す断面立面図。
【図６】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタの製造工程を示す断面立面図であって、トランジ
スタの完成段階を示す断面立面図。
ジスタの製造工程を示す断面立面図であって、トランジ
スタの完成段階を示す断面立面図。
【図７】図１のタイプのＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタと本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタとについて、プロセスのばらつきによってモデ
ル化された特性がどのように変化するかを比較したチャ
ート。
ンジスタと本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタとについて、プロセスのばらつきによってモデ
ル化された特性がどのように変化するかを比較したチャ
ート。
【図８】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタについての降伏電圧（ＢＶｄｓｓ）対ドリフト長
（ｌｄ）のグラフ。
ジスタについての降伏電圧（ＢＶｄｓｓ）対ドリフト長
（ｌｄ）のグラフ。
【図９】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタについての固有オン抵抗（Ｒｓｐ）および降伏電
圧（ＢＶ）対Ｐウエルのグラフ。
ジスタについての固有オン抵抗（Ｒｓｐ）および降伏電
圧（ＢＶ）対Ｐウエルのグラフ。
【図１０】本発明に従う最適化されたＢＶｄｓｓ＝７０
ＶのＲＥＳＵＲＦ ＬＤＭＯＳトランジスタについての
等電位面プロット。
ＶのＲＥＳＵＲＦ ＬＤＭＯＳトランジスタについての
等電位面プロット。
【図１１】本発明に従うＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタについてのＲｓｐ（Ｖｇｓ＝１５Ｖの時の）お
よびＢＶｄｓｓ対ＲＥＳＵＲＦドーズのグラフ。
ンジスタについてのＲｓｐ（Ｖｇｓ＝１５Ｖの時の）お
よびＢＶｄｓｓ対ＲＥＳＵＲＦドーズのグラフ。
１０ ＲＥＳＵＲＦ ＬＤＭＯＳトランジスタ １２ Ｐ＋基板 １４ Ｐ−エピタキシャル層 １６ Ｐ形ＤＷＥＬＬ領域 １８ Ｎ−ＲＥＳＵＲＦ領域 ２２ Ｎ＋ソース領域 ２４ Ｎ＋ドレイン領域 ２６ ゲート酸化物層 ２８ ＬＯＣＯＳフィールド酸化物領域 ３０ ゲート ３１ ＬＤＭＯＳトランジスタ ３２ Ｐ＋基板 ３４ Ｐ−エピタキシャル層 ３６ パッド酸化物層 ３８ 窒化物層 ３９ 露出エリア ４０ フォトレジスト層 ４２ ＲＥＳＵＲＦ領域 ４４ ＬＯＣＯＳフィールド酸化物領域 ４６ ゲート酸化物層 ４８ ゲート ４８ａ ゲート端 ５０ フォトレジスト層 ５１ 開口部 ５２ ＤＷＥＬＬ領域 ５４ フォトレジスト層 ５６ Ｐ＋バックゲートコンタクト領域 ５７ 露出領域 ５８ フォトレジスト層 ６０ Ｎ＋ソース領域 ６２ Ｎ＋ドレイン領域 ６４ トランジスタ
Claims (2)
- 【請求項１】 トランジスタであって、 第１の伝導形の半導体層、 前記半導体層中に形成された第２の伝導形のＲＥＳＵＲ
Ｆ領域、 前記ＲＥＳＵＲＦ領域の表面に形成されたＬＯＣＯＳフ
ィールド酸化物領域であって、前記ＲＥＳＵＲＦ領域が
前記ＬＯＣＯＳフィールド酸化物領域に対して自己整合
されているＬＯＣＯＳフィールド酸化物領域、 前記半導体層中に形成された前記第１の伝導形のウエ
ル、 前記ウエル中に形成された前記第２の伝導形のソース領
域、前記ソース領域の第１の端部と前記ＲＥＳＵＲＦ領
域の第１の端部との間の前記ウエル中に定義されたチャ
ンネル領域、 前記ＲＥＳＵＲＦ領域の第２の端部に隣接する前記半導
体層中に形成された前記第２の伝導形のドレイン領域、
および前記チャンネル領域を覆い、それから絶縁されて
形成された導電性ゲート、を含むトランジスタ。 - 【請求項２】 トランジスタを作製する方法であって、
次の工程、 第１の伝導形の半導体層を形成すること、 前記半導体層を覆って、前記半導体層の第１の領域を露
出させる開口部を有するマスクを形成すること、 前記マスク中の前記開口部を通して第２の伝導形のドー
パントを前記半導体層の前記第１の領域中へ打ち込んで
ＲＥＳＵＲＦ領域を形成すること、 前記マスクの開口部によって定義される前記第１の領域
の表面にＬＯＣＯＳフィールド酸化物領域を成長させ、
前記ＲＥＳＵＲＦ領域が前記ＬＯＣＯＳフィールド酸化
物領域と自己整合するようにすること、 前記ＬＯＣＯＳフィールド酸化物領域の一部分を覆って
広がる導電性ゲートを、前記半導体層の表面を覆い、そ
れから絶縁されるように形成すること、 前記ＲＥＳＵＲＦ領域に隣接する前記半導体層中に前記
第１の伝導形のウエルを形成すること、 前記ウエル中に前記第２の伝導形のソース領域を形成し
て、前記ソース領域の第１の端部と前記ＲＥＳＵＲＦ領
域の第１の端部との間の前記ウエル中に定義されるチャ
ンネル領域を覆って前記導電性ゲートが広がるようにす
ること、および前記ＲＥＳＵＲＦ領域の第２の端部に隣
接する前記半導体層中に前記第２の伝導形のドレイン領
域を形成すること、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1771496P | 1996-05-15 | 1996-05-15 | |
| US017714 | 1996-05-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050997A true JPH1050997A (ja) | 1998-02-20 |
Family
ID=21784147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9126006A Pending JPH1050997A (ja) | 1996-05-15 | 1997-05-15 | Ｌｄｍｏｓデバイスおよび製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6483149B1 (ja) |
| EP (1) | EP0837509A1 (ja) |
| JP (1) | JPH1050997A (ja) |
| KR (1) | KR100468342B1 (ja) |
| TW (1) | TW345693B (ja) |
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| DE10131705B4 (de) * | 2001-06-29 | 2010-03-18 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10131707B4 (de) | 2001-06-29 | 2009-12-03 | Atmel Automotive Gmbh | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
| DE10131706B4 (de) * | 2001-06-29 | 2005-10-06 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors |
| DE10345347A1 (de) | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil |
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| KR101578931B1 (ko) * | 2008-12-05 | 2015-12-21 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
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- 1997-05-13 KR KR1019970018481A patent/KR100468342B1/ko not_active IP Right Cessation
- 1997-05-14 US US08/856,498 patent/US6483149B1/en not_active Expired - Lifetime
- 1997-05-15 EP EP97303301A patent/EP0837509A1/en not_active Withdrawn
- 1997-05-15 JP JP9126006A patent/JPH1050997A/ja active Pending
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| JP2019503085A (ja) * | 2016-01-21 | 2019-01-31 | 日本テキサス・インスツルメンツ株式会社 | 側壁誘電体を備えるフィールド緩和酸化物に自己整合されるドリフト領域注入 |
| JP2022031913A (ja) * | 2016-01-21 | 2022-02-22 | テキサス インスツルメンツ インコーポレイテッド | 側壁誘電体を備えるフィールド緩和酸化物に自己整合されるドリフト領域注入 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW345693B (en) | 1998-11-21 |
| KR970077507A (ko) | 1997-12-12 |
| KR100468342B1 (ko) | 2005-06-02 |
| US6483149B1 (en) | 2002-11-19 |
| EP0837509A1 (en) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060928 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061020 |