JPH1050948A - Semiconductor device and its manufacturing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a highly integrated isolation method in a CMOS structure. SOLUTION: A plurality of MOS transistors 103 and 104 formed in a P well 101 and an N well 102 are isolated by field shield isolation, and the P well 101 and the N well 102 are electrically isolated by a field oxide film 114. Accordingly, the P well 101 and the N well 102 are isolated with a width narrower than that of the field shield isolation, and further, gate electrodes 110 and 111 can be directly connected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＤＲＡＭやＥＥＰＲＯＭ等の半
導体装置の素子分離を行うために用いて好適である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and is particularly suitable for use in separating elements of a semiconductor device such as a DRAM or an EEPROM.

【０００２】[0002]

【従来の技術】半導体装置においては、素子の微細化に
伴って、素子分離方法が製造技術上の重要課題の一つに
なっている。従来の素子分離法としては、一般に選択酸
化法（ＬＯＣＯＳ法）として知られている方法が広く用
いられてきた。しかし、ＬＯＣＯＳ法により素子分離を
行うとバーズビークが発生してトランジスタ等の素子を
形成するための面積が制限されるため、近年の半導体装
置の高集積化の要求に対応することが困難である。そこ
で、バーズビークが発生しない素子分離方法として、半
導体基板上に形成されたＭＯＳ構造で素子間を分離す
る、いわゆるフィールドシールド（Field Shield）素子
分離方式が提案されている。2. Description of the Related Art In a semiconductor device, an element isolation method has become one of the important issues in manufacturing technology with miniaturization of elements. As a conventional element isolation method, a method generally known as a selective oxidation method (LOCOS method) has been widely used. However, when element isolation is performed by the LOCOS method, a bird's beak occurs and an area for forming an element such as a transistor is limited, so that it is difficult to respond to a recent demand for higher integration of a semiconductor device. Therefore, as a device isolation method that does not cause bird's beak, a so-called field shield (Field Shield) device isolation method in which devices are separated by a MOS structure formed on a semiconductor substrate has been proposed.

【０００３】一般に、フィールドシールド素子分離構造
は、シリコン基板の上にシールドゲート酸化膜を介して
多結晶シリコン膜からなるシールドゲート電極が形成さ
れたＭＯＳ構造を有している。このシールドゲート電極
は、シリコン基板（またはウェル領域）がＰ型の場合、
例えば配線を介して接地（ＧＮＤ）されることにより例
えば常時０〔Ｖ〕の一定電位に保たれており、シリコン
基板（またはウェル領域）がＮ型の場合、配線を介して
常時一定の電位（例えば電源電位Ｖ_cc〔Ｖ〕）に保たれ
ている。Generally, the field shield element isolation structure has a MOS structure in which a shield gate electrode made of a polycrystalline silicon film is formed on a silicon substrate via a shield gate oxide film. When the silicon substrate (or well region) is a P-type,
For example, it is always kept at a constant potential of, for example, 0 [V] by being grounded (GND) via a wiring, and when the silicon substrate (or well region) is N-type, the potential is always kept at a constant potential ( For example, it is kept at the power supply potential _Vcc [V]).

【０００４】この結果、シールドゲート電極の直下のシ
リコン基板表面での寄生ＭＯＳトランジスタのチャネル
の形成が防止されるので、隣接するトランジスタ等の素
子間を電気的に分離することができる。また、フィール
ドシールド素子分離法によると、ＬＯＣＯＳ法のように
チャネルストッパを形成するためのイオン注入を必要と
しないため、トランジスタの狭チャネル効果を小さくで
きるとともに、基板濃度を低くできるため接合容量が小
さくなってトランジスタを高速化できるという利点があ
る。As a result, the formation of the channel of the parasitic MOS transistor on the surface of the silicon substrate immediately below the shield gate electrode is prevented, so that elements such as adjacent transistors can be electrically isolated. Further, according to the field shield element separation method, since ion implantation for forming a channel stopper is not required unlike the LOCOS method, the narrow channel effect of the transistor can be reduced, and the junction capacitance can be reduced because the substrate concentration can be reduced. Therefore, there is an advantage that the speed of the transistor can be increased.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、フィー
ルドシールド法では、ＣＭＯＳ（Complementary MetalO
xide Silicon ）構造のように、異なる電位のウェルを
形成しようとしたような場合、様々な難点が生じてしま
う。However, in the field shield method, a complementary metal oxide semiconductor (CMOS) is used.
In the case where wells having different potentials are formed as in the case of the xide silicon structure, various difficulties arise.

【０００６】例えば、ＣＭＯＳ回路では、Ｐウェル電位
は接地電位に、Ｎウェル電位は電源電圧に固定されるの
が通例である。そこで、Ｐウェル上のＮ型トランジスタ
素子領域を分離するシールドゲートを接地電位に、Ｎウ
ェル上のＰ型トランジスタ素子領域を分離するシールド
ゲートを電源電圧に固定しなくては、素子分離を行うこ
とができない。このようなことから、ＰウェルとＮウェ
ルとの境界領域の素子分離を行うシールドゲートを直接
接続することはできない。For example, in a CMOS circuit, the P-well potential is usually fixed to the ground potential, and the N-well potential is usually fixed to the power supply voltage. Therefore, it is necessary to fix the shield gate for separating the N-type transistor element region on the P-well to the ground potential and to fix the shield gate for separating the P-type transistor element region on the N-well to the power supply voltage. Can not. For this reason, it is not possible to directly connect the shield gate for performing element isolation in the boundary region between the P well and the N well.

【０００７】したがって、その中間にアクティブ領域を
形成しなくてはならない。この結果、ＣＭＯＳ回路の、
Ｎ型トランジスタのゲートとＰ型トランジスタのゲート
とをポリシリコンを材料として直接形成することができ
ず、さらにその上層の配線層を用いなければならなかっ
た。Therefore, an active region must be formed in the middle. As a result, the CMOS circuit
The gate of the N-type transistor and the gate of the P-type transistor cannot be directly formed using polysilicon as a material, and a wiring layer on the gate must be used.

【０００８】このような構造上の制約から、大きな面積
が必要となって回路の高集積化ができないばかりでな
く、多層配線構造の信頼性も追求しなければならず、半
導体装置を安価に提供することの障害となっていた。Due to such structural restrictions, a large area is required, so that not only can the circuit not be highly integrated, but also the reliability of the multilayer wiring structure must be pursued. Was an obstacle to doing so.

【０００９】そこで、本発明の目的は、半導体素子或い
は回路素子を高集積化してチップ面積を縮小できる素子
分離構造を有する半導体装置及びその製造方法を提供す
ることである。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having an element isolation structure capable of reducing the chip area by highly integrating semiconductor elements or circuit elements, and a method of manufacturing the same.

【００１０】また、本発明の別の目的は、導電型の異な
る２つの素子形成領域或いは半導体領域を従来よりも小
さい寸法の素子分離構造で分離される半導体装置及びそ
の製造方法を提供することである。It is another object of the present invention to provide a semiconductor device in which two element formation regions or semiconductor regions having different conductivity types are separated by an element isolation structure having a smaller size than the conventional one, and a method of manufacturing the same. is there.

【００１１】また、本発明のさらに別の目的は、導電型
の異なる２つの素子形成領域或いは半導体領域の境界に
おいて両半導体領域に形成された素子の間の電気的接続
を、一体化された（単一の）接続導体を用いて行うこと
ができる半導体装置及びその製造方法を提供することで
ある。Still another object of the present invention is to unify the electrical connection between the elements formed in the two semiconductor regions at the boundary between the two element formation regions or the semiconductor regions having different conductivity types. An object of the present invention is to provide a semiconductor device which can be performed by using a (single) connection conductor and a method of manufacturing the same.

【００１２】[0012]

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、互いに異なる電位に固定さ
れた第１導電型の第１のウェル領域と第２導電型の第２
のウェル領域とが半導体基板の表面部に隣接して形成さ
れ、前記第１のウェル領域及び前記第２のウェル領域の
少なくともいずれか一方に各ウェルとは逆導電型のソー
ス／ドレインを有する複数のＭＯＳトランジスタが形成
された半導体装置において、前記複数のＭＯＳトランジ
スタがフィールドシールド素子分離構造により互いに電
気的に分離されているとともに、前記第１のウェル領域
と前記第２のウェル領域とが第１のフィールド酸化膜に
より電気的に分離されている。In order to achieve the above object, a semiconductor device of the present invention comprises a first well region of a first conductivity type and a second well region of a second conductivity type, which are fixed at different potentials from each other.
Are formed adjacent to the surface of the semiconductor substrate, and at least one of the first well region and the second well region has a source / drain of a conductivity type opposite to that of each well. In the semiconductor device in which the MOS transistors are formed, the plurality of MOS transistors are electrically isolated from each other by a field shield element isolation structure, and the first well region and the second well region are separated from each other by the first well region. Are electrically isolated by the field oxide film.

【００１３】本発明の一態様においては、前記第１のウ
ェル領域に形成されたＭＯＳトランジスタのゲート電極
と前記第２のウェル領域に形成されたＭＯＳトランジス
タのゲート電極とが、前記第１のフィールド酸化膜上に
おいて直接接続されている。In one embodiment of the present invention, the gate electrode of the MOS transistor formed in the first well region and the gate electrode of the MOS transistor formed in the second well region are connected to the first field. It is directly connected on the oxide film.

【００１４】本発明の一態様においては、第１導電型の
第３のウェル領域と、この第３のウェル領域に包含され
且つ電源電位とは逆電位に固定された第２導電型の第４
のウェル領域とが前記半導体基板の表面部に更に形成さ
れており、前記第３のウェル領域と前記第４のウェル領
域とが第２のフィールド酸化膜により電気的に分離され
ている。In one embodiment of the present invention, a third well region of the first conductivity type and a fourth well region of the second conductivity type included in the third well region and fixed at a potential opposite to the power supply potential are provided.
Are further formed on the surface of the semiconductor substrate, and the third well region and the fourth well region are electrically separated by a second field oxide film.

【００１５】本発明の一態様においては、前記第３のウ
ェル領域に形成されたＭＯＳトランジスタのゲート電極
と前記第４のウェル領域に形成されたＭＯＳトランジス
タのゲート電極とが、前記第２のフィールド酸化膜上に
おいて直接接続されている。In one embodiment of the present invention, the gate electrode of the MOS transistor formed in the third well region and the gate electrode of the MOS transistor formed in the fourth well region are connected to the second field. It is directly connected on the oxide film.

【００１６】本発明の半導体装置は、半導体基板の表面
部に複数のウェル領域が形成されている半導体装置にお
いて、前記ウェル領域どうし及び前記ウェル領域と前記
半導体基板との境界部分のみがそれぞれフィールド酸化
膜により電気的に分離されており、それ以外の素子分離
がフィールドシールド素子分離構造によりなされてい
る。According to a semiconductor device of the present invention, in a semiconductor device having a plurality of well regions formed on a surface portion of a semiconductor substrate, only the well regions and a boundary portion between the well region and the semiconductor substrate are each subjected to field oxidation. The layers are electrically separated by a film, and the other elements are separated by a field shield element separation structure.

【００１７】本発明の半導体装置は、別の観点では、第
１導電型チャネルのＭＯＳトランジスタが形成された第
１の領域と、第１及び第２導電型チャネルのＭＯＳトラ
ンジスタが共に形成された第２の領域とを有する半導体
装置において、前記第１の領域がフィールドシールド素
子分離構造により素子分離されており、前記第２の領域
がフィールド絶縁膜で素子分離されている。According to another aspect of the semiconductor device of the present invention, the first region in which the MOS transistor of the first conductivity type is formed and the first region in which the MOS transistor of the first and second conductivity types are formed. In a semiconductor device having two regions, the first region is element-isolated by a field shield element isolation structure, and the second region is element-isolated by a field insulating film.

【００１８】本発明の一態様においては、前記第１の領
域がＤＲＡＭメモリセル領域であり、前記第２の領域が
前記ＤＲＡＭメモリセル領域の周辺回路領域である。In one embodiment of the present invention, the first area is a DRAM memory cell area, and the second area is a peripheral circuit area of the DRAM memory cell area.

【００１９】本発明の一態様においては、前記第２の領
域にＣＭＯＳ回路が形成されている。In one embodiment of the present invention, a CMOS circuit is formed in the second region.

【００２０】本発明の半導体装置は、主表面をもつ半導
体基板と、前記半導体基板の主表面内に形成され、前記
半導体基板内に内部表面をもつフィールド酸化膜と、前
記半導体基板内に画定された第１の導電型の第１の半導
体領域と、前記半導体基板内に画定された第２の導電型
の第２の半導体領域とを備え、前記第１及び第２の半導
体領域の間には接合が形成され、その接合は前記フィー
ルド酸化膜の内部表面に終端していて、それにより前記
第１及び第２の半導体領域が相互に分離されている。A semiconductor device according to the present invention includes a semiconductor substrate having a main surface, a field oxide film formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate, and a field oxide film defined in the semiconductor substrate. A first semiconductor region of a first conductivity type, and a second semiconductor region of a second conductivity type defined in the semiconductor substrate, wherein a first semiconductor region of the second conductivity type is provided between the first and second semiconductor regions. A junction is formed, the junction terminating at an internal surface of the field oxide, thereby separating the first and second semiconductor regions from each other.

【００２１】本発明の一態様においては、前記第１の半
導体領域内の第１の回路素子と前記第２の半導体領域内
の第２の回路素子とを電気的に接続するため前記半導体
基板の主表面の上方に形成された接続導体を有し、この
接続導体が前記第１及び第２の半導体領域間の接合を横
断するようにして前記フィールド酸化膜の上を延びて存
在している。In one embodiment of the present invention, the semiconductor substrate is electrically connected to a first circuit element in the first semiconductor region and a second circuit element in the second semiconductor region. A connection conductor is formed above the main surface, and the connection conductor extends over the field oxide film so as to cross a junction between the first and second semiconductor regions.

【００２２】本発明の一態様においては、前記フィール
ド酸化膜の厚みが１５０ｎｍ〜５００ｎｍとされる。In one embodiment of the present invention, the thickness of the field oxide film is 150 nm to 500 nm.

【００２３】本発明の一態様においては、前記第１及び
第２の半導体領域の一方が前記半導体基板の一部とさ
れ、前記第１及び第２の半導体領域の他方が半導体基板
内に形成されたウェルとされる。In one embodiment of the present invention, one of the first and second semiconductor regions is a part of the semiconductor substrate, and the other of the first and second semiconductor regions is formed in the semiconductor substrate. Well.

【００２４】本発明の一態様においては、前記第１及び
第２の半導体領域が前記半導体基板の異なる部分に形成
されたウェルとされる。In one aspect of the present invention, the first and second semiconductor regions are wells formed in different portions of the semiconductor substrate.

【００２５】本発明の一態様においては、前記第１の半
導体領域が前記半導体基板内に形成された比較的大きい
ウェルとされ、前記第１の半導体領域が比較的大きいウ
ェル内に形成された比較的小さいウェルとされる。In one embodiment of the present invention, the first semiconductor region is a relatively large well formed in the semiconductor substrate, and the first semiconductor region is formed in a relatively large well. It is considered to be a small well.

【００２６】本発明の一態様においては、前記第１の半
導体領域内には複数個の第１の回路素子が形成され、こ
れら複数個の第１の回路素子を相互に分離するため前記
第１の半導体領域内の前記半導体基板の主表面上に第１
のフィールドシールド素子分離構造体が形成されるとと
もに、前記第２の半導体領域内には複数個の第２の回路
素子が形成され、これら複数個の第２の回路素子を相互
に分離するため前記第２の半導体領域内の前記半導体基
板の主表面上に第２のフィールドシールド素子分離構造
体が形成されている。In one embodiment of the present invention, a plurality of first circuit elements are formed in the first semiconductor region, and the first circuit elements are separated from each other in order to separate the plurality of first circuit elements from each other. A first surface on the main surface of the semiconductor substrate in the semiconductor region of
Is formed, a plurality of second circuit elements are formed in the second semiconductor region, and the plurality of second circuit elements are separated from each other. A second field shield element isolation structure is formed on a main surface of the semiconductor substrate in a second semiconductor region.

【００２７】本発明の一態様においては、前記第１及び
第２の半導体領域が前記半導体基板の異なる部分に形成
されたＰ導電型及びＮ導電型のウェルであり、前記第１
の回路素子がＮＭＯＳトランジスタを含み、前記第２の
回路素子がＰＭＯＳトランジスタを含み、前記ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタのゲートが、前
記Ｐ導電型ウェル及びＮ導電型ウェル間の接合を横断す
るようにして前記フィールド酸化膜の上を延びて存在
し、接続導体により相互に電気的に接続されている。In one embodiment of the present invention, the first and second semiconductor regions are P-conductivity-type and N-conductivity-type wells formed in different portions of the semiconductor substrate.
Circuit element includes an NMOS transistor, the second circuit element includes a PMOS transistor, and the NMOS
The gates of the transistor and the PMOS transistor extend over the field oxide film so as to cross the junction between the P-type well and the N-type well, and are electrically connected to each other by a connection conductor. I have.

【００２８】本発明の一態様においては、前記第１及び
第２の半導体領域が前記半導体基板の異なる部分に形成
されたＰ導電型及びＮ導電型のウェルであり、前記第１
の回路素子がメモリセルのアレイ及びＮＭＯＳトランジ
スタを含み、前記第２の回路素子がＰＭＯＳトランジス
タを含み、前記ＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタのゲートが、前記Ｐ導電型ウェル及びＮ導電型
ウェル間の接合を横断するようにして前記フィールド酸
化膜の上を延びて存在し、接続導体により相互に電気的
に接続されてメモリセルアレイのための周辺回路を構成
している。In one embodiment of the present invention, the first and second semiconductor regions are P-conductivity type and N-conductivity type wells formed in different portions of the semiconductor substrate.
Circuit element includes an array of memory cells and an NMOS transistor, the second circuit element includes a PMOS transistor, and the gates of the NMOS transistor and the PMOS transistor form a junction between the P-conductivity well and the N-conductivity well. It extends over the field oxide film so as to cross and is electrically connected to each other by connection conductors to form a peripheral circuit for the memory cell array.

【００２９】本発明の半導体装置は、主表面をもつ半導
体基板と、前記半導体基板の主表面内に形成され、前記
半導体基板内に内部表面をもつ第１、第２及び第３のフ
ィールド酸化膜と、前記半導体基板内に画定され、それ
ぞれ第１及び第２の導電型をもつ第１及び第２の半導体
領域と、前記第２の半導体領域から間隔をおいて配置さ
れるように前記半導体基板内に画定され、第２の導電型
をもつ第３の半導体領域と、前記第３の半導体領域内に
画定され第１の導電型を第４の半導体領域とを有し、前
記第１及び第２の半導体領域は、相互間に第１の接合を
形成し、この第１の接合が前記第１のフィールド酸化膜
の内部表面に終端して前記第１及び第２の半導体領域が
相互に分離され、前記第２及び第３の半導体領域は、前
記半導体基板に対し第２及び第３の接合を形成し、これ
ら第２及び第３の接合が前記第２のフィールド酸化膜の
内部表面に終端して前記第２及び第３の半導体領域が相
互に分離され、前記第４の半導体領域は、前記第３の半
導体領域と第４の接合を形成し、この第４の接合が前記
第３のフィールド酸化膜の内部表面に終端して前記第４
の領域が前記第３の半導体領域から分離されている。A semiconductor device according to the present invention comprises: a semiconductor substrate having a main surface; and first, second and third field oxide films formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate. And first and second semiconductor regions defined in the semiconductor substrate and having first and second conductivity types, respectively, and the semiconductor substrate so as to be spaced from the second semiconductor region. A third semiconductor region defined within and having a second conductivity type; and a fourth semiconductor region defined within the third semiconductor region and having a first conductivity type. The second semiconductor region forms a first junction between the first and second semiconductor regions, and the first junction terminates at an inner surface of the first field oxide film to separate the first and second semiconductor regions from each other. And the second and third semiconductor regions are opposed to the semiconductor substrate. Forming second and third junctions, wherein the second and third junctions terminate at the inner surface of the second field oxide, separating the second and third semiconductor regions from each other, The fourth semiconductor region forms a fourth junction with the third semiconductor region, and the fourth junction terminates at an inner surface of the third field oxide film and forms the fourth junction.
Is separated from the third semiconductor region.

【００３０】本発明の一態様においては、半導体装置
が、前記第１の半導体領域内の第１の回路素子と前記第
２の半導体領域内の第２の回路素子とを電気的に接続す
るため前記半導体基板の主表面の上方に形成された第１
の接続導体と、前記第３の半導体領域内の第３の回路素
子と前記第４の半導体領域内の第４の回路素子とを電気
的に接続するため前記半導体基板の主表面の上方に形成
された第２の接続導体とを有し、前記第１の接続導体
は、前記第１及び第２の半導体領域間の接合を横断する
ようにして前記第１のフィールド酸化膜の上を延びて存
在し、前記第２の接続導体は、前記第３及び第４の半導
体領域間の接合を横断するようにして前記第３のフィー
ルド酸化膜の上を延びて存在している。In one embodiment of the present invention, a semiconductor device electrically connects a first circuit element in the first semiconductor region to a second circuit element in the second semiconductor region. A first substrate formed above a main surface of the semiconductor substrate;
Formed above the main surface of the semiconductor substrate to electrically connect the connection conductor of the third substrate with the third circuit element in the third semiconductor region and the fourth circuit element in the fourth semiconductor region. A second connection conductor, wherein the first connection conductor extends over the first field oxide film so as to cross a junction between the first and second semiconductor regions. And the second connection conductor extends over the third field oxide so as to cross a junction between the third and fourth semiconductor regions.

【００３１】本発明の一態様においては、前記第１の半
導体領域内には不揮発性メモリセルのアレイ及び第１の
ＮＭＯＳトランジスタが形成され、前記第２の半導体領
域内には第１のＰＭＯＳトランジスタが形成され、前記
第３の半導体領域内には第２のＰＭＯＳトランジスタが
形成され、前記第４の半導体領域内には第２のＮＭＯＳ
トランジスタが形成され、前記第１のＮＭＯＳトランジ
スタ及び前記第１のＰＭＯＳトランジスタのゲートは、
前記第１及び第２の半導体領域間の接合を横断するよう
にして前記第１のフィールド酸化膜の上を延びて存在し
ている第１の接続導体により相互に電気的に分離され、
前記第２のＮＭＯＳトランジスタ及び前記第２のＰＭＯ
Ｓトランジスタのゲートは、前記第３及び第４の半導体
領域間の接合を横断するようにして前記第３のフィール
ド酸化膜の上を延びて存在している第２の接続導体によ
り相互に電気的に分離されている。In one embodiment of the present invention, an array of nonvolatile memory cells and a first NMOS transistor are formed in the first semiconductor region, and a first PMOS transistor is formed in the second semiconductor region. Is formed, a second PMOS transistor is formed in the third semiconductor region, and a second NMOS transistor is formed in the fourth semiconductor region.
A transistor is formed, and the gates of the first NMOS transistor and the first PMOS transistor are:
A first connection conductor extending over the first field oxide film across the junction between the first and second semiconductor regions and electrically isolated from each other by a first connection conductor;
The second NMOS transistor and the second PMO
The gates of the S transistors are electrically connected to each other by a second connection conductor extending over the third field oxide film across the junction between the third and fourth semiconductor regions. Are separated.

【００３２】本発明の半導体装置は、主表面をもつ半導
体基板と、前記半導体基板の主表面内に形成され、それ
ぞれ前記半導体基板内に内部表面をもつ第１のフィール
ド酸化膜及び複数個の第２のフィールド酸化膜と、前記
半導体基板内に画定されメモリセルアレイ部を形成し第
１の導電型をもつ第１の半導体領域と、前記半導体基板
内に画定され周辺回路部を形成する複数個の第２の半導
体領域とを有し、前記第１の半導体領域上において相互
間に設けられたフィールドシールド素子分離構造体によ
り相互に分離されてメモリセルアレイ部内にメモリセル
が形成され、前記複数個の第２の半導体領域のうちの１
つは、第２の導電型をもち前記第１の半導体領域に対し
て第１の接合を形成するように配置され、この第１の接
合が前記第１のフィールド酸化膜の内部表面に終端して
いて、それにより前記第１の半導体領域及び前記１つの
第２の半導体領域が相互に分離され、前記複数個の第２
の半導体領域は、前記第１及び第２の導電型の１つをも
ち、隣接する前記第２の半導体領域に対して第２の接合
を形成し、これら第２の接合が前記第２のフィールド酸
化膜の内部表面に終端していて、それにより前記第２の
半導体領域が相互に分離される。A semiconductor device according to the present invention comprises: a semiconductor substrate having a main surface; a first field oxide film formed in the main surface of the semiconductor substrate, each having an internal surface in the semiconductor substrate; 2, a field oxide film, a first semiconductor region defined in the semiconductor substrate to form a memory cell array portion and having a first conductivity type, and a plurality of field oxide films defined in the semiconductor substrate to form a peripheral circuit portion. And a second semiconductor region, wherein memory cells are formed in a memory cell array portion by being separated from each other by a field shield element isolation structure provided therebetween on the first semiconductor region; One of the second semiconductor regions
One is arranged to have a second conductivity type and form a first junction with the first semiconductor region, the first junction terminating at an inner surface of the first field oxide film. Whereby the first semiconductor region and the one second semiconductor region are separated from each other, and the plurality of second semiconductor regions are separated from each other.
Semiconductor region has one of the first and second conductivity types and forms a second junction with the adjacent second semiconductor region, and the second junction forms the second field. Terminating at the inner surface of the oxide film, thereby separating the second semiconductor regions from each other.

【００３３】本発明の一態様においては、前記第１の半
導体領域内の前記メモリセルアレイ部がＤＲＡＭのメモ
リセルを含む。In one embodiment of the present invention, the memory cell array section in the first semiconductor region includes a DRAM memory cell.

【００３４】本発明の一態様においては、前記第１の半
導体領域内の前記メモリセルアレイ部が不揮発性メモリ
のメモリセルを含む。In one embodiment of the present invention, the memory cell array in the first semiconductor region includes a memory cell of a nonvolatile memory.

【００３５】本発明の半導体装置は、主表面をもつ半導
体基板と、前記半導体基板の主表面内に形成され、前記
半導体基板内に内部表面をもつ第１のフィールド酸化膜
と、前記半導体基板内に画定されメモリセルアレイ部を
形成し第１の導電型をもつ第１の半導体領域と、前記半
導体基板内に画定され周辺回路部を形成する第２の半導
体領域と、前記半導体基板の前記第２の半導体領域内に
形成された複数個の第２のフィールド酸化膜とを有し、
前記第１の半導体領域上において相互間に設けられたフ
ィールドシールド素子分離構造体により相互に分離され
てメモリセルアレイ部にメモリセルが形成され、前記第
２の半導体領域は、前記第１の半導体領域に対して接合
を形成するように配置され、この接合が前記第１のフィ
ールド酸化膜の内部表面に終端していて、それにより前
記第１の半導体領域及び前記第２の半導体領域が相互に
分離されている。A semiconductor device according to the present invention comprises: a semiconductor substrate having a main surface; a first field oxide film formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate; A first semiconductor region defining a memory cell array portion and having a first conductivity type, a second semiconductor region defined in the semiconductor substrate to form a peripheral circuit portion, and a second semiconductor region defined in the semiconductor substrate. A plurality of second field oxide films formed in the semiconductor region of
A memory cell is formed in a memory cell array portion by being separated from each other by a field shield element isolation structure provided between the first semiconductor region and the second semiconductor region. And the junction terminates at the inner surface of the first field oxide, thereby separating the first semiconductor region and the second semiconductor region from each other. Have been.

【００３６】本発明の一態様においては、前記第１の半
導体領域内の前記メモリセルアレイ部がＤＲＡＭのメモ
リセルを含む。In one embodiment of the present invention, the memory cell array section in the first semiconductor region includes a DRAM memory cell.

【００３７】本発明の半導体装置の製造方法は、主表面
をもつ半導体基板を用意することと、第１の導電型の第
１の半導体領域と複数個の第２の半導体領域とを前記半
導体基板内に画定し、前記第２の半導体領域の１つを第
２の導電型とするとともに前記第１の半導体領域に対し
て前記半導体基板の主表面に終端する第１の接合を形成
するように配置し、前記第２の半導体領域を前記第１及
び第２の導電型のうちの１つとするとともに隣接する前
記第２の半導体領域に対して前記半導体基板の主表面に
終端する第２の接合を形成するように配置することと、
前記半導体基板の主表面において前記第１の接合を被覆
するように第１のフィールド酸化膜を、また前記半導体
基板の主表面において前記第２の接合を被覆するように
複数個の第２のフィールド酸化膜を形成することと、前
記半導体基板の前記第１の半導体領域の上に少なくとも
１つのフィールドシールド素子分離構造体を形成するこ
とと、前記第１の半導体領域に第１の回路素子を、また
前記第２の半導体領域に第２の回路素子を形成すること
とを有する。According to a method of manufacturing a semiconductor device of the present invention, a semiconductor substrate having a main surface is prepared, and a first semiconductor region of a first conductivity type and a plurality of second semiconductor regions are separated from each other. And one of the second semiconductor regions is of a second conductivity type and forms a first junction with the first semiconductor region that terminates at a main surface of the semiconductor substrate. A second junction disposed to make the second semiconductor region one of the first and second conductivity types, and to be terminated to a main surface of the semiconductor substrate with respect to the adjacent second semiconductor region. And so as to form
A first field oxide film covers the first junction on the main surface of the semiconductor substrate, and a plurality of second field oxides covers the second junction on the main surface of the semiconductor substrate. Forming an oxide film, forming at least one field shield element isolation structure on the first semiconductor region of the semiconductor substrate, and forming a first circuit element on the first semiconductor region; Forming a second circuit element in the second semiconductor region.

【００３８】本発明の半導体装置の製造方法は、主表面
をもつ半導体基板を用意することと、第１の導電型の第
１の半導体領域と第２の導電型の第２の半導体領域とを
これら第１及び第２の半導体領域の間に前記半導体基板
の主表面に終端する接合を形成するように前記半導体基
板内に画定することと、前記半導体基板の主表面におい
て前記接合を被覆するように第１のフィールド酸化膜
を、また前記半導体基板の前記第２の半導体領域内に複
数個の第２のフィールド酸化膜を形成することと、前記
半導体基板の前記第１の半導体領域に第１の回路素子
を、また前記第２の半導体領域に第２の回路素子を形成
することとを有する。According to a method of manufacturing a semiconductor device of the present invention, a semiconductor substrate having a main surface is prepared, and a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type are formed. Defining in the semiconductor substrate a junction that terminates at the main surface of the semiconductor substrate between the first and second semiconductor regions; and covering the junction at the main surface of the semiconductor substrate. Forming a first field oxide film in the semiconductor substrate, a plurality of second field oxide films in the second semiconductor region of the semiconductor substrate, and forming a first field oxide film in the first semiconductor region of the semiconductor substrate. Forming a second circuit element in the second semiconductor region.

【００３９】本発明の半導体装置の製造方法は、フィー
ルド酸化膜を用いた素子分離構造と、シールドゲート電
極を用いた素子分離構造とを有する半導体装置の製造方
法において、半導体基板の主表面上に第１の絶縁膜と多
結晶シリコン膜と酸化防止膜とを順次に形成する工程
と、前記フィールド酸化膜が形成されるべき前記半導体
基板の部分上方の前記酸化防止膜を除去する工程と、残
存する前記酸化防止膜をマスクにして前記半導体基板を
選択的に酸化することによって、フィールド酸化膜を形
成する工程と、前記多結晶シリコン膜をシールドゲート
電極のパターンに加工する工程と、前記シールドゲート
電極のパターンの前記多結晶シリコン膜の側面に第２の
絶縁膜を形成する工程とを有している。The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having an element isolation structure using a field oxide film and an element isolation structure using a shield gate electrode. Sequentially forming a first insulating film, a polycrystalline silicon film, and an antioxidant film; removing the antioxidant film above a portion of the semiconductor substrate where the field oxide film is to be formed; Forming a field oxide film by selectively oxidizing the semiconductor substrate using the oxidation prevention film as a mask; processing the polycrystalline silicon film into a pattern of a shield gate electrode; Forming a second insulating film on a side surface of the polycrystalline silicon film of the electrode pattern.

【００４０】本発明の一態様においては、前記フィール
ド酸化膜を形成した後に、前記酸化防止膜を除去する工
程と、前記多結晶シリコン膜上に第３の絶縁膜を形成す
る工程とをさらに有し、前記第２の絶縁膜を前記第３の
絶縁膜の側面にも形成する。In one embodiment of the present invention, the method further comprises a step of removing the antioxidant film after forming the field oxide film and a step of forming a third insulating film on the polycrystalline silicon film. Then, the second insulating film is also formed on the side surface of the third insulating film.

【００４１】本発明の一態様においては、前記酸化防止
膜を前記第２の絶縁膜として用いる。In one embodiment of the present invention, the antioxidant film is used as the second insulating film.

【００４２】本発明の半導体装置の製造方法は、別の観
点では、フィールド酸化膜を用いた素子分離構造と、シ
ールドゲート電極を用いた素子分離構造とを有する半導
体装置の製造方法において、半導体基板の主表面に前記
フィールド酸化膜を選択的な熱酸化により形成する工程
と、前記フィールド酸化膜が形成されていない前記半導
体基板の主表面に第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜上に第１のゲート電極及び
シールドゲート電極となる第１の導電膜をパターン形成
する工程と、前記第１の導電膜が形成されていない領域
において前記第１のゲート絶縁膜を除去し、前記半導体
基板を露出させる工程と、露出した前記半導体基板上に
第２のゲート絶縁膜を形成する工程と、前記第２のゲー
ト絶縁膜上に第２のゲート電極となる第２の導電膜をパ
ターン形成する工程とを有している。In another aspect, the method of manufacturing a semiconductor device according to the present invention relates to a method of manufacturing a semiconductor device having an element isolation structure using a field oxide film and an element isolation structure using a shield gate electrode. Forming the field oxide film on the main surface of the semiconductor substrate by selective thermal oxidation; forming a first gate insulating film on the main surface of the semiconductor substrate on which the field oxide film is not formed; Patterning a first conductive film to be a first gate electrode and a shield gate electrode on the first gate insulating film; and forming the first gate insulating film in a region where the first conductive film is not formed. Removing the semiconductor substrate, forming a second gate insulating film on the exposed semiconductor substrate, and forming a second gate insulating film on the second gate insulating film. A second conductive film to be the over gate electrode and a step of patterning.

【００４３】本発明の一態様においては、前記第２のゲ
ート絶縁膜が前記第１のゲート絶縁膜よりも薄い膜であ
る。In one embodiment of the present invention, the second gate insulating film is thinner than the first gate insulating film.

【００４４】本発明においては、ウェル領域どうしをフ
ィールド酸化膜で素子分離し、他の領域をフィールドシ
ールド法で素子分離したので、素子分離をそれぞれの領
域に適した短い幅で行うことができ、半導体装置をより
高集積化することができる。In the present invention, the well regions are separated from each other by the field oxide film, and the other regions are separated from each other by the field shield method. Therefore, the device can be separated with a short width suitable for each region. The semiconductor device can be more highly integrated.

【００４５】また、本発明においては、ウェル領域どう
しを素子分離するフィールド酸化膜上において例えばＣ
ＭＯＳ回路を構成するゲート電極どうしを直接接続した
ので、製造工程数が減少するとともに配線接続の信頼性
が向上する。Further, in the present invention, for example, C is formed on the field oxide film for separating the well regions from each other.
Since the gate electrodes constituting the MOS circuit are directly connected to each other, the number of manufacturing steps is reduced, and the reliability of wiring connection is improved.

【００４６】また、本発明においては、第１導電型チャ
ネルのＭＯＳトランジスタが形成された第１の領域では
フィールドシールド素子分離構造で素子分離を行うの
で、ＬＯＣＯＳ法で素子分離を行う場合に比べてトラン
ジスタ１つ当たり例えば０．５μｍ程度チップ面積を縮
小することができる。また、第１の領域は第１導電型チ
ャネルのＭＯＳトランジスタで構成されておりｐｎ接合
部分がほとんどないので、片側１０μｍ程度のガードリ
ングを形成する必要がない。また、第１および第２導電
型チャネルのＭＯＳトランジスタが共存する第２の領域
はフィールド絶縁膜で素子分離されているので、フィー
ルドシールド素子分離構造で素子分離を行った場合のよ
うに片側例えば１０μｍ程度のガードリングを形成する
必要がない。従って、チップ全体では、大幅にチップ面
積の縮小を図ることができるようになる。Also, in the present invention, the element isolation is performed by the field shield element isolation structure in the first region where the MOS transistor of the first conductivity type channel is formed, so that the element isolation is performed by the LOCOS method. For example, the chip area can be reduced by about 0.5 μm per transistor. Further, since the first region is constituted by the MOS transistor of the first conductivity type channel and has almost no pn junction, it is not necessary to form a guard ring of about 10 μm on one side. Further, since the second region where the MOS transistors of the first and second conductivity type coexist is element-isolated by the field insulating film, one side is, for example, 10 μm as in the case where the element isolation is performed by the field shield element isolation structure. There is no need to form a guard ring of a certain degree. Therefore, the chip area can be significantly reduced in the entire chip.

【００４７】本発明においては、例えばＤＲＡＭメモリ
セル領域のように比較的広い領域に同一導電型のＭＯＳ
トランジスタだけが存在する領域をフィールドシールド
素子分離構造で素子分離し、ＤＲＡＭの周辺回路領域の
ようにＣＭＯＳ回路が形成された領域をフィールド絶縁
膜で素子分離するのが効果的である。In the present invention, the same conductivity type MOS is applied to a relatively large area such as a DRAM memory cell area.
It is effective to use a field shield element isolation structure to isolate a region where only a transistor exists, and to isolate a region where a CMOS circuit is formed, such as a peripheral circuit region of a DRAM, with a field insulating film.

【００４８】本発明においては、選択酸化によるフィー
ルド酸化膜を用いた素子分離構造を有する領域と、シー
ルドゲート電極を用いた素子分離構造を有する領域とを
形成しているので、夫々の素子分離構造が適している領
域にこれらの素子分離構造を適用することができる。In the present invention, a region having an element isolation structure using a field oxide film by selective oxidation and a region having an element isolation structure using a shield gate electrode are formed. These element isolation structures can be applied to a region where is suitable.

【００４９】しかも、第１の領域に選択酸化でフィール
ド酸化膜を形成する際に、第１の絶縁膜と酸化防止膜と
の間にバッファ層として多結晶シリコン膜を介在させて
いるので、シリコン基板の表面に沿う方向へのフィール
ド酸化膜の成長が抑制されて、フィールド酸化膜にバー
ズビークが発生するのを抑制できる。Further, when a field oxide film is formed in the first region by selective oxidation, a polycrystalline silicon film is interposed as a buffer layer between the first insulating film and the oxidation preventing film. The growth of the field oxide film in the direction along the surface of the substrate is suppressed, and the occurrence of bird's beak in the field oxide film can be suppressed.

【００５０】さらに、フィールド酸化膜を形成する際に
バッファ層として用いた多結晶シリコン膜を加工してシ
ールドゲート電極を形成しているので、シールドゲート
電極を形成するために新たな多結晶シリコン膜を形成す
る必要がなく、製造工程数を少なくすることができる。Further, since the shield gate electrode is formed by processing the polycrystalline silicon film used as the buffer layer when forming the field oxide film, a new polycrystalline silicon film is formed in order to form the shield gate electrode. Need not be formed, and the number of manufacturing steps can be reduced.

【００５１】本発明においては、フィールド酸化膜で素
子分離される領域に形成される第１のゲート電極とシー
ルドゲート電極とを同じ導電膜で形成するので、導電膜
の形成工程を減少させるこができるとともに、第１のゲ
ート電極とシールドゲート電極とを同じゲート絶縁膜上
に形成するので、ゲート絶縁膜の形成工程も減少させる
ことができる。In the present invention, since the first gate electrode and the shield gate electrode formed in the region separated by the field oxide film are formed of the same conductive film, the number of steps for forming the conductive film can be reduced. In addition, since the first gate electrode and the shield gate electrode are formed on the same gate insulating film, the number of steps for forming the gate insulating film can be reduced.

【００５２】[0052]

【発明の実施の形態】以下、本発明を好ましい実施形態
につき図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.

【００５３】最初に、本発明の第１の実施形態による、
ＣＭＯＳ回路を含む半導体装置を、その模式的な断面図
である図１に基づいて説明する。図１において、主表面
をもつシリコン基板１００内には、共通電位または接地
電位Ｖ_eeに固定されたＰウェル（ＰＷ）１０１と、電源
電位Ｖ_ccに固定されたＮウェル（ＮＷ）１０２とが形成
されている。Ｐウェル１０１にはＮ型ＭＯＳトランジス
タ１０３が形成されており、Ｎウェル１０２にはＰ型Ｍ
ＯＳトランジスタ１０４が形成されている。First, according to the first embodiment of the present invention,
A semiconductor device including a CMOS circuit will be described with reference to FIG. 1 which is a schematic cross-sectional view thereof. In FIG. 1, in a silicon substrate 100 having a main surface, a P well (PW) 101 fixed to a common potential or a ground potential V _ee and an N well (NW) 102 fixed to a power supply potential V _cc are provided. Is formed. An N-type MOS transistor 103 is formed in the P well 101, and a P-type M transistor is formed in the N well 102.
An OS transistor 104 is formed.

【００５４】Ｎ型ＭＯＳトランジスタ１０３は、Ｐウェ
ル１０１上にゲート酸化膜１３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極１１０と、ゲート電極１１０の両
側のＰウェル１０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層１２０（図１には、そ
の一方だけが示されている）とを有している。なお、図
１に各一対のＮ型不純物拡散層１２０の一方を示してい
るのは、図１はゲート電極１１０に沿った断面図である
ので、他の１つのＮ型不純物拡散層１２０は図１に現れ
ないからである。後述するＰ型不純物拡散層１２２につ
いても同様である。The N-type MOS transistor 103 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the P well 101 via a gate oxide film 132.
A gate electrode 110 of about nm and a pair of N-type impurity diffusion layers 120 serving as a source and a drain formed in the surface of the P well 101 on both sides of the gate electrode 110 (only one of them is shown in FIG. 1). ). Note that FIG. 1 shows one of the pair of N-type impurity diffusion layers 120 because FIG. 1 is a cross-sectional view along the gate electrode 110. Because it does not appear in 1. The same applies to a P-type impurity diffusion layer 122 described later.

【００５５】また、Ｎ型ＭＯＳトランジスタ１０３は、
ゲート電極１１０と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極１０５を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜１３３に被覆されたシールドゲ
ート電極１０５は、その電位が共通電位、例えば接地電
位Ｖ_eeに固定されている。これにより、シールドゲート
電極１０５の直下のＰウェル１０１での寄生チャネルの
形成が防止されるので、隣接するＮ型ＭＯＳトランジス
タ１０３間を互いに電気的に分離することができる。The N-type MOS transistor 103 is
A film thickness 300 having a pattern orthogonal to the gate electrode 110
It is separated by a field shield element separation structure having a shield gate electrode 105 of about 500 nm. The potential of the shield gate electrode 105 whose periphery is covered with a silicon oxide film 133 composed of a sidewall oxide film and a cap oxide film is fixed to a common potential, for example, a ground potential _Vee . This prevents formation of a parasitic channel in the P well 101 immediately below the shield gate electrode 105, so that adjacent N-type MOS transistors 103 can be electrically isolated from each other.

【００５６】Ｐ型ＭＯＳトランジスタ１０４は、Ｎウェ
ル１０２上にゲート酸化膜１３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極１１１と、ゲート電極１１１の両
側のＮウェル１０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層１２２（図１には、そ
の一方だけが表されている）とを有している。The P-type MOS transistor 104 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the N well 102 via a gate oxide film 132.
A gate electrode 111 of about nm and a pair of P-type impurity diffusion layers 122 serving as a source and a drain formed on the surface of the N well 102 on both sides of the gate electrode 111 (only one of them is shown in FIG. 1). ).

【００５７】また、Ｐ型ＭＯＳトランジスタ１０４は、
ゲート電極１１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極１０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜１３３に被覆されたシールドゲ
ート電極１０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極１０６の直下
のＮウェル１０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ１０４間を互い
に電気的に分離することができる。The P-type MOS transistor 104 is
A film thickness 300 having a pattern orthogonal to the gate electrode 111
They are separated by a field shield element separation structure having a shield gate electrode 106 of about 500 nm. The potential of the shield gate electrode 106 whose periphery is covered with the silicon oxide film 133 composed of the sidewall oxide film and the cap oxide film is fixed to the power supply potential _Vcc . This prevents formation of a parasitic channel in the N well 102 immediately below the shield gate electrode 106, so that adjacent P-type MOS transistors 104 can be electrically isolated from each other.

【００５８】このように、本実施形態の半導体装置は、
Ｐウェル１０１に形成された複数のＮ型ＭＯＳトランジ
スタ１０３及びＮウェル１０２に形成された複数のＰ型
ＭＯＳトランジスタ１０４が、ＬＯＣＯＳ法のようにバ
ーズビークが発生しないフィールドシールド素子分離構
造により互いに電気的に分離されている。従って、各ウ
ェル１０１、１０２の活性領域をＬＯＣＯＳ法で素子分
離したときに比べて大きくとることができて、より高密
度にＭＯＳトランジスタ１０３、１０４を形成できるよ
うになる。つまり、ＣＭＯＳ構造を有する半導体装置を
高集積化できるようになる。また、ＬＯＣＯＳ法のよう
にチャネルストッパのための素子分離領域へのイオン注
入を必要としないため、ＭＯＳトランジスタ１０３、１
０４の狭チャネル効果を小さくできるとともに、各ウェ
ル１０１、１０２の濃度を低くできて接合容量が小さく
なりＭＯＳトランジスタ１０３、１０４を高速動作させ
ることができるようになる。As described above, the semiconductor device of this embodiment is
A plurality of N-type MOS transistors 103 formed in the P-well 101 and a plurality of P-type MOS transistors 104 formed in the N-well 102 are electrically connected to each other by a field shield element isolation structure that does not generate a bird's beak unlike the LOCOS method. Are separated. Therefore, the active regions of the wells 101 and 102 can be made larger than when the elements are separated by the LOCOS method, and the MOS transistors 103 and 104 can be formed with higher density. That is, a semiconductor device having a CMOS structure can be highly integrated. Further, unlike the LOCOS method, it is not necessary to implant ions into an element isolation region for a channel stopper.
In addition to reducing the narrow channel effect of the transistor 04, the concentration of each of the wells 101 and 102 can be reduced and the junction capacitance can be reduced so that the MOS transistors 103 and 104 can operate at high speed.

【００５９】また、本実施形態の半導体装置では、Ｐウ
ェル１０１とＮウェル１０２とに跨がって、即ちＰＮ接
合を横断するように膜厚１５０〜５００ｎｍ程度のフィ
ールド酸化膜１１４を形成している。そして、フィール
ド酸化膜はシリコン基板１００の内部に位置する内部表
面を有している。この膜厚は、酸化膜１１４直下に反転
層が形成されないようにするために決められる。このフ
ィールド酸化膜１１４はＬＯＣＯＳ法で形成することが
できる。ＰＮ接合はフィールド酸化膜１１４の内部表面
に終端している。膜厚の大きなフィールド酸化膜１１４
を形成することにより、Ｐウェル１０１とＮウェル１０
２とを電気的に分離している。つまり、フィールド酸化
膜１１４の膜厚が十分に大きく形成されているため、こ
のフィールド酸化膜１１４上に形成された配線（例えば
ゲート電極１１０、１１１）の電位が変わってもフィー
ルド酸化膜１１４下にチャネルが形成されて寄生トラン
ジスタが動作することがない。従って、従来のようにＰ
ウェルに比較的高濃度のＰ型不純物拡散層を形成しなく
とも、Ｐウェル１０１とＮウェル１０２との間を電気的
に分離できるようになって、素子分離のために必要な幅
を従来に比べて大幅に低下させることができる。よっ
て、ＣＭＯＳ構造を有する半導体装置をより高集積化で
きるようになる。In the semiconductor device of this embodiment, a field oxide film 114 having a thickness of about 150 to 500 nm is formed so as to extend over the P well 101 and the N well 102, that is, so as to cross the PN junction. I have. The field oxide film has an inner surface located inside the silicon substrate 100. This film thickness is determined so that an inversion layer is not formed immediately below oxide film 114. This field oxide film 114 can be formed by the LOCOS method. The PN junction terminates on the inner surface of field oxide film 114. Field oxide film 114 having a large thickness
Forming the P well 101 and the N well 10
2 are electrically separated from each other. That is, since the thickness of the field oxide film 114 is formed sufficiently large, even if the potential of the wiring (for example, the gate electrodes 110 and 111) formed on the field oxide film 114 changes, it remains below the field oxide film 114. A channel is not formed and a parasitic transistor does not operate. Therefore, P
Even if a relatively high-concentration P-type impurity diffusion layer is not formed in the well, the P-well 101 and the N-well 102 can be electrically separated from each other. It can be significantly reduced. Therefore, a semiconductor device having a CMOS structure can be more highly integrated.

【００６０】また、本実施形態の半導体装置では、隣接
してＰＮ接合を形成しているＰウェル１０１内にもＮウ
ェル１０２内にもウェルの電位を固定するための電圧が
加えられるアクティブ領域が形成されないため、Ｎ型Ｍ
ＯＳトランジスタ１０３のゲート電極１１０と、Ｐ型Ｍ
ＯＳトランジスタ１０４のゲート電極１１１とを、フィ
ールド酸化膜１１４上を延在する導体により直接接続
（つまり、２つのゲート電極１１０、１１１を一体に形
成）してＣＭＯＳ回路を構成することができる。従っ
て、２つのゲート電極１１０、１１１を引出し電極等を
介して間接的に接続するというような煩雑な工程が不要
となる。また、多層配線となる個所が減少するため配線
接続の信頼性が向上する。なお、図１においては、図示
しない電源手段により接地電位Ｖ_ee及び電源電位Ｖ_ccを
供給している。Further, in the semiconductor device of this embodiment, the active region to which a voltage for fixing the potential of the well is applied is formed in both the P well 101 and the N well 102 which are adjacently forming a PN junction. Not formed, so N-type M
A gate electrode 110 of the OS transistor 103 and a P-type M
The gate electrode 111 of the OS transistor 104 can be directly connected to the gate electrode 111 by a conductor extending over the field oxide film 114 (that is, the two gate electrodes 110 and 111 are integrally formed) to form a CMOS circuit. Therefore, a complicated process of indirectly connecting the two gate electrodes 110 and 111 via an extraction electrode or the like is not required. In addition, since the number of locations where a multilayer wiring is formed is reduced, the reliability of wiring connection is improved. In FIG. 1, the ground potential _Vee and the power supply potential _Vcc are supplied by power supply means (not shown).

【００６１】以上説明したように、本実施形態の半導体
装置は、Ｐウェル１０１及びＮウェル１０２に夫々形成
された複数のＭＯＳトランジスタ１０３、１０４を互い
に電気的に分離するためにフィールドシールド素子分離
構造を用いるとともに、２つのウェル１０１、１０２を
互いに電気的に分離するためにフィールド酸化膜１１４
を用いたことにより、ウェル１０１、１０２内及びウェ
ル境界領域の夫々において最も素子分離のために必要な
面積を削減することができる。従って、ＭＯＳトランジ
スタ１０３、１０４をより高い密度で形成することがで
きるようになって、半導体装置の高集積化に寄与するこ
とができるようになる。As described above, the semiconductor device according to the present embodiment has a field shield element isolation structure for electrically isolating the plurality of MOS transistors 103 and 104 formed in the P well 101 and the N well 102 from each other. And a field oxide film 114 for electrically separating the two wells 101 and 102 from each other.
The area required for element isolation can be reduced most in each of the wells 101 and 102 and the well boundary region. Therefore, the MOS transistors 103 and 104 can be formed with a higher density, which can contribute to higher integration of the semiconductor device.

【００６２】なお、図１に示したような半導体装置を製
造するには、２つのウェル１０１、１０２をイオン注入
法により夫々形成した後、ＬＯＣＯＳ法によりフィール
ド酸化膜１１４を形成し、さらにＣＶＤ法や熱酸化法等
によりフィールドシールド素子分離構造を形成してか
ら、ＣＶＤ法によりゲート電極１１０、１１１を一体的
にパターン形成する。このように、フィールド酸化膜１
１４を形成してからフィールドシールド素子分離構造を
形成することにより、シールドゲート電極１０５、１０
６の周縁部がＬＯＣＯＳ法を行う際の熱処理で酸化され
てしまうことを防止することができる。但し、この熱酸
化によるシールドゲート電極１０５、１０６の幅の減少
分を予め考慮して設計しておけば、フィールドシールド
素子分離構造を形成した後に、フィールド酸化膜１１４
を形成することもできる。In order to manufacture the semiconductor device as shown in FIG. 1, two wells 101 and 102 are formed by an ion implantation method, a field oxide film 114 is formed by a LOCOS method, and further a CVD method is performed. After the field shield element isolation structure is formed by a thermal oxidation method or the like, the gate electrodes 110 and 111 are integrally patterned by the CVD method. Thus, the field oxide film 1
By forming the field shield element isolation structure after the formation of the shield gate electrodes 105, 10
6 can be prevented from being oxidized by the heat treatment when the LOCOS method is performed. However, if the width of the shield gate electrodes 105 and 106 due to the thermal oxidation is designed in advance, the field oxide film 114 is formed after the field shield element isolation structure is formed.
Can also be formed.

【００６３】次に、本発明の第２の実施形態による半導
体装置を、その模式的な断面図である図２に基づいて説
明する。本実施形態は、周辺回路領域にＣＭＯＳ回路を
有するＤＲＡＭに本発明を適用したものである。Next, the semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. 2 which is a schematic sectional view thereof. In the present embodiment, the present invention is applied to a DRAM having a CMOS circuit in a peripheral circuit region.

【００６４】図２において、主表面をもつシリコン基板
２００内には共通電位または接地電位Ｖ_eeに固定された
Ｐウェル（ＰＷ）２０１と、電源電位Ｖ_ccに固定された
Ｎウェル（ＮＷ）２０２とが形成されている。Ｎウェル
２０２には周辺回路を構成するＰ型ＭＯＳトランジスタ
２０４が形成されている。Ｐウェル２０１には、周辺回
路領域を構成するＮ型ＭＯＳトランジスタ２０３が形成
されているとともに、メモリセルアレイを構成するＤＲ
ＡＭメモリセル２４１が形成されている。ＤＲＡＭメモ
リセル２４１は、層間絶縁膜２４８上に形成され且つ多
結晶シリコン膜からなる下部電極２４２と、下部電極２
４２を被覆するＯＮＯ膜からなる容量誘電体膜２４３
と、多結晶シリコン膜からなる上部電極２４４とからな
るキャパシタ２４５、及び、下部電極２４２と接触する
不純物拡散層２４６をソース・ドレインの一方とするＮ
型ＭＯＳトランジスタ２４７とから構成されている。な
お、図２のメモリセルアレイ領域は不純物拡散層２４６
部分での断面図であるため、メモリセル２４１を構成す
るＭＯＳトランジスタ２４７のゲート電極は図示されて
いない。In FIG. 2, a P-well (PW) 201 fixed to a common potential or a ground potential V _ee and an N-well (NW) 202 fixed to a power supply potential V _cc are provided in a silicon substrate 200 having a main surface. Are formed. In the N well 202, a P-type MOS transistor 204 forming a peripheral circuit is formed. In the P-well 201, an N-type MOS transistor 203 forming a peripheral circuit region is formed, and a DR forming a memory cell array is formed.
An AM memory cell 241 is formed. The DRAM memory cell 241 includes a lower electrode 242 formed on an interlayer insulating film 248 and made of a polycrystalline silicon film, and a lower electrode 2
Capacitance dielectric film 243 consisting of an ONO film covering
And a capacitor 245 including an upper electrode 244 made of a polycrystalline silicon film, and an impurity diffusion layer 246 in contact with the lower electrode 242 as one of a source and a drain.
And a type MOS transistor 247. Note that the memory cell array region in FIG.
The gate electrode of the MOS transistor 247 forming the memory cell 241 is not shown because it is a sectional view of a portion.

【００６５】Ｎ型ＭＯＳトランジスタ２０３は、Ｐウェ
ル２０１上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１０と、ゲート電極２１０の両
側のＰウェル２０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層２２０（図２には、そ
の一方だけが表されている）とを有している。なお、図
２には説明の都合上、一対のＮ型不純物拡散層２２０の
一方を示したが、図２の周辺回路領域はゲート電極２１
０に沿った断面図であるので、他の１つのＮ型不純物拡
散層２２０は図２に表れない。後述するＰ型不純物拡散
層２２２についても同様である。The N-type MOS transistor 203 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the P-well 201 via a gate oxide film 232.
A gate electrode 210 of about nm and a pair of N-type impurity diffusion layers 220 serving as a source / drain formed in the surface of the P well 201 on both sides of the gate electrode 210 (only one of them is shown in FIG. 2) ). FIG. 2 shows one of the pair of N-type impurity diffusion layers 220 for convenience of description, but the peripheral circuit region in FIG.
Since the cross-sectional view is taken along line 0, another N-type impurity diffusion layer 220 does not appear in FIG. The same applies to a P-type impurity diffusion layer 222 described later.

【００６６】また、Ｎ型ＭＯＳトランジスタ２０３、２
４７は、ゲート電極２１０と直交するパターンをもつ膜
厚３００〜５００ｎｍ程度のシールドゲート電極２０５
を有するフィールドシールド素子分離構造により分離さ
れている。周囲をサイドウォール酸化膜およびキャップ
酸化膜からなるシリコン酸化膜２３３に被覆されたシー
ルドゲート電極２０５は、その電位が接地電位Ｖ_eeに固
定されている。これにより、シールドゲート電極２０５
の直下のＰウェル２０１での寄生チャネルの形成が防止
されるので、隣接するＮ型ＭＯＳトランジスタ２０３、
２４７間を互いに電気的に分離することができる。The N-type MOS transistors 203, 2
47 denotes a shield gate electrode 205 having a pattern orthogonal to the gate electrode 210 and having a thickness of about 300 to 500 nm.
Are separated by a field shield element isolation structure having The potential of the shield gate electrode 205 whose periphery is covered with the silicon oxide film 233 composed of the sidewall oxide film and the cap oxide film is fixed to the ground potential _Vee . Thereby, the shield gate electrode 205
, The formation of a parasitic channel in the P-well 201 immediately below the N-type MOS transistor 203 is prevented.
247 can be electrically separated from each other.

【００６７】Ｐ型ＭＯＳトランジスタ２０４は、Ｎウェ
ル２０２上にゲート酸化膜２３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極２１１と、ゲート電極２１１の両
側のＮウェル２０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層２２２（図２には、そ
の一方だけが表されている）とを有している。The P-type MOS transistor 204 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the N-well 202 via a gate oxide film 232.
A gate electrode 211 of about nm and a pair of P-type impurity diffusion layers 222 serving as a source and a drain formed on the surface of the N well 202 on both sides of the gate electrode 211 (only one of them is shown in FIG. 2). ).

【００６８】また、Ｐ型ＭＯＳトランジスタ２０４は、
ゲート電極２１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極２０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜２３３に被覆されたシールドゲ
ート電極２０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極２０６の直下
のＮウェル２０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ２０４間を互い
に電気的に分離することができる。The P-type MOS transistor 204 is
A film thickness 300 having a pattern orthogonal to the gate electrode 211
They are separated by a field shield element separation structure having a shield gate electrode 206 of about 500 nm. The potential of the shield gate electrode 206 whose periphery is covered with the silicon oxide film 233 composed of the sidewall oxide film and the cap oxide film is fixed to the power supply potential _Vcc . This prevents formation of a parasitic channel in the N well 202 immediately below the shield gate electrode 206, so that adjacent P-type MOS transistors 204 can be electrically isolated from each other.

【００６９】このように、本実施形態のＤＲＡＭは、Ｐ
ウェル２０１に形成された複数のＮ型ＭＯＳトランジス
タ２０３、２４７及びＮウェル２０２に形成された複数
のＰ型ＭＯＳトランジスタ２０４が、ＬＯＣＯＳ法のよ
うにバーズビークが発生しないフィールドシールド素子
分離構造により互いに電気的に分離されている。従っ
て、各ウェル２０１、２０２の活性領域をＬＯＣＯＳ法
で素子分離したときに比べて大きくとることができて、
より高密度にＭＯＳトランジスタ２０３、２０４、２４
７を形成できるようになる。つまり、ＣＭＯＳ構造を有
するＤＲＡＭを高集積化できるようになる。また、ＬＯ
ＣＯＳ法のようにチャネルストッパを形成する目的で素
子分離領域へイオン注入することを必要としないため、
ＭＯＳトランジスタ２０３、２０４、２４７の狭チャネ
ル効果を小さくできるとともに、各ウェル２０１、２０
２の濃度を低くできて接合容量が小さくなりＭＯＳトラ
ンジスタ２０３、２０４、２４７を高速動作させること
ができ且つキャパシタ２４１の容量が小さくても動作可
能となる。As described above, the DRAM of the present embodiment has a P
The plurality of N-type MOS transistors 203 and 247 formed in the well 201 and the plurality of P-type MOS transistors 204 formed in the N well 202 are electrically connected to each other by a field shield element isolation structure that does not generate a bird's beak unlike the LOCOS method. Are separated. Therefore, the active regions of the wells 201 and 202 can be made larger than when the elements are separated by the LOCOS method.
MOS transistors 203, 204, 24 with higher density
7 can be formed. That is, a DRAM having a CMOS structure can be highly integrated. Also, LO
Since it is not necessary to implant ions into the element isolation region for the purpose of forming a channel stopper unlike the COS method,
The narrow channel effect of the MOS transistors 203, 204, 247 can be reduced, and the wells 201, 20
2, the junction capacitance can be reduced, the MOS transistors 203, 204, 247 can be operated at high speed, and can operate even if the capacitance of the capacitor 241 is small.

【００７０】また、本実施形態のＤＲＡＭでは、Ｐウェ
ル２０１とＮウェル２０２とに跨がって、即ちＰＮ接合
を横断するように膜厚１５０〜５００ｎｍ程度のフィー
ルド酸化膜２１４を形成している。そして、フィールド
酸化膜はシリコン基板２００の内部に位置する内部表面
を有している。このように、直下に反転層が形成されな
いようにするに十分な膜厚のフィールド酸化膜２１４を
形成することにより、Ｐウェル２０１とＮウェル２０２
とを電気的に分離している。ＰＮ接合はフィールド酸化
膜２１４の内部表面に終端している。つまり、フィール
ド酸化膜２１４の膜厚が十分に大きく形成されているた
め、このフィールド酸化膜２１４上に形成された配線
（例えばゲート電極２１０、２１１）の電位が変わって
もフィールド酸化膜２１４下にチャネルが形成されて寄
生トランジスタが動作することがない。従って、従来の
ようにＰウェルに比較的高濃度のＰ型不純物拡散層を形
成しなくとも、Ｐウェル２０１とＮウェル２０２との間
を電気的に分離できるようになって、素子分離のために
必要な幅を従来に比べて大幅に低下させることができ
る。よって、ＣＭＯＳ構造を有するＤＲＡＭをより高集
積化できるようになる。In the DRAM of this embodiment, a field oxide film 214 having a thickness of about 150 to 500 nm is formed so as to extend over the P well 201 and the N well 202, that is, so as to cross the PN junction. . The field oxide film has an inner surface located inside the silicon substrate 200. As described above, by forming the field oxide film 214 having a sufficient thickness to prevent the inversion layer from being formed immediately below, the P well 201 and the N well 202 are formed.
And are electrically separated. The PN junction terminates on the inner surface of field oxide film 214. That is, since the thickness of the field oxide film 214 is sufficiently large, even if the potential of the wiring (for example, the gate electrodes 210 and 211) formed on the field oxide film 214 changes, the potential remains below the field oxide film 214. A channel is not formed and a parasitic transistor does not operate. Therefore, the P-well 201 and the N-well 202 can be electrically separated without forming a relatively high-concentration P-type impurity diffusion layer in the P-well as in the related art, so that element isolation is achieved. Required width can be greatly reduced as compared with the related art. Therefore, a DRAM having a CMOS structure can be more highly integrated.

【００７１】また、本実施形態のＤＲＡＭでは、隣接し
てＰＮ接合を形成しているＰウェル２０１内にもＮウェ
ル層２０２内にもウェルの電位を固定するための電圧が
加えられるアクティブ領域が形成されないため、Ｎ型Ｍ
ＯＳトランジスタ２０３のゲート電極２１０と、Ｐ型Ｍ
ＯＳトランジスタ２０４のゲート電極２１１とを、フィ
ールド酸化膜２１４上を延在する導体により直接接続
（つまり、２つのゲート電極２１０、２１１を一体に形
成）してＣＭＯＳ回路を構成することができる。従っ
て、２つのゲート電極２１０、２１１を引出し電極等を
介して間接的に接続するというような煩雑な工程が不要
となる。また、多層配線となる個所が減少するため配線
接続の信頼性が向上する。なお、図２においては、図示
しない電源手段により接地電位Ｖ_ee及び電源電位Ｖ_ccを
供給している。In the DRAM of the present embodiment, an active region to which a voltage for fixing the potential of the well is applied is formed in both the P well 201 and the N well layer 202 forming the adjacent PN junction. Not formed, so N-type M
A gate electrode 210 of the OS transistor 203 and a P-type M
The gate electrode 211 of the OS transistor 204 can be directly connected to the gate electrode 211 by a conductor extending over the field oxide film 214 (that is, the two gate electrodes 210 and 211 are integrally formed) to form a CMOS circuit. Therefore, a complicated process of indirectly connecting the two gate electrodes 210 and 211 via an extraction electrode or the like becomes unnecessary. In addition, since the number of locations where a multilayer wiring is formed is reduced, the reliability of wiring connection is improved. In FIG. 2, the ground potential _Vee and the power supply potential _Vcc are supplied by power supply means (not shown).

【００７２】以上説明したように、本実施形態のＤＲＡ
Ｍは、Ｐウェル２０１及びＮウェル２０２に夫々形成さ
れた複数のＭＯＳトランジスタ２０３、２０４、２４７
を互いに電気的に分離するためにフィールドシールド素
子分離構造を用いるとともに、２つのウェル２０１、２
０２を互いに電気的に分離するためにフィールド酸化膜
２１４を用いたことにより、ウェル２０１、２０２内及
びウェル境界領域の夫々において最も素子分離のために
必要な面積を削減することができる。従って、ＭＯＳト
ランジスタ２０３、２０４、２４７をより高い密度で形
成することができるようになって、ＤＲＡＭの高集積化
に寄与することができるようになる。As described above, the DRA of this embodiment
M denotes a plurality of MOS transistors 203, 204, 247 formed in the P well 201 and the N well 202, respectively.
To electrically separate the two wells 201 and 2 from each other.
By using the field oxide film 214 to electrically isolate the elements 02 from each other, the area required for element isolation can be reduced most in each of the wells 201 and 202 and the well boundary region. Therefore, the MOS transistors 203, 204, and 247 can be formed with a higher density, which can contribute to higher integration of the DRAM.

【００７３】次に、本発明の第３の実施形態による一括
消去型ＥＥＰＲＯＭ（フラッシュメモリ）を、その模式
的な断面図である図３に基づいて説明する。本実施形態
は、周辺回路領域にＣＭＯＳ回路を有するフラッシュメ
モリに本発明を適用したものである。Next, a batch erase EEPROM (flash memory) according to a third embodiment of the present invention will be described with reference to FIG. 3 which is a schematic sectional view. In the present embodiment, the present invention is applied to a flash memory having a CMOS circuit in a peripheral circuit area.

【００７４】図３において、主表面をもつシリコン基板
３００内には共通電位または接地電位Ｖ_eeに固定された
Ｐウェル（ＰＷ）３０１と、電源電位Ｖ_ccに固定された
Ｎウェル（ＮＷ）３０２とが形成されている。Ｎウェル
３０２には周辺回路を構成するＰ型ＭＯＳトランジスタ
３０４が形成されている。Ｐウェル３０１には、周辺回
路を構成するＮ型ＭＯＳトランジスタ３０３が形成され
ているとともに、メモリセルアレイを構成するフラッシ
ュメモリのスタックゲート型メモリセル３４１が形成さ
れている。Referring to FIG. 3, in a silicon substrate 300 having a main surface, a P well (PW) 301 fixed to a common potential or a ground potential V _ee and an N well (NW) 302 fixed to a power supply potential V _cc. Are formed. In the N well 302, a P-type MOS transistor 304 forming a peripheral circuit is formed. In the P well 301, an N-type MOS transistor 303 forming a peripheral circuit is formed, and a stack gate type memory cell 341 of a flash memory forming a memory cell array is formed.

【００７５】メモリセル３４１は、Ｐウェル３０１上に
トンネル酸化膜３４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート３４２と、浮遊ゲート３４２を
被覆するＯＮＯ膜からなる誘電体膜３４３と、多結晶シ
リコン膜からなる制御ゲート３４４とからなる複合ゲー
ト構造３４５を有し、浮遊ゲート３４２の両側のＰウェ
ル３０１表面内に形成された一対のＮ型不純物拡散層３
４６（図３にはその一方のみが示されている）をソース
・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図３において、一対のＮ型不純物拡散層３４６の一
方のみが示されているのは、図３は複合ゲート構造３４
５に沿った断面図であるので、実際にはＮ型不純物拡散
層３４６は図３に現れないからである。後述するＮ型不
純物拡散層３２０及びＰ型不純物拡散層３２２について
も同様である。The memory cell 341 includes a floating gate 342 formed of a polycrystalline silicon film formed on the P well 301 via a tunnel oxide film 349, a dielectric film 343 formed of an ONO film covering the floating gate 342, and It has a composite gate structure 345 including a control gate 344 made of a polycrystalline silicon film, and a pair of N-type impurity diffusion layers 3 formed in the surface of the P well 301 on both sides of the floating gate 342.
46 (only one of which is shown in FIG. 3) is an N-type MOS transistor having a source / drain. In FIG. 3, only one of the pair of N-type impurity diffusion layers 346 is shown.
5, because the N-type impurity diffusion layer 346 does not actually appear in FIG. The same applies to an N-type impurity diffusion layer 320 and a P-type impurity diffusion layer 322 described later.

【００７６】Ｎ型ＭＯＳトランジスタ３０３は、Ｐウェ
ル３０１上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１０と、ゲート電極３１０の両
側のＰウェル３０１表面内に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層３２０（図３には、そ
の一方だけが示されている）とを有している。The N-type MOS transistor 303 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the P well 301 with a gate oxide film 332 interposed therebetween.
A gate electrode 310 of about nm and a pair of N-type impurity diffusion layers 320 serving as a source / drain formed in the surface of the P well 301 on both sides of the gate electrode 310 (only one of them is shown in FIG. 3). ).

【００７７】また、Ｎ型ＭＯＳトランジスタ３０３及び
メモリセル３４１は、ゲート電極３１０と直交するパタ
ーンをもつ膜厚３００〜５００ｎｍ程度のシールドゲー
ト電極３０５を有するフィールドシールド素子分離構造
により素子分離されている。周囲をサイドウォール酸化
膜およびキャップ酸化膜からなるシリコン酸化膜３３３
に被覆されたシールドゲート電極３０５は、その電位が
接地電位Ｖ_eeに固定されている。これにより、シールド
ゲート電極３０５の直下のＰウェル３０１での寄生チャ
ネルの形成が防止されるので、隣接するＮ型ＭＯＳトラ
ンジスタ３０３間及びメモリセル３４１間を互いに電気
的に分離することができる。The N-type MOS transistor 303 and the memory cell 341 are separated from each other by a field shield device isolation structure having a shield gate electrode 305 having a pattern orthogonal to the gate electrode 310 and having a thickness of about 300 to 500 nm. A silicon oxide film 333 including a sidewall oxide film and a cap oxide film around the periphery.
The potential of the shield gate electrode 305 covered with is fixed to the ground potential _Vee . This prevents formation of a parasitic channel in the P well 301 immediately below the shield gate electrode 305, so that the adjacent N-type MOS transistors 303 and the memory cells 341 can be electrically isolated from each other.

【００７８】Ｐ型ＭＯＳトランジスタ３０４は、Ｎウェ
ル３０２上にゲート酸化膜３３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極３１１と、ゲート電極３１１の両
側のＮウェル３０２表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層３２２（図３には、そ
の一方だけが示されている）とを有している。The P-type MOS transistor 304 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on the N-well 302 with a gate oxide film 332 interposed therebetween.
A gate electrode 311 of about nm and a pair of P-type impurity diffusion layers 322 serving as sources and drains formed on the surface of the N well 302 on both sides of the gate electrode 311 (only one of them is shown in FIG. 3). ).

【００７９】また、Ｐ型ＭＯＳトランジスタ３０４は、
ゲート電極３１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極３０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜３３３に被覆されたシールドゲ
ート電極３０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極３０６の直下
のＮウェル３０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ３０４間を互い
に電気的に分離することができる。The P-type MOS transistor 304 is
A film thickness 300 having a pattern orthogonal to the gate electrode 311
They are separated by a field shield element separation structure having a shield gate electrode 306 of about 500 nm. The potential of the shield gate electrode 306 whose periphery is covered with the silicon oxide film 333 composed of the sidewall oxide film and the cap oxide film is fixed to the power supply potential _Vcc . This prevents formation of a parasitic channel in the N well 302 immediately below the shield gate electrode 306, so that adjacent P-type MOS transistors 304 can be electrically isolated from each other.

【００８０】このように、本実施形態のフラッシュメモ
リは、Ｐウェル３０１に形成された複数のＮ型ＭＯＳト
ランジスタ３０３及びメモリセル３４１並びにＮウェル
３０２に形成された複数のＰ型ＭＯＳトランジスタ３０
４が、ＬＯＣＯＳ法のようにバーズビークが発生しない
フィールドシールド素子分離構造により互いに電気的に
分離されている。従って、各ウェル３０１、３０２の活
性領域をＬＯＣＯＳ法で素子分離したときに比べて大き
くとることができて、より高密度にＭＯＳトランジスタ
３０３、３０４及びメモリセル３４１を形成できるよう
になる。つまり、ＣＭＯＳ構造を有するフラッシュメモ
リを高集積化できるようになる。また、ＬＯＣＯＳ法の
ようにチャネルストッパを形成する目的で素子分離領域
へイオン注入することを必要としないため、ＭＯＳトラ
ンジスタ３０３、３０４及びメモリセル３４１の狭チャ
ネル効果を小さくできるとともに、各ウェル３０１、３
０２の濃度を低くできて接合容量が小さくなりＭＯＳト
ランジスタ３０３、３０４及びメモリセル３４１を高速
動作させることが可能となる。As described above, the flash memory of this embodiment has a plurality of N-type MOS transistors 303 and memory cells 341 formed in the P-well 301 and a plurality of P-type MOS transistors 30 formed in the N-well 302.
4 are electrically isolated from each other by a field shield element isolation structure that does not generate bird's beak unlike the LOCOS method. Therefore, the active regions of the wells 301 and 302 can be made larger than when the elements are separated by the LOCOS method, and the MOS transistors 303 and 304 and the memory cells 341 can be formed with higher density. That is, a flash memory having a CMOS structure can be highly integrated. Further, since it is not necessary to implant ions into the element isolation region for the purpose of forming a channel stopper as in the LOCOS method, the narrow channel effect of the MOS transistors 303 and 304 and the memory cell 341 can be reduced, and the wells 301 and 304 can be reduced. 3
02 can be lowered to reduce the junction capacitance, and the MOS transistors 303 and 304 and the memory cell 341 can operate at high speed.

【００８１】さらに、本実施形態のフラッシュメモリで
は、メモリセル３４１がフィールドシールド素子分離構
造により互いに電気的に分離されているため、制御ゲー
ト３４４に高電圧を印加しても寄生トランジスタが発生
する心配がない。従って、制御ゲート３４４に高電圧を
印加して、高い効率でメモリセル３４１の書き換えを行
うことができる。Further, in the flash memory of this embodiment, since the memory cells 341 are electrically isolated from each other by the field shield element isolation structure, a parasitic transistor may be generated even when a high voltage is applied to the control gate 344. There is no. Therefore, a high voltage can be applied to the control gate 344 to rewrite the memory cell 341 with high efficiency.

【００８２】また、本実施形態のフラッシュメモリで
は、Ｐウェル３０１とＮウェル３０２とに跨がって、即
ちＰＮ接合を横断するように膜厚１５０〜５００ｎｍ程
度のフィールド酸化膜３１４を形成している。そして、
フィールド酸化膜はシリコン基板３００の内部に位置す
る内部表面を有している。このように、直下に反転層が
形成されないようにするに十分な膜厚のフィールド酸化
膜３１４を形成することにより、Ｐウェル３０１とＮウ
ェル３０２とを電気的に分離している。ＰＮ接合はフィ
ールド酸化膜３１４の内部表面に終端している。つま
り、フィールド酸化膜３１４の膜厚が十分に大きく形成
されているため、このフィールド酸化膜３１４上に形成
された配線（例えばゲート電極３１０、３１１）の電位
が変わってもフィールド酸化膜３１４下にチャネルが形
成されて寄生トランジスタが動作することがない。従っ
て、従来のようにＰウェルに比較的高濃度のＰ型不純物
拡散層を形成しなくとも、Ｐウェル３０１とＮウェル３
０２との間を電気的に分離できるようになって、素子分
離のために必要な幅を従来に比べて大幅に低下させるこ
とができる。よって、ＣＭＯＳ構造を有するフラッシュ
メモリをより高集積化できるようになる。In the flash memory of this embodiment, a field oxide film 314 having a film thickness of about 150 to 500 nm is formed so as to extend over the P well 301 and the N well 302, that is, so as to cross the PN junction. I have. And
The field oxide film has an inner surface located inside silicon substrate 300. As described above, by forming the field oxide film 314 having a thickness sufficient to prevent the inversion layer from being formed immediately below, the P well 301 and the N well 302 are electrically separated. The PN junction terminates on the inner surface of field oxide film 314. That is, since the thickness of the field oxide film 314 is sufficiently large, even if the potential of the wiring (for example, the gate electrodes 310 and 311) formed on the field oxide film 314 changes, it remains below the field oxide film 314. A channel is not formed and a parasitic transistor does not operate. Therefore, the P well 301 and the N well 3 can be formed without forming a relatively high concentration P-type impurity diffusion layer in the P well as in the related art.
02 can be electrically separated from each other, so that the width required for element isolation can be greatly reduced as compared with the related art. Therefore, a flash memory having a CMOS structure can be more highly integrated.

【００８３】また、本実施形態のフラッシュメモリで
は、隣接してＰＮ接合を形成しているＰウェル３０１内
にもＮウェル３０２内にもウェルの電位を固定するため
の電圧が加えられるアクティブ領域が形成されないた
め、Ｎ型ＭＯＳトランジスタ３０３のゲート電極３１０
と、Ｐ型ＭＯＳトランジスタ３０４のゲート電極３１１
とを、フィールド酸化膜３１４上を延在する導体により
直接接続（つまり、２つのゲート電極３１０、３１１を
一体に形成）してＣＭＯＳ回路を構成することができ
る。従って、２つのゲート電極３１０、３１１を引出し
電極等を介して間接的に接続するというような煩雑な工
程が不要となる。また、多層配線となる個所が減少する
ため配線接続の信頼性が向上する。なお、図３において
は、図示しない電源手段により接地電位Ｖ_ee及び電源電
位Ｖ_ccを供給している。In the flash memory according to the present embodiment, an active region to which a voltage for fixing the potential of the well is applied is formed in both the P well 301 and the N well 302 which are adjacently forming a PN junction. Since it is not formed, the gate electrode 310 of the N-type MOS transistor 303 is not formed.
And the gate electrode 311 of the P-type MOS transistor 304
Are directly connected by a conductor extending on the field oxide film 314 (that is, the two gate electrodes 310 and 311 are integrally formed) to form a CMOS circuit. Therefore, a complicated process of indirectly connecting the two gate electrodes 310 and 311 via an extraction electrode or the like becomes unnecessary. In addition, since the number of locations where a multilayer wiring is formed is reduced, the reliability of wiring connection is improved. In FIG. 3, the ground potential _Vee and the power supply potential _Vcc are supplied by power supply means (not shown).

【００８４】以上説明したように、本実施形態のフラッ
シュメモリは、Ｐウェル３０１及びＮウェル３０２に夫
々形成された複数のＭＯＳトランジスタ３０３、３０４
及びメモリセル３４１を互いに電気的に分離するために
フィールドシールド素子分離構造を用いるとともに、２
つのウェル３０１、３０２を互いに電気的に分離するた
めにフィールド酸化膜３１４を用いたことにより、ウェ
ル３０１、３０２内及びウェル境界において最も素子分
離のために必要な面積を削減することができる。従っ
て、ＭＯＳトランジスタ３０３、３０４及びメモリセル
３４１をより高い密度で形成することができるようにな
って、フラッシュメモリの高集積化に寄与することがで
きるようになる。As described above, the flash memory of this embodiment has a plurality of MOS transistors 303 and 304 formed in the P well 301 and the N well 302, respectively.
And a field shield element isolation structure for electrically isolating the memory cells 341 from each other.
By using the field oxide film 314 to electrically isolate the two wells 301 and 302 from each other, the area required for element isolation most in the wells 301 and 302 and at the well boundaries can be reduced. Therefore, the MOS transistors 303 and 304 and the memory cell 341 can be formed with higher density, which can contribute to high integration of the flash memory.

【００８５】次に、本発明の第４の実施形態による一括
消去型ＥＥＰＲＯＭ（フラッシュメモリ）を、その模式
的な断面図である図４に基づいて説明する。本実施形態
は、周辺回路領域及び負電圧制御回路領域にＣＭＯＳ回
路を有するフラッシュメモリに本発明を適用したもので
ある。Next, a batch erase EEPROM (flash memory) according to a fourth embodiment of the present invention will be described with reference to FIG. 4 which is a schematic sectional view thereof. In the present embodiment, the present invention is applied to a flash memory having a CMOS circuit in a peripheral circuit area and a negative voltage control circuit area.

【００８６】本実施形態において負電圧制御回路は、デ
ータの書き込み時等にフラッシュメモリのメモリセルト
ランジスタの制御ゲート又はソース・ドレインに負電圧
を選択的に印加する。負電圧制御回路により、トンネル
酸化膜等の耐圧を増加させ、メモリセルの信頼性を向上
させることができる。メモリセルトランジスタの制御ゲ
ート又はソース・ドレインに負電圧を印加するために
は、負電位のＰウェル４５２を形成する必要があり、こ
の負電位のＰウェル４５２をシリコン基板４００から分
離するためには負電位のＰウェル４５２を包含する例え
ば接地電位Ｖ_eeに固定されたＮウェル４５１を形成する
必要がある。そこで、本実施形態のフラッシュメモリ
は、図３で説明した周辺回路とメモリセルアレイの他
に、Ｐウェル４５２がＮウェル４５１に包含された負電
圧制御回路を有することにより、後述するＰウェル４０
１とともにいわゆるトリプルウェル構造を構成してい
る。In this embodiment, the negative voltage control circuit selectively applies a negative voltage to the control gate or the source / drain of the memory cell transistor of the flash memory when writing data. With the negative voltage control circuit, the breakdown voltage of the tunnel oxide film or the like can be increased, and the reliability of the memory cell can be improved. In order to apply a negative voltage to the control gate or the source / drain of the memory cell transistor, it is necessary to form a negative potential P well 452. In order to separate the negative potential P well 452 from the silicon substrate 400, For example, it is necessary to form an N well 451 including a P well 452 at a negative potential and fixed at, for example, the ground potential V _ee . Therefore, the flash memory of this embodiment has a negative voltage control circuit in which the P well 452 is included in the N well 451 in addition to the peripheral circuit and the memory cell array described in FIG.
1 together with a so-called triple well structure.

【００８７】図４において、主表面をもつシリコン基板
４００内には共通電位または接地電位Ｖ_eeに固定された
Ｐウェル（ＰＷ）４０１と、電源電位Ｖ_ccに固定された
Ｎウェル（ＮＷ）４０２と、接地電位Ｖ_eeに固定された
Ｎウェル（ＮＷ）４５１とが形成され、Ｎウェル４５１
の中に負電位−Ｖ_ppに固定されたＰウェル（ＰＷ）４５
２が形成されている。Ｎウェル４０２には周辺回路を構
成するＰ型ＭＯＳトランジスタ４０４が形成されてい
る。Ｐウェル４０１には、周辺回路を構成するＮ型ＭＯ
Ｓトランジスタ４０３が形成されているとともに、メモ
リセルアレイを構成するフラッシュメモリのスタックゲ
ート型メモリセル４４１が形成されている。In FIG. 4, in a silicon substrate 400 having a main surface, a P well (PW) 401 fixed to a common potential or a ground potential V _ee and an N well (NW) 402 fixed to a power supply potential V _cc. And N well (NW) 451 fixed to ground potential V _ee , and N well 451
P well (PW) 45 fixed to a negative potential -V _pp
2 are formed. In the N well 402, a P-type MOS transistor 404 constituting a peripheral circuit is formed. The P well 401 has an N-type MO
An S transistor 403 is formed, and a stack gate type memory cell 441 of a flash memory constituting a memory cell array is formed.

【００８８】メモリセル４４１は、Ｐウェル４０１上に
トンネル酸化膜４４９を介して形成された多結晶シリコ
ン膜からなる浮遊ゲート４４２と、浮遊ゲート４４２を
被覆するＯＮＯ膜からなる誘電体膜４４３と、多結晶シ
リコン膜からなる制御ゲート４４４とからなる複合ゲー
ト構造４４５を有し、浮遊ゲート４４２の両側のＰウェ
ル４０１表面部に形成された一対のＮ型不純物拡散層４
４６（図４にはその一方のみが示されている）をソース
・ドレインとするＮ型ＭＯＳトランジスタである。な
お、図４には説明の都合上、一対のＮ型不純物拡散層４
４６の一方を示しているのは、図４は複合ゲート構造４
４５に沿った断面図であるので、他のＮ型不純物拡散層
４４６は図４に現れないためである。後述するＮ型不純
物拡散層４２０、４６４及びＰ型不純物拡散層４２２、
４５８についても同様である。The memory cell 441 includes a floating gate 442 formed of a polycrystalline silicon film formed on the P well 401 via a tunnel oxide film 449, a dielectric film 443 formed of an ONO film covering the floating gate 442, It has a composite gate structure 445 including a control gate 444 made of a polycrystalline silicon film, and a pair of N-type impurity diffusion layers 4 formed on the surface of the P well 401 on both sides of the floating gate 442.
46 (only one of which is shown in FIG. 4) is an N-type MOS transistor having a source / drain. FIG. 4 shows a pair of N-type impurity diffusion layers 4 for convenience of explanation.
FIG. 4 shows one of the composite gate structures 4.
This is because other N-type impurity diffusion layers 446 do not appear in FIG. N-type impurity diffusion layers 420 and 464 and P-type impurity diffusion layers 422 to be described later,
The same applies to 458.

【００８９】Ｎ型ＭＯＳトランジスタ４０３は、Ｐウェ
ル４０１上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１０と、ゲート電極４１０の両
側のＰウェル４０１表面部に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層４２０（図４には、そ
の一方だけが示されている）とを有している。N-type MOS transistor 403 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on P well 401 via gate oxide film 432.
A gate electrode 410 of about nm and a pair of N-type impurity diffusion layers 420 serving as a source and a drain formed on the surface of the P well 401 on both sides of the gate electrode 410 (only one of them is shown in FIG. 4). ).

【００９０】また、Ｎ型ＭＯＳトランジスタ４０３及び
メモリセル４４１は、ゲート電極４１０と直交するパタ
ーンをもつ膜厚３００〜５００ｎｍ程度のシールドゲー
ト電極４０５を有するフィールドシールド素子分離構造
により分離されている。周囲をサイドウォール酸化膜お
よびキャップ酸化膜からなるシリコン酸化膜４３３に被
覆されたシールドゲート電極４０５は、その電位が接地
電位Ｖ_eeに固定されている。これにより、シールドゲー
ト電極４０５の直下のＰウェル４０１での寄生チャネル
の形成が防止されるので、隣接するＮ型ＭＯＳトランジ
スタ４０３間及びメモリセル４４１間を互いに電気的に
分離することができる。The N-type MOS transistor 403 and the memory cell 441 are separated by a field shield element isolation structure having a shield gate electrode 405 having a pattern orthogonal to the gate electrode 410 and having a thickness of about 300 to 500 nm. The potential of the shield gate electrode 405 whose periphery is covered with a silicon oxide film 433 composed of a sidewall oxide film and a cap oxide film is fixed to the ground potential _Vee . This prevents formation of a parasitic channel in the P well 401 immediately below the shield gate electrode 405, so that the adjacent N-type MOS transistors 403 and the memory cells 441 can be electrically isolated from each other.

【００９１】Ｐ型ＭＯＳトランジスタ４０４は、Ｎウェ
ル４０２上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４１１と、ゲート電極４１１の両
側のＮウェル４０２表面内に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層４２２（図４には、そ
の一方だけが示されている）とを有している。P-type MOS transistor 404 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on N well 402 via gate oxide film 432.
A gate electrode 411 of about nm and a pair of P-type impurity diffusion layers 422 serving as sources and drains formed in the surface of the N well 402 on both sides of the gate electrode 411 (only one of them is shown in FIG. 4). ).

【００９２】また、Ｐ型ＭＯＳトランジスタ４０４は、
ゲート電極４１１と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極４０６を有する
フィールドシールド素子分離構造により分離されてい
る。周囲をサイドウォール酸化膜およびキャップ酸化膜
からなるシリコン酸化膜４３３に被覆されたシールドゲ
ート電極４０６は、その電位が電源電位Ｖ_ccに固定され
ている。これにより、シールドゲート電極４０６の直下
のＮウェル４０２での寄生チャネルの形成が防止される
ので、隣接するＰ型ＭＯＳトランジスタ４０４間を互い
に電気的に分離することができる。The P-type MOS transistor 404 is
A film thickness 300 having a pattern orthogonal to the gate electrode 411
It is separated by a field shield element separation structure having a shield gate electrode 406 of about 500 nm. The potential of the shield gate electrode 406 whose periphery is covered with the silicon oxide film 433 composed of the sidewall oxide film and the cap oxide film is fixed to the power supply potential _Vcc . This prevents formation of a parasitic channel in the N well 402 immediately below the shield gate electrode 406, so that adjacent P-type MOS transistors 404 can be electrically isolated from each other.

【００９３】このように、本実施形態のフラッシュメモ
リは、Ｐウェル４０１に形成された複数のＮ型ＭＯＳト
ランジスタ４０３及びメモリセル４４１並びにＮウェル
４０２に形成された複数のＰ型ＭＯＳトランジスタ４０
４が、ＬＯＣＯＳ法のようにバーズビークが発生しない
フィールドシールド素子分離構造により互いに電気的に
分離されている。従って、各ウェル４０１、４０２の活
性領域をＬＯＣＯＳ法で素子分離したときに比べて大き
くとることができて、より高密度にＭＯＳトランジスタ
４０３、４０４及びメモリセル４４１を形成できるよう
になる。つまり、ＣＭＯＳ構造を有するフラッシュメモ
リを高集積化できるようになる。また、ＬＯＣＯＳ法の
ようにチャネルストッパを形成する目的で素子分離領域
へのイオン注入を必要としないため、ＭＯＳトランジス
タ４０３、４０４及びメモリセル４４１の狭チャネル効
果を小さくできるとともに、各ウェル４０１、４０２の
濃度を低くできて接合容量が小さくなりＭＯＳトランジ
スタ４０３、４０４及びメモリセル４４１を高速動作さ
せることが可能となる。As described above, the flash memory of this embodiment has a plurality of N-type MOS transistors 403 and memory cells 441 formed in the P well 401 and a plurality of P-type MOS transistors 40 formed in the N well 402.
4 are electrically isolated from each other by a field shield element isolation structure that does not generate bird's beak unlike the LOCOS method. Therefore, the active regions of the wells 401 and 402 can be made larger than when the elements are separated by the LOCOS method, and the MOS transistors 403 and 404 and the memory cells 441 can be formed with higher density. That is, a flash memory having a CMOS structure can be highly integrated. Further, since ion implantation into the element isolation region is not required for forming a channel stopper as in the LOCOS method, the narrow channel effect of the MOS transistors 403 and 404 and the memory cell 441 can be reduced, and the wells 401 and 402 can be reduced. And the junction capacitance can be reduced, and the MOS transistors 403 and 404 and the memory cell 441 can operate at high speed.

【００９４】さらに、本実施形態のフラッシュメモリ
は、メモリセル４４１がフィールドシールド素子分離構
造により互いに電気的に分離されているため、制御ゲー
ト４４４に高電圧を印加しても寄生トランジスタが発生
する心配がない。従って、制御ゲート４４４に高電圧を
印加して、高い効率でメモリセル４４１の書き換えを行
うことができる。Further, in the flash memory according to the present embodiment, since the memory cells 441 are electrically isolated from each other by the field shield element isolation structure, a parasitic transistor may be generated even when a high voltage is applied to the control gate 444. There is no. Therefore, a high voltage can be applied to the control gate 444 to rewrite the memory cell 441 with high efficiency.

【００９５】また、本実施形態のフラッシュメモリで
は、Ｐウェル４０１とＮウェル４０２とに跨がって、即
ちＰＮ接合を横断するように膜厚１５０〜５００ｎｍ程
度のフィールド酸化膜４１４を形成している。そして、
フィールド酸化膜はシリコン基板４００の内部に位置す
る内部表面を有している。このように、直下に反転層が
形成されないようにするに十分な膜厚のフィールド酸化
膜４１４を形成することにより、Ｐウェル４０１とＮウ
ェル４０２とを電気的に分離している。ＰＮ接合はフィ
ールド酸化膜４１４の内部表面に終端している。つま
り、フィールド酸化膜４１４の膜厚が十分に大きく形成
されているため、このフィールド酸化膜４１４上に形成
された配線（例えばゲート電極４１０、４１１）の電位
が変わってもフィールド酸化膜４１４下にチャネルが形
成されて寄生トランジスタが動作することがない。従っ
て、従来のようにＰウェルに比較的高濃度のＰ型不純物
拡散層を形成しなくとも、Ｐウェル４０１とＮウェル４
０２との間を電気的に分離できるようになって、素子分
離のために必要な幅を従来に比べて大幅に低下させるこ
とができる。よって、ＣＭＯＳ構造を有するフラッシュ
メモリをより高集積化できるようになる。In the flash memory of this embodiment, a field oxide film 414 having a thickness of about 150 to 500 nm is formed so as to extend over the P well 401 and the N well 402, that is, so as to cross the PN junction. I have. And
The field oxide film has an inner surface located inside silicon substrate 400. As described above, the P well 401 and the N well 402 are electrically isolated by forming the field oxide film 414 having a sufficient thickness so as not to form the inversion layer immediately below. The PN junction terminates on the inner surface of field oxide film 414. That is, since the thickness of the field oxide film 414 is sufficiently large, even if the potential of the wiring (eg, the gate electrodes 410 and 411) formed on the field oxide film 414 changes, the potential under the field oxide film 414 changes. A channel is not formed and a parasitic transistor does not operate. Therefore, the P well 401 and the N well 4 can be formed without forming a relatively high-concentration P type impurity diffusion layer in the P well as in the related art.
02 can be electrically separated from each other, so that the width required for element isolation can be greatly reduced as compared with the related art. Therefore, a flash memory having a CMOS structure can be more highly integrated.

【００９６】また、本実施形態のフラッシュメモリで
は、隣接して形成されているＰウェル４０１内にもＮウ
ェル４０２にもウェルの電位を固定するための電圧が加
えられるアクティブ領域が形成されないため、Ｎ型ＭＯ
Ｓトランジスタ４０３のゲート電極４１０と、Ｐ型ＭＯ
Ｓトランジスタ４０４のゲート電極４１１とを、フィー
ルド酸化膜４１４上を延在する導体により直接接続（つ
まり、２つのゲート電極４１０、４１１を一体に形成）
してＣＭＯＳ回路を構成することができる。従って、２
つのゲート電極４１０、４１１を引出し電極等を介して
間接的に接続するというような煩雑な工程が不要とな
る。また、多層配線となる個所が減少するため配線接続
の信頼性が向上する。In the flash memory according to the present embodiment, neither the P well 401 nor the N well 402 formed adjacently have an active region to which a voltage for fixing the potential of the well is applied. N-type MO
The gate electrode 410 of the S transistor 403 and the P-type MO
The gate electrode 411 of the S transistor 404 is directly connected by a conductor extending on the field oxide film 414 (that is, the two gate electrodes 410 and 411 are integrally formed).
Thus, a CMOS circuit can be configured. Therefore, 2
A complicated process of indirectly connecting the two gate electrodes 410 and 411 via an extraction electrode or the like is not required. In addition, since the number of locations where a multilayer wiring is formed is reduced, the reliability of wiring connection is improved.

【００９７】一方、負電圧制御回路を構成するＮウェル
４５１にはＰ型ＭＯＳトランジスタ４５３が形成されて
おり、Ｐウェル４５２にはＮ型ＭＯＳトランジスタ４５
４が形成されている。On the other hand, P-type MOS transistor 453 is formed in N-well 451 constituting the negative voltage control circuit, and N-type MOS transistor 45 is formed in P-well 452.
4 are formed.

【００９８】Ｐ型ＭＯＳトランジスタ４５３は、Ｎウェ
ル４５１上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４５６と、ゲート電極４５６の両
側のＮウェル４５１表面部に形成されたソース・ドレイ
ンとなる一対のＰ型不純物拡散層４５８（図４には、そ
の一方だけが示されている）とを有している。P-type MOS transistor 453 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on N well 451 via gate oxide film 432.
A gate electrode 456 of about nm and a pair of P-type impurity diffusion layers 458 serving as sources and drains formed on the surface of the N well 451 on both sides of the gate electrode 456 (only one of them is shown in FIG. 4). ).

【００９９】Ｎ型ＭＯＳトランジスタ４５４は、Ｐウェ
ル４５２上にゲート酸化膜４３２を介して形成されたリ
ンドープ多結晶シリコン膜からなる膜厚１００〜３００
ｎｍ程度のゲート電極４６２と、ゲート電極４６２の両
側のＰウェル４５２表面部に形成されたソース・ドレイ
ンとなる一対のＮ型不純物拡散層４６４（図４には、そ
の一方だけが示されている）とを有している。N-type MOS transistor 454 has a thickness of 100 to 300 made of a phosphorus-doped polycrystalline silicon film formed on P well 452 via gate oxide film 432.
A gate electrode 462 of about nm and a pair of N-type impurity diffusion layers 464 serving as a source and a drain formed on the surface of the P well 452 on both sides of the gate electrode 462 (only one of them is shown in FIG. 4). ).

【０１００】また、Ｎ型ＭＯＳトランジスタ４５４は、
ゲート電極４６２と直交するパターンをもつ膜厚３００
〜５００ｎｍ程度のシールドゲート電極４７１を有する
フィールドシールド素子分離構造により素子分離されて
いる。周囲をサイドウォール酸化膜およびキャップ酸化
膜からなるシリコン酸化膜４３３に被覆されたシールド
ゲート電極４７１は、その電位が負電位−Ｖ_ppに固定さ
れている。これにより、シールドゲート電極４７１の直
下のＰウェル４５２での寄生チャネルの形成が防止され
るので、隣接するＮ型ＭＯＳトランジスタ４５４間を互
いに電気的に分離することができる。The N-type MOS transistor 454 is
Thickness 300 having a pattern orthogonal to gate electrode 462
The elements are separated by a field shield element separation structure having a shield gate electrode 471 of about 500 nm. Shield gate electrode 471 coated on the silicon oxide film 433 made of a periphery of the side wall oxide film and the cap oxide film, the potential is fixed at a negative potential -V _pp. This prevents formation of a parasitic channel in the P well 452 immediately below the shield gate electrode 471, so that adjacent N-type MOS transistors 454 can be electrically isolated from each other.

【０１０１】このように、本実施形態のフラッシュメモ
リは、負電圧制御回路を構成するＰウェル４５２に形成
された複数のＮ型ＭＯＳトランジスタ４５４が、ＬＯＣ
ＯＳ法のようにバーズビークが発生しないフィールドシ
ールド素子分離構造により互いに電気的に分離されてい
る。従って、Ｐウェル４５２の活性領域をＬＯＣＯＳ法
で素子分離したときに比べて大きくとることができて、
より高密度にＭＯＳトランジスタ４５４を形成できるよ
うになる。As described above, in the flash memory of this embodiment, the plurality of N-type MOS transistors 454 formed in the P well 452 constituting the negative voltage control circuit
They are electrically separated from each other by a field shield element isolation structure in which bird's beak does not occur unlike the OS method. Therefore, the active region of the P well 452 can be made larger than when the element is separated by the LOCOS method,
The MOS transistors 454 can be formed with higher density.

【０１０２】さらに、本実施形態のフラッシュメモリ
は、負電圧制御回路領域のＰウェル４５２とＮウェル４
５１とに跨がって、即ちＰＮ接合を横断するように膜厚
１５０〜５００ｎｍ程度のフィールド酸化膜４８２を形
成している。そして、フィールド酸化膜４８２は、フィ
ールド酸化膜４１４と同様に、シリコン基板４００の内
部に位置する内部表面を有している。このように、直下
に反転層が形成されないようにするに十分な膜厚のフィ
ールド酸化膜４８２を形成することにより、Ｐウェル４
５２とＮウェル４５１とを電気的に分離している。ＰＮ
接合はフィールド酸化膜４１４の内部表面に終端してい
る。つまり、フィールド酸化膜４８２の膜厚が十分に大
きく形成されているため、このフィールド酸化膜４８２
上に形成された配線（例えばゲート電極４５６、４６
２）の電位が変わってもフィールド酸化膜４８２下にチ
ャネルが形成されて寄生トランジスタが動作することが
ない。従って、従来のようにＰウェルに比較的高濃度の
Ｐ型不純物拡散層を形成しなくとも、Ｐウェル４５２と
Ｎウェル４５１との間を電気的に分離できるようになっ
て、素子分離のために必要な幅を従来に比べて大幅に低
下させることができる。よって、ＣＭＯＳ構造を有する
フラッシュメモリをより高集積化できるようになる。な
お、本実施形態では、電源電位Ｖ_ccに固定されたＮウェ
ル４０２と接地電位Ｖ_eeに固定されたＮウェル４５１と
を電気的に分離するためにもフィールド酸化膜４８４を
用いているため、これらを分離するために必要な幅を少
なくすることができる。フィールド酸化膜４８４の厚
み、及びＮウェル４０２，４５１とシリコン基板４００
との間に形成されている２つのＰＮ接合とフィールド酸
化膜４８４の内部表面との関係は、上述のフィールド酸
化膜４１４，４８２について説明したのと同様である。Further, the flash memory according to the present embodiment has the P well 452 and the N well 4 in the negative voltage control circuit area.
A field oxide film 482 having a thickness of about 150 to 500 nm is formed so as to straddle 51, that is, to cross the PN junction. The field oxide film 482 has an internal surface located inside the silicon substrate 400, like the field oxide film 414. By forming the field oxide film 482 having a thickness sufficient to prevent the inversion layer from being formed immediately below, the P well 4
52 and the N well 451 are electrically separated. PN
The junction terminates on the inner surface of field oxide 414. That is, since the field oxide film 482 is formed to have a sufficiently large thickness, the field oxide film 482
Wirings formed thereon (for example, gate electrodes 456 and 46)
Even if the potential of 2) is changed, a channel is not formed under the field oxide film 482 and the parasitic transistor does not operate. Accordingly, the P-well 452 and the N-well 451 can be electrically separated without forming a relatively high-concentration P-type impurity diffusion layer in the P-well unlike the related art, so that element isolation is achieved. Required width can be greatly reduced as compared with the related art. Therefore, a flash memory having a CMOS structure can be more highly integrated. In the present embodiment, the field oxide film 484 is also used to electrically separate the N well 402 fixed to the power supply potential _Vcc and the N well 451 fixed to the ground potential _Vee . The width required to separate them can be reduced. Field oxide film 484 thickness, N wells 402 and 451 and silicon substrate 400
The relationship between the two PN junctions formed between them and the inner surface of field oxide film 484 is the same as that described for field oxide films 414 and 482 described above.

【０１０３】また、本実施形態のフラッシュメモリで
は、Ｐウェル４５２内にウェルの電位を固定するための
電圧が加えられるアクティブ領域が形成されないため、
Ｎ型ＭＯＳトランジスタ４５４のゲート電極４６２と、
Ｐ型ＭＯＳトランジスタ４５３のゲート電極４５６と
を、フィールド酸化膜４８２上を延在する導体により直
接接続（つまり、２つのゲート電極４６２、４５６を一
体に形成）してＣＭＯＳ回路を構成することができる。
従って、煩雑な工程が不要となるとともに、多層配線と
なる個所が減少するため配線接続の信頼性が向上する。
なお、図４においては、図示しない電源手段により接地
電位Ｖ_ee、電源電位Ｖ_cc及び負電位−Ｖ_ppを供給してい
る。In the flash memory of this embodiment, an active region to which a voltage for fixing the potential of the well is not formed in the P well 452,
A gate electrode 462 of the N-type MOS transistor 454;
The gate electrode 456 of the P-type MOS transistor 453 is directly connected to the gate electrode 456 by a conductor extending on the field oxide film 482 (that is, the two gate electrodes 462 and 456 are integrally formed) to form a CMOS circuit. .
Therefore, a complicated process is not required, and the number of portions to be a multilayer wiring is reduced, so that reliability of wiring connection is improved.
In FIG. 4, the ground potential V _ee , the power supply potential V _cc, and the negative potential −V _pp are supplied by power supply means (not shown).

【０１０４】以上説明したように、本実施形態のフラッ
シュメモリは、Ｐウェル４０１、４５２及びＮウェル４
０２に夫々形成された複数のＭＯＳトランジスタ４０
３、４０４、４５４及びメモリセル４４１を互いに電気
的に分離するためにフィールドシールド素子分離構造を
用いるとともに、２つのウェル４０１、４０２及びウェ
ル４５１、４５２を互いに電気的に分離するためにフィ
ールド酸化膜４１４、４８２を用いたことにより、ウェ
ル４０１、４０２、４５１、４５２内及びウェル境界領
域の夫々において最も素子分離のために必要な面積を削
減することができる。従って、ＭＯＳトランジスタ４０
３、４０４、４５３、４５４及びメモリセル４４１をよ
り高い密度で形成することができるようになって、フラ
ッシュメモリの高集積化に寄与することができるように
なる。As described above, the flash memory according to the present embodiment includes the P wells 401 and 452 and the N well 4
02, a plurality of MOS transistors 40 formed respectively.
3, 404, 454 and the memory cell 441 are electrically separated from each other by a field shield element isolation structure, and the two wells 401, 402 and the wells 451, 452 are electrically separated from each other by a field oxide film. By using 414 and 482, it is possible to reduce the area required for element isolation most in each of the wells 401, 402, 451 and 452 and the well boundary region. Therefore, the MOS transistor 40
3, 404, 453, 454 and the memory cells 441 can be formed at a higher density, which can contribute to higher integration of the flash memory.

【０１０５】上述した第１〜第４の実施形態の半導体装
置においては、半導体基板内に複数のウェル領域が形成
され、ウェル領域相互間の及びウェル領域と半導体基板
との間の境界がそれぞれフィールド酸化膜により電気的
に分離されており、各ウェル内における素子分離がフィ
ールドシールド素子分離構造によりなされている。この
ような構造により、ウェル領域相互間の及びウェル領域
と半導体基板との間の境界において小さい寸法でウェル
領域と他のウェル領域或いはシリコン基板との分離を行
うことができるとともに、各ウェル内においても小さい
寸法で素子間の分離を行うことができるようになる。つ
まり、場所ごとに最適な分離がなされているため、半導
体装置をより高集積化することが可能となる。In the semiconductor devices of the above-described first to fourth embodiments, a plurality of well regions are formed in a semiconductor substrate, and boundaries between the well regions and between the well regions and the semiconductor substrate are respectively defined by a field. The elements are electrically isolated by an oxide film, and the elements in each well are separated by a field shield element separation structure. With such a structure, the well region can be separated from the other well region or the silicon substrate with a small size at the boundary between the well regions and at the boundary between the well region and the semiconductor substrate. In addition, the separation between elements can be performed with a small size. That is, since the optimum separation is performed for each place, the semiconductor device can be further integrated.

【０１０６】以下、本発明の第５の実施形態につき図５
を参照して説明する。Hereinafter, a fifth embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG.

【０１０７】図５は、本実施形態によるＤＲＡＭの断面
図である。本実施形態のＤＲＡＭにおいては、メモリセ
ルアレイ部においてはフィールドシールド法で素子間が
分離され、周辺回路部においてはＬＯＣＯＳ法で素子間
が分離されている。FIG. 5 is a sectional view of the DRAM according to the present embodiment. In the DRAM of this embodiment, the elements are separated by the field shield method in the memory cell array section, and the elements are separated by the LOCOS method in the peripheral circuit section.

【０１０８】周辺回路部は、主表面をもつシリコン基板
５０１内に形成されたＰ⁺ 層（Ｐウェル）５０４を用い
て構成されたＮ型ＭＯＳトランジスタ５０６、及びシリ
コン基板５０１内に形成されたＮ⁺ 層（Ｎウェル）５０
３を用いて構成されたＰ型ＭＯＳトランジスタ５０５に
よりＣＭＯＳ回路が構成されている。各トランジスタの
ソース・ドレイン領域（図示せず）にはソース・ドレイ
ンコンタクト配線単体５１８が接続されている。各トラ
ンジスタ５０６，５０５は、ゲート酸化膜５０７の上に
形成されたゲート電極５０８を有している。The peripheral circuit section includes an N-type MOS transistor 506 formed by using a P ⁺ layer (P well) 504 formed in a silicon substrate 501 having a main surface, and an N-type MOS transistor 506 formed in the silicon substrate 501. ⁺ Layer (N well) 50
3 form a CMOS circuit. A single source / drain contact wiring 518 is connected to a source / drain region (not shown) of each transistor. Each of the transistors 506 and 505 has a gate electrode 508 formed on a gate oxide film 507.

【０１０９】このようなＣＭＯＳ回路が多数存在する周
辺回路部においては、ＬＯＣＯＳ法によりシリコン基板
５０１の表面を熱酸化することによって、膜厚が少なく
とも１５０ｎｍ程度、例えば５００ｎｍのＳｉＯ₂ 膜
（フィールド酸化膜）５１５ａ，５１５ｂが形成されて
いる。周辺回路部に形成されたトランジスタ５０５、５
０６の間、即ち２つのウェル５０３、５０４の間は、こ
のＳｉＯ₂ 膜５１５ｂによって電気的に分離されてい
る。In the peripheral circuit section where a large number of such CMOS circuits exist, the surface of the silicon substrate 501 is thermally oxidized by the LOCOS method to form a SiO ₂ film (field oxide film) having a thickness of at least about 150 nm, for example, 500 nm. ) 515a and 515b are formed. Transistors 505 and 5 formed in the peripheral circuit section
06, that is, the two wells 503 and 504 are electrically separated by the SiO ₂ film 515b.

【０１１０】フィールド酸化膜５１５ａ，５１５ｂはシ
リコン基板５０１内部に位置する内部表面を有してお
り、ウェル５０２、５０３間のＰＮ接合及びウェル５０
３、５０４間のＰＮ接合はそれぞれフィールド酸化膜５
１５ａ，５１５ｂの内部表面に終端している。この構造
により、ウェル５０２、５０３間及びウェル５０３、５
０４間は電気的に分離される。Field oxide films 515a and 515b have an internal surface located inside silicon substrate 501, and a PN junction between wells 502 and 503 and well 50 are formed.
3 and 504 are respectively connected to the field oxide film 5.
15a and 515b are terminated on the inner surfaces. With this structure, between wells 502 and 503 and wells 503 and 5
04 are electrically separated.

【０１１１】メモリセルアレイ部には、シリコン基板５
０１内に形成されたＰ⁺ 層（Ｐウェル）５０２に形成さ
れた、１つのＭＯＳトランジスタ５２５と１つのキャパ
シタ５３０とからなるＤＲＡＭメモリセル５４０が多数
含まれている。In the memory cell array portion, a silicon substrate 5
A large number of DRAM memory cells 540 each including one MOS transistor 525 and one capacitor 530 formed in a P ⁺ layer (P well) 502 formed in the semiconductor memory device 01 are included.

【０１１２】ＭＯＳトランジスタ５２５は、ゲート酸化
膜として機能するＳｉＯ₂ 膜５０７と、ＳｉＯ₂ 膜５０
７上に形成された多結晶シリコンからなるゲート電極５
０８とを有している。The MOS transistor 525 includes an SiO ₂ film 507 functioning as a gate oxide film and an SiO ₂ film 50
7. A gate electrode 5 made of polycrystalline silicon formed on
08.

【０１１３】キャパシタ５３０は、セルノードコンタク
ト５１６においてＭＯＳトランジスタ５２５の一方のソ
ース・ドレイン領域（図示せず）に接続されたセルノー
ド（下部電極）５１０と、このセルノード５１０に対向
するセルプレート（上部電極）５１１と、セルノード５
１０およびセルプレート５１１の間に介在する誘電体膜
５２９とからなる。ＭＯＳトランジスタ５２５の他方の
ソース・ドレイン領域（図示せず）は、ビットコンタク
ト５１７においてメタル配線５１２に接続されている。Capacitor 530 includes a cell node (lower electrode) 510 connected to one of the source / drain regions (not shown) of MOS transistor 525 at cell node contact 516, and a cell plate (upper electrode) facing cell node 510. ) 511 and cell node 5
10 and a dielectric film 529 interposed between the cell plates 511. The other source / drain region (not shown) of MOS transistor 525 is connected to metal interconnection 512 at bit contact 517.

【０１１４】このようなＤＲＡＭメモリセルが多数存在
するメモリセル部においては、ＳｉＯ₂ 膜５０７、多結
晶シリコン膜（シールドゲート電極）５０９、ＳｉＯ₂
膜５１４及びサイドウォールＳｉＯ₂ 膜５２１から構成
されたフィールドシールド素子分離構造５１９が形成さ
れている。サイドウォールＳｉＯ₂ 膜５２１は多結晶シ
リコン膜５０９を他の配線から絶縁している。多結晶シ
リコン膜（シールドゲート電極）５０９の電位は０Ｖま
たは１／２電源電圧に固定されている。なお、Ｐチャネ
ルＭＯＳトランジスタを素子分離するためには、多結晶
シリコン膜５０９の電位が電源電圧または１／２電源電
圧に固定されていることが好ましい。メモリセル領域に
形成された複数個のＭＯＳトランジスタ５２５の間は、
このフィールドシールド素子分離構造５１９によってそ
れぞれ電気的に分離されている。In the memory cell portion where a large number of such DRAM memory cells exist, the SiO ₂ film 507, the polycrystalline silicon film (shield gate electrode) 509, the SiO ₂ film
A field shield element isolation structure 519 composed of the film 514 and the sidewall SiO ₂ film 521 is formed. The sidewall SiO ₂ film 521 insulates the polycrystalline silicon film 509 from other wiring. The potential of the polycrystalline silicon film (shield gate electrode) 509 is fixed to 0 V or 1/2 power supply voltage. Note that in order to isolate the P-channel MOS transistor, it is preferable that the potential of the polycrystalline silicon film 509 is fixed to the power supply voltage or 1/2 power supply voltage. Between the plurality of MOS transistors 525 formed in the memory cell area,
The field shield elements are separated electrically by the field shield element separation structure 519.

【０１１５】本実施形態によると、Ｎ型ＭＯＳトランジ
スタ５２５が複数形成されたメモリセル部ではフィール
ドシールド素子分離構造５１９で素子分離を行うので、
ＬＯＣＯＳ法で素子分離を行う場合に比べてトランジス
タ１つの領域当たり０．５μｍ程度チップ面積を縮小す
ることができる。また、メモリセルアレイ部はＮ型ＭＯ
Ｓトランジスタで構成されておりｐｎ接合部分がほとん
どないので、１０μｍ程度の幅のガードリングを形成す
る必要がない。According to the present embodiment, in the memory cell section where a plurality of N-type MOS transistors 525 are formed, element isolation is performed by the field shield element isolation structure 519.
The chip area can be reduced by about 0.5 μm per transistor region as compared with the case where element isolation is performed by the LOCOS method. The memory cell array section is an N-type MO.
Since it is composed of S transistors and has almost no pn junction, there is no need to form a guard ring having a width of about 10 μm.

【０１１６】また、Ｐ型及びＮ型ＭＯＳトランジスタ５
０５、５０６が共存する周辺回路部ではＬＯＣＯＳ法に
より形成された厚いＳｉＯ₂ 膜５１５で分離されている
ので、フィールドシールド素子分離構造で素子分離を行
った場合のように１０μｍ程度の幅のガードリングを形
成する必要がない。The P-type and N-type MOS transistors 5
Since the peripheral circuit portions 05 and 506 coexist, they are separated by the thick SiO ₂ film 515 formed by the LOCOS method, so that the guard ring having a width of about 10 μm is used as in the case of performing element isolation by the field shield element isolation structure. Need not be formed.

【０１１７】このように、本実施形態によると、メモリ
セルアレイ部のように比較的広い領域に同一導電型のＭ
ＯＳトランジスタだけが存在する領域をフィールドシー
ルド素子分離構造で素子分離し、周辺回路部のようにＣ
ＭＯＳ回路が形成された領域をフィールド絶縁膜で素子
分離するというように、フィールドシールド素子分離構
造による分離と、ＬＯＣＯＳ法で形成したＳｉＯ₂ 膜
（フィールド酸化膜）５１５による素子分離とをＤＲＡ
Ｍの各領域に適するように組み合わせることにより、チ
ップ全体でのチップ面積を大幅に縮小することが可能に
なる。As described above, according to the present embodiment, the same conductivity type M is applied to a relatively large area such as a memory cell array portion.
The region where only the OS transistor is present is separated by a field shield device isolation structure, and C
A region where MOS circuit is formed so as that the isolation in the field insulating film, and the separation by the field shield isolation structure, an element separation by SiO ₂ film (field oxide film) 515 formed by the LOCOS method DRA
By appropriately combining the respective areas of M, the chip area of the entire chip can be significantly reduced.

【０１１８】以下、本発明の第６の実施形態について図
６〜図９を参照して説明する。本実施形態は、ＥＥＰＲ
ＯＭなどの浮遊ゲート型の不揮発性半導体記憶装置の製
造方法に係る好適な実施形態であるが、上述した第１〜
第５の実施形態で説明した半導体装置の製造にも適用す
ることが可能である。Hereinafter, a sixth embodiment of the present invention will be described with reference to FIGS. In this embodiment, the EEPR
This is a preferred embodiment according to a method of manufacturing a floating gate type nonvolatile semiconductor memory device such as an OM.
The present invention can be applied to the manufacture of the semiconductor device described in the fifth embodiment.

【０１１９】本実施形態では、まず、図６（ａ）に示す
ように、比抵抗が１０Ω・ｃｍ程度であるｐ型のシリコ
ン基板６１１の周辺回路形成部６１２に不純物をイオン
注入してＰウェル６１４及びＮウェル６１５を形成する
とともに、メモリセルアレイ形成部６１３にＰウェル６
１６を形成する。Ｐウェル６１４とＮウェル６１５との
間及びＮウェル６１５とＰウェル６１６との間のＰＮ接
合は、シリコン基板６１１の主表面に終端している。In this embodiment, first, as shown in FIG. 6A, impurities are ion-implanted into a peripheral circuit forming portion 612 of a p-type silicon substrate 611 having a specific resistance of about 10 Ω · cm to form a P-well. 614 and an N well 615 are formed, and a P well 6 is formed in the memory cell array forming portion 613.
16 are formed. PN junctions between P well 614 and N well 615 and between N well 615 and P well 616 terminate in the main surface of silicon substrate 611.

【０１２０】次に、図６（ｂ）に示すように、膜厚２０
〜４０ｎｍ程度のシリコン酸化膜６１７を熱酸化でシリ
コン基板６１１上の全面に形成する。そして、膜厚１０
０〜２００ｎｍ程度のＮ型多結晶シリコン膜６２１をＣ
ＶＤ法でシリコン酸化膜６１７上の全面に堆積させ、さ
らに、膜厚１５０ｎｍ程度のシリコン窒化膜６２２をＣ
ＶＤ法で多結晶シリコン膜６２１上の全面に堆積させ
る。Next, as shown in FIG.
A silicon oxide film 617 of about 40 nm is formed on the entire surface of the silicon substrate 611 by thermal oxidation. And a film thickness of 10
The N-type polycrystalline silicon film 621 having a thickness of about
A silicon nitride film 622 having a thickness of about 150 nm is deposited on the entire surface of the silicon oxide film 617 by the VD method.
The polycrystalline silicon film 621 is deposited on the entire surface by the VD method.

【０１２１】その後、フォトリソグラフィ及びエッチン
グによって、周辺回路形成部６１２の素子分離領域にす
べき部分（Ｐウェル６１４及びＮウェル６１５の境界近
傍を含む）、及び、周辺回路形成部６１２とメモリセル
アレイ部６１３との境界（すなわち、Ｎウェル６１５及
びＰウェル６１６の境界）近傍部分から、例えば０．８
μｍ程度の幅でシリコン窒化膜６２２及び多結晶シリコ
ン膜６２１を除去する。これにより、周辺回路形成部６
１２の活性領域にすべき領域とメモリセルアレイ形成部
６１３の全面とに、シリコン窒化膜６２２及び多結晶シ
リコン膜６２１が残存する。なお、多結晶シリコン膜６
２１を除去せずにシリコン窒化膜６２２だけを除去して
もよい。Thereafter, by photolithography and etching, a portion to be an element isolation region of the peripheral circuit formation portion 612 (including the vicinity of the boundary between the P well 614 and the N well 615), and the peripheral circuit formation portion 612 and the memory cell array portion From the vicinity of the boundary with 613 (that is, the boundary between N well 615 and P well 616), for example, 0.8
The silicon nitride film 622 and the polycrystalline silicon film 621 are removed with a width of about μm. Thereby, the peripheral circuit forming section 6
The silicon nitride film 622 and the polycrystalline silicon film 621 remain in the region to be the active region 12 and the entire surface of the memory cell array forming portion 613. The polycrystalline silicon film 6
Only the silicon nitride film 622 may be removed without removing 21.

【０１２２】次に、図７（ａ）に示すように、下層に多
結晶シリコン膜６２１が形成された酸化防止膜であるシ
リコン窒化膜６２２をマスクにして、シリコン基板６１
１を１０００℃程度の温度で選択的に酸化し、周辺回路
形成部６１２の素子分離領域にすべき部分にフィールド
酸化膜としてのシリコン酸化膜６２３ｂを、周辺回路形
成部６１２とメモリセルアレイ形成部６１３との境界を
含むシリコン基板６１１の部分にフィールド酸化膜とし
てのシリコン酸化膜６２３ａを形成する。Next, as shown in FIG. 7A, a silicon substrate 61 is formed by using a silicon nitride film 622 which is an oxidation prevention film having a polycrystalline silicon film 621 formed as a lower layer as a mask.
1 is selectively oxidized at a temperature of about 1000 ° C., and a silicon oxide film 623b as a field oxide film is formed on a portion of the peripheral circuit forming portion 612 to be an element isolation region, and the peripheral circuit forming portion 612 and the memory cell array forming portion 613 are formed. A silicon oxide film 623a as a field oxide film is formed on a portion of the silicon substrate 611 including the boundary between the silicon oxide film 623a and the silicon oxide film 623a.

【０１２３】本実施形態では、このようにポリシリ・バ
ッファード（Poly-Si Buffered）ＬＯＣＯＳ法を実行す
るので、シリコン基板６１１の表面に沿う方向へのシリ
コン酸化膜６２３の成長が多結晶シリコン膜６２１によ
り抑制される。従って、シリコン酸化膜６２３のバーズ
ビークは、０．２μｍ程度の幅でしか発生しない（例え
ば、特開昭５６−７０６４４号公報）。In the present embodiment, since the Poly-Si Buffered LOCOS method is performed as described above, the growth of the silicon oxide film 623 in the direction along the surface of the silicon substrate 611 is performed by the polycrystalline silicon film 621. Is suppressed. Therefore, the bird's beak of the silicon oxide film 623 is generated only in a width of about 0.2 μm (for example, Japanese Patent Application Laid-Open No. 56-70644).

【０１２４】フィールド酸化膜６２３ａはウェル６１
５，６１６間の接合を、フィールド酸化膜６２３ｂはウ
ェル６１４，６１５間のＰＮ接合を、シリコン基板６１
１の主表面においてそれぞれ被覆する。すなわち、ＰＮ
接合はそれぞれフィールド酸化膜６２３ａ，６２３ｂの
内部表面に終端している。The field oxide film 623a is formed in the well 61
5, 616, the field oxide film 623b forms a PN junction between the wells 614, 615, and the silicon substrate 61.
1 on the main surface. That is, PN
The junctions are terminated on the inner surfaces of the field oxide films 623a and 623b, respectively.

【０１２５】その後、図７（ｂ）に示すように、燐酸を
用いたウエットエッチングでシリコン窒化膜６２２を除
去した後、膜厚１００ｎｍ程度のシリコン酸化膜６２４
をＣＶＤ法で全面に堆積させる。そして、フォトリソグ
ラフィ及びエッチングによって、周辺回路形成部６１２
の全面とメモリセルアレイ形成部６１３の活性領域にす
べき領域とからシリコン酸化膜６２４及び多結晶シリコ
ン膜６２１を除去する。これにより、メモリセルアレイ
形成部６１３の素子分離領域にすべき領域だけに、０．
８μｍ程度の幅でシリコン酸化膜６２４及びシールドゲ
ート電極としての多結晶シリコン膜６２１のパターンが
残存する。なお、シリコン窒化膜６２２を残しておい
て、このシリコン窒化膜６２２を多結晶シリコン膜６２
１上の絶縁膜として用いてもよい。Thereafter, as shown in FIG. 7B, after removing the silicon nitride film 622 by wet etching using phosphoric acid, a silicon oxide film 624 having a thickness of about 100 nm is formed.
Is deposited over the entire surface by a CVD method. Then, the peripheral circuit forming portion 612 is formed by photolithography and etching.
The silicon oxide film 624 and the polycrystalline silicon film 621 are removed from the entire surface of the substrate and the region to be the active region of the memory cell array formation portion 613. Thus, only the area of the memory cell array forming portion 613 that is to be set as the element isolation region is set to 0.
The pattern of the silicon oxide film 624 and the polycrystalline silicon film 621 as the shield gate electrode remains with a width of about 8 μm. Note that, while leaving the silicon nitride film 622, the silicon nitride film 622 is
1 may be used as an insulating film.

【０１２６】次に、図８（ａ）に示すように、膜厚１０
０ｎｍ程度のシリコン酸化膜６２５をＣＶＤ法で全面に
堆積させ、シリコン酸化膜６２５の全面をエッチバック
することによって、このシリコン酸化膜６２５から成る
サイドウォール酸化膜を多結晶シリコン膜６２１及びシ
リコン酸化膜６２４の側面に形成する。このときのシリ
コン酸化膜６２５のエッチバックによって、周辺回路形
成部６１２及びメモリセルアレイ形成部６１３の双方の
素子活性領域からシリコン酸化膜６１７が除去されて、
シリコン基板６１１が露出する。なお、シールドゲート
電極としての多結晶シリコン膜６２１は、後の工程にお
いて、Ｐウェル６１６と同電位になるように配線接続さ
れ、これによって、メモリセルアレイ形成部６１３にお
けるフィールドシールド法による素子分離が完成する。
なお、図８（ａ）は、Ｎウェル６１５及びＰウェル６１
６の境界近傍に形成したシリコン酸化膜６２３が、シー
ルドゲート電極としての多結晶シリコン膜６２１を用い
た素子分離構造と接するように描かれているが、このよ
うに形成することは必ずしも必要ではなく、シリコン酸
化膜６２３ａと多結晶シリコン膜６２１を用いた素子分
離構造とを離隔して形成してもよい。Next, as shown in FIG.
A silicon oxide film 625 having a thickness of about 0 nm is deposited on the entire surface by a CVD method, and the entire surface of the silicon oxide film 625 is etched back to form a sidewall oxide film composed of the silicon oxide film 625 with the polysilicon film 621 and the silicon oxide film. 624. By etching back the silicon oxide film 625 at this time, the silicon oxide film 617 is removed from the element active regions of both the peripheral circuit forming portion 612 and the memory cell array forming portion 613,
The silicon substrate 611 is exposed. Note that the polycrystalline silicon film 621 as a shield gate electrode is wiring-connected so as to have the same potential as the P well 616 in a later step, whereby element isolation by the field shield method in the memory cell array formation portion 613 is completed. I do.
FIG. 8A shows the N well 615 and the P well 61.
Although the silicon oxide film 623 formed near the boundary of No. 6 is drawn so as to be in contact with the element isolation structure using the polycrystalline silicon film 621 as the shield gate electrode, it is not always necessary to form the silicon oxide film 623 in this manner. Alternatively, the silicon oxide film 623a and the element isolation structure using the polycrystalline silicon film 621 may be formed separately.

【０１２７】次に、図８（ｂ）に示すように、露出して
いるシリコン基板６１１の表面を熱酸化して、この表面
にゲート酸化膜またはトンネル酸化膜としてのシリコン
酸化膜６２６を形成する。その後、Ｎ型多結晶シリコン
膜６２７でメモリセルアレイ形成部６１３における浮遊
ゲートを形成し、ＯＮＯ膜（シリコン酸化膜／シリコン
窒化膜／シリコン酸化膜）６３１で浮遊ゲートと制御ゲ
ートとの容量誘電体膜を形成する。なお、周辺回路形成
部６１２に形成するシリコン酸化膜６２６とメモリセル
アレイ形成部６１３に形成するシリコン酸化膜６２６と
は、膜厚が異なるものを別工程で形成してもよい。Next, as shown in FIG. 8B, the exposed surface of the silicon substrate 611 is thermally oxidized to form a silicon oxide film 626 as a gate oxide film or a tunnel oxide film on this surface. . Thereafter, a floating gate in the memory cell array forming portion 613 is formed by the N-type polycrystalline silicon film 627, and a capacitive dielectric film between the floating gate and the control gate is formed by the ONO film (silicon oxide film / silicon nitride film / silicon oxide film) 631. To form Note that the silicon oxide film 626 formed in the peripheral circuit formation portion 612 and the silicon oxide film 626 formed in the memory cell array formation portion 613 may be formed with different thicknesses in different steps.

【０１２８】そして、Ｎ型多結晶シリコン膜６３２で周
辺回路形成部６１２におけるゲート電極とメモリセルア
レイ形成部６１３における制御ゲートとを形成する。な
お、多結晶シリコン膜６２７、６３２の両方で周辺回路
形成部６１２におけるゲート電極を形成してもよい。ま
た、多結晶シリコン膜６２７だけで周辺回路形成部６１
２におけるゲート電極を形成してもよい。Then, a gate electrode in the peripheral circuit forming portion 612 and a control gate in the memory cell array forming portion 613 are formed by the N-type polycrystalline silicon film 632. Note that the gate electrode in the peripheral circuit formation portion 612 may be formed with both the polycrystalline silicon films 627 and 632. Further, the peripheral circuit forming portion 61 is formed only by the polycrystalline silicon film 627.
2 may be formed.

【０１２９】次に、図９（ａ）に示すように、周辺回路
形成部６１２のＰウェル６１４とメモリセルアレイ形成
部６１３とにＮ形不純物をイオン注入することにより、
多結晶シリコン膜６３２の両側に一対のＮ型不純物拡散
層６３３を形成する。さらに、周辺回路形成部６１２の
Ｎウェル６１５にＰ形不純物をイオン注入することによ
り、多結晶シリコン膜６３２の両側にＰ型不純物拡散層
６３４を形成する。これにより、周辺回路形成部６１２
にＣＭＯＳ回路を構成するＮ型ＭＯＳトランジスタ６３
５及びＰ型ＭＯＳトランジスタ６３６が、メモリセルア
レイ形成部６１３にメモリセルトランジスタ６３７がそ
れぞれ完成する。しかる後、層間絶縁膜６４１を全面に
形成する。Next, as shown in FIG. 9A, an N-type impurity is ion-implanted into the P well 614 of the peripheral circuit forming portion 612 and the memory cell array forming portion 613.
A pair of N-type impurity diffusion layers 633 are formed on both sides of the polycrystalline silicon film 632. Further, a P-type impurity is ion-implanted into the N-well 615 of the peripheral circuit formation portion 612 to form P-type impurity diffusion layers 634 on both sides of the polycrystalline silicon film 632. Thereby, the peripheral circuit forming section 612
N-type MOS transistor 63 forming a CMOS circuit
5 and the P-type MOS transistor 636 are completed, and the memory cell transistor 637 is completed in the memory cell array formation portion 613. Thereafter, an interlayer insulating film 641 is formed on the entire surface.

【０１３０】次に、図９（ｂ）に示すように、Ｎ型不純
物拡散層６３３及びＰ型不純物拡散層６３４に達するコ
ンタクト孔６４２を層間絶縁膜６４１に開孔する。そし
て、コンタクト孔６４２においてＮ型不純物拡散層６３
３及びＰ型不純物拡散層６３４とそれぞれ接続されるよ
うに、Ａｌ配線６４３をパターン形成する。さらに、表
面保護膜（図示せず）等を形成して、周辺回路形成部６
１２にＣＭＯＳ回路を有し且つメモリセルアレイ形成部
６１３に浮遊ゲート型のメモリセルトランジスタ６３７
を有する不揮発性半導体記憶装置を完成させる。Next, as shown in FIG. 9B, a contact hole 642 reaching the N-type impurity diffusion layer 633 and the P-type impurity diffusion layer 634 is formed in the interlayer insulating film 641. Then, the N-type impurity diffusion layer 63 is formed in the contact hole 642.
An Al wiring 643 is formed by patterning so as to be connected to the third and P-type impurity diffusion layers 634, respectively. Further, a surface protection film (not shown) or the like is formed to
12, a floating gate type memory cell transistor 637 having a CMOS circuit and a memory cell array forming portion 613.
Is completed.

【０１３１】このように、本実施形態では、ポリシリ・
バッファードＬＯＣＯＳ法を行う際にバッファ層として
形成した多結晶シリコン膜６２１を、メモリセルアレイ
部６１３においてシールドゲート電極として用いるの
で、シールドゲート電極を形成するために新たに多結晶
シリコン膜などの導電膜を形成する必要がなく、製造工
程数を少なくすることができる。As described above, in this embodiment, the polysilicon
Since the polycrystalline silicon film 621 formed as a buffer layer when the buffered LOCOS method is performed is used as a shield gate electrode in the memory cell array portion 613, a new conductive film such as a polycrystalline silicon film is formed in order to form a shield gate electrode. Need not be formed, and the number of manufacturing steps can be reduced.

【０１３２】なお、本実施形態は、浮遊ゲート型のメモ
リセルトランジスタを有する不揮発性半導体記憶装置の
製造に本発明を適用したものであるが、本発明は、浮遊
ゲート型以外のメモリセルトランジスタを有する不揮発
性半導体記憶装置や不揮発性半導体記憶装置以外のＤＲ
ＡＭなどの半導体装置の製造にも適用することができ
る。In the present embodiment, the present invention is applied to the manufacture of a nonvolatile semiconductor memory device having a floating gate type memory cell transistor. Semiconductor memory device and DR other than the nonvolatile semiconductor memory device
It can also be applied to the manufacture of semiconductor devices such as AM.

【０１３３】以下、本発明の第７の実施形態について図
１０〜図１１を参照して説明する。本実施形態は、１ト
ランジスタ・１キャパシタ型のＤＲＡＭの製造方法に係
る好適な実施形態であるが、上述した第１〜第５の実施
形態で説明した半導体装置の製造にも適用することが可
能である。Hereinafter, a seventh embodiment of the present invention will be described with reference to FIGS. The present embodiment is a preferred embodiment relating to a method for manufacturing a one-transistor / one-capacitor type DRAM, but can also be applied to the manufacture of the semiconductor device described in the above-described first to fifth embodiments. It is.

【０１３４】本実施形態により製造するＤＲＡＭでは、
素子の微細化に伴う電界強度の上昇を抑制するために２
種類の内部電源を用いる。すなわち、周辺回路形成部を
構成するＭＯＳトランジスタのゲート電極に比較的高い
方の電圧を印加し、メモリセルアレイ部を構成するＭＯ
Ｓトランジスタのゲート電極に比較的低い方の電圧を印
加する。従って、それぞれのＭＯＳトランジスタのゲー
ト酸化膜を印加電圧に適した膜厚にしなければならな
い。例えば、印加電圧２０Ｖでは３０ｎｍ程度、５Ｖで
は１７ｎｍ程度、３．３Ｖでは１１ｎｍ程度とすること
が好ましい。In the DRAM manufactured according to the present embodiment,
In order to suppress the increase of the electric field strength accompanying the miniaturization of the element, 2
Use different types of internal power supply. That is, a relatively higher voltage is applied to the gate electrode of the MOS transistor forming the peripheral circuit forming portion, and the MO forming the memory cell array portion is formed.
A relatively lower voltage is applied to the gate electrode of the S transistor. Therefore, the gate oxide film of each MOS transistor must have a thickness suitable for the applied voltage. For example, the applied voltage is preferably about 30 nm at 20 V, about 17 nm at 5 V, and about 11 nm at 3.3 V.

【０１３５】そこで、本実施形態による製造方法では、
周辺回路部とメモリセルアレイ部とを第１〜第５の実施
形態のようにＬＯＣＯＳ法及びフィールドシールド法で
それぞれ素子分離するとともに、両部のゲート酸化膜を
それぞれの活性素子に関して最適な膜厚に形成するＤＲ
ＡＭを、ショートなどの不良を防止しつつできるだけ少
ない工程数で製造するようにした。Therefore, in the manufacturing method according to the present embodiment,
The peripheral circuit section and the memory cell array section are separated from each other by the LOCOS method and the field shield method as in the first to fifth embodiments, and the gate oxide films in both sections are adjusted to the optimum film thickness for each active element. DR to form
The AM is manufactured with as few steps as possible while preventing defects such as short circuits.

【０１３６】本実施形態のＤＲＡＭを製造するには、ま
ず、図１０（ａ）に示すように、ｐ型のシリコン基板７
０１の周辺回路形成部７５１にリンなどのＮ型不純物を
イオン注入してＮウェル７３１を形成するとともに、メ
モリセルアレイ形成部７５２にホウ素などのＰ型不純物
をイオン注入してＰウェル７３２を形成する。ウェル７
３１，７３２間のＰＮ接合はシリコン基板７０１の主表
面に終端している。In order to manufacture the DRAM of this embodiment, first, as shown in FIG.
The N well 731 is formed by ion-implanting an N-type impurity such as phosphorus into the peripheral circuit forming portion 751 of FIG. 01, and the P well 732 is formed by ion-implanting a P-type impurity such as boron into the memory cell array forming portion 752. . Well 7
The PN junction between 31 and 732 terminates on the main surface of silicon substrate 701.

【０１３７】しかる後、周辺回路形成部７５１の素子分
離領域及びＮウェル７３１とＰウェル７３２との境界を
含む部分に開口部を有するシリコン窒化膜（図示せず）
をパターン形成し、このシリコン窒化膜を耐酸化マスク
とした選択的な熱酸化を行い、周辺回路形成部７５１の
素子分離領域及びウェル７３１，７３２の境界を含むシ
リコン基板７０１の部分に膜厚５００〜８００ｎｍ程度
のフィールド酸化膜７０２ｂ，７０２ａを形成する。そ
して、燐酸を用いたウエットエッチングでシリコン窒化
膜を除去する。Thereafter, a silicon nitride film (not shown) having an opening in the element isolation region of peripheral circuit forming portion 751 and a portion including the boundary between N well 731 and P well 732
Is formed, and selective thermal oxidation is performed using the silicon nitride film as an oxidation-resistant mask, so that a film thickness of 500 Field oxide films 702b and 702a of about 800 nm are formed. Then, the silicon nitride film is removed by wet etching using phosphoric acid.

【０１３８】フィールド酸化膜７０２ａはウェル７３
１，７３２間の接合をシリコン基板７０１の主表面にお
いて被覆する。すなわち、ＰＮ接合はそれぞれフィール
ド酸化膜６０２ａの内部表面に終端している。The field oxide film 702a is formed in the well 73
The junction between 1,732 is covered on the main surface of the silicon substrate 701. That is, each of the PN junctions terminates on the inner surface of field oxide film 602a.

【０１３９】次に、図１０（ｂ）に示すように、熱酸化
を施すことにより、フィールド酸化膜７０２ａ，７０２
ｂが形成されていないＮウェル７３１およびＰウェル７
３２の表面上に、膜厚２０〜３０ｎｍ程度のゲート酸化
膜７０３を形成する。Next, as shown in FIG. 10B, thermal oxidation is performed to form field oxide films 702a, 702.
N well 731 and P well 7 where b is not formed
A gate oxide film 703 having a thickness of about 20 to 30 nm is formed on the surface of the gate oxide film 32.

【０１４０】次に、図１０（ｃ）に示すように、膜厚２
００〜４００ｎｍ程度のＮ型多結晶シリコン膜（７０
４，７０５）及び膜厚１００〜１５０ｎｍ程度のシリコ
ン酸化膜７０７をＣＶＤ法で全面に堆積させる。そし
て、これらのシリコン酸化膜７０７および多結晶シリコ
ン膜を、周辺回路形成部７５１においてＭＯＳトランジ
スタのゲート電極７０４のパターンに加工し、メモリセ
ルアレイ形成部７５２においてシールドゲート電極７０
５のパターンに加工する。しかる後、メモリセルアレイ
形成部７５２を覆うようにパターンに形成したフォトレ
ジスト（図示せず）とフィールド酸化膜７０２ａ，７０
２ｂとゲート電極７０４とをマスクとして、Ｎウェル７
３１にＰ型不純物をイオン注入する。これにより、ゲー
ト電極７０４の両側のＮウェル７３１表面内にＰ型低濃
度不純物拡散層（ＬＤＤ層）７０６を形成する。Next, as shown in FIG.
An N-type polycrystalline silicon film (about 70 to
4,705) and a silicon oxide film 707 having a thickness of about 100 to 150 nm is deposited on the entire surface by the CVD method. The silicon oxide film 707 and the polycrystalline silicon film are processed into the pattern of the gate electrode 704 of the MOS transistor in the peripheral circuit forming portion 751 and the shield gate electrode 70 in the memory cell array forming portion 752.
Process into 5 patterns. Thereafter, a photoresist (not shown) formed in a pattern so as to cover memory cell array forming portion 752 and field oxide films 702a and 702 are formed.
2b and gate electrode 704 as a mask, N well 7
31 is ion-implanted with a P-type impurity. Thus, a P-type low-concentration impurity diffusion layer (LDD layer) 706 is formed in the surface of the N well 731 on both sides of the gate electrode 704.

【０１４１】次に、図１０（ｄ）に示すように、膜厚１
００〜２００ｎｍ程度のシリコン酸化膜７０８をＣＶＤ
法で全面に堆積し、シリコン基板７０１の表面がＮウェ
ル７３１およびＰウェル７３２において露出するまでシ
リコン酸化膜７０８およびゲート酸化膜７０３をエッチ
バックする。これにより、ゲート電極７０４およびシリ
コン酸化膜７０７の側面と、シールドゲート電極７０５
およびシリコン酸化膜７０７の側面とにシリコン酸化膜
７０８からなるサイドウォール酸化膜を形成する。Next, as shown in FIG.
CVD of silicon oxide film 708 of about 100 to 200 nm
Then, the silicon oxide film 708 and the gate oxide film 703 are etched back until the surface of the silicon substrate 701 is exposed in the N well 731 and the P well 732. Thus, the side surfaces of the gate electrode 704 and the silicon oxide film 707 and the shield gate electrode 705
Then, a sidewall oxide film made of a silicon oxide film 708 is formed on the side surface of the silicon oxide film 707.

【０１４２】次に、図１１（ａ）に示すように、熱酸化
を施すことにより、シリコン基板７０１が露出した領域
のＮウェル７３１およびＰウェル７３２の表面に、膜厚
１１ｎｍ程度のゲート酸化膜７１０を形成する。Next, as shown in FIG. 11A, a gate oxide film having a thickness of about 11 nm is formed on the surface of the N well 731 and the P well 732 in the region where the silicon substrate 701 is exposed by performing thermal oxidation. 710 is formed.

【０１４３】次に、図１１（ｂ）に示すように、膜厚２
００〜４００ｎｍ程度の多結晶シリコン膜をＣＶＤ法で
全面に堆積し、この多結晶シリコン膜をメモリセルアレ
イ形成部７５２においてＭＯＳトランジスタのゲート電
極７１２のパターンに加工する。しかる後、周辺回路形
成部７５１を覆うようなパターンに形成したフォトレジ
スト（図示せず）とシールドゲート電極７０５とゲート
電極７１２とをマスクとして、Ｐウェル７３２にＮ型不
純物をイオン注入する。これにより、ゲート電極７１２
の両側のＰウェル７３２表面部にＮ型低濃度不純物拡散
層（ＬＤＤ層）７１６を形成する。Next, as shown in FIG.
A polycrystalline silicon film of about 00 to 400 nm is deposited on the entire surface by the CVD method, and this polycrystalline silicon film is processed into a pattern of the gate electrode 712 of the MOS transistor in the memory cell array forming portion 752. Thereafter, an N-type impurity is ion-implanted into the P well 732 using a photoresist (not shown) formed in a pattern to cover the peripheral circuit formation portion 751, the shield gate electrode 705, and the gate electrode 712 as a mask. Thus, the gate electrode 712
An N-type low-concentration impurity diffusion layer (LDD layer) 716 is formed on the surface of the P well 732 on both sides.

【０１４４】さらに、全面に形成したシリコン酸化膜を
エッチバックすることによりゲート電極７１２の側面に
形成したサイドウォール酸化膜７１３を新たなマスクと
して、Ｐウェル７３２にＮ型不純物をイオン注入し、ゲ
ート電極７１２の両側のＰウェル７３２表面部に、ＭＯ
Ｓトランジスタのソース・ドレイン領域となる一対のＮ
型高濃度不純物拡散層７１８を形成する。Further, an N-type impurity is ion-implanted into the P well 732 by using the sidewall oxide film 713 formed on the side surface of the gate electrode 712 as a new mask by etching back the silicon oxide film formed on the entire surface. MO surface is placed on the surface of the P-well 732 on both sides of the electrode 712.
A pair of Ns serving as source / drain regions of an S transistor
A high-concentration impurity diffusion layer 718 is formed.

【０１４５】しかる後、メモリセルアレイ形成部７５２
を覆うようなパターンに形成したフォトレジスト（図示
せず）とフィールド酸化膜７０２ａ，７０２ｂとゲート
電極７０４とシリコン酸化膜７０８をマスクとしてＮウ
ェル７３１にＰ型不純物をイオン注入し、ゲート電極７
０４の両側のＮウェル７３１表面部に、ＭＯＳトランジ
スタのソース・ドレインとなる一対のＰ型高濃度不純物
拡散層７１４を形成する。Thereafter, the memory cell array forming portion 752
P-type impurities are ion-implanted into the N well 731 using the photoresist (not shown) formed in a pattern covering the gate electrode, the field oxide films 702a and 702b, the gate electrode 704, and the silicon oxide film 708 as a mask.
A pair of P-type high-concentration impurity diffusion layers 714 to be the source and drain of the MOS transistor are formed on the surface of the N well 731 on both sides of the transistor 04.

【０１４６】次に、図１１（ｃ）に示すように、ＭＯＳ
トランジスタのソース・ドレインの一方と接続される下
部電極７２１と、ＯＮＯ膜などのキャパシタ誘電体膜７
２３と、キャパシタ誘電体膜７２３を介して下部電極７
２１と対向する上部電極７２５とからなるキャパシタを
形成し、全面を絶縁膜７２４で覆った後、残りのＭＯＳ
トランジスタのソース・ドレインに引出し電極７２２を
形成する。以下、保護膜を形成するなどの公知の工程を
施すことにより、本実施形態のＤＲＡＭが製造される。Next, as shown in FIG.
A lower electrode 721 connected to one of a source and a drain of the transistor; and a capacitor dielectric film 7 such as an ONO film.
23 and the lower electrode 7 via the capacitor dielectric film 723.
After forming a capacitor including the upper electrode 725 and the opposing upper electrode 725 and covering the entire surface with an insulating film 724, the remaining MOS
An extraction electrode 722 is formed at the source / drain of the transistor. Hereinafter, the DRAM of the present embodiment is manufactured by performing known steps such as forming a protective film.

【０１４７】本実施形態により製造されたＤＲＡＭにお
いては、メモリセルアレイ部７５２を構成する微細化さ
れたＭＯＳトランジスタの動作を確実なものとするため
に、このＭＯＳトランジスタのゲート電極７１２に外部
から供給される５Ｖの電圧を降圧した３．３Ｖ程度の低
電圧が印加されるため、ゲート酸化膜７１０の膜厚を１
１ｎｍ程度と薄く形成している。一方で、周辺回路部７
５１を構成するＭＯＳトランジスタのゲート電極７０４
には、外部から供給される５Ｖの電圧がそのまま印加さ
れるため、５Ｖの電圧が負荷されても破壊されないよう
にゲート酸化膜７０３の膜厚を２０〜３０ｎｍ程度と比
較的厚く形成し、その信頼性を高くしている。In the DRAM manufactured according to the present embodiment, in order to ensure the operation of the miniaturized MOS transistor constituting the memory cell array portion 752, the MOS transistor is supplied from the outside to the gate electrode 712 of the MOS transistor. Since a low voltage of about 3.3 V obtained by stepping down a voltage of 5 V is applied, the thickness of the gate oxide film 710 is reduced to 1
It is formed as thin as about 1 nm. On the other hand, the peripheral circuit unit 7
The gate electrode 704 of the MOS transistor constituting the transistor 51
Since the voltage of 5 V supplied from the outside is applied as it is, the gate oxide film 703 is formed to have a relatively large thickness of about 20 to 30 nm so that the gate oxide film 703 is not broken even when a voltage of 5 V is applied. The reliability is high.

【０１４８】そして、周辺回路部（７５１）においては
膜厚が大きいフィールド酸化膜７０２でＭＯＳトランジ
スタ間を電気的に分離するとともに、メモリセルアレイ
部（７５２）においては例えばＰウェル７３２と同電位
に保持されたシールドゲート電極７０５によりＭＯＳト
ランジスタ間を電気的に分離する。このため、ＣＭＯＳ
回路が多く形成される周辺回路部（７５１）ではガード
リングなどを設けることなく小さい分離幅で素子分離が
行え、且つ、ＮチャネルＭＯＳトランジスタが多く形成
されるメモリセルアレイ部（７５２）ではバーズビーク
による分離幅の拡大やチャネルストップイオン注入によ
る狭チャネル効果が生じず、また拡散層の漏れ電流を抑
制することができる。In the peripheral circuit portion (751), the MOS transistors are electrically separated by the field oxide film 702 having a large thickness, and in the memory cell array portion (752), for example, the same potential as that of the P well 732 is maintained. The MOS transistor is electrically isolated by the shield gate electrode 705 thus set. For this reason, CMOS
In the peripheral circuit portion (751) where many circuits are formed, element isolation can be performed with a small isolation width without providing a guard ring or the like, and in the memory cell array portion (752) where many N-channel MOS transistors are formed, isolation by bird's beak is used. The narrow channel effect due to the increase in width and the channel stop ion implantation does not occur, and the leakage current of the diffusion layer can be suppressed.

【０１４９】また、本実施形態の方法によると、ゲート
電極７０４とシールドゲート電極７０５とを同じ多結晶
シリコン膜をパターニングして形成するとともに、ゲー
ト電極７０４とシールドゲート電極７０５との下に形成
される絶縁膜を共にゲート酸化膜７０３としたため、周
辺回路部（７５１）とメモリセルアレイ部（７５２）と
のゲート酸化膜厚が互いに異なるＤＲＡＭを少ない製造
工程数で製造することができる。According to the method of the present embodiment, the gate electrode 704 and the shield gate electrode 705 are formed by patterning the same polycrystalline silicon film, and are formed under the gate electrode 704 and the shield gate electrode 705. Since both the insulating films are the gate oxide films 703, DRAMs having different gate oxide thicknesses in the peripheral circuit portion (751) and the memory cell array portion (752) can be manufactured with a small number of manufacturing steps.

【０１５０】また、シリコン酸化膜７０８からなるサイ
ドウォール酸化膜を形成するためのエッチバックと同時
にゲート酸化膜７０３を除去しているので、シールドゲ
ート電極７０５上のシリコン酸化膜７０７、７０８が除
去されてシールドゲート電極７０５が露出することがな
い。従って、シールドゲート電極７０５と他の導電膜と
のショートを防止することができる。Since the gate oxide film 703 is removed at the same time as the etch back for forming the sidewall oxide film composed of the silicon oxide film 708, the silicon oxide films 707 and 708 on the shield gate electrode 705 are removed. Thus, the shield gate electrode 705 is not exposed. Therefore, a short circuit between the shield gate electrode 705 and another conductive film can be prevented.

【０１５１】本実施形態は、ＤＲＡＭの製造に関するも
のであるが、本発明は、ＬＯＣＯＳ法およびフィールド
シールド法の両方で素子分離を行い、それぞれの領域で
のゲート絶縁膜の膜厚を異なるようにした半導体装置で
あれば、浮遊ゲート型などのメモリセルトランジスタを
有する不揮発性半導体記憶装置や論理集積回路装置など
の半導体装置の製造にも適用することができる。Although the present embodiment relates to the manufacture of a DRAM, the present invention performs element isolation by both the LOCOS method and the field shield method so that the thickness of the gate insulating film in each region is different. The semiconductor device described above can be applied to the manufacture of a semiconductor device such as a nonvolatile semiconductor memory device or a logic integrated circuit device having a memory cell transistor of a floating gate type or the like.

【０１５２】[0152]

【発明の効果】本発明によれば、導電型の異なる２つの
ウェルの境界領域を従来よりも狭い幅で電気的に分離す
ることが可能になって、半導体装置をより高集積化する
ことができる。また、導電型の異なる２つのウェルの境
界領域で、ＣＭＯＳ回路の２種類のＭＯＳトランジスタ
のゲート電極を直接接続することが可能になって、半導
体装置の信頼性を向上させることができる。According to the present invention, it becomes possible to electrically separate the boundary region between two wells having different conductivity types with a smaller width than in the prior art, thereby achieving a higher integration of a semiconductor device. it can. In addition, it becomes possible to directly connect the gate electrodes of the two types of MOS transistors of the CMOS circuit in the boundary region between the two wells having different conductivity types, thereby improving the reliability of the semiconductor device.

【０１５３】また、素子分離に伴う面積損失が少なくな
るので、半導体集積回路が高集積化され、チップ面積を
大幅に縮小することが可能になる。よって、半導体装置
を低コストで提供できるようになる。Since the area loss due to the element isolation is reduced, the semiconductor integrated circuit is highly integrated, and the chip area can be greatly reduced. Therefore, a semiconductor device can be provided at low cost.

【０１５４】また、フィールド酸化膜を用いた素子分離
構造が適している領域及びシールドゲート電極を用いた
素子分離構造が適している領域にこれらの素子分離構造
を適用することができ、しかも、ポリシリ・バッファー
ドＬＯＣＯＳ法を行うことによりフィールド酸化膜を用
いた素子分離構造におけるバーズビークの発生が抑制さ
れるので、全体として高い集積度を有する半導体装置を
製造することができる。Further, these element isolation structures can be applied to a region where an element isolation structure using a field oxide film is suitable and a region where an element isolation structure using a shield gate electrode is suitable. The occurrence of bird's beaks in the element isolation structure using the field oxide film is suppressed by performing the buffered LOCOS method, so that a semiconductor device having a high degree of integration as a whole can be manufactured.

【０１５５】さらに、ポリシリ・バッファードＬＯＣＯ
Ｓ法を行う際にバッファ層として形成した多結晶シリコ
ン膜を加工してシールドゲート電極として用いるので、
シールドゲート電極を形成するために新たな導電膜を形
成する必要がない。従って、製造工程数を少なくでき、
高い集積度を有する半導体装置を低コストで製造するこ
とが可能になる。Further, a poly-silicone buffered LOCO
Since the polycrystalline silicon film formed as a buffer layer is processed and used as a shield gate electrode when performing the S method,
There is no need to form a new conductive film to form the shield gate electrode. Therefore, the number of manufacturing steps can be reduced,
A semiconductor device having a high degree of integration can be manufactured at low cost.

【０１５６】また、フィールド酸化膜で素子分離される
領域に形成される第１のゲート電極とシールドゲート電
極とを同じ導電膜で形成するので、導電膜の形成工程を
減少させるこができるとともに、第１のゲート電極とシ
ールドゲート電極とを同じゲート絶縁膜上に形成するの
で、ゲート絶縁膜の形成工程も減少させることができ
る。従って、製造工程数を少なくでき、高い集積度を有
する半導体装置を低コストで製造することが可能にな
る。Further, since the first gate electrode and the shield gate electrode formed in the region separated by the field oxide film are formed of the same conductive film, the number of steps for forming the conductive film can be reduced. Since the first gate electrode and the shield gate electrode are formed on the same gate insulating film, the number of steps for forming the gate insulating film can be reduced. Therefore, the number of manufacturing steps can be reduced, and a semiconductor device having a high degree of integration can be manufactured at low cost.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態の半導体装置の模式図
な断面図である。FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第２の実施形態の半導体装置であるＤ
ＲＡＭの模式図な断面図である。FIG. 2 illustrates a semiconductor device according to a second embodiment of the present invention,
FIG. 2 is a schematic sectional view of a RAM.

【図３】本発明の第３の実施形態の半導体装置であるフ
ラッシュメモリの模式図な断面図である。FIG. 3 is a schematic sectional view of a flash memory which is a semiconductor device according to a third embodiment of the present invention.

【図４】本発明の第４の実施形態の半導体装置であるフ
ラッシュメモリの模式図な断面図である。FIG. 4 is a schematic sectional view of a flash memory which is a semiconductor device according to a fourth embodiment of the present invention.

【図５】本発明の第５の実施形態の半導体装置であるＤ
ＲＡＭの模式図な断面図である。FIG. 5 illustrates a semiconductor device according to a fifth embodiment of the present invention;
FIG. 2 is a schematic sectional view of a RAM.

【図６】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 6 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention in the order of steps.

【図７】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 7 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention in the order of steps.

【図８】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 8 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention in the order of steps.

【図９】本発明の第６の実施形態の半導体装置の製造方
法を工程順に示す断面図である。FIG. 9 is a sectional view illustrating a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention in the order of steps.

【図１０】本発明の第７の実施形態の半導体装置の製造
方法を工程順に示す断面図である。FIG. 10 is a sectional view illustrating a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention in the order of steps.

【図１１】本発明の第７の実施形態の半導体装置の製造
方法を工程順に示す断面図である。FIG. 11 is a sectional view illustrating a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention in the order of steps.

【符号の説明】[Explanation of symbols]

１００ シリコン基板 １０１ Ｐウェル（ＰＷ） １０２ Ｎウェル（ＮＷ） １０３ Ｎ型ＭＯＳトランジスタ １０４ Ｐ型ＭＯＳトランジスタ １０５、１０６ シールドゲート電極 １１０、１１１ ゲート電極 １１４ フィールド酸化膜 １２０ Ｎ型不純物拡散層 １２２ Ｐ型不純物拡散層 １３２ ゲート酸化膜 １３３ シリコン酸化膜 Reference Signs List 100 silicon substrate 101 P well (PW) 102 N well (NW) 103 N type MOS transistor 104 P type MOS transistor 105, 106 Shield gate electrode 110, 111 Gate electrode 114 Field oxide film 120 N type impurity diffusion layer 122 P type impurity Diffusion layer 132 Gate oxide film 133 Silicon oxide film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅谷 文孝 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Fumitaka Sugaya 2-6-3 Otemachi, Chiyoda-ku, Tokyo Nippon Steel Corporation

Claims (32)

【特許請求の範囲】[Claims] 【請求項１】 互いに異なる電位に固定された第１導電
型の第１のウェル領域と第２導電型の第２のウェル領域
とが半導体基板の表面部に隣接して形成され、前記第１
のウェル領域及び前記第２のウェル領域の少なくともい
ずれか一方に各ウェルとは逆導電型のソース／ドレイン
を有する複数のＭＯＳトランジスタが形成された半導体
装置において、 前記複数のＭＯＳトランジスタがフィールドシールド素
子分離構造により互いに電気的に分離されているととも
に、前記第１のウェル領域と前記第２のウェル領域とが
第１のフィールド酸化膜により電気的に分離されている
ことを特徴とする半導体装置。A first well region of a first conductivity type and a second well region of a second conductivity type which are fixed to different potentials are formed adjacent to a surface of a semiconductor substrate;
A plurality of MOS transistors each having a source / drain of a conductivity type opposite to that of each well in at least one of the well region and the second well region, wherein the plurality of MOS transistors are formed of a field shield element. A semiconductor device, which is electrically separated from each other by an isolation structure, and wherein the first well region and the second well region are electrically separated by a first field oxide film. 【請求項２】 前記第１のウェル領域に形成されたＭＯ
Ｓトランジスタのゲート電極と前記第２のウェル領域に
形成されたＭＯＳトランジスタのゲート電極とが、前記
第１のフィールド酸化膜上において直接接続されている
ことを特徴とする請求項１に記載の半導体装置。2. An MO formed in the first well region.
2. The semiconductor according to claim 1, wherein the gate electrode of the S transistor and the gate electrode of the MOS transistor formed in the second well region are directly connected on the first field oxide film. apparatus. 【請求項３】 第１導電型の第３のウェル領域と、この
第３のウェル領域に包含され且つ電源電位とは逆電位に
固定された第２導電型の第４のウェル領域とが前記半導
体基板の表面部に更に形成されており、前記第３のウェ
ル領域と前記第４のウェル領域とが第２のフィールド酸
化膜により電気的に分離されていることを特徴とする請
求項１又は２に記載の半導体装置。3. A third well region of a first conductivity type and a fourth well region of a second conductivity type included in the third well region and fixed at a potential opposite to a power supply potential. The semiconductor device according to claim 1, further comprising a surface region of the semiconductor substrate, wherein the third well region and the fourth well region are electrically separated by a second field oxide film. 3. The semiconductor device according to 2. 【請求項４】 前記第３のウェル領域に形成されたＭＯ
Ｓトランジスタのゲート電極と前記第４のウェル領域に
形成されたＭＯＳトランジスタのゲート電極とが、前記
第２のフィールド酸化膜上において直接接続されている
ことを特徴とする請求項３に記載の半導体装置。4. An MO formed in the third well region
4. The semiconductor according to claim 3, wherein a gate electrode of the S transistor and a gate electrode of the MOS transistor formed in the fourth well region are directly connected on the second field oxide film. apparatus. 【請求項５】 半導体基板の表面部に複数のウェル領域
が形成されている半導体装置において、 前記ウェル領域どうし及び前記ウェル領域と前記半導体
基板との境界部分のみがそれぞれフィールド酸化膜によ
り電気的に分離されており、それ以外の素子分離がフィ
ールドシールド素子分離構造によりなされていることを
特徴とする半導体装置。5. A semiconductor device in which a plurality of well regions are formed on a surface portion of a semiconductor substrate, wherein only the well regions and a boundary portion between the well region and the semiconductor substrate are electrically connected to each other by a field oxide film. A semiconductor device, which is isolated, and other element isolation is performed by a field shield element isolation structure. 【請求項６】 第１導電型チャネルのＭＯＳトランジス
タが形成された第１の領域と、第１及び第２導電型チャ
ネルのＭＯＳトランジスタが共に形成された第２の領域
とを有する半導体装置において、 前記第１の領域がフィールドシールド素子分離構造によ
り素子分離されており、 前記第２の領域がフィールド絶縁膜で素子分離されてい
ることを特徴とする半導体装置。6. A semiconductor device having a first region in which a MOS transistor of a first conductivity type channel is formed and a second region in which a MOS transistor of a first and second conductivity type channel is formed. A semiconductor device, wherein the first region is element-isolated by a field shield element isolation structure, and the second region is element-isolated by a field insulating film. 【請求項７】 前記第１の領域がＤＲＡＭメモリセル領
域であり、前記第２の領域が前記ＤＲＡＭメモリセル領
域の周辺回路領域であることを特徴とする請求項６に記
載の半導体装置。7. The semiconductor device according to claim 6, wherein said first region is a DRAM memory cell region, and said second region is a peripheral circuit region of said DRAM memory cell region. 【請求項８】 前記第２の領域にＣＭＯＳ回路が形成さ
れていることを特徴とする請求項６又は７に記載の半導
体装置。8. The semiconductor device according to claim 6, wherein a CMOS circuit is formed in said second region. 【請求項９】 主表面をもつ半導体基板と、 前記半導体基板の主表面内に形成され、前記半導体基板
内に内部表面をもつフィールド酸化膜と、 前記半導体基板内に画定された第１の導電型の第１の半
導体領域と、 前記半導体基板内に画定された第２の導電型の第２の半
導体領域とを備え、 前記第１及び第２の半導体領域の間には接合が形成さ
れ、その接合は前記フィールド酸化膜の内部表面に終端
していて、それにより前記第１及び第２の半導体領域が
相互に分離されていることを特徴とする半導体装置。9. A semiconductor substrate having a main surface, a field oxide film formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate, and a first conductive film defined in the semiconductor substrate. A first semiconductor region of a first conductivity type, and a second semiconductor region of a second conductivity type defined in the semiconductor substrate; a junction is formed between the first and second semiconductor regions; The semiconductor device, wherein the junction terminates at an inner surface of the field oxide film, whereby the first and second semiconductor regions are separated from each other. 【請求項１０】 前記第１の半導体領域内の第１の回路
素子と前記第２の半導体領域内の第２の回路素子とを電
気的に接続するため前記半導体基板の主表面の上方に形
成された接続導体を有し、この接続導体が前記第１及び
第２の半導体領域間の接合を横断するようにして前記フ
ィールド酸化膜の上を延びて存在していることを特徴と
する請求項９に記載の半導体装置。10. A semiconductor device formed above a main surface of the semiconductor substrate for electrically connecting a first circuit element in the first semiconductor region and a second circuit element in the second semiconductor region. And a connecting conductor extending over the field oxide film so as to cross a junction between the first and second semiconductor regions. 10. The semiconductor device according to item 9. 【請求項１１】 前記フィールド酸化膜の厚みが１５０
ｎｍ〜５００ｎｍであることを特徴とする請求項１０に
記載の半導体装置。11. The field oxide film having a thickness of 150
The semiconductor device according to claim 10, wherein the thickness is from 500 nm to 500 nm. 【請求項１２】 前記第１及び第２の半導体領域の一方
が前記半導体基板の一部であり、前記第１及び第２の半
導体領域の他方が半導体基板内に形成されたウェルであ
ることを特徴とする請求項９に記載の半導体装置。12. One of the first and second semiconductor regions is a part of the semiconductor substrate, and the other of the first and second semiconductor regions is a well formed in the semiconductor substrate. The semiconductor device according to claim 9, wherein: 【請求項１３】 前記第１及び第２の半導体領域が前記
半導体基板の異なる部分に形成されたウェルであること
を特徴とする請求項９に記載の半導体装置。13. The semiconductor device according to claim 9, wherein said first and second semiconductor regions are wells formed in different portions of said semiconductor substrate. 【請求項１４】 前記第１の半導体領域が前記半導体基
板内に形成された比較的大きいウェルであり、前記第１
の半導体領域が比較的大きいウェル内に形成された比較
的小さいウェルであることを特徴とする請求項９に記載
の半導体装置。14. The semiconductor device according to claim 14, wherein the first semiconductor region is a relatively large well formed in the semiconductor substrate.
10. The semiconductor device according to claim 9, wherein said semiconductor region is a relatively small well formed in a relatively large well. 【請求項１５】 前記第１の半導体領域内には複数個の
第１の回路素子が形成され、これら複数個の第１の回路
素子を相互に分離するため前記第１の半導体領域内の前
記半導体基板の主表面上に第１のフィールドシールド素
子分離構造体が形成されるとともに、 前記第２の半導体領域内には複数個の第２の回路素子が
形成され、これら複数個の第２の回路素子を相互に分離
するため前記第２の半導体領域内の前記半導体基板の主
表面上に第２のフィールドシールド素子分離構造体が形
成されていることを特徴とする請求項９に記載の半導体
装置。15. A plurality of first circuit elements are formed in the first semiconductor region, and the plurality of first circuit elements are separated from each other in the first semiconductor region in order to separate the plurality of first circuit elements from each other. A first field shield element isolation structure is formed on a main surface of a semiconductor substrate, and a plurality of second circuit elements are formed in the second semiconductor region. 10. The semiconductor according to claim 9, wherein a second field shield element isolation structure is formed on a main surface of the semiconductor substrate in the second semiconductor region to isolate circuit elements from each other. apparatus. 【請求項１６】 前記第１及び第２の半導体領域が前記
半導体基板の異なる部分に形成されたＰ導電型及びＮ導
電型のウェルであり、前記第１の回路素子がＮＭＯＳト
ランジスタを含み、前記第２の回路素子がＰＭＯＳトラ
ンジスタを含み、前記ＮＭＯＳトランジスタ及びＰＭＯ
Ｓトランジスタのゲートが、前記Ｐ導電型ウェル及びＮ
導電型ウェル間の接合を横断するようにして前記フィー
ルド酸化膜の上を延びて存在し、接続導体により相互に
電気的に接続されていることを特徴とする請求項１５に
記載の半導体装置。16. The semiconductor device according to claim 16, wherein the first and second semiconductor regions are P-conductivity type and N-conductivity type wells formed in different portions of the semiconductor substrate, wherein the first circuit element includes an NMOS transistor, A second circuit element includes a PMOS transistor, wherein the NMOS transistor and the PMO
The gate of the S transistor is connected to the P conductivity type well and the N
16. The semiconductor device according to claim 15, wherein the semiconductor device extends over the field oxide film so as to cross the junction between the conductive type wells, and is electrically connected to each other by a connection conductor. 【請求項１７】 前記第１及び第２の半導体領域が前記
半導体基板の異なる部分に形成されたＰ導電型及びＮ導
電型のウェルであり、前記第１の回路素子がメモリセル
のアレイ及びＮＭＯＳトランジスタを含み、前記第２の
回路素子がＰＭＯＳトランジスタを含み、前記ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタのゲートが、前
記Ｐ導電型ウェル及びＮ導電型ウェル間の接合を横断す
るようにして前記フィールド酸化膜の上を延びて存在
し、接続導体により相互に電気的に接続されてメモリセ
ルアレイのための周辺回路を構成していることを特徴と
する請求項１５に記載の半導体装置。17. The semiconductor device according to claim 17, wherein the first and second semiconductor regions are P-conductivity type and N-conductivity type wells formed in different portions of the semiconductor substrate, and the first circuit element is an array of memory cells and an NMOS. A transistor, wherein the second circuit element includes a PMOS transistor;
The gates of the transistor and the PMOS transistor extend over the field oxide film so as to cross the junction between the P-type well and the N-type well, and are electrically connected to each other by a connection conductor. 16. The semiconductor device according to claim 15, comprising a peripheral circuit for the memory cell array. 【請求項１８】 主表面をもつ半導体基板と、 前記半導体基板の主表面内に形成され、前記半導体基板
内に内部表面をもつ第１、第２及び第３のフィールド酸
化膜と、 前記半導体基板内に画定され、それぞれ第１及び第２の
導電型をもつ第１及び第２の半導体領域と、 前記第２の半導体領域から間隔をおいて配置されるよう
に前記半導体基板内に画定され、第２の導電型をもつ第
３の半導体領域と、 前記第３の半導体領域内に画定され第１の導電型を第４
の半導体領域とを有し、 前記第１及び第２の半導体領域は、相互間に第１の接合
を形成し、この第１の接合が前記第１のフィールド酸化
膜の内部表面に終端して前記第１及び第２の半導体領域
が相互に分離され、 前記第２及び第３の半導体領域は、前記半導体基板に対
し第２及び第３の接合を形成し、これら第２及び第３の
接合が前記第２のフィールド酸化膜の内部表面に終端し
て前記第２及び第３の半導体領域が相互に分離され、 前記第４の半導体領域は、前記第３の半導体領域と第４
の接合を形成し、この第４の接合が前記第３のフィール
ド酸化膜の内部表面に終端して前記第４の領域が前記第
３の半導体領域から分離されていることを特徴とする半
導体装置。18. A semiconductor substrate having a main surface, first, second, and third field oxide films formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate; First and second semiconductor regions having first and second conductivity types, respectively, defined in the semiconductor substrate so as to be spaced from the second semiconductor region; A third semiconductor region having a second conductivity type; and a first conductivity type defined in the third semiconductor region being a fourth semiconductor region.
Wherein the first and second semiconductor regions form a first junction between each other, and the first junction terminates at an inner surface of the first field oxide film. The first and second semiconductor regions are separated from each other; the second and third semiconductor regions form second and third junctions with the semiconductor substrate; Terminates at the inner surface of the second field oxide film, thereby separating the second and third semiconductor regions from each other. The fourth semiconductor region includes a third semiconductor region and a fourth semiconductor region.
Wherein the fourth junction terminates at the inner surface of the third field oxide film and the fourth region is separated from the third semiconductor region. . 【請求項１９】 前記第１の半導体領域内の第１の回路
素子と前記第２の半導体領域内の第２の回路素子とを電
気的に接続するため前記半導体基板の主表面の上方に形
成された第１の接続導体と、 前記第３の半導体領域内の第３の回路素子と前記第４の
半導体領域内の第４の回路素子とを電気的に接続するた
め前記半導体基板の主表面の上方に形成された第２の接
続導体とを有し、 前記第１の接続導体は、前記第１及び第２の半導体領域
間の接合を横断するようにして前記第１のフィールド酸
化膜の上を延びて存在し、 前記第２の接続導体は、前記第３及び第４の半導体領域
間の接合を横断するようにして前記第３のフィールド酸
化膜の上を延びて存在していることを特徴とする請求項
１８に記載の半導体装置。19. A semiconductor device formed above a main surface of the semiconductor substrate for electrically connecting a first circuit element in the first semiconductor region and a second circuit element in the second semiconductor region. A main surface of the semiconductor substrate for electrically connecting the first connection conductor thus formed, a third circuit element in the third semiconductor region and a fourth circuit element in the fourth semiconductor region And a second connection conductor formed above the first field oxide film so as to cross a junction between the first and second semiconductor regions. The second connection conductor extends over the third field oxide film so as to cross a junction between the third and fourth semiconductor regions. 19. The semiconductor device according to claim 18, wherein: 【請求項２０】 前記第１の半導体領域内には不揮発性
メモリセルのアレイ及び第１のＮＭＯＳトランジスタが
形成され、前記第２の半導体領域内には第１のＰＭＯＳ
トランジスタが形成され、前記第３の半導体領域内には
第２のＰＭＯＳトランジスタが形成され、前記第４の半
導体領域内には第２のＮＭＯＳトランジスタが形成さ
れ、 前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯ
Ｓトランジスタのゲートは、前記第１及び第２の半導体
領域間の接合を横断するようにして前記第１のフィール
ド酸化膜の上を延びて存在している第１の接続導体によ
り相互に電気的に分離され、前記第２のＮＭＯＳトラン
ジスタ及び前記第２のＰＭＯＳトランジスタのゲート
は、前記第３及び第４の半導体領域間の接合を横断する
ようにして前記第３のフィールド酸化膜の上を延びて存
在している第２の接続導体により相互に電気的に分離さ
れていることを特徴とする請求項１８に記載の半導体装
置。20. An array of nonvolatile memory cells and a first NMOS transistor are formed in the first semiconductor region, and a first PMOS transistor is formed in the second semiconductor region.
A transistor is formed, a second PMOS transistor is formed in the third semiconductor region, a second NMOS transistor is formed in the fourth semiconductor region, the first NMOS transistor and the second 1 PMO
The gates of the S transistors are electrically connected to each other by a first connection conductor extending over the first field oxide film across the junction between the first and second semiconductor regions. And the gates of the second NMOS transistor and the second PMOS transistor extend over the third field oxide so as to cross the junction between the third and fourth semiconductor regions. 19. The semiconductor device according to claim 18, wherein the semiconductor device is electrically separated from each other by a second connection conductor existing. 【請求項２１】 主表面をもつ半導体基板と、 前記半導体基板の主表面内に形成され、それぞれ前記半
導体基板内に内部表面をもつ第１のフィールド酸化膜及
び複数個の第２のフィールド酸化膜と、 前記半導体基板内に画定されメモリセルアレイ部を形成
し第１の導電型をもつ第１の半導体領域と、 前記半導体基板内に画定され周辺回路部を形成する複数
個の第２の半導体領域とを有し、 前記第１の半導体領域上において相互間に設けられたフ
ィールドシールド素子分離構造体により相互に分離され
てメモリセルアレイ部内にメモリセルが形成され、 前記複数個の第２の半導体領域のうちの１つは、第２の
導電型をもち前記第１の半導体領域に対して第１の接合
を形成するように配置され、この第１の接合が前記第１
のフィールド酸化膜の内部表面に終端していて、それに
より前記第１の半導体領域及び前記１つの第２の半導体
領域が相互に分離され、 前記複数個の第２の半導体領域は、前記第１及び第２の
導電型の１つをもち、隣接する前記第２の半導体領域に
対して第２の接合を形成し、これら第２の接合が前記第
２のフィールド酸化膜の内部表面に終端していて、それ
により前記第２の半導体領域が相互に分離されることを
特徴とする半導体装置。21. A semiconductor substrate having a main surface, a first field oxide film and a plurality of second field oxide films formed in the main surface of the semiconductor substrate and each having an internal surface in the semiconductor substrate. A first semiconductor region defined in the semiconductor substrate to form a memory cell array portion and having a first conductivity type; and a plurality of second semiconductor regions defined in the semiconductor substrate to form a peripheral circuit portion. And a memory cell is formed in a memory cell array portion by being separated from each other by a field shield element isolation structure provided between the first semiconductor regions, and the plurality of second semiconductor regions Is arranged to form a first junction with the first semiconductor region having a second conductivity type, wherein the first junction is the first junction.
Terminating at the inner surface of the field oxide film, whereby the first semiconductor region and the one second semiconductor region are separated from each other, and the plurality of second semiconductor regions are And one of a second conductivity type, forming a second junction with the adjacent second semiconductor region, wherein the second junction terminates at an inner surface of the second field oxide film. Wherein the second semiconductor regions are separated from each other. 【請求項２２】 前記第１の半導体領域内の前記メモリ
セルアレイ部がＤＲＡＭのメモリセルを含むことを特徴
とする請求項２１に記載の半導体装置。22. The semiconductor device according to claim 21, wherein said memory cell array portion in said first semiconductor region includes a DRAM memory cell. 【請求項２３】 前記第１の半導体領域内の前記メモリ
セルアレイ部が不揮発性メモリのメモリセルを含むこと
を特徴とする請求項２１に記載の半導体装置。23. The semiconductor device according to claim 21, wherein said memory cell array portion in said first semiconductor region includes a memory cell of a nonvolatile memory. 【請求項２４】 主表面をもつ半導体基板と、 前記半導体基板の主表面内に形成され、前記半導体基板
内に内部表面をもつ第１のフィールド酸化膜と、 前記半導体基板内に画定されメモリセルアレイ部を形成
し第１の導電型をもつ第１の半導体領域と、 前記半導体基板内に画定され周辺回路部を形成する第２
の半導体領域と、 前記半導体基板の前記第２の半導体領域内に形成された
複数個の第２のフィールド酸化膜とを有し、 前記第１の半導体領域上において相互間に設けられたフ
ィールドシールド素子分離構造体により相互に分離され
てメモリセルアレイ部にメモリセルが形成され、 前記第２の半導体領域は、前記第１の半導体領域に対し
て接合を形成するように配置され、この接合が前記第１
のフィールド酸化膜の内部表面に終端していて、それに
より前記第１の半導体領域及び前記第２の半導体領域が
相互に分離されていることを特徴とする半導体装置。24. A semiconductor substrate having a main surface, a first field oxide film formed in the main surface of the semiconductor substrate and having an internal surface in the semiconductor substrate, and a memory cell array defined in the semiconductor substrate A first semiconductor region having a first conductivity type and a second semiconductor region defined in the semiconductor substrate and forming a peripheral circuit portion;
And a plurality of second field oxide films formed in the second semiconductor region of the semiconductor substrate, and a field shield provided between the first semiconductor regions on the first semiconductor region. A memory cell is formed in a memory cell array portion by being separated from each other by an element isolation structure. The second semiconductor region is arranged so as to form a junction with the first semiconductor region. First
Wherein the first semiconductor region and the second semiconductor region are separated from each other by termination to the inner surface of the field oxide film. 【請求項２５】 前記第１の半導体領域内の前記メモリ
セルアレイ部がＤＲＡＭのメモリセルを含むことを特徴
とする請求項２４に記載の半導体装置。25. The semiconductor device according to claim 24, wherein the memory cell array portion in the first semiconductor region includes a DRAM memory cell. 【請求項２６】 主表面をもつ半導体基板を用意するこ
とと、 第１の導電型の第１の半導体領域と複数個の第２の半導
体領域とを前記半導体基板内に画定し、前記第２の半導
体領域の１つを第２の導電型とするとともに前記第１の
半導体領域に対して前記半導体基板の主表面に終端する
第１の接合を形成するように配置し、前記第２の半導体
領域を前記第１及び第２の導電型のうちの１つとすると
ともに隣接する前記第２の半導体領域に対して前記半導
体基板の主表面に終端する第２の接合を形成するように
配置することと、 前記半導体基板の主表面において前記第１の接合を被覆
するように第１のフィールド酸化膜を、また前記半導体
基板の主表面において前記第２の接合を被覆するように
複数個の第２のフィールド酸化膜を形成することと、 前記半導体基板の前記第１の半導体領域の上に少なくと
も１つのフィールドシールド素子分離構造体を形成する
ことと、 前記第１の半導体領域に第１の回路素子を、また前記第
２の半導体領域に第２の回路素子を形成することとを有
する半導体装置の製造方法。26. A method for preparing a semiconductor substrate having a main surface, comprising: defining a first semiconductor region of a first conductivity type and a plurality of second semiconductor regions in the semiconductor substrate; One of the semiconductor regions is of a second conductivity type and is arranged so as to form a first junction with the first semiconductor region that terminates at a main surface of the semiconductor substrate; Setting the region to be one of the first and second conductivity types and arranging the second semiconductor region adjacent to the second semiconductor region so as to form a second junction that terminates on a main surface of the semiconductor substrate; A first field oxide film to cover the first junction on the main surface of the semiconductor substrate; and a plurality of second field oxide films to cover the second junction on the main surface of the semiconductor substrate. Forming a field oxide film Forming at least one field shield element isolation structure on the first semiconductor region of the semiconductor substrate; a first circuit element in the first semiconductor region; and a second semiconductor region. Forming a second circuit element in the semiconductor device. 【請求項２７】 主表面をもつ半導体基板を用意するこ
とと、 第１の導電型の第１の半導体領域と第２の導電型の第２
の半導体領域とをこれら第１及び第２の半導体領域の間
に前記半導体基板の主表面に終端する接合を形成するよ
うに前記半導体基板内に画定することと、 前記半導体基板の主表面において前記接合を被覆するよ
うに第１のフィールド酸化膜を、また前記半導体基板の
前記第２の半導体領域内に複数個の第２のフィールド酸
化膜を形成することと、 前記半導体基板の前記第１の半導体領域に第１の回路素
子を、また前記第２の半導体領域に第２の回路素子を形
成することとを有することを特徴とする半導体装置の製
造方法。27. Preparing a semiconductor substrate having a main surface, a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type.
And a semiconductor region defined in the semiconductor substrate so as to form a junction between the first and second semiconductor regions that terminates at the main surface of the semiconductor substrate. Forming a first field oxide to cover a junction and a plurality of second field oxides in the second semiconductor region of the semiconductor substrate; and forming a first field oxide of the semiconductor substrate. Forming a first circuit element in a semiconductor region and a second circuit element in the second semiconductor region. 【請求項２８】 フィールド酸化膜を用いた素子分離構
造と、シールドゲート電極を用いた素子分離構造とを有
する半導体装置の製造方法において、 半導体基板の主表面上に第１の絶縁膜と多結晶シリコン
膜と酸化防止膜とを順次に形成する工程と、 前記フィールド酸化膜が形成されるべき前記半導体基板
の部分上方の前記酸化防止膜を除去する工程と、 残存する前記酸化防止膜をマスクにして前記半導体基板
を選択的に酸化することによって、フィールド酸化膜を
形成する工程と、 前記多結晶シリコン膜をシールドゲート電極のパターン
に加工する工程と、 前記シールドゲート電極のパターンの前記多結晶シリコ
ン膜の側面に第２の絶縁膜を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。28. A method of manufacturing a semiconductor device having an element isolation structure using a field oxide film and an element isolation structure using a shield gate electrode, comprising: a first insulating film and a polycrystal on a main surface of a semiconductor substrate; Forming a silicon film and an antioxidant film sequentially; removing the antioxidant film above a portion of the semiconductor substrate where the field oxide film is to be formed; using the remaining antioxidant film as a mask Forming a field oxide film by selectively oxidizing the semiconductor substrate by using the method described above; processing the polycrystalline silicon film into a pattern of a shield gate electrode; and forming the polycrystalline silicon in a pattern of the shield gate electrode. Forming a second insulating film on a side surface of the film. 【請求項２９】 前記フィールド酸化膜を形成した後
に、 前記酸化防止膜を除去する工程と、 前記多結晶シリコン膜上に第３の絶縁膜を形成する工程
とをさらに有し、前記第２の絶縁膜を前記第３の絶縁膜
の側面にも形成することを特徴とする請求項２８に記載
の半導体装置の製造方法。29. The method according to claim 29, further comprising: after forming the field oxide film, removing the antioxidant film; and forming a third insulating film on the polycrystalline silicon film. 29. The method according to claim 28, wherein an insulating film is also formed on a side surface of the third insulating film. 【請求項３０】 前記酸化防止膜を前記第２の絶縁膜と
して用いることを特徴とする請求項２８に記載の半導体
装置の製造方法。30. The method according to claim 28, wherein the oxidation preventing film is used as the second insulating film. 【請求項３１】 フィールド酸化膜を用いた素子分離構
造と、シールドゲート電極を用いた素子分離構造とを有
する半導体装置の製造方法において、 半導体基板の主表面に前記フィールド酸化膜を選択的な
熱酸化により形成する工程と、 前記フィールド酸化膜が形成されていない前記半導体基
板の主表面に第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極及びシー
ルドゲート電極となる第１の導電膜をパターン形成する
工程と、 前記第１の導電膜が形成されていない領域において前記
第１のゲート絶縁膜を除去し、前記半導体基板を露出さ
せる工程と、 露出した前記半導体基板上に第２のゲート絶縁膜を形成
する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極となる第
２の導電膜をパターン形成する工程とを有することを特
徴とする半導体装置の製造方法。31. A method for manufacturing a semiconductor device having an element isolation structure using a field oxide film and an element isolation structure using a shield gate electrode, wherein the field oxide film is selectively applied to a main surface of a semiconductor substrate. Forming by oxidation, forming a first gate insulating film on a main surface of the semiconductor substrate on which the field oxide film is not formed, and forming a first gate electrode on the first gate insulating film. Patterning a first conductive film serving as a shield gate electrode; removing the first gate insulating film in a region where the first conductive film is not formed, exposing the semiconductor substrate; Forming a second gate insulating film on the exposed semiconductor substrate; and forming a second conductive film serving as a second gate electrode on the second gate insulating film in a pattern form. A method of manufacturing a semiconductor device. 【請求項３２】 前記第２のゲート絶縁膜が前記第１の
ゲート絶縁膜よりも薄い膜であることを特徴とする請求
項３１に記載の半導体装置の製造方法。32. The method according to claim 31, wherein the second gate insulating film is thinner than the first gate insulating film.