JPH10505953A - 制御可能な半導体構成素子 - Google Patents

Abstract

(57)【要約】 本発明の対象は、アノード側で制御可能な半導体構成素子であり、この半導体構成素子の半導体は並置され、並列に接続された、サイリスタ構造体を備えた多数のユニットセルを有する。この半導体構成素子では、弱くドープされたｎベースゾーン（３）に両側で比較的強くドープされたｐゾーンがｐベースゾーン（２）およびｐエミッタゾーン（４）として隣接しており、ｐベースゾーン（２）の上には強くドープされたｎエミッタゾーン（１）が続いている。このｎエミッタゾーンはカソード電極（７）と接触接続している。またｐエミッタゾーン（４）には第１のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ１）が集積されており、この第１の電界効果トランジスタはフローティング電極（ＦＥ）によってサイリスタ構造体と直列に接続されている。さらに、第１のＭＯＳＦＥＴ（Ｍ１）のドレーン電極（５ｂ）には外側アノード電極（８）が設けられており、この外側アノードで局はｐエミッタゾーン（４）とは接触していない。ｎベースゾーン（３）と第１のＭＯＳ電界効果トランジスタ（Ｍ１）のドレーンゾーン（５ｂ）との間には第２のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ２）が集積されている。

Description

【発明の詳細な説明】 制御可能な半導体構成素子 本発明は、アノード側で制御可能な半導体構成素子およびアノード側で制御可 能な半導体構成素子を有する双方向半導体スイッチに関する。この半導体構成素 子の半導体は、並置され、並列に接続される多数のサイリスタ構造ユニットセル を有する。 双方向半導体構成素子は、主電極の両方向の極性方向で制御信号によってスイ ッチオンと、場合によりオフをすることができる。この構成素子は多くの交流適 用分野で非常に有利である。しばしば使用されるこの種の構成素子はトライアッ クである。トライアックは２つの逆並列に配置されたサイリスタ構造体を含んで おり、印加される電圧の極性に依存しないでゲート電流によって投入接続するこ とができる。トライアックの遮断はゲートを介して行うことはできず、主電極の 極性反転によってのみ行うことができる。 ＭＯＳゲートにより両方の極性方向でスイッチオン・オフすることのできる構 成素子は、ＩＥＥＥTransaction on Electron Devices，vol.ED-27(1980)p.380- 387に記載されている。このいわゆるTRIMOS（MOS-Triac）は、ミラー状に配置さ れた２つのＤＭＯＳトランジスタからなるラテラル構成素子であり、ＤＭＯＳト ランジスタのゲート電極は相互に接続されている。ここでの電圧領域はゲート酸 化物の破壊電圧によって制限され、典型的には約５０Ｖまでである。ゲート電極 を相互に分離し個別に制御すれば、電圧は約３００Ｖにまで達することができる 。この場合、構成素子が電流の比較的に大きな時にはＩＧＢＴのように機能する ことは有利に作用し、従って導電モジュールを通るオン抵抗が低減される。しか しゲート電極を分離することによって制御の際にこの利点が再び失われてしまう 。 サイリスタ構造体とラテラル構成を有する、双方向でスイッチングできる構成 素子は、ＢＥＳＴ（bilateral emitter switched thyristor）と称される。この 素子はInternational Electron Device Meeting IEDM 1992で紹介された（IEDM' 92-Kongerenzband，p.249-252）。この構成素子の阻止能力は７０Ｖ以下である 。特性はTRIMOSと同等である。このスイッチ素子のラテラル構成によって電圧領 域が狭く制限されるだけでなく、電流の切り替え可能である。スイッチオン・オ フするために各電流方向に対して固有のＭＯＳゲートが設けられており、このＭ ＯＳゲートはそれぞれの電流方向のカソード電極によって制御される。ここでは ドライブ電極に対するコストが欠点である。バーティカル双方向構成素子に対し てはこのようなコンセプトは適さない。 ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、または通常のバイポーラ トランジスタとサイリスタ（ＧＴＯ）のような通常の電力構成素子はカソード側 から制御され、スイッチオンするためには正の制御電圧を必要とする。（比較的 小さな）ゲート信号によって固定の主電極を基準にして切り替えることのできる 双方向スイッチに対しては、通常のカソード側制御構成素子の他にアノード側制 御構成素子が必要である。ｎ導電形式とｐ導電形式とを異なる半導体領域で入れ 替えることにより、前記の通常の構造体からアノード側で制御可能な構成素子が 得られる。しかしこの構成素子は、その他の素子と共に集積することができない という欠点を有する。なぜなら、電圧を受けるための弱くドーピングされたベー スが反対の導電形式、すなわちｐ形だからである。このアノード側で制御可能な 構成素子の第２の欠点は切り替えのためのゲート信号が反対極性でなければなら ないことであり、通常の場合にはスイッチオンするためにゲートにおいて負電圧 が必要である。このような個別構成素子を有する双方向スイッチはまた、スイッ チオン・オフのために電流方向に依存する制御信号を必要とする。そのため例え ば電流がゼロ通過する際に制御信号が変化する。その結果としてコストのかかる 駆動電子回路が必要である。 特許出願Ｐ４４０２８７７では次のようなＭＯＳ制 御サイリスタが提案されている。すなわち、ｎエミッタゾーンに集積されたｐチ ャネルＭＯＳＦＥＴによってサイリスタ構造体に対して直列にスイッチオンおよ びオフすることのできるサイリスタが提案されている。遮断の際には、ＭＯＳＦ ＥＴに形成された電圧が第２の集積ＭＯＳＦＥＴ（この素子は自動的にスイッチ オンする）を介して、第１のＭＯＳＦＥＴの遮断される際に、負のゲート電圧と してサイリスタのｐベースに印加される。このことにより効率的な遮断が可能で ある。外部から制御されるＭＯＳＦＥＴおよびサイリスタは、第２の内部ＭＯＳ ＦＥＴを使用して、公知のカソード回路の形式で集積される。この構成素子は、 順方向電圧が低い場合に面積当たりで大きな順方向電流を許容する。また高い逆 電圧まで使用することができ、電流制限の特性曲線を有する。 本特許出願に書かれているように、ｎ導電形とｐ導電形とを異なる半導体ゾー ンで入れ替えることによりアノード側から制御可能な逆転構成素子が得られる。 この構成素子は通常の構成素子と同じように、正のゲート電圧によってスイッチ オンされ、ゲート信号を取り去るか、または反転することによってスイッチオフ する。しかし弱くドープされたｐベースゾーンを電圧を受け入れるために含んで いるので、トランジスタ構造またはサイリスタ構造を有する通常の構成素子と共 通にモノリシック集積するには適さない。 本発明の一般的課題は、ＭＯＳゲートによりスイッチオン・オフが可能であり 、公知の双方向でスイッチオン・オフ可能な構成素子よりも比較的に大きな電圧 および電流領域で適し、スイッチング特性が安定している双方向で駆動可能な構 成素子を提供することである。この構成素子は両方の電流方向に対して同じ主電 極側から制御可能であるようにする。すなわち、同じ極性の制御パルスにより制 御可能であるようにする。 ここで本発明の別の課題は、アノード側から制御可能なＭＯＳ構成素子を提供 することであり、この構成素子をトランジスタ構造体またはサイリスタ構造体を 有する従来の構成素子と共に集積可能にすることである。このようなアノード側 で制御可能な構成素子はそれ自体重要である。なぜなら、通常の構成素子で適用 される技術で製造することができるからである。この構成素子は正の制御電圧（ アノードに対して）によってスイッチオン可能であり、制御電圧を取り去るか、 または反転することによりスイッチオフ可能であるようにする。 この課題は冒頭に述べた形式の半導体構成素子において本発明により次のよう に構成して解決される。すなわち、ユニットセルのｐエミッタゾーンには、少な くとも片側でユニットセルの縁部に対して平行に、第１および第２のｎ⁺ゾーン が相互に間隔をおいて埋め込まれており、 前記２つのｎ⁺ゾーンは、ｐ領域および第１のゲート電極と共に第１のｎチャ ネルＭＯＳ電界効果トランジスタを形成し、 前記ｐ領域は、前記２つのｎ⁺ゾーンの間にあり、ｐエミッタゾーンに所属す るものであり、 前記第１のゲート電極は、ｐエミッタゾーンの上に配置されており、かつ絶縁 されており、 前記第１のｎチャネルＭＯＳ電界効果トランジスタはフローティング電極によ りサイリスタ構造体と直列に接続され、 第２のｎ⁺領域と表面にまで達するｎベースゾーンとは、それらの間にあるｐ エミッタゾーンの領域とその上に配置された第２のゲート電極と共に第２のｎチ ャネルＭＯＳ電界効果トランジスタを形成し、 前記第２のｎ⁺領域はウェル状のｐエミッタゾーンの縁部に隣接しており、 前記第２のｎチャネルＭＯＳ電界効果トランジスタは第１のＭＯＳ電界効果ト ランジスタのｎベースゾーンとドレーンゾーンとの間に集積されており、 第１のＭＯＳＦＥＴのドレーン電極は外側アノード電極とユニットを形成し、 該ユニットはｐエミッタゾーンから絶縁層によって分離されており、ドレーン 電極を介してのみ前記ｐエミッタゾーンと接続されるように構成される。この半 導体構成素子は、別のそれ自体公知の構成素子と共に 集積することができる。これは所定の電気機能を創り出すためであり、例えばた だ１つのゲートを有する双方向で切り替え可能な構成素子を形成し、この構成素 子が電流方向に依存しないで同じ電圧によって制御できるようにするためである 。 第２のＭＯＳ電界効果トランジスタの絶縁ゲートはｐ領域の上に、ｎベースと ｎ⁺領域との間に存在する。この絶縁ゲートは有利な実施例では外部アノードと 接続されている。前記の構成素子はは特別の形式の反転カスコード接続されたＭ ＯＳサイリスタであるから、以下ＩＣＭＴと省略する。ＭＯＳ電界効果トランジ スタは以下、ＭＯＳＦＥＴと称する。 ＩＣＭＴは反転構成素子であるけれども、弱くドープされたｎベースゾーンと 、これに続く比較的に強くドープされた２つのｐゾーン、並びにこの上に続くｎ⁺ ゾーンとによって、構造の点で通常のトランジスタ構成素子ないしサイリスタ 構成素子にほぼ相当する構造を有する。アノード側で制御可能な構成素子は従っ て容易に通常の構成素子と共に１つの半導体チップに集積することができる。個 別素子としてＩＣＭＴは通常の構成素子に適用される技術で経済的に製造するこ とができる。 有利な実施形態では、ユニットセルへの分割がｐエミッタゾーンのウェル状の 構成によって行われ、 ユニットセルのｐエミッタゾーンには少なくとも片 側でその縁部に対して平行に第１および第２のｎ⁺ゾーンが相互に間隔をおいて 埋め込まれており、 ２つのｎ⁺ゾーンは、その間にある、ｐエミッタゾーンのｐ領域およびそのう えに配置され、絶縁された第１のゲート電極と共に、第１のｎチャネルＭＯＳ電 界効果トランジスタを形成し、 ウェル状のｐエミッタゾーンの縁部に隣接する第２のｎ⁺領域と表面に達する ｎベースゾーンとは、その間にあるｐエミッタゾーンの領域およびその上に配置 された第２のゲート電極と共に第２のｎチャネルＭＯＳ電界効果トランジスタを 形成し、 第１のｎ⁺ゾーンとｐエミッタゾーンとは共通のフローティング電極を有し、 第２のｎ⁺ゾーンは外側アノード電極と接続されているように構成される。 上に述べた形式のＩＣＭＴはバーティカルサイリスタ構造でもラテラルサイリ スタ構造でも実現することができる。バーティカル構成の場合には、ｎエミッタ ゾーン、ｐベースゾーン、ｎベースゾーン、ｐエミッタゾーンおよびアノード接 点が重なり合って配置され、ｎエミッタゾーンと接続されたカソード接点は半導 体の下側境界面に配置され、アノード電極とゲート電極は半導体の上側境界面に 配置される。 ラテラル構成の場合は、弱くドープされたベースゾーンが基板に配置されてい る。この基板からベースゾ ーンは絶縁層またはｐｎ接合部によって分離されている。ｎベースゾーンにはウ ェル状に、阻止能力によって定められたラテラル間隔で相互にｐベースゾーンと ｐエミッタゾーンが埋め込まれている。ｐベースゾーンにはｎエミッタゾーンが 、ｐエミッタゾーンには第１のＭＯＳ電界効果トランジスタのソースゾーンとド レーンゾーンが埋め込まれている。 構成素子が、第１のＭＯＳＦＥＴの投入接続の際と負の電圧がカソードに印加 された際にスイッチオンするために、直列に接続されたサイリスタが点弧しなけ ればならない。サイリスタの点弧は、これが接続方向でそれ自体を阻止できるよ うに構成することによって行うことができる。しかし有利にはサイリスタが順方 向阻止能力を有するようにする。この阻止能力は、本発明の特別な点弧装置によ ってアノード側ゲートによりｎおよびｐベースゾーンに介入することなしに得ら れる。このような点弧装置の実施例では、個別セルを伴う面領域から大きな間隔 をおいて、またはｐエミッタゾーンの中断によってこれから分離して半導体に点 弧領域を配置する。この点弧領域はｐエミッタゾーンとこれに隣接したｎベース ゾーンからなり、ｎベースゾーンはこれに隣接するｐベースゾーンとこの上に続 くｎエミッタゾーンとｎ⁺ゾーンを有する。ここで前記ｐエミッタゾーンには点 弧ゲート接点が設けられている。前記ｎ⁺ゾーンの接点電極はフローティングさ れた電極と接続されているが、しかし点弧領域ではｐエミッタゾーンと埋め込ま れたｎ⁺ゾーンとの間のｐｎ接合部を短絡しない。この点弧領域によって、半導 体構成素子はゲートによってスイッチオン・オフ可能である。サイリスタ構造体 をスイッチオンするための択一的構成では、半導体縁部に表面チャネルゾーンが 設けられている。このチャネルゾーンはｐエミッタゾーンをｐチャネルゾーンと 接続する。しかし遮断された状態では、ＭＯＳゲートに調整された電圧によって 遮断される。ＭＯＳゲートによりスイッチオン・オフ可能なこの半導体構成素子 は請求項７に記載されている。 ＭＯＳゲートによりスイッチオン・オフ可能な、アノード側で制御される半導 体構成素子の有利なラテラル構成は請求項８に記載されている。 双方向半導体スイッチが本発明により次のように構成される。すなわち、上に 述べた形式のアノード側で制御される半導体構成素子がハイブリッド回路で、そ れ自体公知のカソード側で制御される半導体素子と共に配置されるのである。こ のような半導体スイッチでは、アノード側で制御される半導体構成素子のアノー ド端子とカソード側で制御される半導体構成素子のカソード端子とが共通に第１ の主電極に接続され、アノード側で制御される半導体構成素子のカソードとカソ ード側で制御される半導体構成素子のアノードとが第 ２の主電極に接続される。２つの半導体構成素子のゲート電極は有利には共通の ゲート電極に接続される。 モノリシック集積双方向切替可能半導体構成素子は補発明により次のように構 成される。すなわち、アノード側制御可能半導体構成素子のユニットセルは、半 導体においてカソード側制御可能半導体構成素子のユニットセルと共にモノリシ ックに集積されており、 アノード側制御可能半導体構成素子のユニットセルは第１の面領域に配置され ており、 カソード側制御可能半導体構成素子のユニットセルは半導体の第２の面領域に 配置されている。公知のカソード側制御可能半導体素子のユニットセルは２つの 面領域で有利には、アノード側ｐゾーンとｎベースゾーンとカソード側ｐゾーン とを有する絶縁バイポーラトランジスタ（ＩＧＢＴ）を形成する。カソード側ｐ ゾーンにはｎ⁺ゾーンが埋め込まれており、このｎ⁺ゾーンはｎベースゾーン、カ ソード側ｐゾーンのその間に張る領域および絶縁されたゲートと共にＭＯＳ電界 効果トランジスタを形成する。ここでカソード側電極はアノード電極と接続され 、アノード側電極はアノード側制御可能半導体構成素子のカソード電極と接続さ れ、アノード側制御可能半導体構成素子のゲート電極は有利には共通のゲート電 極と接続されている。 サイリスタ構造体が順方向阻止能力を有しないように構成されている場合、第 １と第２の面領域の間の境 界領域での短絡を回避するため、アノード側制御可能半導体構成素子のｐベース ゾーンとｎエミッタゾーンは第１の面領域で、第２の面領域におけるカソード側 制御可能半導体構成素子のアノード側ｐゾーンから分離されている。分離のため の有利な手段は請求項１４と１５に記載されている。 前記の実施例に対して択一的に、第１の面領域から分離された、または離れた 領域に点弧ゲートを設けることができ、この点弧ゲートはｎベースゾーンにウェ ル状に埋め込まれたｐゾーンを有し、このｐゾーンはゲート接点を備えており、 ゲート接点はアノード側制御可能構成素子のゲート電極と接続されており、この 構成素子はさらにｎベースゾーンに埋め込まれたｐゾーンを有し、このｐゾーン はディプレッション形ＭＯＳ電界効果トランジスタによって第１のｐゾーンと接 続されており、かつ接点電極を備えたｎ⁺ゾーンを有し、この接点電極はフロー ティングされた電極と接続されており、ディプレッション形ＭＯＳ電界効果トラ ンジスタのゲート電極は付加的にｎベースゾーンに埋め込まれたｐゾーンの接点 電極と接続されており、このｐゾーンはアノード側制御可能構成素子が逆阻止動 作するとき空間電荷領域でｐｎ接合部周囲にあるように構成する。 本発明による別の双方向切替可能半導体構成素子は、それ自体双方向に切り替 え可能なユニットセルのた だ１つの群から形成されており、ただし、ｎエミッタゾーンとｐベースゾーンは 部分領域において、カソード金属化部に接するｐゾーン）によって置換されてお り、 該ｐゾーンはｎエミッタゾーンおよびｐベースゾーンから分離されており、 請求項１記載の構成素子のアノード金属化部とカソード金属化部とは第１およ び第２の主電極と接続されており、 第１および第２のＭＯＳ電界効果トランジスタは外側から制御可能なゲートを 有し、 第２のＭＯＳ電界効果トランジスタのゲートが第１の主電極と導通接続する際 には、第１のＭＯＳ電界効果トランジスタのゲートによって切り替え可能なアノ ード側制御可能半導体構成素子の機能が維持され、 第１のＭＯＳ電界効果トランジスタのゲートが正に制御される際には、第２の ＭＯＳ電界効果トランジスタのゲートによって切り替え可能なカソード側絶縁ゲ ートバイポーラトランジスタの機能が維持されるように構成される。 この実施例では、各ユニットセルがそれ自体双方向スイッチとして構成され、 このスイッチが電流を両方の導通方向でスイッチオン・オフできる。この実施例 の利点は、半導体表面が小さくても良いことである。 本発明を以下、図面に示された実施例に基づき詳細 に説明する。 図１は、本発明のアノード側制御可能集積ＭＯＳ構成素子（ＩＣＭＴ素子）の ユニットセルの断面図、 図２は、点弧のためのゲート電極を有するアノード側制御可能集積ＭＯＳ構成 素子の一部領域の断面図、 図３は、ＭＯＳゲートによる点弧のためのアノード側制御可能集積ＭＯＳ構成 素子の縁部領域の断面図、 図４は、アノード側制御可能ラテラル集積構成素子の断面図、 図５は、図１のユニットセルとＩＧＢＴユニットセルを有する双方向構成素子 の断面図、 図６ａ〜ｄは、種々異なる動作状態における図４の双方向構成素子の断面図、 すなわち 図６ａ 順方向阻止状態（阻止特性曲線の動作点は第１象限にある） 図６ｂ 順方向導通状態（導通特性曲線の動作点は第１象限にある） 図６ｃ 逆方向阻止状態（阻止特性曲線の動作点は第３象限にある） 図６ｄ 逆方向導通状態（導通特性曲線の動作点は第３象限にある） 図７は、主電極に短絡しないｐｎ接合部を有する双方向構成素子の部分領域の 断面図、 図８は、アノード側制御可能ＭＯＳ構成素子の特別に構成された点弧領域の断 面図、この構成素子により スイッチオンが逆方向負荷の際に中断される、 図９は、双方向切替能力を有するユニットセルの断面図である。 図１は、本発明のアノード側制御可能半導体構成素子のユニットセルの断面図 である。ユニットセルは弱くドープされたｎベースゾーン３を有し、このｎベー スゾーンには下側と上側で比較的に強くドープされたｐゾーン２と４が続いてい る。 下側ｐゾーン２には、下側に強くドープされたｎ⁺ゾーン１が続いている。こ のゾーンはサイリスタ構造体のカソードエミッタであり、サイリスタ構造体は層 シーケンス１、２、３、４から形成される。上側ｐゾーン４はウェル状に構成さ れており、横方向ではｎベースゾーン３が表面に達している。ｐウェルには半導 体ユニットセル毎に２つのｎ⁺ゾーン５ａ，５ｂが埋め込まされており、その間 にあるｐ領域には絶縁されたゲート電極６が設けられており、これによりラテラ ルｎチャネルＭＯＳＦＥＴ、Ｍ１が形成される。ゲート電極下の絶縁層は通常は 、二酸化シリコンからなり、ゲート電極６はドープされたポリシリコンからなる 。ｎ⁺ゾーン１はカソード金属化部７により覆われており、カソード金属化部は カソード端子Ｋと接続されている。ＭＯＳＦＥＴ領域の他に表面に達しているサ イリスタのアノードエミッタゾーン４にはフローティングされた接続電極ＦＥが 設けられている。この電極 は同時にＭＯＳＦＥＴ、Ｍ１の隣接するｎ⁺ゾーン５ａとも接触接続しており、 したがってバーティカルサイリスタ１、２、３、４をゾーン５ａ，４，５ｂから なるラテラルＭＯＳＦＥＴ、Ｍ１と接続する。ＭＯＳＦＥＴ、Ｍ１の、接続電極 ＦＥとは反対側のｎ⁺領域５ｂには、外側アノード端子Ａと接続されたアノード 接点８が設けられている。このアノード接点はサイリスタのアノードエミッタゾ ーン４とは接触していない。ＭＯＳＦＥＴ、Ｍ１のゲート電極６はゲート端子Ｇ と接続されている。 図１の反転構成素子のユニットセルはさらに第２のＭＯＳＦＥＴ、Ｍ２を有す る。この第２のＭＯＳＦＥＴはｎ⁺ゾーン５ｂと、表面まで達したｎベース領域 ３と、その間にあるｐゾーン４の領域によって形成される。ｎ⁺ゾーン５ｂはｐ ウェルの縁部に配置されており、アノード接点が設けられている。ｐゾーン４の 絶縁ゲート電極９はｎ⁺ゾーン５ｂの外側アノード接点８と接続されているか、 またはこれによって形成されている。 図１の構造は半ユニットセルとして見ることができ、このユニットセルを鏡像 的に補充することによって１つの完全なユニットセルが得られる。従ってこのよ うなＩＣＭＴと付されたセルはさらに、ｐウェルの対向する側にｎ⁺ゾーンの第 ２のペアを有する。従ってＭＯＳＦＥＴ、Ｍ１とＭ２はそこまで伸長している。 図１の構成素子は、特許出願Ｐ４４０２８７７に記載された構成素子の発展形 態であり、ここに引き合いに出したのは通常のスイッチ素子と共に集積可能な反 転構成素子を提供するためである。前記の特許出願のようにサイリスタのｎエミ ッタゾーンにではなく、サイリスタと直列に接続されたＭＯＳＦＥＴ、Ｍ１は本 実施例ではアノードエミッタゾーンに集積されており、ｎチャネルＭＯＳＦＥＴ として構成されている。投入接続と安定した逆方向阻止特性を達成するための構 成をさらに下で説明する。すでに述べたように、ユニットセルをサイリスタとＭ ＯＳＦＥＴ（Ｍ１）とのカスコード状集積体とみなすことができる。構成素子は この形態では、所望のアノード側制御性と集積可能性の他に、サイリスタに直列 に接続されたＭＯＳＦＥＴ、Ｍ１がｋチャネル導電形であるという利点を有して いる。この形式のＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴよりも係数３から４だ け大きな電荷担体の運動性を有している。カソード側ｎｐｎトランジスタ（この トランジスタにはゲートによって介入しない）はとりわけ大きな電流増幅係数を 有しており、ｐｎｐトランジスタよりもアバランシュ増倍係数が大きい。従って 切り替えるべき所定の電圧に対し、ｎベースゾーン３を他の場合よりも厚く選定 しなければならない。 作用を説明するためにまず、カソード端子Ｋがアノード端子Ａに対して正の電 位にある場合を見てみる。 ＭＯＳＦＥＴ、Ｍ１がスイッチオンされているとき、構成素子は逆方向に極性付 けられたサイリスタ１、２、３、４の阻止能力を有する。電圧は、ｎベースゾー ン３とｐゾーン４との間のアノード側ｐｎ接合部Ｊ１によってほぼ完全に阻止さ れる。というのは、同じように阻止方向に極性付けられた、ｎ⁺ゾーン１とｐゾ ーン２との間のｐｎ接合部Ｊ３は、ｐゾーン２が比較的強くドープされているた め、通常は約１０Ｖしか阻止しないからである。従って構成素子の阻止電流と破 壊電圧は実質的にｐｎｐトランジスタ２、３、４によって定められる。このｐｎ ｐトランジスタはアバランシュ接合部Ｊ３と直列に接続されている。ＭＯＳＦＥ Ｔ、Ｍ１が遮断されると、ｎベースゾーン３とｐゾーン２との間の接合部Ｊ２の 他に、ｐゾーン４とｎ⁺ゾーン５ｂとの間のｐｎ接合部Ｊ５も導通方向に極性付 けられる。すなわち構造体は相変わらずｐｎ接合部Ｊ１によって阻止するが、破 壊電圧と阻止電流は今度はサイリスタ構造体２、３、４、５ｂの順方向阻止能力 によって決められる。 アノード側制御可能構成素子が図４のように構成されているとき、ＩＣＭＴの 逆阻止能力はｎベースゾーン３’からカソードカソード接点７’へのバイパス路 を接続することによって改善される。同じ素子には図１と図４で同じ参照符号が 付してある。図４の構成は下でさらに詳細に説明する。 図１に示した構成でのＭＯＳＦＥＴ、Ｍ２は、ＶＫ＞ＶＡであるとき、ＭＯＳ ＦＥＴ、Ｍ１が投入接続されているか否かに関係なしに遮断される。なぜなら、 ゲート９が電極８ないしアノード接点８の電位にあるからである。アノード接点 はこの場合ＭＯＳＦＥＴ、Ｍ２のソースを形成する。従ってＩＣＭＴ構成素子は 、カソード端子Ｋがアノード端子Ａに対して正の電位であるとき、ゲートＧがど のように制御されるかに関係なくオフである。ここではサイリスタ構造体２、３ 、４、５ｂが順方向阻止能力を有することが前提とされる。このことはｐｎ接合 部Ｊ５の短絡なしに達成しなければならない。なぜならこの接合部はＭＯＳＦＥ Ｔ、Ｍ２を投入接続するためにオフでなければならないからである。 ｐゾーン４がｎ⁺ゾーン５ｂの下では高い完全なドーピング濃度Ｎ_ip4を有し、 ゾーン５ｂの厚さが薄いことによってサイリスタ２、３、４、５ｂの安定した順 方向阻止特性が得られる。すなわち、ＩＣＭＴの安定した逆方向阻止能力がＭＯ ＳＦＥＴ、Ｍ１の遮断されているときに達成される。なぜなら、ｎ⁺ｐｎトラン ジスタ５ｂ，４，３の電流増幅係数α_n+pnが小さいからである。Ｎ_ip4は有利に は約２×１０¹⁴ｃｍ²よりも大きく選択される。 カソード端子Ｋがアノード端子Ａに対して負の電位にあり、ＭＯＳＦＥＴ、Ｍ １が遮断されていれば、ア ノード側ｐｎ接合部Ｊ５は阻止方向に極性付けられ、ｐゾーン４はゲート電極９ に対して負の電位を受ける。この電位は、絶対値で見れば、ＭＯＳＦＥＴ、Ｍ２ の閾値電圧よりもやや高い値に調整される。その結果、ＭＯＳＦＥＴ、Ｍ２は導 通し、ｎベースゾーン３からアノード接点８へのバイパス路をイネーブルする。 従ってＭＯＳＦＥＴ、Ｍ１が遮断されているとき、ＩＣＭＴの阻止能力はＭＯＳ ＦＥＴ、Ｍ１（これは僅かに阻止状態である）によっては決められず、ｎ⁺ｐｎ トランジスタ１、２、３によって決められる。このトランジスタは低抵抗でアノ ード８と接続されており、ｐｎ接合部Ｊ２を介して高い阻止能力を有している。 ここでの前提は、ｐｎ接合部Ｊ５の破壊電圧はＭ２の閾値電圧よりも格段に大き いことである。このことはｐゾーンをｐｎ接合部Ｊ５の近傍と酸化ゲートの下側 表面でドーピングすることによって調整される。例えば破壊電圧は１２Ｖであり 、閾値電圧は３Ｖである。 さらにカソード電位がアノード電位よりも低ければ、すなわちＶＫ＜ＶＡであ れば、ＭＯＳＦＥＴ、Ｍ１は導通し、サイリスタ構造体はフローティング電極Ｆ Ｅの下で順方向に負荷される。このときＭＯＳＦＥＴ、Ｍ２は遮断される。なぜ なら、ｐゾーン４がゲート電位９とほぼ同じ電位にあるからである。次に短絡さ れないサイリスタ構造体が順方向阻止能力を有していないか、または付加的点弧 ゲート（これについては後 で説明する）によってＭＯＳＦＥＴ、Ｍ１と同時に投入接続される場合、構成素 子は導通状態にある。すでに述べたように、ｐ領域４の高い完全なドーピングＮ_ip4 （すでに述べたように安定した逆方向阻止能力を得るために使用される）も 、小さな順方向電圧を得るために所望される。すなわちＮｉｐ４が高いと、寄生 トランジスタ３、４、５ｂの電流増幅係数αｎｐｎ⁺は小さくなる。このことに よって過度に多量の電子が正孔電流により制御されるトランジスタ３、４、５ｂ を通って無駄にアノード接点に流れることが回避される。αｎｐｎ⁺が高いと、 導通状態で遮断されたＭＯＳＦＥＴ、Ｍ２の作用がほとんど無駄になってしまい 、順方向電圧が高くなる。ＭＯＳＦＥＴ、ｍ１ｇａ構成素子の導通状態で遮断さ れると、定常の阻止状態と同じように、ＭＯＳＦＥＴ、Ｍ２が投入接続される。 なぜなら、ｐｎ接合部Ｊ５がここでも電荷担体（この電荷担体はもはやＭ１を流 れることができない）によって阻止方向に極性付けられるからである。次に構造 体における余剰の電子はｎチャネルを介してアノード接点Ａに流れることができ る。遮断過程に対してはこのバイパス路は、阻止状態に対するときよりも少なか らず重要である。なぜなら導通フェーズでｐｎ接合部Ｊ２周囲に蓄積された電荷 担体を放出しなければならないからである。これはＪ２周囲に空間電荷ゾーンを 形成するためである。ＭＯＳＦＥＴ、Ｍ２を介するバ イパス路がなければ、ｐｎ接合部Ｊ２周囲の電圧は電荷担体の再結合によって形 成ことができよう。しかしこのことは通常の適用に対しては過度に緩慢に行われ る。誘導性負荷の場合、電流はＭＯＳＦＥＴ、Ｍ１の閉成の後、外部電圧の形成 まで完全にＭＯＳＦＥＴ、Ｍ２を介して流れる。ｎベースゾーン３は今度アノー ド接点ａと接続され、ＭＯＳＦＥＴ、Ｍ１はそれ以上電流を送出しないから、構 成素子の遮断特性は、ベースが開放しているとき、ｎ⁺ｐｎトランジスタ１、２ 、３の遮断特性によって定められる。このようなトランジスタの電流増幅係数と アバランシュ増倍係数はｐｎｐトランジスタの場合よりも格段に大きいから、ｎ ベースゾーン３の厚さと抵抗率が、切り替えるべき所定の電圧において、通常の カソード側から制御される構成素子、例えばＩＧＢＴまたはＧＴＯサイリスタの 場合よりも大きく調整される。 カソードＫにアノードＡに対して負の電圧が印加された場合、およびＭＯＳＦ ＥＴ、Ｍ１が投入接続されている場合に、サイリスタを導通状態におくことがで きるようにするため、すでに述べたように次のような手段がある。すなわちサイ リスタが、ｎベースゾーン３からＭ２を介してアノード端子Ａに至るバイパス路 がなければ順方向には阻止されないように構成するのである。このためには、電 流増幅係数α_npn ⁺α_pnpの合計がすでに阻止電流領域において１よりも大きいよ うに調整する。実際にはこのことは、エミッタ効率が大きくなるように調整して 達成される。エミッタ効率は、エミッタゾーンの比較的に高い完全なドーピング と、ｐベースゾーン２のできるだけ小さな完全なドーピングによる部分トランジ スタの到達率と、大きな担体寿命によって調整するのである。この場合、ゲート ＧとアノードＡとの間の電圧、またはゲートＧとＦＥとの間の電圧が閾値電圧を 上回ると直ちに、ＩＣＭＴユニットセルは導通状態に切り替わる。 このように経過させるためには、エミッタベース接合部Ｊ３は短絡してはなら ない。なぜなら、構成素子は接合部が短絡された場合には、バイパス路がなくて も投入接続されたＭＯＳＦＥＴ、Ｍ２によって順方向に阻止されるからである。 本発明の双方向スイッチ素子ではこのために相応の手段が設けられている。なぜ なら、ｎエミッタゾーン１が構造体の部分領域では欠けており、接合部Ｊ３それ 自体が短絡されているからである。一般的には、比較的広い許容温度領域のある 順方向では阻止しないサイリスタは、担体寿命が大きいことにより長いスイッチ 時間を有する。ＭＯＳＦＥＴ、Ｍ２が投入接続されている際の阻止能力も、電流 増幅係α_npnが大きいため低下する。したがってｎベースのバイパス路が遮断さ れた状態でもＭＯＳＦＥＴ、Ｍ２によって順方向阻止能力を有するサイリスタを 使用することがしばしば有利である。この場合、本発 明によれば点弧ゲートによって、サイリスタはゲートＧへの正電圧の印加の際に 導通状態へ切り替わるようになる。 このような点弧のための構成が図２に示されている。ここで同じ阻止には図１ と図２で同じ参照符号が付してある。半導体構成素子の領域Ｚはフローティング 電極ＦＥから比較的大きな距離によって、またはｐエミッタゾーン４のちゅだん ぶに世って分離されている。この領域Ｚではｐエミッタゾーン４’にゲート接点 １２が設けられている。ゲート接点１２は抵抗Ｒを介してゲート端子Ｇと接続さ れている。ｐエミッタゾーン４’に埋め込まれたｎ⁺ゾーン１０は接点１１を有 し、この接点はフローティング電極ＦＥと接続しているが、しかし点弧領域では ｐゾーン４’とｎ⁺ゾーン１０の間のｐｎ接合部Ｊ６を短絡しない。ゲートにＦ Ｅに対して正の電圧が印加されるとき、ＦＥがユニットセルのｎチャネルを介し てアノード接点８およびアノード端子Ａと接続されるだけでなく、ゲート電流が 点弧領域のｐエミッタゾーン４’に流れ、ｎ⁺ゾーン１０が電子を注入し、この 電子はｐエミッタゾーン４’とｎベースゾーン３との間のｐｎ接合部Ｊ１’へ拡 散する。このことによってｐｎ接合部Ｊ１’は導通方向で強く極性付けられ、こ の結果、ｎベースゾーン３の電荷担体濃度はｐエミッタゾーン４’とｎベースゾ ーン３との間の接合部Ｊ１’におい て高められる。濃度差のため、空間電荷ゾーンＲＬＺへの正孔は、ｎベースゾー ン３とｐベースゾーン２との間のｐｎ接合部Ｊ２周囲で拡散し、そこで電界によ ってｐベースゾーン２へ吸引される。これにより拡散した正孔はｎ⁺ｐｎトラン ジスタ１、２、３に対するベース電流として作用し、これを制御する。このトラ ンジスタのコレクタ電流はｎベースゾーン３に流れ、サイリスタ構造体のｐｎｐ トランジスタ４’、３、２を制御する。これによりますます多くの正孔がｐベー スゾーン２に流れ、電流はサイリスタの点弧するまで上昇する。この点弧ゲート は、Triacで使用される“リモート・ゲート”構成と共に使用される。次の投入 接続状態は公知のように、ＩＣＭＴユニットセルを有する面を介して伝播する。 ＭＯＳＦＥＴ、Ｍ１が遮断されると、電流の点弧領域で遮断される。効率的な 遮断を可能にするため、付加的の図１のユニットセルと同じようにＭＯＳＦＥＴ （Ｍ２’）が設けられている。このＭＯＳＦＥＴはｎベースゾーン３をｎ⁺領域 １０と接続する。 ｎベースゾーン３は従って遮断時に、投入接続されたＭＯＳＦＥＴ、Ｍ２、フ ローティング電極ＦＥ、順方向に極性付けられたｐｎ接合部、およびユニットセ ルのＭＯＳＦＥＴ、Ｍ２を介してをアノード端子Ａと接続される。ＩＣＭＴが逆 方向阻止負荷されているとき、点弧領域のサイリスタ１０、４’、３、２は順方 向に極性付けられる。このサイリスタは、ゲートＧでの正の電圧によって制御電 流がこのサイリスタのベース４’へ給電されないときだけ阻止状態になる。 ＭＯＳＦＥＴ、Ｍ１が投入接続されているときにゾーン１、２、３、４を有す るサイリスタを点弧するための本発明の別の構成が図３に示されている。ここで はｐベースゾーン２が半導体の縁部でｐ縁部ゾーン２０を介して半導体の上側境 界面に導かれている。このことは両側で阻止されるサイリスタから同じようにし て公知である。上側境界面にはｐベースゾーンが領域２４を形成し、この領域に はｎ⁺ゾーン５ｄが埋め込まれている。ｐ領域２４は従来技術では通常のように 上側ｐエミッタゾーン４から半導体ディスクの内側で表面に達するｎベースゾー ン３によっては分離されておらず、これとは表面にあるｐチャネルゾーン２１に よって接続されている。ｐゾーン２１の厚さと完全なドーピングは、これがこの 上にある絶縁体およびディスク中央に向かうゲート電極９’、並びに縁部から発 する第２のゲート電極２２と共に、それぞれ１つのディプレション形ｐチャネル ＭＯＳＦＥＴ、ＭＺＡないしＭＺＫを形成する。ゲート電極９’は外部アノード 接点８と接続されてる。ゲート電極２２はｎ⁺ゾーン５ｄの接点層を同時に形成 する。このゾーンは半導体の下側境界面にあるカソード接点７と導通接続してい る。ｎ⁺領域５ｄとｐチャネルゾーン２１との間にあ るｐ領域の表面にはさらに反転形式のＭＯＳＦＥＴ、Ｍ２”が集積されている。 構成素子が順方向に極性付けられておりＶＫ＞ＶＡ、ＭＯＳＦＥＴ、Ｍ１が投 入接続されているときは、アノード接点８からフローティング電極ＦＥ、ｐエミ ッタゾーン４、ｐチャネルゾーン２１および縁部ゾーン２０を介して、電流路が サイリスタ１、２、３、４のｐベースゾーン２’に通じている。この電流路を介 して、正孔電流がｐベースゾーン２に供給され、サイリスタ１、２、３、４を点 弧する。次に投入接続された状態は縁部から内部にあるユニットセルに伝播する 。ＭＯＳＦＥＴ、Ｍ１がＶＫ＜ＶＡのときに遮断されると、ｐｎ接合部Ｊ５は阻 止方向に極性付けられる。 このことによって、反転ＭＯＳＦＥＴ、Ｍ２はスイッチオンし、ディプレッシ ョン形ＭＯＳＦＥＴ，ＭＺＡはスイッチオフする。従って次に、ｎベースゾーン ２はアノード接点８と接続され、上側ｐエミッタゾーン４と下側ｐベースゾーン ２との接続は遮断される。カソードＫとアノードＡとの間にあるｎ⁺ｐｎ接合部 Ｊ２は電圧を受け取る。ｐチャネルゾーン２１はここでＭＯＳＦＥＴ、ＭＺＡの 外の領域では電荷担体がなくなり、表面での電界が低下する。 構成素子が逆方向に極性付けられているとき、すなわち、カソード電位がアノ ード電位よりも大きいとき（ＶＫ＞ＶＡ）、ｐｎ接合部Ｊ１とＪ３は阻止方向に 極性付けられる。ｐ領域２４とｎベースゾーン３の隣接部分はゲート電極に対し て正に極性付けられているから、ｐ領域２４の表面にはｎチャネルが発生し、Ｍ ＯＳＦＥＴ、ＭＺＫのｐチャネルは消失する。従ってこれによりｎベースゾーン ３はカソードＫと接続される。ＭＯＳＦＥＴ、Ｍ１が投入接続されるとき、構成 素子はｐｎダイオード４、３によって阻止し、ＭＯＳＦＥＴ、Ｍ１が遮断される とき、ｎ⁺ｐｎトランジスタ５ｂ、４、３によって阻止する。このとき、僅かな 電圧を受け取るｐｎ接合部Ｊ３が直列に接続される。ここでｐゾーン２１はＭＯ ＳＦＥＴ、ＭＺＫの外では電荷担体がなくなる。これによって空間電荷ゾーンの 伝播はｐｎ接合部Ｊ１の周囲では表面において促進され、表面電界強度は低減さ れる。図２の点弧ゲートに対して図３の構成は、構成素子の投入接続がＭＯＳゲ ートの遮断と全く同じように行われるという利点を有する。 更なる利点は、逆阻止能力が、ｎベースゾーン３からカソードＫへのバイパス 路の投入接続によって改善されることである。 ＭＯＳＦＥＴ、Ｍ１がｐｎ接合部Ｊ５周囲での電圧形成の際にも遮断したまま となり、ＭＯＳＦＥＴ、Ｍ２が投入接続されるようにするためには、ゲートＧを アノードＡの電位におくだけでは不十分である。なぜなら、ｐｎ接合部Ｊ５の電 圧がＭＯＳＦＥＴの閾値電 圧を上回ると、両方のＭＯＳＦＥＴが投入接続されることとなるからである。む しろこのためには、ゲートＧにＡに対して負の電圧、例えば−５Ｖを印加する必 要がある。これによりＭＯＳＦＥＴ、Ｍ１は遮断されたままとなり、Ｍ２が投入 接続され、ｐｎ接合部Ｊ２は阻止を開始する。 ゲートの電圧をアノードに対して同じようにゼロにすれば、構成素子を必ずし も遮断する必要はない。というのは、ＭＯＳＦＥＴ，Ｍ１が完全には遮断されな いので純粋なカスコード回路とは関係なくなるからである。 ゲートＧがアノードＡに対して所定の固定電圧を有していれば、例えばＶ_G,A ＝１０Ｖであれば、構成素子は電流制限作用を備えた順方向特性曲線を有しない 。なぜなら、アノードＡと接続されたｎ⁺領域５ｂが電流導通ＩＣＭＴにおいて はＭＯＳＦＥＴ、Ｍ１のドレーン領域だからである。しかしＭＯＳＦＥＴはゲー ト・ドレーン電圧が固定のときには電流制限作用を示さない。しかしゲートＧに 固定電圧をフローティング電極ＦＥに対して供給すれば、電流制限作用を得るこ とができる。この場合はＭＯＳＦＥＴ、Ｍ２が完全に投入接続されるので、電流 制限作用が高い電圧まで、阻止ｐｎ接合部Ｊ２を備えたｎ⁺ｐｎトランジスタ１ 、２、３によって保証される。 本発明の原理は、バーティカル構成素子で詳細に説 明したが簡単にラテラル構成素子にも適用することができる。ラテラル構成素子 では、２つの主電極が制御電極と共に半導体の上側境界面に配置されている。ア ノード側でスイッチオン・オフ可能な図１の構成素子のラテラル構成の実施例が 図４に示されている。アノード端子Ａ’とゲート端子Ｇ’と並んで、カソード端 子Ｋ’およびカソード金属化部７’並びにカソードエミッタゾーン１’およびこ れを取り囲むサイリスタ１’、２’、３’、４’のｐベースゾーン２’が半導体 の表面に配置されている。ｎベースゾーン３’は下方に向かって絶縁体またはそ の下にある基板のｐｎ接合部によって分離されている。アノード金属化部８’と カソード金属化部７’とはｐゾーン４”ないし２’とじゃ接触していない。ｐゾ ーン４”と２’には接触接続されたｎ⁺ゾーン５ｂ”と５ａ’が埋め込まれてい る。ｐベースゾーン２’も上側主面に存在するので、ｐベースゾーン２’とサイ リスタ１’、２’、３’、４”のｐエミッタゾーン４”もｐチャネルゾーン２１ ’によって直接接続されている。ｐチャネルゾーン２１’は酸化物の被覆された 金属化部７’、８’と共に、ディプレッション形ＭＯＳＦＥＴ，ＭＺＫ’，ＭＡ Ｚ’のアノードとカソードを形成する。図３と関連して説明したように、構成素 子は逆方向では印加されるゲート電圧に依存しないで阻止する。その際、カソー ド側のＭＯＳ構造体が作用し、Ｊ１が阻止する。 順方向に極性付けられており（ＶＫ＜ＶＡ）、ＭＯＳＦＥＴ、Ｍ１が遮断され るときには、構成素子は全く同じように阻止する。ＭＯＳＦＥＴ、Ｍ１が投入接 続され、アノードＡがこれによりｐエミッタゾーン４”と接続されると、サイリ スタ１’、２’、３’、４”がｐチャネルゾーン２１’を介してｐベースゾーン ２に流れる正孔電流によって点弧される。 上記のＩＣＭＴユニットセル４とＩＧＢＴゆんびっとセルからなる双方向スイ ッチの構造が図５に示されている。ＩＧＢＴユニットセルは通常の、以下に説明 する構造を有する。下側にあるｐ⁺ゾーン２ａの上には弱くドープされたｎベー スゾーン３ａが続く。このｎベースゾーン３ａは上側にｐウェル４ａを有してお り、このｐウェルにはｎ⁺ゾーン５ｃが埋め込まれている。ｐ⁺ゾーン２ａには金 属接点層７ａが設けられており、ｎ⁺ゾーン５ｃ並びにｐウェル４ａには共通の 金属層１０ａが設けられている。ｎ⁺ゾーン５ｃとｎベースゾーン３ａとの間の ｐウェル４ａの領域の上には、ゲート電極１１ａ’が配置されている。ｎ⁺ゾー ン５ｃ、ｐウェル４ａの表面領域、およびｎベースゾーン３ａは、絶縁されたゲ ート電極１１ａ’と共にｎチャネルＭＯＳＦＥＴを形成する。ＩＣＭＴユニット セルは図１に示した構成に相応する。サイリスタの点弧は、図５には図示しない 図３の構成によって行うことができる。自明なように、双方向スイッチの２つ の部分、すなわちＩＣＭＴとＩＧＢＴは同じプロセスステップで、半導体ウェハ からｎドーピングによって製造することができる。ラテラル方向のマスキングだ けは、とくにｎ⁺ゾーンに対しては別でなければならない。下側接点電極７，７ ａは２つのユニットセルで共通に主電極端子Ｅ２と接続されている。上側境界面 では、ＩＣＭＴのアノード電極８とＩＧＢＴのカソード電極またはソース電極１ ０ａが上側主電極Ｅ１と接続されている。ＩＣＭＴユニットセルとＩＧＢＴユニ ットセルとは異なる半導体素子に配置することができる。これら異なる半導体素 子はハイブリッド回路で相互に接続されている。 ＩＣＭＴのゲート電極６とＩＧＢＴのゲート電極１１ａ’は図５では両方で共 通の外側ゲート端子Ｇ_gemに接続されている。しかしＩＣＭＴとＩＧＢＴが別個 のゲート端子Ｇ１とＧ２を有するようにし、従って別個に制御することもできる 。このことは下でさらに説明する場合に有利である。公知の双方向スイッチとの 相違点は、２つのゲートがここでは同じ基準電極Ｅ１またはＦＥから制御される ことである。従って制御コストがゲートが１つの場合に対してそれほど高くなら ない。モノリシック集積形態では、２つの形式のユニットセルが図５の双方向半 導体構成素子の場合でも、半導体のそれぞれ１つの固有の面領域に配置される。 比較的大きな距離によって、ＩＣＭＴ部分のｐｎ接合 部Ｊ３とＪ１の短絡、またはＩＧＢＴのｐゾーン４ａとＩＣＭＴのｎｐｎゾーン シーケンス１、２、３とから形成されるサイリスタ構造体の投入接続が回避され る。このサイリスタ構造体はゲートによっては遮断することができない。 双方向構成素子の作用を以下、図６ａから図６ｄに基づいて説明する。電流− 電圧面Ｕ_E2の第１象限では、下側主電極Ｅ２に上側主電極Ｅ１に対して正の電圧 が印加される。上側主電極は常にゼロ電位を有する。すなわち、Ｕ_GE1＝０であ る。ＩＣＭＴセルはこの極性付けでは印加されるデータ電圧に依存せずに、ｐウ ェル４（アノードエミッタ）とｎベース３との間のｐｎ接合部Ｊ１によって上に 述べたように阻止状態である。ゲートの電圧Ｖ_GE1がＥ１に対してゼロであれば 、ＩＧＢＴも阻止状態である。ここで電圧は再び、ｐゾーン４ａとｎベース３ａ との間のｐｎ接合部Ｊ１’によって取り入れられる。このことは図６ａにハッチ ングされた、Ｊ１、Ｊ１’に続く領域によって示されている。従って組み合わさ れた構成素子は順方向阻止状態にあり、この阻止状態は、動作点が阻止特性曲線 上で第１象限にあることにより表される。 図６ｂでは電極Ｅ２の電圧はそのまま正であり、例えば５００Ｖである。しか し今度は、ゲートＧ_gemに例えば１０Ｖの正の電圧が印加される。この電圧はＭ ＯＳＦＥＴ閾値電圧よりも大きい。これによりＩＧＢ Ｔは公知のように導通状態に切り替わる。ＩＣＭＴセルでは、サイリスタのフロ ーティングされたアノード端子がＭＯＳＦＥＴ、Ｍ１のｎチャネルによって主電 極Ｅ１と接続される。しかしサイリスタは相変わらず逆方向阻止状態である。そ の際に電圧は例えばＩＧＢＴの順方向電圧まで降下する。組み合わされた双方向 構成素子は順方向導通状態にあり、これはＩＧＢＴによって定められる。 電極Ｅ２がＥ１に対して負の電位にあると、これは第３象限である。ＩＧＢＴ はこの極性付けの際には、下側ｐｎ接合部Ｊ２によって、ゲート電圧が印加され ているか否かに依存せずに阻止状態になる。ＭＯＳＦＥＴ、Ｍ１が遮断されてい るとき、ＩＣＭＴも阻止状態である。すなわち同じように、ｎベース３と下側ｐ ゾーン２との間のｐｎ接合部Ｊ２によって上に述べたように阻止状態となる。こ の場合が図６ｃに示されている。内部ＭＯＳＦＥＴ、Ｍ２はこの状態で投入接続 される。その結果、ｎベースゾーン３はアノード側ｐｎ接合部Ｊ１へのバイパス 路Ｘを介して上側主端子Ｅ１と接続される。上に述べたように、ｐｎ接合部Ｊ５ の破壊電圧はこのためにＭＯＳＦＥＴ、Ｍ２の閾値電圧よりも格段に大きく調整 しなければならない。 遮断過程は下側ｎ⁺ｐｎトランジスタ１、２、３によって定められるから、ｎ ゾーン３ａの厚さと抵抗率は、遮断時にも所与の確実な動作領域に達するため、 ＩＧＢＴだけに対して必要である場合よりも大きく調整しなければならない。 Ｅ２における負の電圧が変化せず、ゲートＧの電圧がＭＯＳＦＥＴの閾値電圧 を越える値に上昇したときでも、ＩＧＢＴはすでに述べたように阻止状態に留ま る。ＩＣＭＴユニットセルでは、サイリスタのｐエミッタゾーン４がフローティ ング電極とＭＯＳＦＥＴ、Ｍ１のｎチャネルを介して外側電極Ｅ１と接続される 。このことによりｐゾーン４の電位は以前の負の値から電極Ｅ１の値ゼロに近似 するよう上昇する。その結果、ｎチャネルがＭＯＳＦＥＴ、Ｍ２内で消失し、こ のＭＯＳＦＥＴ、Ｍ２は遮断される。同時にサイリスタ１、２、３、４はスイッ チオンしなければならない。このためには、ｎ⁺ゾーン１がＩＧＢＴセルを有す る面領域では欠けており、ｐｎ接合部Ｊ３は従って通常は下側表面で終端し、Ｉ ＧＢＴとＩＣＭＴに共通の金属化部７によって短絡されることに注意しなければ ならない。 しかし図３の構成を用いた点弧、または順方向阻止能力のないサイリスタ１、 ２、３、４よる点弧のためには、ｐｎ接合部Ｊ３が短絡してはならない。短絡を 阻止するために、本発明の双方向スイッチ素子の構成では、下側境界面の領域（ ｐｎ接合部Ｊ３が生じるところ）が酸化層１２’または他の絶縁体によって覆わ れている。これは図７に示されている。ＩＣＭＴのｐ ゾーン２もｎ⁺エミッタゾーン１の直後から張り出し、酸化物の被覆された表面 領域に終端している。これによりｐゾーン２は半導体の下側境界面の金属化部７ とは接触していない。 ＩＧＢＴのｐゾーン２ａはこれから距離をおいて始まり、絶縁された表面に達 するｎベースゾーン３によってＩＣＭＴのｐベースゾーン２から分離されている 。ｎベースゾーン３の表面における幅は、ｐｎ接合部Ｊ２の阻止能力が影響を受 けないほど小さい。ｐｎ接合部Ｊ３だけが阻止方向に極性付けることができ、こ のことは図３の縁部構成の作用に対して必要である。サイリスタ１、２、３、４ も、これが短絡なしでも内部ＭＯＳＦＥＴ、Ｍ２によって順方向に阻止しないよ うに構成することができる。ｐベースゾーン２とカソード側制御可能構成素子の アノード側ｐゾーン２ａとの分離は溝によっても行うことができ、この溝には有 利には絶縁物質が充填されている。 これにより、ゲート電圧が正のときに導通し、ゲート電圧が負または消失した ときに阻止状態になる双方向構成素子が得られる。ゲート電圧を閾値電圧よりも 上に上昇させることにより構成素子は導通し、ゲート電圧をゼロまたは負の値に 点火させることにより遮断する。すなわち、下側電極Ｅ１がＥ１に対して正の電 圧であるとき（第１象限）でも、Ｅ２がＥ１に対して負の極性であるとき（第３ 象限）でも動作する。 接合部Ｊ３の短絡を阻止し、サイリスタ１、２、３、４を順方向には阻止能力 がないように構成する手段の他に択一的手段として、図２の点弧ゲートを使用す ることができる。これはとりわけ、Ｖ（Ｅ２）＞Ｖ（Ｅ１）の極性付けと、ゲー ト電圧が正であるときに、点弧領域の上記サイリスタ２、３、４、１０を投入接 続できるという特性を有する。というのは、制御電流をこのｐベース領域４に供 給するからである。ユニットセルのサイリスタ５ｂ，４、３、２には点弧された 状態は伝播しない。というのは、このサイリスタのエミッタ接合部Ｊ５は、ゲー ト電圧が正のとき、反転チャネルとフローティング電極ＦＥによって短絡される からである。しかしスイッチオンされた点弧領域はＩＧＢＴと同時にはＭＯＳＦ ＥＴ、Ｍ１によって遮断することができない。なぜなら、順方向に極性付けられ たｐｎ接合部Ｊ５が並列に接続されているからである。点弧領域のスイッチオン を阻止するために、従ってこの点弧ゲートを使用する際にはＩＣＭＴのゲート電 極６に固有のゲート端子Ｇ１を、ＩＧＢＴのゲート電極１１にこれとは別個のゲ ート端子Ｇ２を設け、両方を異なる制御信号によって制御することが必要である 。第１象限（Ｖ（Ｅ２）＞Ｖ（Ｅ１））ではこの場合、ＩＧＢＴだけが正のゲー ト電圧によって制御され、ＩＣＭＴゲートＧ１の電圧はゼロまたは負に調整され る。 図８に示されたＩＣＭＴとＩＧＢＴからなる双方向構成素子の点弧領域の構成 では、ＩＣＭＴとＩＧＢＴを、点弧ゲートが必要な場合に対してもただ１つのゲ ート端子Ｇ’により制御することができる。主電極Ｅ１，Ｅ２がＶ（Ｅ２）＜Ｖ （Ｅ１）に極性付けられているとき、このゲートＧ’は、正のゲート電圧が印加 されると、ＩＣＭＴのサイリスタ１、２、３、４の投入接続を行う。Ｖ（Ｅ２） ＞Ｖ（Ｅ１）のときは、構成素子のＩＣＭＴ部分を投入接続することなく正のゲ ート電圧を印加することができる。 ゲート接点１２の設けられたｐ領域は固有のｐウェル４ａ’を有する。このｐ ウェルはウェル状のｐ領域４ｂとｐチャネル４ｃによってのみ接続されている。 ウェル状のｐ領域４ｂはＦＥに接続された電極１１”を備えたｎ⁺ゾーン１０” を有している。ｐチャネルの上に配置された絶縁電極１３と共に、領域４ａ’、 ４ｃ，４ｂはｎベースゾーン３の基板と関連して、ディプレッション形ｐチャネ ルＭＯＳＦＥＴ、ＭＺを形成する。ｐ領域４ａ’には、ｎベースゾーン３にウェ ル状に埋め込まれた別のｐ領域１４が前置されており、このｐ領域には接点１５ が設けられている。この接点はＭＯＳＦＥＴ、ＭＺのゲート電極１３と導通接続 している。電極Ｅ２の電圧がＥ１に対して正であるとき、構成素子の阻止状態で 空間電荷ゾーンＲＬＺが阻止しているｐｎ接合部Ｊ１”周囲に、図示のように形 成される。このことによってｐ領域１４は４ａ’に対して正の電位を受ける。 ゲート電極１３におけるこの電位と基板３の電圧によって、領域４ａ’と４ｂ との間のｐチャネルは消失する。その結果、ゲート電流が領域４ｂに流れず、サ イリスタ１０”、４ｂ，３，２を点弧することができる。このサイリスタの安定 した阻止特性を得るために、図８にはさらに別の構成が示されている。すなわち 、ｐゾーン４ｂとｎ⁺ゾーン１０”との間のｐｎ接合部Ｊ６を、極性がＶＫ＞Ｖ Ａのときに短絡するのである。このことはｐゾーン４ｂにウェル状に埋め込まれ たｎ⁺ゾーン１６によって行われる。このｎ⁺ゾーン１６は接点１７を有し、この 接点は同時にゾーン４ｂにオーミックに接触接続している。ｎ⁺ゾーン１６、ｎ⁺ ゾーン１０、およびその間にあるｐ領域は、その上に配置された絶縁ゲート電極 １８と共に、ｎチャネルＭＯＳＦＥＴ、ＭＳを形成する。このＭＯＳＦＥＴのゲ ート１８は前置されたｐゾーン１４と接続されており、従って主電極の極性付け がＶＫ＞ＶＡであるとき、領域４ｂと１６に対して正の電位を有する。ＭＯＳＦ ＥＴ、ＭＳは従って投入接続され、ｎ⁺領域１０を低抵抗にｐゾーン４ｂと接続 する。この投入接続されたｐｎ接合部Ｊ６の短絡によって、構成素子の阻止能力 はＶＫ＞ＶＡであるとき格段に改善される。 図８に示した点弧ゲート構造によって、１、２、３ 、４からなるサイリスタはＶ（Ｅ２）＜Ｖ（Ｅ１）であるときに投入接続される 。しかし２、３、４ｂ，１０からなるサイリスタ構造体は、順方向に極性付けら れた第１象限にあるから点弧しない。ｐｎ接合部Ｊ６の投入接続された短絡によ って第１象限にある阻止特性はさらに安定する。 双方向スイッチに電流制限作用を備えた特性曲線が要求されないときには、こ のことは図８のゲートＧを固定電圧により主端子Ｅ１に対して制御するのではな く、フローティング電極ＦＥに対して制御することにより達成することができる 。これは第３象限においてＶ（Ｅ２）＜Ｖ（Ｅ１）の場合である。この場合はＩ ＣＭＴに言えることがそのまま当てはまる。しかし第１象限においても、この制 御が当てはまる。なぜなら、電極ＦＥは第１象限ではゲート電圧Ｖ_G,FEが正のと き実質的にＥ１の電位にあるからである。というのは投入接続されたＭＯＳＦＥ Ｔ、Ｍ１が逆方向に阻止するサイリスタの電流だけを導通するからである。Ｖ_{G, FE} ＝０であると仮定すれば、構成素子、すなわちここではＩＧＢＴはその他に阻 止状態におかれる。この場合、電極ＦＥはＥ１に対して次のような電位をとる。 すなわち、阻止電流によって弱く順方向に極性付けられたｐｎ接合部Ｊ５の電圧 によって定められる電位をとる。例えばＦＥと、ひいてはＧはＶ_G,FE＝０である とき、Ｅ１に対して０．３Ｖの電位である。一方この 形式の構成素子の閾値電圧は典型値が３または４Ｖである。従ってＩＧＢＴは阻 止する。ゲートを固定電圧によりフローティング電極に対して制御すれば、双方 向構成素子は所望の特性を示し、例えば第１象限でも第３象限でも電流制限作用 を備えた特性曲線を有する。 ２つの異なるゲートを有する構成（しかし公知の双方向スイッチに対する相違 として１つの主電極Ｅ１から制御される）では、図８の代わりに図２の簡単な点 弧構造を使用できるほか、さらに別の重要な利点が達成される。この利点は、完 全な双方向切替能力をただ１つのユニットセルにまとめることができると言うこ とである。このことによって、両方向での電流供給に対して１つの同じ面を使用 することができ、その結果所要の半導体面積が、ただ１つのゲート端子しか有し ない場合に対して格段に減少される。このようなそれ自体双方向のユニットセル が図９に示されている。このユニットセルは図１のＩＣＭＴユニットセルとは次 の点でのみ異なる。すなわち、ＭＯＳＦＥＴ、Ｍ２のゲートが外部電極Ａ（図９ のＥ１’）に固定的に接続されるのではなく、これとは分離して別個のゲート端 子Ｇ２を介して外から制御できる点でのみ異なる。 ｐｎ接合Ｊ３の短絡は図６の構成によれば酸化層１２”によって阻止される。 サイリスタ構造体１、２、３、４は第３象限において良好に導通しなければなら ないが、しかしこのことがコレクタとして作用する接合部Ｊ３によって損なわれ るから、ｎ⁺エミッタゾーン１の横方向広がりはｐゾーン２ａと同じようにラテ ラルセル寸法（セルピッチ）よりも大きくなければならない。下にｐゾーン２ａ しか存在しない面領域とｎ⁺エミッタゾーン１をも有する領域とは“テープ方向 ”で図平面に対して垂直に相互に入れ替えることができる。ＭＯＳＦＥＴ、Ｍ１ が投入接続されるとき、構成素子はＩＧＢＴのようにゲートＧ２によって投入接 続される。Ｇ２をＥ１と接続すれば、Ｇ１によって切替可能なＩＣＭＴの機能が 得られる。 Ｖ_E2＞Ｖ_E1での第１象限では従ってゲートＥ１をＥ１（またはＦＥ）に対して 正の電位にする。その結果、ＭＯＳＦＥＴ、Ｍ１は投入接続される。そしてサイ リスタ１、２、３、４は逆方向に極性付けられ、構造体の右部分、すなわち２ａ 、３、４、５ｂはＭＯＳゲートＧ２と共にＩＧＢＴのように動作する。Ｇ２にお けるＥ１に対しての正の電圧により、構成素子はスイッチオンする。電圧をゼロ まで下げると、遮断する。Ｖ_E2＜Ｖ_E1での第３象限では、Ｇ２を電極Ｅ１’に接 続する。その結果、構成素子は図１のＩＣＭＴのように機能する。ゲートＧ１の 制御によって、そこに記述したようにスイッチオン・オフすることができる。 ｎ⁺ベースゾーン１がｐエミッタゾーン２ａと同じように下側境界面のそれぞ れ一部をだけを覆うことは ＩＣＭＴないしＩＧＢＴの機能をそれほど損なわない。なぜなら、ベースゾーン ３の厚さが下側ｎエミッタゾーン１の空隙、およびＩＣＭＴ機能ないしＩＧＢＴ 機能に対するゾーン２ａの空隙の横方向広がりよりも格段に大きいからである。 それにもかかわらず、半導体の上側主面におけるＭＯＳ反転チャネルは全体チ ャネル幅において、すなわち図平面に対して垂直の広がりにおいて有効である。 従って比較的小さな面積の双方向構成素子を、同時にチャネル幅を大きくしても 作製することができる。活性構成素子面積が近似的に半分でも、チャネル抵抗も 半導体内部のオン抵抗も実質的に上昇しない。 アノード側で制御される図４のラテラル構成素子は通常のラテラル構成素子、 例えばラテラルＩＧＢＴ（そのユニットセルは別の面領域に配置されている）に より図５と同じようにして１つのラテラル双方向半導体構成素子にまとめること ができる。両方の個別構成素子のゲート電極は通常は共通のゲート端子を有する 。図６に基づいて説明したように、構成素子は主電極の極性に依存せずにゲート 電圧が正のとき投入接続され、ゲート電圧が負または消失するときに遮断される 。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年１１月１４日 【補正内容】 請求の範囲 １．アノード側で制御可能な半導体構成素子であって、当該構成素子の半導体 は並置された多数のユニットセルを有し、 該ユニットセルは並列に接続されており、かつサイリスタ構造体を伴い、 弱くドープされたｎベースゾーン（３）には両方の側で、比較的強くドープさ れたｐゾーンがｐベース領域（２）およびｐエミッタゾーン（４）として隣接し ており、 ｐベースゾーン（２）の上には強くドープされたｎエミッタゾーン（１）が続 いており、 該ｎエミッタゾーンはカソード電極（７）と接触接続している形式の半導体構 成素子において、 ユニットセルのｐエミッタゾーン（４）には、少なくとも片側でユニットセル の縁部に対して平行に、第１および第２のｎ⁺ゾーン（５ａ，５ｂ）が相互に間 隔をおいて埋め込まれており、 前記２つのｎ⁺ゾーン（５ａ，５ｂ）は、ｐ領域および第１のゲート電極（６ ）と共に第１のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ１）を形成し、 前記ｐ領域は、前記２つのｎ⁺ゾーン（５ａ，５ｂ）の間にあり、ｐエミッタ ゾーン（４）に所属するものであり、 前記第１のゲート電極（６）は、ｐエミッタゾーン（４）の上に配置されてお り、かつ絶縁されており、 前記第１のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ１）はフローティング 電極（ＦＥ）によりサイリスタ構造体と直列に接続され、 第２のｎ⁺領域（５ｂ）と表面にまで達するｎベースゾーン（３）とは、それ らの間にあるｐエミッタゾーン（４）の領域とその上に配置された第２のゲート 電極（９）と共に第２のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ２）を形成 し、 前記第２のｎ⁺領域（５ｂ）はウェル状のｐエミッタゾーンの縁部に隣接して おり、 前記第２のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ２）は第１のＭＯＳ電 界効果トランジスタ（Ｍ１）のｎベースゾーン（３）とドレーンゾーン（５ｂ） との間に集積されており、 第１のＭＯＳＦＥＴ（Ｍ１）のドレーン電極は外側アノード電極（８）とユニ ットを形成し、 該ユニットはｐエミッタゾーン（４）から絶縁層によって分離されており、ド レーン電極（５ｂ）を介してのみ前記ｐエミッタゾーンと接続される、ことを特 徴とするアノード側で制御可能な半導体構成素子。 ２．ユニットセルへの分割はｐエミッタゾーン（４）のウェル状の構成によっ て行われる、請求項１記載の半導体構成素子。 ３．第２のゲート電極（９）は外側アノード電極（８）と接続されているか、 またはこれにより共に形成されている、請求項１または２記載の半導体構成素子 。 ４．サイリスタ構造体はバーティカル構成であり、 ｎエミッタゾーン（１）、ｐベースゾーン（２）、ｐエミッタゾーン（４）お よびアノード電極（８）は相互に重なって配置されており、 ｎエミッタゾーン（１）と接続されたカソード電極（７）は下側境界面に配置 され、 アノード電極（８）並びに第１のゲート電極（６）は半導体の上側境界面に配 置されている、請求項１から３までのいずれか１項記載の半導体構成素子。 ５．基板（５）には、これから絶縁層またはｐｎ接合部によって分離されて、 ｎベースゾーン（３’）が配置されており、 該ｎベースゾーンには、ｐベースゾーン（２’）とｎエミッタゾーン（４”） とがウェル状に横方向に配置されており、 当該ｐベースゾーン（２’）とｎエミッタゾーン（４”）とは阻止能力により 定められた間隔によって相互に分離されており、 ｐベースゾーン（２’）にはｎエミッタゾーン（１’）が配置され、 ｐエミッタゾーン（４”）には第１のＭＯＳ電界効 果トランジスタ（Ｍ１’）のソースゾーンとドレーンゾーン（５ａ’，５ｂ’） とが配置されている、請求項１から３までのいずれか１項記載の半導体構成素子 。 ６．半導体には、フローティング電極（ＦＥ）から大きな間隔をおいて、当該 フローティング電極からｐエミッタゾーンの中断によって分離された点弧領域が 配置されており、 該点弧領域は、ｐエミッタゾーン（４’）と、該ｐエミッタゾーンに埋め込ま れてたｎ⁺ゾーン（１０）と、ｎベースゾーン（３）に続くｐベースゾーン（２ ）と、これに続くｎエミッタゾーン（１）とからなり、 前記ｎ⁺ゾーン（１０）はｐエミッタゾーン（４’）に隣接するｎベースゾー ン（３）を伴い、 前記ｐエミッタゾーン（４’）は点弧ゲート接点（１２）を有し、 該点弧ゲート接点は抵抗を介して第１のゲート電極（６）と接続されており、 前記埋め込まれたｎ⁺ゾーン（１０）には接点電極（１１）が設けられており 、 該接点電極はフローティング電極（ＦＥ）と接続されているが、しかし点弧領 域ではｐエミッタゾーン（４’）と埋め込まれたｎ⁺ゾーン（１０）とのｐｎ接 合部（Ｊ６）を短絡しない、請求項１から５までのい ずれか１項記載の半導体構成素子。 ７．前記ｐベースゾーン（２）は、半導体のｐ縁部ゾーン（２０）によって上 側境界面に導かれており、そこでｐ領域（２４）を形成し、 該ｐ領域にはｎ⁺ゾーン（５ｄ）が埋め込まれており、 該ｎ⁺ゾーンはカソード電極（７）と導通接続しており、 前記ｐ領域（２４）とｐエミッタゾーン（４）は表面においてｐチャネル（２ １）によって接続されており、 該ｐチャネル（２１）は、ｐエミッタゾーンの縁部でｐチャネルゾーン（２１ ）に重なるゲート電極（９’）と共に、ディプレッション形ｐチャネルＭＯＳ電 界効果トランジスタ（ＭＺＡ）を形成し、 前記ゲート電極（９’）は第２のＭＯＳ電界効果トランジスタ（Ｍ２）に所属 するものであり、 かつ前記ｐチャネル（２１）は、絶縁された付加的ゲート電極（２２）と共に 別のディプレッション形ＭＯＳ電界効果トランジスタ（ＭＺＡ）を形成し、 前記絶縁された付加的ゲート電極（２２）は、カソード側の接触接続したｎ⁺ ゾーン（５ｄ）と導通しており、かつｐ領域（２４）の縁部でチャネルゾーン（ ２１）に重なっており、 前記カソード側で接触接続したｎ⁺ゾーン（５ｄ） と、表面まで導かれるｐ領域（２４）とから、絶縁ゲート（２２）と共に反転形 ＭＯＳ電界効果トランジスタ（Ｍ２”）が形成されている、請求項１から４まで のいずれか１項記載の半導体構成素子。 ８．ｐベースゾーン（２’）とｐエミッタゾーン（４”）とは表面でｐチャネ ルゾーン（２１’）によって接続されており、 該ｐチャネルゾーン（２１’）は、絶縁ゲート電極（９’）と共にディプレッ ション形ＭＯＳ電界効果トランジスタ（ＭＺＡ’）を形成し、かつカソード側に おいて、カソード電極（７’）に接続されたゲート電極（２２’）と共に別のデ ィプレッション形ＭＯＳ電界効果トランジスタ（ＭＺＫ’）を形成し、 前記絶縁ゲート電極（９’）は、前記ｐチャネルゾーン（２１’）にｐエミッ タゾーン（４”）の縁部で重なっており、 ｎエミッタゾーン（１’）と、表面に導かれたｐベースゾーン（２’）とから 、カソード電極に接続されたゲート電極（２２’）と共に反転形ｎチャネルＭＯ Ｓ電界効果トランジスタ（Ｍ２”）が形成されている、請求項５記載の半導体構 成素子。 ９．請求項１のアノード側制御可能半導体構成素子（ＩＣＭＴ）の半導体は並 置された多数のユニットセルを有し、 該ユニットセルは並列に接続されており、かつサイ リスタ構造体を備えており、 弱くドープされたｎベースゾーン（３）には両側で比較的に強くドープされた ｐゾーンがｐベースゾーン（２）およびｐエミッタゾーン（４）として隣接して おり、 前記ｐベースゾーン（２）の上には強くドープされたｎエミッタゾーン（１） が続いており、 該ｎエミッタゾーン（１）はカソード電極（７）と接触接続しており、 ユニットセルのｐエミッタゾーン（４）には少なくとも片側で該ｐエミッタゾ ーンの縁部に平行に、第１および第２のｎ⁺ゾーン（５ａ，５ｂ）が相互に間隔 をおいて埋め込まれており、 前記両方のｎ⁺ゾーン（５ａ，５ｂ）は、それらの間にある、ｐエミッタゾー ン（４）のｐ領域、およびその上に配置され、絶縁された第１のゲート電極（６ ）と共に、第１のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ１）を形成し、 該第１のＭＯＳ電界効果トランジスタはフローティング電極（ＦＥ）によって サイリスタ構造体と直列に接続されており、 第２のｎ⁺領域（５ｂ）と表面にまで達するｎベースゾーン８３）とは、それ らの間にあるｐ笑み板ゾーン（４）の領域、およびその上に配置された第２のゲ ート電極（９）と共に第２のｎチャネルＭＯＳ電界効 果トランジスタ（Ｍ２）を形成し、 前記第２のｎ⁺領域（５ｂ）はウェル状のｐエミッタゾーンの縁部に隣接して おり、 前記第２のＭＯＳ電界効果トランジスタ（Ｍ２）は、ｎベースゾーン（３）と 第１のＭＯＳ電界効果トランジスタ（Ｍ１）のドレーンゾーン（５ｂ）との間に 集積されており、 第１のＭＯＳＦＥＴ（Ｍ１）のドレーン電極は外側アノード電極（８）と共に ユニットを形成し、 該ユニットはｐエミッタゾーン（４）から絶縁層によって分離されており、ド レーン電極（５ｂ）を介してのみｐエミッタゾーンと接続される、ことを特徴と する、アノード側制御可能半導体構成素子の双方向半導体素子での用途。 10．アノード側制御可能半導体構成素子（ＩＣＭＴ）のユニットセルは、半導 体においてカソード側制御可能半導体構成素子（ＩＧＢＴ）のユニットセルと共 にモノリシックに集積されており、 アノード側制御可能半導体構成素子のユニットセルは第１の面領域に配置され ており、 カソード側制御可能半導体構成素子のユニットセルは半導体の第２の面領域に 配置されている、請求項９項記載の半導体構成素子の双方向半導体構成素子での 用途。 11．カソード側制御可能半導体構成素子のユニット セルは第２の面領域において絶縁されたゲートバイポーラトランジスタ（ＩＧＢ Ｔ）を形成し、 該バイポーラトランジスタ（ＩＧＢＴ）はアノード側ｐゾーン（２ａ）と、ｎ ベースゾーン（３ａ）と、カソード側ｐゾーン（４ａ）とを有しており、 該カソード側ｐゾーン（４ａ）にはｎ⁺ゾーン（５ｃ）が埋め込まれており、 該ｎ⁺ゾーン（５ｃ）はｎベースゾーン（３ａ）、ｐゾーン（４ａ）および絶 縁されたゲート（６）と共にＭＯＳ電界効果トランジスタを形成し、 カソード側電極（１０ａ）はアノード側制御可能半導体構成素子のアノード電 極（８）と接続されている、請求項１０記載の用途。 12．カソード側制御可能半導体構成素子（ＩＧＢＴ）のゲート電極（１１ａ’ ）と、アノード側制御可能半導体構成素子（ＩＣＭＴ）の第１のＭＯＳＦＥＴ（ Ｍ１）のゲート電極（６）とは共通のゲート電極（Ｇ_gem）に接続されている、 請求項１１項記載の用途。 13．第１の面領域と第２の面領域との間の境界領域では、第１の面領域におけ るアノード側制御可能半導体構成素子（ＩＣＭＴ）のｎエミッタゾーン（１）と ｐベースゾーン（２）とが、第２の面領域におけるカソード側制御可能半導体構 成素子（ＩＧＢＴ）のアノード側ｐゾーン（２ａ）から相互に分離されている、 請求項１０または１１記載の用途。 14．アノード側制御可能半導体構成素子（ＩＣＭＴ）のｐベースゾーン（２） と、カソード側制御可能半導体構成素子（ＩＧＢＴ）のアノード側ｐゾーン（２ ａ）とは相互に間隔をおいて終端しており、その間にあって半導体の下側境界面 に達するｎベースゾーン（３）によって分離されており、 表面に導かれたｐベースゾーン（２）とｎベースゾーン（３）とは絶縁層（１ ２’）によって半導体の下側境界面にある金属化部から絶縁されている、請求項 １３記載の用途。 15．アノード側制御可能構成素子（ＩＣＭＴ）のｐベースゾーン（２）とカソ ード側制御可能構成素子（ＩＧＢＴ）のアノード側ｐゾーン（２ａ）とは、、半 導体に刻まれた溝によって相互に分離されており、 該溝には絶縁物質が充填されている、請求項１３記載の用途。 16．第１の面領域から分離された、または離れた領域に点弧ゲートが設けられ ており、 該点弧ゲートはｐゾーン（４ａ’）を有しており、 該ｐゾーン（４ａ’）はｎベースゾーン（３）にウェル状に埋め込まれており 、かつゲート電極（１２）を有し、 該ゲート電極（１２）はアノード側制御可能構成素子のゲート電極（６）と接 続されており、 前記点弧ゲートはさらに、ｎベースゾーン（３）に 埋め込まれた第２のｐゾーン（４ｂ）を有し、 該第２のｐゾーン（４ｂ）はディプレッション形ＭＯＳ電界効果トランジスタ （ＭＺ）によって前記ｐゾーン（４ａ’）と接続されており、かつ接点電極（１ １”）を備えたｎ⁺ゾーン（１０”）を有し、 前記接点電極（１１”）はフローティング電極（ＦＥ）と接続されており、 前記ディプレッション形ＭＯＳ電界効果トランジスタ（ＭＺ）のゲート電極（ １３）はｐゾーン（１４）の接点電極（１５）と接続されており、 前記ｐゾーン（１４）は付加的にｎベースゾーン（３）に埋め込まれており、 かつアノード側制御可能構成素子（ＩＣＭＴ）が逆方向阻止動作する際、空間電 荷ゾーンではｐｎ接合部（Ｊ１”）周囲にある、請求項１から４までのいずれか １項記載の半導体構成素子の請求項１０から１５までのいずれか１記載の双方向 構成素子での用途。 17．第２のｐエミッタゾーン（４ｂ）に、別のｎ⁺ゾーン（１６）が埋め込ま されており、 該別のｎ⁺ゾーンは、ｐエミッタゾーン（４ｂ）を備えたフ共通のフローティ ング短絡接点（１７）を有し、 両方のｎ⁺ゾーン（１０”、１６）は、それらの間にあるｐゾーン（４ｂ）の ｐ領域、およびその上に配置されたゲート電極と共にｎチャネルＭＯＳ電界効果 トランジスタを形成し、 該電界効果トランジスタのゲート電極（１８）はｐ領域（１４）の接点電極（ １５）と接続されている、請求項１６記載の用途。 18．それ自体双方向に切り替え可能なユニットセルのただ１つの群から請求項 １、２または４に従って形成されており、ただし、ｎエミッタゾーン（１）とｐ ベースゾーンは部分領域において、カソード金属化部に接するｐゾーン（２ａ） によって置換されており、 該ｐゾーン（２ａ）は請求項１３、１４または１５に従ってｎエミッタゾーン （１）およびｐベースゾーン（２）から分離されており、 請求項１記載の構成素子のアノード金属化部とカソード金属化部とは第１およ び第２の主電極（Ｅ１’，Ｅ２’）と接続されており、 第１および第２のＭＯＳ電界効果トランジスタ（Ｍ１，Ｍ２）は外側から制御 可能なゲート（Ｇ１，Ｇ２）を有し、 第２のＭＯＳ電界効果トランジスタ（Ｍ２）のゲート（Ｇ２）が第１の主電極 （Ｅ１’）と導通接続する際には、第１のＭＯＳ電界効果トランジスタのゲート （Ｇ１）によって切り替え可能なアノード側制御可能半導体構成素子（ＩＣＭＴ ）の機能が維持され、 第１のＭＯＳ電界効果トランジスタ（Ｍ１）のゲート（Ｇ１）が正に制御され る際には、第２のＭＯＳ電 界効果トランジスタのゲート（Ｇ２）によって切り替え可能なカソード側絶縁ゲ ートバイポーラトランジスタの機能が維持される、請求項９または１０、および 請求項１３から１５までのいずれか１項記載の用途。 19．半導体の第１の面領域には、請求項８記載のアノード側構成素子が配置さ れており、 同じ半導体の第２の面領域には、ラテラル絶縁ゲートバイポーラトランジスタ が同じ半導体に配置されている、請求項１０記載の用途。 欧州特許出願０３２９９９３Ａ３から、多数のベース領域と、このベース領域 にそれぞれ埋め込まれたエミッタ領域を有するサイリスタが公知である。このサ イリスタでは各ベース領域に第１の電界効果トランジスタが配属されており、こ の電界効果トランジスタは点弧電圧パルスがそのデータ電極に印加される際に点 弧電流回路を投入接続する。各ベース領域には別の電界効果トランジスタが接合 されており、この電界効果トランジスタは消去電圧パルスがそのゲート電極に供 給される際、埋め込まれたエミッタ領域を制限するＰＭ接合部を橋絡するために 、エミッタ−ベース路を短絡させる。サイリスタは比較的小さな制御電力によっ て点弧するが、２つの別個の制御入力側が必要である。 欧州特許出願０００２８７９９Ａ２から、１つの半導体を備えたトライアック が公知である。このトライアックでは、第１の層が第１のサイリスタのｐベース 層と第２のサイリスタのｐエミッタ層を形成し、第２の層が２つのサイリスタの ｎベース層を形成し、第３の層が第１のサイリスタのｐエミッタ層と第２のサイ リスタのｐベース層を形成する。第１の層には第１のサイリスタのｎエミッタ層 が、第３の層には第２のサイリスタのエミッタ層がそれぞ電極の設けられた層と して接合されている。２つのサイリスタの境界領域にはゲート制御ＭＩＳ構造体 が設けられており、この構 造体は制御可能なエミッタ短絡経路を含んでいて、第１のサイリスタのｎエミッ タ層と第２のサイリスタのｐエミッタ層に隣接している。この構成の利点は、１ つのトライアックに統合される２つのサイリスタの分離がさらに行われることで あり、このことによってスイッチング過程は、電極に印加される電圧がゼロ点を 近傍を通過するときでも、この電圧の変化速度の影響を受けないことである。 欧州特許出願０２２４０９Ａ１から、集積された保護トランジスタを備えた半 導体構成素子が公知である。この半導体構成素子はサイリスタまたはトライアッ クとすることができる。交流電圧のゼロ点通過時に切り替えられるフォトサイリ スタまたはフォトトライアックは高電圧から保護されなければならない。この場 合はとくにゲート領域が危険にさらされる。 欧州特許出願０５５９９４５Ａ１から、遮断可能な電力半導体構成素子が公知 である。この構成素子では、共通の半導体基板に多数のＭＯＳ制御遮断可能サイ リスタと多数のＩＧＢＴセルが並置されている。ここでは両方のセル形式の所属 のゲート電極が別個の電極として構成されている。これによって遮断時に時間的 に入り組んだ制御を行うことができ、このことは構成素子の電気特性において大 きな利点である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５５Ｚ (72)発明者 ヤーツェク コレク ドイツ連邦共和国 Ｄ−64546 メルフェ ルデン−ヴァルドルフ フォアゲルスベル クシュトラーセ 13アー (72)発明者 アレクサンダー ボーデンゾーン ドイツ連邦共和国 Ｄ−63069 オッフェ ンバッハ ポメルンシュトラーセ 17

Claims (1)

1. 【特許請求の範囲】 １．アノード側で制御可能な半導体構成素子であって、当該構成素子の半導体 は多数の並置されたユニットセルを有し、 該ユニットセルは並列に接続されており、かつサイリスタ構造体を伴い、 弱くドープされたｎベースゾーン（３）には両方の側で、比較的強くドープさ れたｐゾーンがｐベース領域（２）およびｐエミッタゾーン（４）として隣接し ており、 ｐベースゾーン（２）の上には強くドープされたｎエミッタゾーン（１）が続 いており、 該ｎエミッタゾーンはカソード電極（７）と接触接続している形式の半導体構 成素子において、 ｐエミッタゾーン（４）には第１のｎチャネルＭＯＳ電界効果トランジスタ（ Ｍ１）が集積されており、 該第１のｎチャネルＭＯＳ電界効果トランジスタは、サイリスタ構造体と直列 に接続されたフローティング電極（ＦＥ）によって切り替えられ、 第１のＭＯＳＦＥＴ（Ｍ１）のドレーン電極（５ｂ）には外側アノード電極（ ８）が設けられており、 該アノード電極はｐエミッタゾーン（４）とは接触接続しておらず、 第１のＭＯＳ電界効果トランジスタ（Ｍ１）のｎベ ースゾーン（３）とドレーンゾーン（５ｂ）との間には第２のｎチャネルＭＯＳ 電界効果トランジスタ（Ｍ２）が集積されている、ことを特徴とする半導体構成 素子。 ２．ユニットセルへの分割がｐエミッタゾーン（４）のウェル状の構成によっ て行われ、 ユニットセルのｐエミッタゾーン（４）には少なくとも片側でその縁部に対し て平行に第１および第２のｎ⁺ゾーン（５ａ，５ｂ）が相互に間隔をおいて埋め 込まれており、 ２つのｎ⁺ゾーン（５ａ，５ｂ）は、その間にある、ｐエミッタゾーン（４） のｐ領域およびそのうえに配置され、絶縁された第１のゲート電極（６）と共に 、第１のｎチャネルＭＯＳ電界効果トランジスタ（Ｍ１）を形成し、 ウェル状のｐエミッタゾーンの縁部に隣接する第２のｎ⁺領域（５ｂ）と表面 に達するｎベースゾーン（３）とは、その間にあるｐエミッタゾーン（４）の領 域およびその上に配置された第２のゲート電極（９）と共に第２のｎチャネルＭ ＯＳ電界効果トランジスタ（Ｍ２）を形成し、 第１のｎ⁺ゾーン（５ａ）とｐエミッタゾーン（４）とは共通のフローティン グ電極（ＦＥ）を有し、 第２のｎ⁺ゾーン（５ｂ）は外側アノード電極（８）と接続されている、請求 項１記載の半導体構成素子 。 ３．第２のゲート電極（９）は外側アノード電極（８）と接続されているか、 またはこれにより共に形成されている、請求項１または２記載の半導体構成素子 。 ４．サイリスタ構造体はバーティカル構成であり、 ｎエミッタゾーン（１）、ｐベースゾーン（２）、ｐエミッタゾーン（４）お よびアノード電極（８）は相互に重なって配置されており、 ｎエミッタゾーン（１）と接続されたカソード電極（７）は下側境界面に配置 され、 アノード電極（８）並びに第１のゲート電極（６）は半導体の上側境界面に配 置されている、請求項１から３までのいずれか１項記載の半導体構成素子。 ５．基板（５）には、これから絶縁層またはｐｎ接合部によって分離されて、 ｎベースゾーン（３’）が配置されており、 該ｎベースゾーンには、ｐベースゾーン（２’）とｎエミッタゾーン（４”） とがウェル状に横方向に配置されており、 当該ｐベースゾーン（２’）とｎエミッタゾーン（４”）とは阻止能力により 定められた間隔によって相互に分離されており、 ｐベースゾーン（２’）にはｎエミッタゾーン（１’）が配置され、 ｐエミッタゾーン（４”）には第１のＭＯＳ電界効果トランジスタ（Ｍ１’） のソースゾーンとドレーンゾーン（５ａ’，５ｂ’）とが配置されている、請求 項１から３までのいずれか１項記載の半導体構成素子。 ６．半導体には、フローティング電極（ＦＥ）から大きな間隔をおいて、当該 フローティング電極からｐエミッタゾーンの中断によって分離された点弧領域が 配置されており、 該点弧領域は、ｐエミッタゾーン（４’）と、該ｐエミッタゾーンに埋め込ま れてたｎ⁺ゾーン（１０）と、ｎベースゾーン（３）に続くｐベースゾーン（２ ）と、これに続くｎエミッタゾーン（１）とからなり、 前記ｎ⁺ゾーン（１０）はｐエミッタゾーン（４’）に隣接するｎベースゾー ン（３）を伴い、 前記ｐエミッタゾーン（４’）は点弧ゲート接点（１２）を有し、 該点弧ゲート接点は抵抗（Ｒ）を介してゲート電極（Ｇ）と接続されており、 前記埋め込まれたｎ⁺ゾーン（１０）には接点電極（１１）が設けられており 、 該接点電極はフローティング電極（ＦＥ）と接続されているが、しかし点弧領 域ではｐエミッタゾーン（４’）と埋め込まれたｎ⁺ゾーン（１０）とのｐｎ接 合部（Ｊ６）を短絡しない、請求項１から５までのいずれか１項記載の半導体構 成素子。 ７．前記ｐベースゾーン（２）は、半導体のｐ縁部ゾーン（２０）によって上 側境界面に導かれており、そこでｐ領域（２４）を形成し、 該ｐ領域にはｎ⁺ゾーン（５ｄ）が埋め込まれており、 該ｎ⁺ゾーンはカソード電極（７）と導通接続しており、 前記ｐ領域（２４）とｐエミッタゾーン（４）は表面においてｐチャネル（２ １）によって接続されており、 該ｐチャネル（２１）は、ｐエミッタゾーンの縁部でｐチャネルゾーン（２１ ）に重なるゲート電極（９’）と共に、ディプレッション形ｐチャネルＭＯＳ電 界効果トランジスタ（ＭＺＡ）を形成し、 前記ゲート電極（９’）は第２のＭＯＳ電界効果トランジスタ（Ｍ２）に所属 するものであり、 かつ前記ｐチャネル（２１）は、絶縁された付加的ゲート電極（２２）と共に 別のディプレッション形ＭＯＳ電界効果トランジスタ（ＭＺＫ）を形成し、 前記絶縁された付加的ゲート電極（２２）は、カソード側の接触接続したｎ⁺ ゾーン（５ｄ）と導通しており、かつｐ領域（２４）の縁部でチャネルゾーン（ ２１）に重なっており、 前記カソード側で接触接続したｎ⁺ゾーン（５ｄ）と、表面まで導かれるｐ領 域（２４）とから、絶縁ゲート（２２）と共に反転形ＭＯＳ電界効果トランジス タ（Ｍ２”）が形成されている、請求項１から４までのいずれか１項記載の半導 体構成素子。 ８．ｐベースゾーン（２’）とｐエミッタゾーン（４”）とは表面でｐチャネ ルゾーン（２１’）によって接続されており、 該ｐチャネルゾーン（２１’）は、絶縁ゲート電極（９’）と共にディプレッ ション形ＭＯＳ電界効果トランジスタ（ＭＺＡ’）を形成し、かつカソード側に おいて、カソード電極（７’）に接続されたゲート電極（２２’）と共に別のデ ィプレッション形ＭＯＳ電界効果トランジスタ（ＭＺＫ’）を形成し、 前記絶縁ゲート電極（９’）は、前記ｐチャネルゾーン（２１’）にｐエミッ タゾーン（４”）の縁部で重なっており、 ｎエミッタゾーン（１’）と、表面に導かれたｐベースゾーン（２’）とから 、カソード電極に接続されたゲート電極（２２’）と共に反転形ｎチャネルＭＯ Ｓ電界効果トランジスタ（Ｍ２”）が形成されている、請求項５記載の半導体構 成素子。 ９．アノード側で制御可能な半導体構成素子（ＩＣＭＴ）がハイブリッド回路 に、カソード側で制御可能な半導体構成素子（ＩＧＢＴ）と共に配置されており 、 アノード側制御可能半導体構成素子のアノード端子とカソード側制御可能半導 体構成素子のカソード端子とは共通の第１の主電極（Ｅ１）に接続されており、 アノード側制御可能半導体構成素子のカソードとカソード側制御可能半導体構 成素子のアノードとは第２の主電極に接続されている、請求項１から８までのい ずれか１項記載の半導体構成素子の双方向半導体構成素子での用途。 10．アノード側制御可能半導体構成素子（ＩＣＭＴ）のユニットセルは、半導 体においてカソード側制御可能半導体構成素子（ＩＧＢＴ）のユニットセルと共 にモノリシックに集積されており、 アノード側制御可能半導体構成素子のユニットセルは第１の面領域に配置され ており、 カソード側制御可能半導体構成素子のユニットセルは半導体の第２の面領域に 配置されている、請求項１から８までのいずれか１項記載の半導体構成素子の双 方向半導体構成素子での用途。 11．カソード側制御可能半導体構成素子のユニットセルは第２の面領域におい て絶縁されたゲートバイポーラトランジスタ（ＩＧＢＴ）を形成し、 該バイポーラトランジスタ（ＩＧＢＴ）はアノード側ｐゾーン（２ａ）と、ｎ ベースゾーン（３ａ）と、カソード側ｐゾーン（４ａ）とを有しており、 該カソード側ｐゾーン（４ａ）にはｎ⁺ゾーン（５ｃ）が埋め込まれており、 該ｎ⁺ゾーン（５ｃ）はｎベースゾーン（３ａ）、ｐゾーン（４ａ）および絶 縁されたゲート（Ｇ）と共にＭＯＳ電界効果トランジスタを形成し、 カソード側電極（１０ａ）はアノード側制御可能半導体構成素子のアノード電 極（８）と接続されている、請求項１０記載の半導体構成素子の双方向半導体構 成素子での用途。 12．カソード側制御可能半導体構成素子（ＩＧＢＴ）のゲート電極（１１ａ’ ）と、アノード側制御可能半導体構成素子（ＩＣＭＴ）の第１のＭＯＳＦＥＴ（ Ｍ１）のゲート電極（６）とは共通のゲート電極（Ｇ_gem）に接続されている、 請求項９から１１までのいずれか１項記載の半導体構成素子の双方向半導体構成 素子での用途。 13．第１の面領域と第２の面領域との間の境界領域では、第１の面領域におけ るアノード側制御可能半導体構成素子（ＩＣＭＴ）のｎエミッタゾーン（１）と ｐベースゾーン（２）とが、第２の面領域におけるカソード側制御可能半導体構 成素子（ＩＧＢＴ）のアノード側ｐゾーン（２ａ）から相互に分離されている、 請求項１０または１１記載の半導体構成素子の双方向半導体構成素子での用途。 14．アノード側制御可能半導体構成素子（ＩＣＭＴ ）のｐベースゾーン（２）と、カソード側制御可能半導体構成素子（ＩＧＢＴ） のアノード側ｐゾーン（２ａ）とは相互に間隔をおいて終端しており、その間に あって半導体の下側境界面に達するｎベースゾーン（３）によって分離されてお り、 表面に導かれたｐベースゾーン（２）とｎベースゾーン（３）とは絶縁層（１ ２’）によって半導体の下側境界面にある金属化部から絶縁されている、請求項 １３記載の半導体構成素子の双方向半導体構成素子での用途。 15．アノード側制御可能構成素子（ＩＣＭＴ）のｐベースゾーン（２）とカソ ード側制御可能構成素子（ＩＧＢＴ）のアノード側ｐゾーン（２ａ）とは、、半 導体に刻まれた溝によって相互に分離されており、 該溝には絶縁物質が充填されている、請求項１３記載の半導体構成素子の双方 向半導体構成素子での用途。 16．第１の面領域から分離された、または離れた領域に点弧ゲートが設けられ ており、 該点弧ゲートはｐゾーン（４ａ’）を有しており、 該ｐゾーン（４ａ’）はｎベースゾーン（３）にウェル状に埋め込まれており 、かつゲート電極（１２）を有し、 該ゲート電極（１２）はアノード側制御可能構成素子のゲート電極（６）と接 続されており、 前記点弧ゲートはさらに、ｎベースゾーン（３）に埋め込まれた第２のｐゾー ン（４ｂ）を有し、 該第２のｐゾーン（４ｂ）はディプレッション形ＭＯＳ電界効果トランジスタ （ＭＺ）によって前記ｐゾーン（４ａ’）と接続されており、かつ接点電極（１ １”）を備えたｎ⁺ゾーン（１０”）を有し、 前記接点電極（１１”）はフローティング電極（ＦＥ）と接続されており、 前記ディプレッション形ＭＯＳ電界効果トランジスタ（ＭＺ）のゲート電極は ｐゾーン（１４）の接点電極（１５）と接続されており、 前記ｐゾーン（１４）は付加的にｎベースゾーン（３）に埋め込まれており、 かつアノード側制御可能構成素子（ＩＣＭＴ）が逆方向阻止動作する際、空間電 荷ゾーンではｐｎ接合部（Ｊ１”）周囲にある、請求項１から４までのいずれか １項記載の半導体構成素子の請求項１６記載の双方向構成素子での用途。 17．第２のｐエミッタゾーン（４ｂ）に、別のｎ⁺ゾーン（１６）が埋め込ま されており、 該別のｎ⁺ゾーンは、ｐエミッタゾーン（４ｂ）を備えたフ共通のフローティ ング短絡接点（１７）を有し、 両方のｎ⁺ゾーン（１０”、１６）は、それらの間にあるｐゾーン（４ｂ）の ｐ領域、およびその上に配置されたゲート電極と共にｎチャネルＭＯＳ電界効果 トランジスタを形成し、 該電界効果トランジスタのゲート電極（１８）はｐ領域（１４）の接点電極（ １５）と接続されている、請求項１から４までのいずれか１項記載の半導体構成 素子の請求項１６記載の双方向構成素子での用途。 18．それ自体双方向に切り替え可能なユニットセルのただ１つの群から請求項 １、２または４に従って形成されており、ただし、ｎエミッタゾーン（１）とｐ ベースゾーンは部分領域において、カソード金属化部に接するｐゾーン（２ａ） によって置換されており、 該ｐゾーン（２ａ）は請求項１３、１４または１５に従ってｎエミッタゾーン （１）およびｐベースゾーン（２）から分離されており、 請求項１記載の構成素子のアノード金属化部とカソード金属化部とは第１およ び第２の主電極（Ｅ１’，Ｅ２’）と接続されており、 第１および第２のＭＯＳ電界効果トランジスタ（Ｍ１，Ｍ２）は外側から制御 可能なゲート（Ｇ１，Ｇ２）を有し、 第２のＭＯＳ電界効果トランジスタ（Ｍ２）のゲート（Ｇ２）が第１の主電極 （Ｅ１’）と導通接続する際には、第１のＭＯＳ電界効果トランジスタのゲート （Ｇ１）によって切り替え可能なアノード側制御可能半導体構成素子（ＩＣＭＴ ）の機能が維持され、 第１のＭＯＳ電界効果トランジスタ（Ｍ１）のゲー ト（Ｇ１）が正に制御される際には、第２のＭＯＳ電界効果トランジスタのゲー ト（Ｇ２）によって切り替え可能なカソード側絶縁ゲートバイポーラトランジス タの機能が維持される、請求項１から１５までのいずれか１項記載の半導体構成 素子の双方向半導体構成素子での用途。 19．半導体の第１の面領域には、請求項８記載のアノード側構成素子が配置さ れており、 同じ半導体の第２の面領域には、ラテラル絶縁ゲートバイポーラトランジスタ が同じ半導体に配置されている、請求項８または１０記載の双方向半導体構成素 子の用途。