JPH104673A - 電力変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 並列接続されるスイッチング素子ユニットの
出力電流のバランスをとるため相間リアクトルが必要と
なり、この相間リアクトルのスペースを確保するため装
置が大型化するとともに、価格も増大する。 【解決手段】 第１のダイオードと可変抵抗１１、１
２、第２のダイオードと可変抵抗１３、１４、コンデン
サ１５、およびコンパレータ１６からなる遅延時間調整
回路１ａ、１ｂをそれぞれドライブ回路２ａ、２ｂの前
段に挿入して、制御信号の立上り時および立下り時の時
間遅れを独立に調整する。 【効果】 両ユニットでの制御信号の時間遅れが一致す
るので、相間リアクトルを必要とすることなく、両ユニ
ットの出力電流のバランスが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＧＢＴ等のス
イッチング素子ユニットを複数、その出力側を互いに並
列に接続して構成する電力変換装置に係り、特にそのユ
ニット間の出力電流を均等化させる技術および同ユニッ
ト内の異常検出技術に関するものである。

【０００２】

【従来の技術】図１２は、例えば電気学会半導体電力変
換方式調査専門委員会編「半導体電力変換回路」１０２
ページに示されたセンタタップリアクトル方式を半導体
スイッチング素子の並列接続に適用した場合の従来のイ
ンバータ回路の１アームを示し、説明を簡単にするため
チョッパ回路を構成した場合を例示している。図におい
て、ＳＩＧはオン・オフ指令信号を出力する指令信号発
生源としての信号電圧源であり、例えばＨレベルはスイ
ッチング素子ユニット（モジュール）へのオン指令を表
し、Ｌレベルはスイッチング素子ユニットへのオフ指令
を表す。２（２ａ、２ｂ）はドライブ回路、３１はイン
バータを構成する半導体スイッチング素子であるＩＧＢ
Ｔ、３ａ、３ｂは各々複数（図の例では２個）のＩＧＢ
Ｔ３１で構成されたスイッチング素子ユニット（以下、
素子ユニットと称する）、１００は素子ユニット３ａ、
３ｂの出力電流を均等化するための相間リアクトル、１
０１は直流電源、１０２ａ，１０２ｂはフリーホイーリ
ングダイオード、１０３は交流負荷である。

【０００３】ドライブ回路２は、信号を絶縁するための
オープンコレクタ出力のホトカプラ２１、ホトカプラ２
１の入力電流を制限するための電流制限用抵抗２２、オ
ープンコレクタ出力を確立するためのプルアップ抵抗２
３、ホトカプラ２１の出力信号を反転して後段の出力ス
イッチを駆動するバッファ回路２４、ホトカプラ２１の
出力がＨの時は負の電圧を出力してＩＧＢＴ３１をオフ
し、ホトカプラ２１の出力がＬの時は正の電圧を出力し
ＩＧＢＴ３１をオンするように動作する出力スイッチ２
５、および出力スイッチ２５の出力でＩＧＢＴのゲート
を駆動するときに過大な電流が流れないように制限する
ための電流制限用抵抗２９から構成されている。

【０００４】次に動作について図１３を用いて説明す
る。図１３はドライブ回路２ａ、２ｂの動作を説明した
タイミングチャートで、図中、Ａ、Ｂａ、Ｃａ、Ｄａ、
Ｂｂ、Ｃｂ、Ｄｂ、Ｅ、Ｆは、それぞれ図１２に矢印と
ともに示す信号または電圧を示す。

【０００５】ＳＩＧからのオン・オフ指令信号に基づき
動作する二つの素子ユニットにおいて、ドライブ回路の
オン・オフ入力（信号Ａ）からＩＧＢＴがオン・オフス
イッチングする（電圧Ｄａ、Ｄｂ）までの遅れ時間を、
オン時はＴｄ（ｏｎ）、オフ時はＴｄ（ｏｆｆ）とし、
各々の素子ユニットａ，ｂに対応してサフィックスをつ
けてＴｄ（ｏｎ）ａ、Ｔｄ（ｏｆｆ）ａ、Ｔｄ（ｏｎ）
ｂ、Ｔｄ（ｏｆｆ）ｂとしている。これらのオン・オフ
スイッチング時のタイミングのずれは、たとえばターン
オン時においては、信号Ａの立上りのタイミングから信
号Ｂａ、Ｂｂで示されるホトカプラ２１の出力信号の立
下りのタイミングまでの遅延時間（Td(on)ABa、Td(on)A
Bb）、ホトカプラ出力信号Ｂａ、Ｂｂの立下りのタイミ
ングから増幅回路を経由して信号Ｃａ、Ｃｂで示される
ドライブ回路出力が上昇しＩＧＢＴがオンする電圧Ｖｔ
ｈまで上昇するタイミングまでの遅れ時間（Td(on)BC
a、Td(on)BCb）、信号Ｄａ、Ｄｂで示されるドライブ回
路出力信号Ｃａ、Ｃｂが電圧Ｖｔｈまで上昇してからＩ
ＧＢＴが実際にスイッチングするまでの遅れ時間（Td(o
n)CDa、Td(on)CDb）の和で表される信号伝達遅れ時間の
各素子ユニットでの違いによっている。特に、最も遅れ
時間のばらつきが大きいのが光部品を使用するホトカプ
ラ２１と、後段の出力スイッチ２５を駆動するために電
圧振幅が大きく電流出力も必要となるバッファ回路２４
である。

【０００６】なお、ターンオフ時も、各部分毎に遅延時
間が発生し、具体的な値はターンオン時と異なるが、定
性的にはターンオン時と同様であるので、図１３では遅
延時間の総和Ｔｄ（ｏｆｆ）ａ、Ｔｄ（ｏｆｆ）ｂのみ
を表示し、個々の遅延時間の表示は省略している。

【０００７】そして、各素子ユニット間でのスイッチン
グ時間のばらつきによる素子ユニット出力端の電圧Ｄ
ａ、Ｄｂの電圧差は相間リアクトル１００によって吸収
され、電流のアンバランスは相間リアクトル１００に印
加される電圧時間積分（図１３の面積Ｓに相当）を相間
リアクトル１００のインダクタンス（Ｌ）で除した値に
まで抑制される。

【０００８】

【発明が解決しようとする課題】従来からインバータ等
電力変換装置では、大容量の装置になると、複数のＩＧ
ＢＴを並列接続して通電能力を増大するようにしてい
る。この場合、ユニット内での並列接続部分について
は、各ＩＧＢＴを近接しかつ均等に配置できることから
その電流アンバランスは特に問題にならないが、それ以
上の並列数が必要となると、図１２で説明した通り、複
数ユニット（モジュール）で構成することになり、信号
遅延時間のユニット間におけるばらつきによる電流アン
バランスが問題となる。

【０００９】従来の装置では、上述した通り、相間リア
クトルを使用することにより、このユニット間の電流ア
ンバランスを抑制する方式としていたので、この相間リ
アクトルのスペースを確保するため装置が大型化すると
ともに、価格も増大するという問題点があった。

【００１０】この発明は、以上のような問題点を解消す
るためになされたもので、相間リアクトルを必要とする
ことなく素子ユニット間の電流バランスが得られる電力
変換装置を得ることを目的とする。また、複数素子ユニ
ットの回路のいずれかに異常が発生した場合これを確実
に検出可能とすることを目的とする。

【００１１】

【課題を解決するための手段】請求項１に係る電力変換
装置は、オン・オフ指令信号を出力する指令信号発生
源、出力側が互いに並列に接続されて電力変換回路を構
成し、入力されるゲート信号に応じてオン・オフ駆動さ
れる複数のスイッチング素子ユニット、およびこのスイ
ッチング素子ユニット毎に設けられ上記指令信号発生源
からのオン・オフ指令信号を入力して上記スイッチング
素子ユニットへ上記ゲート信号を出力するドライブ回路
を備えた電力変換装置において、上記スイッチング素子
ユニット毎に設けられ上記オン・オフ駆動するための制
御信号の立上り時および立下り時の時間遅れを独立に調
整して上記各スイッチング素子ユニットの出力電流を均
等化させる遅延時間調整回路を備えたものである。

【００１２】請求項２に係る電力変換装置は、請求項１
において、その遅延時間調整回路をドライブ回路の前段
に設けたものである。

【００１３】請求項３に係る電力変換装置は、請求項１
において、その遅延時間調整回路をドライブ回路の後段
に設けたものである。

【００１４】請求項４に係る電力変換装置は、請求項１
において、そのドライブ回路を、指令信号発生源と電気
的に絶縁してオン・オフ指令信号を伝送するホトカプラ
とこのホトカプラからの信号を増幅してゲート信号を出
力する出力スイッチとから構成し、遅延時間調整回路を
上記ホトカプラと出力スイッチとの間に設けたものであ
る。

【００１５】請求項５に係る電力変換装置は、請求項１
ないし４のいずれかにおいて、その遅延時間調整回路
は、一端が制御信号の入力端子の一方に接続され第１の
ダイオードと第１の可変抵抗との直列体からなる第１の
直列回路、この第１の直列回路と並列に接続され上記第
１のダイオードと逆極性の第２のダイオードと第２の可
変抵抗との直列体からなる第２の直列回路、一端が上記
第１および第２の直列回路の他端に接続され他端が上記
制御信号の入力端子の他方に接続されたコンデンサ、お
よびこのコンデンサの電圧値と所定の設定値との比較結
果に応じてＨレベルまたはＬレベルの信号を出力するコ
ンパレータを備えたものである。

【００１６】請求項６に係る電力変換装置は、オン・オ
フ指令信号を出力する指令信号発生源、出力側が互いに
並列に接続されて電力変換回路を構成し、入力されるゲ
ート信号に応じてオン・オフ駆動される複数のスイッチ
ング素子ユニット、およびこのスイッチング素子ユニッ
ト毎に設けられ上記指令信号発生源からのオン・オフ指
令信号を入力して上記スイッチング素子ユニットへ上記
ゲート信号を出力するドライブ回路を備えた電力変換装
置において、上記ドライブ回路相互間を電気的に接続
し、上記各ドライブ回路における上記オン・オフ駆動す
るための制御信号の立上りタイミングおよび立下りタイ
ミングを上記各ドライブ回路でそれぞれ相互に一致させ
て上記各スイッチング素子ユニットの出力電流を均等化
させるタイミング調停回路を備えたものである。

【００１７】請求項７に係る電力変換装置は、請求項６
において、その各ドライブ回路に制御信号で動作するオ
ープンコレクタのトランジスタを設け、上記各ドライブ
回路のトランジスタのコレクタおよびエミッタをそれぞ
れ相互に電気的に接続することによりタイミング調停回
路を構成したものである。

【００１８】請求項８に係る電力変換装置は、請求項７
において、その各ドライブ回路のトランジスタを相互に
電気的に接続する接続線にコモンモードリアクトルを挿
入したものである。

【００１９】請求項９に係る電力変換装置は、請求項１
ないし８のいずれかにおいて、そのドライブ回路に、制
御信号とゲート信号とを比較し上記両信号が所定の設定
時間を越えて不一致となったとき当該ドライブ回路の異
常と判断する異常検出回路を備えたものである。

【００２０】請求項１０に係る電力変換装置は、請求項
１ないし９のいずれかにおいて、その各スイッチング素
子ユニットの出力電流を検出し、自己のスイッチング素
子ユニットの出力電流と全スイッチング素子ユニットの
出力電流平均値との差が所定の設定値を越えたとき当該
スイッチング素子ユニットの回路の異常と判断する異常
検出回路を備えたものである。

【００２１】

【発明の実施の形態】

実施の形態１．図１はこの発明の実施の形態１における
インバータ装置を示す構成図である。簡単のため、図は
その１アーム分を示し、スイッチング素子ユニットを２
ユニット並列接続する場合を示している。図１におい
て、ＳＩＧはオン・オフ指令信号を出力する指令信号発
生源で、そのＨレベルがオン指令、そのＬレベルがオフ
指令にそれぞれ対応している。

【００２２】１ａ、１ｂはこの発明の主要部である遅延
時間調整回路で、その詳細は後述する。２ａ、２ｂは指
令信号発生源ＳＩＧからのオン・オフ指令信号を、指令
信号発生源ＳＩＧと電気的に絶縁した上増幅しゲート信
号として出力するドライブ回路で、その内容は従来と同
様であるので詳細な説明は省略する。３ａ、３ｂはスイ
ッチング素子ユニット（以下、素子ユニットと称す）
で、それぞれ並列接続された２個のＩＧＰＴから構成さ
れている。そして、図の例では、サフィックスａまたは
ｂを有する記号のものが、それぞれ同一のモジュールと
して製作される。

【００２３】１００は素子ユニット３ａ、３ｂの出力側
に挿入された相間リアクトルで、この発明では不要とな
るものであるが（不要となる理由は後述する動作のとこ
ろで説明する）、従来の動作との比較が理解し易いよ
う、敢えて括弧を付して図示しているものである。１０
１はインバータの直流電源、１０２ａ、１０２ｂはフリ
ーホィーリングダイオード、１０３は交流負荷である。

【００２４】次に、遅延時間調整回路１ａ、１ｂの内部
構成について説明する。１１および１２は指令信号発生
源ＳＩＧからのオン・オフ指令信号である制御信号Ａの
立上り時、即ちＬレベルからＨレベルへの立上り時の時
間遅れを調整するための第１のダイオードおよび第１の
可変抵抗、１３および１４は制御信号Ａの立下り時、即
ちＨレベルからＬレベルへの立下り時の時間遅れを調整
するための第２のダイオードおよび第２の可変抵抗、１
５は可変抵抗１２、１４と組み合わせて以上の両者の調
整時に共通に機能するコンデンサである。１６はコンデ
ンサ１５の電圧（後述する信号Ａ１ａ、Ａ１ｂ）と基準
電圧１７（後述するＶｒｅｆ）との比較結果に応じてＨ
レベルまたはＬレベルとなる制御信号Ａ２ａ、Ａ２ｂを
出力するコンパレータである。

【００２５】次に動作について、図２のタイミングチャ
ートを用いて説明する。たとえば、ターンオン時の時間
遅れは、信号Ａ２ａ、Ａ２ｂと信号Ｂａ、Ｂｂとの時間
差になるホトカプラ２１での遅延時間（Ｔｄ（ｏｎ）Ａ
２Ｂａ、Ｔｄ（ｏｎ）Ａ２Ｂｂ）と、信号Ｂａ、Ｂｂと
信号Ｃａ、Ｃｂとの時間差になるバッファ回路２４およ
び出力スイッチ２５での遅延時間（Ｔｄ（ｏｎ）ＢＣ
ａ、Ｔｄ（ｏｎ）ＢＣｂ）と、信号Ｃａ、ＣｂからＩＧ
ＢＴ３１が実際にスイッチングして出力する電圧Ｄａ、
Ｄｂまでの遅延時間（Ｔｄ（ｏｎ）ＣＤａ、Ｔｄ（ｏ
ｎ）ＣＤｂ）の総和ΣＴｄ（ｏｎ）ａとなるが、この
内、特にホトカプラ２１やバッファ回路２４での時間遅
れのばらつきが大きく、従来技術で指摘したように、両
ユニット間で遅延時間に差が生じ、出力電流のアンバラ
ンスとなってあらわれる。

【００２６】この発明の実施の形態１では、このユニッ
ト間の時間遅れのばらつきをドライブ回路２ａ、２ｂの
前段に設けた遅延時間調整回路１ａ、１ｂにより補償す
るものである。即ち、図２に信号Ａ１ａ（ユニットａ
側）で示すように、指令信号発生源ＳＩＧからの信号Ａ
は、第１のダイオード１１と第１の可変抵抗１２および
コンデンサ１５による１次遅れ回路によりその立上り波
形が鈍り、更に、この信号Ａ１ａが基準電圧１７（Ｖｒ
ｅｆ）に達すると、コンパレータ１６からの波形が立ち
上がって信号Ａ２ａが出力される。従って、この１次遅
れ回路により、遅延時間Ｔｄ（ｏｎ）ＡＡ２ａが作り出
される。

【００２７】ユニットｂ側も同様であるが、ここでの例
では、非調整部分の遅延時間はユニットｂ側の方が大き
くなっているので、この遅延時間調整回路１ｂではその
第１の可変抵抗１２の抵抗値を調整して１次遅れ回路の
時定数を小とし、図２の信号Ａ１ｂ、Ａ２ｂに示すよう
に、遅延時間Ｔｄ（ｏｎ）ＡＡ２ｂを極く小さい値にと
どめている。即ち、下式が成立するよう遅延時間調整回
路１ａ、１ｂの第１の可変抵抗１２および第２の可変抵
抗１４の抵抗値を調整することになる。 ΣＴｄ(ｏｎ)ａ＋Ｔｄ(ｏｎ)ＡＡ２ａ＝ΣＴｄ(ｏｎ)ｂ
＋Ｔｄ(ｏｎ)ＡＡ２ｂ そして、この例では、ΣＴｄ（ｏｎ）ａ＜ΣＴｄ（ｏ
ｎ）ｂまたＴｄ（ｏｎ）ＡＡ２ａ＞Ｔｄ（ｏｎ）ＡＡ２
ｂである。

【００２８】ターンオフ時は、全く同様の要領により、
下式が成立するよう遅延時間調整回路１ａ、１ｂの第２
の可変抵抗１４の抵抗値を調整する。 ΣＴｄ（ｏｆｆ）ａ＋Ｔｄ（ｏｆｆ）ＡＡ２ａ＝ΣＴｄ
（ｏｆｆ）ｂ＋Ｔｄ（ｏｆｆ）ＡＡ２ｂ

【００２９】以上の遅延時間の調整を行うことにより、
図２に示すように、ＩＧＢＴの出力電圧Ｄａ、Ｄｂの立
上りおよび立下りは、それぞれ同一のタイミングで行わ
れ、相間リアクトル１００の電圧Ｆは零レベルを維持す
る。換言すれば、相間リアクトルを必要とすることな
く、素子ユニット３ａ、３ｂの出力電流が均等化され、
良好な電流バランス特性が得られる訳である。

【００３０】実施の形態２．図３はこの発明の実施の形
態２におけるインバータ装置を示す構成図である。先の
実施の形態１と異なる部分を中心に説明する。即ち、こ
の図３では、遅延時間調整回路１ａ、１ｂをドライブ回
路２ａ、２ｂの内部、バッファ回路２４と出力スイッチ
２５との間に挿入している。第１の可変抵抗１２、第２
の可変抵抗１４の抵抗値を変えることにより制御信号
（ここではバッファ回路２４から出力された信号）の立
上りおよび立下り時の遅延時間を調整する点は先の図
１、２の場合と全く同様であるが、以下の利点がある。

【００３１】即ち、実施の形態１（図１）では、遅延時
間調整回路１ａ、１ｂをドライブ回路２ａ、２ｂの前段
に設けているので、遅延時間調整回路１ａ、１ｂを構成
する、例えばコンパレータ１６の制御用電源としては、
指令信号発生源ＳＩＧ側から供給してやる必要があり、
その分制御用配線の構成が複雑で配線長も長くなる。こ
れに対し、実施の形態２（図３）では、遅延時間調整回
路１ａ、１ｂが指令信号発生源ＳＩＧと電気的に絶縁さ
れた、ドライブ回路２ａ、２ｂの後半部分に位置するの
で、その制御用電源はドライブ回路２ａ、２ｂ内で調達
することができ、制御用配線の構成が簡単となる。

【００３２】実施の形態３．図４はこの発明の実施の形
態３におけるインバータ装置を示す構成図である。この
例では、遅延時間調整回路１ａ、１ｂをドライブ回路２
ａ、２ｂの後段に設けている。図５はこの場合の動作を
示すタイミングチャートである。例えば、ターンオン時
で説明すると、第１の可変抵抗１２とコンデンサ１５と
で構成する１次遅れ回路の時定数を第１の可変抵抗１２
の抵抗値を変化させることで、コンデンサ１５の電圧で
ある信号Ｃａ、Ｃｂの立上り傾斜を調整し、ＩＧＢＴ３
１のスレッショルド電圧Ｖｔｈに到るまでの遅延時間Ｔ
ｄ（ｏｎ）ＢＣａ、Ｔｄ（ｏｎ）ＢＣｂを調整する。

【００３３】ここでも、非調整部分の遅延時間の総和を
ΣＴｄ（ｏｎ）ａ、ΣＴｄ（ｏｎ）ｂとすると、次式が
成立するように、遅延時間調整回路１ａ、１ｂの第１の
可変抵抗１２の抵抗値を調整する。 ΣＴｄ(ｏｎ)ａ＋Ｔｄ(ｏｎ)ＢＣａ＝ΣＴｄ(ｏｎ)ｂ＋
Ｔｄ(ｏｎ)ＢＣｂ ターンオフ時も同一の要領で調整することにより、先の
各実施の形態の場合と同様、相間リアクトル無で良好な
出力電流バランス特性が得られる。

【００３４】この形態例では、コンパレータ１６や基準
電圧１７が不要となるので、その分、構成が簡単とな
る。

【００３５】実施の形態４．図６はこの発明の実施の形
態４におけるインバータ装置を示す構成図である。上述
した実施の形態１〜３では、いずれも、制御信号の回路
にその時定数を調整可能な時間遅れ要素を挿入してスイ
ッチングのタイミングを合わせるようにしたが、この実
施の形態４では、制御信号の立上りタイミングまたは立
下りタイミングに関し、一方のユニットのタイミングを
他方のユニットのタイミングに合わせるタイミング調停
回路４ａ、４ｂを設けている。

【００３６】また、図６は、１つのパッケージ内にＩＧ
ＢＴとドライブ回路および保護回路を内蔵したＩＰＭ
（Ｉnteligent Ｐower Ｍodule）方式を使用したもの
を示している。この方式では、信号を絶縁する部分を外
部に設けてＩＰＭのパッケージに信号を送ることで素子
を動作させることができるため、ユーザとしては使いや
すい方式である。しかしながら、ＩＰＭパッケージの内
部に信号のバッファを備えているため、これらモジュー
ルを並列接続する場合は、このバッファ回路での信号の
遅れ時間のばらつきにより出力電流がアンバランスする
問題が生じる。以下、この解決策としての図６の構成に
ついて説明する。

【００３７】図６において、Ｍａ、Ｍｂは信号を指令信
号発生源ＳＩＧから電気的に絶縁するための受信モジュ
ール、ＩＰＭａ、ＩＰＭｂはＩＰＭモジュールで、バッ
ファ回路２６とタイミング調停回路４と出力スイッチ２
５とから構成されている。ここで、タイミング調停回路
４は、バッファ回路２６の出力に応じてオン・オフする
オープンコレクタのトランジスタ４２と、トランジスタ
４２のベース電流を制限する電流制限用抵抗４１と、ト
ランジスタ４２の出力を確定するためのプルアップ抵抗
４３とからなる。そして、両ユニットａ、ｂのトランジ
スタ４２のコレクタ同士、およびエミッタ同士が接続線
２００により電気的に接続されている。２８はいずれか
のＩＰＭモジュールで制御電源が低下したとき、他のＩ
ＰＭモジュールの信号レベルへの影響を防止するブロッ
クダイオードである。

【００３８】次に、タイミング調停回路４を中心にその
動作を図７を用いて説明する。図７中、破線で示す波形
は、トランジスタ４２同士を接続線２００で接続しない
場合のものを参考までに示している。即ち、この接続が
されていないと、信号ＢａとＢｂとは相互に関係するこ
とがなく、信号Ｂａはその前段の信号Ｂ２ａにのみ追随
し、信号Ｂｂはその前段の信号Ｂ２ｂにのみ追随して変
化する。この結果、信号Ａから信号Ｂａ、Ｂｂまでの遅
延時間であるＴｄ（ｏｎ）ＡＢａとＴｄ（ｏｎ）ＡＢｂ
との差が直接、両ユニット間の遅延時間の差となって出
力電流のバランスを阻害する要因となる。

【００３９】ところが、両トランジスタ４２間を接続線
２００で接続することにより、図７の実線の波形で示す
ように、信号ＢａはＬレベルをより長い時間継続してい
る信号Ｂｂのレベルに追随し、Ｈレベルへの立上りは信
号ＢａとＢｂで同時になされる。この結果、遅延時間
は、 Ｔｄ（ｏｎ）ＡＢａ＝Ｔｄ（ｏｎ）ＡＢｂ＝Ｔｄ（ｏ
ｎ）ＡＢ が成立する。最終段の遅延時間Ｔｄ（ｏｎ）ＢＣａ、Ｔ
ｄ（ｏｎ）ＢＣｂの値が他に比較して十分小さいとする
と、以上の構成により、ターンオン時の遅延時間を両ユ
ニットでほぼ等しいものとすることができる。

【００４０】ターンオフ時は、図７に示すように、独立
の場合（接続線２００で接続しない場合）Ｈレベルから
Ｌレベルへの立下りがより早いタイミングで生じる信号
Ｂａに信号Ｂｂが追随し、結果として、ターンオン時に
詳述したと同様の要領で両ユニットの遅延時間が等しく
なる。以上のように、この実施の形態４では、信号遅延
時間の調整が不要となり、しかも相間リアクトル無で、
素子ユニット３ａ、３ｂの出力電流が均等化され良好な
電流バランス特性が得られる。

【００４１】なお、図６では、オープンコレクタのトラ
ンジスタ４２を備えたタイミング調停回路４を設け、そ
のトランジスタ４２を両ユニット間で接続するようにし
たが、タイミング調停回路４の替わりに、ホトカプラ２
１の出力側がオープンコレクタになっていることに着目
し、このホトカプラ２１の出力側を両ユニット間で接続
することによりタイミング調停回路を構成することもで
きる。この場合は、ホトカプラ２１より前段における信
号遅延時間について両ユニット間で一致させることがで
きる。勿論、ホトカプラ２１の出力側と、図６で示した
トランジスタ４２の両者で、両ユニット間を接続するよ
うにしてもよい。更に、図６では、タイミング調停を実
現するのにオープンコレクタのトランジスタ４２を使用
したが、ＡＮＤ回路など論理回路を組み合わせた回路等
によっても同様の機能を持たせることができる。

【００４２】実施の形態５．図８はこの発明の実施の形
態５におけるインバータ装置を示す構成図である。ここ
では実施の形態４のように、両ユニットのドライブ回路
を電気的に接続した場合に生じ得る弊害の防止対策に係
るものである。即ち、タイミング調停回路４によって出
力電流のバランスを図るが多少のアンバランスが残って
いると、素子ユニット３ａ、３ｂの主回路配線が長くな
ってエミッタ側の配線インダクタンスＬａ、Ｌｂ（図８
では破線で示す）が大きい場合、これら配線インダクタ
ンスに発生する電圧差により、両ユニット間の信号配線
上にノーマルモードの信号となって現れ、誤動作等の悪
影響を及ぼす可能性がある。

【００４３】この実施の形態５では、上記弊害を解消す
るため、接続線２００の途中にコモンモードリアクトル
３００を挿入している。なお、コモンモードリアクトル
３００は信号用でよいため小型のものでよく、これによ
り、主回路のエミッタ側に発生し信号線のエミッタ側配
線に印加される電圧を吸収して、当該発生電圧による電
流発生を抑制し誤動作の防止を確実に達成することがで
きる。勿論、リアクトル３００はコモンモード形である
ので、タイミング調停に必要な両ユニット間の信号の通
電特性を阻害することはない。

【００４４】なお、図８の装置は、先に、実施の形態４
の変形例の一つとして説明したが、ホトカプラ２１の出
力側とトランジスタ４２の両者で両ユニット間を電気的
に接続してタイミング調停を行う場合のものをその前提
としている。このため、ホトカプラ２１のコレクタに、
抵抗２３と直列にブロックダイオード２７を挿入してい
るが、先に説明したブロックダイオード２８と同様の目
的を果たすものである。

【００４５】図９は図８と同じくコモンモードリアクト
ルを挿入して誤動作を防止するものであるが、当該コモ
ンモードリアクトルを各ユニット毎に設けている（３０
０ａ、３００ｂ）。このため、これらコモンモードリア
クトルを各ユニットのモジュール内に装備して各ユニッ
トを画一的に扱うことができるとともに、ユニット数が
３以上となっても、全く同様の接続方法でよく、接続の
方式が簡単になる利点がある。

【００４６】なお、図８、図９では、２本のコレクタ線
と１本の共通エミッタ線とを一括してコモンモードリア
クトルを設けるようにしたが、各トランジスタ２１、４
２毎にコレクタ線とエミッタ線とを一組としてそれぞれ
にコモンモードリアクトルを設けるようにしてもよい。

【００４７】実施の形態６．上記各実施の形態では、オ
ン・オフ信号である制御信号のタイミングを調整、調停
する回路について述べたが、素子ユニットを並列接続し
た場合、これら並列接続された素子ユニットのいずれか
に異常が発生して不動作となっても、出力電圧を観測す
る限りではこの異常は検出できず、過電流が流れて健全
側の素子ユニットが破壊に至る可能性がある。この実施
の形態６では、この並列接続された素子ユニットのいず
れかの異常を検出する異常検出回路を備えたインバータ
装置について説明する。

【００４８】図１０はこの発明の実施の形態６における
インバータ装置を示す構成図である。両ユニットの制御
信号のタイミングの調停は先に説明した図８または図９
の回路が基本になっている。以下、異常検出回路を中心
に説明する。図１０において、６は異常検出部、５は異
常信号送出部である。

【００４９】先ず、異常検出部６について、６１はＩＧ
ＢＴ３１へのゲート信号（信号Ｃａ、Ｃｂ）がＨレベル
かＬレベルかを監視するコンパレータ、６２はコンパレ
ータ６１の出力信号が制御信号であるホトカプラ２１の
出力信号（信号Ｂ１）と一致していなければＨレベルの
信号を出力するエクスクルーシプＯＲ回路である。

【００５０】また、異常信号送出部５について、５１お
よび５２は抵抗およびコンデンサで、素子ユニットの異
常による信号の不一致が確実であるか否かを判断するた
め、異常検出部６からの信号を一定の時間遅延させるも
のである。５３は電流制限用の抵抗、５４は異常出力信
号を電気的に絶縁して取り出すためのホトカプラ、５５
は電流制限用の抵抗、５６はトランジスタでそのコレク
タはタイミング調停回路４のトランジスタ４２のコレク
タと接続されている。

【００５１】次に動作、特にその異常検出動作について
説明する。即ち、例えば、信号Ｂ１と信号Ｃａとが不一
致となり、これが正常な時間ずれを越えて継続すると、
コンデンサ５２の電圧が所定の設定値を越える。これに
より、素子ユニット３ａに係る回路に異常が発生したと
判断してホトカプラ５４を介してユニットａの異常検出
信号が保護ロジックへ送出され異常表示等の処理が実行
されるとともに、トランジスタ５６がターンオンして両
ユニットａ、ｂの出力スイッチ２５への入力信号Ｂａ、
Ｂｂが共にＬレベルになり両ユニットａ、ｂの出力が停
止する。以上により、並列接続された素子ユニットのい
ずれかで発生した異常が確実に検出され、出力が停止す
るので、健全ユニットも確実に保護される。

【００５２】実施の形態７．図１１はこの発明の実施の
形態７におけるインバータ装置を示す構成図である。こ
の形態７も前記形態６と同様、異常検出回路に関するも
のであるが、この形態７では各素子ユニットの出力電流
を検出し、これら検出値からユニットの異常を検出する
ものである。異常信号送出部５は図１０のものと同様で
あるので説明は省略する。９ａ、９ｂは両素子ユニット
３ａ、３ｂの出力電流を検出する電流検出器、７は電流
検出器９ａ、９ｂからの検出値の平均値を求める平均値
回路で、２個の抵抗７１、７２からなる。８は異常検出
部で、電流検出器９ａ、９ｂからの個々のユニットの電
流検出値と平均値回路７からの平均値との偏差を増幅す
るアンプ８１と、このアンプ８１からの出力が基準電圧
８３を越えたとき信号を出力するコンパレータ８２とか
らなる。

【００５３】異常検出の動作としては、例えば、素子ユ
ニット３ａの回路で異常が発生してその出力電流が零に
低下すると、電流検出器９ａからの検出値と平均値回路
７からの平均値との偏差が基準電圧８３を大きく越え、
コンデンサ５２の電圧が速やかに立ち上がって異常検出
信号が送出されるとともに、両素子ユニット３ａ、３ｂ
が停止する。

【００５４】以上、各実施の形態では、素子ユニットの
並列数が２の場合について説明したが、任意の並列数の
装置に適用できることは当然である。また、この発明
は、スイッチング素子自体としては例示したＩＧＢＴに
限られるものではなく、かつ、インバータ装置に限ら
ず、スイッチング素子で構成する種々の電力変換装置に
同様に適用することができ同等の効果を奏する。

【００５５】

【発明の効果】以上のように、請求項１に係る電力変換
装置においては、オン・オフ指令信号を出力する指令信
号発生源、出力側が互いに並列に接続されて電力変換回
路を構成し、入力されるゲート信号に応じてオン・オフ
駆動される複数のスイッチング素子ユニット、およびこ
のスイッチング素子ユニット毎に設けられ上記指令信号
発生源からのオン・オフ指令信号を入力して上記スイッ
チング素子ユニットへ上記ゲート信号を出力するドライ
ブ回路を備えた電力変換装置において、上記スイッチン
グ素子ユニット毎に設けられ上記オン・オフ駆動するた
めの制御信号の立上り時および立下り時の時間遅れを独
立に調整して上記各スイッチング素子ユニットの出力電
流を均等化させる遅延時間調整回路を備えたので、相間
リアクトルを必要とすることなく素子ユニット間の電流
バランスが得られ、装置の小型化、コストダウンが可能
となる。

【００５６】また、請求項２に係る電力変換装置におい
ては、遅延時間調整回路をドライブ回路の前段に設けた
ので、各スイッチング素子ユニットにおける制御信号の
時間遅れを確実に調整することができる。

【００５７】また、請求項３に係る電力変換装置におい
ては、遅延時間調整回路をドライブ回路の後段に設けた
ので、遅延時間調整回路の構成を簡単にすることができ
る。

【００５８】また、請求項４に係る電力変換装置におい
ては、ドライブ回路を、指令信号発生源と電気的に絶縁
してオン・オフ指令信号を伝送するホトカプラとこのホ
トカプラからの信号を増幅してゲート信号を出力する出
力スイッチとから構成し、遅延時間調整回路を上記ホト
カプラと出力スイッチとの間に設けたので、遅延時間調
整回路が指令信号発生源と絶縁されその制御用電源はド
ライブ回路内で調達でき、その分、制御用配線の構成が
簡単になる。

【００５９】また、請求項５に係る電力変換装置におい
ては、遅延時間調整回路は、一端が制御信号の入力端子
の一方に接続され第１のダイオードと第１の可変抵抗と
の直列体からなる第１の直列回路、この第１の直列回路
と並列に接続され上記第１のダイオードと逆極性の第２
のダイオードと第２の可変抵抗との直列体からなる第２
の直列回路、一端が上記第１および第２の直列回路の他
端に接続され他端が上記制御信号の入力端子の他方に接
続されたコンデンサ、およびこのコンデンサの電圧値と
所定の設定値との比較結果に応じてＨレベルまたはＬレ
ベルの信号を出力するコンパレータを備えたので、第１
および第２の可変抵抗の抵抗値を変えることにより、制
御信号の立上りおよび立下り時の時間遅れを簡便に独立
して調整することができる。

【００６０】また、請求項６に係る電力変換装置におい
ては、オン・オフ指令信号を出力する指令信号発生源、
出力側が互いに並列に接続されて電力変換回路を構成
し、入力されるゲート信号に応じてオン・オフ駆動され
る複数のスイッチング素子ユニット、およびこのスイッ
チング素子ユニット毎に設けられ上記指令信号発生源か
らのオン・オフ指令信号を入力して上記スイッチング素
子ユニットへ上記ゲート信号を出力するドライブ回路を
備えた電力変換装置において、上記ドライブ回路相互間
を電気的に接続し、上記各ドライブ回路における上記オ
ン・オフ駆動するための制御信号の立上りタイミングお
よび立下りタイミングを上記各ドライブ回路でそれぞれ
相互に一致させて上記各スイッチング素子ユニットの出
力電流を均等化させるタイミング調停回路を備えたの
で、相間リアクトルを必要とすることなく素子ユニット
間の電流バランスが得られ、装置の小型化、コストダウ
ンが可能となる。

【００６１】また、請求項７に係る電力変換装置におい
ては、各ドライブ回路に制御信号で動作するオープンコ
レクタのトランジスタを設け、上記各ドライブ回路のト
ランジスタのコレクタおよびエミッタをそれぞれ相互に
電気的に接続することによりタイミング調停回路を構成
したので、各スイッチング素子ユニットにおける制御信
号の立上り、立下りのタイミングを簡単な構成で、確実
に一致させることができる。

【００６２】また、請求項８に係る電力変換装置におい
ては、各ドライブ回路のトランジスタを相互に電気的に
接続する接続線にコモンモードリアクトルを挿入したの
で、タイミング調停回路採用時に懸念される信号系の誤
動作の恐れがなくなる。

【００６３】また、請求項９に係る電力変換装置におい
ては、ドライブ回路に、制御信号とゲート信号とを比較
し上記両信号が所定の設定時間を越えて不一致となった
とき当該ドライブ回路の異常と判断する異常検出回路を
備えたので、並列接続されたスイッチング素子ユニット
のいずれかに発生した異常を、制御信号から確実に検出
することができる。

【００６４】また、請求項１０に係る電力変換装置にお
いては、各スイッチング素子ユニットの出力電流を検出
し、自己のスイッチング素子ユニットの出力電流と全ス
イッチング素子ユニットの出力電流平均値との差が所定
の設定値を越えたとき当該スイッチング素子ユニットの
回路の異常と判断する異常検出回路を備えたので、並列
接続されたスイッチング素子ユニットのいずれかに発生
した異常を、スイッチング素子ユニットの出力電流から
確実に検出することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるインバータ
装置を示す構成図である。

【図２】 図１の装置の動作を説明するタイミングチャ
ートである。

【図３】 この発明の実施の形態２におけるインバータ
装置を示す構成図である。

【図４】 この発明の実施の形態３におけるインバータ
装置を示す構成図である。

【図５】 図４の装置の動作を説明するタイミングチャ
ートである。

【図６】 この発明の実施の形態４におけるインバータ
装置を示す構成図である。

【図７】 図６の装置の動作を説明するタイミングチャ
ートである。

【図８】 この発明の実施の形態５におけるインバータ
装置を示す構成図である。

【図９】 この発明の実施の形態５における、図８とは
異なるインバータ装置を示す構成図である。

【図１０】 この発明の実施の形態６におけるインバー
タ装置を示す構成図である。

【図１１】 この発明の実施の形態７におけるインバー
タ装置を示す構成図である。

【図１２】 従来のインバータ装置を示す構成図であ
る。

【図１３】 図１２の装置の動作を説明するタイミング
チャートである。

【符号の説明】

１ａ，１ｂ 遅延時間調整回路、２ａ，２ｂ ドライブ
回路、３ａ，３ｂ 素子ユニット、４ タイミング調停
回路、５ 異常信号送出部、６，８ 異常検出部、７
平均値回路、９ａ，９ｂ 電流検出器、１１ 第１のダ
イオード、１２ 第１の可変抵抗、１３ 第２のダイオ
ード、１４ 第２の可変抵抗、１５ コンデンサ、１６
コンパレータ、２１ ホトカプラ、２５ 出力スイッ
チ、３１ ＩＧＢＴ、４２ トランジスタ、２００ 接
続線、３００ コモンモードリアクトル、ＳＩＧ 指令
信号発生源。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 オン・オフ指令信号を出力する指令信号
   発生源、出力側が互いに並列に接続されて電力変換回路
   を構成し、入力されるゲート信号に応じてオン・オフ駆
   動される複数のスイッチング素子ユニット、およびこの
   スイッチング素子ユニット毎に設けられ上記指令信号発
   生源からのオン・オフ指令信号を入力して上記スイッチ
   ング素子ユニットへ上記ゲート信号を出力するドライブ
   回路を備えた電力変換装置において、 上記スイッチング素子ユニット毎に設けられ上記オン・
   オフ駆動するための制御信号の立上り時および立下り時
   の時間遅れを独立に調整して上記各スイッチング素子ユ
   ニットの出力電流を均等化させる遅延時間調整回路を備
   えたことを特徴とする電力変換装置。
2. 【請求項２】 遅延時間調整回路をドライブ回路の前段
   に設けたことを特徴とする請求項１記載の電力変換装
   置。
3. 【請求項３】 遅延時間調整回路をドライブ回路の後段
   に設けたことを特徴とする請求項１記載の電力変換装
   置。
4. 【請求項４】 ドライブ回路を、指令信号発生源と電気
   的に絶縁してオン・オフ指令信号を伝送するホトカプラ
   とこのホトカプラからの信号を増幅してゲート信号を出
   力する出力スイッチとから構成し、遅延時間調整回路を
   上記ホトカプラと出力スイッチとの間に設けたことを特
   徴とする請求項１記載の電力変換装置。
5. 【請求項５】 遅延時間調整回路は、一端が制御信号の
   入力端子の一方に接続され第１のダイオードと第１の可
   変抵抗との直列体からなる第１の直列回路、この第１の
   直列回路と並列に接続され上記第１のダイオードと逆極
   性の第２のダイオードと第２の可変抵抗との直列体から
   なる第２の直列回路、一端が上記第１および第２の直列
   回路の他端に接続され他端が上記制御信号の入力端子の
   他方に接続されたコンデンサ、およびこのコンデンサの
   電圧値と所定の設定値との比較結果に応じてＨレベルま
   たはＬレベルの信号を出力するコンパレータを備えたこ
   とを特徴とする請求項１ないし４のいずれかに記載の電
   力変換装置。
6. 【請求項６】 オン・オフ指令信号を出力する指令信号
   発生源、出力側が互いに並列に接続されて電力変換回路
   を構成し、入力されるゲート信号に応じてオン・オフ駆
   動される複数のスイッチング素子ユニット、およびこの
   スイッチング素子ユニット毎に設けられ上記指令信号発
   生源からのオン・オフ指令信号を入力して上記スイッチ
   ング素子ユニットへ上記ゲート信号を出力するドライブ
   回路を備えた電力変換装置において、 上記ドライブ回路相互間を電気的に接続し、上記各ドラ
   イブ回路における上記オン・オフ駆動するための制御信
   号の立上りタイミングおよび立下りタイミングを上記各
   ドライブ回路でそれぞれ相互に一致させて上記各スイッ
   チング素子ユニットの出力電流を均等化させるタイミン
   グ調停回路を備えたことを特徴とする電力変換装置。
7. 【請求項７】 各ドライブ回路に制御信号で動作するオ
   ープンコレクタのトランジスタを設け、上記各ドライブ
   回路のトランジスタのコレクタおよびエミッタをそれぞ
   れ相互に電気的に接続することによりタイミング調停回
   路を構成したことを特徴とする請求項６記載の電力変換
   装置。
8. 【請求項８】 各ドライブ回路のトランジスタを相互に
   電気的に接続する接続線にコモンモードリアクトルを挿
   入したことを特徴とする請求項７記載の電力変換装置。
9. 【請求項９】 ドライブ回路に、制御信号とゲート信号
   とを比較し上記両信号が所定の設定時間を越えて不一致
   となったとき当該ドライブ回路の異常と判断する異常検
   出回路を備えたことを特徴とする請求項１ないし８のい
   ずれかに記載の電力変換装置。
10. 【請求項１０】 各スイッチング素子ユニットの出力電
    流を検出し、自己のスイッチング素子ユニットの出力電
    流と全スイッチング素子ユニットの出力電流平均値との
    差が所定の設定値を越えたとき当該スイッチング素子ユ
    ニットの回路の異常と判断する異常検出回路を備えたこ
    とを特徴とする請求項１ないし９のいずれかに記載の電
    力変換装置。