JP3233016B2 - MSK demodulation circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、自動車電話や携帯
電話等に用いられるＭＳＫ（Ｍｉｎｉｍｕｍ Ｓｈｉｆ
ｔ Ｋｅｙｉｎｇ）復調回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an MSK (Minimum Shif) used for an automobile telephone, a portable telephone and the like.
t Keying) demodulation circuit.

【０００２】[0002]

【従来の技術】ＭＳＫ方式は“０”，“１”のディジタ
ル値を２つの周波数“ｆ1”，“ｆ2”に割り当て、変調
指数が０．５である位相連続のＦＳＫ（Ｆｒｅｑｕｅｎ
ｃｙＳｈｉｆｔ Ｋｅｙｉｎｇ）であるが、このＭＳＫ
変調信号の復調方式として遅延検波方式によるものが従
来からよく用いられている。2. Description of the Related Art In the MSK system, digital values of "0" and "1" are assigned to two frequencies "f1" and "f2", and a phase continuous FSK (Frequen) having a modulation index of 0.5.
cyShift Keying), but this MSK
As a demodulation method of a modulation signal, a method based on a differential detection method has been often used.

【０００３】図３に一般的な遅延検波方式のブロック図
を示すとともに、図４にこのブロック図の動作波形図を
示す。FIG. 3 shows a block diagram of a general delay detection system, and FIG. 4 shows an operation waveform diagram of this block diagram.

【０００４】端子１００からＭＳＫ変調信号ａを帯域フ
ィルタに入力して波形整形した信号ｂを取り出し、この
パルス信号ｂと、１シンボル後の信号ｃと掛け合わせ遅
延検波した信号ｄを低域フィルタにより不要ノイズを除
去して信号ｅを取り出し、再度波形整形して端子１０１
からＭＳＫ復調信号ｍを得る。An MSK modulated signal a is input from a terminal 100 to a band-pass filter to obtain a signal b whose waveform has been shaped. The pulse signal b is multiplied by a signal c after one symbol, and a signal d obtained by delay detection is subjected to a low-pass filter. Unnecessary noise is removed, the signal e is extracted, the waveform is reshaped, and the
To obtain the MSK demodulated signal m.

【０００５】[0005]

【発明が解決しようとする課題】従来方式においては、
ＭＳＫ変調波形ａを波形整形した信号ｂをサブサンプリ
ングして１シンボル遅延させた信号ｃを得るためにシフ
トレジスタと波形整形した信号ｂ及び信号ｃのＥＸ−Ｏ
Ｒ処理を施して得た信号ｄから高調波を除去する低域フ
ィルタが必要である。このシフトレジスタを構成するに
は多数のフリップフロップが必要であり、また伝送レー
トが１２００（ｂｐｓ）〜２４００（ｂｐｓ）程度と低
い場合には低域のカットオフ周波数を持つフィルタが必
要となる。このため回路が複雑化して回路規模が大きく
なっている。In the conventional method,
The shift register is used to obtain a signal c obtained by sub-sampling the signal b obtained by shaping the MSK modulation waveform a by one symbol and EX-O of the signal b and the signal c obtained by shaping the waveform.
A low-pass filter for removing harmonics from the signal d obtained by performing the R processing is required. To construct this shift register, a large number of flip-flops are required, and when the transmission rate is as low as about 1200 (bps) to 2400 (bps), a filter having a low cutoff frequency is required. For this reason, the circuit is complicated and the circuit scale is large.

【０００６】[0006]

【課題を解決するための手段】本発明のＭＳＫ復調回路
は、入力信号からＭＳＫ変調信号を取り出す帯域フィル
タと、前記ＭＳＫ変調信号を入力して波形成形したパル
ス信号を出力する波形整形回路と、クロック信号及び前
記パルス信号を入力して前記パルス信号のエッジ部に応
答し前記クロック信号に同期したエッジ検出信号を生成
するエッジ検出回路と、前記エッジ検出信号を入力して
このエッジ検出信号によりリセットされ、かつ、前記リ
セット後入力される前記クロック信号に同期して前記エ
ッジ検出信号を第１の時間及び第２の時間遅延させた第
１及び第２のエッジ遅延信号を生成するシフトレジスタ
と、これら第１及び第２のエッジ遅延信号を入力してデ
ューティが決定されたパルスを出力するデューティ比補
正回路とを備えたものである。According to the present invention, there is provided an MSK demodulation circuit comprising: a band-pass filter for extracting an MSK modulated signal from an input signal; a waveform shaping circuit for inputting the MSK modulated signal and outputting a pulse signal whose waveform is shaped; An edge detection circuit for receiving a clock signal and the pulse signal and generating an edge detection signal synchronized with the clock signal in response to an edge of the pulse signal; and receiving the edge detection signal and resetting the edge detection signal And the said
Synchronize with the clock signal input after setting
The delay detection signal is delayed by a first time and a second time.
The shift register includes a shift register that generates first and second edge delay signals, and a duty ratio correction circuit that receives the first and second edge delay signals and outputs a pulse whose duty is determined.

【０００７】また、デューティ比補正回路が、前記第１
のエッジ遅延信号に応答して立ち上がりエッジを有し、
前記第２のエッジ遅延信号に応答して立ち下がりエッジ
を有するパルスを出力することを特徴とするものであ
る。Further, the duty ratio correction circuit is provided with the first
It has a rising edge in response to the edge delay signal,
A pulse having a falling edge is output in response to the second edge delay signal.

【０００８】さらに、エッジ検出回路及びデューティ比
補正回路が外部から印加されるリセット信号によりリセ
ットされることを特徴とするものである。Further, the edge detection circuit and the duty ratio correction circuit are reset by a reset signal applied from the outside.

【０００９】このようにして、従来において必要とされ
たシフトレジスタ及び低域通過フィルタが不要となり回
路規模を従来よりも小さくして構成することができる。In this manner, the shift register and the low-pass filter which are conventionally required are not required, and the circuit scale can be reduced as compared with the conventional one.

【００１０】[0010]

【発明の実施の形態】図１は本発明の実施形態によるＭ
ＳＫ復調回路であり、図２は図１のタイミングチャート
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an M according to an embodiment of the present invention.
FIG. 2 is a timing chart of FIG.

【００１１】図１において、ＭＳＫ方式により変調され
たＭＳＫ変調信号ａは端子１００から帯域フィルタ１に
入力され不要な周波数成分が除去される。この帯域フィ
ルタ１から出力された信号は波形整形回路２に入力され
て“０”，“１”の値を備えたディジタル信号に整形さ
れる。この波形整形されたディジタル信号ｆは、エッジ
検出回路３に入力される。In FIG. 1, an MSK modulated signal a modulated by the MSK method is input from a terminal 100 to a bandpass filter 1 to remove unnecessary frequency components. The signal output from the bandpass filter 1 is input to the waveform shaping circuit 2 and shaped into a digital signal having values "0" and "1". The digital signal f whose waveform has been shaped is input to the edge detection circuit 3.

【００１２】エッジ検出回路３は縦続接続されたＤ−フ
リップフロップ回路１０，１１、ＮＡＮＤ回路１２から
１４及びゲート回路１５で構成される。Ｄ−フリップフ
ロップ回路１０，１１は端子１０３から入力されるリセ
ット信号によってリセットされ、各Ｄ−フリップフロッ
プ回路のＱ，ＮＱ出力をＮＡＮＤ回路１２乃至１４で論
理合成する。論理合成された信号はゲート回路１５を介
して出力される。The edge detection circuit 3 is composed of cascade-connected D flip-flop circuits 10, 11, NAND circuits 12 to 14, and a gate circuit 15. The D-flip-flop circuits 10 and 11 are reset by a reset signal input from a terminal 103, and the Q and NQ outputs of each D-flip-flop circuit are logically synthesized by NAND circuits 12 to 14. The logically synthesized signal is output through the gate circuit 15.

【００１３】ここで、ディジタル値の“０”，“１”に
対応する周波数を各々“ｆ1”，“ｆ2”として、データ
の伝送レートをＦ（ｂｐｓ）とすると、ＭＳＫ方式であ
るためには、 （ｆ1−ｆ2）／Ｆ＝０．５ が要求される。Here, assuming that the frequencies corresponding to the digital values "0" and "1" are "f1" and "f2", respectively, and the data transmission rate is F (bps), the MSK method is required. , (F1−f2) /F=0.5.

【００１４】さらに本実施の形態では、 ｆ1＝２ｆ2 なる関係を有する。Further, in the present embodiment, there is a relation of f1 = 2f2.

【００１５】エッジ検出回路３を駆動するクロックｆｓ
は端子１０２に入力され、波形整形されたディジタル信
号ｆに対して８倍の伝送レートを有しており、一方、波
形整形された信号ｆのエッジに同期してこのクロックｆ
ｓによってサンプリングされたエッジ検出信号ｇがエッ
ジ検出回路３から出力される。A clock fs for driving the edge detection circuit 3
Is input to the terminal 102 and has a transmission rate eight times that of the waveform-shaped digital signal f. On the other hand, the clock f is synchronized with the edge of the waveform-shaped signal f.
sampled edge detection signal g is outputted from the edge <br/> edge detection circuit 3 by s.

【００１６】このエッジ検出信号ｇはＤ−フリップフロ
ップ３１〜３８、ＯＲ回路４１，４２及びＮＯＲ回路４
３で構成されたシフトレジスタ４をリセットし、シフト
レジスタ４の端子２１から２８をすべて“０”にリセッ
トする。リセット後入力されるクロックｆｓの立ち上が
りでクロックｆｓはカウントされ端子２１から２８にエ
ッジ遅延信号を出力する。ここで端子２１はリセット後
の１クロックをカウントしたパルス信号２１ａを出力
し、端子２２は２クロックをカウントしたパルス信号２
２ａ、同様にして端子２３は３クロックをカウントした
パルス信号２３ａ、端子２４は４クロックをカウントし
たパルス信号２４ａ、端子２５は５クロックをカウント
したパルス信号２５ａ、端子２６は６クロックをカウン
トしたパルス信号２６ａ、端子２７は７クロックをカウ
ントしたパルス信号２７ａ並びに端子２８は８クロック
をカウントしたパルス信号２８ａを出力する。The edge detection signal g is supplied to D flip-flops 31 to 38, OR circuits 41 and 42, and NOR circuit 4
The shift register 4 composed of 3 is reset, and all the terminals 21 to 28 of the shift register 4 are reset to “0”. The clock fs is counted at the rising edge of the clock fs input after the reset, and an edge delay signal is output from the terminals 21 to 28. Here, a terminal 21 outputs a pulse signal 21a counting one clock after reset, and a terminal 22 outputs a pulse signal 2 counting two clocks.
2a, terminal 23 is a pulse signal 23a counting 3 clocks, terminal 24 is a pulse signal 24a counting 4 clocks, terminal 25 is a pulse signal 25a counting 5 clocks, and terminal 26 is a pulse counting 6 clocks. The signal 26a, the terminal 27 outputs a pulse signal 27a counting 7 clocks, and the terminal 28 outputs a pulse signal 28a counting 8 clocks.

【００１７】次に、シフトレジスタ４の端子２２，２５
のパルス信号２２ａ，２５ａをデューティ比補正回路５
に入力する。このデューティ比補正回路５によって波形
整形されたディジタル信号の周波数“ｆ1”，“ｆ2”の
識別を行う。つまり、シフトレジスタ４の端子２２，２
５のパルス信号２２ａ，２５ａをＲＳラッチ回路５１の
Ｒ，Ｓ入力端子に入力し、このＲＳラッチ回路５１の出
力ｈをＤ−フリップフロップ回路５２のＤ入力端子に入
力する。ここで、Ｄ−フリップフロップ回路５２から５
５のＱ出力端子とＤ入力端子とを順次に接続してシフト
レジスタを構成する。また、Ｄ−フリップフロップ回路
５２から５５のクロック入力端子ＣＫにクロックｆｓを
入力する。このようにして、Ｄ−フリップフロップ回路
５２のＱ出力端子にはＤ入力信号ｈに対してクロックｆ
ｓの１周期分をシフトさせた信号ｉを出力し、Ｄ−フリ
ップフロップ回路５３のＱ出力端子にはＤ入力信号ｈに
対してクロックｆｓの２周期分シフトさせた信号ｊを出
力し、Ｄ−フリップフロップ回路５４のＱ出力端子には
Ｄ入力信号ｈに対してクロックｆｓの３周期分シフトさ
せた信号ｋを出力し、Ｄ−フリップフロップ回路５５の
Ｑ出力端子にはＤ入力信号ｈに対してクロックｆｓの４
周期分をシフトさせた信号ｌを出力する。Ｄ−フリップ
フロップ回路５２から５５のＱ出力の信号ｉからｌを選
択して取り出し、ＯＲ回路５６でこれらの論理和をと
り、この論理和出力をＭＳＫ復調信号ｍとして端子１０
４から取り出す。Ｄ−フリップフロップ回路５２から５
５のＱ出力信号ｉからｌの選択を変えることによってＭ
ＳＫ復調信号ｍのデューティ比を変化させることができ
る。Next, the terminals 22, 25 of the shift register 4
The pulse signals 22a and 25a of FIG.
To enter. The frequencies “f1” and “f2” of the digital signal whose waveform has been shaped by the duty ratio correction circuit 5 are identified. That is, the terminals 22 and 2 of the shift register 4
5 are input to the R and S input terminals of the RS latch circuit 51, and the output h of the RS latch circuit 51 is input to the D input terminal of the D flip-flop circuit 52. Here, the D-flip-flop circuits 52 to 5
No. 5 Q output terminal and D input terminal are sequentially connected to form a shift register. Further, the clock fs is input to the clock input terminals CK of the D-flip-flop circuits 52 to 55. In this manner, the clock f is applied to the Q output terminal of the D-flip-flop circuit 52 in response to the D input signal h.
A signal i obtained by shifting one cycle of s is output, and a signal j obtained by shifting the D input signal h by two cycles of the clock fs is output to the Q output terminal of the D-flip-flop circuit 53. A signal k obtained by shifting the D input signal h by three cycles of the clock fs is output to a Q output terminal of the flip-flop circuit 54, and a D input signal h is output to the Q output terminal of the D-flip-flop circuit 55. On the other hand, clock fs 4
The signal 1 shifted by the period is output. The signal I from the Q output of the D-flip-flop circuits 52 to 55 is selected and taken out, and the OR circuit 56 performs an OR operation on the selected signal.
Remove from 4. D-flip-flop circuits 52 to 5
5 by changing the selection of the Q output signals i to l
The duty ratio of the SK demodulated signal m can be changed.

【００１８】また、シフトレジスタ４の端子２３，２４
のパルス信号２３ａ，２４ａをＲＳラッチ回路５１の
Ｒ，Ｓ入力端子に入力して復調した場合は、ＭＳＫ復調
信号ｍの立ち上がり立ち下がりをさらにクロックｆｓの
１周期分だけ前後にシフトして出力することができる。
さらに、シフトレジスタ４の端子２２，２４若しくは２
３，２５の信号を用いてシフトして出力することができ
る。The terminals 23 and 24 of the shift register 4
When the pulse signals 23a and 24a are input to the R and S input terminals of the RS latch circuit 51 and demodulated, the rising and falling edges of the MSK demodulated signal m are further shifted back and forth by one cycle of the clock fs and output. be able to.
Further, the terminal 22, 24 or 2 of the shift register 4
The signals can be shifted and output using the 3, 25 signals.

【００１９】さらに波形整形されたディジタル信号ｆの
周波数がｆ1＝２ｆ2なる関係であっても“ｆ1”，“ｆ
2”の半周期幅によってシフトレジスタ４のパルスを選
択することにより同様な効果が得られる。Furthermore, even if the frequency of the digital signal f whose waveform has been shaped has a relationship of f1 = 2f2, "f1" and "f1"
A similar effect can be obtained by selecting the pulse of the shift register 4 according to the half cycle width of 2 ".

【００２０】[0020]

【発明の効果】以上説明したように本発明によれば、比
較的構成が容易なディジタル回路を用いてＭＳＫ方式の
復調を行うことができ回路規模を縮小することができ
る。As described above, according to the present invention, demodulation of the MSK method can be performed using a digital circuit having a relatively simple configuration, and the circuit scale can be reduced.

【００２１】また、シフトレジスタ４の出力の選択の仕
方によって入力のＭＳＫ変調信号ａが符号間干渉やノイ
ズ等で波形がくずれても復調が可能となる。Further, depending on the way of selecting the output of the shift register 4, even if the waveform of the input MSK modulated signal a is distorted due to intersymbol interference or noise, demodulation becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態を示す回路図FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】同実施の形態による動作波形図FIG. 2 is an operation waveform diagram according to the embodiment.

【図３】従来の方式によるＭＳＫ復調回路図FIG. 3 is a diagram of an MSK demodulation circuit according to a conventional method.

【図４】従来の方式による動作波形図FIG. 4 is an operation waveform diagram according to a conventional method.

【符号の説明】[Explanation of symbols]

１ 帯域フィルタ ２ 波形整形回路 ３ エッジ検出回路 ４ シフトレジスタ ５ デューティ比補正回路 １０，１１ Ｄ−フリップフロップ回路 １２〜１４ ＮＡＮＤ回路 １５ ゲート回路 ２１〜２８ 端子 ３１〜３８ Ｄ−フリップフロップ回路 ４１，４２ ＯＲ回路 ４３ ＮＯＲ回路 ５１ ＲＳラッチ回路 ５２〜５５ Ｄ−フリップフロップ回路 ５６ ＯＲ回路 １００〜１０４ 端子 REFERENCE SIGNS LIST 1 bandpass filter 2 waveform shaping circuit 3 edge detection circuit 4 shift register 5 duty ratio correction circuit 10, 11 D-flip-flop circuit 12 to 14 NAND circuit 15 gate circuit 21 to 28 terminal 31 to 38 D-flip-flop circuit 41, 42 OR circuit 43 NOR circuit 51 RS latch circuit 52 to 55 D-flip-flop circuit 56 OR circuit 100 to 104 terminal

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力信号からＭＳＫ変調信号を取り出す
帯域フィルタと、 前記ＭＳＫ変調信号を入力して波形成形したパルス信号
を出力する波形整形回路と、 クロック信号及び前記パルス信号を入力して前記パルス
信号のエッジ部に応答し前記クロック信号に同期したエ
ッジ検出信号を生成するエッジ検出回路と、 前記エッジ検出信号を入力してこのエッジ検出信号によ
りリセットされ、かつ、前記リセット後入力される前記
クロック信号に同期して前記エッジ検出信号を第１の時
間及び第２の時間遅延させた第１及び第２のエッジ遅延
信号を生成するシフトレジスタと、 これら第１及び第２のエッジ遅延信号を入力してデュー
ティが決定されたパルスを出力するデューティ比補正回
路とを備えたＭＳＫ復調回路。1. A band-pass filter for extracting an MSK modulated signal from an input signal, a waveform shaping circuit for inputting the MSK modulated signal and outputting a waveform-shaped pulse signal, and a clock signal and the pulse for inputting the pulse signal. An edge detection circuit that generates an edge detection signal synchronized with the clock signal in response to an edge portion of the signal; and the edge detection signal is input, reset by the edge detection signal, and input after the reset.
When the edge detection signal is synchronized with the clock signal at the first time
First and second edge delays delayed between and for a second time
An MSK demodulation circuit comprising: a shift register that generates a signal; and a duty ratio correction circuit that receives the first and second edge delay signals and outputs a pulse with a determined duty. 【請求項２】 デューティ比補正回路が、前記第１のエ
ッジ遅延信号に応答して立ち上がりエッジを有し、前記
第２のエッジ遅延信号に応答して立ち下がりエッジを有
するパルスを出力することを特徴とする請求項１記載の
ＭＳＫ復調回路。Wherein the duty ratio correction circuit has a rising edge in response to said first edge delay signal, outputting a pulse having a falling edge in response to said second edge delayed signal The MSK demodulation circuit according to claim 1, wherein: 【請求項３】 エッジ検出回路及びデューティ比補正回
路が外部から印加されるリセット信号によりリセットさ
れることを特徴とする請求項１または２記載のＭＳＫ復
調回路。3. The MSK demodulation circuit according to claim 1, wherein the edge detection circuit and the duty ratio correction circuit are reset by a reset signal applied from outside.