JPH1041807A - Cmos集積回路の動作特性の最適化 - Google Patents
Cmos集積回路の動作特性の最適化Info
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- JPH1041807A JPH1041807A JP9102175A JP10217597A JPH1041807A JP H1041807 A JPH1041807 A JP H1041807A JP 9102175 A JP9102175 A JP 9102175A JP 10217597 A JP10217597 A JP 10217597A JP H1041807 A JPH1041807 A JP H1041807A
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Abstract
化する方式(10)を提供する。 【解決手段】 集積回路は、共通基板上に形成した少な
くとも一つのn−チャネルトランジスタ(18)と少な
くとも一つのp−チャネルトランジスタ(16)および
共通基板に結合した制御手段(14)を有する。n−チ
ャネルトランジスタ(18)とp−チャネルトランジス
タ(16)は、各々共通基板に印加した電圧バイアスを
変化させて調節できるしきい値電圧を有し、制御手段
(14)は、待機モードでの集積回路(12)中の漏洩
電流を減少し、動作モードでの集積回路(12)の性能
を増大するために共通基板に変化する電圧バイアスを印
加するように動作できる。
Description
特にCMOS集積回路の動作特性の最適化に関する。
MOS)技術を使用して実現されるとき、性能と電力の
間にはトレードオフがある。このトレードオフは、回路
を形成するために使用したトランジスタのしきい値電圧
に関係する。典型的なn−チャネルトランジスタのしき
い値電圧は正の数値であり、典型的なp−チャネルトラ
ンジスタのしきい値電圧は負の数値である。しかしなが
ら、当業者は、いくつかの場合に、n−チャネルトラン
ジスタのしきい値電圧が負の数値でありかつp−チャネ
ルトランジスタのしきい値電圧が正の数値でありうるこ
とを認めている。名目上は、トランジスタのしきい値電
圧は、トランジスタを導通状態にする、すなわちターン
オンするために、さもなくばトランジスタがターンオフ
されるためにトランジスタのゲートに印加されなければ
ならない最小電圧である。しかしながら、さらに詳しく
は、ゲート対ソース電圧のために指数的に低下するサブ
スレショルド電流が、しきい値電圧以下のゲート電圧の
ためにトランジスタを通って依然として流れうる。比較
的低いしきい値電流は、比較的大量の駆動電流をトラン
ジスタを通って流れさせる。大きな駆動電流は、トラン
ジスタの出力電圧の高低間の遷移を迅速にさせる。迅速
な遷移は、回路に対する高い性能と相関関係がある。し
かしながら、低いしきい値電圧もまた、ソース電圧に対
するゲートが0に近いとき、大量の漏洩電流は、回路に
不必要に電力消費をもたらすから望ましくない。代わり
に、トランジスタが高いしきい値電圧を有するならば、
ほんの少量の漏洩電流がトランジスタを通って流れるだ
けであるが、駆動電流もまた制限される。しきい値電圧
の選択における電力と性能のこのトレードオフは、供給
電圧値が低下するにつれていっそう顕著になる。
トランジスタが形成される基板に、異なるバイアス電圧
を印加して低くまたは高くでき、それによりトランジス
タを通って流れる漏洩電流に影響を及ぼす。典型的なn
−チャネルトランジスタに関して、基板に印加されたよ
り正の電圧バイアスはトランジスタのしきい値電圧を低
下する(普通はしきい値電圧の絶対値が減少するという
意味において、しかしまた0から負の数値に遷移すると
いう意味において)。これにより駆動電流をトランジス
タを通ってさらに多く流れさせるがまたサブスレショル
ド漏洩電流も増加する。基板に印加されたより負の電圧
バイアスは、典型的なn−チャネルトランジスタのしき
い値電圧を上昇させる(普通はしきい値電圧の絶対値を
増加するという意味において、しかしまた0から正の数
値に遷移するという意味において)。これによりトラン
ジスタを通って流れる漏洩電流の量を減少するが、一方
また駆動電流も低下する。典型的なp−チャネルトラン
ジスタに関して、基板に印加されたより正の電圧バイア
スはしきい値電圧を上昇させ(普通はしきい値電圧の絶
対値が増加するという意味において)そしてより負の電
圧バイアスはそのしきい値電圧を低下させる(普通はし
きい値電圧の絶対値が減少するという意味において)。
び漏洩電流は、回路が形成されるn−チャネルおよびp
−チャネル両トランジスタによって決まっていた。これ
らの従来の回路は、n−チャネルおよびp−チャネルト
ランジスタのしきい値が、あらかじめ決定したレベル以
上の漏洩電流を防止するのに十分であるが、一方また最
大量の駆動電流をトランジスタを通って流れさせるよう
に設計されていた。漏洩電流があらかじめ決定したレベ
ルを超えることを防止するために、n−チャネルトラン
ジスタのしきい値電圧は一般に正の数値で、p−チャネ
ルトランジスタのしきい値電圧は一般に負の数値であ
り、二つのしきい値電圧は実質的に等量であった。次い
で回路は、公称値の予期した範囲内のトランジスタのし
きい値で動作するように設計された。
(SOI)トランジスタのしきい値電圧は基板バイアス
により調節できることが認められてきた(上記で議論し
たように)が、そのようなバイアスは従来のCMOS回
路の性能と電力の間のトレードオフを改善するのに使用
されなかった。さらに具体的に、n−チャネルおよびp
−チャネル完全空乏トランジスタを同一基板上に形成し
たならば、共通基板バイアスに対する変化は、n−チャ
ネルおよびp−チャネルトランジスタの電力/性能トレ
ードオフに反対の効果を生じたであろう。例えば、1
0.0ボルトの電圧バイアスを基板に印加したならば、
n−チャネルトランジスタのしきい値電圧を低下させ、
p−チャネルトランジスタのしきい値電圧は上昇した。
このように、いっそう多い駆動電流がn−チャネルトラ
ンジスタを通って流れ得たが、いっそう少ない駆動電流
がp−チャネルトランジスタを通って流れることができ
た。したがって従来のCMOS回路中の駆動電流は実質
的に増加しなかった。同様の方法で、−10.0ボルト
の電圧バイアスを基板に印加したならば、n−チャネル
トランジスタのしきい値電圧を上昇させ、p−チャネル
トランジスタのしきい値電圧は低下した。したがって、
n−チャネルトランジスタを通って流れる漏洩電流は減
少したが、p−チャネルトランジスタ中の漏洩電流は増
加した。このように、CMOS回路内の全体の漏洩電流
は実質的に減少しなかった。したがって、従来のCMO
S回路において、共通基板電圧の使用は、異なる様式の
動作の間のしきい値電圧を調節するために有効であると
は以前には考えられなかった。
回路の性能と電力の間のトレードオフを実質的に減少す
る方法に対する必要性が起こってきた。
MOS回路に伴なう不利益および問題は本質的に減少ま
たは除去された。
特性を最適化するシステムが提供される。集積回路は、
共通基板上に形成された少なくとも一つのn−チャネル
トランジスタと少なくとも一つのp−チャネルトランジ
スタを有する。n−チャネルおよびp−チャネルトラン
ジスタは、各々、共通基板に印加された電圧バイアスを
変化させることで調節可能なしきい値電圧を有する。制
御手段は共通基板に結合する。制御手段は、待機モード
での集積回路中の漏洩電流を減少し、動作モードでの集
積回路の性能を増大するために共通基板に変化する電圧
バイアスを印加するように動作可能である。
って形成したCMOS回路が、動作の一つのモードで高
い性能を、もう一つのモードで低い待機電流を有しうる
ことである。本発明のもう一つの重要な技術的利点は、
基板バイアス電圧が性能と電力の間のトレードオフを向
上するために使用できることである。本発明のさらに別
の重要な技術的利点は、CMOS回路の性能を向上する
ためのブースタトランジスタの使用である。
理解するために、添付する図面に関連させて以下の説明
を参照する。
利点は、図1−3を参照して最も良く理解できる。各図
のほぼ同じおよび対応するものにはほぼ同じ符号を使用
した。
は、回路の性能に最も重要(すなわち、クリティカルパ
ス)な論理シーケンス内のトランジスタがトランジスタ
の一つの型により支配されるために、n−チャネルかp
−チャネル駆動電流のいずれかにいっそう依存する。n
−チャネル駆動電流(単位幅当り)は、p−チャネル駆
動電流(単位幅当り)よりも一般的に2−3倍大きいた
めに、いくつかの場合において、CMOS論理回路の性
能は、n−チャネルトランジスタにいっそう依存する回
路内に遅れを作ることにより最適化されている。例え
ば、CMOS NANDゲートは、そのようなゲート内
のクリティカルパスが普通は一連のn−チャネルトラン
ジスタよりなるから、n−チャネルトランジスタにいっ
そう依存するようにされる。他の場合には、CMOS回
路の性能は、遅れがp−チャネルトランジスタにいっそ
う依存するように回路を形成することにより最適化可能
である。例えば、CMOS NORゲートの性能は、N
ORゲート内のクリティカルパスが普通は一連のp−チ
ャネルトランシスタよりなるから、典型的にp−チャネ
ルトランジスタにいっそう依存する。しかしながら、性
能がp−チャネルトランジスタにいっそう依存するとき
は、p−チャネルトランジスタの幅は、p−チャネルト
ランジスタに固有の低い駆動電流を補償するためにn−
チャネルトランジスタの幅よりも広く作られる。
のトランジスタは、共通基板バイアスがn−チャネルお
よびp−チャネルトランジスタの両方のしきい値電圧を
変化させるために回路に印加されるとき、電力と性能の
間のトレードオフが減少するように設計できる。言い替
えれば、回路とトランジスタは、集積回路の基板に印加
した異なる電圧バイアスが、交互に回路の性能を向上
し、電力消費を減少するように形成される。このよう
に、一実施態様において、CMOS回路は、動作モード
の動作において、実質的に不均衡にされた(例えば、p
−チャネルトランジスタのVtの大きさがn−チャネル
トランジスタのVtの大きさよりも大きい)p−チャネ
ルおよびn−チャネルトランジスタのしきい値電圧によ
って動作するように設計され、次いで待機モードの動作
において、漏洩電流を減少させるため、共通基板バイア
スがしきい値電圧の大きさがいっそう平衡するように使
用され(例えば、n−チャネルトランジスタのしきい値
電圧のVtの大きさを上昇させ、一方p−チャネルトラ
ンジスタのしきい値電圧の大きさを低下させる)もう一
つの実施態様において、CMOS回路は、待機モードの
動作において、実質的に不均衡のしきい値電圧の大きさ
が回路内の漏洩電流を最適化するように設計され、次い
で動作モードにおいて、回路の性能を向上させるため、
しきい値電圧をいっそう平衡にするために共通基板バイ
アスが使用される。本発明の更に別の実施態様におい
て、動作モードにおいて他の型のトランジスタよりも低
い大きさのしきい値電圧を有する一つの型のトランジス
タが、さもなくば他の型のトランジスタにもっぱら依存
する論理遷移を助けるためにブーストトランジスタとし
て使用できる。
MOS回路内のトランジスタは、回路に対する特定の設
計的考慮をもたらすように形成できる。このように、回
路の性能が電力消費よりもその設計にいっそう重要であ
るならば、トランジスタは、待機モードの動作の間じゅ
う、しきい値電圧の絶対値が比較的低く、それにより回
路中にサブスレショルド漏洩電流をいっそう多く流れさ
せるように形成される。しかしながら、動作モードの間
じゅう、しきい値電圧の絶体値が小さいことは、回路を
通る駆動電流をいっそう多く流れさせ、それにより性能
を向上させる。一方、CMOS回路に対する主要な設計
的考慮がそれが消費する電力の量であるならば、そのと
きはトランジスタは、待機モードの間じゅう、しきい値
電圧の絶体値が比較的高く、それによりサブスレショル
ド漏洩電流を減少するように形成される。しかしなが
ら、動作モードの間じゅう、しきい値電圧の絶体値が大
きいことは駆動電流の流れを減少する。性能または電力
が主として重要であるいづれかの場合に対しては、性能
と電力のトレードオフは、適切な回路設計によって、動
作モードと待機モードの間のn−チャネルおよびp−チ
ャネルトランジスタのしきい値電圧の同時シフトにより
向上可能である。
ドの動作の間のしきい値電圧を変化させる場合に焦点を
当てているが本発明は速度/電力トレードオフを調節す
るために動作モードにおけるしきい値電圧の変化をもく
ろむ。調節は、色々な選ばれた状態(例えば、高速度/
高電力対低速度/低電力)に対して、またはプロセス変
化、供給電圧変化、および/または環境(例えば、温
度)変化により影響される電流トランジスタ特性を最適
化するためになされる。
S集積回路の性能を最適化するための模範的な方式10
の電気的概略図である。システム10はCMOS回路1
2と制御手段14を有する。
た複数の完全空乏p−チャネルトランジスタ16(P1
およびP2 として標識した)と複数の完全空乏n−チャ
ネルトランジスタ18(N1 、N2 、N3 、N4 および
N5 として標識した)を有する。
NDゲート22を形成する。N1 、N2 、N3 、および
N4 は順々に連続してP1 に接続する。特に、P1 のソ
ースは電圧源20に接続し、N1 のドレインはP1 のド
レインに接続し、N2 のドレインはN1 のソースに接続
し、N3 のドレインはN2 のソースに接続し、そしてN
4 のドレインはN3 のソースに接続している。N4 のソ
ースはグラウンド(GND)に接続している。入力信号
IN1、IN2およびIN3は、それぞれN1、N2 お
よびN3 のゲートに接続している。クロック信号CLK
はN4 のゲートとP1 のゲートに接続している。P1 と
N1 の間の接続点AはNANDゲート22にとって出力
を表わす。クロックがローのとき、接続点Aの電圧はハ
イである。もし入力IN1、IN2およびIN3の全て
が、クロックがハイになるときハイならば、接続点Aの
電圧はローになる。さもなければ、もし入力のどれかが
ローならば、接続点Aの電圧はハイのままである。
P2 のソースは電圧源20に接続し、N5 のドレインは
P2 のドレインに接続し、N5 のソースはグラウンド
(GND)に接続している。インバータ24に対する入
力はN5 のゲートとP2 のゲートに接続している。この
入力は接続点AでNANDゲート22の出力に接続して
いる。P2 とN5 の間の接続点Bは、Voutとして示
してあるが、インバータ24とCMOS回路12の両方
にとって出力を表わす。接続点Aの電圧がハイならば、
Voutはローになる。さもなければ、もし接続点Aの
電圧がローならば、Voutはハイなる。
力を反転するから、CMOS回路12は入力IN1、I
N2およびIN3に対するANDゲートとして機能す
る。全ての入力がハイのときは、そのときはVoutは
ハイになる。どれかの入力がローならば、Voutはロ
ーになる。
タ18(N6 として標識した)に連続して接続されたp
−チャネルトランジスタ(P3 として標識した)を有す
る。P3 のソースは電圧源20に接続し、N6 のドレイ
ンはP3 のドレインに接続し、そしてN6 のソースはグ
ラウンドGNDに接続している。待機信号STBYは、
N6 のゲートとP3 のゲートに接続している。制御手段
14は、接続点CでP 1 、P2 、N1 、N2 、N3 、N
4 およびN5 の共通基板に制御信号を印加する。制御信
号は、CMOS回路12中の全てのトランジスタのしき
い値電圧を調節するために作動可能である複数の異なる
電圧を有する。更に具体的には、STBY信号がハイの
ときは、制御手段14は共通基板に第1の電圧バイアス
を印加する。STBY信号がローのときは、制御手段1
4は第2の電圧バイアスを印加する。制御手段14は電
圧源20とグラウンドの間に接続されるものとして示さ
れているが、代わりの実施態様においては、制御手段1
4は他の供給電圧間に接続できることを理解すべきであ
る。また、上記の第1および第2の電圧バイアスよりも
むしろ、制御手段14はアナログ様式で変化するレベル
の電圧を印加するために設計可能である。制御手段14
は、CMOS回路12と同一チップ上に、または代わり
にオフ−チップに形成することができる。
いて、CMOS回路12は動作モードの動作と待機モー
ドの動作の間に切り替えられる。これらの方式の動作の
間じゅう、制御手段14は、CMOS回路12のトラン
ジスタが形成されている基板に、それらのしきい値電圧
を調節するために異なる電圧バイアスを印加する。制御
信号で印加された電圧バイアスは、CMOS回路12内
の漏洩電流を減少し、または代わりにCMOS回路12
の性能を向上させる。
制御手段14は、CMOS回路12のp−チャネルおよ
びn−チャネルトランジスタの共通基板に第1の電圧バ
イアスを印加する。好ましくは、CLK信号は待機の間
じゅうローに保持され、それによりCMOS回路12の
AND動作をできなくする。制御手段14は、グラウン
ド電位の第1の電圧バイアスを印加する。代わりの実施
態様において、制御手段は、例えば、−10.0ボルト
乃至グラウンドの範囲の異なる電位を供給できる。第1
の電圧バイアスはN1 、N2 、N3 、N4 、N5 、P1
およびP2 のしきい値電圧を、これらのn−チャネルお
よびp−チャネルトランジスタのしきい値電圧の大きさ
が実質的に同一であるように調節し、それにより回路を
通って流れる漏洩電流を最小化する。例えば、グラウン
ド電圧バイアスは、n−チャネルトランジスタのしきい
値電圧を0.5ボルトに、そしてp−チャネルトランジ
スタのしきい値電圧を−0.5ボルトに調節できる。し
たがって、CMOS回路12により消費される電力は、
第1の電圧バイアスの印加により減少する。
作において、制御手段14は、制御信号で共通基板に第
2の電圧バイアス(VDD)を印加する。代わりの実施
態様において、制御手段14は他の電圧を印加する。C
LK信号は、NANDゲート22をプレチャージモード
から評価モードに切り替えるために使用され、そして逆
もまた同様である。プレチャージモードにおいて、ロー
のCLK信号がP1 およびN4 のゲートに印加される。
ローのCLK信号は、P1 を通って流れる電流が電圧源
20と同一電圧電位まで接続点Aをプレチャージするよ
うにP1 をターンオンする。ローのCLK信号はまたN
4 をターンオフするから、NANDゲート22のNAN
D動作はデセーブルとなる。接続点Aに現れる信号は、
IN1、IN2、IN3の数値に関係なくハイとなる。
したがって、CMOS回路12のAND動作はデセーブ
ルとなる。評価モードにおいて、ハイのCLK信号がP
1およびN4 のゲートに印加される。ハイのCLK信号
は、駆動電流が電圧電源20から接続点Aへ流れないよ
うにP1 をターンオフする。ハイのCLK信号はN 4 を
ターンオンし、これによりNANDゲート22のNAN
D動作そしてまたCMOS回路12のAND動作を可能
にする。入力IN1、IN2およびIN3のどれかがロ
ーならば、電流は接続点AからGNDへ流れなくなり、
接続点Aの信号はハイのままである。インバータ24
は、接続点Aでのハイの信号をVoutでローの信号に
反転する。一方、入力IN1、IN2およびIN3の全
てがハイならば、トランジスタN1 、N2 およびN3 の
各々は駆動電流が接続点AからGNDへ流れうるように
ターンオンするであろう。したがって、接続点Aのハイ
のプレチャージ電圧は、接続点Aの信号がローに押えら
れるようにN1 、N2 、N 3 およびN4 を通って放電さ
れる。接続点Aのローの信号はVoutでハイの信号に
反転される。
を通って流れる駆動電流は、CMOS回路12の性能に
対して重要である。別の言い方をすると、接続点Aでの
電圧信号が動作モードでローに引き込まれる速度は、N
1 、N2 、N3 およびN4 の駆動電流にほとんど専一的
に依存する。このように、動作モードにおいて、CMO
S回路12は、実質的に不均衡にされたp−チャネルお
よびn−チャネルトランジスタ(すなわち、p−チャネ
ルトランジスタの大きさはn−チャネルトランジスタの
大きさよりも大きい)の大きさによって動作する。更に
具体的に、0乃至+10ボルトの範囲の数値を有する第
2の電圧バイアスが、N1 、N2 、N3およびN4 のし
きい値電圧を低下させるために印加される。例えば、
3.3ボルトの電圧バイアスはn−チャネルトランジス
タのしきい値電圧を0.2ボルトに変え、それによっ
て、プレチャージ接続点AからGNDへCMOS回路1
2を通って流れる駆動電流の量を増大させる。したがっ
て、接続点Aの電圧は、ハイからローへいっそう迅速に
遷移するであろう。同時に、第2の電圧バイアスは、駆
動電流を少し犠牲にして、これらのp−チャネルトラン
ジスタ16を通って流れる漏洩電流が減少するようにP
1 とP2のしきい値電圧を−0.8ボルトに変化させて
もよい。P2 もまたCMOS回路12の究極の性能に対
して重要である。しかしながら、P2 の巾はVoutで
の遷移(接続点Aでの変化によりもたらされる)が激烈
に影響されないように調節できる。レイアウトとキャパ
シタンスの効果から、P2 の幅はN1 、N2 、N3 およ
びN4 の幅ができるよりも更に容易に増大できる。
御信号で基板電圧バイアスを印加して最適化される。
計関心が回路により消費される電力であるならば、その
ときはp−チャネルトランジスタ16とn−チャネルト
ランジスタ18は、電力消費が著しく減少するように、
しきい値電圧の絶対値が待機モードで比較的高くなるよ
うに形成される。例えば、n−チャネルトランジスタ1
8は待機時で1.0ボルトそして動作時で0.5ボルト
のしきい値電圧を有しうる。p−チャネルトランジスタ
16は待機時で−1.0ボルトそして動作時で−1.5
ボルトのしきい値電圧を持ちうる。一方、CMOS回路
12に対する主な設計関心が回路の性能であるならば、
そのときはN1 、N2 、N3 、N4 およびP1 は、しき
い値電圧の絶対値が待機モードで比較的低くなるように
形成される。例えば、n−チャネルトランジスタ18は
待機モードで0.3ボルトそして能動モードで0ボルト
のしきい値電圧を有しうる。p−チャネルトランジスタ
16は待機モードで−0.3ボルトそして能動モードで
−0.6ボルトのしきい値電圧を有しうる。したがっ
て、回路は待機モードでいっそう電力を消費するが、n
−チャネルトランジスタ18を通って流れる増加した駆
動電流により、Voutでの信号がハイからローへいっ
そう迅速に引き込まれるので回路の性能は動作モードの
間は向上する。
よび待機モードでの設定は好例となる。他の最適化構成
も可能である。例えば、相対的なデバイス幅とトランジ
スタ特性に依存して、待機モードでの漏洩電流はn−チ
ャネル漏洩電流を犠牲にしてp−チャネルしきい値電圧
を増大させることで最小化できる。こうゆうケースは、
直列で多数のn−チャネルトランジスタが全てターンオ
フしている時、そのパスでの漏れを効果的に減少させる
ことのできる場合である。
化方法は、n−チャネルおよびp−チャネルしきい値電
圧の異なる関係のセットに対する性能と漏洩電流を評価
することを含む。次いで、回路構成(相互結合とデバイ
スの幅)と公称しきい値電圧が、公称値からのしきい値
電圧の制御された変化で電力と性能のトレードオフを最
適化するために基板バイアスの設定により選ばれる。
するための模範的なシステム26の電気的概略図であ
る。システム26はCMOS回路28と制御手段30を
有する。
MOS回路28は、複数の完全空乏p−チャネルトラン
ジスタ16(P4 およびP5 として標識した)と複数の
完全空乏n−チャネルトランジスタ18(N7 、N8 、
N9 およびN10として標識した)を有する。これらのp
−チャネルトランジスタ16とn−チャネルトランジス
タ18は共通基板上に形成されている。P4 とN7 は第
1のインバータI1 を形成し、P5 とN8 が第2のイン
バータI2 を形成する。I1 とI2 の動作は、図1を参
照して説明したインバータ24の動作と実質的に同様で
ある。接続点DはI1 の入力とI2 の出力を接続する。
接続点EはI2 の入力とI1 の出力を接続する。N9 と
N10はアクセストランジスタであり、接続点Eと列BL
および接続点Dと列BL(バー)をそれぞれ接続する。
N9 およびN10のゲートは、ワードラインW/Lに接続
されている。W/L信号は、メモリセルの読取りおよび
書込み動作のためにメモリセルにアクセスすることを制
御するために使用される。
タ18(N11として標識した)に連続して接続されたp
−チャネルトランジスタ16(P6 として標識した)を
有する。制御手段30は、接続点FでP4 、P5 、
N7 、N8 、N9 およびN10の共通基板に制御信号を印
加する。制御手段30の動作は、図1を参照して上記し
た制御手段14の動作と実質的に同様である。
して、CMOS回路28は、動作モードの動作と待機モ
ードの動作の間で切替えられる。これらのモードの動作
の間じゅう、制御手段30は、CMOS回路28のトラ
ンジスタが形成されている基板に、それらのしきい値電
圧を調節するために異なる電圧バイアスを印加する。制
御信号で印加された電圧バイアスは、CMOS回路28
内の漏洩電流を減少させ、または代わりに、CMOS回
路28の性能を向上させる。
は、CMOS回路28のp−チャネルおよびn−チャネ
ルトランジスタの共通基板に第1のバイアス電圧を印加
する。好ましくはW/L信号は待機の間じゅうローに保
持され、それによりメモリセルの読取りおよび書込み動
作をデセーブルとする。第1の電圧バイアスは−10乃
至0ボルトの電位を有する。第1の電圧バイアスは、n
−チャネルトランジスタに対するしきい値電圧が上昇
し、そしてp−チャネルトランジスタに対するしきい値
電圧が低下するようにN7 、N8 、N9 、N10、P4 お
よびP5 のしきい値電圧を調節する。漏洩電流は主とし
てn−チャネルトランジスタにより決定されるから、回
路を通って流れる漏洩電流は減少する。例えば、−7ボ
ルトのバイアスはn−チャネルトランジスタのしきい値
電圧を1.0ボルトに、そしてp−チャネルトランジス
タのしきい値電圧を−1.0ボルトに変える。したがっ
て、メモリセルにより消費される電力は、第1の電圧バ
イアスの印加により減少する。
いて、制御手段30は制御信号で共通基板に第2の電圧
バイアスを印加する。W/L信号がハイのとき、N9 と
N10は、駆動電流がN9 と列BLの間の接点EおよびN
10と列BL(バー)の間の接点Fを通って流れるように
ターンオンされ、それによりデータをメモリセル中に書
込みまたはメモリセルから読取りさせる。W/L信号が
ローのとき、データはメモリセル中に書込みまたはメモ
リセルから読取りできない。
を通って流れる駆動電流は、CMOS回路12の性能に
対し重要である。別に述べれば、接続点D、接続点E、
列BLおよび列BL(バー)での電圧信号が動作モード
でローにまたはハイにされる速度は、N9 とN10の駆動
電流にほとんど専一的に依存し、N7 とN8 での駆動電
流がN9 とN10での駆動電流よりも大きい。このよう
に、動作モードにおいては、CMOS回路28は、実質
的に不均衡にされた(すなわち、n−チャネルトランジ
スタの駆動電流の大きさはp−チャネルトランジスタの
駆動電流の大きさよりも大きい)p−チャネルトランジ
スタ(P4 とP5 )の駆動電流とn−チャネルトランジ
スタ(N7 とN9 )の駆動電流の大きさによって動作す
る。更に具体的に、0乃至+10ボルトの範囲の数値を
有する第2の電圧バイアスが、N9とN10のしきい値を
低くするために印加される。例えば、7ボルトの電圧バ
イアスは、これらのn−チャネルトランジスタのしきい
値電圧を0.5ボルトに変化させることができ、それに
よりN9 とN10を通って流れる駆動電流の量を増大させ
る。したがって、接続点D、接続点E、列BLおよび列
BL(バー)での電圧はハイからローへいっそう迅速に
遷移する。第2の電圧バイアスは、これらのp−チャネ
ルトランジスタ16を通る駆動電流が減少するようにP
4 とP5 のしきい値電圧を−1.2ボルトに変化させう
るが、これらのトランジスタはCMOS回路28の究極
の性能に重要ではない。その上、CMOS回路28の周
辺回路(例えば、ワードラインドライバ)内のトランジ
スタの幅は、CMOS回路28を組込むメモリシステム
の性能を更に向上させるために調節できる。更に具体的
には、n−チャネルおよびp−チャネルデバイスの幅
は、メモリセルの動作モードに対して選ばれたしきい値
電圧によって性能を最適化するように設計できる。
制御信号で基板電圧バイアスを印加することにより最適
化される。
するためのなお別の模範的なシステム32の電気的概略
図である。システム32はCMOS回路34と制御手段
36を有する。図3に対する次の説明は、CMOS回路
の性能がさもなければ唯一つの型のトランジスタには主
に依存しないとき、一つの型のトランジスタが他の型の
トランジスタに対するブーストとして使用できる方法を
説明する。
(I3 、I4 、およびI5 として標識した)とn−チャ
ネルブーストトランジスタN8 を有する。各インバータ
は完全空乏p−チャネルトランジスタ16(P7 、P8
およびP9 として標識した)と完全空乏n−チャネルト
ランジスタ18(N12、N13およびN14として標識し
た)を有する。インバータ中の各p−チャネルトランジ
スタ16のソースは、電圧源20に接続している。各p
−チャネルトランジスタ16のドレインは、同一インバ
ータのn−チャネルトランジスタ18のドレインに接続
している。I3 、I 4 およびI5 の各々の中のn−チャ
ネルトランジスタのソースはGNDに接続している。入
力信号IN4は第1のインバータI3 のP7 およびN12
のゲートに接続している。残りのインバータI4 とI5
は、一つのインバータの出力が次のインバータのための
入力として役立つように連続してI3 に接続している。
更に具体的には、接続点Gで現れるI3 の出力は、第2
のインバータI4 のP8 およびN13のゲートに接続して
いる。接続点Hで現れるI4 の出力は、直列に最後のイ
ンバータI5 のP9 およびN14のゲートに接続してい
る。I5 の出力はCMOS回路34中の接続点Iに現れ
る。I3 、I4 およびI5 の動作は、図1を参照して説
明したインバータ24の動作と実質的に同様である。接
続点Iは、回路34のための、Voutとして標識した
出力を表わす。N15として標識したブーストトランジス
タは、I5 のp−チャネルトランジスタ(P9 )と、電
圧源20と接続点Iの間で、並列に接続している。CM
OS回路30内のp−チャネルおよびn−チャネルトラ
ンジスタは、共通基板上に形成できる。
ランジスタ18(N16として標識した)に連続して接続
している完全空乏p−チャネルトランジスタ16(P10
として標識した)を有する。制御手段36は接続点Jで
P7 、P8 、P9 、N12、N 13、N14およびN15の共通
基板に制御信号を印加する。制御手段36の動作は、そ
れぞれ、図1および2を参照して上記した制御手段14
および30の動作と実質的に同様である。
して、CMOS回路34は動作モードまたは待機モード
で動作させることができる。電圧バイアスは、p−チャ
ネルトランジスタおよびn−チャネルトランジスタのし
きい値電圧を調節するために制御信号で印加される。
作において、第1の電圧バイアスを接続点Jで共通基板
で印加する。好ましくは−10乃至0ボルトの電位を有
する第1の電圧バイアスは、トランジスタのしきい値電
圧の絶体値が同じであるようにP7 、P8 、P9 、
N12、N13、N14およびN15のしきい値電圧を調節し、
それにより回路を通って流れる漏洩電流を最小化する。
従って、CMOS回路34による消費電力は減少する。
乃至+10ボルトの電位を有する第2の電圧バイアスを
接続点Jに印加する。第2の電圧バイアスは、CMOS
回路34中のn−チャネルトランジスタ16のしきい値
電圧を低下させる。したがって、もっと多い駆動電流
が、インバータの出力信号(接続点G、HおよびIに表
われる)をハイからローへ迅速に変化させるためにn−
チャネルトランジスタを通って流れる。第2の電圧バイ
アスはまたp−チャネルトランジスタ16のしきい値電
圧の絶体値を増し、それによりこれらのトランジスタ中
に流れる駆動電流を少なくさせる。
−チャネルおよびn−チャネルトランジスタの駆動電流
は、遷移がローからハイへまたはハイからローへである
かどうかに依存する回路の性能に対し同等に重要であっ
た。しかしながら、直前に説明したように、第2の電圧
はもっと多い駆動電流がCMOS回路34内の両方の型
のトランジスタ中に流れることを許さない。それにもか
かわらず、本発明によれば、追加のトランジスタが、回
路の全体の性能が最適化されるようにCMOS回路に付
加させる。このように、図3を参照して説明すると、N
15がインバータの性能を高めるために、連続した最後の
インバータI5 に付け加えられた。動作モードのCMO
S回路34中のI3 とI5 の動作の比較は、N15を追加
することの利点をいっそう明瞭に示す。
されるならば、P7 はターンオンしてN12はターンオフ
する。このように、駆動電流は、接続点GでのI3 の出
力がハイになるように電圧源20からP7 を通って流れ
る。この場合には、接続点Jで印加した第2の電圧バイ
アスがCMOS回路34中のp−チャネルトランジスタ
16のしきい値電圧の絶体値を増すから、P7 を通って
流れる駆動電流の量は制限される。したがって、接続点
Gで現れる信号は高い数値に迅速には達しない。
タI4 のP8 をターンオフしてN13をターンオフする。
接続点HでのI4 の出力は、駆動電流が接続点Hの電圧
をGNDまたは0にするためにN13を通って流れるの
で、ローである。N13のしきい値電圧が第2の電圧バイ
アスにより低下させられるから、接続点Hで現れる信号
は相当迅速に低い数値に達することに注目すべきであ
る。
をターンオンしてN14をターンオフする。駆動電流は、
接続点Iの電圧を増すように電圧源20からP9 を通っ
て流れる。その上、接続点Gで現れるハイの信号は、駆
動電流もまたN15を通って接続点Iへ流れるようにN15
をターンオンし、接続点Iのローからハイへの遷移に最
初のブーストを与える。したがって、I5 のローからハ
イへの出力の遷移は、ブーストトランジスタN15なしの
場合のように、p−チャネルトランジスタP9のしきい
値電圧に依存しない。
たが、さまざまな変形、置き換えおよび変更が、添付の
クレームによって定義された本発明の精神と範囲から離
れることなくなしうることを理解すべきである。
る。 (1) 共通基板上に形成された少なくとも一つのn−
チャネルトランジスタと少なくとも一つのp−チャネル
トランジスタとを有し、n−チャネルおよびp−チャネ
ルトランジスタの各々が共通基板上に印加された電圧バ
イアスを変えることで調節可能なしきい値電圧を有す
る、集積回路と、共通基板に結合しかつ共通基板に変化
する電圧バイアスを印加するように動作しうる制御手
段、とを含むCMOS集積回路の動作特性を最適化する
システム。
−チャネルおよびp−チャネルがシリコン・オン・イン
シュレータトランジスタであるシステム。 (3)第2項記載のシステムであって、n−チャネルお
よびp−チャネルトランジスタが完全に空乏である、シ
ステム。 (4)第3項記載のシステムであって、集積回路が論理
ゲート、又はメモリセルを含む、システム。
御手段が、共通基板に接続した出力を有するインバータ
を含む、システム。 (6)第1項記載のシステムであって、制御手段が、n
−チャネルトランジスタに直列に接続したp−チャネル
トランジスタを含む、システム。 (7)第1項記載のシステムであつて、集積回路が、イ
ンバータに接続したNANDゲートを含む、システム。
積回路は第1モードの動作と第2モードの動作で交互に
動作し、第1モードの動作が第2モードの動作よりも低
電力消費により特徴付けられる、システム。 (9)第8項記載のシステムであって、n−チャネルト
ランジスタのしきい値電圧が第1モードの動作で約0.
3ボルトであり、第2モードの動作で約0.5ボルトで
あって、p−チャネルトランジスタのしきい値電圧が第
1モードの動作で約−0.7ボルトであり、第2モード
の動作で約−0.5ボルトである、システム。
n−チャネルトランジスタのしきい値電圧が第1モード
の動作で約−0.1ボルトであり、第2モードの動作で
約0.2ボルトであって、p−チャネルトランジスタの
しきい値電圧が第1モードの動作で約−0.5ボルトで
あり、第2モードの動作で−0.3ボルトである、シス
テム。 (11)第1項記載のシステムであって、更にn−チャ
ネル,p−チャネルトランジスタの一つに接続したブー
スタトランジスタを含んでなる、システム。
動作するCMOS集積回路であって、調節可能なn−チ
ャネルしきい値を有する、基板上に形成された少なくと
も一つのn−チャネルトランジスタと、調節可能なp−
チャネルしきい値電圧を有する、前記基板上に形成され
た少なくとも一つのp−チャネルトランジスタを含んで
なり、n−チャネルしきい値電圧とp−チャネルしきい
値電圧が、第2の状態のn−チャネルしきい値電圧とp
−チャネルしきい値電圧に対して第1の状態でより正で
あるように調節されていることを特徴とするCMOS集
積回路。
て、集積回路が論理ゲートまたはメモリセルを含んでな
る、集積回路。 (14)第12項記載の集積回路であって、集積回路の
スイッチング特性が第2の状態でのスイッチング特性に
対して第1の状態でより迅速であって、集積回路の電力
消費特性が第1の状態での電力消費特性に対して第2の
状態でより低い、集積回路。 (15)第12項記載の集積回路であって、集積回路の
スイッチング特性が第1の状態のスイッチング特性に対
して第2の状態でより迅速であって、集積回路の電力消
費特性が第1の状態での電力消費特性に対して第2の状
態でより低い、集積回路。
も一つのn−チャネルトランジスタと少なくとも一つの
p−チャネルトランジスタとを有し、n−チャネルおよ
びp−チャネルトランジスタの各々が調節できるしきい
値電圧を有する、CMOS集積回路の動作特性を向上さ
せる方法であって、CMOS集積回路中の漏洩電流が第
2のモードの動作に対して減少するように、n−チャネ
ルおよびp−チャネルトランジスタのしきい値電圧を調
節するために第1のモードの動作で共通基板に第1の電
圧バイアスを印加する工程と、CMOS集積回路のスイ
ッチング速度が第1のモードの動作に対して向上するよ
うに、n−チャネルおよびp−チャネルトランジスタの
しきい値電圧を調節するために第2のモードの動作で共
通基板に第2の電圧バイアスを印加する、工程とを含む
方法。
1および第2の電圧バイアスを印加する工程が、0乃至
10ボルトの範囲の電圧バイアスを印加する工程を含
む、方法。 (18)第16項記載の方法であって、第1および第2
の電圧バイアスを印加する工程が、−10乃至10ボル
トの範囲の電圧バイアスを印加する工程を含む、方法。 (19)第16項記載の方法であって、第1の電圧バイ
アスを印加する工程または第2の電圧バイアスを印加す
る工程のいずれかが、しきい値電圧の大きさが実質的に
同じであるように、n−チャネルおよびp−チャネルト
ランジスタのしきい値電圧を調節する、方法。 (20)第16項記載の方法であって、第1および第2
の電圧バイアスを印加する工程が、集積回路に供給電圧
の範囲内で電圧バイアスを印加する工程を含む、方法。
回路(12)の動作特性を最適化するシステム(10)
が提供される。集積回路は、共通基板上に形成された少
なくとも一つのn−チャネルトランジスタ(18)と少
なくとも一つのp−チャネルトランジスタ(16)を有
する。n−チャネルトランジスタ(18)とp−チャネ
ルトランジスタ(16)は、各々共通基板に印加した電
圧バイアスを変化させて調節できるしきい値電圧を有す
る。制御手段(14)は共通基板に結合している。制御
手段(14)は、待機モードでは集積回路(12)中の
漏洩電流を減少させ、動作モードでは集積回路(12)
の性能を増大させるために変化する電圧バイアスを共通
基板に印加するように動作する。
イテッドに譲渡された、代理人の事件表番号TI−22
566の、CMOS集積回路の動作特性を最適化する方
法と標題をつけられた同時係属出願第60/010,9
28号に関係がある。
範的なシステムの電気的概略図。
の模範的なシステムの電気的概略図。
他の模範的なシステムの電気的概略図。
Claims (3)
- 【請求項1】 共通基板上に形成された少なくとも一つ
のn−チャネルトランジスタと少なくとも一つのp−チ
ャネルトランジスタとを有し、n−チャネルおよびp−
チャネルトランジスタの各々が共通基板上に印加された
電圧バイアスを変えることで調節可能なしきい値電圧を
有する、集積回路と、 共通基板に結合しかつ共通基板に変化する電圧バイアス
を印加するように動作しうる制御手段、とを含むCMO
S集積回路の動作特性を最適化するシステム。 - 【請求項2】 第1の状態と第2の状態で交互に動作す
るCMOS集積回路であって、 調節可能なn−チャネルしきい値を有する、基板上に形
成された少なくとも一つのn−チャネルトランジスタ
と、 調節可能なp−チャネルしきい値電圧を有する、前記基
板上に形成された少なくとも一つのp−チャネルトラン
ジスタを含んでなり、n−チャネルしきい値電圧とp−
チャネルしきい値電圧が、第2の状態のn−チャネルし
きい値電圧とp−チャネルしきい値電圧に対して第1の
状態でより正であるように調節されていることを特徴と
するCMOS集積回路。 - 【請求項3】 共通基板上に形成された少なくとも一つ
のn−チャネルトランジスタと少なくとも一つのp−チ
ャネルトランジスタとを有し、n−チャネルおよびp−
チャネルトランジスタの各々が調節できるしきい値電圧
を有する、CMOS集積回路の動作特性を向上させる方
法であって、 CMOS集積回路中の漏洩電流が第2のモードの動作に
対して減少するように、n−チャネルおよびp−チャネ
ルトランジスタのしきい値電圧を調節するために第1の
モードの動作で共通基板に第1の電圧バイアスを印加す
る工程と、 CMOS集積回路のスイッチング速度が第1のモードの
動作に対して向上するように、n−チャネルおよびp−
チャネルトランジスタのしきい値電圧を調節するために
第2のモードの動作で共通基板に第2の電圧バイアスを
印加する、工程とを含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1636996P | 1996-04-19 | 1996-04-19 | |
US016369 | 1996-04-19 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1041807A true JPH1041807A (ja) | 1998-02-13 |
Family
ID=21776772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9102175A Pending JPH1041807A (ja) | 1996-04-19 | 1997-04-18 | Cmos集積回路の動作特性の最適化 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1041807A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003142598A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | 半導体集積回路装置 |
JP2004319999A (ja) * | 2003-04-04 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | 半導体装置、cpu、画像処理回路及び電子機器、並びに半導体装置の駆動方法 |
DE10200859B4 (de) * | 2001-01-12 | 2008-11-13 | Hewlett-Packard Development Co., L.P., Houston | Komplementärer Metalloxid-Halbleiter-Feldeffekt-Transistor-Inverter und Verfahren zum Manipulieren einer Zeitverzögerung bei demselben |
JP2011108773A (ja) * | 2009-11-16 | 2011-06-02 | Seiko Epson Corp | 半導体装置 |
EP2319043B1 (en) | 2008-07-21 | 2018-08-15 | Sato Holdings Corporation | A device having data storage |
JP2021022734A (ja) * | 2016-09-29 | 2021-02-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1997
- 1997-04-18 JP JP9102175A patent/JPH1041807A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10200859B4 (de) * | 2001-01-12 | 2008-11-13 | Hewlett-Packard Development Co., L.P., Houston | Komplementärer Metalloxid-Halbleiter-Feldeffekt-Transistor-Inverter und Verfahren zum Manipulieren einer Zeitverzögerung bei demselben |
JP2003142598A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | 半導体集積回路装置 |
JP2004319999A (ja) * | 2003-04-04 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | 半導体装置、cpu、画像処理回路及び電子機器、並びに半導体装置の駆動方法 |
JP4689181B2 (ja) * | 2003-04-04 | 2011-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置、cpu、画像処理回路及び電子機器 |
EP2319043B1 (en) | 2008-07-21 | 2018-08-15 | Sato Holdings Corporation | A device having data storage |
JP2011108773A (ja) * | 2009-11-16 | 2011-06-02 | Seiko Epson Corp | 半導体装置 |
JP2021022734A (ja) * | 2016-09-29 | 2021-02-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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