JPH1040135A - 模擬応答信号出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 模擬対象の入出力回路のアドレスには拘らず
にアドレス設定が可能な模擬応答信号出力回路が求めら
れている。 【解決手段】 アドレス信号によりアクセスされて応答
信号を出力する一つまたは複数の入出力機能回路が割り
付けられたアドレス空間内の全アドレスが設定されてお
り、アドレス信号の値がアドレス空間の範囲内である場
合にアドレス判別信号11を出力するアドレス設定回路10
と、アドレス判別信号11の出力により計時を開始し、ア
ドレス信号に対応していずれかの入出力機能回路からの
アクノリッジ信号ACK の出力により計時を終了するタイ
ムカウント回路16と、アドレス信号に対していずれの入
出力機能回路からもアクノリッジ信号ACK が出力されな
い内にタイムカウント回路16が所定時間の計時を完了し
た場合に、模擬的なアクノリッジ信号ACK を出力するア
クノリッジ信号生成回路13とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、模擬応答信号出力
回路、即ちコンピュータシステムにおいて、CPUから出
力されたアドレス信号に対して応答信号を本来出力すべ
き入出力回路に代わって模擬的に応答信号を出力する回
路に関する。

【０００２】

【従来の技術】図４は従来の模擬応答信号出力回路の一
例としての模擬応答信号出力PCB(プリンと配線板:Print
ed Circuit Board) の構成を示すブロック図である。以
下、この図４を参照して従来技術について説明する。な
お、この図４に示されている例は、システムの制御中枢
であるCPU が搭載されているPCB に入出力機能を有する
複数のPCB がバス形式で接続されたシステムを対象とし
ている。

【０００３】図４において、参照符号10a 〜10e はそれ
ぞれ一つのアドレス設定回路を示している。各アドレス
設定回路10a 〜10e の内部構成は同一であるので、それ
らの代表としてアドレス設定回路10a の内部構成につい
てのみ説明する。

【０００４】参照符号１は上限アドレス一致検出回路を
示しており、上限アドレス設定スイッチ２により設定さ
れているあるアドレス(B) と、図示されていないCPU か
ら出力されてアドレスバス22から入力されるアドレス信
号ADD(A)とを比較し、この例ではＡ＜Ｂである場合、即
ち上限アドレス設定スイッチ２により設定されているア
ドレスがアドレス信号線22から入力されたアドレス信号
ADD より大きい場合に”１”の信号を、そうでない場合
に”０”の信号をそれぞれ出力する。

【０００５】参照符号３は下限アドレス一致検出回路を
示しており、下限アドレス設定スイッチ４により設定さ
れているあるアドレス(B) と、図示されていないCPU か
ら出力されてアドレスバス22から入力されるアドレス信
号ADD(A)とを比較し、この例ではＢ≦Ａである場合、即
ち下限アドレス設定スイッチ４により設定されているア
ドレスがアドレス信号線22から入力されたアドレス信号
ADD 以下である場合に”１”の信号を、そうでない場合
に”０”の信号をそれぞれ出力する。

【０００６】両回路１及び３の出力信号は２入力の AND
ゲート５の各入力端子に入力されており、その出力信号
はアドレス設定回路10a のアドレス判別信号11a として
出力され、ORゲート12に入力される。

【０００７】従来の模擬応答信号出力PCB にはこのよう
な上限アドレス一致検出回路１, 下限アドレス一致検出
回路３及び ANDゲート５を有するアドレス設定回路10a
と同一構成のアドレス設定回路が複数 (この図４に示さ
れている例では参照符号10a,10b, 10c, 10d, 10e で示
されている５個）備えられている。

【０００８】アドレス設定回路10a 以外のアドレス設定
回路10b 〜10e も内部構成は前述の如くアドレス設定回
路10a と同様であり、従ってそれぞれの上限アドレス設
定スイッチ２及び下限アドレス設定スイッチ４に設定さ
れているアドレスに従ってアドレス判別信号11b 〜11e
を出力する。

【０００９】各アドレス設定回路10a 〜10e のアドレス
判別信号11a 〜11e はORゲート12に入力されており、こ
のORゲート12の出力信号はアクノリッジ信号生成回路13
に与えられている。アクノリッジ信号生成回路13にはこ
の他にCPU からコマンド信号CMD が出力された場合にそ
れがコマンド信号線23を介して与えられる。従って、OR
ゲート12から”１”の信号が与えられている場合にコマ
ンド信号線23からコマンド信号CMD が与えられると、ア
クノリッジ信号生成回路13はコマンド信号CMDに対応し
たタイミングでアクノリッジ信号ACK をアクノリッジ信
号線24へ出力する。

【００１０】このような従来の模擬応答信号出力PCB の
動作は以下の如くである。いまたとえば、図示されてい
ないCPU からアドレス信号線22へある値のアドレス信号
ADDが出力されたとする。

【００１１】CPU からアドレス信号線22へ出力されたア
ドレス信号ADD は各アドレス設定回路10a 乃至10e の上
限アドレス一致検出回路１及び下限アドレス一致検出回
路３でそれぞれ比較される。いまたとえば、CPU から出
力されたアドレス信号ADD がアドレス設定回路10a の下
限アドレス設定スイッチ４で設定されているアドレス以
上であり且つ上限アドレス一致検出回路１で設定されて
いるアドレス未満である場合、上限アドレス一致検出回
路１及び下限アドレス一致検出回路３からそれぞれ”
１”の信号が出力される。この結果、アドレス設定回路
10a の ANDゲート５からは”１”のアドレス判別信号11
a が出力される。このアドレス設定回路10a から出力さ
れた”１”のアドレス判別信号11a はORゲート12を経由
してアクノリッジ信号生成回路13に与えられる。この状
態において、コマンド信号線23を介してコマンド信号CM
D が与えられると、そのコマンドに対応したタイミング
でアクノリッジ信号生成回路13がアクノリッジ信号ACK
をアクノリッジ信号線24へ出力する。

【００１２】従って、システム内に存在するある入出力
PCB の上下限アドレスと同一のアドレスをアドレス設定
回路10a に設定しておけば、そのある入出力PCB の模擬
がアドレス設定回路10a により可能になる。勿論、アド
レス設定回路10a 以外の各アドレス設定回路10b, 10c,
10d, 10eに関しても、それぞれに上下限アドレスを設定
しておくことにより、図４に示されている例では、５個
の入出力PCB の模擬が可能であることになる。

【００１３】このような模擬応答信号出力PCB は、シス
テム形態に応じて製作されたソフトウェアのデバッグを
行なう際に、複数の試験装置が必要な場合においても、
入出力PCB の数を１／５で済ますことを可能とする。こ
こでは、参照符号10a 〜10eで示されている５個のアド
レス設定回路を有する模擬応答信号出力PCB を例とした
が、その数は一つのPCB 上に物理的に、具体的にはPCB
上での占有面積が許す範囲で任意に増加させ得ることは
言うまでもない。

【００１４】なお、上述の従来例においては、複数のア
ドレス設定回路(10a乃至10e)と、ORゲート(12)と、アク
ノリッジ信号生成回路(13)とを主たる構成要素とする模
擬応答信号出力回路をPCB(プリント配線板) の形で実現
した例が示されているが、PCB に限られることはなく、
他のたとえばICチップのような形態でもよいし、また個
々の構成要素を独立した部品として用意し、電線で接続
するような構成を採ってもよい。

【００１５】

【発明が解決しようとする課題】ところで、従来の模擬
応答信号出力PCB は上述のように構成されているため、
たとえば図５の模式図に示されているように、使用対象
のシステムが変更された場合にそれに伴って模擬すべき
入出力PCB のアドレスも変更されると、アドレスの設定
スイッチ（図４の例では各アドレス設定回路10a 乃至10
e 内の上限アドレス設定スイッチ２及び下限アドレス設
定スイッチ４）の設定を変更する必要が生じる。

【００１６】たとえば、図５の模式図には、三つのシス
テムS1, S2, S3のアドレス空間が模式的に示されてい
る。この例では、各システムのアドレス空間はいずれも
下位側からアドレスADD1以上ADD2未満, ADD2以上ADD2未
満, ADD3以上ADD4未満の領域に区画されており、それぞ
れは本来は入出力PCB(1), (2), (3)に割り当てられてい
るとする。

【００１７】そして、システムS1のアドレス空間におい
てはアドレスADD3以上ADD4未満の領域の入出力PCB(1)
を、システムS2のアドレス空間においてはアドレスADD2
以上ADD3未満の領域の入出力PCB(2)を、システムS3のア
ドレス空間においてはアドレスADD1以上ADD2未満の領域
の入出力PCB(3)をそれぞれ模擬応答信号出力PCB で模擬
するとする。この場合、前述のような従来の模擬応答信
号出力PCB をシステムS1用に使用する場合には、たとえ
ばアドレス設定回路10a の上限アドレス設定スイッチ２
及び下限アドレス設定スイッチ４にアドレスADD3以上AD
D4未満の範囲が設定される。一方、模擬応答信号出力PC
B をシステムS2用に使用する場合には、たとえばアドレ
ス設定回路10a の上限アドレス設定スイッチ２及び下限
アドレス設定スイッチ４にアドレスADD2以上ADD3未満の
範囲が設定される。更に、模擬応答信号出力PCB をシス
テムS3用に使用する場合には、たとえばアドレス設定回
路10a の上限アドレス設定スイッチ２及び下限アドレス
設定スイッチ４にアドレスADD1以上ADD2未満の範囲が設
定される。

【００１８】換言すれば、模擬応答信号出力PCB を各シ
ステムに対応して使用する場合には、上限アドレス設定
スイッチ２及び下限アドレス設定スイッチ４の設定値を
それぞれのシステムに対応して変更する必要が生じると
いうことである。

【００１９】またたとえば、図６の模式図に示されてい
るように、入出力PCB(1)がアドレスADD26 以上ADD27 未
満に、入出力PCB(2)がアドレスADD24 以上ADD25 未満
に、入出力PCB(3)がアドレスADD22 以上ADD23 未満に、
入出力PCB(4)がアドレスADD20以上ADD21 未満に、入出
力PCB(5)がアドレスADD218以上ADD19 未満に、入出力PC
B(6)がアドレスADD16 以上ADD17 未満に、入出力PCB(7)
がアドレスADD14 以上ADD15 未満に、入出力PCB(8)がア
ドレスADD12 以上ADD13 未満にそれぞれ割り当てられて
おり、各入出力PCB の間は空き領域になっているような
システムがあるとする。換言すれば、このシステムで
は、各入出力PCB がシステムのアドレス空間の不連続な
領域に割り当てられているとする。

【００２０】このような場合には、孤立している入出力
PCB それぞれに模擬応答信号出力PCB を対応して用意す
る必要が生じる。前述の図４に示されている例では、一
枚の模擬応答信号出力PCB に５組のアドレス設定回路が
備えられているので、たとえば入出力PC(1) 〜(5) を一
枚の模擬応答信号出力PCB で、入出力PC(6) 〜(8) を他
の模擬応答信号出力PCB でそれぞれ模擬する必要があ
る。

【００２１】また更に、システムのアドレス空間には実
在しないアドレスがCPU によってアクセスされた場合に
は、そのアドレスが模擬応答信号出力PCB の設定スイッ
チに設定されていなければシステムが停止してしまい、
たとえばデバッグを行なっていたような場合にはその継
続が不可能になる。

【００２２】更にまた、模擬応答信号出力PCB とシステ
ム本来の入出力PCB とを混在させて使用した場合に、万
一模擬応答信号出力PCB の設定スイッチのアドレス設定
を誤ってシステム本来の入出力PCB のアドレスと重複し
てしまうと、複数のアクノリッジ信号が発生してシステ
ムが誤動作する可能性が生じる。このような事態に陥っ
た場合には、システム全体のアドレス設定及び全ての模
擬応答信号出力PCB の設定スイッチのアドレス設定を調
査する必要が生じる。

【００２３】本発明は以上のような事情に鑑みてなされ
たものであり、模擬対象の入出力回路のアドレスには拘
らずにアドレス設定が可能であり、また模擬可能な入出
力回路の数が限定されず、更にシステム本来の入出力回
路のアドレスと重複したアドレス設定がなされた場合に
もシステムの誤動作の虞がない模擬応答信号出力回路の
提供を目的とする。

【００２４】

【課題を解決するための手段】本発明に係る模擬応答信
号出力回路は、CPU から出力されるアドレス信号により
アクセスされて応答信号を出力する一つまたは複数の入
出力機能回路が割り付けられたアドレス空間内の全アド
レスが設定されており、CPU から出力されたアドレス信
号の値がアドレス空間の範囲内である場合に所定の信号
を出力するアドレス設定回路と、所定の信号が出力され
た場合に所定時間の計時を開始し、CPUから出力された
アドレス信号に対応して入出力機能回路のいずれかから
応答信号が出力された場合に計時を終了する計時回路
と、CPU から出力されたアドレス信号に対していずれの
入出力機能回路からも応答信号が出力されないままで計
時回路が所定時間の計時を完了した場合に、入出力機能
回路が出力する応答信号と等価な模擬応答信号を出力す
る模擬応答信号生成回路とを備えたことを特徴とする。

【００２５】また本発明に係る模擬応答信号出力回路
は、CPU から出力されるアドレス信号によりアクセスさ
れて応答信号を出力する一つまたは複数の入出力機能回
路が割り付けられたアドレス空間内の一つまたは複数の
入出力機能回路にそれぞれ割り付けられたアドレス範囲
の内の全部または一部がそれぞれに設定されており、CP
U から出力されたアドレス信号の値がそれぞれに設定さ
れているアドレス範囲内である場合にそれぞれ所定の信
号を出力する一つまたは複数のアドレス設定回路と、一
つまたは複数のアドレス設定回路のいずれかから所定の
信号が出力された場合に所定時間の計時を開始し、CPU
から出力されたアドレス信号に対応して入出力機能回路
のいずれかから応答信号が出力された場合に計時を終了
する計時回路と、CPU から出力されたアドレス信号に対
していずれの入出力機能回路からも応答信号が出力され
ないままで計時回路が所定時間の計時を完了した場合
に、入出力機能回路が出力する応答信号と等価な模擬応
答信号を出力する模擬応答信号生成回路とを備えたこと
を特徴とする。

【００２６】更に本発明に係る模擬応答信号出力回路
は、CPU から出力されるアドレス信号によりアクセスさ
れて応答信号を出力する一つまたは複数の入出力機能回
路が割り付けられたアドレス空間内の一つまたは複数の
入出力機能回路にそれぞれ割り付けられた各アドレス範
囲がそれぞれに設定されており、CPU から出力されたア
ドレス信号の値がそれぞれに設定されているアドレス範
囲内である場合にそれぞれ所定の信号を出力する一つま
たは複数のアドレス設定回路と、一つまたは複数のアド
レス設定回路のいずれかから所定の信号が出力された場
合に所定時間の計時を開始し、CPU から出力されたアド
レス信号に対応して入出力機能回路のいずれかから応答
信号が出力された場合に計時を終了する計時回路と、CP
U から出力されたアドレス信号に対していずれの入出力
機能回路からも応答信号が出力されないままで計時回路
が所定時間の計時を完了した場合に、入出力機能回路が
出力する応答信号と等価な模擬応答信号を出力する模擬
応答信号生成回路とを備えたことを特徴とする。

【００２７】また更に本発明に係る模擬応答信号出力回
路は、CPU から出力されるアドレス信号によりアクセス
されて応答信号を出力する一つまたは複数の入出力機能
回路が割り付けられたアドレス空間内の一つまたは複数
の入出力機能回路にそれぞれ割り付けられた各アドレス
範囲がそれぞれに設定されており、CPU から出力された
アドレス信号の値がそれぞれに設定されているアドレス
範囲内である場合にそれぞれ所定の信号を出力する一つ
または複数のアドレス設定回路と、一つまたは複数のア
ドレス設定回路のいずれかから所定の信号が出力された
場合に所定時間の計時を開始し、CPU から出力されたア
ドレス信号に対応して入出力機能回路のいずれかから応
答信号が出力された場合に計時を終了する計時回路と、
CPU から出力されたアドレス信号に対していずれの入出
力機能回路からも応答信号が出力されないままで計時回
路が所定時間の計時を完了した場合に、入出力機能回路
が出力する応答信号と等価な模擬応答信号を出力する模
擬応答信号生成回路と、模擬応答信号生成回路が模擬応
答信号を出力した場合に、CPU から出力されているアド
レス信号を保持するアドレス信号保持手段と、CPU から
所定の値のアドレス信号が出力された場合に、アドレス
信号保持手段が保持しているアドレス信号をCPU へ転送
させる手段とを備えたことを特徴とする。

【００２８】本発明の模擬応答信号出力回路では、CPU
から出力されたアドレス信号がアドレス設定回路により
設定されているアドレスの範囲内に一致するか否か判定
され、一致していれば一旦計時回路を起動し、所定時間
が経過するまでに本来の入出力機能回路から応答信号が
出力されるか否かを監視する。そして、本来の入出力機
能回路から応答信号が出力された場合には計時回路がリ
セットされて監視状態も解除されるが、応答信号が出力
されないままで所定時間が経過してしまった場合には模
擬応答信号が出力される。これにより、一つの模擬応答
信号出力回路でシステムの全アドレス空間をカバーする
ことが可能になる。

【００２９】またこのことは、実在する入出力機能回路
が異常な状態に陥っているような場合にも模擬応答信号
が発生するため、システムダウンというような事態は回
避される。

【００３０】更に本発明の模擬応答信号出力回路では、
模擬応答信号が発生した場合にはその時点でCPU が出力
しているアドレス信号を保持するアドレス信号保持手段
と、CPU が所定の値のアドレス信号を出力した場合にア
ドレス信号保持手段からアドレス信号をCPU へ転送させ
る手段とを備えているので、実在する入出力機能回路に
異常がある場合にはその回路のアドレスをCPU で知るこ
とが出来る。

【００３１】

【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて詳述する。

【００３２】〔実施の形態１〕図１は本発明に係る模擬
応答信号出力回路の実施の形態１としての模擬応答信号
出力PCB の一構成例を示すブロック図である。なお、図
１においては、従来例を示す前述の図４と同一の参照符
号は同一または相当する構成要素を示す。また、図１に
示されている実施の形態１では、本発明の模擬応答信号
出力回路を模擬応答信号出力PCB として構成した場合が
示されている。

【００３３】図１において、参照符号10はアドレス設定
回路を示している。アドレス設定回路10の内部構成は前
述の従来例のアドレス設定回路10a 〜10e それぞれと同
一である。即ち、参照符号１は上限アドレス一致検出回
路を示しており、上限アドレス設定スイッチ２により設
定されているあるアドレス(B) と、図示されていないCP
U から出力されてアドレスバス22から入力されるアドレ
ス信号ADD(A)とを比較し、この例ではＡ＜Ｂである場
合、即ち上限アドレス設定スイッチ２により設定されて
いるアドレスがアドレス信号線22から入力されたアドレ
ス信号ADD より大きい場合に”１”の信号を、そうでな
い場合に”０”の信号をそれぞれ出力する。

【００３４】参照符号３は下限アドレス一致検出回路を
示しており、下限アドレス設定スイッチ４により設定さ
れているあるアドレス(B) と、図示されていないCPU か
ら出力されてアドレスバス22から入力されるアドレス信
号ADD(A)とを比較し、この例ではＢ≦Ａである場合、即
ち下限アドレス設定スイッチ４により設定されているア
ドレスがアドレス信号線22から入力されたアドレス信号
ADD 以下である場合に”１”の信号を、そうでない場合
に”０”の信号をそれぞれ出力する。

【００３５】両回路１及び３の出力信号は２入力の AND
ゲート５の各入力端子に入力されており、その出力信号
はアドレス設定回路10のアドレス判別信号11としてアク
ノリッジ信号監視回路15及びタイムカウント回路16に与
えられている。

【００３６】アクノリッジ信号監視回路15には後述する
アクノリッジ信号生成回路13から出力されるアクノリッ
ジ信号ACK と、上述のタイムカウント回路16がタイムア
ップした場合に出力するタイムアップ信号TUが監視状態
解除信号REL として与えられる。また、アクノリッジ信
号監視回路15は前述のアドレス判別信号11がアドレス設
定回路10から与えられた場合には監視状態、具体的には
たとえばフラグをセットする等の状態になり、アクノリ
ッジ信号ACK が入力されると監視状態を解除、具体的に
はたとえば上述のフラグをリセットする等の状態になる
と共に、タイムカウント回路16に対してタイマリセット
信号TRSTを出力する。

【００３７】従って、タイムカウント回路16は、アドレ
ス設定回路10からアドレス判別信号11が出力された時点
でタイムカウントを開始し、所定の値にまでカウント値
がカウントアップされた時点で前述のタイムアップ信号
TUを出力する。但し、所定の値にまでカウント値がカウ
ントアップされる以前にアクノリッジ信号監視回路15か
らタイマリセット信号TRSTが与えられた場合には、タイ
ムカウント回路16はカウント値をリセットしてタイムカ
ウント動作を停止する。

【００３８】アクノリッジ信号生成回路13には上述のタ
イムカウント回路16から出力されるタイムアップ信号TU
がアクノリッジ信号生成回路起動信号ACKSTRとして与え
られており、この信号が与えられることにより起動す
る。アクノリッジ信号生成回路13にはこの他にCPU から
コマンド信号CMD が出力された場合にそれがコマンド信
号線23を介して与えられる。従って、アクノリッジ信号
生成回路起動信号ACKSTRが与えられて起動している場合
にコマンド信号線23からコマンド信号CMD が与えられる
と、アクノリッジ信号生成回路13はコマンド信号CMD に
対応したタイミングでアクノリッジ信号ACK をアクノリ
ッジ信号線24へ出力する。なお、前述の如く、このアク
ノリッジ信号生成回路13から出力されるアクノリッジ信
号ACK はアクノリッジ信号監視回路15にも与えられる。

【００３９】このような本発明の模擬応答信号出力回路
の実施の形態１としての模擬応答信号出力PCB の動作は
以下の如くである。いまたとえば、図示されていないCP
U からアドレス信号線22へある値のアドレス信号ADD が
出力されたとする。

【００４０】CPU からアドレス信号線22へ出力されたア
ドレス信号ADD はアドレス設定回路10の上限アドレス一
致検出回路１及び下限アドレス一致検出回路３でそれぞ
れ比較され、下限アドレス設定スイッチ４で設定されて
いるアドレス以上であり且つ上限アドレス一致検出回路
１で設定されているアドレス未満である場合、上限アド
レス一致検出回路１及び下限アドレス一致検出回路３か
らそれぞれ”１”の信号が出力される。この結果、 AND
ゲート５からは”１”のアドレス判別信号11が出力され
る。この”１”のアドレス判別信号11はアクノリッジ信
号監視回路15及びタイムカウント回路16に与えられる。

【００４１】アドレス判別信号11が与えられることによ
ってアクノリッジ信号監視回路15は監視状態に入り、ま
たタイムカウント回路16はタイムカウントを開始する。
そして、タイムカウント回路16は自身のカウント値が所
定値にまで達した場合、タイムアップするとタイムアッ
プ信号TUを出力する。このタイムアップ信号TUの出力に
応じて、アクノリッジ信号監視回路15は監視状態を解除
し、また同時にアクノリッジ信号生成回路13は起動状態
になる。この状態においてCPU からコマンド信号CMD が
出力されていれば、アクノリッジ信号生成回路13はその
コマンド信号CMD で指定されているタイミングでアクノ
リッジ信号ACK をアクノリッジ信号線24へ出力する。

【００４２】以上のような一連の動作により、CPU から
出力されたアドレス信号ADD に対応する入出力PCB の応
答信号を模擬したアクノリッジ信号ACK がアクノリッジ
信号生成回路13から出力されたことになる。

【００４３】一方、タイムカウント回路16のタイムカウ
ント動作がタイムアップする以前に他の入出力PCB から
応答があってアクノリッジ信号ACK が出力された場合に
は、アクノリッジ信号監視回路15にそのアクノリッジ信
号ACK が入力されるため、アクノリッジ信号監視回路15
はそれに応じて自身の監視状態も解除すると共に、タイ
ムカウント回路16にタイマリセット信号TRSTを出力して
タイムカウント動作を停止させる。

【００４４】従って、システムの全アドレス空間の上下
限アドレスと同一のアドレスをアドレス設定回路10に設
定しておけば、CPU から出力されたアドレス信号ADD に
対応するアドレスが割り付けられている入出力PCB が存
在すればそれ自身がアクノリッジ信号ACK を出力して応
答し、CPU から出力されたアドレス信号ADD に対応する
アドレスが割り付けられている入出力PCB がなければ本
発明の模擬応答信号出力回路としての模擬応答信号出力
PCB がタイムカウント回路16のタイムアップ時点でアク
ノリッジ信号ACK をアクノリッジ信号監視回路15から出
力する。このため、一つのアドレス設定回路10のみを有
する本発明の模擬応答信号出力回路としての模擬応答信
号出力PCB を用意すればシステムの全アドレス空間に対
応可能である。

【００４５】〔実施の形態２〕なお、上述の図１に示さ
れている本発明の模擬応答信号出力回路の実施の形態１
としての模擬応答信号出力PCB においては、一つのアド
レス設定回路10のみを備えているが、従来例と同様に複
数備えることも勿論可能であることは言うまでもない。
図２はそのような本発明の模擬応答信号出力回路の実施
の形態２の構成例を示すブロック図であり、上述の実施
の形態１では一つであったアドレス設定回路を前述の従
来例と同様にアドレス設定回路10a 乃至10e の五つ備え
ており、これに伴ってアクノリッジ信号監視回路15及び
アクノリッジ信号監視回路15に入力されるべきアドレス
判別信号11を従来例と同様にORゲート12によるOR演算で
得るようにしている。

【００４６】このような図２に示されている構成の本発
明の模擬応答信号出力回路の実施の形態２では、個々の
アドレス設定回路10a 乃至10e に実在する入出力機能回
路の内の任意のいくつかのアドレスを設定し、不要なア
ドレス設定回路10a 乃至10eにはアドレスの設定を行な
わないようにしておくことにより、特定の入出力機能回
路のみを対象として選択することが可能になるので、そ
のような必要性があるテストを行なう際等に便利であ
る。

【００４７】〔実施の形態３〕次に、本発明の模擬応答
信号出力回路の実施の形態３について、その一例を示す
図３のブロック図を参照して説明する。なお、図３にお
いては、従来例を示す前述の図４及び本発明の実施の形
態１及び２を示す図１及び図２と同一の参照符号は同一
または相当する構成要素を示す。また、図３に示されて
いる実施の形態３では、本発明の模擬応答信号出力回路
を模擬応答信号出力PCB として構成した場合が示されて
いることは前述の実施の形態１及び２の場合と同様であ
る。

【００４８】参照符号10a 〜10e はそれぞれ一つのアド
レス設定回路を示している。各アドレス設定回路10a 〜
10e の内部構成は同一であり、しかも前述の図１に示さ
れているアドレス設定回路10と同一構成であるので、そ
れらの代表としてアドレス設定回路10a の内部構成につ
いてのみ説明する。

【００４９】参照符号１は上限アドレス一致検出回路
を、３は下限アドレス一致検出回路をそれぞれ示してお
り、前述の図４に示されている従来例及び図１及び図２
に示されている実施の形態１及び２のそれらと同一の構
成であり且つ同一の動作を行なうので、これ以上の説明
は省略する。但し、この実施の形態３においては、各ア
ドレス設定回路10a 乃至10e にはシステム内に実際に存
在する入出力PCB の全てと同一のアドレスが設定され
る。但し、この例ではシステム内には５個の入出力PCB
が存在するとしている。

【００５０】両回路１及び３の出力信号は２入力の AND
ゲート５の各入力端子に入力されていることも前述の図
４に示されている従来例及び図１，図２に示されている
実施の形態１，２と同一でおり、その出力信号はアドレ
ス設定回路10a のアドレス判別信号11a として出力さ
れ、ORゲート12に入力されることも前述の図４に示され
ている従来例と同様である。

【００５１】本発明の模擬応答信号出力回路の実施の形
態３としての模擬応答信号出力PCBにはこのような上限
アドレス一致検出回路１, 下限アドレス一致検出回路３
及びANDゲート５を有するアドレス設定回路10a と同一
構成のアドレス設定回路が複数 (この図１に示されてい
る例では参照符号10a, 10b, 10c, 10d, 10e で示されて
いる５個）備えられている。

【００５２】アドレス設定回路10a 以外のアドレス設定
回路10b 〜10e も内部構成は前述の如くアドレス設定回
路10a と同様であり、従ってそれぞれの上限アドレス設
定スイッチ２及び下限アドレス設定スイッチ４に設定さ
れているアドレスに従ってアドレス判別信号11b 〜11e
を出力する。

【００５３】各アドレス設定回路10a 〜10e のアドレス
判別信号11a 〜11e はORゲート12に入力されており、こ
のORゲート12の出力信号はアクノリッジ信号監視回路15
及びタイムカウント回路16に与えられている。

【００５４】アクノリッジ信号監視回路15には後述する
アクノリッジ信号生成回路13から出力されるアクノリッ
ジ信号ACK と、上述のタイムカウント回路16がタイムア
ップした場合に出力するタイムアップ信号TUが監視状態
解除信号REL として与えられる。また、アクノリッジ信
号監視回路15は前述のアドレス判別信号11a がアドレス
設定回路10a から与えられた場合には監視状態、具体的
にはたとえばフラグをセットする等の状態になり、アク
ノリッジ信号ACK が入力されると監視状態を解除、具体
的にはたとえば上述のフラグをリセットする等の状態に
なると共に、タイムカウント回路16に対してタイマリセ
ット信号TRSTを出力する。

【００５５】従って、タイムカウント回路16は、アドレ
ス設定回路10a からアドレス判別信号11a が出力された
時点でタイムカウントを開始し、所定の値にまでカウン
ト値がカウントアップされた時点で前述のタイムアップ
信号TUを出力する。但し、所定の値にまでカウント値が
カウントアップされる以前にアクノリッジ信号監視回路
15からタイマリセット信号TRSTが与えられた場合には、
タイムカウント回路16はカウント値をリセットしてタイ
ムカウント動作を停止する。

【００５６】アクノリッジ信号生成回路13には上述のタ
イムカウント回路16から出力されるタイムアップ信号TU
がアクノリッジ信号生成回路起動信号ACKSTRとして与え
られており、この信号が与えられることにより起動す
る。アクノリッジ信号生成回路13にはこの他にCPU から
コマンド信号CMD が出力された場合にそれがコマンド信
号線23を介して与えられる。従って、アクノリッジ信号
生成回路起動信号ACKSTRが与えられて起動している場合
にコマンド信号線23からコマンド信号CMD が与えられる
と、アクノリッジ信号生成回路13はコマンド信号CMD に
対応したタイミングでアクノリッジ信号ACK をアクノリ
ッジ信号線24へ出力する。なお、前述の如く、このアク
ノリッジ信号生成回路13から出力されるアクノリッジ信
号ACK はアクノリッジ信号監視回路15にも与えられる。

【００５７】以上の説明から既に明らかなように、この
実施の形態３は図４に示されている従来例と前述の図１
に示されている実施の形態１とを併せた構成を採ってい
るが、更に両者に見られない特徴をも有している。即
ち、アドレス信号線22からアドレス信号ADD が入力され
るアドレス一致検出回路19と、同じくアドレス信号ADD
が入力ポートＩに入力されるステータスポート20とが備
えられている。

【００５８】アドレス一致検出回路19には予め所定のア
ドレスが設定されており、アドレス信号線22からその所
定のアドレスが入力されるとそれを検出してステータス
ポート20に信号を与える。

【００５９】ステータスポート20には上述の入力ポート
Ｉの他にトリガポートＴ及び出力ポートＯが備えられて
いる。トリガポートＴにはアクノリッジ信号ACK が割り
込み信号INT として与えられている。出力ポートＯから
の出力信号はデータ信号DATAとしてデータ信号線27を通
じて図示されていないCPU へ送られる。

【００６０】なお、アクノリッジ信号ACK は上述の如く
ステータスポート20のトリガポートＴに割り込み信号IN
T として与えられる他、図示されていないCPU にも割り
込み信号線28を通じて送られる。

【００６１】このような本発明の模擬応答信号出力回路
の実施の形態３としての模擬応答信号出力PCB の動作は
以下の如くである。いまたとえば、図示されていないCP
U からアドレス信号線22へある値のアドレス信号ADD が
出力されたとする。但し、このアドレス信号ADD の値は
システム内に実際に存在する入出力PCB のアドレスであ
るとする。

【００６２】CPU からアドレス信号線22へ出力されたア
ドレス信号ADD は各アドレス設定回路10a 乃至10e の上
限アドレス一致検出回路１及び下限アドレス一致検出回
路３でそれぞれ比較される。いまたとえば、CPU から出
力されたアドレス信号ADD がアドレス設定回路10a の下
限アドレス設定スイッチ４で設定されているアドレス以
上であり且つ上限アドレス一致検出回路１で設定されて
いるアドレス未満である場合、上限アドレス一致検出回
路１及び下限アドレス一致検出回路３からそれぞれ”
１”の信号が出力される。この結果、アドレス設定回路
10a の ANDゲート５からは”１”のアドレス判別信号11
a が出力される。このアドレス設定回路10a から出力さ
れた”１”のアドレス判別信号11a はORゲート12を経由
してアクノリッジ信号監視回路15及びタイムカウント回
路16に与えられる。

【００６３】これによってアクノリッジ信号監視回路15
は監視状態に入り、またタイムカウント回路16はタイム
カウントを開始する。そして、タイムカウント回路16は
自身のカウント値が所定値にまで達した場合、タイムア
ップするとタイムアップ信号TUを出力する。このタイム
アップ信号TUの出力に応じて、アクノリッジ信号監視回
路15は監視状態を解除し、また同時にアクノリッジ信号
生成回路13は起動状態になる。この状態においてCPU か
らコマンド信号CMD が出力されていれば、アクノリッジ
信号生成回路13はそのコマンド信号CMD で指定されてい
るタイミングでアクノリッジ信号ACK をアクノリッジ信
号線24へ出力する。

【００６４】また同時に、このアクノリッジ信号生成回
路13から出力されるアクノリッジ信号ACK は割り込み信
号INT としてステータスポート20のトリガポートＴに与
えられると共に、割り込み信号線28を通じてCPU にも送
られる。

【００６５】この割り込み信号INT がステータスポート
20のトリガポートＴに与えられると、ステータスポート
20はその時点で入力ポートＩに与えられているアドレス
信号ADD をラッチする。一方、CPU は割り込み信号線28
を通じて割り込み信号INT が送られてくると、ある特定
の値のアドレス信号ADD をアドレス信号線22へ出力す
る。この特定の値のアドレス信号ADD はアドレス一致検
出回路19で一致検出され、ステータスポート20に所定の
信号がアドレス一致検出回路19から与えられる。これに
より、ステータスポート20はラッチしているアドレス値
をデータ信号DATAとして出力ポートＯからデータ信号線
27を通じてCPU へ送る。

【００６６】以上のような一連の動作により、CPU から
出力されたアドレス信号ADD に対応する入出力PCB の応
答信号を模擬したアクノリッジ信号ACK がアクノリッジ
信号生成回路13から出力されたことになる。換言すれ
ば、この場合にCPU から出力されたアドレス信号ADD は
本来はシステム内の入出力PCB に実在するアドレスであ
るため、タイムカウント回路16がタイムアップしてアク
ノリッジ信号生成回路13からアクノリッジ信号ACK が出
力されるということは、対応するアドレス信号ADD が割
り付けられている入出力PCB に何らかの異常が発生して
いてアクノリッジ信号ACK を出力出来ないということを
意味している。そしてその際にCPU から出力されたアド
レス信号ADD の値はステータスポート20にラッチされて
いて、CPUから特定の値のアドレス信号ADD を出力する
ことによりデータ信号DATAとして読み込むことが可能に
なる。換言すれば、CPU は異常が発生している入出力PC
B を特定することが可能になる。

【００６７】なお、このようにして入出力PCB に異常が
発生した場合には、その入出力PCBを特定するデータの
表示、あるいは二重化システムとして構成されている場
合にはもう一方のシステムへの切り換え等の対処が可能
である。

【００６８】一方、タイムカウント回路16のタイムカウ
ント動作がタイムアップする以前に他の入出力PCB から
応答があってアクノリッジ信号ACK が出力された場合に
は、アクノリッジ信号監視回路15にそのアクノリッジ信
号ACK が入力されるため、アクノリッジ信号監視回路15
はそれに応じて自身の監視状態も解除すると共に、タイ
ムカウント回路16にタイマリセット信号TRSTを出力して
タイムカウント動作を停止させる。

【００６９】従って、この場合にはシステム内の各入出
力PCB が正常に動作していることを意味している。

【００７０】なお、上述の図３に示されている本発明の
模擬応答信号出力回路の実施の形態３としての模擬応答
信号出力PCB においては、五つのアドレス設定回路10a
乃至10e を備えているが、従来例と同様にその数は任意
とすることが可能であることは言うまでもない。

【００７１】

【発明の効果】以上に詳述したように本発明に係る模擬
応答信号出力回路によれば、模擬対象の入出力回路のア
ドレスには拘らずにアドレス設定が可能であり、また模
擬可能な入出力回路の数が限定されず、更にシステム本
来の入出力回路のアドレスと重複したアドレス設定がな
された場合にもシステムの誤動作の虞がなくなる。

【００７２】更に本発明の模擬応答信号出力回路によれ
ば、CPU から出力されたアドレス信号がアドレス設定回
路により設定されているアドレスの範囲内に一致するか
否か判定され、一致していれば一旦計時回路を起動し、
所定時間が経過するまでに本来の入出力機能回路から応
答信号が出力されるか否かを監視し、本来の入出力機能
回路から応答信号が出力された場合には計時回路がリセ
ットされて監視状態も解除されるが、応答信号が出力さ
れないままで所定時間が経過してしまった場合には模擬
応答信号が出力される。このため、一つの模擬応答信号
出力回路でシステムの全アドレス空間をカバーすること
が可能になる。

【００７３】またこのことは、実在する入出力機能回路
が異常な状態に陥っているような場合にも模擬応答信号
を発生することが可能になるため、システムダウンとい
うような事態を回避することが可能になる。

【００７４】更に本発明の模擬応答信号出力回路によれ
ば、模擬応答信号が発生した場合にはその時点でCPU が
出力しているアドレス信号を保持するアドレス信号保持
手段と、CPU が所定の値のアドレス信号を出力した場合
にアドレス信号保持手段からアドレス信号をCPU へ転送
させる手段とを備えているので、実在する入出力機能回
路に異常がある場合にはその回路のアドレスをCPU で知
ることが出来る。従って、CPU はたとえば二重システム
が採用されている場合には他方のシステムに切り換える
等の処置を採ることが可能になる。

【図面の簡単な説明】

【図１】 本発明に係る模擬応答信号出力回路の実施の
形態１としての模擬応答信号出力PCB の一構成例を示す
ブロック図である。

【図２】 本発明に係る模擬応答信号出力回路の実施の
形態２としての模擬応答信号出力PCB の他の構成例を示
すブロック図である。

【図３】 本発明に係る模擬応答信号出力回路の実施の
形態３としての模擬応答信号出力PCB の一構成例を示す
ブロック図である。

【図４】 従来の模擬応答信号出力回路の一例としての
模擬応答信号出力PCB の一構成例を示すブロック図であ
る。

【図５】 本発明の模擬応答信号出力回路が解決しよう
とする課題を説明するための模式図である。

【図６】 本発明の模擬応答信号出力回路が解決しよう
とする課題を説明するための模式図である。

【符号の説明】

１ 上限アドレス一致検出回路、２ 上限アドレス設定
スイッチ、３ 下限アドレス一致検出回路、４ 下限ア
ドレス設定スイッチ、10 アドレス設定回路、13 アク
ノリッジ信号生成回路、15 アクノリッジ信号監視回
路、16 タイムカウント回路、19 アドレス一致検出回
路、20 ステータスポート、ADD アドレス信号、ACK ア
クノリッジ信号。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 CPU から出力されるアドレス信号により
   アクセスされて応答信号を出力する一つまたは複数の入
   出力機能回路が割り付けられたアドレス空間内の全アド
   レスが設定されており、前記CPU から出力されたアドレ
   ス信号の値が前記アドレス空間の範囲内である場合に所
   定の信号を出力するアドレス設定回路と、 前記所定の信号が出力された場合に所定時間の計時を開
   始し、前記CPU から出力されたアドレス信号に対応して
   前記入出力機能回路のいずれかから応答信号が出力され
   た場合に計時を終了する計時回路と、 前記CPU から出力されたアドレス信号に対していずれの
   入出力機能回路からも応答信号が出力されないままで前
   記計時回路が前記所定時間の計時を完了した場合に、前
   記入出力機能回路が出力する応答信号と等価な模擬応答
   信号を出力する模擬応答信号生成回路とを備えたことを
   特徴とする模擬応答信号出力回路。
2. 【請求項２】 CPU から出力されるアドレス信号により
   アクセスされて応答信号を出力する一つまたは複数の入
   出力機能回路が割り付けられたアドレス空間内の前記一
   つまたは複数の入出力機能回路にそれぞれ割り付けられ
   たアドレス範囲の内の全部または一部がそれぞれに設定
   されており、前記CPU から出力されたアドレス信号の値
   がそれぞれに設定されているアドレス範囲内である場合
   にそれぞれ所定の信号を出力する一つまたは複数のアド
   レス設定回路と、 前記一つまたは複数のアドレス設定回路のいずれかから
   前記所定の信号が出力された場合に所定時間の計時を開
   始し、前記CPU から出力されたアドレス信号に対応して
   前記入出力機能回路のいずれかから応答信号が出力され
   た場合に計時を終了する計時回路と、 前記CPU から出力されたアドレス信号に対していずれの
   入出力機能回路からも応答信号が出力されないままで前
   記計時回路が前記所定時間の計時を完了した場合に、前
   記入出力機能回路が出力する応答信号と等価な模擬応答
   信号を出力する模擬応答信号生成回路とを備えたことを
   特徴とする模擬応答信号出力回路。
3. 【請求項３】 CPU から出力されるアドレス信号により
   アクセスされて応答信号を出力する一つまたは複数の入
   出力機能回路が割り付けられたアドレス空間内の前記一
   つまたは複数の入出力機能回路にそれぞれ割り付けられ
   た各アドレス範囲がそれぞれに設定されており、前記CP
   U から出力されたアドレス信号の値がそれぞれに設定さ
   れているアドレス範囲内である場合にそれぞれ所定の信
   号を出力する一つまたは複数のアドレス設定回路と、 前記一つまたは複数のアドレス設定回路のいずれかから
   前記所定の信号が出力された場合に所定時間の計時を開
   始し、前記CPU から出力されたアドレス信号に対応して
   前記入出力機能回路のいずれかから応答信号が出力され
   た場合に計時を終了する計時回路と、 前記CPU から出力されたアドレス信号に対していずれの
   入出力機能回路からも応答信号が出力されないままで前
   記計時回路が前記所定時間の計時を完了した場合に、前
   記入出力機能回路が出力する応答信号と等価な模擬応答
   信号を出力する模擬応答信号生成回路とを備えたことを
   特徴とする模擬応答信号出力回路。
4. 【請求項４】 更に、模擬応答信号生成回路が模擬応答
   信号を出力した場合に、CPU から出力されているアドレ
   ス信号を保持するアドレス信号保持手段と、 前記CPU から所定の値のアドレス信号が出力された場合
   に、前記アドレス信号保持手段が保持しているアドレス
   信号を前記CPU へ転送させる手段とを備えたことを特徴
   とする請求項３に記載の模擬応答信号出力回路。