JPH1039326A - 薄膜トランジスタ液晶表示装置 - Google Patents
薄膜トランジスタ液晶表示装置Info
- Publication number
- JPH1039326A JPH1039326A JP19872596A JP19872596A JPH1039326A JP H1039326 A JPH1039326 A JP H1039326A JP 19872596 A JP19872596 A JP 19872596A JP 19872596 A JP19872596 A JP 19872596A JP H1039326 A JPH1039326 A JP H1039326A
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- Japan
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- thin film
- film transistor
- scanning circuit
- diffusion preventing
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Abstract
(57)【要約】
【課題】 ラビング工程においてシール拡散防止領域が
帯電しやすく、この帯電した電荷が、ＴＦＴ回路に放電
することによって発生するＴＦＴ回路の静電破壊を防止
する。 【解決手段】 シール拡散防止領域１と垂直走査回路４
および水平走査回路５との間に、金属線７を配設し、こ
の金属線７と画素容量線６とを電気的に接続する。この
構成により、ラビング工程でシール拡散防止領域１に帯
電した電荷は近接した金属線７へ放電し、画素容量線６
に電荷が分散するため、ＴＦＴ回路等が静電破壊するの
を防止でき、品質および製造歩留が大きく向上する。
帯電しやすく、この帯電した電荷が、ＴＦＴ回路に放電
することによって発生するＴＦＴ回路の静電破壊を防止
する。 【解決手段】 シール拡散防止領域１と垂直走査回路４
および水平走査回路５との間に、金属線７を配設し、こ
の金属線７と画素容量線６とを電気的に接続する。この
構成により、ラビング工程でシール拡散防止領域１に帯
電した電荷は近接した金属線７へ放電し、画素容量線６
に電荷が分散するため、ＴＦＴ回路等が静電破壊するの
を防止でき、品質および製造歩留が大きく向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に設けた薄
膜トランジスタ（以下、ＴＦＴと記す）の組立ラビング
時において、静電気破壊を防止するためのＴＦＴ液晶表
示装置に関するものである。
膜トランジスタ（以下、ＴＦＴと記す）の組立ラビング
時において、静電気破壊を防止するためのＴＦＴ液晶表
示装置に関するものである。
【０００２】
【従来の技術】図７に従来のＴＦＴパネルの構成を示
す。ガラス等からなる透明基板９上に画素電極１１がマ
トリクス状に配置され、各画素電極１１のそれぞれに接
続されたＴＦＴ１２が設けられている。この各行のＴＦ
Ｔ１２にアドレス線１４を介してゲート信号を与える垂
直走査回路４、および、各列のＴＦＴ１２にデータ線１
５を介してデータ信号を与える水平走査回路５と、各画
素電極１１との間に補償容量１３を構成する画素容量線
６が設けられている。
す。ガラス等からなる透明基板９上に画素電極１１がマ
トリクス状に配置され、各画素電極１１のそれぞれに接
続されたＴＦＴ１２が設けられている。この各行のＴＦ
Ｔ１２にアドレス線１４を介してゲート信号を与える垂
直走査回路４、および、各列のＴＦＴ１２にデータ線１
５を介してデータ信号を与える水平走査回路５と、各画
素電極１１との間に補償容量１３を構成する画素容量線
６が設けられている。
【０００３】このように形成された透明基板９と対向透
明電極を形成したガラス基板とを液晶層を挟んでシール
剤２を塗布して貼り合わせる。ここで、Ａｌ、ＩＴＯ、
ＷＳｉ、ＭｏＳｉ等の金属および金属酸化物、いわゆる
導電材料からなるシール拡散防止領域１上にシール剤２
を塗布することで、シール剤２の横広がりを抑制し画面
表示領域３へのシール剤２の拡散を防止している。
明電極を形成したガラス基板とを液晶層を挟んでシール
剤２を塗布して貼り合わせる。ここで、Ａｌ、ＩＴＯ、
ＷＳｉ、ＭｏＳｉ等の金属および金属酸化物、いわゆる
導電材料からなるシール拡散防止領域１上にシール剤２
を塗布することで、シール剤２の横広がりを抑制し画面
表示領域３へのシール剤２の拡散を防止している。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ラビング工程において、シール拡散防止
領域１は電気的にフローティングの状態にあり、かつＴ
ＦＴパネルに占める面積が大きいため、他の領域に比べ
て帯電しやすい。したがって、シール拡散防止領域１に
帯電した電荷が周囲の配線へ放電することによって、垂
直走査回路４または水平走査回路５等が静電破壊される
という課題があった。
来の構成では、ラビング工程において、シール拡散防止
領域１は電気的にフローティングの状態にあり、かつＴ
ＦＴパネルに占める面積が大きいため、他の領域に比べ
て帯電しやすい。したがって、シール拡散防止領域１に
帯電した電荷が周囲の配線へ放電することによって、垂
直走査回路４または水平走査回路５等が静電破壊される
という課題があった。
【０００５】本発明は上記従来の課題を解決するもの
で、ラビング工程において、シール拡散防止領域１から
垂直走査回路４または水平走査回路５等への放電を防止
することを目的とする。
で、ラビング工程において、シール拡散防止領域１から
垂直走査回路４または水平走査回路５等への放電を防止
することを目的とする。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タ液晶表示装置は、基板上に、マトリクス状に配置され
た薄膜トランジスタと、この薄膜トランジスタのそれぞ
れに接続された画素電極と、前記薄膜トランジスタが配
置された領域の周辺に前記薄膜トランジスタに信号を供
給する走査回路と、この走査回路および前記薄膜トラン
ジスタが配置された領域の周辺に導電材料からなるシー
ル拡散防止領域と、前記シール拡散防止領域と前記走査
回路との間に導体とを有し、前記導体は前記走査回路に
電圧を供給する電源線に接続されているものである。こ
の構成により、シール拡散防止領域から放電された電荷
を、導体に接続された電源線の大きな容量に分散して走
査回路への直接の放電を防ぎ、ラビング時にシール拡散
防止領域からの放電による走査回路の静電破壊を防止す
ることができる。
タ液晶表示装置は、基板上に、マトリクス状に配置され
た薄膜トランジスタと、この薄膜トランジスタのそれぞ
れに接続された画素電極と、前記薄膜トランジスタが配
置された領域の周辺に前記薄膜トランジスタに信号を供
給する走査回路と、この走査回路および前記薄膜トラン
ジスタが配置された領域の周辺に導電材料からなるシー
ル拡散防止領域と、前記シール拡散防止領域と前記走査
回路との間に導体とを有し、前記導体は前記走査回路に
電圧を供給する電源線に接続されているものである。こ
の構成により、シール拡散防止領域から放電された電荷
を、導体に接続された電源線の大きな容量に分散して走
査回路への直接の放電を防ぎ、ラビング時にシール拡散
防止領域からの放電による走査回路の静電破壊を防止す
ることができる。
【０００７】また、この薄膜トランジスタ液晶表示装置
において、画素容量線を各行ごとに配設し、前記画素容
量線と前記画素電極との間に容量素子を形成し、前記導
体が前記電源線に接続されているかわりに、前記画素容
量線に接続されているものである。この構成により、シ
ール拡散防止領域から放電された電荷を、導体に接続さ
れた画素容量線の大きな容量に分散して走査回路への直
接の放電を防ぎ、ラビング時にシール拡散防止領域から
の放電による走査回路の静電破壊を防止することができ
る。
において、画素容量線を各行ごとに配設し、前記画素容
量線と前記画素電極との間に容量素子を形成し、前記導
体が前記電源線に接続されているかわりに、前記画素容
量線に接続されているものである。この構成により、シ
ール拡散防止領域から放電された電荷を、導体に接続さ
れた画素容量線の大きな容量に分散して走査回路への直
接の放電を防ぎ、ラビング時にシール拡散防止領域から
の放電による走査回路の静電破壊を防止することができ
る。
【０００８】さらに、他の本発明の薄膜トランジスタ液
晶表示装置は、基板上に、マトリクス状に配置された薄
膜トランジスタと、この薄膜トランジスタのそれぞれに
接続された画素電極と、前記薄膜トランジスタが配置さ
れた領域の周辺に前記薄膜トランジスタに信号を供給す
る走査回路と、この走査回路および前記薄膜トランジス
タが配置された領域の周辺に導電材料からなるシール拡
散防止領域とを有し、前記シール拡散防止領域が前記走
査回路に電圧を供給する電源線に接続されているもので
ある。この構成により、帯電したシール拡散防止領域の
電荷を電源線に分散して走査回路への放電を抑制し、ラ
ビング時にシール拡散防止領域からの放電による走査回
路の静電破壊を防止することができる。
晶表示装置は、基板上に、マトリクス状に配置された薄
膜トランジスタと、この薄膜トランジスタのそれぞれに
接続された画素電極と、前記薄膜トランジスタが配置さ
れた領域の周辺に前記薄膜トランジスタに信号を供給す
る走査回路と、この走査回路および前記薄膜トランジス
タが配置された領域の周辺に導電材料からなるシール拡
散防止領域とを有し、前記シール拡散防止領域が前記走
査回路に電圧を供給する電源線に接続されているもので
ある。この構成により、帯電したシール拡散防止領域の
電荷を電源線に分散して走査回路への放電を抑制し、ラ
ビング時にシール拡散防止領域からの放電による走査回
路の静電破壊を防止することができる。
【０００９】また、この薄膜トランジスタ液晶表示装置
において、画素容量線を各行ごとに配設し、前記画素容
量線と前記画素電極との間に容量素子を形成し、前記シ
ール拡散防止領域が前記電源線に接続されているかわり
に、前記画素容量線に接続されているものである。この
構成により、帯電したシール拡散防止領域の電荷を画素
容量線に分散して走査回路への放電を抑制し、ラビング
時にシール拡散防止領域からの放電による走査回路の静
電破壊を防止することができる。
において、画素容量線を各行ごとに配設し、前記画素容
量線と前記画素電極との間に容量素子を形成し、前記シ
ール拡散防止領域が前記電源線に接続されているかわり
に、前記画素容量線に接続されているものである。この
構成により、帯電したシール拡散防止領域の電荷を画素
容量線に分散して走査回路への放電を抑制し、ラビング
時にシール拡散防止領域からの放電による走査回路の静
電破壊を防止することができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１１】（実施の形態１）図１はＴＦＴパネルの概
略構成を表したものであり、図７と同じ部分は同一番号
を付し説明を省略する。図７と異なる点は、シール拡散
防止領域１と垂直走査回路４および水平走査回路５との
間に導体である金属線７を配設し、この金属線７と画素
容量線６とを電気的に接続していることである。このと
きの金属線７とシール拡散防止領域１の近傍（図１中の
Ｘ−Ｘ線上）における断面図を図２に示す。ただし、ラ
ビング工程ではシール剤２は塗布されていない。このよ
うな構成にすることによって、ラビング工程でシール拡
散防止領域に帯電した電荷は近接した金属線７へ放電
し、画素容量線６に電荷が分散するため垂直走査回路４
あるいは水平走査回路５へ直接放電することがなくなる
ので、垂直走査回路４や水平走査回路５、ＴＦＴ１２等
が静電破壊するのを防止できる。
略構成を表したものであり、図７と同じ部分は同一番号
を付し説明を省略する。図７と異なる点は、シール拡散
防止領域１と垂直走査回路４および水平走査回路５との
間に導体である金属線７を配設し、この金属線７と画素
容量線６とを電気的に接続していることである。このと
きの金属線７とシール拡散防止領域１の近傍（図１中の
Ｘ−Ｘ線上）における断面図を図２に示す。ただし、ラ
ビング工程ではシール剤２は塗布されていない。このよ
うな構成にすることによって、ラビング工程でシール拡
散防止領域に帯電した電荷は近接した金属線７へ放電
し、画素容量線６に電荷が分散するため垂直走査回路４
あるいは水平走査回路５へ直接放電することがなくなる
ので、垂直走査回路４や水平走査回路５、ＴＦＴ１２等
が静電破壊するのを防止できる。
【００１２】組立時のラビング工程において発生してい
たＴＦＴの静電破壊の発生率は、従来８０％であった
が、本実施の形態により５％以下となり、ＴＦＴ液晶表
示装置の製造歩留まりは著しく向上した。
たＴＦＴの静電破壊の発生率は、従来８０％であった
が、本実施の形態により５％以下となり、ＴＦＴ液晶表
示装置の製造歩留まりは著しく向上した。
【００１３】（実施の形態２）図１において、シール拡
散防止領域１に対して画像表示領域３とは反対側にＴＦ
Ｔが配置されている場合、そのＴＦＴはラビング工程に
おいて静電破壊される可能性が高い。そこで、このよう
な場合には図３に示すように、シール拡散防止領域１の
周囲を実施の形態１と同様の金属線７で囲み、シール拡
散防止領域１と金属線７との間にはＴＦＴが存在しない
ようにする。そして、金属線７と画素容量線６とを電気
的に接続する。このような構成にすることによって、ラ
ビング工程でシール拡散防止領域に帯電した電荷は近接
した金属線７へ放電し、画素容量線６に電荷が分散する
ため、ＴＦＴが静電破壊するのを防止できる。
散防止領域１に対して画像表示領域３とは反対側にＴＦ
Ｔが配置されている場合、そのＴＦＴはラビング工程に
おいて静電破壊される可能性が高い。そこで、このよう
な場合には図３に示すように、シール拡散防止領域１の
周囲を実施の形態１と同様の金属線７で囲み、シール拡
散防止領域１と金属線７との間にはＴＦＴが存在しない
ようにする。そして、金属線７と画素容量線６とを電気
的に接続する。このような構成にすることによって、ラ
ビング工程でシール拡散防止領域に帯電した電荷は近接
した金属線７へ放電し、画素容量線６に電荷が分散する
ため、ＴＦＴが静電破壊するのを防止できる。
【００１４】また、図４に示すように、シール拡散防止
領域１の周囲をすべて金属線７で囲んでもよい。
領域１の周囲をすべて金属線７で囲んでもよい。
【００１５】（実施の形態３）図５は、シール拡散防止
領域１と垂直走査回路４および水平走査回路５との間に
導体である金属線７を配設し、金属線７を接地している
例である。このような構成にすることによって、ラビン
グ工程でシール拡散防止領域１に帯電した電荷は近接し
た金属線７へ放電するため、ＴＦＴが静電破壊するのを
防止できる。また、実施の形態２で示したように、シー
ル拡散防止領域１の周囲を金属線７で囲んだ場合でも、
金属線７を接地することにより同様の効果を得ることが
できる。ここでは、金属線７を接地した例を示したが、
金属線７が垂直走査回路４あるいは水平走査回路５に電
圧を供給する電源線に接続されている場合、または、Ｄ
Ｃレベルで大きな負荷容量を持つ配線に接続されている
場合でも同様の効果を得ることができる。
領域１と垂直走査回路４および水平走査回路５との間に
導体である金属線７を配設し、金属線７を接地している
例である。このような構成にすることによって、ラビン
グ工程でシール拡散防止領域１に帯電した電荷は近接し
た金属線７へ放電するため、ＴＦＴが静電破壊するのを
防止できる。また、実施の形態２で示したように、シー
ル拡散防止領域１の周囲を金属線７で囲んだ場合でも、
金属線７を接地することにより同様の効果を得ることが
できる。ここでは、金属線７を接地した例を示したが、
金属線７が垂直走査回路４あるいは水平走査回路５に電
圧を供給する電源線に接続されている場合、または、Ｄ
Ｃレベルで大きな負荷容量を持つ配線に接続されている
場合でも同様の効果を得ることができる。
【００１６】なお、本実施の形態では、画素容量線６を
有している場合を示したが、画素容量線６が配設されて
いないＴＦＴ液晶表示装置に対しても、同様の効果を得
ることができる。
有している場合を示したが、画素容量線６が配設されて
いないＴＦＴ液晶表示装置に対しても、同様の効果を得
ることができる。
【００１７】（実施の形態４）図６は、シール拡散防止
領域１と画素容量線６とを電気的に接続したものであ
る。このような構成によって、帯電した場合のシール拡
散防止領域１の電位の大きさを小さくすることで、ラビ
ング工程でシール拡散防止領域１に帯電した電荷が、垂
直走査回路４または水平走査回路５へ放電するのを抑制
する。
領域１と画素容量線６とを電気的に接続したものであ
る。このような構成によって、帯電した場合のシール拡
散防止領域１の電位の大きさを小さくすることで、ラビ
ング工程でシール拡散防止領域１に帯電した電荷が、垂
直走査回路４または水平走査回路５へ放電するのを抑制
する。
【００１８】シール拡散防止領域１と画素容量線６とを
電気的に接続するかわりに、シール拡散防止領域１が接
地されている場合、または、垂直走査回路４あるいは水
平走査回路５に電圧を供給する電源線と電気的に接続し
ている場合、または、ＤＣレベルで大きな負荷容量を持
つ配線と電気的に接続している場合でも同様の効果を得
ることができる。このような場合、画素容量線６が配設
されていないＴＦＴ液晶表示装置についても同様の効果
を得ることができる。
電気的に接続するかわりに、シール拡散防止領域１が接
地されている場合、または、垂直走査回路４あるいは水
平走査回路５に電圧を供給する電源線と電気的に接続し
ている場合、または、ＤＣレベルで大きな負荷容量を持
つ配線と電気的に接続している場合でも同様の効果を得
ることができる。このような場合、画素容量線６が配設
されていないＴＦＴ液晶表示装置についても同様の効果
を得ることができる。
【００１９】
【発明の効果】以上のように本発明によれば、従来組立
時のラビング工程において発生していたＴＦＴの静電破
壊を防止することができ、液晶パネルの品質および製造
歩留が大きく向上する。
時のラビング工程において発生していたＴＦＴの静電破
壊を防止することができ、液晶パネルの品質および製造
歩留が大きく向上する。
【図１】本発明の第１の実施形態におけるＴＦＴパネル
の構成図
の構成図
【図２】本発明の第１の実施形態におけるＴＦＴパネル
の断面図
の断面図
【図３】本発明の第２の実施形態におけるＴＦＴパネル
の構成図
の構成図
【図４】本発明の第２の実施形態におけるＴＦＴパネル
の他の構成図
の他の構成図
【図５】本発明の第３の実施形態におけるＴＦＴパネル
の構成図
の構成図
【図６】本発明の第４の実施形態におけるＴＦＴパネル
の構成図
の構成図
【図７】従来のＴＦＴパネルの構成図
１ シール拡散防止領域 ２ シール剤 ３ 画面表示領域 ４ 垂直走査回路 ５ 水平走査回路 ６ 画素容量線 ７ 金属線 ９ 透明基板 １１ 画素電極 １２ 薄膜トランジスタ（ＴＦＴ） １３ 補償容量 １４ アドレス線 １５ データ線
Claims (5)
- 【請求項１】 基板上に、マトリクス状に配置された薄
膜トランジスタと、この薄膜トランジスタのそれぞれに
接続された画素電極と、前記薄膜トランジスタが配置さ
れた領域の周辺に前記薄膜トランジスタに信号を供給す
る走査回路と、この走査回路および前記薄膜トランジス
タが配置された領域の周辺に導電材料からなるシール拡
散防止領域と、前記シール拡散防止領域と前記走査回路
との間に導体とを有し、前記導体は前記走査回路に電圧
を供給する電源線に接続されている薄膜トランジスタ液
晶表示装置。 - 【請求項２】 前記導体が前記シール拡散防止領域の周
囲に設けられている請求項１に記載の薄膜トランジスタ
液晶表示装置。 - 【請求項３】 画素容量線を各行ごとに配設し、前記画
素容量線と前記画素電極との間に容量素子を形成し、前
記導体が前記電源線に接続されているかわりに、前記画
素容量線に接続されている請求項１または２に記載の薄
膜トランジスタ液晶表示装置。 - 【請求項４】 基板上に、マトリクス状に配置された薄
膜トランジスタと、この薄膜トランジスタのそれぞれに
接続された画素電極と、前記薄膜トランジスタが配置さ
れた領域の周辺に前記薄膜トランジスタに信号を供給す
る走査回路と、この走査回路および前記薄膜トランジス
タが配置された領域の周辺に導電材料からなるシール拡
散防止領域とを有し、前記シール拡散防止領域が前記走
査回路に電圧を供給する電源線に接続されている薄膜ト
ランジスタ液晶表示装置。 - 【請求項５】 画素容量線を各行ごとに配設し、前記画
素容量線と前記画素電極との間に容量素子を形成し、前
記シール拡散防止領域が前記電源線に接続されているか
わりに、前記画素容量線に接続されている請求項４に記
載の薄膜トランジスタ液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19872596A JPH1039326A (ja) | 1996-07-29 | 1996-07-29 | 薄膜トランジスタ液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19872596A JPH1039326A (ja) | 1996-07-29 | 1996-07-29 | 薄膜トランジスタ液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1039326A true JPH1039326A (ja) | 1998-02-13 |
Family
ID=16395958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19872596A Pending JPH1039326A (ja) | 1996-07-29 | 1996-07-29 | 薄膜トランジスタ液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1039326A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441157B1 (ko) * | 2001-12-31 | 2004-07-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 |
| US7382342B2 (en) | 2003-06-03 | 2008-06-03 | Sony Corporation | Pixel circuit and display device |
| KR100870010B1 (ko) * | 2002-08-01 | 2008-11-21 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| JP2012208302A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Epson Corp | 液晶装置および投射型表示装置 |
| CN107505790A (zh) * | 2017-09-22 | 2017-12-22 | 惠科股份有限公司 | 主动开关阵列基板及液晶显示面板 |
-
1996
- 1996-07-29 JP JP19872596A patent/JPH1039326A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441157B1 (ko) * | 2001-12-31 | 2004-07-21 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 |
| KR100870010B1 (ko) * | 2002-08-01 | 2008-11-21 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| US7382342B2 (en) | 2003-06-03 | 2008-06-03 | Sony Corporation | Pixel circuit and display device |
| US8159479B2 (en) | 2003-06-03 | 2012-04-17 | Sony Corporation | Pixel circuit and display device |
| US8836678B2 (en) | 2003-06-03 | 2014-09-16 | Sony Corporation | Pixel circuit and display device |
| US9076384B2 (en) | 2003-06-03 | 2015-07-07 | Sony Corporation | Pixel circuit and display device |
| US9147358B2 (en) | 2003-06-03 | 2015-09-29 | Sony Corporation | Pixel circuit and display device |
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| US9911383B2 (en) | 2003-06-03 | 2018-03-06 | Sony Corporation | Pixel circuit and display device |
| US10170041B2 (en) | 2003-06-03 | 2019-01-01 | Sony Corporation | Pixel circuit and display device |
| JP2012208302A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Epson Corp | 液晶装置および投射型表示装置 |
| CN107505790A (zh) * | 2017-09-22 | 2017-12-22 | 惠科股份有限公司 | 主动开关阵列基板及液晶显示面板 |
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