JPH10336711A - アナログ・ディジタル統合加入者回路 - Google Patents
アナログ・ディジタル統合加入者回路Info
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- JPH10336711A JPH10336711A JP9102887A JP10288797A JPH10336711A JP H10336711 A JPH10336711 A JP H10336711A JP 9102887 A JP9102887 A JP 9102887A JP 10288797 A JP10288797 A JP 10288797A JP H10336711 A JPH10336711 A JP H10336711A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M19/00—Current supply arrangements for telephone systems
- H04M19/001—Current supply source at the exchanger providing current to substations
- H04M19/008—Using DC/DC converters
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Interface Circuits In Exchanges (AREA)
- Devices For Supply Of Signal Current (AREA)
- Telephonic Communication Services (AREA)
Abstract
(57)【要約】
【課題】 アナログ・ディジタル統合加入者回路に関
し、アナログ加入者回路とディジタル加入者回路との主
要部を共用化して統合する。 【解決手段】 ディジタル・シグナル・プロセッサ(D
SP)18,ハイブリッド回路11,AD変換器15,
DA変換器17等を含む信号処理部と、給電部12とを
有し、給電部12は、DC/DCコンバーターを備え、
ディジタル加入者線に対しては定電流特性で給電し、ア
ナログ加入者線に対しては定電圧特性で給電するように
切替え、信号処理部のDSP18は、演算ブロックに判
定シンボルをシフトするシンボル・シフトレジスタを設
け、アドレス演算ブロックに、自動利得制御部及びシー
ケンス制御部による値をデコードしてアドレス演算ユニ
ットに入力するデコーダを設け、且つDSP18に対し
て、ディジタル加入者用ファームウェア22とアナログ
加入者用ファームウェア23とを切替える。
し、アナログ加入者回路とディジタル加入者回路との主
要部を共用化して統合する。 【解決手段】 ディジタル・シグナル・プロセッサ(D
SP)18,ハイブリッド回路11,AD変換器15,
DA変換器17等を含む信号処理部と、給電部12とを
有し、給電部12は、DC/DCコンバーターを備え、
ディジタル加入者線に対しては定電流特性で給電し、ア
ナログ加入者線に対しては定電圧特性で給電するように
切替え、信号処理部のDSP18は、演算ブロックに判
定シンボルをシフトするシンボル・シフトレジスタを設
け、アドレス演算ブロックに、自動利得制御部及びシー
ケンス制御部による値をデコードしてアドレス演算ユニ
ットに入力するデコーダを設け、且つDSP18に対し
て、ディジタル加入者用ファームウェア22とアナログ
加入者用ファームウェア23とを切替える。
Description
【0001】
【発明の属する技術分野】本発明は、アナログ加入者線
とディジタル加入者線との何れにも適用できるアナログ
・ディジタル統合加入者回路に関する。アナログ加入者
線とディジタル加入者線とが混在して交換機に収容され
る場合が多く、それぞれアナログ加入者線とディジタル
加入者線とに対して専用の加入者回路を交換機に設けて
いる。従って、アナログ加入者端末をディジタル加入者
端末に交換した場合等に於いては、交換機に於ける加入
者回路の交換或いは接続替えが必要となっていた。この
ような点から、アナログ加入者線を接続する加入者回路
と、ディジタル加入者線を接続する加入者回路とを共用
化することが考えられているが、実用化には至っていな
いものである。
とディジタル加入者線との何れにも適用できるアナログ
・ディジタル統合加入者回路に関する。アナログ加入者
線とディジタル加入者線とが混在して交換機に収容され
る場合が多く、それぞれアナログ加入者線とディジタル
加入者線とに対して専用の加入者回路を交換機に設けて
いる。従って、アナログ加入者端末をディジタル加入者
端末に交換した場合等に於いては、交換機に於ける加入
者回路の交換或いは接続替えが必要となっていた。この
ような点から、アナログ加入者線を接続する加入者回路
と、ディジタル加入者線を接続する加入者回路とを共用
化することが考えられているが、実用化には至っていな
いものである。
【0002】
【従来の技術】図21は従来例のアナログ加入者回路を
示し、100は加入者線、101は2線4線変換を行う
ハイブリッド回路(HYB)、102は給電部、103
はプリフィルタ(PREFIL)、104はポストフィ
ルタ(PSTFIL)、105はAD変換器、106は
ディジタル・シグナル・プロセッサ(DSP)、107
はリニアμ変換器(L/μ)、108はμリニア変換器
(μ/L)、109はネットワーク・インタフェース回
路(NIF)、110はΣ/Δ変調によりアナログ信号
をディジタル信号に変換するΣ/Δ変調器(SDM
A)、111はデシメーション・フィルタ(DFI
L)、112はΣ/Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ/Δ変調器(SDMD)、113
はインタポレーション・フィルタ(IFIL)、114
はバランシング・ネットワーク(BN)、115はバン
ドパスフィルタ(BPF)、116はローパスフィルタ
(LPF)、117はDA変換器である。
示し、100は加入者線、101は2線4線変換を行う
ハイブリッド回路(HYB)、102は給電部、103
はプリフィルタ(PREFIL)、104はポストフィ
ルタ(PSTFIL)、105はAD変換器、106は
ディジタル・シグナル・プロセッサ(DSP)、107
はリニアμ変換器(L/μ)、108はμリニア変換器
(μ/L)、109はネットワーク・インタフェース回
路(NIF)、110はΣ/Δ変調によりアナログ信号
をディジタル信号に変換するΣ/Δ変調器(SDM
A)、111はデシメーション・フィルタ(DFI
L)、112はΣ/Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ/Δ変調器(SDMD)、113
はインタポレーション・フィルタ(IFIL)、114
はバランシング・ネットワーク(BN)、115はバン
ドパスフィルタ(BPF)、116はローパスフィルタ
(LPF)、117はDA変換器である。
【0003】給電部102は、加入者線100に対して
例えば48Vの給電電圧による定電圧給電特性を有して
おり、加入者線100からのアナログ音声信号は、ハイ
ブリッド回路101からプリフィルタ103を介してA
D変換器105によりディジタル信号に変換され、ディ
ジタル・シグナル・プロセッサ106により、バンドパ
スフィルタ115とローパスフィルタ116及びバラン
シング・ネットワーク114によるフィルタリング等の
処理機能が実現され、リニアμ変換器107によりμ則
に従った1サンプル8ビット構成の64kbpsのディ
ジタル音声信号としてネットワーク・インタフェース回
路109を介して通話路スイッチ側に転送される。
例えば48Vの給電電圧による定電圧給電特性を有して
おり、加入者線100からのアナログ音声信号は、ハイ
ブリッド回路101からプリフィルタ103を介してA
D変換器105によりディジタル信号に変換され、ディ
ジタル・シグナル・プロセッサ106により、バンドパ
スフィルタ115とローパスフィルタ116及びバラン
シング・ネットワーク114によるフィルタリング等の
処理機能が実現され、リニアμ変換器107によりμ則
に従った1サンプル8ビット構成の64kbpsのディ
ジタル音声信号としてネットワーク・インタフェース回
路109を介して通話路スイッチ側に転送される。
【0004】又ネットワーク・インタフェース回路10
9に入力されたμ圧伸則のディジタル音声信号は、μリ
ニア変換器108によりリニアのディジタル音声信号に
変換され、ディジタル・シグナル・プロセッサ106に
よるローパスフィルタ116を介して、インタポレーシ
ョン・フィルタ113とΣ/Δ変調器112とからなる
DA変換器117に入力され、アナログ音声信号に変換
されてポストフィルタ104からハイブリッド回路10
1を介して加入者線100に送出される。
9に入力されたμ圧伸則のディジタル音声信号は、μリ
ニア変換器108によりリニアのディジタル音声信号に
変換され、ディジタル・シグナル・プロセッサ106に
よるローパスフィルタ116を介して、インタポレーシ
ョン・フィルタ113とΣ/Δ変調器112とからなる
DA変換器117に入力され、アナログ音声信号に変換
されてポストフィルタ104からハイブリッド回路10
1を介して加入者線100に送出される。
【0005】図22は従来例のディジタル加入者回路の
説明図であり、120は加入者線、121はハイブリッ
ド回路(HYB)、122は給電部、123はプリフィ
ルタ(PREFIL)、124はAD変換器、125は
フィードフォワードイコライザー(FFE)、126は
判定帰還型イコライザー(DFE)、127は自動利得
制御部(AGC)、128はディジタル位相同期回路
(DPLL)、129はネットワーク・インタフェース
回路(NIF)、130はAMIデコーダ(AMI)、
131はラインドライバ(DRV)、132はシーケン
ス制御部(SEQ)、133はΣ/Δ変調器(SD
M)、134はデシメーション・フィルタ(DFIL)
である。
説明図であり、120は加入者線、121はハイブリッ
ド回路(HYB)、122は給電部、123はプリフィ
ルタ(PREFIL)、124はAD変換器、125は
フィードフォワードイコライザー(FFE)、126は
判定帰還型イコライザー(DFE)、127は自動利得
制御部(AGC)、128はディジタル位相同期回路
(DPLL)、129はネットワーク・インタフェース
回路(NIF)、130はAMIデコーダ(AMI)、
131はラインドライバ(DRV)、132はシーケン
ス制御部(SEQ)、133はΣ/Δ変調器(SD
M)、134はデシメーション・フィルタ(DFIL)
である。
【0006】給電部122は、加入者線120に対して
例えば39mAの給電電流を定電流特性によって供給す
る構成を備えている。又シーケンス制御部132は、図
示を省略した経路で、加入者線120に接続されたディ
ジタル加入者端末との間で呼設定時にトレーニング制御
を行うものである。又フィードフォワードイコライザー
125と判定帰還型イコライザー126とにより、波形
等化を行い、且つ自動利得制御部127によりフィード
フォワードイコライザーの関数が選択され、所望のレベ
ルのディジタル信号としてネットワーク・インタフェー
ス回路129を介して通話路スイッチ側へ転送される。
例えば39mAの給電電流を定電流特性によって供給す
る構成を備えている。又シーケンス制御部132は、図
示を省略した経路で、加入者線120に接続されたディ
ジタル加入者端末との間で呼設定時にトレーニング制御
を行うものである。又フィードフォワードイコライザー
125と判定帰還型イコライザー126とにより、波形
等化を行い、且つ自動利得制御部127によりフィード
フォワードイコライザーの関数が選択され、所望のレベ
ルのディジタル信号としてネットワーク・インタフェー
ス回路129を介して通話路スイッチ側へ転送される。
【0007】図23はDSPの説明図であり、例えば、
前述のアナログ加入者回路に於けるディジタル・シグナ
ル・プロセッサ106の構成を示すものであり、141
は演算ブロック、142はアドレス演算ブロック、14
3は内蔵メモリ(IRAM)、144はプログラム・シ
ーケンス制御ブロック、145は特殊レジスタ/カウン
タ・ブロック、146はI/Oインタフェース・ブロッ
ク、147は内部バスであり、各ブロックは内部バス1
47を介して接続されている。
前述のアナログ加入者回路に於けるディジタル・シグナ
ル・プロセッサ106の構成を示すものであり、141
は演算ブロック、142はアドレス演算ブロック、14
3は内蔵メモリ(IRAM)、144はプログラム・シ
ーケンス制御ブロック、145は特殊レジスタ/カウン
タ・ブロック、146はI/Oインタフェース・ブロッ
ク、147は内部バスであり、各ブロックは内部バス1
47を介して接続されている。
【0008】又演算ブロック141は、数値演算ユニッ
トALUと、乗算器MPYと、レジスタA,B,Pと、
アキュムレータC,Dとを含み、乗算器MPYによる乗
算及び数値演算ユニットALUによる各種の演算を行う
ものである。又アドレス演算ブロック142は、アドレ
ス演算ユニットAALUと、レジスタX0,B0,X
1,B1,X2,VSM,PAG,EARと、DMAカ
ウンタDMCとを含み、例えば、ベースレジスタB0,
B1とインデックスレジスタX0,X1とオフセットと
の内容の加算結果を実効アドレスとすることができる。
トALUと、乗算器MPYと、レジスタA,B,Pと、
アキュムレータC,Dとを含み、乗算器MPYによる乗
算及び数値演算ユニットALUによる各種の演算を行う
ものである。又アドレス演算ブロック142は、アドレ
ス演算ユニットAALUと、レジスタX0,B0,X
1,B1,X2,VSM,PAG,EARと、DMAカ
ウンタDMCとを含み、例えば、ベースレジスタB0,
B1とインデックスレジスタX0,X1とオフセットと
の内容の加算結果を実効アドレスとすることができる。
【0009】又内蔵メモリ143は、3ポート・ランダ
ムアクセスメモリの場合を示し、又プログラム・シーケ
ンス制御ブロック144は、命令メモリIROMと、命
令レジスタIRと、プログラムカウンタPCと、デコー
ダDECと、ループカウンタC0,C1と、リピートカ
ウンタRPCとを含み、プログラムカウンタPCが順次
インクリメントされることにより、又は分岐命令や割込
み等によるアドレスがロードされ、命令メモリIROM
から命令を読出し、命令レジスタIRにセットしてデコ
ーダDECによりデコードして各部を制御する。
ムアクセスメモリの場合を示し、又プログラム・シーケ
ンス制御ブロック144は、命令メモリIROMと、命
令レジスタIRと、プログラムカウンタPCと、デコー
ダDECと、ループカウンタC0,C1と、リピートカ
ウンタRPCとを含み、プログラムカウンタPCが順次
インクリメントされることにより、又は分岐命令や割込
み等によるアドレスがロードされ、命令メモリIROM
から命令を読出し、命令レジスタIRにセットしてデコ
ーダDECによりデコードして各部を制御する。
【0010】又特殊レジスタ/カウンタ・ブロック14
5は、タイマ・カウンタTIMと、モード設定レジスタ
MODと、割込マスク用レジスタMASKと、ステータ
ス・レジスタSTと、レジスタ群Reg.Fileとを
含み、又I/Oインタフェース・ブロック146は、シ
リアル入力レジスタSI0,SI1と、シリアル出力レ
ジスタSO0,SO1と、パラレル入力レジスタPI
と、パラレル出力レジスタPOと、パラレルアドレス入
力レジスタPIAと、パラレルアドレス出力レジスタP
OAと、機番レジスタPADとを含む構成を有する。
5は、タイマ・カウンタTIMと、モード設定レジスタ
MODと、割込マスク用レジスタMASKと、ステータ
ス・レジスタSTと、レジスタ群Reg.Fileとを
含み、又I/Oインタフェース・ブロック146は、シ
リアル入力レジスタSI0,SI1と、シリアル出力レ
ジスタSO0,SO1と、パラレル入力レジスタPI
と、パラレル出力レジスタPOと、パラレルアドレス入
力レジスタPIAと、パラレルアドレス出力レジスタP
OAと、機番レジスタPADとを含む構成を有する。
【0011】
【発明が解決しようとする課題】半導体技術の進歩によ
り、各部の小型化が図られており、例えば、アナログ加
入者回路は、8加入者に対して1パッケージとして構成
し、又ディジタル加入者回路は、4加入者に対して1パ
ッケージとして構成している。このような構成によって
全体の小型化を図ることができる。しかし、アナログ加
入者回路に於いて、8加入者の中の例えば1加入者が、
アナログ加入者端末からディジタル加入者端末に変更し
た場合、その加入者の収容位置を変更する必要が生じ
る。又アナログ加入者回路の8加入者の中の例えば1加
入者対応の構成に障害が発生すると、1パッケージを取
替える為に、他の7加入者に対して強制切断する必要が
生じる。即ち、サービスが低下する問題がある。
り、各部の小型化が図られており、例えば、アナログ加
入者回路は、8加入者に対して1パッケージとして構成
し、又ディジタル加入者回路は、4加入者に対して1パ
ッケージとして構成している。このような構成によって
全体の小型化を図ることができる。しかし、アナログ加
入者回路に於いて、8加入者の中の例えば1加入者が、
アナログ加入者端末からディジタル加入者端末に変更し
た場合、その加入者の収容位置を変更する必要が生じ
る。又アナログ加入者回路の8加入者の中の例えば1加
入者対応の構成に障害が発生すると、1パッケージを取
替える為に、他の7加入者に対して強制切断する必要が
生じる。即ち、サービスが低下する問題がある。
【0012】前述の問題を解決する為に、1加入者対応
に1パッケージ構成の加入者回路を構成することが考え
られる。それによって、アナログ加入者端末とディジタ
ル加入者端末との間の変更や、障害発生時には、1パッ
ケージの取替えで済むことになる。しかし、予め多数の
アナログ加入者回路とディジタル加入者回路とのパッケ
ージをそれぞれ用意しておく必要があり、経済的な問題
が生じる。又加入者の収容数の多い交換機に於いては、
パッケージの取替えを誤りなく行うことは容易ではな
い。
に1パッケージ構成の加入者回路を構成することが考え
られる。それによって、アナログ加入者端末とディジタ
ル加入者端末との間の変更や、障害発生時には、1パッ
ケージの取替えで済むことになる。しかし、予め多数の
アナログ加入者回路とディジタル加入者回路とのパッケ
ージをそれぞれ用意しておく必要があり、経済的な問題
が生じる。又加入者の収容数の多い交換機に於いては、
パッケージの取替えを誤りなく行うことは容易ではな
い。
【0013】そこで、アナログ加入者回路とディジタル
加入者回路との共用化を図ることが考えられる。その場
合、例えば、アナログ加入者回路の給電部102は、加
入者線100に−48Vの電圧を定電圧化して供給する
構成が採用されている。これに対して、ディジタル加入
者回路の給電部122は、加入者線120に、39mA
の電流を定電流化して供給する構成が採用されている。
なお、給電部122は、加入者線120のインピーダン
スが大きい場合に、出力電圧が上昇することになるが、
例えば、出力最高電圧は60V程度に設定されている。
従って、給電部102,112の特性が異なることか
ら、アナログ加入者回路とディジタル加入者回路とに共
用化することができないことになる。
加入者回路との共用化を図ることが考えられる。その場
合、例えば、アナログ加入者回路の給電部102は、加
入者線100に−48Vの電圧を定電圧化して供給する
構成が採用されている。これに対して、ディジタル加入
者回路の給電部122は、加入者線120に、39mA
の電流を定電流化して供給する構成が採用されている。
なお、給電部122は、加入者線120のインピーダン
スが大きい場合に、出力電圧が上昇することになるが、
例えば、出力最高電圧は60V程度に設定されている。
従って、給電部102,112の特性が異なることか
ら、アナログ加入者回路とディジタル加入者回路とに共
用化することができないことになる。
【0014】又アナログ加入者回路は、例えば、8kH
zのサンプリング速度であり、従って、ディジタル・シ
グナル・プロセッサDSPにより、フィルタ演算等の音
声信号処理が可能であるが、ディジタル加入者回路に於
いては、例えば、ピンポン伝送方式を適用した場合、例
えば、320kHzのサンプリング速度とする必要があ
り、アナログ加入者回路に適用したDSPをそのまま適
用することができないものであった。又エコーキャンセ
ラ方式を適用した場合、直流成分を持つ2B1Q符号に
対しても適用できるように、符号間干渉成分の等化能力
を大きくする必要がある。従って、アナログ加入者回路
に比較してディジタル加入者回路に於けるDSPは高速
動作の構成が必要となり、コストアップとなる問題があ
る。本発明は、アナログ加入者回路とディジタル加入者
回路との給電部と信号処理部との主要部を共用化して経
済化を図ることを目的とする。
zのサンプリング速度であり、従って、ディジタル・シ
グナル・プロセッサDSPにより、フィルタ演算等の音
声信号処理が可能であるが、ディジタル加入者回路に於
いては、例えば、ピンポン伝送方式を適用した場合、例
えば、320kHzのサンプリング速度とする必要があ
り、アナログ加入者回路に適用したDSPをそのまま適
用することができないものであった。又エコーキャンセ
ラ方式を適用した場合、直流成分を持つ2B1Q符号に
対しても適用できるように、符号間干渉成分の等化能力
を大きくする必要がある。従って、アナログ加入者回路
に比較してディジタル加入者回路に於けるDSPは高速
動作の構成が必要となり、コストアップとなる問題があ
る。本発明は、アナログ加入者回路とディジタル加入者
回路との給電部と信号処理部との主要部を共用化して経
済化を図ることを目的とする。
【0015】
【課題を解決するための手段】本発明のアナログ・ディ
ジタル統合加入者回路は、(1)加入者線に対して給電
する給電部と、ディジタル・シグナル・プロセッサ(以
下DSPと略称する)により信号処理する信号処理部9
とを含む加入者回路に於いて、給電部は、加入者線に供
給する出力電圧及び出力電流を検出してスイッチングの
オン期間を制御するDC/DCコンバーターを備え、こ
のDC/DCコンバーターは、ディジタル加入者線に対
する給電時に出力最高電圧までは定電流特性とし、アナ
ログ加入者線に対する給電時に前記出力最高電圧より低
い所定の定電圧特性とするように切替える切替手段を備
えている。従って、給電部の主要部を共用化できる。
ジタル統合加入者回路は、(1)加入者線に対して給電
する給電部と、ディジタル・シグナル・プロセッサ(以
下DSPと略称する)により信号処理する信号処理部9
とを含む加入者回路に於いて、給電部は、加入者線に供
給する出力電圧及び出力電流を検出してスイッチングの
オン期間を制御するDC/DCコンバーターを備え、こ
のDC/DCコンバーターは、ディジタル加入者線に対
する給電時に出力最高電圧までは定電流特性とし、アナ
ログ加入者線に対する給電時に前記出力最高電圧より低
い所定の定電圧特性とするように切替える切替手段を備
えている。従って、給電部の主要部を共用化できる。
【0016】又(2)給電部は、トランス4の一次巻線
に直流電源1から供給される直流電流をオン,オフする
スイッチング・トランジスタ2と、トランス4の二次巻
線に誘起した電圧を整流して平滑化して加入者線に対し
て供給する整流平滑部5と、この整流平滑部5からの出
力電圧を検出する電圧検出部及び出力電流を検出する電
流検出部と、電圧検出部及び電流検出部の検出信号を入
力して、スイッチング・トランジスタ2のオン期間を制
御するパルス幅制御部3とを含むDC/DCコンバータ
ーを備え、ディジタル加入者線に対する給電時とアナロ
グ加入者線に対する給電時とに前記電圧検出部の検出値
を切替えて、ディジタル加入者線に対する給電時は出力
最高電圧まで定電流特性とし、アナログ加入者線に対す
る給電時に前記出力最高電圧より低い所定の電圧に制御
する定電圧特性とする構成を設けている。従って、給電
部のDC/DCコンバーターを共用化できる。
に直流電源1から供給される直流電流をオン,オフする
スイッチング・トランジスタ2と、トランス4の二次巻
線に誘起した電圧を整流して平滑化して加入者線に対し
て供給する整流平滑部5と、この整流平滑部5からの出
力電圧を検出する電圧検出部及び出力電流を検出する電
流検出部と、電圧検出部及び電流検出部の検出信号を入
力して、スイッチング・トランジスタ2のオン期間を制
御するパルス幅制御部3とを含むDC/DCコンバータ
ーを備え、ディジタル加入者線に対する給電時とアナロ
グ加入者線に対する給電時とに前記電圧検出部の検出値
を切替えて、ディジタル加入者線に対する給電時は出力
最高電圧まで定電流特性とし、アナログ加入者線に対す
る給電時に前記出力最高電圧より低い所定の電圧に制御
する定電圧特性とする構成を設けている。従って、給電
部のDC/DCコンバーターを共用化できる。
【0017】又(3)アナログ・ディジタル統合加入者
回路の信号処理部は、加入者線からハイブリッド回路を
介して入力された信号を処理し、且つネットワーク・イ
ンタフェース回路を介して入力された信号を処理するD
SPと、ディジタル加入者線とアナログ加入者線とに対
応して切替えるディジタル加入者用ファームウェア及び
アナログ加入者用ファームウェアとを含み、且つDSP
の演算ブロックに、判定シンボルをシフトするシンボル
・シフトレジスタを設ける。このシンボル・シフトレジ
スタを参照して信号処理を行うことにより、処理ステッ
プを簡単化することができる。
回路の信号処理部は、加入者線からハイブリッド回路を
介して入力された信号を処理し、且つネットワーク・イ
ンタフェース回路を介して入力された信号を処理するD
SPと、ディジタル加入者線とアナログ加入者線とに対
応して切替えるディジタル加入者用ファームウェア及び
アナログ加入者用ファームウェアとを含み、且つDSP
の演算ブロックに、判定シンボルをシフトするシンボル
・シフトレジスタを設ける。このシンボル・シフトレジ
スタを参照して信号処理を行うことにより、処理ステッ
プを簡単化することができる。
【0018】又(4)アナログ・ディジタル統合加入者
回路の信号処理部のDSPのアドレス演算ブロックに、
シーケンス制御部及び自動利得制御部の内容をデコード
としてアドレス演算ユニットに入力するデコーダを設け
る。それにより、タイマーカウンタを参照する処理ステ
ップ等を省略することができる。
回路の信号処理部のDSPのアドレス演算ブロックに、
シーケンス制御部及び自動利得制御部の内容をデコード
としてアドレス演算ユニットに入力するデコーダを設け
る。それにより、タイマーカウンタを参照する処理ステ
ップ等を省略することができる。
【0019】又(5)アナログ・ディジタル統合加入者
回路に於ける信号処理部と加入者線とを接続するハイブ
リッド回路に於いて、ディジタル加入者線とアナログ加
入者線とに対応して終端インピーダンスを切替える構成
を設ける。ディジタル加入者線とアナログ加入者線と対
して要求される終端インピーダンスが異なるから、例え
ば、ディジタル加入者線に対しては110Ω、アナログ
加入者線に対しては600Ω+1μFの終端インピーダ
ンスとなるように切替える。
回路に於ける信号処理部と加入者線とを接続するハイブ
リッド回路に於いて、ディジタル加入者線とアナログ加
入者線とに対応して終端インピーダンスを切替える構成
を設ける。ディジタル加入者線とアナログ加入者線と対
して要求される終端インピーダンスが異なるから、例え
ば、ディジタル加入者線に対しては110Ω、アナログ
加入者線に対しては600Ω+1μFの終端インピーダ
ンスとなるように切替える。
【0020】又(6)前述のハイブリッド回路に於い
て、ディジタル加入者線とアナログ加入者線とに対応し
てハイブリッド・トランスの巻数比を切替える構成を設
ける。ディジタル加入者線とアナログ加入者線とに対し
て要求される信号レベルに容易に対処できる。
て、ディジタル加入者線とアナログ加入者線とに対応し
てハイブリッド・トランスの巻数比を切替える構成を設
ける。ディジタル加入者線とアナログ加入者線とに対し
て要求される信号レベルに容易に対処できる。
【0021】又(7)アナログ・ディジタル統合加入者
回路の信号処理部のプリフィルタ及びポストフィルタの
回路定数を、ディジタル加入者線とアナログ加入者線と
に対応して切替えて、カットオフ周波数の切替えを行う
構成を設ける。
回路の信号処理部のプリフィルタ及びポストフィルタの
回路定数を、ディジタル加入者線とアナログ加入者線と
に対応して切替えて、カットオフ周波数の切替えを行う
構成を設ける。
【0022】又(8)アナログ・ディジタル統合加入者
回路の信号処理部のAD変換器とDA変換器とのサンプ
リング周波数を、ディジタル加入者線とアナログ加入者
線とに対応して切替える構成を設ける。
回路の信号処理部のAD変換器とDA変換器とのサンプ
リング周波数を、ディジタル加入者線とアナログ加入者
線とに対応して切替える構成を設ける。
【0023】又(9)前述の信号処理部は、ネットワー
ク・インタフェース回路を介した送信信号又はDSPに
より処理した送信信号を入力するドライバを含むディジ
タル加入者用の送信部と、DSPにより処理した送信信
号を入力するDA変換器とポストフィルタとを含むアナ
ログ加入者用の送信部と、ディジタル加入者用の送信部
とアナログ加入者用の送信部とをハイブリッド回路に対
して切替える切替スイッチと、ハイブリッド回路を介し
た受信信号をプリフィルタとAD変換器とを介してDS
Pに入力する受信部とを備えることができる。
ク・インタフェース回路を介した送信信号又はDSPに
より処理した送信信号を入力するドライバを含むディジ
タル加入者用の送信部と、DSPにより処理した送信信
号を入力するDA変換器とポストフィルタとを含むアナ
ログ加入者用の送信部と、ディジタル加入者用の送信部
とアナログ加入者用の送信部とをハイブリッド回路に対
して切替える切替スイッチと、ハイブリッド回路を介し
た受信信号をプリフィルタとAD変換器とを介してDS
Pに入力する受信部とを備えることができる。
【0024】又(10)前述の信号処理部は、ハイブリ
ッド回路を介した受信信号をプリフィルタとΣ/Δ変調
器とデシメーション・フィルタとを介してDSPに入力
する受信部と、DSPにより処理した送信信号を、イン
ターポレーション・フィルタとΣ/Δ変調器とポストフ
ィルタとアナログ加入者用のドライバとを介して、ハイ
ブリッド回路に入力するアナログ加入者用の送信部と、
DSPにより処理した送信信号を、ディジタル加入者用
のドライバを介してハイブリッド回路に入力するディジ
タル加入者用の送信部とを備え、DSPは、ハイブリッ
ド回路にアナログ加入者線を接続した時に、アナログ加
入者用のドライバをアクティブに制御し、且つディジタ
ル加入者用のドライバをパワーダウン制御し、ハイブリ
ッド回路にディジタル加入者線を接続した時に、アナロ
グ加入者用のドライバをパワーダウン制御し、且つディ
ジタル加入者用のドライバをアクティブに制御する構成
を備えることができる。
ッド回路を介した受信信号をプリフィルタとΣ/Δ変調
器とデシメーション・フィルタとを介してDSPに入力
する受信部と、DSPにより処理した送信信号を、イン
ターポレーション・フィルタとΣ/Δ変調器とポストフ
ィルタとアナログ加入者用のドライバとを介して、ハイ
ブリッド回路に入力するアナログ加入者用の送信部と、
DSPにより処理した送信信号を、ディジタル加入者用
のドライバを介してハイブリッド回路に入力するディジ
タル加入者用の送信部とを備え、DSPは、ハイブリッ
ド回路にアナログ加入者線を接続した時に、アナログ加
入者用のドライバをアクティブに制御し、且つディジタ
ル加入者用のドライバをパワーダウン制御し、ハイブリ
ッド回路にディジタル加入者線を接続した時に、アナロ
グ加入者用のドライバをパワーダウン制御し、且つディ
ジタル加入者用のドライバをアクティブに制御する構成
を備えることができる。
【0025】又(11)前述の信号処理部のハイブリッ
ド回路は、加入者線を接続する第1の巻線と、プリフィ
ルタ及びアナログ加入者線用ドライバを接続する第2の
巻線と、ディジタル加入者線用ドライバを接続する第3
の巻線とを備えた構成とすることができる。
ド回路は、加入者線を接続する第1の巻線と、プリフィ
ルタ及びアナログ加入者線用ドライバを接続する第2の
巻線と、ディジタル加入者線用ドライバを接続する第3
の巻線とを備えた構成とすることができる。
【0026】又(12)前述のDSPは、ハイブリッド
回路を介してアナログ加入者線が接続された時に終端イ
ンピーダンスに対応した波形の信号を生成して、送信信
号に加算する処理を行う構成を備えることができる。
回路を介してアナログ加入者線が接続された時に終端イ
ンピーダンスに対応した波形の信号を生成して、送信信
号に加算する処理を行う構成を備えることができる。
【0027】
【発明の実施の形態】図1は本発明の第1の実施の形態
の説明図であり、1は直流電源、2はスイッチング・ト
ランジスタ、3はパルス幅制御部、4はトランス、5は
整流平滑部、6はハイブリッド・トランス、7は切替ス
イッチ、8はオア回路、9は信号処理部、C1〜C3は
コンデンサ、R1〜R4は抵抗、RIは電流検出部、D
1〜D3はダイオードである。
の説明図であり、1は直流電源、2はスイッチング・ト
ランジスタ、3はパルス幅制御部、4はトランス、5は
整流平滑部、6はハイブリッド・トランス、7は切替ス
イッチ、8はオア回路、9は信号処理部、C1〜C3は
コンデンサ、R1〜R4は抵抗、RIは電流検出部、D
1〜D3はダイオードである。
【0028】この実施の形態は、DC/DCコンバータ
ーにより給電部を構成し、アナログ加入者線とディジタ
ル加入者線とに対して給電を行うものであり、ハイブリ
ッド回路6を介して、各種のフィルタやディジタル・シ
グナル・プロセッサ等を含む信号処理部9が接続され
る。又抵抗R1〜R4からなる電圧検出部と、電流検出
部RIとはダイオードD2,D3からなるオア回路8を
介してパルス幅制御部3と接続されている。パルス幅制
御部3は、既に知られている各種の構成を適用すること
ができるものであり、例えば、鋸歯状波発生器からの鋸
歯状波信号と、検出信号とを比較して、鋸歯状波信号レ
ベルが大きい期間をオン期間とする構成とすることがで
きる。
ーにより給電部を構成し、アナログ加入者線とディジタ
ル加入者線とに対して給電を行うものであり、ハイブリ
ッド回路6を介して、各種のフィルタやディジタル・シ
グナル・プロセッサ等を含む信号処理部9が接続され
る。又抵抗R1〜R4からなる電圧検出部と、電流検出
部RIとはダイオードD2,D3からなるオア回路8を
介してパルス幅制御部3と接続されている。パルス幅制
御部3は、既に知られている各種の構成を適用すること
ができるものであり、例えば、鋸歯状波発生器からの鋸
歯状波信号と、検出信号とを比較して、鋸歯状波信号レ
ベルが大きい期間をオン期間とする構成とすることがで
きる。
【0029】パルス幅制御部3によりスイッチング・ト
ランジスタ2のオン,オフが制御されて、トランス4の
一次巻線に直流電源1から電流が供給され、二次巻線に
誘起した電圧はダイオードD1とコンデンサC1とから
なる整流平滑部により整流されて平滑化され、チョーク
コイルとハイブリッド・トランス6の巻線とを介して加
入者線に供給される。加入者線に供給される電流は電流
検出部RIにより検出される。又整流平滑出力電圧は、
抵抗R1,R2により分圧されて検出され、又抵抗R
3,R4により分圧されて検出される。この抵抗R1〜
R4により電圧検出部を構成した場合を示す。
ランジスタ2のオン,オフが制御されて、トランス4の
一次巻線に直流電源1から電流が供給され、二次巻線に
誘起した電圧はダイオードD1とコンデンサC1とから
なる整流平滑部により整流されて平滑化され、チョーク
コイルとハイブリッド・トランス6の巻線とを介して加
入者線に供給される。加入者線に供給される電流は電流
検出部RIにより検出される。又整流平滑出力電圧は、
抵抗R1,R2により分圧されて検出され、又抵抗R
3,R4により分圧されて検出される。この抵抗R1〜
R4により電圧検出部を構成した場合を示す。
【0030】ディジタル加入者線に対して給電する場
合、パルス幅制御部3は、ダイオードD2を介した電流
検出部RIによる検出信号に従って、例えば、39mA
が供給されるように、スイッチング・トランジスタ2の
オン期間を制御する。即ち、定電流特性として給電す
る。そして、ディジタル加入者線のインピーダンスが大
きくなり、整流平滑出力電圧が出力最大電圧の例えば6
0Vに達すると、切替スイッチ7を図示状態としている
時に、抵抗R1,R2により分圧された検出信号が、電
流検出部RIの検出信号より大きくなってダイオードD
3を介してパルス幅制御部3に入力され、パルス幅制御
部3は、スイッチング・トランジスタ2のオン期間を制
御し、それによって、整流平滑出力電圧は60V一定と
なる。
合、パルス幅制御部3は、ダイオードD2を介した電流
検出部RIによる検出信号に従って、例えば、39mA
が供給されるように、スイッチング・トランジスタ2の
オン期間を制御する。即ち、定電流特性として給電す
る。そして、ディジタル加入者線のインピーダンスが大
きくなり、整流平滑出力電圧が出力最大電圧の例えば6
0Vに達すると、切替スイッチ7を図示状態としている
時に、抵抗R1,R2により分圧された検出信号が、電
流検出部RIの検出信号より大きくなってダイオードD
3を介してパルス幅制御部3に入力され、パルス幅制御
部3は、スイッチング・トランジスタ2のオン期間を制
御し、それによって、整流平滑出力電圧は60V一定と
なる。
【0031】又アナログ加入者線に対して給電する場
合、切替スイッチ7を切替えて、抵抗R3,R4により
分圧された検出信号をダイオードD3を介してパルス幅
制御部3に入力する。この場合、(R1/R2)>(R
3/R4)の関係とする。それによって、電流検出部R
Iの検出信号によるパルス幅制御から、電圧検出部の検
出信号によるパルス幅制御に切替えられることになり、
定電圧制御により例えば48Vの整流平滑出力電圧がア
ナログ加入者線に供給される。
合、切替スイッチ7を切替えて、抵抗R3,R4により
分圧された検出信号をダイオードD3を介してパルス幅
制御部3に入力する。この場合、(R1/R2)>(R
3/R4)の関係とする。それによって、電流検出部R
Iの検出信号によるパルス幅制御から、電圧検出部の検
出信号によるパルス幅制御に切替えられることになり、
定電圧制御により例えば48Vの整流平滑出力電圧がア
ナログ加入者線に供給される。
【0032】図2は本発明の第1の実施の形態の特性説
明図であり、ディジタル加入者線に対して給電する場
合、電流39mAの定電流特性の領域CIで給電し、出
力最高電圧の60Vに於いて垂下特性となる。又アナロ
グ加入者線に対して給電する場合、出力最高電圧より低
い電圧48Vの定電圧特性の領域CVで給電する。又電
圧検出部をRa,Rb,Rcにより構成し、ディジタル
加入者線に対して給電する場合にタップTbに切替え
て、整流平滑出力電圧が出力最高電圧の60Vを超えな
いように制御すると共に、定電流特性とし、又アナログ
加入者線に対して給電する場合にタップTaに切替え
て、整流平滑出力電圧が48Vとなるように制御して定
電圧特性とすることができる。
明図であり、ディジタル加入者線に対して給電する場
合、電流39mAの定電流特性の領域CIで給電し、出
力最高電圧の60Vに於いて垂下特性となる。又アナロ
グ加入者線に対して給電する場合、出力最高電圧より低
い電圧48Vの定電圧特性の領域CVで給電する。又電
圧検出部をRa,Rb,Rcにより構成し、ディジタル
加入者線に対して給電する場合にタップTbに切替え
て、整流平滑出力電圧が出力最高電圧の60Vを超えな
いように制御すると共に、定電流特性とし、又アナログ
加入者線に対して給電する場合にタップTaに切替え
て、整流平滑出力電圧が48Vとなるように制御して定
電圧特性とすることができる。
【0033】前述のDC/DCコンバーターの定電圧特
性と定電流特性との切替手段は、切替スイッチ7を手動
により操作するか、又は切替制御信号によって切替制御
することができる。又他の構成を適用することも可能で
あり、例えば、トランジスタ等のスイッチング素子を用
いて切替スイッチ7を構成し、加入者線の収容位置情報
を基に、保守コンソール等からの切替指令に従って給電
特性を切替える構成とすることができる。この場合に
は、無人交換局を遠隔制御して加入者の端末の変更に容
易に対応することができる。
性と定電流特性との切替手段は、切替スイッチ7を手動
により操作するか、又は切替制御信号によって切替制御
することができる。又他の構成を適用することも可能で
あり、例えば、トランジスタ等のスイッチング素子を用
いて切替スイッチ7を構成し、加入者線の収容位置情報
を基に、保守コンソール等からの切替指令に従って給電
特性を切替える構成とすることができる。この場合に
は、無人交換局を遠隔制御して加入者の端末の変更に容
易に対応することができる。
【0034】又ハイブリッド・トランス6に図示を省略
した終端インピーダンスを接続し、ディジタル加入者線
とアナログ加入者線とに対して、その終端インピーダン
スを切替える構成とすることができる。又ハイブリッド
・トランス6の巻数比を、ディジタル加入者線とアナロ
グ加入者線とに対して切替えて、加入者線に送出する信
号レベルの切替えを行うこともできる。又通常の加入者
回路のように、給電極性の反転手段やサージ保護手段等
を付加することができる。
した終端インピーダンスを接続し、ディジタル加入者線
とアナログ加入者線とに対して、その終端インピーダン
スを切替える構成とすることができる。又ハイブリッド
・トランス6の巻数比を、ディジタル加入者線とアナロ
グ加入者線とに対して切替えて、加入者線に送出する信
号レベルの切替えを行うこともできる。又通常の加入者
回路のように、給電極性の反転手段やサージ保護手段等
を付加することができる。
【0035】図3は本発明の第2の実施の形態の説明図
であり、10は加入者線、11はハイブリッド回路(H
YB)、12は給電部、13はプリフィルタ(PREF
IL)、14はラインドライバ(DRV)、15はAD
変換器、16はポストフィルタ(PSTFIL)、17
はDA変換器、18はディジタル・シグナル・プロセッ
サ(DSP)、19はリニアμ変換器(L/μ)、20
はμリニア変調器(μ/L)、21はネットワーク・イ
ンタフェース回路(NIF)、22はディジタル加入者
用ファームウェア(DIG)、23はアナログ加入者用
ファームウェア(ANA)、24はΣ/Δ変調によりア
ナログ信号をディジタル信号に変換するΣ/Δ変調器
(SDMA)、25はデシメーション・フィルタ(DF
IL)、26はΣ/Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ/Δ変調器(SDMD)、27は
インタポレーション・フィルタ(IFIL)、28は切
替スイッチを示す。
であり、10は加入者線、11はハイブリッド回路(H
YB)、12は給電部、13はプリフィルタ(PREF
IL)、14はラインドライバ(DRV)、15はAD
変換器、16はポストフィルタ(PSTFIL)、17
はDA変換器、18はディジタル・シグナル・プロセッ
サ(DSP)、19はリニアμ変換器(L/μ)、20
はμリニア変調器(μ/L)、21はネットワーク・イ
ンタフェース回路(NIF)、22はディジタル加入者
用ファームウェア(DIG)、23はアナログ加入者用
ファームウェア(ANA)、24はΣ/Δ変調によりア
ナログ信号をディジタル信号に変換するΣ/Δ変調器
(SDMA)、25はデシメーション・フィルタ(DF
IL)、26はΣ/Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ/Δ変調器(SDMD)、27は
インタポレーション・フィルタ(IFIL)、28は切
替スイッチを示す。
【0036】給電部12は、例えば、図1に示す構成を
適用し、切替制御信号によって、ディジタル加入者線に
対して給電する場合は定電流特性とし、アナログ加入者
線に給電する場合は定電圧特性とするように切替えるも
のであり、且つ切替スイッチ28を制御して、ディジタ
ル加入者線を収容した時はディジタル加入者用ファーム
ウェア22をディジタル・シグナル・プロセッサ18に
接続し、アナログ加入者線を収容した時はアナログ加入
者線用ファームウェア23をディジタル・シグナル・プ
ロセッサ18に接続して信号処理を行うものである。
適用し、切替制御信号によって、ディジタル加入者線に
対して給電する場合は定電流特性とし、アナログ加入者
線に給電する場合は定電圧特性とするように切替えるも
のであり、且つ切替スイッチ28を制御して、ディジタ
ル加入者線を収容した時はディジタル加入者用ファーム
ウェア22をディジタル・シグナル・プロセッサ18に
接続し、アナログ加入者線を収容した時はアナログ加入
者線用ファームウェア23をディジタル・シグナル・プ
ロセッサ18に接続して信号処理を行うものである。
【0037】又ハイブリッド回路11と、プリフィルタ
13と、ラインドライバ14と、AD変換器15と、D
A変換器17とを、アナログ加入者回路とディジタル加
入者回路とに対して共用化し、従来例のアナログ加入者
回路のディジタル・シグナル・プロセッサ106と、従
来例のディジタル加入者回路のフィードフォワードイコ
ライザー125と判定帰還型イコライザー126と自動
利得制御部127とディジタル位相同期回路128とシ
ーケンス制御部132とを、ディジタル・シグナル・プ
ロセッサ18によって共用化するものである。
13と、ラインドライバ14と、AD変換器15と、D
A変換器17とを、アナログ加入者回路とディジタル加
入者回路とに対して共用化し、従来例のアナログ加入者
回路のディジタル・シグナル・プロセッサ106と、従
来例のディジタル加入者回路のフィードフォワードイコ
ライザー125と判定帰還型イコライザー126と自動
利得制御部127とディジタル位相同期回路128とシ
ーケンス制御部132とを、ディジタル・シグナル・プ
ロセッサ18によって共用化するものである。
【0038】前述のハイブリッド回路11を図1に示す
ハイブリッド・トランス6により構成し、ディジタル加
入者線とアナログ加入者線とに対する信号レベルについ
ては、前述のように、ハイブリッド・トランス6の巻数
比の切替えにより対応することができる。又ディジタル
加入者線とアナログ加入者線とに対する終端インピーダ
ンスについても、ハイブリッド回路11に接続された終
端インピーダンスを切替える構成とする。
ハイブリッド・トランス6により構成し、ディジタル加
入者線とアナログ加入者線とに対する信号レベルについ
ては、前述のように、ハイブリッド・トランス6の巻数
比の切替えにより対応することができる。又ディジタル
加入者線とアナログ加入者線とに対する終端インピーダ
ンスについても、ハイブリッド回路11に接続された終
端インピーダンスを切替える構成とする。
【0039】又共用化を図ったディジタル・シグナル・
プロセッサ18は、図4に示すように、その演算ブロッ
ク(従来例のディジタル・シグナル・プロセッサの演算
ブロック141参照)にシンボル・シフトレジスタSS
Rを設け、このシンボル・シフトレジスタSSRをバス
BUSを介して参照できるように構成する。それによっ
て、メモリを用いた仮想シフト処理を省略可能とし、処
理ステップの簡単化を図るものである。なお、Aは演算
用レジスタ、Bは乗算用レジスタ、Pは乗算結果格納レ
ジスタ、Cはアキュムレータ、MPYは乗算器、ALU
は数値演算ユニットを示す。
プロセッサ18は、図4に示すように、その演算ブロッ
ク(従来例のディジタル・シグナル・プロセッサの演算
ブロック141参照)にシンボル・シフトレジスタSS
Rを設け、このシンボル・シフトレジスタSSRをバス
BUSを介して参照できるように構成する。それによっ
て、メモリを用いた仮想シフト処理を省略可能とし、処
理ステップの簡単化を図るものである。なお、Aは演算
用レジスタ、Bは乗算用レジスタ、Pは乗算結果格納レ
ジスタ、Cはアキュムレータ、MPYは乗算器、ALU
は数値演算ユニットを示す。
【0040】又ディジタル・シグナル・プロセッサ18
に、図5に示すように、そのアドレス演算ブロック(従
来例のディジタル・シグナル・プロセッサのアドレス演
算ブロック142参照)に、シーケンス制御部SEQに
よるトレーニング・シーケンスの状態を示す内容をデコ
ーダDEC2によりデコードしてアドレス演算ユニット
AALUに入力し、又自動利得制御部AGCのコードを
デコーダDEC1によりデコードしてアドレス演算ユニ
ットAALUに入力する構成を設ける。なお、BUSは
バス、Xはインデックスレジスタ、BS0はベースレジ
スタである。
に、図5に示すように、そのアドレス演算ブロック(従
来例のディジタル・シグナル・プロセッサのアドレス演
算ブロック142参照)に、シーケンス制御部SEQに
よるトレーニング・シーケンスの状態を示す内容をデコ
ーダDEC2によりデコードしてアドレス演算ユニット
AALUに入力し、又自動利得制御部AGCのコードを
デコーダDEC1によりデコードしてアドレス演算ユニ
ットAALUに入力する構成を設ける。なお、BUSは
バス、Xはインデックスレジスタ、BS0はベースレジ
スタである。
【0041】又AD変換器15及びDA変換器17に於
けるΣ/Δ変調器24,26のサンプリング周波数につ
いても、ディジタル加入者線とアナログ加入者線とに対
して切替える構成を設けることができる。又プリフィル
タ13やポストフィルタ16のカットオフ周波数をディ
ジタル加入者線とアナログ加入者線とに対して切替える
構成を設けることができる。
けるΣ/Δ変調器24,26のサンプリング周波数につ
いても、ディジタル加入者線とアナログ加入者線とに対
して切替える構成を設けることができる。又プリフィル
タ13やポストフィルタ16のカットオフ周波数をディ
ジタル加入者線とアナログ加入者線とに対して切替える
構成を設けることができる。
【0042】図6はフィードフォワードイコライザーの
要部説明図であり、図20に於けるフィードフォワード
イコライザー125(FFE)の構成を示し、Z-1は遅
延回路、F0,AGC 〜F4,AGC は係数器、Σは加算器を示
す。入力信号Ik と、出力信号XK とは、自動利得制御
部(図20に於ける自動利得制御部127(AGC)参
照)の加入者線の損失を表すコードで、例えば、AGC
=0〜3とすることができる。 Xk =Σ4 n=0 (I(k-n) ×F(n),AGC ) …(1) で表すことができる。
要部説明図であり、図20に於けるフィードフォワード
イコライザー125(FFE)の構成を示し、Z-1は遅
延回路、F0,AGC 〜F4,AGC は係数器、Σは加算器を示
す。入力信号Ik と、出力信号XK とは、自動利得制御
部(図20に於ける自動利得制御部127(AGC)参
照)の加入者線の損失を表すコードで、例えば、AGC
=0〜3とすることができる。 Xk =Σ4 n=0 (I(k-n) ×F(n),AGC ) …(1) で表すことができる。
【0043】図7は判定帰還型イコライザーの要部説明
図であり、図20に於ける判定帰還型イコライザー12
6(DFE)の構成の要部を示し、51は判定器、52
は加算器(Σ)、Tは遅延素子、×印は乗算器、+印は
加算器、αはトレーニング・シーケンスの過程で変更さ
れる値を乗算する係数器である。又ポストカーソル5、
メインカーソル1の場合を示し、タップ係数の更新は、
例えば、LMSアルゴリズムによって行うことができ
る。
図であり、図20に於ける判定帰還型イコライザー12
6(DFE)の構成の要部を示し、51は判定器、52
は加算器(Σ)、Tは遅延素子、×印は乗算器、+印は
加算器、αはトレーニング・シーケンスの過程で変更さ
れる値を乗算する係数器である。又ポストカーソル5、
メインカーソル1の場合を示し、タップ係数の更新は、
例えば、LMSアルゴリズムによって行うことができ
る。
【0044】加算器52からのレプリカR(k)は、 R(k)=Σ5 n=0 〔Cn (k)・a(k−n)〕 …(2) 又フィードフォワードイコライザー(FFE)の出力信
号Xk とレプリカRkとの差分の等化出力信号Y(k)
は、 Y(k)=X(k)−R(k) …(3) 又残留エラーek (k)は、 ek (k)=Y(k)−a(k)・C0 (k) …(4) 又LMSアルゴリズムによるタップ係数更新Cn (k+
1)は、 Cn (k+1)=Cn (k)+α・a(k−n)・ek …(5) で表される。なお、n=0〜5であり、判定器51に於
いて等化出力信号Yk を判定し、判定シンボルak を出
力する。
号Xk とレプリカRkとの差分の等化出力信号Y(k)
は、 Y(k)=X(k)−R(k) …(3) 又残留エラーek (k)は、 ek (k)=Y(k)−a(k)・C0 (k) …(4) 又LMSアルゴリズムによるタップ係数更新Cn (k+
1)は、 Cn (k+1)=Cn (k)+α・a(k−n)・ek …(5) で表される。なお、n=0〜5であり、判定器51に於
いて等化出力信号Yk を判定し、判定シンボルak を出
力する。
【0045】図8はディジタル位相同期回路の説明図で
あり、図20に於けるディジタル位相同期回路128
(DPLL)の構成の要部を示し、53は位相比較器、
+印は加算器、Z-1は遅延回路である。又係数A0 〜A
3 は、トレーニング・シーケンス過程に於いて値を変更
するものであり、入力位相と出力位相とを位相比較器5
3により比較して、入力位相に同期したタイミング信号
を再生するものである。この回路の伝達関数H(Z-1)
は、 H(Z-1)=〔(1−Z-1)・A1 ・A2 ・Z-1+A0 ・A2 ・Z-2〕/ {(1−Z-1)2 +〔(1−Z-1)・A1 +A0 ・Z-1〕・A2 ・Z-1} …(6) と表すことができる。
あり、図20に於けるディジタル位相同期回路128
(DPLL)の構成の要部を示し、53は位相比較器、
+印は加算器、Z-1は遅延回路である。又係数A0 〜A
3 は、トレーニング・シーケンス過程に於いて値を変更
するものであり、入力位相と出力位相とを位相比較器5
3により比較して、入力位相に同期したタイミング信号
を再生するものである。この回路の伝達関数H(Z-1)
は、 H(Z-1)=〔(1−Z-1)・A1 ・A2 ・Z-1+A0 ・A2 ・Z-2〕/ {(1−Z-1)2 +〔(1−Z-1)・A1 +A0 ・Z-1〕・A2 ・Z-1} …(6) と表すことができる。
【0046】図9及び図10はフィードフォワードイコ
ライザーの要部フローチャートであり、図6に示すフィ
ードフォワードイコライザーの機能をディジタル・シグ
ナル・プロセッサにより毎サンプルの処理により実現す
る場合の要部のステップ(A1)〜(A20)を示す。
ライザーの要部フローチャートであり、図6に示すフィ
ードフォワードイコライザーの機能をディジタル・シグ
ナル・プロセッサにより毎サンプルの処理により実現す
る場合の要部のステップ(A1)〜(A20)を示す。
【0047】ステップ(A1)に於いては、AGC→C
として、自動利得制御のコードをアキムレータCにセッ
トし、C=0か否かを判定し(A2)、0の時はレジス
タB0に0をセットし(A3)、0でない時は、レジス
タAに1をセットし(A4)、C−A=0か否かを判定
し(A5)、0の時はレジスタB0に5をセットし(A
6)、0でない時は、レジスタAに2をセットし(A
7)、C−A=0か否かを判定し(A8)、0の時はレ
ジスタB0に10をセットし(A9)、0でない時は、
レジスタB0に15をセットする(A10)。
として、自動利得制御のコードをアキムレータCにセッ
トし、C=0か否かを判定し(A2)、0の時はレジス
タB0に0をセットし(A3)、0でない時は、レジス
タAに1をセットし(A4)、C−A=0か否かを判定
し(A5)、0の時はレジスタB0に5をセットし(A
6)、0でない時は、レジスタAに2をセットし(A
7)、C−A=0か否かを判定し(A8)、0の時はレ
ジスタB0に10をセットし(A9)、0でない時は、
レジスタB0に15をセットする(A10)。
【0048】前述のように、本発明に於いては、アドレ
ス演算ブロックに、図5に示すように、自動利得制御部
AGCのコードをデコーダDEC1によりデコードして
アドレス演算ユニットAALUに入力する構成としたこ
とによって、前述のステップ61を省略することができ
る。即ち、ステップの省略によりディジタル・シグナル
・プロセッサ18は高速動作の構成を適用しなくても、
フィードフォワードイコライザーの機能を演算処理によ
って実現することができる。
ス演算ブロックに、図5に示すように、自動利得制御部
AGCのコードをデコーダDEC1によりデコードして
アドレス演算ユニットAALUに入力する構成としたこ
とによって、前述のステップ61を省略することができ
る。即ち、ステップの省略によりディジタル・シグナル
・プロセッサ18は高速動作の構成を適用しなくても、
フィードフォワードイコライザーの機能を演算処理によ
って実現することができる。
【0049】又ステップ(A11)に於いて、インデッ
クスレジスタX0に0をセットし、インデックスレジス
タX1に3を加算してセットし、フィードフォワードイ
コライザーの入力信号FINを、メモリRAMのアドレ
ス(B1+X1)にセットし(A12)、メモリROM
のアドレス(B0+X0)の内容をレジスタAにセット
し、メモリRAMのアドレス(B1+X1)と7とをレ
ジスタBにセットし(A13)、乗算器MPYによりA
×Bの乗算結果をレジスタPにセットする(A14)。
クスレジスタX0に0をセットし、インデックスレジス
タX1に3を加算してセットし、フィードフォワードイ
コライザーの入力信号FINを、メモリRAMのアドレ
ス(B1+X1)にセットし(A12)、メモリROM
のアドレス(B0+X0)の内容をレジスタAにセット
し、メモリRAMのアドレス(B1+X1)と7とをレ
ジスタBにセットし(A13)、乗算器MPYによりA
×Bの乗算結果をレジスタPにセットする(A14)。
【0050】そして、0をアキュムレータCにセットし
(A15)、X0+1→X0,X1+1→X1の処理を
行い(A16)、メモリROMのアドレス(B0+X
0)の内容をレジスタAに、メモリRAMのアドレス
(B1+X1)の内容と7とをレジスタBにそれぞれセ
ットし(A17)、P+C→Cによる加算結果をアキュ
ムレータCにセットし(A18)、A×B→Pの乗算結
果をレジスタPにセットする(A19)。このステップ
(A16)〜(A19)からなるステップ62を3回繰
り返し、P+C→Cとして(A20)、このアキュムレ
ータCの内容をフィードフォワードイコライザーの出力
信号とする。
(A15)、X0+1→X0,X1+1→X1の処理を
行い(A16)、メモリROMのアドレス(B0+X
0)の内容をレジスタAに、メモリRAMのアドレス
(B1+X1)の内容と7とをレジスタBにそれぞれセ
ットし(A17)、P+C→Cによる加算結果をアキュ
ムレータCにセットし(A18)、A×B→Pの乗算結
果をレジスタPにセットする(A19)。このステップ
(A16)〜(A19)からなるステップ62を3回繰
り返し、P+C→Cとして(A20)、このアキュムレ
ータCの内容をフィードフォワードイコライザーの出力
信号とする。
【0051】図11はメモリROMの内容を示し、F0
〜F4はそれぞれ図6の係数器に自動利得制御部AGC
のコードAGC=0〜3に対応した係数を示す。又α0
〜α3は、トレーニングシーケンスに於けるパラメータ
を示す。従って、アドレス20〜23の何れかをアクセ
スすることによって読出すことができるもので、本発明
に於いては、アドレス演算ユニットAALUにデコーダ
DEC2を介して入力される。
〜F4はそれぞれ図6の係数器に自動利得制御部AGC
のコードAGC=0〜3に対応した係数を示す。又α0
〜α3は、トレーニングシーケンスに於けるパラメータ
を示す。従って、アドレス20〜23の何れかをアクセ
スすることによって読出すことができるもので、本発明
に於いては、アドレス演算ユニットAALUにデコーダ
DEC2を介して入力される。
【0052】図12乃至図15は判定帰還型イコライザ
ーの要部フローチャートであり、図7に示す判定帰還型
イコライザーの機能を、ディジタル・シグナル・プロセ
ッサによる毎サンプルの処理によって実現する場合の要
部のステップ(B1)〜(B43)を示す。
ーの要部フローチャートであり、図7に示す判定帰還型
イコライザーの機能を、ディジタル・シグナル・プロセ
ッサによる毎サンプルの処理によって実現する場合の要
部のステップ(B1)〜(B43)を示す。
【0053】メモリRAMのタイマーカウンタTIMの
内容をアキュムレータCにセットし(B1)、C+1→
Cとし(B2)、このアキュムレータCの内容をメモリ
RAMのタイマーカウンタTIMに格納する(B3)。
内容をアキュムレータCにセットし(B1)、C+1→
Cとし(B2)、このアキュムレータCの内容をメモリ
RAMのタイマーカウンタTIMに格納する(B3)。
【0054】そして、レジスタAに10000をセット
し(B4)、C−A<0か否かを判定し(B5)、0よ
り小さい場合は20→B4(B6)、0より小さくない
場合は2000→Aとして(B7)、C−A<0か否か
を判定し(B8)、0より小さい場合は21→B4(B
9)、0より小さくない場合は3000→Aとして(B
10)、C−A<0か否かを判定し(B11)、0より
小さい場合は22→B(B12)、0より小さくない場
合は23→B4(B13)とする。
し(B4)、C−A<0か否かを判定し(B5)、0よ
り小さい場合は20→B4(B6)、0より小さくない
場合は2000→Aとして(B7)、C−A<0か否か
を判定し(B8)、0より小さい場合は21→B4(B
9)、0より小さくない場合は3000→Aとして(B
10)、C−A<0か否かを判定し(B11)、0より
小さい場合は22→B(B12)、0より小さくない場
合は23→B4(B13)とする。
【0055】従って、図11に示すメモリROMのアド
レス20〜23をレジスタB4の内容によってアクセス
することができる。このステップ(B1)〜(B13)
のステップ63は、タイマーカウンタTIMによるトレ
ーニングシーケンスの過程に従った処理であり、本発明
に於いては、図5に示すように、シーケンス制御部SE
Qにより示されるトレーニングシーケンス過程の内容を
デコーダDEC2によりデコードしてアドレス演算ユニ
ットAALUに入力することができるから、タイマーカ
ウンタTIMによるこのステップ63を省略することが
できる。
レス20〜23をレジスタB4の内容によってアクセス
することができる。このステップ(B1)〜(B13)
のステップ63は、タイマーカウンタTIMによるトレ
ーニングシーケンスの過程に従った処理であり、本発明
に於いては、図5に示すように、シーケンス制御部SE
Qにより示されるトレーニングシーケンス過程の内容を
デコーダDEC2によりデコードしてアドレス演算ユニ
ットAALUに入力することができるから、タイマーカ
ウンタTIMによるこのステップ63を省略することが
できる。
【0056】そして、レジスタX2に1、レジスタX3
にX3+3にそれぞれセットし(B14)、メモリRA
Mのアドレス(B2+X2)の内容をレジスタAに、メ
モリRAMのアドレス(B3+X3)の内容をレジスタ
Bにそれぞれセットし(B15)、A×B→Pの乗算処
理を行い(B16)、アキュムレータCに0をセットし
(B17)、次のステップ(B18)〜(B21)のス
テップ65を4回繰り返し、このステップ65を含むス
テップ(B14)〜(B22)のステップ64によりレ
プリカ演算を行う。そして、ステップ(B23)に於い
て判定帰還型イコライザーの入力信号DINをアキュム
レータCにセットし、C−A→Cにより、入力信号DI
Nからレプリカ信号を減算して等化信号を出力する。即
ち、ステップ(B23),(B24)は、等化処理のス
テップ66である。
にX3+3にそれぞれセットし(B14)、メモリRA
Mのアドレス(B2+X2)の内容をレジスタAに、メ
モリRAMのアドレス(B3+X3)の内容をレジスタ
Bにそれぞれセットし(B15)、A×B→Pの乗算処
理を行い(B16)、アキュムレータCに0をセットし
(B17)、次のステップ(B18)〜(B21)のス
テップ65を4回繰り返し、このステップ65を含むス
テップ(B14)〜(B22)のステップ64によりレ
プリカ演算を行う。そして、ステップ(B23)に於い
て判定帰還型イコライザーの入力信号DINをアキュム
レータCにセットし、C−A→Cにより、入力信号DI
Nからレプリカ信号を減算して等化信号を出力する。即
ち、ステップ(B23),(B24)は、等化処理のス
テップ66である。
【0057】次に、ステップ(B25)〜(B32)か
らなるステップ67により受信シンボルの判定を行う。
即ち、ステップ(B28)に於いてC−P≧0か否かを
判定し、又ステップ(B30)に於いてC+P<0か否
かを判定し、1,−1,0の判定を行う。この場合、シ
ンボルはコード化されている為、シンボルを表現するビ
ット数が少ないので、判定シンボルを図4に示すシンボ
ル・シフトレジスタSSRに保持する。このシンボル・
シフトレジスタSSRは、バスBUSに接続されている
から、シフト保持されている判定シンボルをアドレス制
御によって参照することができる。即ち、メモリRAM
を用いたシフト演算処理を省略することができる。
らなるステップ67により受信シンボルの判定を行う。
即ち、ステップ(B28)に於いてC−P≧0か否かを
判定し、又ステップ(B30)に於いてC+P<0か否
かを判定し、1,−1,0の判定を行う。この場合、シ
ンボルはコード化されている為、シンボルを表現するビ
ット数が少ないので、判定シンボルを図4に示すシンボ
ル・シフトレジスタSSRに保持する。このシンボル・
シフトレジスタSSRは、バスBUSに接続されている
から、シフト保持されている判定シンボルをアドレス制
御によって参照することができる。即ち、メモリRAM
を用いたシフト演算処理を省略することができる。
【0058】又ステップ(B33)〜(B35)のステ
ップ68は残留エラー演算のステップであり、ステップ
(B36)に於いて、アキュムレータCの残留エラーを
レジスタAにセットし、メモリROMのアドレスB4の
内容をレジスタBにセットし、乗算器MPYによりA×
B→Pとし(B37)、この乗算結果をセットしたレジ
スタPの内容をレジスタBにセットし(B38)、ステ
ップ(B39)〜(B43)のステップ69によりタッ
プ係数の更新処理を行う。この場合、ステップ69を5
回繰り返す。
ップ68は残留エラー演算のステップであり、ステップ
(B36)に於いて、アキュムレータCの残留エラーを
レジスタAにセットし、メモリROMのアドレスB4の
内容をレジスタBにセットし、乗算器MPYによりA×
B→Pとし(B37)、この乗算結果をセットしたレジ
スタPの内容をレジスタBにセットし(B38)、ステ
ップ(B39)〜(B43)のステップ69によりタッ
プ係数の更新処理を行う。この場合、ステップ69を5
回繰り返す。
【0059】前述のステップ(B14),(B15),
(B18),(B19),(B25),(B33),
(B39),(B42),(B43)に於ける★印の演
算に於いて、メモリRAMのアドレス(B3+X3)の
処理等は、本発明に於いては、シンボル・シフトレジス
タSSRに保持された判定シンボルをバスを介して参照
する処理に置換することができる。従って、アナログ加
入者回路に適用するディジタル・シグナル・プロセッサ
を、ディジタル加入者回路に於ける信号処理に適用する
ことができる。
(B18),(B19),(B25),(B33),
(B39),(B42),(B43)に於ける★印の演
算に於いて、メモリRAMのアドレス(B3+X3)の
処理等は、本発明に於いては、シンボル・シフトレジス
タSSRに保持された判定シンボルをバスを介して参照
する処理に置換することができる。従って、アナログ加
入者回路に適用するディジタル・シグナル・プロセッサ
を、ディジタル加入者回路に於ける信号処理に適用する
ことができる。
【0060】図16は本発明の第3の実施の形態の説明
図であり、図3と同一符号は同一部分を示し、29は切
替スイッチ、30はAMIデコーダ(AMI)を示す。
この実施の形態は、ハイブリッド回路11を介した受信
信号を、プリフィルタ13とAD変換器15とを介して
ディジタル・シグナル・プロセッサ18に入力する受信
部と、このディジタル・シグナル・プロセッサ18によ
り処理した送信信号入力するDA変換器17とポストフ
ィルタ16とを含むアナログ加入者用の送信部と、ネッ
トワーク・インタフェース回路21を介した送信信号を
入力するAMIデコーダ30とドライバ14とを含むデ
ィジタル加入者用の送信部と有し、アナログ加入者用の
送信部とディジタル加入者用の送信部とをハイブリッド
回路11に対して切替スイッチ29により切替接続する
場合を示す。
図であり、図3と同一符号は同一部分を示し、29は切
替スイッチ、30はAMIデコーダ(AMI)を示す。
この実施の形態は、ハイブリッド回路11を介した受信
信号を、プリフィルタ13とAD変換器15とを介して
ディジタル・シグナル・プロセッサ18に入力する受信
部と、このディジタル・シグナル・プロセッサ18によ
り処理した送信信号入力するDA変換器17とポストフ
ィルタ16とを含むアナログ加入者用の送信部と、ネッ
トワーク・インタフェース回路21を介した送信信号を
入力するAMIデコーダ30とドライバ14とを含むデ
ィジタル加入者用の送信部と有し、アナログ加入者用の
送信部とディジタル加入者用の送信部とをハイブリッド
回路11に対して切替スイッチ29により切替接続する
場合を示す。
【0061】加入者線10をディジタル加入者線とした
場合、切替スイッチ28,29を図示の状態とし、且つ
給電部12を定電流特性に切替える。又ディジタル・シ
グナル・プロセッサ18(DSP)は、前述の実施の形
態のように、演算ブロックにシンボル・シフトレジスタ
SSRを設け、且つアナログ演算ブロックに、シーケン
ス制御部SEQ及び自動利得制御部AGCのトレーニン
グシーケンス過程に於けるコード等をデコードしてアド
レス演算ユニットAALUに入力する構成とする。
場合、切替スイッチ28,29を図示の状態とし、且つ
給電部12を定電流特性に切替える。又ディジタル・シ
グナル・プロセッサ18(DSP)は、前述の実施の形
態のように、演算ブロックにシンボル・シフトレジスタ
SSRを設け、且つアナログ演算ブロックに、シーケン
ス制御部SEQ及び自動利得制御部AGCのトレーニン
グシーケンス過程に於けるコード等をデコードしてアド
レス演算ユニットAALUに入力する構成とする。
【0062】又加入者線10をアナログ加入者線とした
場合、切替スイッチ28,29を図示の反対側に切替
え、且つ給電部12を定電圧特性に切替えて、ポストフ
ィルタ16とAD変換器17とを介してディジタル・シ
グナル・プロセッサ18に、加入者からの音声信号を入
力する構成とする。この実施の形態に於いては、ポスト
フィルタ16とAD変換器17との構成をディジタル加
入者用として製作し、ポストフィルタ16とAD変換器
17とに於けるサンプリング周波数の切替えを行わず、
ディジタル・シグナル・プロセッサ(DSP)18によ
りサンプリング周波数を切替えることも可能である。
場合、切替スイッチ28,29を図示の反対側に切替
え、且つ給電部12を定電圧特性に切替えて、ポストフ
ィルタ16とAD変換器17とを介してディジタル・シ
グナル・プロセッサ18に、加入者からの音声信号を入
力する構成とする。この実施の形態に於いては、ポスト
フィルタ16とAD変換器17との構成をディジタル加
入者用として製作し、ポストフィルタ16とAD変換器
17とに於けるサンプリング周波数の切替えを行わず、
ディジタル・シグナル・プロセッサ(DSP)18によ
りサンプリング周波数を切替えることも可能である。
【0063】図17は本発明の第4の実施の形態のハイ
ブリッド回路の要部説明図であり、ハイブリッド・トラ
ンス70の加入者線側に給電部12を接続し、信号処理
部側の巻線にタップを設けて、切替スイッチ71,72
により、ディジタル加入者線とアナログ加入者線とに対
応した切替制御信号に従って巻数比を切替えると共に、
終端インピーダンス73も切替える構成とする。又前述
のように、給電部12に於ける給電特性も切替えるもの
である。
ブリッド回路の要部説明図であり、ハイブリッド・トラ
ンス70の加入者線側に給電部12を接続し、信号処理
部側の巻線にタップを設けて、切替スイッチ71,72
により、ディジタル加入者線とアナログ加入者線とに対
応した切替制御信号に従って巻数比を切替えると共に、
終端インピーダンス73も切替える構成とする。又前述
のように、給電部12に於ける給電特性も切替えるもの
である。
【0064】アナログ加入者線の終端インピーダンスは
通常600Ω+1μFであり、又ディジタル加入者線の
終端インピーダンスは通常110Ωであるから、終端イ
ンピーダンス73を切替える構成としている。このよう
な構成は、抵抗及び容量により回路網の切替えによって
容易に実現することができる。又アナログ加入者線とデ
ィジタル加入者線とに要求される信号レベルが異なる場
合が一般的であるから、ハイブリッド・トランス70の
巻数を切替える。なお、加入者線側の巻線にタップを設
けて切替える構成とすることもできる。このように、ハ
イブリッド回路11の特性を、ディジタル加入者線とア
ナログ加入者線とに対して切替える構成を設けることに
より、共用化できることになる。
通常600Ω+1μFであり、又ディジタル加入者線の
終端インピーダンスは通常110Ωであるから、終端イ
ンピーダンス73を切替える構成としている。このよう
な構成は、抵抗及び容量により回路網の切替えによって
容易に実現することができる。又アナログ加入者線とデ
ィジタル加入者線とに要求される信号レベルが異なる場
合が一般的であるから、ハイブリッド・トランス70の
巻数を切替える。なお、加入者線側の巻線にタップを設
けて切替える構成とすることもできる。このように、ハ
イブリッド回路11の特性を、ディジタル加入者線とア
ナログ加入者線とに対して切替える構成を設けることに
より、共用化できることになる。
【0065】図18は本発明の第5の実施の形態の信号
処理部の要部説明図であり、図3と同一符号は同一部分
を示し、73は終端インピーダンス、74はクロック発
生器(CLG)、76,81は演算増幅器、77,7
8,82,83は抵抗、79,80,84,85はコン
デンサである。
処理部の要部説明図であり、図3と同一符号は同一部分
を示し、73は終端インピーダンス、74はクロック発
生器(CLG)、76,81は演算増幅器、77,7
8,82,83は抵抗、79,80,84,85はコン
デンサである。
【0066】プリフィルタ(PREFIL)13とポス
トフィルタ(PSTFIL)16とは、例えば、図示の
ようなRCアクティブ・フィルタ構成に於ける回路定数
の抵抗77,78,82,83を切替えることにより、
カットオフ周波数等を切替えることができる。従って、
ディジタル加入者線とアナログ加入者線とに必要とする
帯域に対応して、抵抗等の回路定数を切替えることによ
り、所望の特性とすることができるから、主要部の共用
化を図ることができる。
トフィルタ(PSTFIL)16とは、例えば、図示の
ようなRCアクティブ・フィルタ構成に於ける回路定数
の抵抗77,78,82,83を切替えることにより、
カットオフ周波数等を切替えることができる。従って、
ディジタル加入者線とアナログ加入者線とに必要とする
帯域に対応して、抵抗等の回路定数を切替えることによ
り、所望の特性とすることができるから、主要部の共用
化を図ることができる。
【0067】又DA変換器15及びAD変換器17に、
クロック発生器74からクロック信号を供給するもので
あるが、ディジタル加入者線とアナログ加入者線とに対
しては、例えば、Σ/Δ変調器(SDMA)24に於け
るサンプリング周波数を、ディジタル加入者線の場合に
15MHz、アナログ加入者線の場合に2MHzとする
ものである。そこで、クロック発生器74から供給する
クロック信号の周波数を、ディジタル加入者線とアナロ
グ加入者線とに対応して切替える構成とする。このよう
な構成は、分周回路等を適用して容易に構成することが
できる。
クロック発生器74からクロック信号を供給するもので
あるが、ディジタル加入者線とアナログ加入者線とに対
しては、例えば、Σ/Δ変調器(SDMA)24に於け
るサンプリング周波数を、ディジタル加入者線の場合に
15MHz、アナログ加入者線の場合に2MHzとする
ものである。そこで、クロック発生器74から供給する
クロック信号の周波数を、ディジタル加入者線とアナロ
グ加入者線とに対応して切替える構成とする。このよう
な構成は、分周回路等を適用して容易に構成することが
できる。
【0068】又クロック発生器74からDA変換器15
に供給するクロック信号と、AD変換器17に供給する
クロック信号とは同一の周波数とすることも可能である
が、AD変換器17に供給するクロック信号の周波数を
低くすることも可能である。前述のように、終端インピ
ーダンス73,プリフィルタ13,ポストフィルタ16
の特性の切替えを行うと共に、DA変換器15とAD変
換器17とのクロック信号の周波数を切替えることによ
り、ディジタル加入者線とアナログ加入者線とに対して
共用化することができる。
に供給するクロック信号と、AD変換器17に供給する
クロック信号とは同一の周波数とすることも可能である
が、AD変換器17に供給するクロック信号の周波数を
低くすることも可能である。前述のように、終端インピ
ーダンス73,プリフィルタ13,ポストフィルタ16
の特性の切替えを行うと共に、DA変換器15とAD変
換器17とのクロック信号の周波数を切替えることによ
り、ディジタル加入者線とアナログ加入者線とに対して
共用化することができる。
【0069】図19は本発明の第6の実施の形態の信号
処理部の要部説明図であり、図3と同一符号は同一部分
を示し、11a〜11cはハイブリッド回路(HYB)
11を構成するハイブリッド・トランスの第1〜第3の
巻線、90は終端部、91はアナログ加入者用のドライ
バ(DRVA)、92はディジタル加入者用のドライバ
(DRVD)、93〜96は抵抗、PDA,PDDはパ
ワーダウン制御信号である。なお、図3に対応する給電
部12,リニアμ変換器(L/μ)19,μリニア変換
器(μ/L)20,ネットワーク・インタフェース回路
(NIF)21,ディジタル加入者用ファームウェア
(DIG)22,ディジタル加入者用ファームウェア
(ANA)23等は図示を省略している。
処理部の要部説明図であり、図3と同一符号は同一部分
を示し、11a〜11cはハイブリッド回路(HYB)
11を構成するハイブリッド・トランスの第1〜第3の
巻線、90は終端部、91はアナログ加入者用のドライ
バ(DRVA)、92はディジタル加入者用のドライバ
(DRVD)、93〜96は抵抗、PDA,PDDはパ
ワーダウン制御信号である。なお、図3に対応する給電
部12,リニアμ変換器(L/μ)19,μリニア変換
器(μ/L)20,ネットワーク・インタフェース回路
(NIF)21,ディジタル加入者用ファームウェア
(DIG)22,ディジタル加入者用ファームウェア
(ANA)23等は図示を省略している。
【0070】ハイブリッド回路11を介した受信信号を
プリフィルタ(PREFIL)13とΣ/Δ変調器(S
DMA)24とデシメーション・フィルタ(DFIL)
25とを介してディジタル・シグナル・プロセッサ18
に入力する受信部と、ディジタル・シグナル・プロセッ
サ18により処理した送信信号を、インターポレーショ
ン・フィルタ(IFIL)27とΣ/Δ変調器(SDM
D)26とポストフィルタ(PSTFIL)16とアナ
ログ加入者用のドライバ(DRVA)91とを介してハ
イブリッド回路11に入力するアナログ加入者用の送信
部と、ディジタル・シグナル・プロセッサ18により処
理した送信信号を、ディジタル加入者用のドライバ(D
RVD)92を介してハイブリッド回路11に入力する
ディジタル加入者用の送信部とを備えている。なお、デ
ィジタル加入者用の送信部として、図16に示すよう
に、ネットワーク・インタフェース回路21を介した送
信信号を入力するAMIデコーダ30とドライバ14と
を含む構成とすることもできる。
プリフィルタ(PREFIL)13とΣ/Δ変調器(S
DMA)24とデシメーション・フィルタ(DFIL)
25とを介してディジタル・シグナル・プロセッサ18
に入力する受信部と、ディジタル・シグナル・プロセッ
サ18により処理した送信信号を、インターポレーショ
ン・フィルタ(IFIL)27とΣ/Δ変調器(SDM
D)26とポストフィルタ(PSTFIL)16とアナ
ログ加入者用のドライバ(DRVA)91とを介してハ
イブリッド回路11に入力するアナログ加入者用の送信
部と、ディジタル・シグナル・プロセッサ18により処
理した送信信号を、ディジタル加入者用のドライバ(D
RVD)92を介してハイブリッド回路11に入力する
ディジタル加入者用の送信部とを備えている。なお、デ
ィジタル加入者用の送信部として、図16に示すよう
に、ネットワーク・インタフェース回路21を介した送
信信号を入力するAMIデコーダ30とドライバ14と
を含む構成とすることもできる。
【0071】又ディジタル・シグナル・プロセッサ18
は、ハイブリッド回路11にアナログ加入者線を接続し
た時に、アナログ加入者用のドライバ91をパワーダウ
ン制御信号PDAによりアクティブに制御し、且つディ
ジタル加入者用のドライバ92をパワーダウン制御信号
PDDによりパワーダウン制御する。又ハイブリッド回
路11にディジタル加入者線を接続した時に、アナログ
加入者用のドライバ91をパワーダウン制御信号PDA
によりパワーダウン制御し、且つディジタル加入者用の
ドライバ92をアクティブに制御する。
は、ハイブリッド回路11にアナログ加入者線を接続し
た時に、アナログ加入者用のドライバ91をパワーダウ
ン制御信号PDAによりアクティブに制御し、且つディ
ジタル加入者用のドライバ92をパワーダウン制御信号
PDDによりパワーダウン制御する。又ハイブリッド回
路11にディジタル加入者線を接続した時に、アナログ
加入者用のドライバ91をパワーダウン制御信号PDA
によりパワーダウン制御し、且つディジタル加入者用の
ドライバ92をアクティブに制御する。
【0072】又ディジタル・シグナル・プロセッサ18
は、ハイブリッド回路11にアナログ加入者線を接続し
た時に、このアナログ加入者線に対する終端インピーダ
ンスが例えば600Ω+1μFとなるように、例えば、
関数F(Z-1)等により表現できる波形の信号を生成し
て、送信信号に加算する処理を行うものである。
は、ハイブリッド回路11にアナログ加入者線を接続し
た時に、このアナログ加入者線に対する終端インピーダ
ンスが例えば600Ω+1μFとなるように、例えば、
関数F(Z-1)等により表現できる波形の信号を生成し
て、送信信号に加算する処理を行うものである。
【0073】図20は本発明の第6の実施の形態のドラ
イバの要部説明図であり、(A)は図19に於けるディ
ジタル加入者用のドライバ(DRVD)92の要部を示
し、又(B)は図19に於けるアナログ加入者用のドラ
イバ(DRVA)91の要部を示す。(A)のディジタ
ル加入者用のドライバ92は、p型の電界効果トランジ
スタ(p−FET)Q1,Q3と、n型の電界効果トラ
ンジスタ(n−FET)Q2,Q4と、ゲート回路G1
〜G4とからなる構成の場合を示し、VDD,VSSは
電源電圧であり、例えば、VDD=+6V、VSS=0
Vとすることができる。又(B)のアナログ加入者用の
ドライバ91は、演算増幅器OP−AMP1,OP−A
MP2により構成された場合を示す。
イバの要部説明図であり、(A)は図19に於けるディ
ジタル加入者用のドライバ(DRVD)92の要部を示
し、又(B)は図19に於けるアナログ加入者用のドラ
イバ(DRVA)91の要部を示す。(A)のディジタ
ル加入者用のドライバ92は、p型の電界効果トランジ
スタ(p−FET)Q1,Q3と、n型の電界効果トラ
ンジスタ(n−FET)Q2,Q4と、ゲート回路G1
〜G4とからなる構成の場合を示し、VDD,VSSは
電源電圧であり、例えば、VDD=+6V、VSS=0
Vとすることができる。又(B)のアナログ加入者用の
ドライバ91は、演算増幅器OP−AMP1,OP−A
MP2により構成された場合を示す。
【0074】ディジタル・シグナル・プロセッサ18か
らのパワーダウン制御信号PDDが“0”(ローレベ
ル)の場合、送信信号(+側)はゲート回路G1を介し
て電界効果トランジスタQ1のゲートに、且つゲート回
路G2を介して電界効果トランジスタQ2のゲートにそ
れぞれ入力される。又送信信号(−側)はゲート回路G
3を介して電界効果トランジスタQ3のゲートに、且つ
ゲート回路G4を介して電界効果トランジスタQ4のゲ
ートにそれぞれ入力される。従って、電界効果トランジ
スタQ1,Q2の出力信号は抵抗95の両端に印加さ
れ、又電界効果トランジスタQ3,Q4の出力信号は抵
抗96の両端に印加される。それによって、ハイブリッ
ド・トランスの第3の巻線11cに送信信号が印加され
る。即ち、ディジタル加入者用のドライバ92はアクテ
ィブ状態となる。
らのパワーダウン制御信号PDDが“0”(ローレベ
ル)の場合、送信信号(+側)はゲート回路G1を介し
て電界効果トランジスタQ1のゲートに、且つゲート回
路G2を介して電界効果トランジスタQ2のゲートにそ
れぞれ入力される。又送信信号(−側)はゲート回路G
3を介して電界効果トランジスタQ3のゲートに、且つ
ゲート回路G4を介して電界効果トランジスタQ4のゲ
ートにそれぞれ入力される。従って、電界効果トランジ
スタQ1,Q2の出力信号は抵抗95の両端に印加さ
れ、又電界効果トランジスタQ3,Q4の出力信号は抵
抗96の両端に印加される。それによって、ハイブリッ
ド・トランスの第3の巻線11cに送信信号が印加され
る。即ち、ディジタル加入者用のドライバ92はアクテ
ィブ状態となる。
【0075】その時、ディジタル・シグナル・プロセッ
サ18からのパワーダウン制御信号PDAは“1”(ハ
イレベル)となり、アナログ加入者用のドライバ91の
演算増幅器OP−AMP1,OP−AMP2の出力はハ
イインピーダンスとなる。即ち、パワーダウンの状態に
制御する。この場合、演算増幅器OP−AMP1,OP
−AMP2の構成に対応した各種の制御手段を適用でき
るもので、例えば、利得を零に近づけることにより、出
力インピーダンスをハイインピーダンスの状態とするこ
とができる。従って、ハイブリッド・トランスの第2の
巻線11bに抵抗93,94を介して接続されたアナロ
グ加入者用のドライバ91の出力はハイインピーダンス
となるから、疑似的にアナログ加入者用の送信部が切断
され、ハイブリッド・トランスには、ディジタル加入者
用の受信部と送信部とが接続された状態となる。
サ18からのパワーダウン制御信号PDAは“1”(ハ
イレベル)となり、アナログ加入者用のドライバ91の
演算増幅器OP−AMP1,OP−AMP2の出力はハ
イインピーダンスとなる。即ち、パワーダウンの状態に
制御する。この場合、演算増幅器OP−AMP1,OP
−AMP2の構成に対応した各種の制御手段を適用でき
るもので、例えば、利得を零に近づけることにより、出
力インピーダンスをハイインピーダンスの状態とするこ
とができる。従って、ハイブリッド・トランスの第2の
巻線11bに抵抗93,94を介して接続されたアナロ
グ加入者用のドライバ91の出力はハイインピーダンス
となるから、疑似的にアナログ加入者用の送信部が切断
され、ハイブリッド・トランスには、ディジタル加入者
用の受信部と送信部とが接続された状態となる。
【0076】又プリフィルタ13とΣ/Δ変調器24と
デシメーション・フィルタ25とディジタル・シグナル
・プロセッサ18とを含む受信部は、ディジタル加入者
線を接続した時の制御状態に切替えることによって、デ
ィジタル加入者線に対する加入者回路としての機能を発
揮することができる。
デシメーション・フィルタ25とディジタル・シグナル
・プロセッサ18とを含む受信部は、ディジタル加入者
線を接続した時の制御状態に切替えることによって、デ
ィジタル加入者線に対する加入者回路としての機能を発
揮することができる。
【0077】又加入者線10としてアナログ加入者線を
接続した場合、ディジタル・シグナル・プロセッサ18
からディジタル加入者用のドライバ92に加えるパワー
ダウン制御信号PDDを“1”(ハイレベル)、アナロ
グ加入者用のドライバ91に加えるパワーダウン制御信
号PDAを“0”(ローレベル)とすることにより、ア
ナログ加入者用のドライバ91はアクティブに制御さ
れ、演算増幅器OP−AMP1,OP−AMP2は送信
信号(+側及び−側)を抵抗93,94を介してハイブ
リッド・トランスの第2の巻線11bに入力し、又ディ
ジタル加入者用のドライバ92のゲート回路G1,G3
の出力信号は“0”、ゲート回路G2,G4の出力信号
は“1”をそれぞれ継続するから、電界効果トランジス
タQ1〜Q4はオフ状態となり、ハイブリッド・トラン
スの第3の巻線11cに対してドライバ92はハイイン
ピーダンスの状態となり、疑似的にディジタル加入者用
の送信部をハイブリッド・トランスから切断することが
できる。従って、アナログ加入者線に対する加入者回路
としての機能を発揮することができる。
接続した場合、ディジタル・シグナル・プロセッサ18
からディジタル加入者用のドライバ92に加えるパワー
ダウン制御信号PDDを“1”(ハイレベル)、アナロ
グ加入者用のドライバ91に加えるパワーダウン制御信
号PDAを“0”(ローレベル)とすることにより、ア
ナログ加入者用のドライバ91はアクティブに制御さ
れ、演算増幅器OP−AMP1,OP−AMP2は送信
信号(+側及び−側)を抵抗93,94を介してハイブ
リッド・トランスの第2の巻線11bに入力し、又ディ
ジタル加入者用のドライバ92のゲート回路G1,G3
の出力信号は“0”、ゲート回路G2,G4の出力信号
は“1”をそれぞれ継続するから、電界効果トランジス
タQ1〜Q4はオフ状態となり、ハイブリッド・トラン
スの第3の巻線11cに対してドライバ92はハイイン
ピーダンスの状態となり、疑似的にディジタル加入者用
の送信部をハイブリッド・トランスから切断することが
できる。従って、アナログ加入者線に対する加入者回路
としての機能を発揮することができる。
【0078】又プリフィルタ13とΣ/Δ変調器24と
デシメーション・フィルタ25とディジタル・シグナル
・プロセッサ18とを含む受信部は、アナログ加入者線
を接続した時の制御状態に切替えることによって、アナ
ログ加入者線に対する加入者回路としての機能を発揮す
ることができる。その場合、前述のように、ディジタル
・シグナル・プロセッサ18は、終端部90の機能とし
て、アナログ加入者線に対する所定の終端インピーダン
スとなるように、受信信号を基に形成した波形の信号を
送信信号に加算する処理を行うものである。
デシメーション・フィルタ25とディジタル・シグナル
・プロセッサ18とを含む受信部は、アナログ加入者線
を接続した時の制御状態に切替えることによって、アナ
ログ加入者線に対する加入者回路としての機能を発揮す
ることができる。その場合、前述のように、ディジタル
・シグナル・プロセッサ18は、終端部90の機能とし
て、アナログ加入者線に対する所定の終端インピーダン
スとなるように、受信信号を基に形成した波形の信号を
送信信号に加算する処理を行うものである。
【0079】この実施の形態に於いては、アナログ加入
者用のドライバ91とディジタル加入者用のドライバ9
2とをパワー制御信号PDA,PDDによってアクティ
ブ又はパワーダウン状態に制御することにより、ハイブ
リッド回路11に対してアナログ加入者線用とディジタ
ル加入者線用との切替えを行うことができる。
者用のドライバ91とディジタル加入者用のドライバ9
2とをパワー制御信号PDA,PDDによってアクティ
ブ又はパワーダウン状態に制御することにより、ハイブ
リッド回路11に対してアナログ加入者線用とディジタ
ル加入者線用との切替えを行うことができる。
【0080】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することができるも
のであり、複数の実施の形態の組合せを適用した場合で
も、ディジタル加入者線とアナログ加入者線とに対し
て、加入者回路の主要部を共用化することができる。又
遠隔制御等によって切替手段を制御することにより、加
入者線の増設,撤去,アナログ・ディジタルの変更に対
して容易に対処できるものである。又ディジタル加入者
線用とした場合に、ディジタル・シグナル・プロセッサ
の処理動作を切替えることにより、エコーキャンセラ方
式とピンポン方式との何れの伝送方式に対しても適用可
能な構成とすることができる。
されるものではなく、種々付加変更することができるも
のであり、複数の実施の形態の組合せを適用した場合で
も、ディジタル加入者線とアナログ加入者線とに対し
て、加入者回路の主要部を共用化することができる。又
遠隔制御等によって切替手段を制御することにより、加
入者線の増設,撤去,アナログ・ディジタルの変更に対
して容易に対処できるものである。又ディジタル加入者
線用とした場合に、ディジタル・シグナル・プロセッサ
の処理動作を切替えることにより、エコーキャンセラ方
式とピンポン方式との何れの伝送方式に対しても適用可
能な構成とすることができる。
【0081】
【発明の効果】以上説明したように、本発明は、給電部
と信号処理部とを含む加入者回路に於いて、ディジタル
加入者線とアナログ加入者線とに対してそれぞれの特性
に対応した切替手段を設けることにより、給電部のDC
/DCコンバーターの主要部や信号処理部のディジタル
・シグナル・プロセッサ等の主要部を共用化できる利点
があり、ディジタル・シグナル・プロセッサについて
は、演算ブロックとアドレス演算ブロックとに僅かな構
成を付加するのみで、ディジタル加入者線に対応した信
号処理ステップを簡単化することができる。従って、加
入者端末の変更等に対しても切替手段の制御によって容
易に対処することができると共に、同一構成の加入者回
路とすることができるから、コストダウンを図ることが
できる利点がある。
と信号処理部とを含む加入者回路に於いて、ディジタル
加入者線とアナログ加入者線とに対してそれぞれの特性
に対応した切替手段を設けることにより、給電部のDC
/DCコンバーターの主要部や信号処理部のディジタル
・シグナル・プロセッサ等の主要部を共用化できる利点
があり、ディジタル・シグナル・プロセッサについて
は、演算ブロックとアドレス演算ブロックとに僅かな構
成を付加するのみで、ディジタル加入者線に対応した信
号処理ステップを簡単化することができる。従って、加
入者端末の変更等に対しても切替手段の制御によって容
易に対処することができると共に、同一構成の加入者回
路とすることができるから、コストダウンを図ることが
できる利点がある。
【図1】本発明の第1の実施の形態の要部説明図であ
る。
る。
【図2】本発明の第1の実施の形態の特性説明図であ
る。
る。
【図3】本発明の第2の実施の形態の説明図である。
【図4】本発明の第2の実施の形態の演算ブロックの要
部説明図である。
部説明図である。
【図5】本発明の第2の実施の形態のアドレス演算ブロ
ックの要部説明図である。
ックの要部説明図である。
【図6】フィードフォワードイコライザーの説明図であ
る。
る。
【図7】判定帰還型イコライザーの要部説明図である。
【図8】ディジタル位相同期回路の説明図である。
【図9】フィードフォワードイコライザーの要部フロー
チャートである。
チャートである。
【図10】フィードフォワードイコライザーの要部フロ
ーチャートである。
ーチャートである。
【図11】係数メモリの説明図である。
【図12】判定帰還型イコライザーの要部フローチャー
トである。
トである。
【図13】判定帰還型イコライザーの要部フローチャー
トである。
トである。
【図14】判定帰還型イコライザーの要部フローチャー
トである。
トである。
【図15】判定帰還型イコライザーの要部フローチャー
トである。
トである。
【図16】本発明の第3の実施の形態の説明図である。
【図17】本発明の第4の実施の形態のハイブリッド回
路の要部説明図である。
路の要部説明図である。
【図18】本発明の第5の実施の形態の信号処理部の要
部説明図である。
部説明図である。
【図19】本発明の第6の実施の形態の信号処理部の要
部説明図である。
部説明図である。
【図20】本発明の第6の実施の形態のドライバの要部
説明図である。
説明図である。
【図21】従来例のアナログ加入者回路の説明図であ
る。
る。
【図22】従来例のディジタル加入者回路の説明図であ
る。
る。
【図23】DSPの説明図である。
2 スイッチング・トランジスタ 3 パルス幅制御部 4 トランス 5 整流平滑部 6 ハイブリッド・トランス 7 切替スイッチ 8 オア回路 9 信号処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平原 実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 後藤田 卓男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊戸川 寛昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (12)
- 【請求項1】 加入者線に対して給電する給電部と、デ
ィジタル・シグナル・プロセッサにより信号処理する信
号処理部とを含む加入者回路に於いて、 前記給電部は、前記加入者線に供給する出力電圧及び出
力電流を検出してスイッチングのオン期間を制御するD
C/DCコンバーターを備え、 該DC/DCコンバーターは、ディジタル加入者線に対
する給電時に出力最高電圧までは定電流特性とし、アナ
ログ加入者線に対する給電時に前記出力最高電圧より低
い所定の定電圧特性とするように切替える切替手段を備
えたことを特徴とするアナログ・ディジタル統合加入者
回路。 - 【請求項2】 前記給電部は、トランスの一次巻線に直
流電源から供給される直流電流をオン,オフするスイッ
チング・トランジスタと、前記トランスの二次巻線に誘
起した電圧を整流して平滑化して前記加入者線に対して
供給する整流平滑部と、該整流平滑部からの出力電圧を
検出する電圧検出部及び出力電流を検出する電流検出部
と、前記電圧検出部及び前記電流検出部の検出信号を入
力して前記スイッチング・トランジスタのオン期間を制
御するパルス幅制御部とを含むDC/DCコンバーター
を備え、ディジタル加入者線に対する給電時とアナログ
加入者線に対する給電時とに前記電圧検出部の検出値を
切替えて、前記ディジタル加入者線に対する給電時は出
力最高電圧まで定電流特性とし、前記アナログ加入者線
に対する給電時に前記出力最高電圧より低い所定の電圧
に制御する定電圧特性とする構成を設けたことを特徴と
する請求項1記載のアナログ・ディジタル統合加入者回
路。 - 【請求項3】 前記信号処理部は、加入者線からハイブ
リッド回路を介して入力された信号を処理し、且つネッ
トワーク・インタフェース回路を介して入力された信号
を処理するディジタル・シグナル・プロセッサと、ディ
ジタル加入者線とアナログ加入者線とに対応して切替え
るディジタル加入者用ファームウェア及びアナログ加入
者用ファームウェアとを含み、且つ前記ディジタル・シ
グナル・プロセッサの演算ブロックに、判定シンボルを
シフトするシンボル・シフトレジスタを設けたことを特
徴とする請求項1又は2記載のアナログ・ディジタル統
合加入者回路。 - 【請求項4】 前記信号処理部の前記ディジタル・シグ
ナル・プロセッサのアドレス演算ブロックに、シーケン
ス制御部及び自動利得制御部の内容をデコードとしてア
ドレス演算ユニットに入力するデコーダを設けたことを
特徴とする請求項1乃至3の何れか1項記載のアナログ
・ディジタル統合加入者回路。 - 【請求項5】 前記信号処理部と前記加入者線とを接続
するハイブリッド回路に於いて、ディジタル加入者線と
アナログ加入者線とに対応して終端インピーダンスを切
替える構成を設けたことを特徴とする請求項1乃至4の
何れか1項記載のアナログ・ディジタル統合加入者回
路。 - 【請求項6】 前記信号処理部と前記加入者線とを接続
するハイブリッド回路に於いて、ディジタル加入者線と
アナログ加入者線とに対応してハイブリッド・トランス
の巻数比を切替える構成を設けたことを特徴とする請求
項1乃至5の何れか1項記載のアナログ・ディジタル統
合加入者回路。 - 【請求項7】 前記信号処理部のプリフィルタ及びポス
トフィルタの回路定数を、ディジタル加入者線とアナロ
グ加入者線とに対応して切替えて、カットオフ周波数の
切替えを行う構成を設けたことを特徴とする請求項1乃
至6の何れか1項記載のアナログ・ディジタル統合加入
者回路。 - 【請求項8】 前記信号処理部のAD変換器とDA変換
器とのサンプリング周波数を、ディジタル加入者線とア
ナログ加入者線とに対応して切替える構成を設けたこと
を特徴とする請求項1乃至7の何れか1項記載のアナロ
グ・ディジタル統合加入者回路。 - 【請求項9】 前記信号処理部は、ネットワーク・イン
タフェース回路を介した送信信号又はディジタル・シグ
ナル・プロセッサにより処理した送信信号を入力するド
ライバを含むディジタル加入者用の送信部と、前記ディ
ジタル・シグナル・プロセッサにより処理した送信信号
を入力するDA変換器とポストフィルタとを含むアナロ
グ加入者用の送信部と、前記ディジタル加入者用の送信
部と前記アナログ加入者用の送信部とをハイブリッド回
路に対して切替える切替スイッチと、前記ハイブリッド
回路を介した受信信号をプリフィルタとAD変換器とを
介して前記ディジタル・シグナル・プロセッサに入力す
る受信部とを備えたことを特徴とする請求項1〜8の何
れか1項記載のアナログ・ディジタル統合加入者回路。 - 【請求項10】 前記信号処理部は、ハイブリッド回路
を介した受信信号をプリフィルタとΣ/Δ変調器とデシ
メーション・フィルタとを介してディジタル・シグナル
・プロセッサに入力する受信部と、前記ディジタル・シ
グナル・プロセッサにより処理した送信信号を、インタ
ーポレーション・フィルタとΣ/Δ変調器とポストフィ
ルタとアナログ加入者用のドライバとを介して前記ハイ
ブリッド回路に入力するアナログ加入者用の送信部と、
前記ディジタル・シグナル・プロセッサにより処理した
送信信号を、ディジタル加入者用のドライバを介して前
記ハイブリッド回路に入力するディジタル加入者用の送
信部とを備え、前記ディジタル・シグナル・プロセッサ
は、前記ハイブリッド回路にアナログ加入者線を接続し
た時に、前記アナログ加入者用のドライバをアクティブ
に制御し、且つ前記ディジタル加入者用のドライバをパ
ワーダウン制御し、前記ハイブリッド回路にディジタル
加入者線を接続した時に、前記アナログ加入者用のドラ
イバをパワーダウン制御し、且つ前記ディジタル加入者
用のドライバをアクティブに制御する構成を備えたこと
を特徴とする請求項1乃至8の何れか1項記載のアナロ
グ・ディジタル統合加入者回路。 - 【請求項11】 前記信号処理部の前記ハイブリッド回
路は、加入者線を接続する第1の巻線と、前記プリフィ
ルタ及び前記アナログ加入者用のドライバを接続する第
2の巻線と、前記ディジタル加入者用のドライバを接続
する第3の巻線とを備えたことを特徴とする請求項10
記載のアナログ・ディジタル統合加入者回路。 - 【請求項12】 前記ディジタル・シグナル・プロセッ
サは、前記ハイブリッド回路を介してアナログ加入者線
が接続された時に、該アナログ加入者線に対する終端イ
ンピーダンスに対応した波形の信号を生成して前記送信
信号に加算する処理を行う構成を備えたことを特徴とす
る請求項10記載のアナログ・ディジタル統合加入者回
路。
Priority Applications (3)
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Legal Events
Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |