JPH10336711A

JPH10336711A - アナログ・ディジタル統合加入者回路

Info

Publication number: JPH10336711A
Application number: JP9102887A
Authority: JP
Inventors: Yutaka Awata; 豊粟田; Seiji Miyoshi; 清司三好; Minoru Hirahara; 実平原; Takao Gotoda; 卓男後藤田; Hiroaki Idogawa; 寛昭伊戸川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-31
Filing date: 1997-04-21
Publication date: 1998-12-18
Also published as: US6263015B1; EP0869655A3; EP0869655A2

Abstract

(57)【要約】【課題】アナログ・ディジタル統合加入者回路に関
し、アナログ加入者回路とディジタル加入者回路との主
要部を共用化して統合する。【解決手段】ディジタル・シグナル・プロセッサ（Ｄ
ＳＰ）１８，ハイブリッド回路１１，ＡＤ変換器１５，
ＤＡ変換器１７等を含む信号処理部と、給電部１２とを
有し、給電部１２は、ＤＣ／ＤＣコンバーターを備え、
ディジタル加入者線に対しては定電流特性で給電し、ア
ナログ加入者線に対しては定電圧特性で給電するように
切替え、信号処理部のＤＳＰ１８は、演算ブロックに判
定シンボルをシフトするシンボル・シフトレジスタを設
け、アドレス演算ブロックに、自動利得制御部及びシー
ケンス制御部による値をデコードしてアドレス演算ユニ
ットに入力するデコーダを設け、且つＤＳＰ１８に対し
て、ディジタル加入者用ファームウェア２２とアナログ
加入者用ファームウェア２３とを切替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ加入者線
とディジタル加入者線との何れにも適用できるアナログ
・ディジタル統合加入者回路に関する。アナログ加入者
線とディジタル加入者線とが混在して交換機に収容され
る場合が多く、それぞれアナログ加入者線とディジタル
加入者線とに対して専用の加入者回路を交換機に設けて
いる。従って、アナログ加入者端末をディジタル加入者
端末に交換した場合等に於いては、交換機に於ける加入
者回路の交換或いは接続替えが必要となっていた。この
ような点から、アナログ加入者線を接続する加入者回路
と、ディジタル加入者線を接続する加入者回路とを共用
化することが考えられているが、実用化には至っていな
いものである。

【０００２】

【従来の技術】図２１は従来例のアナログ加入者回路を
示し、１００は加入者線、１０１は２線４線変換を行う
ハイブリッド回路（ＨＹＢ）、１０２は給電部、１０３
はプリフィルタ（ＰＲＥＦＩＬ）、１０４はポストフィ
ルタ（ＰＳＴＦＩＬ）、１０５はＡＤ変換器、１０６は
ディジタル・シグナル・プロセッサ（ＤＳＰ）、１０７
はリニアμ変換器（Ｌ／μ）、１０８はμリニア変換器
（μ／Ｌ）、１０９はネットワーク・インタフェース回
路（ＮＩＦ）、１１０はΣ／Δ変調によりアナログ信号
をディジタル信号に変換するΣ／Δ変調器（ＳＤＭ
Ａ）、１１１はデシメーション・フィルタ（ＤＦＩ
Ｌ）、１１２はΣ／Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ／Δ変調器（ＳＤＭＤ）、１１３
はインタポレーション・フィルタ（ＩＦＩＬ）、１１４
はバランシング・ネットワーク（ＢＮ）、１１５はバン
ドパスフィルタ（ＢＰＦ）、１１６はローパスフィルタ
（ＬＰＦ）、１１７はＤＡ変換器である。

【０００３】給電部１０２は、加入者線１００に対して
例えば４８Ｖの給電電圧による定電圧給電特性を有して
おり、加入者線１００からのアナログ音声信号は、ハイ
ブリッド回路１０１からプリフィルタ１０３を介してＡ
Ｄ変換器１０５によりディジタル信号に変換され、ディ
ジタル・シグナル・プロセッサ１０６により、バンドパ
スフィルタ１１５とローパスフィルタ１１６及びバラン
シング・ネットワーク１１４によるフィルタリング等の
処理機能が実現され、リニアμ変換器１０７によりμ則
に従った１サンプル８ビット構成の６４ｋｂｐｓのディ
ジタル音声信号としてネットワーク・インタフェース回
路１０９を介して通話路スイッチ側に転送される。

【０００４】又ネットワーク・インタフェース回路１０
９に入力されたμ圧伸則のディジタル音声信号は、μリ
ニア変換器１０８によりリニアのディジタル音声信号に
変換され、ディジタル・シグナル・プロセッサ１０６に
よるローパスフィルタ１１６を介して、インタポレーシ
ョン・フィルタ１１３とΣ／Δ変調器１１２とからなる
ＤＡ変換器１１７に入力され、アナログ音声信号に変換
されてポストフィルタ１０４からハイブリッド回路１０
１を介して加入者線１００に送出される。

【０００５】図２２は従来例のディジタル加入者回路の
説明図であり、１２０は加入者線、１２１はハイブリッ
ド回路（ＨＹＢ）、１２２は給電部、１２３はプリフィ
ルタ（ＰＲＥＦＩＬ）、１２４はＡＤ変換器、１２５は
フィードフォワードイコライザー（ＦＦＥ）、１２６は
判定帰還型イコライザー（ＤＦＥ）、１２７は自動利得
制御部（ＡＧＣ）、１２８はディジタル位相同期回路
（ＤＰＬＬ）、１２９はネットワーク・インタフェース
回路（ＮＩＦ）、１３０はＡＭＩデコーダ（ＡＭＩ）、
１３１はラインドライバ（ＤＲＶ）、１３２はシーケン
ス制御部（ＳＥＱ）、１３３はΣ／Δ変調器（ＳＤ
Ｍ）、１３４はデシメーション・フィルタ（ＤＦＩＬ）
である。

【０００６】給電部１２２は、加入者線１２０に対して
例えば３９ｍＡの給電電流を定電流特性によって供給す
る構成を備えている。又シーケンス制御部１３２は、図
示を省略した経路で、加入者線１２０に接続されたディ
ジタル加入者端末との間で呼設定時にトレーニング制御
を行うものである。又フィードフォワードイコライザー
１２５と判定帰還型イコライザー１２６とにより、波形
等化を行い、且つ自動利得制御部１２７によりフィード
フォワードイコライザーの関数が選択され、所望のレベ
ルのディジタル信号としてネットワーク・インタフェー
ス回路１２９を介して通話路スイッチ側へ転送される。

【０００７】図２３はＤＳＰの説明図であり、例えば、
前述のアナログ加入者回路に於けるディジタル・シグナ
ル・プロセッサ１０６の構成を示すものであり、１４１
は演算ブロック、１４２はアドレス演算ブロック、１４
３は内蔵メモリ（ＩＲＡＭ）、１４４はプログラム・シ
ーケンス制御ブロック、１４５は特殊レジスタ／カウン
タ・ブロック、１４６はＩ／Ｏインタフェース・ブロッ
ク、１４７は内部バスであり、各ブロックは内部バス１
４７を介して接続されている。

【０００８】又演算ブロック１４１は、数値演算ユニッ
トＡＬＵと、乗算器ＭＰＹと、レジスタＡ，Ｂ，Ｐと、
アキュムレータＣ，Ｄとを含み、乗算器ＭＰＹによる乗
算及び数値演算ユニットＡＬＵによる各種の演算を行う
ものである。又アドレス演算ブロック１４２は、アドレ
ス演算ユニットＡＡＬＵと、レジスタＸ０，Ｂ０，Ｘ
１，Ｂ１，Ｘ２，ＶＳＭ，ＰＡＧ，ＥＡＲと、ＤＭＡカ
ウンタＤＭＣとを含み、例えば、ベースレジスタＢ０，
Ｂ１とインデックスレジスタＸ０，Ｘ１とオフセットと
の内容の加算結果を実効アドレスとすることができる。

【０００９】又内蔵メモリ１４３は、３ポート・ランダ
ムアクセスメモリの場合を示し、又プログラム・シーケ
ンス制御ブロック１４４は、命令メモリＩＲＯＭと、命
令レジスタＩＲと、プログラムカウンタＰＣと、デコー
ダＤＥＣと、ループカウンタＣ０，Ｃ１と、リピートカ
ウンタＲＰＣとを含み、プログラムカウンタＰＣが順次
インクリメントされることにより、又は分岐命令や割込
み等によるアドレスがロードされ、命令メモリＩＲＯＭ
から命令を読出し、命令レジスタＩＲにセットしてデコ
ーダＤＥＣによりデコードして各部を制御する。

【００１０】又特殊レジスタ／カウンタ・ブロック１４
５は、タイマ・カウンタＴＩＭと、モード設定レジスタ
ＭＯＤと、割込マスク用レジスタＭＡＳＫと、ステータ
ス・レジスタＳＴと、レジスタ群Ｒｅｇ．Ｆｉｌｅとを
含み、又Ｉ／Ｏインタフェース・ブロック１４６は、シ
リアル入力レジスタＳＩ０，ＳＩ１と、シリアル出力レ
ジスタＳＯ０，ＳＯ１と、パラレル入力レジスタＰＩ
と、パラレル出力レジスタＰＯと、パラレルアドレス入
力レジスタＰＩＡと、パラレルアドレス出力レジスタＰ
ＯＡと、機番レジスタＰＡＤとを含む構成を有する。

【００１１】

【発明が解決しようとする課題】半導体技術の進歩によ
り、各部の小型化が図られており、例えば、アナログ加
入者回路は、８加入者に対して１パッケージとして構成
し、又ディジタル加入者回路は、４加入者に対して１パ
ッケージとして構成している。このような構成によって
全体の小型化を図ることができる。しかし、アナログ加
入者回路に於いて、８加入者の中の例えば１加入者が、
アナログ加入者端末からディジタル加入者端末に変更し
た場合、その加入者の収容位置を変更する必要が生じ
る。又アナログ加入者回路の８加入者の中の例えば１加
入者対応の構成に障害が発生すると、１パッケージを取
替える為に、他の７加入者に対して強制切断する必要が
生じる。即ち、サービスが低下する問題がある。

【００１２】前述の問題を解決する為に、１加入者対応
に１パッケージ構成の加入者回路を構成することが考え
られる。それによって、アナログ加入者端末とディジタ
ル加入者端末との間の変更や、障害発生時には、１パッ
ケージの取替えで済むことになる。しかし、予め多数の
アナログ加入者回路とディジタル加入者回路とのパッケ
ージをそれぞれ用意しておく必要があり、経済的な問題
が生じる。又加入者の収容数の多い交換機に於いては、
パッケージの取替えを誤りなく行うことは容易ではな
い。

【００１３】そこで、アナログ加入者回路とディジタル
加入者回路との共用化を図ることが考えられる。その場
合、例えば、アナログ加入者回路の給電部１０２は、加
入者線１００に−４８Ｖの電圧を定電圧化して供給する
構成が採用されている。これに対して、ディジタル加入
者回路の給電部１２２は、加入者線１２０に、３９ｍＡ
の電流を定電流化して供給する構成が採用されている。
なお、給電部１２２は、加入者線１２０のインピーダン
スが大きい場合に、出力電圧が上昇することになるが、
例えば、出力最高電圧は６０Ｖ程度に設定されている。
従って、給電部１０２，１１２の特性が異なることか
ら、アナログ加入者回路とディジタル加入者回路とに共
用化することができないことになる。

【００１４】又アナログ加入者回路は、例えば、８ｋＨ
ｚのサンプリング速度であり、従って、ディジタル・シ
グナル・プロセッサＤＳＰにより、フィルタ演算等の音
声信号処理が可能であるが、ディジタル加入者回路に於
いては、例えば、ピンポン伝送方式を適用した場合、例
えば、３２０ｋＨｚのサンプリング速度とする必要があ
り、アナログ加入者回路に適用したＤＳＰをそのまま適
用することができないものであった。又エコーキャンセ
ラ方式を適用した場合、直流成分を持つ２Ｂ１Ｑ符号に
対しても適用できるように、符号間干渉成分の等化能力
を大きくする必要がある。従って、アナログ加入者回路
に比較してディジタル加入者回路に於けるＤＳＰは高速
動作の構成が必要となり、コストアップとなる問題があ
る。本発明は、アナログ加入者回路とディジタル加入者
回路との給電部と信号処理部との主要部を共用化して経
済化を図ることを目的とする。

【００１５】

【課題を解決するための手段】本発明のアナログ・ディ
ジタル統合加入者回路は、（１）加入者線に対して給電
する給電部と、ディジタル・シグナル・プロセッサ（以
下ＤＳＰと略称する）により信号処理する信号処理部９
とを含む加入者回路に於いて、給電部は、加入者線に供
給する出力電圧及び出力電流を検出してスイッチングの
オン期間を制御するＤＣ／ＤＣコンバーターを備え、こ
のＤＣ／ＤＣコンバーターは、ディジタル加入者線に対
する給電時に出力最高電圧までは定電流特性とし、アナ
ログ加入者線に対する給電時に前記出力最高電圧より低
い所定の定電圧特性とするように切替える切替手段を備
えている。従って、給電部の主要部を共用化できる。

【００１６】又（２）給電部は、トランス４の一次巻線
に直流電源１から供給される直流電流をオン，オフする
スイッチング・トランジスタ２と、トランス４の二次巻
線に誘起した電圧を整流して平滑化して加入者線に対し
て供給する整流平滑部５と、この整流平滑部５からの出
力電圧を検出する電圧検出部及び出力電流を検出する電
流検出部と、電圧検出部及び電流検出部の検出信号を入
力して、スイッチング・トランジスタ２のオン期間を制
御するパルス幅制御部３とを含むＤＣ／ＤＣコンバータ
ーを備え、ディジタル加入者線に対する給電時とアナロ
グ加入者線に対する給電時とに前記電圧検出部の検出値
を切替えて、ディジタル加入者線に対する給電時は出力
最高電圧まで定電流特性とし、アナログ加入者線に対す
る給電時に前記出力最高電圧より低い所定の電圧に制御
する定電圧特性とする構成を設けている。従って、給電
部のＤＣ／ＤＣコンバーターを共用化できる。

【００１７】又（３）アナログ・ディジタル統合加入者
回路の信号処理部は、加入者線からハイブリッド回路を
介して入力された信号を処理し、且つネットワーク・イ
ンタフェース回路を介して入力された信号を処理するＤ
ＳＰと、ディジタル加入者線とアナログ加入者線とに対
応して切替えるディジタル加入者用ファームウェア及び
アナログ加入者用ファームウェアとを含み、且つＤＳＰ
の演算ブロックに、判定シンボルをシフトするシンボル
・シフトレジスタを設ける。このシンボル・シフトレジ
スタを参照して信号処理を行うことにより、処理ステッ
プを簡単化することができる。

【００１８】又（４）アナログ・ディジタル統合加入者
回路の信号処理部のＤＳＰのアドレス演算ブロックに、
シーケンス制御部及び自動利得制御部の内容をデコード
としてアドレス演算ユニットに入力するデコーダを設け
る。それにより、タイマーカウンタを参照する処理ステ
ップ等を省略することができる。

【００１９】又（５）アナログ・ディジタル統合加入者
回路に於ける信号処理部と加入者線とを接続するハイブ
リッド回路に於いて、ディジタル加入者線とアナログ加
入者線とに対応して終端インピーダンスを切替える構成
を設ける。ディジタル加入者線とアナログ加入者線と対
して要求される終端インピーダンスが異なるから、例え
ば、ディジタル加入者線に対しては１１０Ω、アナログ
加入者線に対しては６００Ω＋１μＦの終端インピーダ
ンスとなるように切替える。

【００２０】又（６）前述のハイブリッド回路に於い
て、ディジタル加入者線とアナログ加入者線とに対応し
てハイブリッド・トランスの巻数比を切替える構成を設
ける。ディジタル加入者線とアナログ加入者線とに対し
て要求される信号レベルに容易に対処できる。

【００２１】又（７）アナログ・ディジタル統合加入者
回路の信号処理部のプリフィルタ及びポストフィルタの
回路定数を、ディジタル加入者線とアナログ加入者線と
に対応して切替えて、カットオフ周波数の切替えを行う
構成を設ける。

【００２２】又（８）アナログ・ディジタル統合加入者
回路の信号処理部のＡＤ変換器とＤＡ変換器とのサンプ
リング周波数を、ディジタル加入者線とアナログ加入者
線とに対応して切替える構成を設ける。

【００２３】又（９）前述の信号処理部は、ネットワー
ク・インタフェース回路を介した送信信号又はＤＳＰに
より処理した送信信号を入力するドライバを含むディジ
タル加入者用の送信部と、ＤＳＰにより処理した送信信
号を入力するＤＡ変換器とポストフィルタとを含むアナ
ログ加入者用の送信部と、ディジタル加入者用の送信部
とアナログ加入者用の送信部とをハイブリッド回路に対
して切替える切替スイッチと、ハイブリッド回路を介し
た受信信号をプリフィルタとＡＤ変換器とを介してＤＳ
Ｐに入力する受信部とを備えることができる。

【００２４】又（１０）前述の信号処理部は、ハイブリ
ッド回路を介した受信信号をプリフィルタとΣ／Δ変調
器とデシメーション・フィルタとを介してＤＳＰに入力
する受信部と、ＤＳＰにより処理した送信信号を、イン
ターポレーション・フィルタとΣ／Δ変調器とポストフ
ィルタとアナログ加入者用のドライバとを介して、ハイ
ブリッド回路に入力するアナログ加入者用の送信部と、
ＤＳＰにより処理した送信信号を、ディジタル加入者用
のドライバを介してハイブリッド回路に入力するディジ
タル加入者用の送信部とを備え、ＤＳＰは、ハイブリッ
ド回路にアナログ加入者線を接続した時に、アナログ加
入者用のドライバをアクティブに制御し、且つディジタ
ル加入者用のドライバをパワーダウン制御し、ハイブリ
ッド回路にディジタル加入者線を接続した時に、アナロ
グ加入者用のドライバをパワーダウン制御し、且つディ
ジタル加入者用のドライバをアクティブに制御する構成
を備えることができる。

【００２５】又（１１）前述の信号処理部のハイブリッ
ド回路は、加入者線を接続する第１の巻線と、プリフィ
ルタ及びアナログ加入者線用ドライバを接続する第２の
巻線と、ディジタル加入者線用ドライバを接続する第３
の巻線とを備えた構成とすることができる。

【００２６】又（１２）前述のＤＳＰは、ハイブリッド
回路を介してアナログ加入者線が接続された時に終端イ
ンピーダンスに対応した波形の信号を生成して、送信信
号に加算する処理を行う構成を備えることができる。

【００２７】

【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、１は直流電源、２はスイッチング・ト
ランジスタ、３はパルス幅制御部、４はトランス、５は
整流平滑部、６はハイブリッド・トランス、７は切替ス
イッチ、８はオア回路、９は信号処理部、Ｃ１〜Ｃ３は
コンデンサ、Ｒ１〜Ｒ４は抵抗、ＲＩは電流検出部、Ｄ
１〜Ｄ３はダイオードである。

【００２８】この実施の形態は、ＤＣ／ＤＣコンバータ
ーにより給電部を構成し、アナログ加入者線とディジタ
ル加入者線とに対して給電を行うものであり、ハイブリ
ッド回路６を介して、各種のフィルタやディジタル・シ
グナル・プロセッサ等を含む信号処理部９が接続され
る。又抵抗Ｒ１〜Ｒ４からなる電圧検出部と、電流検出
部ＲＩとはダイオードＤ２，Ｄ３からなるオア回路８を
介してパルス幅制御部３と接続されている。パルス幅制
御部３は、既に知られている各種の構成を適用すること
ができるものであり、例えば、鋸歯状波発生器からの鋸
歯状波信号と、検出信号とを比較して、鋸歯状波信号レ
ベルが大きい期間をオン期間とする構成とすることがで
きる。

【００２９】パルス幅制御部３によりスイッチング・ト
ランジスタ２のオン，オフが制御されて、トランス４の
一次巻線に直流電源１から電流が供給され、二次巻線に
誘起した電圧はダイオードＤ１とコンデンサＣ１とから
なる整流平滑部により整流されて平滑化され、チョーク
コイルとハイブリッド・トランス６の巻線とを介して加
入者線に供給される。加入者線に供給される電流は電流
検出部ＲＩにより検出される。又整流平滑出力電圧は、
抵抗Ｒ１，Ｒ２により分圧されて検出され、又抵抗Ｒ
３，Ｒ４により分圧されて検出される。この抵抗Ｒ１〜
Ｒ４により電圧検出部を構成した場合を示す。

【００３０】ディジタル加入者線に対して給電する場
合、パルス幅制御部３は、ダイオードＤ２を介した電流
検出部ＲＩによる検出信号に従って、例えば、３９ｍＡ
が供給されるように、スイッチング・トランジスタ２の
オン期間を制御する。即ち、定電流特性として給電す
る。そして、ディジタル加入者線のインピーダンスが大
きくなり、整流平滑出力電圧が出力最大電圧の例えば６
０Ｖに達すると、切替スイッチ７を図示状態としている
時に、抵抗Ｒ１，Ｒ２により分圧された検出信号が、電
流検出部ＲＩの検出信号より大きくなってダイオードＤ
３を介してパルス幅制御部３に入力され、パルス幅制御
部３は、スイッチング・トランジスタ２のオン期間を制
御し、それによって、整流平滑出力電圧は６０Ｖ一定と
なる。

【００３１】又アナログ加入者線に対して給電する場
合、切替スイッチ７を切替えて、抵抗Ｒ３，Ｒ４により
分圧された検出信号をダイオードＤ３を介してパルス幅
制御部３に入力する。この場合、（Ｒ１／Ｒ２）＞（Ｒ
３／Ｒ４）の関係とする。それによって、電流検出部Ｒ
Ｉの検出信号によるパルス幅制御から、電圧検出部の検
出信号によるパルス幅制御に切替えられることになり、
定電圧制御により例えば４８Ｖの整流平滑出力電圧がア
ナログ加入者線に供給される。

【００３２】図２は本発明の第１の実施の形態の特性説
明図であり、ディジタル加入者線に対して給電する場
合、電流３９ｍＡの定電流特性の領域ＣＩで給電し、出
力最高電圧の６０Ｖに於いて垂下特性となる。又アナロ
グ加入者線に対して給電する場合、出力最高電圧より低
い電圧４８Ｖの定電圧特性の領域ＣＶで給電する。又電
圧検出部をＲａ，Ｒｂ，Ｒｃにより構成し、ディジタル
加入者線に対して給電する場合にタップＴｂに切替え
て、整流平滑出力電圧が出力最高電圧の６０Ｖを超えな
いように制御すると共に、定電流特性とし、又アナログ
加入者線に対して給電する場合にタップＴａに切替え
て、整流平滑出力電圧が４８Ｖとなるように制御して定
電圧特性とすることができる。

【００３３】前述のＤＣ／ＤＣコンバーターの定電圧特
性と定電流特性との切替手段は、切替スイッチ７を手動
により操作するか、又は切替制御信号によって切替制御
することができる。又他の構成を適用することも可能で
あり、例えば、トランジスタ等のスイッチング素子を用
いて切替スイッチ７を構成し、加入者線の収容位置情報
を基に、保守コンソール等からの切替指令に従って給電
特性を切替える構成とすることができる。この場合に
は、無人交換局を遠隔制御して加入者の端末の変更に容
易に対応することができる。

【００３４】又ハイブリッド・トランス６に図示を省略
した終端インピーダンスを接続し、ディジタル加入者線
とアナログ加入者線とに対して、その終端インピーダン
スを切替える構成とすることができる。又ハイブリッド
・トランス６の巻数比を、ディジタル加入者線とアナロ
グ加入者線とに対して切替えて、加入者線に送出する信
号レベルの切替えを行うこともできる。又通常の加入者
回路のように、給電極性の反転手段やサージ保護手段等
を付加することができる。

【００３５】図３は本発明の第２の実施の形態の説明図
であり、１０は加入者線、１１はハイブリッド回路（Ｈ
ＹＢ）、１２は給電部、１３はプリフィルタ（ＰＲＥＦ
ＩＬ）、１４はラインドライバ（ＤＲＶ）、１５はＡＤ
変換器、１６はポストフィルタ（ＰＳＴＦＩＬ）、１７
はＤＡ変換器、１８はディジタル・シグナル・プロセッ
サ（ＤＳＰ）、１９はリニアμ変換器（Ｌ／μ）、２０
はμリニア変調器（μ／Ｌ）、２１はネットワーク・イ
ンタフェース回路（ＮＩＦ）、２２はディジタル加入者
用ファームウェア（ＤＩＧ）、２３はアナログ加入者用
ファームウェア（ＡＮＡ）、２４はΣ／Δ変調によりア
ナログ信号をディジタル信号に変換するΣ／Δ変調器
（ＳＤＭＡ）、２５はデシメーション・フィルタ（ＤＦ
ＩＬ）、２６はΣ／Δ変調によりディジタル信号をアナ
ログ信号に変換するΣ／Δ変調器（ＳＤＭＤ）、２７は
インタポレーション・フィルタ（ＩＦＩＬ）、２８は切
替スイッチを示す。

【００３６】給電部１２は、例えば、図１に示す構成を
適用し、切替制御信号によって、ディジタル加入者線に
対して給電する場合は定電流特性とし、アナログ加入者
線に給電する場合は定電圧特性とするように切替えるも
のであり、且つ切替スイッチ２８を制御して、ディジタ
ル加入者線を収容した時はディジタル加入者用ファーム
ウェア２２をディジタル・シグナル・プロセッサ１８に
接続し、アナログ加入者線を収容した時はアナログ加入
者線用ファームウェア２３をディジタル・シグナル・プ
ロセッサ１８に接続して信号処理を行うものである。

【００３７】又ハイブリッド回路１１と、プリフィルタ
１３と、ラインドライバ１４と、ＡＤ変換器１５と、Ｄ
Ａ変換器１７とを、アナログ加入者回路とディジタル加
入者回路とに対して共用化し、従来例のアナログ加入者
回路のディジタル・シグナル・プロセッサ１０６と、従
来例のディジタル加入者回路のフィードフォワードイコ
ライザー１２５と判定帰還型イコライザー１２６と自動
利得制御部１２７とディジタル位相同期回路１２８とシ
ーケンス制御部１３２とを、ディジタル・シグナル・プ
ロセッサ１８によって共用化するものである。

【００３８】前述のハイブリッド回路１１を図１に示す
ハイブリッド・トランス６により構成し、ディジタル加
入者線とアナログ加入者線とに対する信号レベルについ
ては、前述のように、ハイブリッド・トランス６の巻数
比の切替えにより対応することができる。又ディジタル
加入者線とアナログ加入者線とに対する終端インピーダ
ンスについても、ハイブリッド回路１１に接続された終
端インピーダンスを切替える構成とする。

【００３９】又共用化を図ったディジタル・シグナル・
プロセッサ１８は、図４に示すように、その演算ブロッ
ク（従来例のディジタル・シグナル・プロセッサの演算
ブロック１４１参照）にシンボル・シフトレジスタＳＳ
Ｒを設け、このシンボル・シフトレジスタＳＳＲをバス
ＢＵＳを介して参照できるように構成する。それによっ
て、メモリを用いた仮想シフト処理を省略可能とし、処
理ステップの簡単化を図るものである。なお、Ａは演算
用レジスタ、Ｂは乗算用レジスタ、Ｐは乗算結果格納レ
ジスタ、Ｃはアキュムレータ、ＭＰＹは乗算器、ＡＬＵ
は数値演算ユニットを示す。

【００４０】又ディジタル・シグナル・プロセッサ１８
に、図５に示すように、そのアドレス演算ブロック（従
来例のディジタル・シグナル・プロセッサのアドレス演
算ブロック１４２参照）に、シーケンス制御部ＳＥＱに
よるトレーニング・シーケンスの状態を示す内容をデコ
ーダＤＥＣ２によりデコードしてアドレス演算ユニット
ＡＡＬＵに入力し、又自動利得制御部ＡＧＣのコードを
デコーダＤＥＣ１によりデコードしてアドレス演算ユニ
ットＡＡＬＵに入力する構成を設ける。なお、ＢＵＳは
バス、Ｘはインデックスレジスタ、ＢＳ０はベースレジ
スタである。

【００４１】又ＡＤ変換器１５及びＤＡ変換器１７に於
けるΣ／Δ変調器２４，２６のサンプリング周波数につ
いても、ディジタル加入者線とアナログ加入者線とに対
して切替える構成を設けることができる。又プリフィル
タ１３やポストフィルタ１６のカットオフ周波数をディ
ジタル加入者線とアナログ加入者線とに対して切替える
構成を設けることができる。

【００４２】図６はフィードフォワードイコライザーの
要部説明図であり、図２０に於けるフィードフォワード
イコライザー１２５（ＦＦＥ）の構成を示し、Ｚ^-1は遅
延回路、Ｆ_0,AGC〜Ｆ_4,AGCは係数器、Σは加算器を示
す。入力信号Ｉ_kと、出力信号Ｘ_Kとは、自動利得制御
部（図２０に於ける自動利得制御部１２７（ＡＧＣ）参
照）の加入者線の損失を表すコードで、例えば、ＡＧＣ
＝０〜３とすることができる。Ｘ_k＝Σ⁴ _n=0（Ｉ_(k-n)×Ｆ_(n),AGC） …（１）で表すことができる。

【００４３】図７は判定帰還型イコライザーの要部説明
図であり、図２０に於ける判定帰還型イコライザー１２
６（ＤＦＥ）の構成の要部を示し、５１は判定器、５２
は加算器（Σ）、Ｔは遅延素子、×印は乗算器、＋印は
加算器、αはトレーニング・シーケンスの過程で変更さ
れる値を乗算する係数器である。又ポストカーソル５、
メインカーソル１の場合を示し、タップ係数の更新は、
例えば、ＬＭＳアルゴリズムによって行うことができ
る。

【００４４】加算器５２からのレプリカＲ（ｋ）は、Ｒ（ｋ）＝Σ⁵ _n=0〔Ｃ_n（ｋ）・ａ（ｋ−ｎ）〕 …（２）又フィードフォワードイコライザー（ＦＦＥ）の出力信
号Ｘ_kとレプリカＲ_kとの差分の等化出力信号Ｙ（ｋ）
は、Ｙ（ｋ）＝Ｘ（ｋ）−Ｒ（ｋ） …（３）又残留エラーｅ_k（ｋ）は、ｅ_k（ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ₀（ｋ） …（４）又ＬＭＳアルゴリズムによるタップ係数更新Ｃ_n（ｋ＋
１）は、Ｃ_n（ｋ＋１）＝Ｃ_n（ｋ）＋α・ａ（ｋ−ｎ）・ｅ_k …（５）で表される。なお、ｎ＝０〜５であり、判定器５１に於
いて等化出力信号Ｙ_kを判定し、判定シンボルａ_kを出
力する。

【００４５】図８はディジタル位相同期回路の説明図で
あり、図２０に於けるディジタル位相同期回路１２８
（ＤＰＬＬ）の構成の要部を示し、５３は位相比較器、
＋印は加算器、Ｚ^-1は遅延回路である。又係数Ａ₀〜Ａ
₃は、トレーニング・シーケンス過程に於いて値を変更
するものであり、入力位相と出力位相とを位相比較器５
３により比較して、入力位相に同期したタイミング信号
を再生するものである。この回路の伝達関数Ｈ（Ｚ^-1）
は、Ｈ（Ｚ^-1）＝〔（１−Ｚ^-1）・Ａ₁・Ａ₂・Ｚ^-1＋Ａ₀・Ａ₂・Ｚ^-2〕／｛（１−Ｚ^-1）²＋〔（１−Ｚ^-1）・Ａ₁＋Ａ₀・Ｚ^-1〕・Ａ₂・Ｚ^-1｝ …（６）と表すことができる。

【００４６】図９及び図１０はフィードフォワードイコ
ライザーの要部フローチャートであり、図６に示すフィ
ードフォワードイコライザーの機能をディジタル・シグ
ナル・プロセッサにより毎サンプルの処理により実現す
る場合の要部のステップ（Ａ１）〜（Ａ２０）を示す。

【００４７】ステップ（Ａ１）に於いては、ＡＧＣ→Ｃ
として、自動利得制御のコードをアキムレータＣにセッ
トし、Ｃ＝０か否かを判定し（Ａ２）、０の時はレジス
タＢ０に０をセットし（Ａ３）、０でない時は、レジス
タＡに１をセットし（Ａ４）、Ｃ−Ａ＝０か否かを判定
し（Ａ５）、０の時はレジスタＢ０に５をセットし（Ａ
６）、０でない時は、レジスタＡに２をセットし（Ａ
７）、Ｃ−Ａ＝０か否かを判定し（Ａ８）、０の時はレ
ジスタＢ０に１０をセットし（Ａ９）、０でない時は、
レジスタＢ０に１５をセットする（Ａ１０）。

【００４８】前述のように、本発明に於いては、アドレ
ス演算ブロックに、図５に示すように、自動利得制御部
ＡＧＣのコードをデコーダＤＥＣ１によりデコードして
アドレス演算ユニットＡＡＬＵに入力する構成としたこ
とによって、前述のステップ６１を省略することができ
る。即ち、ステップの省略によりディジタル・シグナル
・プロセッサ１８は高速動作の構成を適用しなくても、
フィードフォワードイコライザーの機能を演算処理によ
って実現することができる。

【００４９】又ステップ（Ａ１１）に於いて、インデッ
クスレジスタＸ０に０をセットし、インデックスレジス
タＸ１に３を加算してセットし、フィードフォワードイ
コライザーの入力信号ＦＩＮを、メモリＲＡＭのアドレ
ス（Ｂ１＋Ｘ１）にセットし（Ａ１２）、メモリＲＯＭ
のアドレス（Ｂ０＋Ｘ０）の内容をレジスタＡにセット
し、メモリＲＡＭのアドレス（Ｂ１＋Ｘ１）と７とをレ
ジスタＢにセットし（Ａ１３）、乗算器ＭＰＹによりＡ
×Ｂの乗算結果をレジスタＰにセットする（Ａ１４）。

【００５０】そして、０をアキュムレータＣにセットし
（Ａ１５）、Ｘ０＋１→Ｘ０，Ｘ１＋１→Ｘ１の処理を
行い（Ａ１６）、メモリＲＯＭのアドレス（Ｂ０＋Ｘ
０）の内容をレジスタＡに、メモリＲＡＭのアドレス
（Ｂ１＋Ｘ１）の内容と７とをレジスタＢにそれぞれセ
ットし（Ａ１７）、Ｐ＋Ｃ→Ｃによる加算結果をアキュ
ムレータＣにセットし（Ａ１８）、Ａ×Ｂ→Ｐの乗算結
果をレジスタＰにセットする（Ａ１９）。このステップ
（Ａ１６）〜（Ａ１９）からなるステップ６２を３回繰
り返し、Ｐ＋Ｃ→Ｃとして（Ａ２０）、このアキュムレ
ータＣの内容をフィードフォワードイコライザーの出力
信号とする。

【００５１】図１１はメモリＲＯＭの内容を示し、Ｆ０
〜Ｆ４はそれぞれ図６の係数器に自動利得制御部ＡＧＣ
のコードＡＧＣ＝０〜３に対応した係数を示す。又α０
〜α３は、トレーニングシーケンスに於けるパラメータ
を示す。従って、アドレス２０〜２３の何れかをアクセ
スすることによって読出すことができるもので、本発明
に於いては、アドレス演算ユニットＡＡＬＵにデコーダ
ＤＥＣ２を介して入力される。

【００５２】図１２乃至図１５は判定帰還型イコライザ
ーの要部フローチャートであり、図７に示す判定帰還型
イコライザーの機能を、ディジタル・シグナル・プロセ
ッサによる毎サンプルの処理によって実現する場合の要
部のステップ（Ｂ１）〜（Ｂ４３）を示す。

【００５３】メモリＲＡＭのタイマーカウンタＴＩＭの
内容をアキュムレータＣにセットし（Ｂ１）、Ｃ＋１→
Ｃとし（Ｂ２）、このアキュムレータＣの内容をメモリ
ＲＡＭのタイマーカウンタＴＩＭに格納する（Ｂ３）。

【００５４】そして、レジスタＡに１００００をセット
し（Ｂ４）、Ｃ−Ａ＜０か否かを判定し（Ｂ５）、０よ
り小さい場合は２０→Ｂ４（Ｂ６）、０より小さくない
場合は２０００→Ａとして（Ｂ７）、Ｃ−Ａ＜０か否か
を判定し（Ｂ８）、０より小さい場合は２１→Ｂ４（Ｂ
９）、０より小さくない場合は３０００→Ａとして（Ｂ
１０）、Ｃ−Ａ＜０か否かを判定し（Ｂ１１）、０より
小さい場合は２２→Ｂ（Ｂ１２）、０より小さくない場
合は２３→Ｂ４（Ｂ１３）とする。

【００５５】従って、図１１に示すメモリＲＯＭのアド
レス２０〜２３をレジスタＢ４の内容によってアクセス
することができる。このステップ（Ｂ１）〜（Ｂ１３）
のステップ６３は、タイマーカウンタＴＩＭによるトレ
ーニングシーケンスの過程に従った処理であり、本発明
に於いては、図５に示すように、シーケンス制御部ＳＥ
Ｑにより示されるトレーニングシーケンス過程の内容を
デコーダＤＥＣ２によりデコードしてアドレス演算ユニ
ットＡＡＬＵに入力することができるから、タイマーカ
ウンタＴＩＭによるこのステップ６３を省略することが
できる。

【００５６】そして、レジスタＸ２に１、レジスタＸ３
にＸ３＋３にそれぞれセットし（Ｂ１４）、メモリＲＡ
Ｍのアドレス（Ｂ２＋Ｘ２）の内容をレジスタＡに、メ
モリＲＡＭのアドレス（Ｂ３＋Ｘ３）の内容をレジスタ
Ｂにそれぞれセットし（Ｂ１５）、Ａ×Ｂ→Ｐの乗算処
理を行い（Ｂ１６）、アキュムレータＣに０をセットし
（Ｂ１７）、次のステップ（Ｂ１８）〜（Ｂ２１）のス
テップ６５を４回繰り返し、このステップ６５を含むス
テップ（Ｂ１４）〜（Ｂ２２）のステップ６４によりレ
プリカ演算を行う。そして、ステップ（Ｂ２３）に於い
て判定帰還型イコライザーの入力信号ＤＩＮをアキュム
レータＣにセットし、Ｃ−Ａ→Ｃにより、入力信号ＤＩ
Ｎからレプリカ信号を減算して等化信号を出力する。即
ち、ステップ（Ｂ２３），（Ｂ２４）は、等化処理のス
テップ６６である。

【００５７】次に、ステップ（Ｂ２５）〜（Ｂ３２）か
らなるステップ６７により受信シンボルの判定を行う。
即ち、ステップ（Ｂ２８）に於いてＣ−Ｐ≧０か否かを
判定し、又ステップ（Ｂ３０）に於いてＣ＋Ｐ＜０か否
かを判定し、１，−１，０の判定を行う。この場合、シ
ンボルはコード化されている為、シンボルを表現するビ
ット数が少ないので、判定シンボルを図４に示すシンボ
ル・シフトレジスタＳＳＲに保持する。このシンボル・
シフトレジスタＳＳＲは、バスＢＵＳに接続されている
から、シフト保持されている判定シンボルをアドレス制
御によって参照することができる。即ち、メモリＲＡＭ
を用いたシフト演算処理を省略することができる。

【００５８】又ステップ（Ｂ３３）〜（Ｂ３５）のステ
ップ６８は残留エラー演算のステップであり、ステップ
（Ｂ３６）に於いて、アキュムレータＣの残留エラーを
レジスタＡにセットし、メモリＲＯＭのアドレスＢ４の
内容をレジスタＢにセットし、乗算器ＭＰＹによりＡ×
Ｂ→Ｐとし（Ｂ３７）、この乗算結果をセットしたレジ
スタＰの内容をレジスタＢにセットし（Ｂ３８）、ステ
ップ（Ｂ３９）〜（Ｂ４３）のステップ６９によりタッ
プ係数の更新処理を行う。この場合、ステップ６９を５
回繰り返す。

【００５９】前述のステップ（Ｂ１４），（Ｂ１５），
（Ｂ１８），（Ｂ１９），（Ｂ２５），（Ｂ３３），
（Ｂ３９），（Ｂ４２），（Ｂ４３）に於ける★印の演
算に於いて、メモリＲＡＭのアドレス（Ｂ３＋Ｘ３）の
処理等は、本発明に於いては、シンボル・シフトレジス
タＳＳＲに保持された判定シンボルをバスを介して参照
する処理に置換することができる。従って、アナログ加
入者回路に適用するディジタル・シグナル・プロセッサ
を、ディジタル加入者回路に於ける信号処理に適用する
ことができる。

【００６０】図１６は本発明の第３の実施の形態の説明
図であり、図３と同一符号は同一部分を示し、２９は切
替スイッチ、３０はＡＭＩデコーダ（ＡＭＩ）を示す。
この実施の形態は、ハイブリッド回路１１を介した受信
信号を、プリフィルタ１３とＡＤ変換器１５とを介して
ディジタル・シグナル・プロセッサ１８に入力する受信
部と、このディジタル・シグナル・プロセッサ１８によ
り処理した送信信号入力するＤＡ変換器１７とポストフ
ィルタ１６とを含むアナログ加入者用の送信部と、ネッ
トワーク・インタフェース回路２１を介した送信信号を
入力するＡＭＩデコーダ３０とドライバ１４とを含むデ
ィジタル加入者用の送信部と有し、アナログ加入者用の
送信部とディジタル加入者用の送信部とをハイブリッド
回路１１に対して切替スイッチ２９により切替接続する
場合を示す。

【００６１】加入者線１０をディジタル加入者線とした
場合、切替スイッチ２８，２９を図示の状態とし、且つ
給電部１２を定電流特性に切替える。又ディジタル・シ
グナル・プロセッサ１８（ＤＳＰ）は、前述の実施の形
態のように、演算ブロックにシンボル・シフトレジスタ
ＳＳＲを設け、且つアナログ演算ブロックに、シーケン
ス制御部ＳＥＱ及び自動利得制御部ＡＧＣのトレーニン
グシーケンス過程に於けるコード等をデコードしてアド
レス演算ユニットＡＡＬＵに入力する構成とする。

【００６２】又加入者線１０をアナログ加入者線とした
場合、切替スイッチ２８，２９を図示の反対側に切替
え、且つ給電部１２を定電圧特性に切替えて、ポストフ
ィルタ１６とＡＤ変換器１７とを介してディジタル・シ
グナル・プロセッサ１８に、加入者からの音声信号を入
力する構成とする。この実施の形態に於いては、ポスト
フィルタ１６とＡＤ変換器１７との構成をディジタル加
入者用として製作し、ポストフィルタ１６とＡＤ変換器
１７とに於けるサンプリング周波数の切替えを行わず、
ディジタル・シグナル・プロセッサ（ＤＳＰ）１８によ
りサンプリング周波数を切替えることも可能である。

【００６３】図１７は本発明の第４の実施の形態のハイ
ブリッド回路の要部説明図であり、ハイブリッド・トラ
ンス７０の加入者線側に給電部１２を接続し、信号処理
部側の巻線にタップを設けて、切替スイッチ７１，７２
により、ディジタル加入者線とアナログ加入者線とに対
応した切替制御信号に従って巻数比を切替えると共に、
終端インピーダンス７３も切替える構成とする。又前述
のように、給電部１２に於ける給電特性も切替えるもの
である。

【００６４】アナログ加入者線の終端インピーダンスは
通常６００Ω＋１μＦであり、又ディジタル加入者線の
終端インピーダンスは通常１１０Ωであるから、終端イ
ンピーダンス７３を切替える構成としている。このよう
な構成は、抵抗及び容量により回路網の切替えによって
容易に実現することができる。又アナログ加入者線とデ
ィジタル加入者線とに要求される信号レベルが異なる場
合が一般的であるから、ハイブリッド・トランス７０の
巻数を切替える。なお、加入者線側の巻線にタップを設
けて切替える構成とすることもできる。このように、ハ
イブリッド回路１１の特性を、ディジタル加入者線とア
ナログ加入者線とに対して切替える構成を設けることに
より、共用化できることになる。

【００６５】図１８は本発明の第５の実施の形態の信号
処理部の要部説明図であり、図３と同一符号は同一部分
を示し、７３は終端インピーダンス、７４はクロック発
生器（ＣＬＧ）、７６，８１は演算増幅器、７７，７
８，８２，８３は抵抗、７９，８０，８４，８５はコン
デンサである。

【００６６】プリフィルタ（ＰＲＥＦＩＬ）１３とポス
トフィルタ（ＰＳＴＦＩＬ）１６とは、例えば、図示の
ようなＲＣアクティブ・フィルタ構成に於ける回路定数
の抵抗７７，７８，８２，８３を切替えることにより、
カットオフ周波数等を切替えることができる。従って、
ディジタル加入者線とアナログ加入者線とに必要とする
帯域に対応して、抵抗等の回路定数を切替えることによ
り、所望の特性とすることができるから、主要部の共用
化を図ることができる。

【００６７】又ＤＡ変換器１５及びＡＤ変換器１７に、
クロック発生器７４からクロック信号を供給するもので
あるが、ディジタル加入者線とアナログ加入者線とに対
しては、例えば、Σ／Δ変調器（ＳＤＭＡ）２４に於け
るサンプリング周波数を、ディジタル加入者線の場合に
１５ＭＨｚ、アナログ加入者線の場合に２ＭＨｚとする
ものである。そこで、クロック発生器７４から供給する
クロック信号の周波数を、ディジタル加入者線とアナロ
グ加入者線とに対応して切替える構成とする。このよう
な構成は、分周回路等を適用して容易に構成することが
できる。

【００６８】又クロック発生器７４からＤＡ変換器１５
に供給するクロック信号と、ＡＤ変換器１７に供給する
クロック信号とは同一の周波数とすることも可能である
が、ＡＤ変換器１７に供給するクロック信号の周波数を
低くすることも可能である。前述のように、終端インピ
ーダンス７３，プリフィルタ１３，ポストフィルタ１６
の特性の切替えを行うと共に、ＤＡ変換器１５とＡＤ変
換器１７とのクロック信号の周波数を切替えることによ
り、ディジタル加入者線とアナログ加入者線とに対して
共用化することができる。

【００６９】図１９は本発明の第６の実施の形態の信号
処理部の要部説明図であり、図３と同一符号は同一部分
を示し、１１ａ〜１１ｃはハイブリッド回路（ＨＹＢ）
１１を構成するハイブリッド・トランスの第１〜第３の
巻線、９０は終端部、９１はアナログ加入者用のドライ
バ（ＤＲＶＡ）、９２はディジタル加入者用のドライバ
（ＤＲＶＤ）、９３〜９６は抵抗、ＰＤＡ，ＰＤＤはパ
ワーダウン制御信号である。なお、図３に対応する給電
部１２，リニアμ変換器（Ｌ／μ）１９，μリニア変換
器（μ／Ｌ）２０，ネットワーク・インタフェース回路
（ＮＩＦ）２１，ディジタル加入者用ファームウェア
（ＤＩＧ）２２，ディジタル加入者用ファームウェア
（ＡＮＡ）２３等は図示を省略している。

【００７０】ハイブリッド回路１１を介した受信信号を
プリフィルタ（ＰＲＥＦＩＬ）１３とΣ／Δ変調器（Ｓ
ＤＭＡ）２４とデシメーション・フィルタ（ＤＦＩＬ）
２５とを介してディジタル・シグナル・プロセッサ１８
に入力する受信部と、ディジタル・シグナル・プロセッ
サ１８により処理した送信信号を、インターポレーショ
ン・フィルタ（ＩＦＩＬ）２７とΣ／Δ変調器（ＳＤＭ
Ｄ）２６とポストフィルタ（ＰＳＴＦＩＬ）１６とアナ
ログ加入者用のドライバ（ＤＲＶＡ）９１とを介してハ
イブリッド回路１１に入力するアナログ加入者用の送信
部と、ディジタル・シグナル・プロセッサ１８により処
理した送信信号を、ディジタル加入者用のドライバ（Ｄ
ＲＶＤ）９２を介してハイブリッド回路１１に入力する
ディジタル加入者用の送信部とを備えている。なお、デ
ィジタル加入者用の送信部として、図１６に示すよう
に、ネットワーク・インタフェース回路２１を介した送
信信号を入力するＡＭＩデコーダ３０とドライバ１４と
を含む構成とすることもできる。

【００７１】又ディジタル・シグナル・プロセッサ１８
は、ハイブリッド回路１１にアナログ加入者線を接続し
た時に、アナログ加入者用のドライバ９１をパワーダウ
ン制御信号ＰＤＡによりアクティブに制御し、且つディ
ジタル加入者用のドライバ９２をパワーダウン制御信号
ＰＤＤによりパワーダウン制御する。又ハイブリッド回
路１１にディジタル加入者線を接続した時に、アナログ
加入者用のドライバ９１をパワーダウン制御信号ＰＤＡ
によりパワーダウン制御し、且つディジタル加入者用の
ドライバ９２をアクティブに制御する。

【００７２】又ディジタル・シグナル・プロセッサ１８
は、ハイブリッド回路１１にアナログ加入者線を接続し
た時に、このアナログ加入者線に対する終端インピーダ
ンスが例えば６００Ω＋１μＦとなるように、例えば、
関数Ｆ（Ｚ^-1）等により表現できる波形の信号を生成し
て、送信信号に加算する処理を行うものである。

【００７３】図２０は本発明の第６の実施の形態のドラ
イバの要部説明図であり、（Ａ）は図１９に於けるディ
ジタル加入者用のドライバ（ＤＲＶＤ）９２の要部を示
し、又（Ｂ）は図１９に於けるアナログ加入者用のドラ
イバ（ＤＲＶＡ）９１の要部を示す。（Ａ）のディジタ
ル加入者用のドライバ９２は、ｐ型の電界効果トランジ
スタ（ｐ−ＦＥＴ）Ｑ１，Ｑ３と、ｎ型の電界効果トラ
ンジスタ（ｎ−ＦＥＴ）Ｑ２，Ｑ４と、ゲート回路Ｇ１
〜Ｇ４とからなる構成の場合を示し、ＶＤＤ，ＶＳＳは
電源電圧であり、例えば、ＶＤＤ＝＋６Ｖ、ＶＳＳ＝０
Ｖとすることができる。又（Ｂ）のアナログ加入者用の
ドライバ９１は、演算増幅器ＯＰ−ＡＭＰ１，ＯＰ−Ａ
ＭＰ２により構成された場合を示す。

【００７４】ディジタル・シグナル・プロセッサ１８か
らのパワーダウン制御信号ＰＤＤが“０”（ローレベ
ル）の場合、送信信号（＋側）はゲート回路Ｇ１を介し
て電界効果トランジスタＱ１のゲートに、且つゲート回
路Ｇ２を介して電界効果トランジスタＱ２のゲートにそ
れぞれ入力される。又送信信号（−側）はゲート回路Ｇ
３を介して電界効果トランジスタＱ３のゲートに、且つ
ゲート回路Ｇ４を介して電界効果トランジスタＱ４のゲ
ートにそれぞれ入力される。従って、電界効果トランジ
スタＱ１，Ｑ２の出力信号は抵抗９５の両端に印加さ
れ、又電界効果トランジスタＱ３，Ｑ４の出力信号は抵
抗９６の両端に印加される。それによって、ハイブリッ
ド・トランスの第３の巻線１１ｃに送信信号が印加され
る。即ち、ディジタル加入者用のドライバ９２はアクテ
ィブ状態となる。

【００７５】その時、ディジタル・シグナル・プロセッ
サ１８からのパワーダウン制御信号ＰＤＡは“１”（ハ
イレベル）となり、アナログ加入者用のドライバ９１の
演算増幅器ＯＰ−ＡＭＰ１，ＯＰ−ＡＭＰ２の出力はハ
イインピーダンスとなる。即ち、パワーダウンの状態に
制御する。この場合、演算増幅器ＯＰ−ＡＭＰ１，ＯＰ
−ＡＭＰ２の構成に対応した各種の制御手段を適用でき
るもので、例えば、利得を零に近づけることにより、出
力インピーダンスをハイインピーダンスの状態とするこ
とができる。従って、ハイブリッド・トランスの第２の
巻線１１ｂに抵抗９３，９４を介して接続されたアナロ
グ加入者用のドライバ９１の出力はハイインピーダンス
となるから、疑似的にアナログ加入者用の送信部が切断
され、ハイブリッド・トランスには、ディジタル加入者
用の受信部と送信部とが接続された状態となる。

【００７６】又プリフィルタ１３とΣ／Δ変調器２４と
デシメーション・フィルタ２５とディジタル・シグナル
・プロセッサ１８とを含む受信部は、ディジタル加入者
線を接続した時の制御状態に切替えることによって、デ
ィジタル加入者線に対する加入者回路としての機能を発
揮することができる。

【００７７】又加入者線１０としてアナログ加入者線を
接続した場合、ディジタル・シグナル・プロセッサ１８
からディジタル加入者用のドライバ９２に加えるパワー
ダウン制御信号ＰＤＤを“１”（ハイレベル）、アナロ
グ加入者用のドライバ９１に加えるパワーダウン制御信
号ＰＤＡを“０”（ローレベル）とすることにより、ア
ナログ加入者用のドライバ９１はアクティブに制御さ
れ、演算増幅器ＯＰ−ＡＭＰ１，ＯＰ−ＡＭＰ２は送信
信号（＋側及び−側）を抵抗９３，９４を介してハイブ
リッド・トランスの第２の巻線１１ｂに入力し、又ディ
ジタル加入者用のドライバ９２のゲート回路Ｇ１，Ｇ３
の出力信号は“０”、ゲート回路Ｇ２，Ｇ４の出力信号
は“１”をそれぞれ継続するから、電界効果トランジス
タＱ１〜Ｑ４はオフ状態となり、ハイブリッド・トラン
スの第３の巻線１１ｃに対してドライバ９２はハイイン
ピーダンスの状態となり、疑似的にディジタル加入者用
の送信部をハイブリッド・トランスから切断することが
できる。従って、アナログ加入者線に対する加入者回路
としての機能を発揮することができる。

【００７８】又プリフィルタ１３とΣ／Δ変調器２４と
デシメーション・フィルタ２５とディジタル・シグナル
・プロセッサ１８とを含む受信部は、アナログ加入者線
を接続した時の制御状態に切替えることによって、アナ
ログ加入者線に対する加入者回路としての機能を発揮す
ることができる。その場合、前述のように、ディジタル
・シグナル・プロセッサ１８は、終端部９０の機能とし
て、アナログ加入者線に対する所定の終端インピーダン
スとなるように、受信信号を基に形成した波形の信号を
送信信号に加算する処理を行うものである。

【００７９】この実施の形態に於いては、アナログ加入
者用のドライバ９１とディジタル加入者用のドライバ９
２とをパワー制御信号ＰＤＡ，ＰＤＤによってアクティ
ブ又はパワーダウン状態に制御することにより、ハイブ
リッド回路１１に対してアナログ加入者線用とディジタ
ル加入者線用との切替えを行うことができる。

【００８０】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々付加変更することができるも
のであり、複数の実施の形態の組合せを適用した場合で
も、ディジタル加入者線とアナログ加入者線とに対し
て、加入者回路の主要部を共用化することができる。又
遠隔制御等によって切替手段を制御することにより、加
入者線の増設，撤去，アナログ・ディジタルの変更に対
して容易に対処できるものである。又ディジタル加入者
線用とした場合に、ディジタル・シグナル・プロセッサ
の処理動作を切替えることにより、エコーキャンセラ方
式とピンポン方式との何れの伝送方式に対しても適用可
能な構成とすることができる。

【００８１】

【発明の効果】以上説明したように、本発明は、給電部
と信号処理部とを含む加入者回路に於いて、ディジタル
加入者線とアナログ加入者線とに対してそれぞれの特性
に対応した切替手段を設けることにより、給電部のＤＣ
／ＤＣコンバーターの主要部や信号処理部のディジタル
・シグナル・プロセッサ等の主要部を共用化できる利点
があり、ディジタル・シグナル・プロセッサについて
は、演算ブロックとアドレス演算ブロックとに僅かな構
成を付加するのみで、ディジタル加入者線に対応した信
号処理ステップを簡単化することができる。従って、加
入者端末の変更等に対しても切替手段の制御によって容
易に対処することができると共に、同一構成の加入者回
路とすることができるから、コストダウンを図ることが
できる利点がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の要部説明図であ
る。

【図２】本発明の第１の実施の形態の特性説明図であ
る。

【図３】本発明の第２の実施の形態の説明図である。

【図４】本発明の第２の実施の形態の演算ブロックの要
部説明図である。

【図５】本発明の第２の実施の形態のアドレス演算ブロ
ックの要部説明図である。

【図６】フィードフォワードイコライザーの説明図であ
る。

【図７】判定帰還型イコライザーの要部説明図である。

【図８】ディジタル位相同期回路の説明図である。

【図９】フィードフォワードイコライザーの要部フロー
チャートである。

【図１０】フィードフォワードイコライザーの要部フロ
ーチャートである。

【図１１】係数メモリの説明図である。

【図１２】判定帰還型イコライザーの要部フローチャー
トである。

【図１３】判定帰還型イコライザーの要部フローチャー
トである。

【図１４】判定帰還型イコライザーの要部フローチャー
トである。

【図１５】判定帰還型イコライザーの要部フローチャー
トである。

【図１６】本発明の第３の実施の形態の説明図である。

【図１７】本発明の第４の実施の形態のハイブリッド回
路の要部説明図である。

【図１８】本発明の第５の実施の形態の信号処理部の要
部説明図である。

【図１９】本発明の第６の実施の形態の信号処理部の要
部説明図である。

【図２０】本発明の第６の実施の形態のドライバの要部
説明図である。

【図２１】従来例のアナログ加入者回路の説明図であ
る。

【図２２】従来例のディジタル加入者回路の説明図であ
る。

【図２３】ＤＳＰの説明図である。

【符号の説明】

２スイッチング・トランジスタ３パルス幅制御部４トランス５整流平滑部６ハイブリッド・トランス７切替スイッチ８オア回路９信号処理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者平原実神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者後藤田卓男神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者伊戸川寛昭神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】加入者線に対して給電する給電部と、デ
ィジタル・シグナル・プロセッサにより信号処理する信
号処理部とを含む加入者回路に於いて、前記給電部は、前記加入者線に供給する出力電圧及び出
力電流を検出してスイッチングのオン期間を制御するＤ
Ｃ／ＤＣコンバーターを備え、該ＤＣ／ＤＣコンバーターは、ディジタル加入者線に対
する給電時に出力最高電圧までは定電流特性とし、アナ
ログ加入者線に対する給電時に前記出力最高電圧より低
い所定の定電圧特性とするように切替える切替手段を備
えたことを特徴とするアナログ・ディジタル統合加入者
回路。
【請求項２】前記給電部は、トランスの一次巻線に直
流電源から供給される直流電流をオン，オフするスイッ
チング・トランジスタと、前記トランスの二次巻線に誘
起した電圧を整流して平滑化して前記加入者線に対して
供給する整流平滑部と、該整流平滑部からの出力電圧を
検出する電圧検出部及び出力電流を検出する電流検出部
と、前記電圧検出部及び前記電流検出部の検出信号を入
力して前記スイッチング・トランジスタのオン期間を制
御するパルス幅制御部とを含むＤＣ／ＤＣコンバーター
を備え、ディジタル加入者線に対する給電時とアナログ
加入者線に対する給電時とに前記電圧検出部の検出値を
切替えて、前記ディジタル加入者線に対する給電時は出
力最高電圧まで定電流特性とし、前記アナログ加入者線
に対する給電時に前記出力最高電圧より低い所定の電圧
に制御する定電圧特性とする構成を設けたことを特徴と
する請求項１記載のアナログ・ディジタル統合加入者回
路。
【請求項３】前記信号処理部は、加入者線からハイブ
リッド回路を介して入力された信号を処理し、且つネッ
トワーク・インタフェース回路を介して入力された信号
を処理するディジタル・シグナル・プロセッサと、ディ
ジタル加入者線とアナログ加入者線とに対応して切替え
るディジタル加入者用ファームウェア及びアナログ加入
者用ファームウェアとを含み、且つ前記ディジタル・シ
グナル・プロセッサの演算ブロックに、判定シンボルを
シフトするシンボル・シフトレジスタを設けたことを特
徴とする請求項１又は２記載のアナログ・ディジタル統
合加入者回路。
【請求項４】前記信号処理部の前記ディジタル・シグ
ナル・プロセッサのアドレス演算ブロックに、シーケン
ス制御部及び自動利得制御部の内容をデコードとしてア
ドレス演算ユニットに入力するデコーダを設けたことを
特徴とする請求項１乃至３の何れか１項記載のアナログ
・ディジタル統合加入者回路。
【請求項５】前記信号処理部と前記加入者線とを接続
するハイブリッド回路に於いて、ディジタル加入者線と
アナログ加入者線とに対応して終端インピーダンスを切
替える構成を設けたことを特徴とする請求項１乃至４の
何れか１項記載のアナログ・ディジタル統合加入者回
路。
【請求項６】前記信号処理部と前記加入者線とを接続
するハイブリッド回路に於いて、ディジタル加入者線と
アナログ加入者線とに対応してハイブリッド・トランス
の巻数比を切替える構成を設けたことを特徴とする請求
項１乃至５の何れか１項記載のアナログ・ディジタル統
合加入者回路。
【請求項７】前記信号処理部のプリフィルタ及びポス
トフィルタの回路定数を、ディジタル加入者線とアナロ
グ加入者線とに対応して切替えて、カットオフ周波数の
切替えを行う構成を設けたことを特徴とする請求項１乃
至６の何れか１項記載のアナログ・ディジタル統合加入
者回路。
【請求項８】前記信号処理部のＡＤ変換器とＤＡ変換
器とのサンプリング周波数を、ディジタル加入者線とア
ナログ加入者線とに対応して切替える構成を設けたこと
を特徴とする請求項１乃至７の何れか１項記載のアナロ
グ・ディジタル統合加入者回路。
【請求項９】前記信号処理部は、ネットワーク・イン
タフェース回路を介した送信信号又はディジタル・シグ
ナル・プロセッサにより処理した送信信号を入力するド
ライバを含むディジタル加入者用の送信部と、前記ディ
ジタル・シグナル・プロセッサにより処理した送信信号
を入力するＤＡ変換器とポストフィルタとを含むアナロ
グ加入者用の送信部と、前記ディジタル加入者用の送信
部と前記アナログ加入者用の送信部とをハイブリッド回
路に対して切替える切替スイッチと、前記ハイブリッド
回路を介した受信信号をプリフィルタとＡＤ変換器とを
介して前記ディジタル・シグナル・プロセッサに入力す
る受信部とを備えたことを特徴とする請求項１〜８の何
れか１項記載のアナログ・ディジタル統合加入者回路。
【請求項１０】前記信号処理部は、ハイブリッド回路
を介した受信信号をプリフィルタとΣ／Δ変調器とデシ
メーション・フィルタとを介してディジタル・シグナル
・プロセッサに入力する受信部と、前記ディジタル・シ
グナル・プロセッサにより処理した送信信号を、インタ
ーポレーション・フィルタとΣ／Δ変調器とポストフィ
ルタとアナログ加入者用のドライバとを介して前記ハイ
ブリッド回路に入力するアナログ加入者用の送信部と、
前記ディジタル・シグナル・プロセッサにより処理した
送信信号を、ディジタル加入者用のドライバを介して前
記ハイブリッド回路に入力するディジタル加入者用の送
信部とを備え、前記ディジタル・シグナル・プロセッサ
は、前記ハイブリッド回路にアナログ加入者線を接続し
た時に、前記アナログ加入者用のドライバをアクティブ
に制御し、且つ前記ディジタル加入者用のドライバをパ
ワーダウン制御し、前記ハイブリッド回路にディジタル
加入者線を接続した時に、前記アナログ加入者用のドラ
イバをパワーダウン制御し、且つ前記ディジタル加入者
用のドライバをアクティブに制御する構成を備えたこと
を特徴とする請求項１乃至８の何れか１項記載のアナロ
グ・ディジタル統合加入者回路。
【請求項１１】前記信号処理部の前記ハイブリッド回
路は、加入者線を接続する第１の巻線と、前記プリフィ
ルタ及び前記アナログ加入者用のドライバを接続する第
２の巻線と、前記ディジタル加入者用のドライバを接続
する第３の巻線とを備えたことを特徴とする請求項１０
記載のアナログ・ディジタル統合加入者回路。
【請求項１２】前記ディジタル・シグナル・プロセッ
サは、前記ハイブリッド回路を介してアナログ加入者線
が接続された時に、該アナログ加入者線に対する終端イ
ンピーダンスに対応した波形の信号を生成して前記送信
信号に加算する処理を行う構成を備えたことを特徴とす
る請求項１０記載のアナログ・ディジタル統合加入者回
路。