JPH10327077A - One-bit signal processing unit and delta sigma modulator - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a one-bit signal processing unit where delta sigma modulators are connected in cascade. SOLUTION: The delta sigma modulator receiving nth (>=1) order sets of 1-bit signals is provided with a linear audio signal processing section 20 that processes 1-bit signals and provides an output of p-bit signals, a low pass filter LPF 41 that filters the p-bit signals, an adder 42 that sums an output of the LPF 41 and an output of a noise elimination section 30, a quantizer 43 that converts an output of the adder 42 into 1-bit signals and provides an output of the 1-bit signal, and the noise elimination section 30 that feeds back the 1-bit signals from the quantizer 43 to the adder 42.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は１ビット信号処理装
置及びデルタ−シグマ変調装置に関し、特にｎ（≧１）
次のデルタ−シグマ変調装置を備えた１ビット信号処理
装置に関する。なお、本発明の実施例では、音声信号処
理装置について述べているが、本発明は、音声信号処理
装置に限定されるものではない。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 1-bit signal processing apparatus and a delta-sigma modulation apparatus, and more particularly to n (≥1).
The present invention relates to a 1-bit signal processing device having a delta-sigma modulator. Note that, in the embodiments of the present invention, the audio signal processing device is described, but the present invention is not limited to the audio signal processing device.

【０００２】[0002]

【従来の技術】アナログ信号をナイキスト周波数以上の
周波数でサンプリングし、得られるサンプルの振幅をｍ
ビットで量子化することによって、アナログ信号をディ
ジタル信号に変換することが知られている。例えばｍ＝
８のときは、サンプル値は、８ビットの精度で量子化さ
れる。一般的に、ｍは１以上とされる。2. Description of the Related Art An analog signal is sampled at a frequency equal to or higher than the Nyquist frequency, and the amplitude of the obtained sample is m.
It is known to convert an analog signal into a digital signal by quantizing with bits. For example, m =
At 8, the sample value is quantized with 8-bit precision. Generally, m is 1 or more.

【０００３】アナログ信号を１ビットのディジタル信号
に量子化するアナログ／ディジタル変換器（以下、Ａ／
Ｄ変換器という。）として、「シグマ−デルタＡ／Ｄ変
換器」又は「デルタ−シグマＡ／Ｄ変換器」が知られて
いる。ここでは、「デルタ−シグマ」の用語を用いる。
そのようなデルタ−シグマＡ／Ｄ変換器は、例えば、ク
レイグ・マービン（Craig Marven）、ギリアン・イーワ
ース（Gillian Ewers）著、１９９３年、テキサスイン
ストルメント（Texas Instruments)出版の「ディジタル
信号処理への簡単なアプローチ（A Simple Approach to
Digital Signal Processing）」（ISBN 0-904.047-00-
8)に記述されている。An analog / digital converter (hereinafter, A / D converter) which quantizes an analog signal into a 1-bit digital signal.
It is called a D converter. ), A "sigma-delta A / D converter" or a "delta-sigma A / D converter" is known. Here, the term "delta-sigma" is used.
Such delta-sigma A / D converters are described, for example, in Craig Marven, Gillian Ewers, 1993, Texas Instruments, "Digital Signal Processing." A Simple Approach to
Digital Signal Processing) ”(ISBN 0-904.047-00-
It is described in 8).

【０００４】デルタ−シグマＡ／Ｄ変換器では、図７に
示すように、アナログ入力信号と、１ビットの出力信号
の積分値（シグマ）との差分（デルタ）が加算器１０１
によって求められ、１ビット量子化器１０２に供給され
る。出力信号は、論理０と論理１のビットよりなるが、
論理０と論理１は、実際の値としては−１と＋１をそれ
ぞれ表している。積分器１０３は、１ビットの出力信号
を累積し、アナログ入力信号の値に追従する累積値を出
力する。１ビット量子化器１０２は、生成するビット毎
に、累積値を増加（＋１）又は減少（−１）させる。デ
ルタ−シグマＡ／Ｄ変換器のサンプリング周波数は、累
積値がアナログ入力信号に追従するような出力ビットス
トリームを生成することができるように、高い周波数と
される。In a delta-sigma A / D converter, as shown in FIG. 7, a difference (delta) between an analog input signal and an integrated value (sigma) of a 1-bit output signal is added to an adder 101.
And supplied to the 1-bit quantizer 102. The output signal consists of logical 0 and logical 1 bits,
Logic 0 and Logic 1 represent -1 and +1 as actual values, respectively. The integrator 103 accumulates the 1-bit output signal and outputs an accumulated value that follows the value of the analog input signal. The 1-bit quantizer 102 increases (+1) or decreases (-1) the accumulated value for each generated bit. The sampling frequency of the delta-sigma A / D converter is set to a high frequency so that an output bit stream whose accumulated value follows the analog input signal can be generated.

【０００５】特許請求の範囲及び以下の説明で用いてい
る「１ビット」信号の用語は、例えばデルタ−シグマＡ
／Ｄ変換器によって生成され、１ディジタルビットの精
度で量子化された信号を意味する。[0005] The term "one bit" signal used in the claims and in the following description refers to, for example, delta-sigma A
Means a signal generated by the / D converter and quantized with an accuracy of one digital bit.

【０００６】デルタ−シグマ変調器（以下、ＤＳＭとい
う。）は、１ビット信号を直接処理するｎ次のフィルタ
として構成され、このｎ次のフィルタは、１９９３年１
０月７日〜１０日に行われた第９５回ＡＥＳ（Audio En
gineering Society)会議でエヌ．エム．ケーシー（N.M.
Casey）、ジェームス エー．エス．アンガス（James
A.S. Angus）によって発表された論文「音声信号の１ビ
ットディジタル処理（One Bit Digital Processing of
Audio Signals）」−信号処理：音声研究グループ、電
気部門、ヨーク大学、ヘスリングトン、ヨークＹ０１
５ＤＤ 英国（Signal Processing : Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England）で提案さ
れたものである。図８は、ＤＳＭの３（ｎ＝３）次のフ
ィルタ部分の構成を示すブロック図である。[0006] A delta-sigma modulator (hereinafter referred to as DSM) is configured as an n-order filter that directly processes a 1-bit signal.
The 95th AES (Audio En
gineering Society) meeting. M. Casey (NM
Casey), James A. S. Angus (James
AS Angus), “One Bit Digital Processing of Audio Signals.
Audio Signals) "-Signal Processing: Audio Research Group, Electrical Division, York University, Heslington, York Y01
5DD UK (Signal Processing: Audio Research G
roup, The Electronics Department, The University o
f York, Heslington, York YO1 5DD England). FIG. 8 is a block diagram showing the configuration of the 3 (n = 3) -order filter portion of the DSM.

【０００７】ＤＳＭは、図８に示すように、１ビット信
号が入力される入力端子１１１と、処理された１ビット
信号を出力する出力端子１１７とを備える。１ビット信
号の各ビットは、ＤＳＭ全体において所定のクロック
（図示せず）に同期して処理される。出力ビット信号
は、例えば閾値が０の比較器からなる１ビット量子化器
１１５によって生成される。ＤＳＭは、入力端子１１１
に接続された１ビット乗算器１１２₁，１１２₂，１１２
₃と、出力端子１１７に接続された１ビット乗算器１１
６₁，１１６₂，１１６₃と、加算器１１３₁，１１３₂，
１１３₃と、積分器１１４₁，１１４₂，１１４₃とを備え
ている。As shown in FIG. 8, the DSM has an input terminal 111 to which a 1-bit signal is input, and an output terminal 117 to output a processed 1-bit signal. Each bit of the 1-bit signal is processed in synchronization with a predetermined clock (not shown) in the entire DSM. The output bit signal is generated by, for example, a 1-bit quantizer 115 including a comparator having a threshold value of 0. DSM is the input terminal 111
1-bit multipliers 112 ₁ , 112 ₂ , 112 connected to
₃ and the 1-bit multiplier 11 connected to the output terminal 117
6 _1, 116 _2, 116 _3, adders 113 _1, 113 _2,
And 113 _3, and a integrator 114 _1, 114 _2, 114 _3.

【０００８】１ビット乗算器１１２₁〜１１２₃は、入力
端子１１１を介して供給される１ビット信号にｐビット
からなる係数Ａ₁〜Ａ₃をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供給
し、１ビット乗算器１１６₁〜１１６₃は、出力信号にｐ
ビットの係数Ｃ₁〜Ｃ₃をそれぞれ乗算し、得られるｐビ
ットの乗算値を加算器１１３₁〜１１３₃にそれぞれ供給
する。加算器１１３₁〜１１３₃は、それらの乗算値をそ
れぞれ加算し、得られる加算値を積分器１１４₁〜１１
４₃に供給する。また、中間段の加算器１１３₂，１１３
₃は、前段の積分器１１４₁，１１４₂の出力もそれぞれ
加算する。最終段は、入力端子１１１に接続された１ビ
ット乗算器１１２₄と、加算器１１３₄とを備え、１ビッ
ト乗算器１１２₄は、入力１ビット信号にｐビットの係
数Ａ₄を乗算し、加算器１１３₄は、この乗算値に前段の
積分器１１４₃の出力を加算する。そして、得られる加
算値は、１ビット量子化器１１５に供給される。[0008] 1-bit multiplier 112 _{1-112 3,} the coefficients A ₁ to A ₃ consisting of p bits by multiplying each of 1-bit signal supplied through the input terminal 111, a multiplication value of p bits obtained fed to adders 113 ₁ to 113 _3, 1-bit multiplier 116 _{1-116 3,} p an output signal
The coefficients are multiplied by the bit coefficients C _{1 to} C ₃ , respectively, and the resulting p-bit multiplication values are supplied to the adders 113 _{1 to} 113 ₃ , respectively. Adders 113 _{1 to} 113 ₃ add up the multiplied values, and add the obtained added values to integrators 114 _{1 to} 11 3.
4 is supplied to the _3. Also, adders 113 ₂ and 113 in the intermediate stage
₃ also adds the outputs of the integrators 114 ₁ and 114 _{2 at} the preceding stage, respectively. The final stage is a 1-bit multiplier 112 ₄ connected to the input terminal 111, and an adder 113 _4, 1-bit multiplier 112 ₄ multiplies the coefficients of p bits A ₄ to the input 1-bit signal, the adder 113 ₄ adds the output of the preceding integrator 114 ₃ to the multiplied value. Then, the obtained addition value is supplied to the 1-bit quantizer 115.

【０００９】ＤＳＭでは、正及び負のｐビットの数を表
すために２の補数計算が用いられる。１ビット量子化器
１１５は、正の値が入力されると、それを＋１（論理
１）に量子化し、負の値が入力されると、それを−１
（論理０）に量子化して出力する。In DSM, two's complement arithmetic is used to represent the number of positive and negative p bits. The 1-bit quantizer 115 quantizes a positive value when it is input to +1 (logic 1), and -1 when a negative value is input.
(Logic 0) is quantized and output.

【００１０】ケーシー及びアンガス著の論文には、「１
ビットの処理装置は、雑音により許容できないほど不明
瞭な音声信号を含む１ビットの出力信号を生成するの
で、・・・量子化雑音を適切に除去しなければならな
い。」との記載がある。音声信号を不明瞭にする雑音
は、１ビット量子化器１１５によって発生する量子化雑
音である。In a paper by Casey and Angus, "1.
Because the bit processor produces a 1-bit output signal containing an unacceptably unclear audio signal due to noise,... The quantization noise must be properly removed. There is a description. The noise obscuring the audio signal is quantization noise generated by the 1-bit quantizer 115.

【００１１】１ビット量子化器１１５は、音声信号が供
給される第１の入力端子と、音声信号と実質的に相関が
ないランダムビットストリーム（量子化雑音）が供給さ
れる第２の入力端子とを有する加算器と見なすことがで
きる。このモデルでは、入力端子１１１を介して入力さ
れる音声信号は、１ビット乗算器１１２₁〜１１２₄によ
って出力端子１１７にフィードフォワードされるととも
に、１ビット乗算器１１６₁〜１１６₃によってフィード
バックされる。したがって、フィードフォワードパスに
おける係数Ａ₁〜Ａ₄は、音声信号の伝達関数のｚ変換に
おける零点を定め、フィードバックパスにおける係数Ｃ
₁〜Ｃ₃は、伝達関数のｚ変換における極を定めている。The 1-bit quantizer 115 has a first input terminal to which an audio signal is supplied and a second input terminal to which a random bit stream (quantization noise) having substantially no correlation with the audio signal is supplied. And an adder having In this model, the speech signal input via the input terminal 111, while being fed forward to the output terminal 117 by 1 bit multiplier 112 _{1-112 4} is fed back by 1-bit multiplier 116 _{1-116 3} . Therefore, the coefficients A _{1 to} A ₄ in the feed forward path determine the zero point in the z-transform of the transfer function of the audio signal, and the coefficient C in the feedback path.
_{1 to} C ₃ define poles in the z-transform of the transfer function.

【００１２】一方、雑音信号は、１ビット量子化器１１
５から１ビット乗算器１１６₁〜１１６₃によってフィー
ドバックされ、係数Ｃ₁〜Ｃ₃は、雑音信号の伝達関数の
極を定めている。雑音信号の伝達関数は、入力信号の伝
達関数とは異なっている。On the other hand, the noise signal is supplied to a 1-bit quantizer 11
Feedback is provided by 5- to 1-bit multipliers 116 _{1 to} 116 ₃ , and the coefficients C _{1 to} C ₃ define the poles of the transfer function of the noise signal. The transfer function of the noise signal is different from the transfer function of the input signal.

【００１３】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、他の所望の特
性の中で回路安定度が得られるように定められる。The coefficients A _{1 to} A ₄ and C _{1 to} C ₃ are determined so that the circuit stability can be obtained among other desired characteristics.

【００１４】係数Ｃ₁〜Ｃ₃は、例えば図９に実線１２０
で示すように、音声帯域内における量子化雑音を除去し
て最小にするように定められる。The coefficients C _{1 to} C ₃ are represented, for example, by a solid line 120 in FIG.
As shown by, the quantization noise within the voice band is determined to be minimized.

【００１５】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、また所望の音
声信号特性が得られるように定められる。The coefficients A _{1 to} A ₄ and C _{1 to} C ₃ are determined so as to obtain desired audio signal characteristics.

【００１６】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₃は、以下のように
して定めることができる。The coefficients A _{1 to} A ₄ and C _{1 to} C ₃ can be determined as follows.

【００１７】ａ）例えば雑音除去機能を有する所望のフ
ィルタ特性の伝達関数をｚ変換してＨ(ｚ)を求める。A) For example, a transfer function of a desired filter characteristic having a noise removing function is subjected to z-conversion to obtain H (z).

【００１８】ｂ）Ｈ(ｚ)を係数に変換する。B) Convert H (z) into coefficients.

【００１９】これは、「５次のシグマ−デルタＡ／Ｄ変
換器の理論と実践（Theory and Practical Implementat
ion of a Fifth Order Sigma-Delta A/D Converte
r）」、オーディオ・エンジニアリング・ソサィティ・
ジャーナル、３９巻、Ｎｏ．７／８、１９９１年、７月
／８月、アール．ダブル．アダムス等著（Journal of A
udioEngineering Society, Volume 39, no. 7/8, 1991
July/August by R.W Adamset al.）、及びアンガスとケ
ーシーの上述した論文に記述されている方法を用いて、
行うことができる。This is described in “Theory and Practical Implementat of a 5th Order Sigma-Delta A / D Converter”.
ion of a Fifth Order Sigma-Delta A / D Converte
r) ", Audio Engineering Society
Journal, volume 39, no. 7/8, 1991, July / August, Earl. double. Adams et al. (Journal of A
udioEngineering Society, Volume 39, no.7 / 8, 1991
July / August by RW Adamset al.), And the method described in the above-mentioned article by Angus and Casey,
It can be carried out.

【００２０】ここで、係数を定める具体的な方法につい
て説明する。Here, a specific method for determining the coefficient will be described.

【００２１】５次のＤＳＭを解析する過程と、所望のフ
ィルタ特性が得られる係数を計算する過程とを概説す
る。The outline of the process of analyzing the fifth-order DSM and the process of calculating the coefficients that provide the desired filter characteristics will be outlined.

【００２２】５次のＤＳＭは、図１０に示すように、係
数ａ〜ｆの乗算器１２１₁〜１２１₆と、加算器１２２₁
〜１２２₅と、積分器１２３₁〜１２３₅と、係数Ａ〜Ｅ
の乗算器１２５₁〜１２５₅とを備えている。積分器１２
３₁〜１２３₅は、それぞれ単位遅延時間を有する。積分
器１２３₁〜１２３₅は、それぞれ信号ｓ[ｎ]，ｔ[ｎ]，
ｕ[ｎ]，ｖ[ｎ]，ｗ[ｎ]を出力する。ＤＳＭには、信号
ｘ[ｎ]が入力される。ここで、[ｎ]は、クロックに同期
した連続のサンプルにおける１つのサンプルを表してい
る。量子化器１２４は、信号ｙ[ｎ]を出力し、この信号
ｙ[ｎ]は、ＤＳＭの出力信号でもある。量子化器１２４
を信号にランダム雑音を加える単なる加算器として動作
すると見なしたモデルに基づいて解析する。したがっ
て、量子化器１２４は、この解析では無視される。As shown in FIG. 10, the fifth-order DSM includes multipliers 121 _{1 to} 121 _{6 for} coefficients a to f and an adder 122 _1.
１２２122 ₅ , integrators 123 ₁ １２３123 ₅ and coefficients AE
And multipliers 125 _{1 to} 125 ₅ . Integrator 12
3 _{1-123 5} have respective unit delay time. The integrators 123 _{1 to} 123 ₅ output signals s [n], t [n],
Output u [n], v [n], w [n]. The signal x [n] is input to the DSM. Here, [n] represents one sample in a continuous sample synchronized with the clock. Quantizer 124 outputs signal y [n], which is also the output signal of DSM. Quantizer 124
Is analyzed based on a model that is considered to operate as a simple adder that adds random noise to a signal. Therefore, quantizer 124 is ignored in this analysis.

【００２３】サンプル[ｎ]における出力信号ｙ[ｎ]は、
入力信号ｘ[ｎ]に係数ｆを乗算し、それに前段の積分器
１２３₅の出力信号ｗ[ｎ]を加算したものであり、例え
ばｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ]で表される。The output signal y [n] at sample [n] is
Table with multiplied by coefficient f to the input signal x [n], it is obtained by adding the output signal w [n] of the preceding integrator 123 _5, for example y [n] = fx [n ] + w [n] Is done.

【００２４】同じ原理を積分器１２３₁〜１２３₄の各出
力信号に適用すると、下記式１が得られる。When the same principle is applied to each output signal of the integrators 123 _{1 to} 123 ₄ , the following equation 1 is obtained.

【００２５】 ｙ[ｎ]＝ｆｘ[ｎ]＋ｗ[ｎ] ｗ[ｎ]＝ｗ[ｎ−１]＋ｅｘ[ｎ−１]＋Ｅｙ[ｎ−１]＋ｖ[ｎ−１] ｖ[ｎ]＝ｖ[ｎ−１]＋ｄｘ[ｎ−１]＋Ｄｙ[ｎ−１]＋ｕ[ｎ−１] ｕ[ｎ]＝ｕ[ｎ−１]＋ｃｘ[ｎ−１]＋Ｃｙ[ｎ−１]＋ｔ[ｎ−１] ｔ[ｎ]＝ｔ[ｎ−１]＋ｂｘ[ｎ−１]＋Ｂｙ[ｎ−１]＋ｓ[ｎ−１] ｓ[ｎ]＝ｓ[ｎ−１]＋ａｘ[ｎ−１]＋Ａｙ[ｎ−１] ・・・式１ これらの式１をｚ変換すると、下記式２が得られる。Y [n] = fx [n] + w [n] w [n] = w [n−1] + ex [n−1] + Ey [n−1] + v [n−1] v [n] = v [n-1] + dx [n-1] + Dy [n-1] + u [n-1] u [n] = u [n-1] + cx [n-1] + Cy [n-1] + t [n -1] t [n] = t [n-1] + bx [n-1] + By [n-1] + s [n-1] s [n] = s [n-1] + ax [n-1] + Ay [n-1] Expression 1 When these Expressions 1 are z-transformed, the following Expression 2 is obtained.

【００２６】 Ｙ(ｚ)＝ｆＸ(ｚ)＋Ｗ(ｚ) Ｗ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｅＸ(ｚ)＋ＥＹ(ｚ)＋Ｖ(ｚ)) Ｖ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｄＸ(ｚ)＋ＤＹ(ｚ)＋Ｕ(ｚ)) Ｕ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｃＸ(ｚ)＋ＣＹ(ｚ)＋Ｔ(ｚ)) Ｔ(ｚ)(１−ｚ^-1)＝ｚ^-1(ｂＸ(ｚ)＋ＢＹ(ｚ)＋Ｓ(ｚ)) Ｓ(ｚ)(１−ｚ^-1)＝ｚ^-1(ａＸ(ｚ)＋ＡＹ(ｚ)) ・・・式２ ｚ変換式２において、Ｙ(ｚ)をＸ(ｚ)の単一関数として
解くと、下記式３が得られる。Y (z) = fX (z) + W (z) W (z) (1-z ⁻¹ ) = z ⁻¹ (eX (z) + EY (z) + V (z)) V (z) ( 1-z ^-1 ) = z ^-1 (dX (z) + DY (z) + U (z)) U (z) (1-z ^-1 ) = z ^-1 (cX (z) + CY (z) + T ( z)) T (z) (1-z ^-1 ) = z ^-1 (bX (z) + BY (z) + S (z)) S (z) (1-z ^-1 ) = z ^-1 (aX ( z) + AY (z)) Expression 2 In the z-conversion expression 2, when Y (z) is solved as a single function of X (z), the following expression 3 is obtained.

【００２７】[0027]

【数１】 (Equation 1)

【００２８】ＤＳＭの伝達関数は、Ｙ(ｚ)／Ｘ(ｚ)であ
り、下記式４に示すように、ｚの級数で表される。この
式４の右辺の１行目は、式３に基づいて２行目に示すよ
うに表すことができる。The transfer function of DSM is Y (z) / X (z), and is represented by a series of z as shown in the following equation (4). The first line on the right side of Expression 4 can be expressed as shown in the second line based on Expression 3.

【００２９】[0029]

【数２】 (Equation 2)

【００３０】式４において、所望の伝達関数を満足する
ように係数α_n，β_nを決め、係数α₀〜α₅から係数ｆ〜
ａを、係数β₀〜β₅から係数Ｅ〜Ａを導く。In equation 4, coefficients α _n and β _n are determined so as to satisfy a desired transfer function, and coefficients α _{0 to} α _{5 are} converted to coefficients f to
a is derived from the coefficients β _{0 to} β ₅ to the coefficients E to A.

【００３１】右辺の２行目の分子におけるｚ⁰の項はｆ
だけであり、したがって、ｆ＝α₀である。The term z ⁰ in the numerator of the second line on the right side is f
And therefore f = α ₀ .

【００３２】次に、右辺の１行目の分子からα₀(１−ｚ
^-1)⁵を引くと、α₀＋α₁ｚ^-1・・・＋・・・α₅ｚ^-5−
α₀(１−ｚ^-1)⁵が得られる。Next, from the numerator of the first line on the right side, α ₀ (1-z
^-1) Subtracting ^{_{5, α 0 + α 1 z}} -1 ··· + ··· α 5 z -5 -
α ₀ (1-z ⁻¹ ) ⁵ is obtained.

【００３３】同様に、右辺の２行目の分子からｆ(１−
ｚ^-1)⁵を引く。このとき、ｚ^-1の項はｅだけであり、こ
のｅは、右辺の１行目の対応したα₁と等しい。Similarly, from the numerator in the second line on the right side, f (1-
z ^-1 ) ⁵ is subtracted. At this time, the only term of z ^-1 is e, and this e is equal to the corresponding α ₁ in the first row on the right side.

【００３４】以上の処理を、式４の分子の全ての項に対
して繰り返して、係数ｄ〜ａを求める。また、この処理
を式４の分母の全ての項に対して繰り返して、係数Ｅ〜
Ａを求める。The above processing is repeated for all the terms of the numerator of the equation (4) to obtain coefficients d to a. This process is repeated for all the terms of the denominator of Expression 4 to obtain the coefficients E to
Ask for A.

【００３５】[0035]

【発明の解決しようとする課題】ところで、ＤＳＭ間で
信号をフィルタリングし、またＤＳＭ間で１ビット信号
のストリームを維持することが望ましい。このフィルタ
リングが必要な理由は、例えば縦続接続されたＤＳＭに
おいて望ましくない量子化雑音が蓄積されるのを防止す
るためである。しかしながら、適切なディジタルフィル
タは、少なくともビットストリームの各ビットを加算し
て多ビットの信号を生成し、及び／又はビットストリー
ムにｐ（≧１）ビットの係数で乗算する。そして、この
ようなフィルタに縦続接続されたＤＳＭの全ての係数乗
算器には、ｐビット信号が供給され、これらの係数乗算
器は、ｐビットの乗算器でなければならず、非常に不経
済である。However, it is desirable to filter signals between DSMs and maintain a stream of 1-bit signals between DSMs. This filtering is necessary, for example, to prevent accumulation of undesirable quantization noise in cascaded DSMs. However, a suitable digital filter adds at least each bit of the bitstream to generate a multi-bit signal and / or multiplies the bitstream by a factor of p (≧ 1) bits. Then, all the coefficient multipliers of the DSM cascaded to such a filter are supplied with p-bit signals, and these coefficient multipliers must be p-bit multipliers, which is very expensive. It is.

【００３６】本発明はこのような実情に鑑みてなされた
ものであり、本発明の目的は、１ビット信号を処理する
直列又は縦続接続された複数のデルタ−シグマ変調器を
備える１ビット信号処理装置を提供することである。な
お、上述した論文には、このような提案については何ら
記載も示唆もなされていない。The present invention has been made in view of such circumstances, and it is an object of the present invention to provide a 1-bit signal processing apparatus having a plurality of serially or cascaded delta-sigma modulators for processing 1-bit signals. It is to provide a device. The above-mentioned paper does not describe or suggest such a proposal at all.

【００３７】[0037]

【課題を解決するための手段】本発明に係る１ビット信
号処理装置は、縦続接続された１ビットのｎ（≧１）次
のデルタ−シグマ変調手段を備える。各ｎ次のデルタ−
シグマ変調手段は、１ビット信号が入力される入力手段
と、処理された１ビット信号を出力する出力手段と、入
力手段に入力される１ビット信号に応じてｐビットの信
号を生成する線形信号処理手段と、所定の周波数特性を
有し、線形信号処理手段からのｐビットの信号をフィル
タリングするフィルタリング手段と、処理された信号と
フィルタリングされた１ビット信号を加算するフィルタ
リング手段の出力に設けられた加算手段に、処理された
信号をフィードバックする雑音除去手段と、加算手段の
出力信号を１ビット信号に変換して、出力手段を介して
出力する量子化手段とを有する。The 1-bit signal processing apparatus according to the present invention comprises cascaded 1-bit delta-sigma modulating means of n bits (≧ 1). Each nth delta-
The sigma modulation means includes an input means for receiving a 1-bit signal, an output means for outputting a processed 1-bit signal, and a linear signal for generating a p-bit signal according to the 1-bit signal input to the input means. A processing unit, a filtering unit having a predetermined frequency characteristic and filtering a p-bit signal from the linear signal processing unit, and an output of a filtering unit for adding the processed signal and the filtered 1-bit signal. The adding means has a noise removing means for feeding back the processed signal, and a quantizing means for converting an output signal of the adding means into a 1-bit signal and outputting the signal via the output means.

【００３８】また、本発明に係るデルタ−シグマ変調装
置は、互いに縦続接続される１ビットのｎ（≧１）次の
デルタ−シグマ変調装置であって、１ビット信号が入力
される入力手段と、処理された１ビット信号を出力する
出力手段と、入力手段に入力される１ビット信号に応じ
てｐビットの信号を生成する線形信号処理手段と、所定
の周波数特性を有し、線形信号処理手段からのｐビット
の信号をフィルタリングするフィルタリング手段と、処
理された信号とフィルタリングされた１ビット信号を加
算するフィルタリング手段の出力に設けられた加算手段
に、処理された信号をフィードバックする雑音除去手段
と、加算手段の出力信号を１ビット信号に変換して、出
力手段を介して出力する量子化手段とを備える。Further, the delta-sigma modulator according to the present invention is a 1-bit n-th (≧ 1) -order delta-sigma modulator connected in cascade with input means for inputting a 1-bit signal. Output means for outputting a processed 1-bit signal, linear signal processing means for generating a p-bit signal in accordance with the 1-bit signal input to the input means, and linear signal processing having predetermined frequency characteristics. Filtering means for filtering the p-bit signal from the means, and noise removing means for feeding back the processed signal to the adding means provided at the output of the filtering means for adding the processed signal and the filtered 1-bit signal. And a quantization means for converting the output signal of the addition means into a 1-bit signal and outputting the signal via the output means.

【００３９】本発明では、フィルタリング手段は、ＤＳ
Ｍ内に設けられており、ｐ（＞１）ビットの信号で動作
し、ＤＳＭ及び縦続接続されたＤＳＭにおけるｐビット
の乗算器の数を最少にする。In the present invention, the filtering means is DS
M and operates on p (> 1) bit signals to minimize the number of p-bit multipliers in DSMs and cascaded DSMs.

【００４０】本発明では、フィルタリング手段は、ロー
パスフィルタからなり、信号帯域外の雑音を低減し、後
段のＤＳＭの安定度を維持する。In the present invention, the filtering means comprises a low-pass filter, reduces noise outside the signal band, and maintains the stability of the subsequent DSM.

【００４１】ローパスフィルタは、遅延回路と遅延され
たビットを加算する加算器で構成することができる。ま
た、ローパスフィルタは、１以上の係数乗算器で構成す
るようにしてもよい。各係数乗算器は、ｐビットの係数
を乗算することによってｐビットの信号を出力するが、
非線形部、例えば量子化器によって１ビット信号に戻さ
れる。したがって、後段のＤＳＭに入力される信号は、
１ビット信号である。The low-pass filter can be constituted by a delay circuit and an adder for adding the delayed bits. Further, the low-pass filter may be configured by one or more coefficient multipliers. Each coefficient multiplier outputs a p-bit signal by multiplying by a p-bit coefficient.
The signal is converted back to a 1-bit signal by a non-linear unit, for example, a quantizer. Therefore, the signal input to the subsequent DSM is
This is a 1-bit signal.

【００４２】[0042]

【発明の実施の形態】以下、本発明に係る１ビット信号
処理装置及びデルタ−シグマ変調装置について図面を参
照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a 1-bit signal processing device and a delta-sigma modulation device according to the present invention will be described with reference to the drawings.

【００４３】本発明を適用した１ビット信号で動作する
音声信号処理装置は、例えば図１に示すように、縦続接
続された複数のデルタ−シグマ変調器（以下、ＤＳＭと
いう。）１１，１２，１３，１４を備える。これらのＤ
ＳＭ１１〜１４はミキサ又はフェーダとして用いられ
る。なお、本発明は、このような音声信号処理装置に限
定されるものではない。An audio signal processing apparatus operating on a 1-bit signal to which the present invention is applied, for example, as shown in FIG. 1, includes a plurality of cascaded delta-sigma modulators (hereinafter, referred to as DSMs) 11, 12,. 13 and 14 are provided. These D
SMs 11 to 14 are used as mixers or faders. Note that the present invention is not limited to such an audio signal processing device.

【００４４】ここで、本発明を適用したこれらのＤＳＭ
について説明する。図２は、図１に示すＤＳＭの具体的
な構成を示すブロック図である。Here, these DSMs to which the present invention is applied
Will be described. FIG. 2 is a block diagram showing a specific configuration of the DSM shown in FIG.

【００４５】図２に示すｎ次のＤＳＭは、１ビット信号
が供給される線形の音声信号処理部２０と、線形の雑音
除去部３０と、音声信号処理部２０の出力をフィルタリ
ング（濾波）するローパスフィルタ（以下、ＬＰＦとい
う。）４１と、ＬＰＦ４１の出力と雑音除去部３０の出
力を加算する加算器４２と、加算器４２の出力信号を１
ビット信号に変換し、この１ビット信号をＤＳＭの出力
端子４４を介して出力する量子化器４３とを備える。こ
のＤＳＭは、クロック発生回路（図示せず）によって制
御される。The n-th order DSM shown in FIG. 2 filters the output of the linear audio signal processing unit 20, the linear noise removing unit 30, and the audio signal processing unit 20 to which a 1-bit signal is supplied. A low-pass filter (hereinafter, referred to as an LPF) 41, an adder 42 for adding the output of the LPF 41 and the output of the noise removing unit 30, and an output signal of the adder 42
And a quantizer 43 for converting the 1-bit signal into a bit signal via an output terminal 44 of the DSM. This DSM is controlled by a clock generation circuit (not shown).

【００４６】ＤＳＭの次数ｎは、例えば３次であり、音
声信号処理部２０及び雑音除去部３０は、３つの積分部
をそれぞれ有する（なお、図２には２つの積分部を示し
ている）。音声信号処理部２０及び雑音除去部３０の第
１段目の積分部は、少なくとも１つの１ビット係数乗算
器２１₁，３１₁と、積分器２２₁，３２₁とを備える。第
１段目の積分部以外の例えば第２段目の積分部は、少な
くとも１つの１ビット係数乗算器２１₂，３１₂と、積分
器２２₂，３２₂と、前段の積分器２２₁，３２₁の出力と
現段の１ビット係数乗算器２１₂，３１₂の出力を加算す
る加算器２３₂，３３₂とを備える。積分部ではない最終
段は、図２に示すように、少なくとも１つの１ビット係
数乗算器２１₄，３１₄と、前段の積分器２２₃，３２₃の
出力と現段の１ビット係数乗算器２１₄，３１₄の出力を
加算する加算器２３₄，３３₄とを備える。The order n of the DSM is, for example, the third order, and the audio signal processing unit 20 and the noise removing unit 30 each have three integrating units (FIG. 2 shows two integrating units). . The first-stage integrator of the audio signal processor 20 and the noise remover 30 includes at least one 1-bit coefficient multiplier 21 ₁ , 31 ₁ and integrators 22 ₁ , 32 ₁ . For example, the second-stage integrator other than the first-stage integrator includes at least one 1-bit coefficient multiplier 21 ₂ , 31 ₂ , integrators 22 ₂ , 32 _2, and a preceding integrator 22 ₁ , 32 comprises _first output and an adder 23 _2, 33 ₂ of adding 1 bit coefficient multiplier 21 _2, 31 ₂ outputs of the current stage. The final stage is not a integral unit, as shown in FIG. 2, and at least one 1-bit coefficient multiplier 21 _4, 31 _4, preceding the integrator 22 _3, 32 ₃ and the output of the 1-bit coefficient multiplier of the current stage and a 21 _4, 31 adder 23 for adding the output of the _{4 4,} 33 _4.

【００４７】１ビット係数乗算器２１₁〜２１₄は、入力
される１ビット信号に係数Ａ₁〜Ａ₄をそれぞれ乗算し、
得られるｐビットの信号を積分器２２₁、加算器２３₂〜
２３₄に供給する。一方、１ビット係数乗算器３１₁〜３
１₄は、このＤＳＭの出力信号である１ビット信号に係
数Ｃ₁〜Ｃ₄をそれぞれ乗算し、得られるｐビットの信号
を積分器３２₁、加算器３３₂〜３３₄に供給する。The 1-bit coefficient multipliers 21 _{1 to} 21 ₄ multiply input 1-bit signals by coefficients A _{1 to} A ₄ , respectively.
The obtained p-bit signal is converted into an integrator 22 ₁ , an adder 23 _2-
It supplies it to the 23 _4. On the other hand, 1-bit coefficient multipliers 31 _{1 to} 3 ₁
1 ₄ supplies the coefficients C ₁ -C ₄ in 1-bit signal which is an output signal of the DSM to multiply the signal of p bits obtained integrator 32 _1, the adder 33 ₂ to 33 _4.

【００４８】図３は、積分器２２₁〜２２₃，３２₁〜３
２₃の具体的な構成を示すブロック図である。積分器２
２₁〜２２₃，３２₁〜３２₃は、それぞれ加算器５１と、
加算器５１の出力を単位時間遅延して加算器５１にフィ
ードバックする遅延回路５２ととを有する。そして、積
分器２２₁〜２２₃，３２₁〜３２₃は、１ビット係数乗算
器２１₁〜２１₃，３１₁〜３１₃から供給されるｐビット
の信号を累積（積分）して、積分値を出力する。FIG. 3 shows integrators 22 _{1 to} 22 ₃ and 32 _{1 to} 3.
It is a block diagram showing a specific configuration of the 2 _3. Integrator 2
2 _{1-22 3, 321 to} 323 are respectively the adder 51,
And a delay circuit 52 for delaying the output of the adder 51 by a unit time and feeding it back to the adder 51. The integrators 22 _{1 to} 22 ₃ and 32 _{1 to} 32 ₃ accumulate (integrate) the p-bit signals supplied from the 1-bit coefficient multipliers 21 _{1 to} 21 ₃ and 31 _{1 to} 31 ₃ , and perform integration. Output the value.

【００４９】加算器２３₂〜２３₄は、それぞれ前段の積
分器２２₁〜２２₃からの積分値と、現段の１ビット係数
乗算器２１₂〜２１₄の出力とを加算して、得られる加算
値をＬＰＦ４１に供給する。また、加算器３３₂〜３３₄
は、それぞれ前段の積分器３２₁〜３２₃からの積分値
と、現段の１ビット係数乗算器３１₂〜３１₄の出力とを
加算して、得られる加算値を加算器４２に供給する。The adder 23 ₂ to 23 ₄ adds the integrated value from the integrator 22 _{1-22 3} of the preceding stage respectively, and an output of 1-bit coefficient multiplier 21 ₂ to 21 ₄ of the current stage, to give The added value is supplied to the LPF 41. The adder 33 ₂ to 33 ₄
Add the integrated values from the integrators 32 _{1 to} 32 _{3 in the} preceding stage and the outputs of the 1-bit coefficient multipliers 31 _{2 to} 31 _{4 in} the current stage, and supply the obtained added value to the adder 42. .

【００５０】なお、例えば１ビット係数乗算器２１₂、
加算器２３₂、積分器２２₂からなる第２段目の積分部
に、加算器２３₂と加算器５１の両方を必ずしも設ける
必要はなく、２つの加算器を１つの加算器とするように
してもよい。また、他の段の積分部においても同様であ
る。For example, the 1-bit coefficient multiplier 21 ₂ ,
Adder 23 _2, the integrator of the second stage consisting of the integrator 22 _2, adder 23 ₂ and it is not always necessary to provide both the adders 51, and two adders so that a single adder You may. The same applies to the integration sections of other stages.

【００５１】係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₄は、図１０を参照
して説明した方法で計算される。The coefficients A _{1 to} A ₄ and C _{1 to} C ₄ are calculated by the method described with reference to FIG.

【００５２】図４は、ＬＰＦ４１の具体的な構成を示す
ブロック図である。ＬＰＦ４１は、縦続接続された２つ
の遅延回路素子６１，６２と、加算器６３と、係数乗算
器６４とを備える。加算器６３は、加算器２３₄から供
給されるｐビット加算値の中の連続した３つのサンプル
値を加算して、加算器２３₄からの加算値にフィルタリ
ングを施す。乗算器６４は、そのフィルタリングされた
加算値に単一の係数Ｋを乗算して積を生成し、この積を
加算器４２に供給する。加算器４２は、この積に雑音除
去部３０の出力を加算して量子化器４３に供給する。量
子化器４３は、例えば比較器からなり、加算器４２の出
力を再量子化して、１ビット信号を生成する。FIG. 4 is a block diagram showing a specific configuration of the LPF 41. The LPF 41 includes two delay circuit elements 61 and 62 connected in cascade, an adder 63, and a coefficient multiplier 64. The adder 63 adds the three sample values consecutive in the p-bit addition value supplied from the adder 23 _4, performs filtering on the added value from the adder 23 _4. The multiplier 64 multiplies the filtered sum by a single coefficient K to generate a product, and supplies the product to the adder 42. The adder 42 adds the output of the noise removing unit 30 to the product and supplies the result to the quantizer 43. The quantizer 43 includes, for example, a comparator, and requantizes the output of the adder 42 to generate a 1-bit signal.

【００５３】ＬＰＦ４１は、例えば図５に破線４５で示
す周波数特性を有する。音声帯域における量子化雑音
（帯域内雑音）は、低減されるが、除去されない。しか
し、縦続接続されたＤＳＭ中の前段のＤＳＭからの音声
帯域外の雑音（帯域外雑音）は、除去されるか、少なく
ともかなり低減される。帯域内であれ、帯域外であれ、
あらゆる雑音の累積は、回路の安定度を下げるので、帯
域外雑音の除去又は低減は、縦続接続されたＤＳＭの安
定度を維持するのに有効である。The LPF 41 has a frequency characteristic indicated by a broken line 45 in FIG. 5, for example. Quantization noise (in-band noise) in the voice band is reduced but not removed. However, the out-of-band noise (out-of-band noise) from the preceding DSM in the cascaded DSM is eliminated or at least significantly reduced. Whether in-band or out-of-band,
Eliminating or reducing out-of-band noise is effective in maintaining the stability of the cascaded DSM, as any noise accumulation reduces the stability of the circuit.

【００５４】図２に示すように、音声信号処理部２０及
び雑音除去部３０の出力と量子化器４３との間に設けら
れているＬＰＦ４１は、高価な多ビットの係数乗算器６
３を有するが、係数乗算器２１₁〜２１₄，３１₁〜３１₄
は、安価な１ビットの乗算器とすることができる。とこ
ろで、ＬＰＦ４１をＤＳＭの上段に設けた場合は、係数
乗算器２１₁〜２１₄，３１₁〜３１₄は、望ましくない高
価な多ビットの乗算器とする必要がある。As shown in FIG. 2, the LPF 41 provided between the outputs of the audio signal processing unit 20 and the noise removing unit 30 and the quantizer 43 is an expensive multi-bit coefficient multiplier 6.
3, but coefficient multipliers 21 _{1 to} 21 ₄ and 31 _{1 to} 31 ₄
Can be an inexpensive 1-bit multiplier. By the way, when the LPF 41 is provided in the upper stage of the DSM, the coefficient multipliers 21 _{1 to} 21 ₄ and 31 _{1 to} 31 ₄ need to be undesirably expensive multi-bit multipliers.

【００５５】音声信号処理部２０よって決まる零点は、
回路安定度の観点では、雑音除去部３０によって決まる
極を補償するので、音声信号処理部２０と雑音除去部３
０を分離すると、回路が不安定になると考えられる。例
えば、論理１の長い連続は、積分器の１つにおいて累積
され、大きな積分値となり、実際に、回路が不安定とな
る。ＤＳＭの実際の例においては、２の補数が用いら
れ、積分器の加算器は、例えば１が連続して入力される
と、巡回（ラップラウンド）する。すなわち、加算器５
１の値が最大値に達すると、その値は０になった後、再
び増加し始める。これにより、音声信号処理部２０と雑
音除去部３０を分離したことに起因する回路の不安性を
防止することができる。The zero point determined by the audio signal processing unit 20 is
From the viewpoint of circuit stability, the pole determined by the noise elimination unit 30 is compensated, so that the audio signal processing unit 20 and the noise elimination unit 3
Separating the zeros would make the circuit unstable. For example, a long sequence of logic ones accumulates in one of the integrators, resulting in a large integrated value, and indeed, making the circuit unstable. In a practical example of the DSM, a two's complement is used, and the adder of the integrator loops (wraps round) when, for example, 1 is continuously input. That is, the adder 5
When the value of 1 reaches the maximum value, it goes to 0 and then starts increasing again. Thus, it is possible to prevent anxiety of the circuit due to the separation of the audio signal processing unit 20 and the noise removing unit 30.

【００５６】上述したＤＳＭを用いた音声信号処理装置
の具体例、例えば音声信号ミキサが、関連出願（英国出
願番号９６２４６７１．５）に記述されている。A specific example of the above-described audio signal processing apparatus using the DSM, for example, an audio signal mixer is described in a related application (UK application number 9624671.5).

【００５７】具体的には、この音声信号ミキサは、例え
ば図６に示すように、２つの入力信号を混合する混合器
７１，７２，７３，７４を備え、これらの混合器７１〜
７４は、図２に示すＤＳＭからなる。混合器７１，７２
の出力対は、加算器７５に供給され、混合器７３，７４
の出力対は加算器７６に供給される。これらの混合器７
１〜７４は、例えば係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₄が可変であ
る内部にＬＰＦ４１を有するＤＳＭからなり、加算器７
５，７６は、例えば係数Ａ₁〜Ａ₄，Ｃ₁〜Ｃ₄が固定の内
部にＬＰＦ４１を有するＤＳＭからなる。最終の加算器
７７は、加算器７５，７６と同様に、固定の係数を有す
るＤＳＭからなる。このように、この音声信号ミキサ
は、ＤＳＭを縦続接続して構成されるが、ＤＳＭの内部
にＬＰＦを有することにより、回路の安定度が損なわれ
ることはない。More specifically, this audio signal mixer includes mixers 71, 72, 73 and 74 for mixing two input signals, as shown in FIG. 6, for example.
74 is made of the DSM shown in FIG. Mixers 71, 72
Is supplied to an adder 75, and the mixers 73 and 74
Are supplied to an adder 76. These mixers 7
Numerals _{1 to} 74 are composed of, for example, a DSM having an LPF 41 inside in which coefficients A _{1 to} A ₄ and C _{1 to} C ₄ are variable.
Reference numerals 5 and 76 are, for example, DSMs having LPFs 41 inside where the coefficients A _{1 to} A ₄ and C _{1 to} C ₄ are fixed. The final adder 77, like the adders 75 and 76, is made of a DSM having fixed coefficients. As described above, this audio signal mixer is configured by cascading DSMs. However, the presence of the LPF inside the DSM does not impair the stability of the circuit.

【００５８】[0058]

【発明の効果】本発明に係る１ビット信号処理装置は、
縦続接続された１ビットのｎ（≧１）次のデルタ−シグ
マ変調手段を備える。各ｎ次のデルタ−シグマ変調手段
は、１ビット信号が入力される入力手段と、処理された
１ビット信号を出力する出力手段と、入力手段に入力さ
れる１ビット信号に応じてｐビットの信号を生成する線
形信号処理手段と、所定の周波数特性を有し、線形信号
処理手段からのｐビットの信号をフィルタリングするフ
ィルタリング手段と、処理された信号とフィルタリング
された１ビット信号を加算するフィルタリング手段の出
力に設けられた加算手段に、処理された信号をフィード
バックする雑音除去手段と、加算手段の出力信号を１ビ
ット信号に変換して、出力手段を介して出力する量子化
手段とを有することにより、複数のデルタ−シグマ変調
手段を直列又は縦続接続しても、１ビット信号処理装置
の安定度が損なわれることを防止することができる。The 1-bit signal processing device according to the present invention has
A cascade-connected 1-bit n (≧ 1) -order delta-sigma modulation means is provided. Each of the n-th order delta-sigma modulation means includes an input means to which a 1-bit signal is input, an output means to output a processed 1-bit signal, and a p-bit signal according to the 1-bit signal input to the input means. Linear signal processing means for generating a signal, filtering means having predetermined frequency characteristics and filtering a p-bit signal from the linear signal processing means, and filtering for adding the processed signal and the filtered 1-bit signal The adding means provided at the output of the means has a noise removing means for feeding back the processed signal, and a quantizing means for converting the output signal of the adding means into a 1-bit signal and outputting it via the output means. Thus, even if a plurality of delta-sigma modulation means are connected in series or cascade, it is possible to prevent the stability of the 1-bit signal processing device from being impaired. Can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】縦続接続された複数のｎ次のデルタ−シグマ変
調器を有する音声信号処理装置の具体的な構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a specific configuration of an audio signal processing device having a plurality of cascaded n-order delta-sigma modulators.

【図２】図１に示す音声信号処理装置におけるｎ次のデ
ルタ−シグマ変調器の具体的な構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a specific configuration of an n-th order delta-sigma modulator in the audio signal processing device shown in FIG.

【図３】図２に示すｎ次のデルタ−シグマ変調器におけ
る積分器の具体的な構成を示すブロック図である。FIG. 3 is a block diagram showing a specific configuration of an integrator in the n-th order delta-sigma modulator shown in FIG.

【図４】図２に示すｎ次のデルタ−シグマ変調器におけ
るローパスフィルタの具体的な構成を示すブロック図で
ある。FIG. 4 is a block diagram showing a specific configuration of a low-pass filter in the n-th order delta-sigma modulator shown in FIG.

【図５】図２に示すｎ次のデルタ−シグマ変調器におけ
るローパスフィルタの周波数特性を示す図である。5 is a diagram illustrating a frequency characteristic of a low-pass filter in the n-th order delta-sigma modulator illustrated in FIG. 2;

【図６】本発明を適用したデルタ−シグマ変調器を用い
た音声信号ミキサの具体的な構成を示すブロック図であ
る。FIG. 6 is a block diagram showing a specific configuration of an audio signal mixer using a delta-sigma modulator to which the present invention has been applied.

【図７】従来のデルタ−シグマ変調器の構成を示すブロ
ック図である。FIG. 7 is a block diagram showing a configuration of a conventional delta-sigma modulator.

【図８】ｎ次のフィルタとして構成されたデルタ−シグ
マ変調器の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a delta-sigma modulator configured as an n-order filter.

【図９】雑音除去特性を示す図である。FIG. 9 is a diagram illustrating noise removal characteristics.

【図１０】５次のデルタ−シグマ変調器の構成を示すブ
ロック図である。FIG. 10 is a block diagram illustrating a configuration of a fifth-order delta-sigma modulator.

【符号の説明】[Explanation of symbols]

２０ 音声信号処理部、２１₁〜２１₄ １ビット係数乗
算器、２２₁〜２２₃ 積分器、２３₂〜２３₄ 加算器、
３０ 雑音除去部、３１₁〜３３₄ １ビット係数乗算
器、積分器３２₁〜３２₃ 積分器、３３₂〜３３₄ 加算
器、４１ ＬＰＦ、４２ 加算器、４３ 量子化器20 audio signal processing unit, 21 _{1 to} 21 ₄ 1-bit coefficient multiplier, 22 _{1 to} 22 ₃ integrator, 23 ₂ to 23 ₄ adder,
30 noise removal unit, 31 _to 333 ₄ 1-bit coefficient multiplier, the integrator _{321 to} 323 integrator 33 _{2-33 4} adders, 41 LPF, 42 adder, 43 a quantizer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イースティ ピーター チャールズ イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 スライト クリストファー イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 (72)発明者 ソープ ピーター ダミアン イギリス国 ケーティー13 ０エックスダ ブリュー サリー ウェイブリッジ ブル ックランズ ザ ハイツ（番地なし） ソ ニー ユナイテッド キングダム リミテ ッド 内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Easty Peter Charles United Kingdom Katie 130 Xda Brew Sally Weybridge Brooklands The Heights (without address) Sony United Kingdom Limited (72) Inventor Slight Christopher United Kingdom Katie 130 Xda Brew Sally Weybridge Brooklands The Heights (No Address) Inside Sony United Kingdom Limited (72) Inventor Thorpe Peter Damian United Kingdom Katie 130 X Brew Sally Weybridge Brooklands The Heights (No Address) Sony United Kingdom Limited In de

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 縦続接続された１ビットのｎ（≧１）次
のデルタ−シグマ変調手段を備え、 上記各ｎ次のデルタ−シグマ変調手段は、１ビット信号
が入力される入力手段と、処理された１ビット信号を出
力する出力手段と、上記入力手段に入力される１ビット
信号に応じてｐビットの信号を生成する線形信号処理手
段と、所定の周波数特性を有し、上記線形信号処理手段
からのｐビットの信号をフィルタリングするフィルタリ
ング手段と、処理された信号とフィルタリングされた１
ビット信号を加算する上記フィルタリング手段の出力に
設けられた加算手段に、処理された信号をフィードバッ
クする雑音除去手段と、上記加算手段の出力信号を１ビ
ット信号に変換して、上記出力手段を介して出力する量
子化手段とを有する、 １ビット信号処理装置。1. A cascade-connected 1-bit n (≧ 1) -order delta-sigma modulation means, wherein each of the n-th-order delta-sigma modulation means is an input means to which a 1-bit signal is inputted; An output unit for outputting a processed 1-bit signal; a linear signal processing unit for generating a p-bit signal in accordance with the 1-bit signal input to the input unit; Filtering means for filtering the p-bit signal from the processing means;
A noise removing unit that feeds back the processed signal to an adding unit provided at the output of the filtering unit that adds the bit signal, and an output signal of the adding unit that is converted into a 1-bit signal, is output through the output unit. A 1-bit signal processing device comprising: 【請求項２】 上記フィルタリング手段は、前段からの
量子化雑音を低減するローパスフィルタからなる、 ことを特徴とする請求項１記載の１ビット信号処理装
置。2. The 1-bit signal processing apparatus according to claim 1, wherein said filtering means comprises a low-pass filter for reducing quantization noise from a preceding stage. 【請求項３】 上記１ビット信号は、音声信号からな
る、 ことを特徴とする請求項１又は２記載の１ビット信号処
理装置。3. The 1-bit signal processing device according to claim 1, wherein the 1-bit signal is an audio signal. 【請求項４】 上記デルタ−シグマ変調手段の次数ｎが
３以上である、 ことを特徴とする請求項１乃至３のいずれか１項記載の
１ビット信号処理装置。4. The 1-bit signal processing apparatus according to claim 1, wherein the order n of the delta-sigma modulation means is 3 or more. 【請求項５】 互いに縦続接続される１ビットのｎ（≧
１）次のデルタ−シグマ変調装置であって、 １ビット信号が入力される入力手段と、 処理された１ビット信号を出力する出力手段と、 上記入力手段に入力される１ビット信号に応じてｐビッ
トの信号を生成する線形信号処理手段と、 所定の周波数特性を有し、上記線形信号処理手段からの
ｐビットの信号をフィルタリングするフィルタリング手
段と、 処理された信号とフィルタリングされた１ビット信号を
加算する上記フィルタリング手段の出力に設けられた加
算手段に、処理された信号をフィードバックする雑音除
去手段と、 上記加算手段の出力信号を１ビット信号に変換して、上
記出力手段を介して出力する量子化手段と、 を備えるデルタ−シグマ変調装置。5. A 1-bit n (≧≧) cascade-connected to each other.
1) The following delta-sigma modulator: input means for inputting a 1-bit signal; output means for outputting a processed 1-bit signal; and a 1-bit signal input to the input means. linear signal processing means for generating a p-bit signal; filtering means having predetermined frequency characteristics and filtering the p-bit signal from the linear signal processing means; a processed signal and a filtered 1-bit signal Noise removing means for feeding back the processed signal to an adding means provided at the output of the filtering means for adding the output signal; converting the output signal of the adding means into a 1-bit signal; A delta-sigma modulation device comprising: 【請求項６】 上記次数ｎが３以上である、 ことを特徴とする請求項５記載のデルタ−シグマ変調装
置。6. The delta-sigma modulator according to claim 5, wherein said order n is 3 or more. 【請求項７】 上記フィルタリング手段は、ローパスフ
ィルタからなる、 ことを特徴とする請求項５又は６記載のデルタ−シグマ
変調装置。7. The delta-sigma modulator according to claim 5, wherein said filtering means comprises a low-pass filter. 【請求項８】 １ビット信号が入力される入力手段と、 処理された１ビット信号を出力する出力手段と、 上記入力手段に入力される１ビット信号に応じてｐビッ
トの信号を生成する線形信号処理手段と、 所定の周波数特性を有し、上記線形信号処理手段からの
ｐビットの信号をフィルタリングするフィルタリング手
段と、 処理された信号とフィルタリングされた１ビット信号を
加算する上記フィルタリング手段の出力に設けられた加
算手段に、処理された信号をフィードバックする雑音除
去手段と、 上記加算手段の出力信号を１ビット信号に変換して、上
記出力手段を介して出力する量子化手段と、 を備えるデルタ−シグマ変調装置。8. An input means for receiving a 1-bit signal, an output means for outputting a processed 1-bit signal, and a linear means for generating a p-bit signal according to the 1-bit signal input to the input means. Signal processing means; filtering means having predetermined frequency characteristics and filtering the p-bit signal from the linear signal processing means; output of the filtering means for adding the processed signal and the filtered 1-bit signal A noise removing unit that feeds back a processed signal to the adding unit provided in the above, and a quantization unit that converts an output signal of the adding unit into a 1-bit signal and outputs the signal via the output unit. Delta-sigma modulator.