JP4058179B2

JP4058179B2 - Signal processing device

Info

Publication number: JP4058179B2
Application number: JP29997098A
Authority: JP
Inventors: チャールズイースティピーター; ダミエンソープピーター; スレイトクリストファ
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1997-10-24
Filing date: 1998-10-21
Publication date: 2008-03-05
Anticipated expiration: 2018-10-21
Also published as: KR100542960B1; KR19990037310A; GB2330710A; US6175322B1; DE69832770D1; GB9722532D0; GB2330710B; DE69832770T2; EP0911980A3; CN1227443A; JPH11214999A; EP0911980A2; CN1130834C; EP0911980B1

Description

【０００１】
【発明の属する技術分野】
本発明は、フィルタ・セクションを有するｎ次デルタ・シグマ変調器、但しｎは少なくとも１、を含む１ビット信号処理装置に関する。
本発明の好ましい実施形態はオーディオ信号の処理に関するが、本発明はオーディオ信号処理装置に限られるものではない。
【０００２】
【従来の技術】
アナログ信号を少なくともナイキスト率でサンプリングして、それらのサンプルの振幅をｍビット数で符号化することにより、ディジタル形式に変換することは知られている。従って、もしｍ＝８ならば、そのサンプルは８ビットの精度で量子化されているといわれる。一般にｍは１以上の任意のビット数となりうる。
【０００３】
１ビットのみに量子化する目的で、シグマ・デルタＡＤＣ又はデルタ・シグマＡＤＣの名で知られているアナログ・ディジタル変換器（ＡＤＣ）を備えることが知られている。ここで、用語「デルタ・シグマ」が使われる。そのようなＡＤＣは、例えば、１９９３年にテキサス・インストルーメントによって発行されたCraig Marven及びGillian Ewers 著ＩＳＢＮＯ−９０４０．０４７−００−８「A Simple Approach to Digital Signal Processing」に説明されている。
【０００４】
そのようなＡＤＣの例として図１を参照すると、アナログ入力信号と１ビット出力信号の積分値２（シグマ）の間の差１（デルタ）が１ビット量子化器３に供給される。この出力信号は、論理値０と１から成る複数ビットであるが実際には夫々−１と＋１から成る複数の値を含む。
【０００５】
積分値２は、１ビット出力を累積するので、そこに蓄積された値はアナログ信号の値に従う傾向にある。各ビットが作られるので、量子化器３は累積された値を１ビットだけ増分（＋１）または減少（−１）する。積分値がアナログ信号に追従する出力ビット流の積ができるようにするためには、ＡＤＣは非常に速いサンプリングレイトを要求する。
【０００６】
以下の説明および特許請求の範囲で使っている用語「１ビット」は、デルタ・シグマＡＤＣで作られるような１ディジタルビットの精度に量子化された信号を意味する。
【０００７】
１ビット信号を直接処理するためのｎ次フィルタセクションとして構成されたデルタ・シグマ変調器（ＤＳＭ）は、“One Bit Digital Processing of Audio Signals ”という表題の付けられた１９９３年１０月に米国ニューヨークで開催された第９５回ＡＥＳＣｏｎｖｅｎｔｉｏｎ７−１０で配布された論文中にＮ．Ｍ．Ｃａｓｅｙ及びＪａｍｅｓＡ．Ｓ．Ａｎｇｕｓによって提唱された。図２は、ＤＳＭフィルタセクションを３次（ｎ＝３）で構成したものを示す。
【０００８】
図２を参照すると、このＤＳＭは１ビットオーディオ信号の為の入力４及び処理された１ビット信号が作られる出力５を有する。この１ビット信号で成る数ビットがそのＤＳＭを通して、図示されていない公知のクロック配列によってクロック（刻時）される。
【０００９】
出力の１ビット信号は１ビット量子化器Ｑによって作られ、１ビット量子化器Ｑは例えば閾値レベルがゼロの比較器である。ＤＳＭは、各々が、入力４に接続された第１の１ビット乗算器ａ１，ａ２，ａ３、出力５に接続された第２の１ビット乗算器ｃ１，ｃ２，ｃ３、加算器６１，６２，６３及び積分器７１，７２，７３を含む３つの段を有する。
【００１０】
１ビット乗算器は、受信した１ビット信号にｐビットＡ１，Ａ２，Ａ３，Ｃ１，Ｃ２，Ｃ３を乗算し、ｐビット積を作り、加算器６１，６２，６３で加算され、その和（複数個ある）が積分器７に送られる。中間段では、加算器６２，６３は前段の積分器の出力の和も作る。最終段は、入力に接続されている他の１ビット乗算器Ａ４を含み、その入力信号にｐビット係数Ａ４を乗算し、加算器６４で前段の積分器７３の出力にその積を加える。和は量子化器Ｑに送られる。
【００１１】
ＤＳＭ内では、正及び負のｐビット数を表すのに２の補数計算が使われる。量子化器Ｑへの入力は出力の所で＋１（論理１）として量子化されるか、出力の所で−１（論理０）として量子化される。
【００１２】
ＣａｓｅｙとＡｎｇｕｓによって観察されたように、１ビットプロセッサ‥‥は１ビット出力を作り、許容できないレベルまでノイズによって不明瞭になったオーディオ信号を含む１ビット出力を作るので、量子化雑音が好ましく成形されることが肝要である。オーディオ信号を不明瞭にするノイズは量子化器で作られる量子化ノイズである。
【００１３】
量子化器Ｑは加算器としてモデル化することができ、オーディオ信号を受信する第１の入力とオーディオ信号と実質的に相関を持たないランダムビット流（量子化ノイズ）を受信する第２の入力を持つ。その基礎上にモデル化され、このオーディオ信号は、入力４で受信され、乗算器ａ１，ａ２，ａ３，ａ４によって出力５に順方向供給され出力５から乗算器ｃ１，ｃ２，ｃ３によって逆方向供給（フィードバック）される。従って、順方向路の係数Ａ１〜Ａ４は、そのオーディオ信号のＺ変換伝達関数のゼロを規定し、フィードバック路の係数Ｃ１〜Ｃ３はオーディオ信号の伝達関数のポールを規定する。
【００１４】
このノイズ信号は、乗算器Ｃ１〜Ｃ３によって量子化器からフィードバックされるから、係数Ｃ１〜Ｃ３はノイズ信号の伝達関数のポールを規定する。このノイズ信号の伝達関数は、入力信号のそれと同じではない。
【００１５】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は、他の望ましい特性のある中で回路の安定性を提供するために選ばれる。
係数Ｃ１〜Ｃ３は、例えば図３においてフルライン３１で示されているように、オーディオ・バンドのノイズを軽減するためにノイズ成形を行うように選ばれている。
係数Ａ１〜Ａ４と係数Ｃ１〜Ｃ３は、望ましいオーディオ信号処理特性を得るためにも選ばれている。
【００１６】
係数Ａ１〜Ａ４及びＣ１〜Ｃ３は下記のファクタによって選ぶことができる：（ａ）好ましいフィルタ特性のＺ変換Ｈ（ｚ）、例えばノイズ成形関数を見つけること、
（ｂ）Ｈ（ｚ）を係数に変換すること。
これは下記の論文に説明されている方法によって行うことができる。
“Theory and Practical Implementation of a Fifth Order Sigma-Deta A/D
Converter,Journal of Audio Engineering Society,Volume 39,no.7/8,1991July/August by R.W.Adams et al. ”
及び本書において前述したＡｎｇｕｓとＣａｓｅｙ著の論文および当業者の知識を使って行うことができる。係数を計算する１つの方法は後述する係数の計算の項で概略説明する。
【００１７】
ＤＳＭは、１ビットの信号のサンプリング・レイトで刻時される。オーディオに対しては、このレイトは約２．８ｋＨｚから約２．８ＭＨｚ、好ましくは２．８２２４ＭＨｚの領域に選ぶことができる。
【００１８】
【発明が解決しようとする課題】
図２のＤＳＭは、他の全ての加算器の各々が１ビット期間の遅延を有する積分器段７１，７２，７３を介して結合されているのに対して、量子化器Ｑとフィードバック路だけを通して第１加算器６１に結合された最終加算器６４を持つ。加算器６１，６２，６３が確立した和を作るために１ビット期間の少なくとも主な部分をとる実施形態においては、加算器６４と６１がこの回路の動作を遅らせる。
本発明は、従来のＤＳＭの上記欠点を克服することを課題とする。
【００１９】
【課題を解決するための手段】
本発明によれば、複数の１ビット信号に対して１つの信号プロセッサが設けられていて、ｎ次のデルタ・シグマ変調器（ＤＳＭ）、但しｎは少なくとも１を含み、このＤＳＭは、入力信号として１ビット信号を入力し、ｐビット信号を１ビット形式に再量子化するための量子化器を有し、再量子化された信号はこのプロセッサの出力信号となる。
デルタ・シグマ変調器は、初段結合器と少なくとも１つの中間結合器と最終結合器とで構成される複数の信号結合器を備える。
初段結合器は、前記入力信号と第１の係数の積を得る第１の係数乗算器と、前記出力信号と第２の係数の積を得る第２の係数乗算器と、前記第１の係数乗算器の出力と前記第２の係数乗算器の出力と自らの加算出力の積分値を加算する第１の加算器と、前記第１の加算器の出力を積分して積分値を得る第１の積分器とを備える。
中間結合器は、前記入力信号と第１の係数の積を得る第３の係数乗算器と、前記出力信号と第２の係数の積を得る第４の係数乗算器と、前段の結合器の積分器で得た積分値と、前記第３の係数乗算器の出力と前記第４の係数乗算器の出力と自らの加算出力の積分値を加算する第２の加算器と、前記第２の加算器の出力を積分して積分値を得る第２の積分器とを備える。
最終結合器は、前記入力信号と第１の係数の積を得る第５の係数乗算器と、前段の結合器の加算器の加算値とを加算する第３の加算器と、前記第３の加算器の加算出力を量子化して前記出力信号を得る量子化器を備える。
前記入力信号は、１結合器を通る遅延に対応する遅延を行って、前記初段結合器及び前記中間結合器に供給し、前記最終結合器には遅延せずに前記入力信号を供給し、前記最終結合器の量子化器の出力信号は、等しい遅延を行って、前記初段結合器及び前記中間結合器に供給し、前記第１の係数は、前記入力信号として得られたオーディオ信号のＺ変換伝達関数のゼロを規定し、前記第２の係数は、前記入力信号として得られたオーディオ信号の伝達関数のポールを規定すると共にオーディオ帯域のノイズを軽減するように選んだことを特徴とする。
【００２０】
従って、ＤＳＭは、最終段の結合器と最初の段の結合器が１ビット遅延によって分離され、対応する遅延がＤＳＭの他の場所に設けられているので、もっと速く動作する。その結果、最終及び最初の結合器は、前の結合器からの確立した結果を持つことによって遅延されることなく１ビット期間内に確立した結果を作る時間を有する。
【００２１】
本発明は、デルタ・シグマ変調器を提供し、そこでは、結合器の全ての加算器は、最終加算器の出力から最終加算器の入力への帰還路にあり、１ビット遅延によって分離されている。
【００２２】
【発明の実施の形態】
本発明をもっと良く理解するために、添付図面の図４〜７を参照する。
図４のデルタ・シグマ変調器（ＤＳＭ）はｎ次のＤＳＭで、積分器セクション及び最終セクションを有する。
【００２３】
このＤＳＭは、入力４を有し、そこから１ビット信号ｘ（ｎ）を受信し、出力５を有し、そこに処理された１ビット信号ｙ（ｎ）を出力する。複数のビットは、約２．８ＭＨｚの１ビット・サンプリング・レイトで（図示されていない）公知のクロック配列によってＤＳＭ全体にわたり刻時される。
【００２４】
出力信号は、最終段の量子化器Ｑによって作られる。量子化器Ｑは、ｐビット信号を受信し、それは例えば２の補数形式で正及び負数を表す。この量子化器は閾値ゼロを持つ比較器でよい。量子化器は正の信号を＋１（論理１）として量子化し、負の信号を−１（論理０）として量子化する。量子化器Ｑは、１ビット遅延素子８によって出力５に結合される。
【００２５】
最初の積分器セクションは、１ビット遅延素子６によって入力４に接続された第１の１ビット乗算器、１ビット遅延素子８によって量子化器出力５に接続された第２の１ビット係数乗算器Ｃ１、１ビット乗算器ａ１及びｃ１、及び加算器６１の出力を積分する積分器７１の出力の和を作る加算器６１を含む。この積分器は、１ビット期間の遅延を持つ。１ビット係数乗算器はｐビット係数Ａ１及びＣ１によってａ１及びｃ１に１ビット信号を乗算する。
【００２６】
各中間積分器セクションは、同様にして１ビット遅延素子６によって入力４に接続された第１の１ビット係数乗算器ａ２〜ａ３、１ビット遅延素子８によって量子化器Ｑに接続された第２の１ビット係数乗算器ｃ２，ｃ３、加算器６２，６３及び積分器７２，７３を含む。加算器６２，６３は、係数乗算器の出力に加えて先行段の積分器の出力を受信する。
【００２７】
最終セクションは、入力４に直接接続されていて、遅延されていない入力信号ｘ（ｎ）を受信する１ビット乗算器ａ４、加算器６４及び量子化器Ｑを含む。加算器は、先行段の積分器７３の遅延素子の出力には接続されておらず、その遅延素子の入力に接続されている。
【００２８】
図７に示すように、図４の各積分器は１ビット遅延素子７４と直列に加算器７５を含む。この遅延素子の出力は、加算器にフィードバックされ、係数乗算器の出力の和を受信する加算器７５の出力の積分値を累算する。図７における積分器の加算器は、複数の段の係数乗算器の出力の和をとる加算器６１〜６３からの抜き刷りで実行される。従って、積分器の加算器が加算器６１，６２，６３で実行されることが必須ではない。
【００２９】
上記で説明したとおり、係数Ａ１〜Ａ４及びＣ１〜Ｃ３は上記論文に説明された方法で選ぶことができる。係数は、勿論回路の安定性を与えるように選ばれる。図３を参照すると、図３に実線３１で示されているようにノイズ成形を与えるように選ぶこともあり、それにより入力信号３２の領域におけるノイズ（帯域内ノイズ）が軽減される。
【００３０】
入力信号で働く係数Ａ１〜Ａ４は入力信号のゲインを変えるために可変にすることができる。
加算器６１，６２，６３及び６４はＤＳＭの一例の中で加算し確立した結果を作る１ビットサンプリング期間の少なくとも主な部分を要求する複数の回路によって実行される。加算器は、例えばリップル・キャリー加算器である。
【００３１】
図４に示されているように、本発明の一実施形態においては、入力信号ｘ（ｎ）は最終段に直接供給されるとともに、１ビット遅延素子６を介して第１及び中間段に供給される。それに加えて、量子化器Ｑで作られた１ビット出力信号ｙ（ｎ）は１ビット遅延素子８によって第１及び中間段に帰還される。更に、最終段の加算器は、前段の積分器の遅延の出力からではなく、その遅延の入力からその前段からのｐビット信号を受信する。その結果、後述する係数値の計算で述べる解析が図４のＤＳＭにもそのまま当てはまる。
【００３２】
その結果、最終段の加算器は、先行段と比較して早く入力を受信する。何故ならば、他の先行段より１ビット期間前に現在ビットを受信し、先行段の積分器から１ビット期間早く対応するビットを受信するからである。従って、それが実行する加算は、確定され補償用出力遅延素子８によって第１段へ引き渡される。
【００３３】
図５を参照すると、そして同時に出願したＵＫ出願９６２４６７１．５にもっと充分に説明されているとおり、ＤＳＭは、信号ミキサとして作られている。２つの入力４ａ及び４ｂが設けられていて、入力４ａは係数乗算器Ａ１〜Ａ６によって加算器６１〜６４の各々に接続され、入力４ｂは他の係数乗算器Ｂ１〜Ｂ４によって同じ加算器に接続されている。図５は唯一の積分段に対する配列を示す。
【００３４】
ＤＳＭの他の形式を提供することもできる。例えば、ＤＳＭは同時出願に説明されているように、チェビシェフ・フィルタ特性を提供する。そのようなＤＳＭの一例が図６にｎ＝５次で示されている。図６のＤＳＭは付加的にフィードバック係数α、β、γ等を含み望ましい伝達特性を与える。後述の係数計算の解析は、フィードバック係数を考慮するために変える必要がある。
【００３５】
係数Ａ及びＢが可変である場合には、係数発生器１０は図４のように与えられる。この係数発生器１０は制御信号Ｃ５に応答でき係数Ａ１〜Ａ４を計算する。発生器はマイクロコンピュータを含んでもよい。
【００３６】
「係数の計算」
図８は、５次のＤＳＭを示しており、係数ａ〜ｆ、係数Ａ〜Ｅ、加算器６及び積分器７を有する。積分器７は単位遅延を与える。これらの積分器の出力は、左から順にｓ〜ｗである。このＤＳＭへの入力は、信号ｘ〔ｎ〕であり、〔ｎ〕はサンプルの刻時されたシーケンスにおける１つのサンプルを表している。量子化器Ｑへの入力はｙ〔ｎ〕で表され、これもＤＳＭの出力信号である。この解析は、量子化器Ｑは処理された信号にランダムノイズを加える単なる加算器と過程した動作モデルに基づいている。従って、この解析に於いては量子化器は無視されている。
信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即ち、サンプル〔ｎ〕の出力信号ｙ〔ｎ〕は係数ｆを掛けた入力信号ｘ〔ｎ〕プラス先行積分器７の出力ｗ〔ｎ〕である。
積分器７の各出力信号に同じ原理を適用すると下記の式で表せる。
ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕
ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−１〕＋ｖ〔ｎ−１〕
ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−１〕＋ｕ〔ｎ−１〕
ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−１〕＋ｔ〔ｎ−１〕
ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−１〕＋ｓ〔ｎ−１〕
ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−１〕
【００３７】
これらの等式は当該分野で公知のＺ変換等式に変換されると下記のとおりである。
Ｙ（ｚ）＝ｆＸ（ｚ）＋Ｗ（ｚ）
Ｗ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｅＸ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ^-1）＝ｚ^-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００３８】
このＺ変換等式は、Ｘ（ｚ）の単一関数としてＹ（ｚ）を導出するために解くことができる。

【００３９】
これは、下記の等式の右側に示すように再表現できる。ＤＳＭの好ましい伝達関数は直列形式で表せる。
Ｙ（ｚ）／Ｘ（ｚ）
これは下記の等式の左辺に与えられており右辺と等しい。

【００４０】
この式を解いて、係数α０〜α５から係数ｆ〜ａを導き出し、係数β０〜β５からＥ〜Ａを導くことができる。係数αｎと係数βｎは、公知の仕方で好ましい伝達関数を与える。
ｆはニューメレータのＺ⁰項だけである。従って、ｆ＝α０
項α０（１−Ｚ^-1）⁵は、左辺のニューメレータから減算されて下記のようになる。
α₀＋α₁ｚ^-1・・・＋・・・α₅ｚ^-5−α₀（１−ｚ^-1）⁵
【００４１】
同様にして、ｆ（１−Ｚ^-1）⁵は右辺のニューメレータから引かれる。そこでｅはＺ^-1の項だけであり再計算された左辺ニューメレータにおける対応するα１と等しくされる。
この処理がニューメレータの全ての項に付いて繰り返される。
この処理がデノミネータの全ての項に付いて繰り返される。
【００４２】
【発明の効果】
従来のＤＳＭは、それを構成する他の全ての加算器の各々が１ビット期間の遅延を有する積分器段７１，７２，７３を介して結合されているのに対して、最終段加算器６４は量子化器Ｑとフィードバック路だけを通して第１加算器６１に結合されているために、加算器６１，６２，６３が確立した和を作るために１ヒット期間の少なくとも主な部分をとる実施形態においては、加算器６４と６１がこの回路の動作を遅らせる原因になっていたが、本発明のＤＳＭはこの点が改善され高速動作を行うことができる。
【図面の簡単な説明】
【図１】公知のデルタ・シグマ変調器のブロック図である。
【図２】前に提案した３次（ｎ＝３）フィルタセクションとして作図したデルタ・シグマ変調器のブロック図である。
【図３】ノイズ成形特性を示す特性図である。
【図４】本発明のデルタ・シグマ変調器（ＤＳＭ）のブロック図である。
【図５】図４のＤＳＭの変形のブロック図である。
【図６】他のＤＳＭのブロック図である。
【図７】積分器の一例を示すブロック図である。
【図８】５次のＤＳＭを示すブロック図である。
【符号の説明】
ｘ（ｎ）‥‥入力、ｙ（ｎ）‥‥出力、６，８‥‥１ビット遅延素子、Ａ１，Ａ２，Ａ３‥‥係数器、Ｃ１，Ｃ２，Ｃ３‥‥係数器、６１，６２，６３‥‥加算器、７１，７２，７３‥‥累算用１ビット遅延素子、１０‥‥係数発生器、Ｑ‥‥量子化器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a 1-bit signal processing apparatus comprising an n-order delta-sigma modulator having a filter section, where n is at least 1.
Although the preferred embodiment of the present invention relates to audio signal processing, the present invention is not limited to audio signal processing devices.
[0002]
[Prior art]
It is known to convert analog signals to digital form by sampling at least at the Nyquist rate and encoding the amplitude of those samples with m bits. Therefore, if m = 8, the sample is said to have been quantized with 8-bit accuracy. In general, m can be any number of bits greater than or equal to one.
[0003]
It is known to provide an analog-to-digital converter (ADC) known by the name of sigma-delta ADC or delta-sigma ADC for the purpose of quantizing to only one bit. Here, the term “delta sigma” is used. Such ADCs are described, for example, in Craig Marven and Gillian Ewers, ISBNO-9040.047-00-8 "A Simple Approach to Digital Signal Processing" published by Texas Instruments in 1993.
[0004]
Referring to FIG. 1 as an example of such an ADC, the difference 1 (delta) between the integrated value 2 (sigma) of the analog input signal and the 1-bit output signal is supplied to the 1-bit quantizer 3. This output signal is a plurality of bits composed of logical values 0 and 1, but actually includes a plurality of values composed of -1 and +1, respectively.
[0005]
Since the integral value 2 accumulates 1-bit output, the value accumulated therein tends to follow the value of the analog signal. As each bit is made, the quantizer 3 increments (+1) or decrements (-1) the accumulated value by one bit. In order to be able to produce an output bit stream product whose integration value follows the analog signal, the ADC requires a very fast sampling rate.
[0006]
The term “1 bit” as used in the following description and claims means a signal quantized to the precision of one digital bit, such as that produced by a delta sigma ADC.
[0007]
A delta-sigma modulator (DSM) configured as an nth-order filter section for direct processing of 1-bit signals was launched in New York, USA in October 1993, entitled “One Bit Digital Processing of Audio Signals”. In the paper distributed at the 95th AES Convention 7-10 held, N. M.M. Casey and James A.M. S. Proposed by Angus. FIG. 2 shows a DSM filter section configured with a third order (n = 3).
[0008]
Referring to FIG. 2, this DSM has an input 4 for a 1-bit audio signal and an output 5 from which a processed 1-bit signal is created. Several bits of this 1-bit signal are clocked through the DSM by a known clock arrangement not shown.
[0009]
The output 1-bit signal is generated by a 1-bit quantizer Q, and the 1-bit quantizer Q is, for example, a comparator having a threshold level of zero. Each of the DSMs includes a first 1-bit multiplier a1, a2, a3 connected to the input 4, a second 1-bit multiplier c1, c2, c3 connected to the output 5, and

adders

61, 62, 63 and three

stages including integrators

71, 72 and 73.
[0010]
The 1-bit multiplier multiplies the received 1-bit signal by p bits A1, A2, A3, C1, C2, and C3 to create a p-bit product, which is added by

adders

61, 62, and 63, and the sum (multiple Are sent to the integrator 7. In the intermediate stage, the

adders

62 and 63 also make the sum of the outputs of the previous integrators. The final stage includes another 1-bit multiplier A4 connected to the input, multiplies the input signal by a p-bit coefficient A4, and adds the product to the output of the previous-stage integrator 73 by an adder 64. The sum is sent to the quantizer Q.
[0011]
Within DSM, two's complement computation is used to represent positive and negative p-bit numbers. The input to the quantizer Q is quantized as +1 (logic 1) at the output or -1 (logic 0) at the output.
[0012]
As observed by Casey and Angus, the 1-bit processor produces a 1-bit output and produces a 1-bit output containing the audio signal obscured by noise to an unacceptable level, so quantization noise is preferably shaped It is important to be done. Noise that obscure the audio signal is quantization noise produced by a quantizer.
[0013]
The quantizer Q can be modeled as an adder, and a first input for receiving an audio signal and a second input for receiving a random bit stream (quantization noise) substantially uncorrelated with the audio signal. have. Modeled on that basis, this audio signal is received at input 4, forward fed to output 5 by multipliers a1, a2, a3, a4 and fed backward from output 5 by multipliers c1, c2, c3. (Feedback). Accordingly, the forward path coefficients A1 to A4 define zero of the Z-transform transfer function of the audio signal, and the feedback path coefficients C1 to C3 define the pole of the transfer function of the audio signal.
[0014]
Since this noise signal is fed back from the quantizer by the multipliers C1 to C3, the coefficients C1 to C3 define the pole of the transfer function of the noise signal. The transfer function of this noise signal is not the same as that of the input signal.
[0015]
The coefficients A1-A4 and C1-C3 are chosen to provide circuit stability among other desirable characteristics.
The coefficients C1 to C3 are selected so as to perform noise shaping in order to reduce noise in the audio band, for example, as indicated by the full line 31 in FIG.
The coefficients A1 to A4 and the coefficients C1 to C3 are selected to obtain desirable audio signal processing characteristics.
[0016]
The coefficients A1-A4 and C1-C3 can be selected according to the following factors: (a) finding the Z-transform H (z) of the preferred filter characteristics, eg a noise shaping function,
(B) Convert H (z) into a coefficient.
This can be done by the method described in the following paper.
“Theory and Practical Implementation of a Fifth Order Sigma-Deta A / D
Converter, Journal of Audio Engineering Society, Volume 39, no. 7/8, 1991 July / August by RWAdams et al.
And using the papers of Angus and Casey and the knowledge of those skilled in the art, as previously described herein. One method for calculating the coefficients is outlined in the section on calculating coefficients below.
[0017]
The DSM is clocked at the sampling rate of the 1-bit signal. For audio, this rate can be selected in the region of about 2.8 kHz to about 2.8 MHz, preferably 2.8224 MHz.
[0018]
[Problems to be solved by the invention]
The DSM of FIG. 2 only includes the quantizer Q and the feedback path, whereas all other adders are coupled through integrator stages 71, 72, 73 each having a delay of one bit period. And a final adder 64 coupled to the first adder 61. In embodiments where

adders

61, 62, and 63 take at least a major portion of a bit period to create the established sum, adders 64 and 61 delay the operation of this circuit.
The object of the present invention is to overcome the above-mentioned drawbacks of conventional DSMs.
[0019]
[Means for Solving the Problems]
According to the present invention, a signal processor is provided for a plurality of 1-bit signals, and an nth-order delta-sigma modulator (DSM), where n includes at least 1, the DSM being an input signal as type 1-bit signal has a quantizer for re-quantizing a p-bit signal to 1-bit form, the re-quantized signal is an output signal of the processor.
The delta-sigma modulator includes a plurality of signal combiners including a first-stage combiner, at least one intermediate combiner, and a final combiner.
The first stage combiner includes a first coefficient multiplier for obtaining a product of the input signal and a first coefficient, a second coefficient multiplier for obtaining a product of the output signal and a second coefficient, and the first coefficient. A first adder for adding the integration value of the output of the multiplier, the output of the second coefficient multiplier, and its own addition output; and a first adder for integrating the output of the first adder to obtain an integration value And an integrator.
The intermediate combiner includes: a third coefficient multiplier that obtains a product of the input signal and the first coefficient; a fourth coefficient multiplier that obtains a product of the output signal and the second coefficient; A second adder that adds the integral value obtained by the integrator, the output of the third coefficient multiplier, the output of the fourth coefficient multiplier, and the integral value of its addition output; and the second adder. A second integrator that integrates the output of the adder to obtain an integral value.
The final combiner includes a fifth coefficient multiplier that obtains a product of the input signal and the first coefficient, a third adder that adds the addition value of the adder of the preceding combiner, and the third combiner. A quantizer for quantizing the addition output of the adder to obtain the output signal;
The input signal performs a delay corresponding to a delay through one coupler, and supplies the input signal to the first-stage coupler and the intermediate coupler, and supplies the input signal without delay to the final coupler, The output signal of the quantizer of the final combiner is supplied with an equal delay to the first-stage combiner and the intermediate combiner, and the first coefficient is a Z-transform of the audio signal obtained as the input signal. The transfer function is defined to be zero, and the second coefficient is selected to define a transfer function pole of the audio signal obtained as the input signal and reduce noise in the audio band.
[0020]
Thus, the DSM operates faster because the final stage combiner and the first stage combiner are separated by a 1-bit delay and the corresponding delay is provided elsewhere in the DSM. As a result, the final and first combiners have time to make an established result within one bit period without being delayed by having an established result from the previous combiner.
[0021]
The present invention provides a delta-sigma modulator in which all the adders of the combiner are in the feedback path from the output of the final adder to the input of the final adder, separated by a 1-bit delay. Yes.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
For a better understanding of the present invention, reference is made to FIGS. 4-7 of the accompanying drawings.
The delta-sigma modulator (DSM) of FIG. 4 is an n-th order DSM and has an integrator section and a final section.
[0023]
This DSM has an input 4, receives a 1-bit signal x (n) therefrom, has an output 5, and outputs a processed 1-bit signal y (n) thereto. The multiple bits are clocked throughout the DSM by a known clock arrangement (not shown) with a 1-bit sampling rate of about 2.8 MHz.
[0024]
The output signal is generated by the last-stage quantizer Q. The quantizer Q receives a p-bit signal, which represents positive and negative numbers, for example in 2's complement format. This quantizer may be a comparator with a threshold value of zero. The quantizer quantizes the positive signal as +1 (logic 1) and quantizes the negative signal as -1 (logic 0). The quantizer Q is coupled to the output 5 by a 1-bit delay element 8.
[0025]
The first integrator section is a first 1-bit multiplier connected to input 4 by 1-bit delay element 6 and a second 1-bit coefficient multiplier connected to quantizer output 5 by 1-bit delay element 8 C1, 1-bit multipliers a1 and c1, and an adder 61 that produces the sum of the outputs of the integrator 71 that integrates the outputs of the adder 61. This integrator has a delay of one bit period. A 1-bit coefficient multiplier multiplies a1 and c1 by a 1-bit signal by p-bit coefficients A1 and C1.
[0026]
Each intermediate integrator section is similarly connected to a first 1-bit coefficient multiplier a2 to a3 connected to an input 4 by a 1-bit delay element 6 and to a second quantizer Q connected to a quantizer Q by a 1-bit delay element 8. 1-bit coefficient multipliers c2 and c3,

adders

62 and 63, and

integrators

72 and 73.

Adders

62 and 63 receive the output of the preceding stage integrator in addition to the output of the coefficient multiplier.
[0027]
The final section includes a 1-bit multiplier a4, an adder 64, and a quantizer Q that are directly connected to input 4 and receive an undelayed input signal x (n). The adder is not connected to the output of the delay element of the integrator 73 in the preceding stage, but is connected to the input of the delay element.
[0028]
As shown in FIG. 7, each integrator of FIG. 4 includes an adder 75 in series with a 1-bit delay element 74. The output of the delay element is fed back to the adder and accumulates the integrated value of the output of the adder 75 that receives the sum of the outputs of the coefficient multipliers. The adder of the integrator in FIG. 7 is executed by printing from the adders 61 to 63 that take the sum of the outputs of the coefficient multipliers of a plurality of stages. Accordingly, it is not essential that the adder of the integrator be executed by the

adders

61, 62, and 63.
[0029]
As explained above, the coefficients A1 to A4 and C1 to C3 can be selected by the method described in the above paper. The coefficients are of course chosen to give circuit stability. Referring to FIG. 3, one may choose to provide noise shaping as shown by the solid line 31 in FIG. 3, thereby reducing noise in the region of the input signal 32 (in-band noise).
[0030]
The coefficients A1 to A4 working on the input signal can be made variable in order to change the gain of the input signal.

Adders

61, 62, 63, and 64 are implemented by a plurality of circuits that require at least a major portion of the 1-bit sampling period to add and establish the result in one example DSM. The adder is, for example, a ripple carry adder.
[0031]
As shown in FIG. 4, in one embodiment of the present invention, the input signal x (n) is supplied directly to the final stage and supplied to the first and intermediate stages via the 1-bit delay element 6. Is done. In addition, the 1-bit output signal y (n) generated by the quantizer Q is fed back to the first and intermediate stages by the 1-bit delay element 8. Furthermore, the final stage adder receives the p-bit signal from the previous stage from the delay input, not from the delay output of the previous integrator. As a result, the analysis described in the calculation of coefficient values described later also applies to the DSM in FIG.
[0032]
As a result, the adder at the final stage receives an input earlier than the preceding stage. This is because the current bit is received one bit period before the other preceding stage, and the corresponding bit is received one bit period earlier from the integrator of the preceding stage. Therefore, the addition it performs is finalized and delivered to the first stage by the compensating output delay element 8.
[0033]
Referring to FIG. 5, and as more fully described in concurrently filed UK application 9624671.5, the DSM is made as a signal mixer. Two inputs 4a and 4b are provided, the input 4a is connected to each of the adders 61 to 64 by coefficient multipliers A1 to A6, and the input 4b is connected to the same adder by other coefficient multipliers B1 to B4. Has been. FIG. 5 shows an arrangement for only one integration stage.
[0034]
Other forms of DSM can also be provided. For example, DSM provides a Chebyshev filter characteristic as described in the co-pending application. An example of such a DSM is shown in FIG. The DSM of FIG. 6 additionally includes feedback coefficients α, β, γ, etc. to provide desirable transfer characteristics. The analysis of the coefficient calculation described later needs to be changed to take into account the feedback coefficient.
[0035]
If the coefficients A and B are variable, the coefficient generator 10 is given as in FIG. The coefficient generator 10 can respond to the control signal C5 and calculates the coefficients A1 to A4. The generator may include a microcomputer.
[0036]
"Calculation of coefficients"
FIG. 8 shows a fifth-order DSM, which includes coefficients a to f, coefficients A to E, an adder 6 and an integrator 7. Integrator 7 provides a unit delay. The outputs of these integrators are s to w in order from the left. The input to this DSM is the signal x [n], where [n] represents one sample in the timed sequence of samples. The input to the quantizer Q is represented by y [n], which is also an output signal of DSM. This analysis is based on an operating model where the quantizer Q is a simple adder that adds random noise to the processed signal. Therefore, the quantizer is ignored in this analysis.
The signal y [n] = fx [n] + w [n], that is, the output signal y [n] of the sample [n] is the input signal x [n] multiplied by the coefficient f plus the output w [n] of the preceding integrator 7. ].
When the same principle is applied to each output signal of the integrator 7, it can be expressed by the following equation.
y [n] = fx [n] + w [n]
w [n] = w [n-1] + ex [n-1] + Ey [n-1] + v [n-1]
v [n] = v [n-1] + dx [n-1] + Dy [n-1] + u [n-1]
u [n] = u [n-1] + cx [n-1] + Cy [n-1] + t [n-1]
t [n] = t [n-1] + bx [n-1] + By [n-1] + s [n-1]
s [n] = s [n-1] + ax [n-1] + Ay [n-1]
[0037]
These equations, when converted to Z transformation equations known in the art, are as follows:
Y (z) = fX (z) + W (z)
W (z) (1−z ⁻¹ ) = z ⁻¹ (eX (z) + EY (z) + V (z))
V (z) (1−z ⁻¹ ) = z ⁻¹ (dX (z) + DY (z) + U (z))
U (z) (1−z ⁻¹ ) = z ⁻¹ (cX (z) + CY (z) + T (z))
T (z) (1-z ⁻¹ ) = z ⁻¹ (bX (z) + BY (z) + S (z))
S (z) (1-z ⁻¹ ) = z ⁻¹ (aX (z) + AY (z))
[0038]
This Z-transform equation can be solved to derive Y (z) as a single function of X (z).

[0039]
This can be re-expressed as shown on the right side of the equation below. The preferred transfer function of DSM can be expressed in series.
Y (z) / X (z)
This is given on the left side of the equation below and is equal to the right side.

[0040]
By solving this equation, the coefficients f to a can be derived from the coefficients α0 to α5, and E to A can be derived from the coefficients β0 to β5. The coefficients αn and βn give a preferred transfer function in a known manner.
f is only the Z ⁰ term of the numerator. Therefore, f = α0
The term α0 (1-Z ⁻¹ ) ⁵ is subtracted from the left side numerator as follows.
α ₀ + α ₁ z ^-1 ... + ... α ₅ z ^-5 -α ₀ (1-z ^-1 ) ⁵
[0041]
Similarly, f (1-Z ⁻¹ ) ⁵ is subtracted from the right side numerator. Therefore, e is only the term of Z ⁻¹ and is made equal to the corresponding α1 in the recalculated left side numerator.
This process is repeated for all terms of the numerator.
This process is repeated for all terms in the denominator.
[0042]
【The invention's effect】
In the conventional DSM, each of all other adders constituting the DSM is coupled through integrator stages 71, 72, 73 having a delay of 1 bit period, whereas the final stage adder 64 Is coupled to the first adder 61 only through the quantizer Q and the feedback path, so that the

adders

61, 62, 63 take at least the main part of one hit period to make the established sum. In FIG. 4, the adders 64 and 61 cause the operation of this circuit to be delayed, but the DSM of the present invention can improve this point and perform a high-speed operation.
[Brief description of the drawings]
FIG. 1 is a block diagram of a known delta-sigma modulator.
FIG. 2 is a block diagram of a delta sigma modulator constructed as a previously proposed third order (n = 3) filter section.
FIG. 3 is a characteristic diagram showing noise shaping characteristics.
FIG. 4 is a block diagram of a delta sigma modulator (DSM) of the present invention.
FIG. 5 is a block diagram of a modification of the DSM of FIG.
FIG. 6 is a block diagram of another DSM.
FIG. 7 is a block diagram illustrating an example of an integrator.
FIG. 8 is a block diagram showing a fifth-order DSM.
[Explanation of symbols]
x (n) ... input, y (n) ... output, 6, 8 ... 1-bit delay element, A1, A2, A3 ... coefficient unit, C1, C2, C3 ... coefficient unit, 61, 62, 63 ... adder, 71, 72, 73 ... 1-bit delay element for accumulation, 10 ... coefficient generator, Q ... quantizer

Claims

ｎ次のデルタ・シグマ変調器（但しｎは少なくとも１）であって、入力信号として１ビット信号を入力し、ｐビット信号を１ビット形式に再量子化するための量子化器を有し、再量子化された信号を出力信号として出力するデルタ・シグマ変調器において、
複数の信号結合器が、
前記入力信号と第１の係数の積を得る第１の係数乗算器と、前記出力信号と第２の係数の積を得る第２の係数乗算器と、前記第１の係数乗算器の出力と前記第２の係数乗算器の出力と自らの加算出力の積分値を加算する第１の加算器と、前記第１の加算器の出力を積分して積分値を得る第１の積分器とを備える初段結合器と、
前記入力信号と第１の係数の積を得る第３の係数乗算器と、前記出力信号と第２の係数の積を得る第４の係数乗算器と、前段の結合器の積分器で得た積分値と、前記第３の係数乗算器の出力と前記第４の係数乗算器の出力と自らの加算出力の積分値を加算する第２の加算器と、前記第２の加算器の出力を積分して積分値を得る第２の積分器とを備える少なくとも１つの中間結合器と、
前記入力信号と第１の係数の積を得る第５の係数乗算器と、前段の結合器の加算器の加算値とを加算する第３の加算器と、前記第３の加算器の加算出力を量子化して前記出力信号を得る量子化器を備えた最終結合器と、を含み、
前記入力信号は、１結合器を通る遅延に対応する遅延を行って、前記初段結合器及び前記中間結合器に供給し、前記最終結合器には遅延せずに前記入力信号を供給し、
前記最終結合器の量子化器の出力信号は、等しい遅延を行って、前記初段結合器及び前記中間結合器に供給し、
前記第１の係数は、前記入力信号として得られたオーディオ信号のＺ変換伝達関数のゼロを規定し、前記第２の係数は、前記入力信号として得られたオーディオ信号の伝達関数のポールを規定すると共にオーディオ帯域のノイズを軽減するように選んだことを特徴とする信号処理装置。n-order delta-sigma modulator (provided that n is at least 1) a, type 1-bit signal as an input signal, a quantizer for re-quantizing a p-bit signal to 1-bit form, In a delta-sigma modulator that outputs a requantized signal as an output signal ,
Multiple signal combiners
A first coefficient multiplier for obtaining the product of the input signal and the first coefficient, a second coefficient multiplier for obtaining the product of the output signal and a second coefficient, and an output of said first coefficient multiplier A first adder for adding the output of the second coefficient multiplier and an integrated value of its own added output; and a first integrator for integrating the output of the first adder to obtain an integrated value. A first stage coupler,
A third coefficient multiplier for obtaining the product of the input signal and the first coefficient, and a fourth coefficient multiplier for obtaining the product of the output signal and a second coefficient, was obtained by the integrator of the preceding combiner An integrated value, a second adder for adding the output value of the third coefficient multiplier, the output of the fourth coefficient multiplier, and the integrated value of its addition output, and the output of the second adder. At least one intermediate coupler comprising a second integrator that integrates to obtain an integral value ;
A fifth coefficient multiplier for obtaining a product of the input signal and the first coefficient; a third adder for adding the addition value of the adder of the preceding stage combiner; and an addition output of the third adder A final combiner comprising a quantizer that obtains the output signal by quantizing
The input signal performs a delay corresponding to a delay through one coupler and supplies the input signal to the first-stage coupler and the intermediate coupler, and supplies the input signal without delay to the final coupler;
The output signal of the quantizer of the final combiner is supplied with an equal delay to the first-stage combiner and the intermediate combiner ,
The first coefficient defines zero of the Z-transform transfer function of the audio signal obtained as the input signal, and the second coefficient defines the pole of the transfer function of the audio signal obtained as the input signal. And a signal processing device selected to reduce noise in the audio band .

請求項１に記載の信号処理装置において、前記第１の係数が可変である信号処理装置。 The signal processing apparatus according to claim 1, wherein the first coefficient is variable.

請求項２に記載の装置であって、更に可変第１係数を作る手段を含む信号処理装置。 3. The signal processing apparatus according to claim 2, further comprising means for generating a variable first coefficient.

請求項１，２又は３のいずれか１つに記載の装置において、各結合器がリップル・キャリー加算器を含む信号処理装置。 4. A signal processing apparatus according to claim 1, wherein each combiner includes a ripple carry adder.

請求項１〜４の何れか１つに記載の装置において、前記入力信号として第１の入力信号と第２の入力信号とを有し、それぞれの入力信号に対して、別の係数乗算器で前記第１の係数を乗算し、その第１の係数と第１の入力信号とが乗算された信号と、第１の係数と第２の入力信号とが乗算された信号とを、それぞれの前記結合器の加算器に供給して加算することを特徴とする信号処理装置。 5. The apparatus according to claim 1, wherein the input signal includes a first input signal and a second input signal, and each input signal is separated by another coefficient multiplier. A signal obtained by multiplying the first coefficient and multiplying the first coefficient and the first input signal, and a signal multiplied by the first coefficient and the second input signal, respectively. A signal processing apparatus , characterized by being supplied to an adder of a combiner for addition .

上記請求項の何れか１つに記載の信号処理装置を含むオーディオ信号処理装置。 An audio signal processing apparatus comprising the signal processing apparatus according to claim 1.