JPH10326894A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10326894A JPH10326894A JP13565697A JP13565697A JPH10326894A JP H10326894 A JPH10326894 A JP H10326894A JP 13565697 A JP13565697 A JP 13565697A JP 13565697 A JP13565697 A JP 13565697A JP H10326894 A JPH10326894 A JP H10326894A
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- semiconductor region
- insulating film
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Abstract
(57)【要約】
【課題】チップ面積が小さく、かつオン損失の少ない半
導体装置を提供する。 【解決手段】第2導電型の半導体領域(ベースコンタク
ト領域1016)と第1導電型の高濃度半導体領域(ド
レインコンタクト領域4)との間の電流経路となる第1
導電型の半導体領域(耐圧層1003)に、絶縁膜3で
第1導電型の半導体領域1003と分離された導電領域
(埋め込み電極5)を設けることにより、第1導電型の
半導体領域を局所的に縦方向、横方向に狭めた狭いドレ
イン領域を形成し、ドレイン電界を導電領域へ終端させ
る構成。ドレイン電界がソース側ヘ到達しないようにす
ることにより、ベース領域近傍の耐圧層に高電圧がかか
らないようにしてドレイン引きだし領域とベース領域間
の距離を小さくできるので、チップ面積を小さくでき
る。またソース近傍の耐圧層の不純物濃度を高濃度(低
抵抗)に、耐圧層の厚みを薄くできるため、オン損失を
少なくできる。
導体装置を提供する。 【解決手段】第2導電型の半導体領域(ベースコンタク
ト領域1016)と第1導電型の高濃度半導体領域(ド
レインコンタクト領域4)との間の電流経路となる第1
導電型の半導体領域(耐圧層1003)に、絶縁膜3で
第1導電型の半導体領域1003と分離された導電領域
(埋め込み電極5)を設けることにより、第1導電型の
半導体領域を局所的に縦方向、横方向に狭めた狭いドレ
イン領域を形成し、ドレイン電界を導電領域へ終端させ
る構成。ドレイン電界がソース側ヘ到達しないようにす
ることにより、ベース領域近傍の耐圧層に高電圧がかか
らないようにしてドレイン引きだし領域とベース領域間
の距離を小さくできるので、チップ面積を小さくでき
る。またソース近傍の耐圧層の不純物濃度を高濃度(低
抵抗)に、耐圧層の厚みを薄くできるため、オン損失を
少なくできる。
Description
【0001】
【発明の属する技術分野】本発明は高耐圧型の半導体装
置に関するものである。
置に関するものである。
【0002】
【従来の技術】従来の半導体装置としては図6に示すよ
うなものがある。これは特開昭63−173371号公
報に開示されている技術を用いて横型のUMOSを形成
した例である。この従来例においてはP型の基板(10
01)表面にN型の埋め込み層(1002)を形成し、
その上面にN耐圧層(1003)を形成して基板として
いる。そして前記埋め込み層(1002)と接続して引
き出し領域(1004)を形成して基板表面のドレイン
電極(1011)と接続している。また、基板表面側に
形成されたゲート用ポリシリコン(1007)に接続さ
れたゲート電極(1008)があり、その周囲に形成さ
れたソース領域(1006)と、ベースコンタクト領域
(1016)によってベース領域(1005)に接続さ
れたソース電極(1009)と、が基板表面に形成され
ている。またゲート用ポリシリコン(1007)とソー
ス領域(1006)との間にはゲート絶縁膜(101
7)が形成されている。
うなものがある。これは特開昭63−173371号公
報に開示されている技術を用いて横型のUMOSを形成
した例である。この従来例においてはP型の基板(10
01)表面にN型の埋め込み層(1002)を形成し、
その上面にN耐圧層(1003)を形成して基板として
いる。そして前記埋め込み層(1002)と接続して引
き出し領域(1004)を形成して基板表面のドレイン
電極(1011)と接続している。また、基板表面側に
形成されたゲート用ポリシリコン(1007)に接続さ
れたゲート電極(1008)があり、その周囲に形成さ
れたソース領域(1006)と、ベースコンタクト領域
(1016)によってベース領域(1005)に接続さ
れたソース電極(1009)と、が基板表面に形成され
ている。またゲート用ポリシリコン(1007)とソー
ス領域(1006)との間にはゲート絶縁膜(101
7)が形成されている。
【0003】この構成において半導体装置の耐圧を決め
ている要因は、N耐圧層(1003)の不純物濃度、ベ
ース領域(1005)から埋め込み層(1002)まで
の距離、およびベース領域(1005)から引き出し領
域(1004)までの距離であり、通常この半導体装置
を高耐圧化しようとすると、N耐圧層(1003)を低
濃度(すなわち高抵抗)にし、ベース領域(1005)
から埋め込み層(1002)および引き出し領域(10
04)までの距離を長く(すなわち高抵抗に)して、所
望の耐圧を得ている。このとき、引き出し領域(100
4)とベース領域(1005)間の横方向の距離につい
ては、少なくともベース領域(1005)下のN耐圧層
(1003)の厚み以上に間隔を空けておく必要があ
る。
ている要因は、N耐圧層(1003)の不純物濃度、ベ
ース領域(1005)から埋め込み層(1002)まで
の距離、およびベース領域(1005)から引き出し領
域(1004)までの距離であり、通常この半導体装置
を高耐圧化しようとすると、N耐圧層(1003)を低
濃度(すなわち高抵抗)にし、ベース領域(1005)
から埋め込み層(1002)および引き出し領域(10
04)までの距離を長く(すなわち高抵抗に)して、所
望の耐圧を得ている。このとき、引き出し領域(100
4)とベース領域(1005)間の横方向の距離につい
ては、少なくともベース領域(1005)下のN耐圧層
(1003)の厚み以上に間隔を空けておく必要があ
る。
【0004】
【発明が解決しようとする課題】上記で説明したよう
に、高耐圧化を行えば必然的に引き出し領域(100
4)とベース領域(1005)間の距離を大きくとる必
要があり、半導体装置のサイズが大きくなるという問題
点がある。さらには耐圧層の高耐圧化も必要であり、そ
の結果、半導体装置の端子間抵抗が増大し、スイッチン
グ装置として使用する場合の半導体装置の電力損失が大
きくなるという問題点がある。
に、高耐圧化を行えば必然的に引き出し領域(100
4)とベース領域(1005)間の距離を大きくとる必
要があり、半導体装置のサイズが大きくなるという問題
点がある。さらには耐圧層の高耐圧化も必要であり、そ
の結果、半導体装置の端子間抵抗が増大し、スイッチン
グ装置として使用する場合の半導体装置の電力損失が大
きくなるという問題点がある。
【0005】具体的には、例えば、耐圧300Vの半導
体装置を形成しようとすると、N耐圧層(1003)の
不純物濃度を1×1015cm~3以下、すなわち比抵抗で
5Ω・cm以上と高抵抗にする必要がある。またN耐圧
層(1003)の厚さを19μm以上にする必要があ
り、また引き出し領域(1004)とベース領域(10
05)間の距離についても耐圧に応じてベース領域(1
005)下の耐圧層の厚さ以上に長くする必要がある。
また、引き出し領域(1004)も深く拡散形成する必
要があるので、それに伴って引き出し領域(1004)
の横方向寸法も横拡散により大きくなる。この結果、図
6に示す半導体装置のサイズは、例えば1μmルールで
形成した場合、横方向寸法は2本のゲート用ポリシリコ
ンを含むベース領域幅が9μm、ベース領域端から引き
出し領域端までの距離が19μm以上、引き出し領域の
幅が46μmで、合計74μm以上となる。我々の計算
によると面積で規格化したオン抵抗Rspは約20Ω・c
m2以上となる。上記のように従来装置においては、高
耐圧化を行えば半導体装置のサイズが大きくなり、かつ
オン損失が大きくなる、という問題があった。
体装置を形成しようとすると、N耐圧層(1003)の
不純物濃度を1×1015cm~3以下、すなわち比抵抗で
5Ω・cm以上と高抵抗にする必要がある。またN耐圧
層(1003)の厚さを19μm以上にする必要があ
り、また引き出し領域(1004)とベース領域(10
05)間の距離についても耐圧に応じてベース領域(1
005)下の耐圧層の厚さ以上に長くする必要がある。
また、引き出し領域(1004)も深く拡散形成する必
要があるので、それに伴って引き出し領域(1004)
の横方向寸法も横拡散により大きくなる。この結果、図
6に示す半導体装置のサイズは、例えば1μmルールで
形成した場合、横方向寸法は2本のゲート用ポリシリコ
ンを含むベース領域幅が9μm、ベース領域端から引き
出し領域端までの距離が19μm以上、引き出し領域の
幅が46μmで、合計74μm以上となる。我々の計算
によると面積で規格化したオン抵抗Rspは約20Ω・c
m2以上となる。上記のように従来装置においては、高
耐圧化を行えば半導体装置のサイズが大きくなり、かつ
オン損失が大きくなる、という問題があった。
【0006】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、チップ面積が小さ
く、かつオン損失の少ない半導体装置を提供することを
目的とする。
解決するためになされたものであり、チップ面積が小さ
く、かつオン損失の少ない半導体装置を提供することを
目的とする。
【0007】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は特許請求の範囲に記載するごとき構成を有
する。すなわち、本発明においては、第2導電型の半導
体領域(例えばベースコンタクト領域)と第1導電型の
高濃度半導体領域(例えばドレインコンタクト領域)と
の間の電流経路となる第1導電型の半導体領域に、絶縁
膜で第1導電型の半導体領域と分離された導電領域を設
けることにより、第1導電型の半導体領域を局所的に縦
方向、横方向に狭めた狭いドレイン領域を形成し、ドレ
イン電界を導電領域へ終端させるように構成している。
また、上記の絶縁膜で囲まれた導電領域を複数連続して
設けることにより、さらにチップ面積を小さくするよう
に構成している。
め、本発明は特許請求の範囲に記載するごとき構成を有
する。すなわち、本発明においては、第2導電型の半導
体領域(例えばベースコンタクト領域)と第1導電型の
高濃度半導体領域(例えばドレインコンタクト領域)と
の間の電流経路となる第1導電型の半導体領域に、絶縁
膜で第1導電型の半導体領域と分離された導電領域を設
けることにより、第1導電型の半導体領域を局所的に縦
方向、横方向に狭めた狭いドレイン領域を形成し、ドレ
イン電界を導電領域へ終端させるように構成している。
また、上記の絶縁膜で囲まれた導電領域を複数連続して
設けることにより、さらにチップ面積を小さくするよう
に構成している。
【0008】本発明においては、ドレイン電界がソース
側(ベース領域側)ヘ到達しないようにすることによ
り、ベース領域近傍の耐圧層に高電圧がかからないよう
にしてドレイン引きだし領域とベース領域間の距離を小
さくすることが出来るので、チップ面積を小さくでき
る。さらに、ソース近傍の耐圧層の不純物濃度を高濃度
(低抵抗)にし、かつ耐圧層の厚みを薄くできるため、
オン損失を少なくすることができる。
側(ベース領域側)ヘ到達しないようにすることによ
り、ベース領域近傍の耐圧層に高電圧がかからないよう
にしてドレイン引きだし領域とベース領域間の距離を小
さくすることが出来るので、チップ面積を小さくでき
る。さらに、ソース近傍の耐圧層の不純物濃度を高濃度
(低抵抗)にし、かつ耐圧層の厚みを薄くできるため、
オン損失を少なくすることができる。
【0009】また、絶縁膜で囲まれた導電領域を複数連
続して設ける構成においては、ドレイン電界を導電領域
へ終端させるための距離を十分長くとっても、狭められ
た耐圧層は縦方向、横方向に複数連続しているため、チ
ップ面積を小さくできる。
続して設ける構成においては、ドレイン電界を導電領域
へ終端させるための距離を十分長くとっても、狭められ
た耐圧層は縦方向、横方向に複数連続しているため、チ
ップ面積を小さくできる。
【0010】
【発明の効果】本発明においては、ドレイン引きだし領
域とベース領域間の距離を小さくすることが出来るの
で、チップ面積が低減し、さらにそれによる歩留まり向
上も、あわせて、チップコストが大幅に低減される。ま
た、ソース近傍の耐圧層の不純物濃度を高濃度(低抵
抗)にし、かつ耐圧層の厚みを薄くできるため、オン損
失を少なくできる、という効果が得られる。
域とベース領域間の距離を小さくすることが出来るの
で、チップ面積が低減し、さらにそれによる歩留まり向
上も、あわせて、チップコストが大幅に低減される。ま
た、ソース近傍の耐圧層の不純物濃度を高濃度(低抵
抗)にし、かつ耐圧層の厚みを薄くできるため、オン損
失を少なくできる、という効果が得られる。
【0011】
(第1の実施の形態)図1は、本発明の第1の実施の形
態を示す断面図であり、例えば請求項1、請求項2また
は請求項8に相当する構成である。なお、後述の各実施
の形態を示す図において、前記図6と本図1における部
位と同一ないし均等のものは、図6、図1と同一記号を
以って示し、重複した説明を省略する。
態を示す断面図であり、例えば請求項1、請求項2また
は請求項8に相当する構成である。なお、後述の各実施
の形態を示す図において、前記図6と本図1における部
位と同一ないし均等のものは、図6、図1と同一記号を
以って示し、重複した説明を省略する。
【0012】図1に示すように、第1の実施の形態で
は、半導体基板(1)上面に埋め込み絶縁膜(2)が形
成され、その上面の一部にN型の耐圧層(1003)が
形成されている。ここで、半導体基板(1)は導電性の
基板であれば半導体基板に限るものではない。また、耐
圧層(1003)内部で表面にP型のベース領域(10
05)と、該ベース領域(1005)を貫通してゲート
絶縁膜(1017)およびゲート用ポリシリコン(10
07)が形成され、これらに隣接して第2の絶縁膜
(3)およびN+型のドレインコンタクト(4)が形成
されており、さらに、表面から所定の深さまで第2の絶
縁膜(3)に囲まれて例えば不純物ドープしたポリSi
による埋め込み電極(5)が、上記ドレインコンタクト
領域(4)を挟んで隣接して形成されている。さらにベ
ース領域(1005)内部で表面にはN+型のソース領
域(1006)およびP+型のベースコンタクト領域
(1016)が形成されている。
は、半導体基板(1)上面に埋め込み絶縁膜(2)が形
成され、その上面の一部にN型の耐圧層(1003)が
形成されている。ここで、半導体基板(1)は導電性の
基板であれば半導体基板に限るものではない。また、耐
圧層(1003)内部で表面にP型のベース領域(10
05)と、該ベース領域(1005)を貫通してゲート
絶縁膜(1017)およびゲート用ポリシリコン(10
07)が形成され、これらに隣接して第2の絶縁膜
(3)およびN+型のドレインコンタクト(4)が形成
されており、さらに、表面から所定の深さまで第2の絶
縁膜(3)に囲まれて例えば不純物ドープしたポリSi
による埋め込み電極(5)が、上記ドレインコンタクト
領域(4)を挟んで隣接して形成されている。さらにベ
ース領域(1005)内部で表面にはN+型のソース領
域(1006)およびP+型のベースコンタクト領域
(1016)が形成されている。
【0013】さらに、図示していないが、第2の絶縁膜
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
【0014】上記の構造で特徴的なことは、第2の絶縁
膜(3)に囲まれた2つの埋め込み電極(5)によって
挾まれた部分で縦方向に、および第2の絶縁膜(3)に
囲まれた埋め込み電極(5)と埋め込み絶縁膜(2)を
介した半導体基板1とによって挾まれた部分で横方向
に、それぞれ制限された狭い範囲に、ドレインコンタク
ト領域(4)からベース領域下の耐圧層(1003)へ
向かう電流経路としてのドレイン領域が形成されている
ことである。上記の埋め込み電極(5)と半導体基板1
は接地されている。
膜(3)に囲まれた2つの埋め込み電極(5)によって
挾まれた部分で縦方向に、および第2の絶縁膜(3)に
囲まれた埋め込み電極(5)と埋め込み絶縁膜(2)を
介した半導体基板1とによって挾まれた部分で横方向
に、それぞれ制限された狭い範囲に、ドレインコンタク
ト領域(4)からベース領域下の耐圧層(1003)へ
向かう電流経路としてのドレイン領域が形成されている
ことである。上記の埋め込み電極(5)と半導体基板1
は接地されている。
【0015】上記の構造により、図1の構成は、いわゆ
るUMOS構造のMOSトランジスタのドレイン領域に
おいて、電流経路となる狭いドレイン領域が縦方向、横
方向に形成されている構造となっている。
るUMOS構造のMOSトランジスタのドレイン領域に
おいて、電流経路となる狭いドレイン領域が縦方向、横
方向に形成されている構造となっている。
【0016】なお、図6に示したようなゲート電極、ソ
ース電極、ドレイン電極は図示を省略しているが、図6
と同様に形成されるものと考えて差し支えない。
ース電極、ドレイン電極は図示を省略しているが、図6
と同様に形成されるものと考えて差し支えない。
【0017】次に、第1の実施の形態の動作を説明す
る。図1の構造において、半導体基板(1)および埋め
込み電極(5)を接地し、ドレインコンタクト領域
(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値以上の電
圧(例えば5V)にすればMOSトランジスタはONし
てドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
る。図1の構造において、半導体基板(1)および埋め
込み電極(5)を接地し、ドレインコンタクト領域
(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値以上の電
圧(例えば5V)にすればMOSトランジスタはONし
てドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
【0018】次に、ゲート用ポリシリコン(1007)
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは前記の少数キャリア引き出し領域(図示し
ていない)から引き出されるため素子特性に悪影響を与
えることはない。
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは前記の少数キャリア引き出し領域(図示し
ていない)から引き出されるため素子特性に悪影響を与
えることはない。
【0019】その結果、高耐圧、例えば300Vの半導
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。
【0020】さらにベース領域(1005)から第2の
絶縁膜(3)までの距離もベース領域(1005)下の
耐圧層(1003)の厚みと同程度でいいので、せいぜ
い1μmの間隔を空ければよい。例えば1μmルールで
設計するとベース領域の幅は9μmで、ベース領域端か
ら第2の絶縁膜(3)端までが1μm程度である。
絶縁膜(3)までの距離もベース領域(1005)下の
耐圧層(1003)の厚みと同程度でいいので、せいぜ
い1μmの間隔を空ければよい。例えば1μmルールで
設計するとベース領域の幅は9μmで、ベース領域端か
ら第2の絶縁膜(3)端までが1μm程度である。
【0021】また、絶縁膜で挟まれた狭い領域を深さ方
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第2の絶縁膜(3)端からドレイ
ンコンタクト領域(4)までの距離は10μm程度であ
っても、電流経路は横方向から2つの絶縁膜(3)に挟
まれた縦方向を経由するので、横方向分に縦方向分(耐
圧層1003の厚み分)を足して考えることが出来る。
この結果、例えば300Vの半導体装置でも横方向寸法
は20μm程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第2の絶縁膜(3)端からドレイ
ンコンタクト領域(4)までの距離は10μm程度であ
っても、電流経路は横方向から2つの絶縁膜(3)に挟
まれた縦方向を経由するので、横方向分に縦方向分(耐
圧層1003の厚み分)を足して考えることが出来る。
この結果、例えば300Vの半導体装置でも横方向寸法
は20μm程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。
【0022】特に、絶縁膜に挟まれた狭いドレイン領域
の必要な実効長が耐圧層(1003)の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層(1003)の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第2の絶縁膜(3)を介して、隣接した2つの、接
地された埋め込み電極(5)だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Lは、 L=第2の絶縁膜(3)の厚み×2+埋め込み電極
(5)の最小厚み でよく、せいぜい数μm以下に収まる。
の必要な実効長が耐圧層(1003)の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層(1003)の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第2の絶縁膜(3)を介して、隣接した2つの、接
地された埋め込み電極(5)だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Lは、 L=第2の絶縁膜(3)の厚み×2+埋め込み電極
(5)の最小厚み でよく、せいぜい数μm以下に収まる。
【0023】また、第1の実施の形態では、MOSトラ
ンジスタのゲート機構をトレンチ・ゲート(UMOS)
とした場合を例示したが、LDMOSの場合でも同様の
効果があることは明白である。
ンジスタのゲート機構をトレンチ・ゲート(UMOS)
とした場合を例示したが、LDMOSの場合でも同様の
効果があることは明白である。
【0024】また、ドレインコンタクト領域(4)の極
性をN+型から、P+型にしてIGBT(絶縁ゲート型バ
イポーラトランジスタ)とすることにより、デバイスO
N時には、いわゆる伝導度変調の効果によって狭いドレ
イン領域を低抵抗化できるため、本発明の実施の形態
で、狭いドレイン領域を形成した場合に電流通路が狭ま
ったことによる抵抗の増大が解決されるのは明白であ
る。また伝導度変調をかける部分は狭いドレイン領域の
みで構わないので、注入されるホールの量は、一般的な
IGBTと比較して少量ですむため、デバイスがOFF
したときのスイッチング遅れ時間が低減されるという効
果もある。このように、IGBT化したときには本発明
の効果がさらに大きくなる。
性をN+型から、P+型にしてIGBT(絶縁ゲート型バ
イポーラトランジスタ)とすることにより、デバイスO
N時には、いわゆる伝導度変調の効果によって狭いドレ
イン領域を低抵抗化できるため、本発明の実施の形態
で、狭いドレイン領域を形成した場合に電流通路が狭ま
ったことによる抵抗の増大が解決されるのは明白であ
る。また伝導度変調をかける部分は狭いドレイン領域の
みで構わないので、注入されるホールの量は、一般的な
IGBTと比較して少量ですむため、デバイスがOFF
したときのスイッチング遅れ時間が低減されるという効
果もある。このように、IGBT化したときには本発明
の効果がさらに大きくなる。
【0025】(第2の実施の形態)図2は、本発明の第
2の実施の形態を示す断面図であり、例えば請求項4ま
たは請求項6に相当する構成である。図2に示すよう
に、第2の実施の形態では、半導体基板(1)上面に上
方への複数の突起を持った第1の埋め込み電極(6)が
形成され、半導体基板(1)とは電気的に連続してい
る。その上面に埋め込み絶縁膜(7)が形成されてい
る。その上の一部にN型の耐圧層(1003)が形成さ
れている。ここで、半導体基板(1)は導電性の基板で
あれば半導体基板に限るものではない。また、耐圧層
(1003)内部で表面にP型のベース領域(100
5)と、さらにベース領域(1005)を貫通してゲー
ト絶縁膜(1017)およびゲート用ポリシリコン(1
007)が形成され、これらに隣接して第2の絶縁膜
(3)およびN+型ドレインコンタクト領域(4)が形
成されている。
2の実施の形態を示す断面図であり、例えば請求項4ま
たは請求項6に相当する構成である。図2に示すよう
に、第2の実施の形態では、半導体基板(1)上面に上
方への複数の突起を持った第1の埋め込み電極(6)が
形成され、半導体基板(1)とは電気的に連続してい
る。その上面に埋め込み絶縁膜(7)が形成されてい
る。その上の一部にN型の耐圧層(1003)が形成さ
れている。ここで、半導体基板(1)は導電性の基板で
あれば半導体基板に限るものではない。また、耐圧層
(1003)内部で表面にP型のベース領域(100
5)と、さらにベース領域(1005)を貫通してゲー
ト絶縁膜(1017)およびゲート用ポリシリコン(1
007)が形成され、これらに隣接して第2の絶縁膜
(3)およびN+型ドレインコンタクト領域(4)が形
成されている。
【0026】ドレインコンタクト領域(4)下には引き
出し領域(1004)を形成し、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで形成さ
れている。この第2の埋め込み電極(5)は下側に向か
って複数の突起を形成し、上方への複数の突起を持った
第1の埋め込み電極(6)とは突起部が互い違いになっ
て、横方向と深さ方向に狭いドレイン領域(絶縁膜に挟
まれた狭い領域)を形成している。さらにベース領域
(1005)内部で表面にはN+型のソース領域(10
06)およびP+型のベースコンタクト領域(101
6)が形成されている。
出し領域(1004)を形成し、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで形成さ
れている。この第2の埋め込み電極(5)は下側に向か
って複数の突起を形成し、上方への複数の突起を持った
第1の埋め込み電極(6)とは突起部が互い違いになっ
て、横方向と深さ方向に狭いドレイン領域(絶縁膜に挟
まれた狭い領域)を形成している。さらにベース領域
(1005)内部で表面にはN+型のソース領域(10
06)およびP+型のベースコンタクト領域(101
6)が形成されている。
【0027】さらに、図示していないが、第2の絶縁膜
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
【0028】なお、図6にあるようなゲート電極、ソー
ス電極、ドレイン電極は図示を省略している。
ス電極、ドレイン電極は図示を省略している。
【0029】上記の構造で特徴的なことは、互い違いに
隣接するように配置された上下の突起部からなる埋め込
み絶縁膜(7)と第2の絶縁膜(3)とによって、ドレ
インコンタクト領域(4)からベース領域下の耐圧層
(1003)への電流経路が横方向、深さ方向に狭めら
れた狭いドレイン領域として連続的に形成されているこ
とである。
隣接するように配置された上下の突起部からなる埋め込
み絶縁膜(7)と第2の絶縁膜(3)とによって、ドレ
インコンタクト領域(4)からベース領域下の耐圧層
(1003)への電流経路が横方向、深さ方向に狭めら
れた狭いドレイン領域として連続的に形成されているこ
とである。
【0030】以上の結果、図2の構成は、いわゆるUM
OS構造のMOSトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜(7)と第2の絶縁
膜(3)とを介して第1の埋め込み電極(6)と第2の
埋め込み電極(5)とで横方向、深さ方向に連続して挟
み、長いジグザグの狭いドレイン領域を形成した構造と
なっている。
OS構造のMOSトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜(7)と第2の絶縁
膜(3)とを介して第1の埋め込み電極(6)と第2の
埋め込み電極(5)とで横方向、深さ方向に連続して挟
み、長いジグザグの狭いドレイン領域を形成した構造と
なっている。
【0031】次に、第2の実施の形態の動作を説明す
る。図2の構造において、半導体基板(1)及び第1の
埋め込み電極(6)を接地し、ドレインコンタクト領域
(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値電圧以上
(例えば5V)にすればMOSトランジスタはONして
ドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
る。図2の構造において、半導体基板(1)及び第1の
埋め込み電極(6)を接地し、ドレインコンタクト領域
(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値電圧以上
(例えば5V)にすればMOSトランジスタはONして
ドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
【0032】次に、ゲート用ポリシリコン(1007)
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは前記少数キャリア引き出し領域(図示して
いない)から引き出されるため素子特性に悪影響を与え
ることはない。
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは前記少数キャリア引き出し領域(図示して
いない)から引き出されるため素子特性に悪影響を与え
ることはない。
【0033】その結果、高耐圧、例えば300Vの半導
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。
【0034】例えば1μmルールで設計すると、ベース
領域の幅は9μmで、ベース領域端から第2の絶縁膜
(3)端までが1μm程度である。また、狭いドレイン
領域を複数の深さ方向と、複数の横方向に分担して形成
したため、さらに横方向の狭いドレイン領域長が短くな
る。従来、ベース領域(1005)端から引き出し領域
までの距離を20μm近くとっていたのに対して、この
距離をせいぜい10μm以下にでき、全体で74μm以
上であった横方向寸法は64μmになり、10μm低減
できる。この結果、横方向寸法が低減し、チップ面積が
低減する。さらにそれによる歩留まり向上も、あわせ
て、チップコストが大幅に低減される。特に、必要な狭
いドレイン領域の実効長が耐圧層(1003)の深さと
比べて数倍長い場合には、本発明により横方向寸法を効
果的に短くできる。
領域の幅は9μmで、ベース領域端から第2の絶縁膜
(3)端までが1μm程度である。また、狭いドレイン
領域を複数の深さ方向と、複数の横方向に分担して形成
したため、さらに横方向の狭いドレイン領域長が短くな
る。従来、ベース領域(1005)端から引き出し領域
までの距離を20μm近くとっていたのに対して、この
距離をせいぜい10μm以下にでき、全体で74μm以
上であった横方向寸法は64μmになり、10μm低減
できる。この結果、横方向寸法が低減し、チップ面積が
低減する。さらにそれによる歩留まり向上も、あわせ
て、チップコストが大幅に低減される。特に、必要な狭
いドレイン領域の実効長が耐圧層(1003)の深さと
比べて数倍長い場合には、本発明により横方向寸法を効
果的に短くできる。
【0035】また、第2の実施の形態ではMOSトラン
ジスタのゲート機構をトレンチ・ゲート(UMOS)と
した場合を例示したが、LDMOSの場合でも同様の効
果があることは明白である。また、ドレインコンタクト
領域(4)の極性をN+型から、P+型にしてIGBTに
すると、デバイスON時には、いわゆる伝導度変調の効
果により狭いドレイン領域を低抵抗化できるため、本実
施の形態で、狭いドレイン領域を形成した場合に電流通
路が狭まったことによる抵抗の増大が解決されるのは明
白である。また、伝導度変調をかける部分は狭いドレイ
ン領域のみで構わない。そのため注入されるホールの量
は、一般的なIGBTと比較して少量ですむため、デバ
イスがOFFしたときのスイッチング遅れ時間が低減さ
れるという効果もある。このように、IGBT化したと
きには本発明の効果が大きくなる。
ジスタのゲート機構をトレンチ・ゲート(UMOS)と
した場合を例示したが、LDMOSの場合でも同様の効
果があることは明白である。また、ドレインコンタクト
領域(4)の極性をN+型から、P+型にしてIGBTに
すると、デバイスON時には、いわゆる伝導度変調の効
果により狭いドレイン領域を低抵抗化できるため、本実
施の形態で、狭いドレイン領域を形成した場合に電流通
路が狭まったことによる抵抗の増大が解決されるのは明
白である。また、伝導度変調をかける部分は狭いドレイ
ン領域のみで構わない。そのため注入されるホールの量
は、一般的なIGBTと比較して少量ですむため、デバ
イスがOFFしたときのスイッチング遅れ時間が低減さ
れるという効果もある。このように、IGBT化したと
きには本発明の効果が大きくなる。
【0036】(第3の実施の形態)図3は、本発明の第
3の実施の形態を示す図であり、例えば請求項3、請求
項6または請求項8に相当する構成である。図3に示す
ように、第3の実施の形態では、半導体基板(1)上面
に上方への複数の突起を持った第1の埋め込み電極
(6)が形成され、その上面に第1の埋め込み絶縁膜
(7)が形成されている。その上の一部にN型の耐圧層
(1003)が形成されている。ここで、半導体基板
(1)は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層(1003)内部で表面にP型の
ベース領域(1005)と、さらにベース領域(100
5)を貫通してゲート絶縁膜(1017)およびゲート
用ポリシリコン(1007)が形成され、これらに隣接
して第2の絶縁膜(3)およびN+型ドレインコンタク
ト領域(4)が形成されており、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで隣接し
て形成されている。この第2の埋め込み電極(5)は下
側に向かって複数の突起を形成し、上方への複数の突起
を持った第1の埋め込み電極(6)とは突起部が互い違
いになって、横方向、深さ方向の狭いドレイン領域(絶
縁膜に挟まれた狭い領域)を形成している。さらにベー
ス領域(1005)内部で表面にはN+型のソース領域
(1006)およびP+型のベースコンタクト領域(1
016)が形成されている。
3の実施の形態を示す図であり、例えば請求項3、請求
項6または請求項8に相当する構成である。図3に示す
ように、第3の実施の形態では、半導体基板(1)上面
に上方への複数の突起を持った第1の埋め込み電極
(6)が形成され、その上面に第1の埋め込み絶縁膜
(7)が形成されている。その上の一部にN型の耐圧層
(1003)が形成されている。ここで、半導体基板
(1)は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層(1003)内部で表面にP型の
ベース領域(1005)と、さらにベース領域(100
5)を貫通してゲート絶縁膜(1017)およびゲート
用ポリシリコン(1007)が形成され、これらに隣接
して第2の絶縁膜(3)およびN+型ドレインコンタク
ト領域(4)が形成されており、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで隣接し
て形成されている。この第2の埋め込み電極(5)は下
側に向かって複数の突起を形成し、上方への複数の突起
を持った第1の埋め込み電極(6)とは突起部が互い違
いになって、横方向、深さ方向の狭いドレイン領域(絶
縁膜に挟まれた狭い領域)を形成している。さらにベー
ス領域(1005)内部で表面にはN+型のソース領域
(1006)およびP+型のベースコンタクト領域(1
016)が形成されている。
【0037】さらに、図示していないが、第2の絶縁膜
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。なお、図6にあるようなゲート電極、ソース電極、
ドレイン電極は図示を省略している。
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。なお、図6にあるようなゲート電極、ソース電極、
ドレイン電極は図示を省略している。
【0038】上記の構造で特徴的なことは、第2の絶縁
膜(3)に囲まれた埋め込み電極(5)同志で深さ方向
に、そして互い違いに隣接するように配置された上下の
突起部からなる第2の絶縁膜(3)と埋め込み絶縁膜
(7)とによって横方向と深さ方向に、ドレインコンタ
クト領域(4)からベース領域下の耐圧層(1003)
ヘの電流経路が狭められた狭いドレイン領域が形成され
ていることである。前記第2の実施の形態との違いは、
ドレインコンタクト領域(4)を挟んで隣接して形成さ
れた絶縁膜同志においても深さ方向に狭いドレイン領域
が形成されている点である。
膜(3)に囲まれた埋め込み電極(5)同志で深さ方向
に、そして互い違いに隣接するように配置された上下の
突起部からなる第2の絶縁膜(3)と埋め込み絶縁膜
(7)とによって横方向と深さ方向に、ドレインコンタ
クト領域(4)からベース領域下の耐圧層(1003)
ヘの電流経路が狭められた狭いドレイン領域が形成され
ていることである。前記第2の実施の形態との違いは、
ドレインコンタクト領域(4)を挟んで隣接して形成さ
れた絶縁膜同志においても深さ方向に狭いドレイン領域
が形成されている点である。
【0039】以上の結果、図3の構成は、いわゆるUM
OS構造のMOSトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜と第2の絶縁膜を介
して下側の埋め込み電極で横方向、深さ方向に、および
第2の絶縁膜を介して隣接した埋め込み電極同士で深さ
方向に、連続した狭いドレイン領域を形成した構造とな
っている。
OS構造のMOSトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜と第2の絶縁膜を介
して下側の埋め込み電極で横方向、深さ方向に、および
第2の絶縁膜を介して隣接した埋め込み電極同士で深さ
方向に、連続した狭いドレイン領域を形成した構造とな
っている。
【0040】次に、第3の実施の形態の動作を説明す
る。図3の構造において、半導体基板(1)および第1
の埋め込み電極(6)を接地し、ドレインコンタクト領
域(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値以上の電
圧(例えば5V)にすればMOSトランジスタはONし
てドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
る。図3の構造において、半導体基板(1)および第1
の埋め込み電極(6)を接地し、ドレインコンタクト領
域(4)に高電圧、たとえば300Vを印加する。そし
て、MOSトランジスタのソース領域(1006)およ
びベースコンタクト領域(1016)も接地する。この
とき、ゲート用ポリシリコン(1007)を接地すれば
MOSトランジスタはOFFとなり、ゲート用ポリシリ
コン(1007)を正電圧で、所定のしきい値以上の電
圧(例えば5V)にすればMOSトランジスタはONし
てドレインコンタクト領域(4)とソース領域(100
6)の間に電流が流れ、ドレインコンタクト領域(4)
の電位も下がる。
【0041】次に、ゲート用ポリシリコン(1007)
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは、前記の少数キャリア引き出し領域(図示
していない)から引き出されるため素子特性に悪影響を
与えることはない。
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜(3)近傍で発生する少
数キャリアは、前記の少数キャリア引き出し領域(図示
していない)から引き出されるため素子特性に悪影響を
与えることはない。
【0042】その結果、高耐圧、例えば300Vの半導
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、ベース領域(1
005)下の耐圧層(1003)の厚みを0.6μm
と、極めて薄くすることができる。さらにベース領域か
ら第2の絶縁膜(3)までの距離もベース領域(100
5)下の耐圧層(1003)の厚みと同程度でいいの
で、せいぜい1μmの間隔を空ければよい。例えば1μ
mルールで設計するとベース領域の幅は9μmで、ベー
ス領域端から第2の絶縁膜(3)端までが1μm程度で
ある。
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、ベース領域(1
005)下の耐圧層(1003)の厚みを0.6μm
と、極めて薄くすることができる。さらにベース領域か
ら第2の絶縁膜(3)までの距離もベース領域(100
5)下の耐圧層(1003)の厚みと同程度でいいの
で、せいぜい1μmの間隔を空ければよい。例えば1μ
mルールで設計するとベース領域の幅は9μmで、ベー
ス領域端から第2の絶縁膜(3)端までが1μm程度で
ある。
【0043】また、狭いドレイン領域を複数の深さ方向
と、複数の横方向に分担して形成したため、横方向の狭
いドレイン領域長が短くなる。この結果、横方向寸法が
低減し、チップ面積が低減する。さらにそれによる歩留
まり向上も、あわせて、チップコストが大幅に低減され
る。
と、複数の横方向に分担して形成したため、横方向の狭
いドレイン領域長が短くなる。この結果、横方向寸法が
低減し、チップ面積が低減する。さらにそれによる歩留
まり向上も、あわせて、チップコストが大幅に低減され
る。
【0044】特に、必要な狭いドレイン領域の実効長が
耐圧層(1003)の深さと比べて数倍長い場合には、
本発明によって横方向の狭いドレイン長を効果的に短く
できる。
耐圧層(1003)の深さと比べて数倍長い場合には、
本発明によって横方向の狭いドレイン長を効果的に短く
できる。
【0045】また、本実施の形態ではMOSトランジス
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
【0046】また、ドレインコンタクト領域(4)の極
性をN+型から、P+型にしてIGBTにすると、デバイ
スON時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まったこと
による抵抗の増大が解決されるのは明白である。また伝
導度変調をかける部分は狭いドレイン領域のみで構わな
い。そのため注入されるホールの量は、一般的なIGB
Tと比較して少量ですむため、デバイスがOFFしたと
きのスイッチング遅れ時間が低減されるという効果もあ
る。このように、IGBT化したときには本発明の効果
が大きくなる。
性をN+型から、P+型にしてIGBTにすると、デバイ
スON時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まったこと
による抵抗の増大が解決されるのは明白である。また伝
導度変調をかける部分は狭いドレイン領域のみで構わな
い。そのため注入されるホールの量は、一般的なIGB
Tと比較して少量ですむため、デバイスがOFFしたと
きのスイッチング遅れ時間が低減されるという効果もあ
る。このように、IGBT化したときには本発明の効果
が大きくなる。
【0047】(第4の実施の形態)図4は、本発明の第
4の実施の形態を示す図であり、(a)は平面図、
(b)は断面図である。この構成は例えば請求項5また
は請求項8に相当する。図4に示すように、第4の実施
の形態では、半導体基板(1)上面に埋め込み絶縁膜
(2)が形成されている。その上の一部にN型の耐圧層
(1003)が形成されている。ここで、半導体基板
(1)は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層(1003)内部で表面にP型の
ベース領域(1005)と、さらにベース領域(100
5)を貫通してゲート絶縁膜(1017)およびゲート
用ポリシリコン(1007)が形成され、これらに隣接
して第2の絶縁膜(3)およびN+型ドレインコンタク
ト領域(4)が形成されており、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで形成さ
れている。図4の場合、第2の絶縁膜(3)は埋め込み
絶縁膜(2)まで到達している。
4の実施の形態を示す図であり、(a)は平面図、
(b)は断面図である。この構成は例えば請求項5また
は請求項8に相当する。図4に示すように、第4の実施
の形態では、半導体基板(1)上面に埋め込み絶縁膜
(2)が形成されている。その上の一部にN型の耐圧層
(1003)が形成されている。ここで、半導体基板
(1)は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層(1003)内部で表面にP型の
ベース領域(1005)と、さらにベース領域(100
5)を貫通してゲート絶縁膜(1017)およびゲート
用ポリシリコン(1007)が形成され、これらに隣接
して第2の絶縁膜(3)およびN+型ドレインコンタク
ト領域(4)が形成されており、さらに表面から所定の
深さまで第2の絶縁膜(3)に囲まれて、例えば不純物
をドープしたポリSiによる第2の埋め込み電極(5)
が、上記ドレインコンタクト領域(4)を挟んで形成さ
れている。図4の場合、第2の絶縁膜(3)は埋め込み
絶縁膜(2)まで到達している。
【0048】さらに、ベース領域(1005)内部で表
面にはN+型のソース領域(1006)およびP+型のベ
ースコンタクト領域(1016)が形成されている。さ
らに、図示していないが、第2の絶縁膜(3)に接して
紙面の手前または奥行き方向の所定の場所にP型の少数
キャリア引き出し領域が形成されている。なお、図6に
あるようなゲート電極、ソース電極、ドレイン電極は図
示を省略している。
面にはN+型のソース領域(1006)およびP+型のベ
ースコンタクト領域(1016)が形成されている。さ
らに、図示していないが、第2の絶縁膜(3)に接して
紙面の手前または奥行き方向の所定の場所にP型の少数
キャリア引き出し領域が形成されている。なお、図6に
あるようなゲート電極、ソース電極、ドレイン電極は図
示を省略している。
【0049】上記ベース領域(1005)およびドレイ
ンコンタクト領域(4)は、図4(a)の平面図に示す
ように、平面的に対向して直線状に形成されている。同
様に、ゲート絶縁膜(1017)とゲート用ポリシリコ
ン(1007)、さらにベース領域(1005)内部で
表面にはN+型のソース領域(1006)およびP+型の
ベースコンタクト領域(1016)が平面的にストライ
プ状に配置されている。また、第2の絶縁膜(3)が、
ドレインコンタクト領域(4)に沿って直線状に複数形
成され、第2の絶縁膜(3)で覆われた埋め込み電極
(5)が複数形成されている。第2の絶縁膜(3)は基
板の表面側から形成され、埋め込み絶縁膜(2)に到達
している。複数並んだ隣合う第2の絶縁膜(3)同志は
平面的に接触しないように、一つ置きに櫛歯状に連続し
て形成している。
ンコンタクト領域(4)は、図4(a)の平面図に示す
ように、平面的に対向して直線状に形成されている。同
様に、ゲート絶縁膜(1017)とゲート用ポリシリコ
ン(1007)、さらにベース領域(1005)内部で
表面にはN+型のソース領域(1006)およびP+型の
ベースコンタクト領域(1016)が平面的にストライ
プ状に配置されている。また、第2の絶縁膜(3)が、
ドレインコンタクト領域(4)に沿って直線状に複数形
成され、第2の絶縁膜(3)で覆われた埋め込み電極
(5)が複数形成されている。第2の絶縁膜(3)は基
板の表面側から形成され、埋め込み絶縁膜(2)に到達
している。複数並んだ隣合う第2の絶縁膜(3)同志は
平面的に接触しないように、一つ置きに櫛歯状に連続し
て形成している。
【0050】上記の構造で特徴的なことは、互い違いに
隣接するように配置された第2の絶縁膜(3)同志によ
って耐圧層相当の深さを持って、ドレインコンタクト領
域(4)から耐圧層(1003)ヘの電流経路が狭めら
れた狭いドレイン領域が平面的にジグザグと横方向に長
く形成されていることである。
隣接するように配置された第2の絶縁膜(3)同志によ
って耐圧層相当の深さを持って、ドレインコンタクト領
域(4)から耐圧層(1003)ヘの電流経路が狭めら
れた狭いドレイン領域が平面的にジグザグと横方向に長
く形成されていることである。
【0051】以上の結果、図4の構成はいわゆるUMO
S構造のMOSトランジスタのドレイン領域において、
その電流経路として、第2の絶縁膜(3)で囲まれた複
数の埋め込み電極(5)によって制限された、狭いドレ
イン領域を長く形成した構造となっている。
S構造のMOSトランジスタのドレイン領域において、
その電流経路として、第2の絶縁膜(3)で囲まれた複
数の埋め込み電極(5)によって制限された、狭いドレ
イン領域を長く形成した構造となっている。
【0052】次に、第4の実施の形態の動作を説明す
る。図4の構造において、半導体基板(1)を接地し、
ドレインコンタクト領域(4)に高電圧、たとえば30
0Vを印加する。そして、MOSトランジスタのソース
領域(1006)およびベースコンタクト領域(101
6)も接地する。このとき、ゲート用ポリシリコン(1
007)を接地すればMOSトランジスタはOFFとな
り、ゲート用ポリシリコン(1007)を正電圧で、所
定のしきい値以上の電圧(例えば5V)にすればMOS
トランジスタはONして、ドレインコンタクト領域
(4)とソース領域(1006)の間に電流が流れ、ド
レインコンタクト領域(4)の電位も下がる。
る。図4の構造において、半導体基板(1)を接地し、
ドレインコンタクト領域(4)に高電圧、たとえば30
0Vを印加する。そして、MOSトランジスタのソース
領域(1006)およびベースコンタクト領域(101
6)も接地する。このとき、ゲート用ポリシリコン(1
007)を接地すればMOSトランジスタはOFFとな
り、ゲート用ポリシリコン(1007)を正電圧で、所
定のしきい値以上の電圧(例えば5V)にすればMOS
トランジスタはONして、ドレインコンタクト領域
(4)とソース領域(1006)の間に電流が流れ、ド
レインコンタクト領域(4)の電位も下がる。
【0053】次に、ゲート用ポリシリコン(1007)
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜近傍で発生する少数キャ
リアは前記少数キャリア引き出し領域(図示していな
い)から引き出されるため素子特性に悪影響を与えるこ
とはない。
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、第2の絶縁膜近傍で発生する少数キャ
リアは前記少数キャリア引き出し領域(図示していな
い)から引き出されるため素子特性に悪影響を与えるこ
とはない。
【0054】その結果、高耐圧、例えば300Vの半導
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、ベース領域(1
005)下の耐圧層(1003)の厚みを0.6μm
と、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。例えば1μmルールで設計するとベース領域の幅は
9μmで、ベース領域端から第2の絶縁膜(3)端まで
が1μm程度である。
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、ベース領域(1
005)下の耐圧層(1003)の厚みを0.6μm
と、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。例えば1μmルールで設計するとベース領域の幅は
9μmで、ベース領域端から第2の絶縁膜(3)端まで
が1μm程度である。
【0055】また、狭いドレイン領域を複数のストライ
プに分担して形成したため、横方向の狭いドレイン領域
長が短くなる。この結果、横方向寸法が低減し、チップ
面積が低減する。さらにそれによる歩留まり向上も、あ
わせて、チップコストが大幅に低減される。特に、必要
な狭いドレイン領域の実効長が耐圧層(1003)の深
さと比べて数倍長い場合には、本発明により横方向寸法
を効果的に短くできる。
プに分担して形成したため、横方向の狭いドレイン領域
長が短くなる。この結果、横方向寸法が低減し、チップ
面積が低減する。さらにそれによる歩留まり向上も、あ
わせて、チップコストが大幅に低減される。特に、必要
な狭いドレイン領域の実効長が耐圧層(1003)の深
さと比べて数倍長い場合には、本発明により横方向寸法
を効果的に短くできる。
【0056】本実施の形態においては、第2の絶縁膜
(3)を基板の表面側からつくるので、第3の実施の形
態に比較すると製造工程が簡略化できるという利点もあ
る。
(3)を基板の表面側からつくるので、第3の実施の形
態に比較すると製造工程が簡略化できるという利点もあ
る。
【0057】また、本実施の形態ではMOSトランジス
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
【0058】また、ドレインコンタクト領域(4)の極
性をN+型から、P+型にしてIGBTにすると、デバイ
スON時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まり、抵抗
が増大するという問題点が解決されるのは明白である。
また、伝導度変調をかける部分は狭いドレイン領域のみ
で構わない。そのため注入されるホールの量は、一般的
なIGBTと比較して少量ですむため、デバイスがOF
Fしたときのスイッチング遅れ時間が低減されるという
効果もある。このように、IGBT化したときには本発
明の効果が大きくなる。
性をN+型から、P+型にしてIGBTにすると、デバイ
スON時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まり、抵抗
が増大するという問題点が解決されるのは明白である。
また、伝導度変調をかける部分は狭いドレイン領域のみ
で構わない。そのため注入されるホールの量は、一般的
なIGBTと比較して少量ですむため、デバイスがOF
Fしたときのスイッチング遅れ時間が低減されるという
効果もある。このように、IGBT化したときには本発
明の効果が大きくなる。
【0059】(第5の実施の形態)図5は、本発明の第
5の実施の形態を示す断面図であり、例えば請求項7に
相当する構成である。図5に示すように、第5の実施の
形態では、P型の半導体基板(10)上面の一部にN型
の耐圧層(1003)が形成されている。耐圧層(10
03)内部で表面にP型のベース領域(1005)と、
さらにベース領域(1005)を貫通してゲート絶縁膜
(1017)およびゲート用ポリシリコン(1007)
が形成され、これらに隣接して第2の絶縁膜(3)およ
びN+型のドレインコンタクト(4)が形成されてお
り、さらに、表面から所定の深さまで第2の絶縁膜
(3)に囲まれて例えば不純物をドープしたポリSiに
よる埋め込み電極(5)が、上記ドレインコンタクト領
域(4)を挟んで形成されている。さらにベース領域
(1005)内部で表面にはN+型のソース領域(10
06)およびP+型のベースコンタクト領域(101
6)が形成されている。
5の実施の形態を示す断面図であり、例えば請求項7に
相当する構成である。図5に示すように、第5の実施の
形態では、P型の半導体基板(10)上面の一部にN型
の耐圧層(1003)が形成されている。耐圧層(10
03)内部で表面にP型のベース領域(1005)と、
さらにベース領域(1005)を貫通してゲート絶縁膜
(1017)およびゲート用ポリシリコン(1007)
が形成され、これらに隣接して第2の絶縁膜(3)およ
びN+型のドレインコンタクト(4)が形成されてお
り、さらに、表面から所定の深さまで第2の絶縁膜
(3)に囲まれて例えば不純物をドープしたポリSiに
よる埋め込み電極(5)が、上記ドレインコンタクト領
域(4)を挟んで形成されている。さらにベース領域
(1005)内部で表面にはN+型のソース領域(10
06)およびP+型のベースコンタクト領域(101
6)が形成されている。
【0060】さらに、図示していないが、第2の絶縁膜
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
(3)に接して紙面の手前または奥行き方向の所定の場
所にP型の少数キャリア引き出し領域が形成されてい
る。
【0061】上記構造で特徴的なことは、第2の絶縁膜
(3)で囲まれた、隣接した2つの、接地された埋め込
み電極(5)によって縦方向に、さらに第2の絶縁膜
(3)で囲まれた、接地された埋め込み電極(5)と接
地された半導体基板(1)とによって横方向に、ドレイ
ンコンタクト領域(4)から耐圧層(1003)に向か
う狭いドレイン領域が形成されていることである。
(3)で囲まれた、隣接した2つの、接地された埋め込
み電極(5)によって縦方向に、さらに第2の絶縁膜
(3)で囲まれた、接地された埋め込み電極(5)と接
地された半導体基板(1)とによって横方向に、ドレイ
ンコンタクト領域(4)から耐圧層(1003)に向か
う狭いドレイン領域が形成されていることである。
【0062】以上の結果、図5の構成はいわゆるUMO
S構造のMOSトランジスタのドレイン領域において、
第2の絶縁膜(3)で囲まれた、隣接した2つの、接地
された埋め込み電極(5)と、第2の絶縁膜(3)で囲
まれた、接地された埋め込み電極(5)と接地された半
導体基板(1)とによって、ドレインコンタクト領域
(4)から耐圧層(1003)に向かう狭い領域が縦方
向、横方向に形成されている構造となっている。
S構造のMOSトランジスタのドレイン領域において、
第2の絶縁膜(3)で囲まれた、隣接した2つの、接地
された埋め込み電極(5)と、第2の絶縁膜(3)で囲
まれた、接地された埋め込み電極(5)と接地された半
導体基板(1)とによって、ドレインコンタクト領域
(4)から耐圧層(1003)に向かう狭い領域が縦方
向、横方向に形成されている構造となっている。
【0063】また、本実施の形態と図1との差異は、図
5においてはSOI基板を使わずに、通常のP型バルク
ウエハを基板として用いていることである。なお、図6
にあるようなゲート電極、ソース電極、ドレイン電極は
図示を省略している。
5においてはSOI基板を使わずに、通常のP型バルク
ウエハを基板として用いていることである。なお、図6
にあるようなゲート電極、ソース電極、ドレイン電極は
図示を省略している。
【0064】次に、第5の実施の形態の動作を説明す
る。図5の構造において、半導体基板(1)を接地し、
ドレインコンタクト領域(4)に高電圧、たとえば30
0Vを印加する。そして、MOSトランジスタのソース
領域(1006)およびベースコンタクト領域(101
6)も接地する。このとき、ゲート用ポリシリコン(1
007)を接地すればMOSトランジスタはOFFとな
り、ゲート用ポリシリコン(1007)を正電圧で、所
定のしきい値以上の電圧(例えば5V)にすればMOS
トランジスタはONして、ドレインコンタクト領域
(4)とソース領域(1006)の間に電流が流れ、ド
レインコンタクト領域(4)の電位も下がる。
る。図5の構造において、半導体基板(1)を接地し、
ドレインコンタクト領域(4)に高電圧、たとえば30
0Vを印加する。そして、MOSトランジスタのソース
領域(1006)およびベースコンタクト領域(101
6)も接地する。このとき、ゲート用ポリシリコン(1
007)を接地すればMOSトランジスタはOFFとな
り、ゲート用ポリシリコン(1007)を正電圧で、所
定のしきい値以上の電圧(例えば5V)にすればMOS
トランジスタはONして、ドレインコンタクト領域
(4)とソース領域(1006)の間に電流が流れ、ド
レインコンタクト領域(4)の電位も下がる。
【0065】次に、ゲート用ポリシリコン(1007)
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、絶縁膜近傍で発生する少数キャリアは
前記少数キャリア引き出し領域(図示していない)から
引き出されるため素子特性に悪影響を与えることはな
い。
の電位が接地またはしきい値以下の場合、すなわちMO
SトランジスタがOFFの場合を考える。このときドレ
インコンタクト領域(4)に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域(1005)の周辺にはドレイン高
電界が印加されず、デバイスOFFにもかかわらずベー
ス領域(1005)の周囲電位はほとんど上昇しない。
なお、このとき、絶縁膜近傍で発生する少数キャリアは
前記少数キャリア引き出し領域(図示していない)から
引き出されるため素子特性に悪影響を与えることはな
い。
【0066】その結果、高耐圧、例えば300Vの半導
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。例えば1μmルールで設計するとベース領域の幅は
9μmで、ベース領域端から第2の絶縁膜(3)端まで
が1μm程度である。
体装置にも関わらず、ベース領域下の耐圧層(100
3)を低耐圧、例えば20V系として設計することが可
能となり、不純物濃度を5×1016cm~3(すなわち比
抵抗0.15Ω・cm)と低抵抗にし、かつベース領域
(1005)下の耐圧層(1003)の厚みを0.6μ
mと、極めて薄くすることができる。さらにベース領域
(1005)から第2の絶縁膜(3)までの距離もベー
ス領域(1005)下の耐圧層(1003)の厚みと同
程度でいいので、せいぜい1μmの間隔を空ければよ
い。例えば1μmルールで設計するとベース領域の幅は
9μmで、ベース領域端から第2の絶縁膜(3)端まで
が1μm程度である。
【0067】また、絶縁膜で挟まれた狭い領域を深さ方
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第2の絶縁膜(3)端からドレイ
ンコンタクト領域(4)までの距離は10μm程度であ
っても、電流経路は横方向から2つの絶縁膜(3)に挟
まれた縦方向を経由するので、横方向分に縦方向分(耐
圧層1003の厚み分)を足して考えることが出来る。
この結果、例えば300Vの半導体装置でも横方向寸法
は20μm程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第2の絶縁膜(3)端からドレイ
ンコンタクト領域(4)までの距離は10μm程度であ
っても、電流経路は横方向から2つの絶縁膜(3)に挟
まれた縦方向を経由するので、横方向分に縦方向分(耐
圧層1003の厚み分)を足して考えることが出来る。
この結果、例えば300Vの半導体装置でも横方向寸法
は20μm程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。
【0068】特に、絶縁膜に挟まれた狭いドレイン領域
の必要な実効長が耐圧層(1003)の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層(1003)の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第2の絶縁膜(3)を介して、隣接した2つの、接
地された埋め込み電極(5)だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Lは、 L=第2の絶縁膜(3)の厚み×2+埋め込み電極
(5)の最小厚み でよく、せいぜい数μm以下に収まる。
の必要な実効長が耐圧層(1003)の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層(1003)の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第2の絶縁膜(3)を介して、隣接した2つの、接
地された埋め込み電極(5)だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Lは、 L=第2の絶縁膜(3)の厚み×2+埋め込み電極
(5)の最小厚み でよく、せいぜい数μm以下に収まる。
【0069】本実施の形態においては、以上説明してき
たようにSOI基板を使わずに、通常のP型バルクウエ
ハで狭いドレイン領域を形成できるため、製造コストが
さらに安価になるという効果もある。
たようにSOI基板を使わずに、通常のP型バルクウエ
ハで狭いドレイン領域を形成できるため、製造コストが
さらに安価になるという効果もある。
【0070】また、本実施の形態ではMOSトランジス
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
タのゲート機構をトレンチ・ゲート(UMOS)とした
場合を例示したが、LDMOSの場合でも同様の効果が
あることは明白である。
【0071】また、ドレインコンタクト領域(4)の極
性をN+型から、P+型にしてIGBTにすることによ
り、デバイスON時に、いわゆる伝導度変調の効果によ
り狭いドレイン領域を低抵抗化できるため、本実施の形
態で、狭いドレイン領域を形成した場合に電流通路が狭
まったことによる抵抗の増大が解決されるのは明白であ
る。また、伝導度変調をかける部分は狭いドレイン領域
のみで構わない。そのため注入されるホールの量は、一
般的なIGBTと比較して少量ですむため、デバイスが
OFFしたときのスイッチング遅れ時間が低減されると
いう効果もある。このように、IGBT化したときには
本発明の効果が大きくなる。
性をN+型から、P+型にしてIGBTにすることによ
り、デバイスON時に、いわゆる伝導度変調の効果によ
り狭いドレイン領域を低抵抗化できるため、本実施の形
態で、狭いドレイン領域を形成した場合に電流通路が狭
まったことによる抵抗の増大が解決されるのは明白であ
る。また、伝導度変調をかける部分は狭いドレイン領域
のみで構わない。そのため注入されるホールの量は、一
般的なIGBTと比較して少量ですむため、デバイスが
OFFしたときのスイッチング遅れ時間が低減されると
いう効果もある。このように、IGBT化したときには
本発明の効果が大きくなる。
【図1】本発明における半導体装置の第1の実施の形態
を示す断面図。
を示す断面図。
【図2】本発明における半導体装置の第2の実施の形態
を示す断面図。
を示す断面図。
【図3】本発明における半導体装置の第3の実施の形態
を示す断面図。
を示す断面図。
【図4】本発明における半導体装置の第4の実施の形態
を示す図であり、(a)は平面図、(b)は断面図。
を示す図であり、(a)は平面図、(b)は断面図。
【図5】本発明における半導体装置の第5の実施の形態
を示す断面図。
を示す断面図。
【図6】従来例の半導体装置の断面図。
1…半導体基板 2…埋め込み絶縁
膜 3…第2の絶縁膜 4…ドレインコン
タクト 5…埋め込み電極 6…第1の埋め込
み電極 7…埋め込み絶縁膜 10…P型半導体基
板 1001…基板 1002…埋め込
み層 1003…耐圧層 1004…引き出
し領域 1005…ベース領域 1006…ソース
領域 1007…ゲート用ポリシリコン 1008…ゲート
電極 1009…ソース電極 1010…トレン
チ型引き出し領域 1011…ドレイン電極 1012…P-基
板 1013…N-基板 1014…Pベー
ス領域 1015…N+領域
膜 3…第2の絶縁膜 4…ドレインコン
タクト 5…埋め込み電極 6…第1の埋め込
み電極 7…埋め込み絶縁膜 10…P型半導体基
板 1001…基板 1002…埋め込
み層 1003…耐圧層 1004…引き出
し領域 1005…ベース領域 1006…ソース
領域 1007…ゲート用ポリシリコン 1008…ゲート
電極 1009…ソース電極 1010…トレン
チ型引き出し領域 1011…ドレイン電極 1012…P-基
板 1013…N-基板 1014…Pベー
ス領域 1015…N+領域
Claims (8)
- 【請求項1】導電性基板と該導電性基板上に形成された
埋め込み絶縁膜と該埋め込み絶縁膜上に形成された第1
導電型の半導体領域を持つ基板の一部に、所定の間隔を
隔てて第2導電型の半導体領域と第1導電型の高濃度半
導体領域とが形成され、前記第1導電型の半導体領域に
おける前記第2導電型の半導体領域と前記第1導電型の
高濃度半導体領域との間の所定部分に絶縁膜に囲まれた
導電領域が形成され、前記第1導電型の高濃度半導体領
域の反対側にも同様の絶縁膜に囲まれた導電領域が形成
されて、前記第1導電型の高濃度半導体領域が二つの前
記絶縁膜に囲まれた導電領域に挾まれた形状を有し、前
記第1導電型の高濃度半導体領域の下において、前記第
2導電型の半導体領域と前記第1導電型の高濃度半導体
領域との間の経路となる前記第1導電型の半導体領域の
幅が制限されていることを特徴とする半導体装置。 - 【請求項2】前記絶縁膜が前記基板の表面側から前記第
1導電型の半導体領域の所定の深さまで形成されてお
り、前記絶縁膜で囲まれた導電領域によって前記第1導
電型の半導体領域の厚みが制限されている領域が前記第
1導電型半導体領域の底面側に形成されていることを特
徴とする請求項1に記載の半導体装置。 - 【請求項3】前記絶縁膜に囲まれた導電領域が複数形成
され、横方向に前記第1導電型の半導体領域の幅を制限
するように存在することを特徴とする請求項1に記載の
半導体装置。 - 【請求項4】導電性基板と該導電性基板上に形成された
埋め込み絶縁膜と該埋め込み絶縁膜上に形成された第1
導電型の半導体領域を持つ基板の一部に、所定の間隔を
隔てて第2導電型の半導体領域と第1導電型の高濃度半
導体領域とが形成され、前記第1導電型の半導体領域に
おける前記第2導電型の半導体領域と前記第1導電型の
高濃度半導体領域との間に絶縁膜に囲まれた導電領域が
複数形成され、前記複数の絶縁膜に囲まれた導電領域に
より第2導電型の半導体領域と前記第1導電型の高濃度
半導体領域との間の経路となる前記第1導電型の半導体
領域の幅が制限されていることを特徴とする半導体装
置。 - 【請求項5】前記第2導電型の半導体領域と前記第1導
電型の高濃度半導体領域とが平面的に対向して直線状に
形成され、前記絶縁膜に囲まれた導電領域が、前記第1
導電型の高濃度半導体領域に沿って直線状に複数形成さ
れ、隣あう絶縁膜同志が平面的に接触しないように、一
つ置きに櫛歯状に連続して形成されている、ことを特徴
とする請求項3または請求項4に記載の半導体装置。 - 【請求項6】前記絶縁膜が前記基板の表面側から前記第
1導電型の半導体領域の所定の深さまで形成され、前記
絶縁膜で囲まれた導電領域によって前記第1導電型の半
導体領域の厚みが制限されている領域が前記第1導電型
の半導体領域の底面側に形成されている第1の部分と、
前記絶縁膜が前記埋め込み絶縁膜と連続して形成され、
前記導電性基板と前記導電領域とが電気的に連続して形
成され、前記第1導電型の半導体領域の厚みが制限され
ている領域が前記基板の表面側に形成されている第2の
部分とを有し、前記第1の部分と前記第2の部分とが、
前記第1導電型の高濃度半導体領域から前記第2導電型
の半導体領域に向かって、間に前記第1導電型の半導体
領域を挾んで交互に連続して配置されることを特徴とす
る請求項3または請求項4に記載の半導体装置。 - 【請求項7】前記導電性基板が第2導電型の半導体領域
であり、前記埋め込み絶縁膜および該埋め込み絶縁膜で
覆われた導電領域が存在しないことを特徴とする請求項
1または請求項5に記載の半導体装量。 - 【請求項8】前記第1導電型の高濃度半導体領域が、第
2導電型であることを特徴とする請求項1乃至請求項7
の何れかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13565697A JPH10326894A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13565697A JPH10326894A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10326894A true JPH10326894A (ja) | 1998-12-08 |
Family
ID=15156890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13565697A Pending JPH10326894A (ja) | 1997-05-27 | 1997-05-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10326894A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
JP2016192479A (ja) * | 2015-03-31 | 2016-11-10 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
-
1997
- 1997-05-27 JP JP13565697A patent/JPH10326894A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
JP2016192479A (ja) * | 2015-03-31 | 2016-11-10 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
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