JPH10326894A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積が小さく、かつオン損失の少ない半
導体装置を提供する。 【解決手段】第２導電型の半導体領域（ベースコンタク
ト領域１０１６）と第１導電型の高濃度半導体領域（ド
レインコンタクト領域４）との間の電流経路となる第１
導電型の半導体領域（耐圧層１００３）に、絶縁膜３で
第１導電型の半導体領域１００３と分離された導電領域
（埋め込み電極５）を設けることにより、第１導電型の
半導体領域を局所的に縦方向、横方向に狭めた狭いドレ
イン領域を形成し、ドレイン電界を導電領域へ終端させ
る構成。ドレイン電界がソース側ヘ到達しないようにす
ることにより、ベース領域近傍の耐圧層に高電圧がかか
らないようにしてドレイン引きだし領域とベース領域間
の距離を小さくできるので、チップ面積を小さくでき
る。またソース近傍の耐圧層の不純物濃度を高濃度（低
抵抗）に、耐圧層の厚みを薄くできるため、オン損失を
少なくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高耐圧型の半導体装
置に関するものである。

【０００２】

【従来の技術】従来の半導体装置としては図６に示すよ
うなものがある。これは特開昭６３−１７３３７１号公
報に開示されている技術を用いて横型のＵＭＯＳを形成
した例である。この従来例においてはＰ型の基板（１０
０１）表面にＮ型の埋め込み層（１００２）を形成し、
その上面にＮ耐圧層（１００３）を形成して基板として
いる。そして前記埋め込み層（１００２）と接続して引
き出し領域（１００４）を形成して基板表面のドレイン
電極（１０１１）と接続している。また、基板表面側に
形成されたゲート用ポリシリコン（１００７）に接続さ
れたゲート電極（１００８）があり、その周囲に形成さ
れたソース領域（１００６）と、ベースコンタクト領域
（１０１６）によってベース領域（１００５）に接続さ
れたソース電極（１００９）と、が基板表面に形成され
ている。またゲート用ポリシリコン（１００７）とソー
ス領域（１００６）との間にはゲート絶縁膜（１０１
７）が形成されている。

【０００３】この構成において半導体装置の耐圧を決め
ている要因は、Ｎ耐圧層（１００３）の不純物濃度、ベ
ース領域（１００５）から埋め込み層（１００２）まで
の距離、およびベース領域（１００５）から引き出し領
域（１００４）までの距離であり、通常この半導体装置
を高耐圧化しようとすると、Ｎ耐圧層（１００３）を低
濃度（すなわち高抵抗）にし、ベース領域（１００５）
から埋め込み層（１００２）および引き出し領域（１０
０４）までの距離を長く（すなわち高抵抗に）して、所
望の耐圧を得ている。このとき、引き出し領域（１００
４）とベース領域（１００５）間の横方向の距離につい
ては、少なくともベース領域（１００５）下のＮ耐圧層
（１００３）の厚み以上に間隔を空けておく必要があ
る。

【０００４】

【発明が解決しようとする課題】上記で説明したよう
に、高耐圧化を行えば必然的に引き出し領域（１００
４）とベース領域（１００５）間の距離を大きくとる必
要があり、半導体装置のサイズが大きくなるという問題
点がある。さらには耐圧層の高耐圧化も必要であり、そ
の結果、半導体装置の端子間抵抗が増大し、スイッチン
グ装置として使用する場合の半導体装置の電力損失が大
きくなるという問題点がある。

【０００５】具体的には、例えば、耐圧３００Ｖの半導
体装置を形成しようとすると、Ｎ耐圧層（１００３）の
不純物濃度を１×１０¹⁵ｃｍ~³以下、すなわち比抵抗で
５Ω・ｃｍ以上と高抵抗にする必要がある。またＮ耐圧
層（１００３）の厚さを１９μｍ以上にする必要があ
り、また引き出し領域（１００４）とベース領域（１０
０５）間の距離についても耐圧に応じてベース領域（１
００５）下の耐圧層の厚さ以上に長くする必要がある。
また、引き出し領域（１００４）も深く拡散形成する必
要があるので、それに伴って引き出し領域（１００４）
の横方向寸法も横拡散により大きくなる。この結果、図
６に示す半導体装置のサイズは、例えば１μｍルールで
形成した場合、横方向寸法は２本のゲート用ポリシリコ
ンを含むベース領域幅が９μｍ、ベース領域端から引き
出し領域端までの距離が１９μｍ以上、引き出し領域の
幅が４６μｍで、合計７４μｍ以上となる。我々の計算
によると面積で規格化したオン抵抗Ｒspは約２０Ω・ｃ
ｍ²以上となる。上記のように従来装置においては、高
耐圧化を行えば半導体装置のサイズが大きくなり、かつ
オン損失が大きくなる、という問題があった。

【０００６】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、チップ面積が小さ
く、かつオン損失の少ない半導体装置を提供することを
目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は特許請求の範囲に記載するごとき構成を有
する。すなわち、本発明においては、第２導電型の半導
体領域（例えばベースコンタクト領域）と第１導電型の
高濃度半導体領域（例えばドレインコンタクト領域）と
の間の電流経路となる第１導電型の半導体領域に、絶縁
膜で第１導電型の半導体領域と分離された導電領域を設
けることにより、第１導電型の半導体領域を局所的に縦
方向、横方向に狭めた狭いドレイン領域を形成し、ドレ
イン電界を導電領域へ終端させるように構成している。
また、上記の絶縁膜で囲まれた導電領域を複数連続して
設けることにより、さらにチップ面積を小さくするよう
に構成している。

【０００８】本発明においては、ドレイン電界がソース
側（ベース領域側）ヘ到達しないようにすることによ
り、ベース領域近傍の耐圧層に高電圧がかからないよう
にしてドレイン引きだし領域とベース領域間の距離を小
さくすることが出来るので、チップ面積を小さくでき
る。さらに、ソース近傍の耐圧層の不純物濃度を高濃度
（低抵抗）にし、かつ耐圧層の厚みを薄くできるため、
オン損失を少なくすることができる。

【０００９】また、絶縁膜で囲まれた導電領域を複数連
続して設ける構成においては、ドレイン電界を導電領域
へ終端させるための距離を十分長くとっても、狭められ
た耐圧層は縦方向、横方向に複数連続しているため、チ
ップ面積を小さくできる。

【００１０】

【発明の効果】本発明においては、ドレイン引きだし領
域とベース領域間の距離を小さくすることが出来るの
で、チップ面積が低減し、さらにそれによる歩留まり向
上も、あわせて、チップコストが大幅に低減される。ま
た、ソース近傍の耐圧層の不純物濃度を高濃度（低抵
抗）にし、かつ耐圧層の厚みを薄くできるため、オン損
失を少なくできる、という効果が得られる。

【００１１】

【発明の実施の形態】

（第１の実施の形態）図１は、本発明の第１の実施の形
態を示す断面図であり、例えば請求項１、請求項２また
は請求項８に相当する構成である。なお、後述の各実施
の形態を示す図において、前記図６と本図１における部
位と同一ないし均等のものは、図６、図１と同一記号を
以って示し、重複した説明を省略する。

【００１２】図１に示すように、第１の実施の形態で
は、半導体基板（１）上面に埋め込み絶縁膜（２）が形
成され、その上面の一部にＮ型の耐圧層（１００３）が
形成されている。ここで、半導体基板（１）は導電性の
基板であれば半導体基板に限るものではない。また、耐
圧層（１００３）内部で表面にＰ型のベース領域（１０
０５）と、該ベース領域（１００５）を貫通してゲート
絶縁膜（１０１７）およびゲート用ポリシリコン（１０
０７）が形成され、これらに隣接して第２の絶縁膜
（３）およびＮ+型のドレインコンタクト（４）が形成
されており、さらに、表面から所定の深さまで第２の絶
縁膜（３）に囲まれて例えば不純物ドープしたポリＳｉ
による埋め込み電極（５）が、上記ドレインコンタクト
領域（４）を挟んで隣接して形成されている。さらにベ
ース領域（１００５）内部で表面にはＮ+型のソース領
域（１００６）およびＰ+型のベースコンタクト領域
（１０１６）が形成されている。

【００１３】さらに、図示していないが、第２の絶縁膜
（３）に接して紙面の手前または奥行き方向の所定の場
所にＰ型の少数キャリア引き出し領域が形成されてい
る。

【００１４】上記の構造で特徴的なことは、第２の絶縁
膜（３）に囲まれた２つの埋め込み電極（５）によって
挾まれた部分で縦方向に、および第２の絶縁膜（３）に
囲まれた埋め込み電極（５）と埋め込み絶縁膜（２）を
介した半導体基板１とによって挾まれた部分で横方向
に、それぞれ制限された狭い範囲に、ドレインコンタク
ト領域（４）からベース領域下の耐圧層（１００３）へ
向かう電流経路としてのドレイン領域が形成されている
ことである。上記の埋め込み電極（５）と半導体基板１
は接地されている。

【００１５】上記の構造により、図１の構成は、いわゆ
るＵＭＯＳ構造のＭＯＳトランジスタのドレイン領域に
おいて、電流経路となる狭いドレイン領域が縦方向、横
方向に形成されている構造となっている。

【００１６】なお、図６に示したようなゲート電極、ソ
ース電極、ドレイン電極は図示を省略しているが、図６
と同様に形成されるものと考えて差し支えない。

【００１７】次に、第１の実施の形態の動作を説明す
る。図１の構造において、半導体基板（１）および埋め
込み電極（５）を接地し、ドレインコンタクト領域
（４）に高電圧、たとえば３００Ｖを印加する。そし
て、ＭＯＳトランジスタのソース領域（１００６）およ
びベースコンタクト領域（１０１６）も接地する。この
とき、ゲート用ポリシリコン（１００７）を接地すれば
ＭＯＳトランジスタはＯＦＦとなり、ゲート用ポリシリ
コン（１００７）を正電圧で、所定のしきい値以上の電
圧（例えば５Ｖ）にすればＭＯＳトランジスタはＯＮし
てドレインコンタクト領域（４）とソース領域（１００
６）の間に電流が流れ、ドレインコンタクト領域（４）
の電位も下がる。

【００１８】次に、ゲート用ポリシリコン（１００７）
の電位が接地またはしきい値以下の場合、すなわちＭＯ
ＳトランジスタがＯＦＦの場合を考える。このときドレ
インコンタクト領域（４）に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域（１００５）の周辺にはドレイン高
電界が印加されず、デバイスＯＦＦにもかかわらずベー
ス領域（１００５）の周囲電位はほとんど上昇しない。
なお、このとき、第２の絶縁膜（３）近傍で発生する少
数キャリアは前記の少数キャリア引き出し領域（図示し
ていない）から引き出されるため素子特性に悪影響を与
えることはない。

【００１９】その結果、高耐圧、例えば３００Ｖの半導
体装置にも関わらず、ベース領域下の耐圧層（１００
３）を低耐圧、例えば２０Ｖ系として設計することが可
能となり、不純物濃度を５×１０¹⁶ｃｍ~³（すなわち比
抵抗０.１５Ω・ｃｍ）と低抵抗にし、かつベース領域
（１００５）下の耐圧層（１００３）の厚みを０.６μ
ｍと、極めて薄くすることができる。

【００２０】さらにベース領域（１００５）から第２の
絶縁膜（３）までの距離もベース領域（１００５）下の
耐圧層（１００３）の厚みと同程度でいいので、せいぜ
い１μｍの間隔を空ければよい。例えば１μｍルールで
設計するとベース領域の幅は９μｍで、ベース領域端か
ら第２の絶縁膜（３）端までが１μｍ程度である。

【００２１】また、絶縁膜で挟まれた狭い領域を深さ方
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第２の絶縁膜（３）端からドレイ
ンコンタクト領域（４）までの距離は１０μｍ程度であ
っても、電流経路は横方向から２つの絶縁膜（３）に挟
まれた縦方向を経由するので、横方向分に縦方向分（耐
圧層１００３の厚み分）を足して考えることが出来る。
この結果、例えば３００Ｖの半導体装置でも横方向寸法
は２０μｍ程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。

【００２２】特に、絶縁膜に挟まれた狭いドレイン領域
の必要な実効長が耐圧層（１００３）の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層（１００３）の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第２の絶縁膜（３）を介して、隣接した２つの、接
地された埋め込み電極（５）だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Ｌは、 Ｌ＝第２の絶縁膜（３）の厚み×２＋埋め込み電極
（５）の最小厚み でよく、せいぜい数μｍ以下に収まる。

【００２３】また、第１の実施の形態では、ＭＯＳトラ
ンジスタのゲート機構をトレンチ・ゲート（ＵＭＯＳ）
とした場合を例示したが、ＬＤＭＯＳの場合でも同様の
効果があることは明白である。

【００２４】また、ドレインコンタクト領域（４）の極
性をＮ+型から、Ｐ+型にしてＩＧＢＴ（絶縁ゲート型バ
イポーラトランジスタ）とすることにより、デバイスＯ
Ｎ時には、いわゆる伝導度変調の効果によって狭いドレ
イン領域を低抵抗化できるため、本発明の実施の形態
で、狭いドレイン領域を形成した場合に電流通路が狭ま
ったことによる抵抗の増大が解決されるのは明白であ
る。また伝導度変調をかける部分は狭いドレイン領域の
みで構わないので、注入されるホールの量は、一般的な
ＩＧＢＴと比較して少量ですむため、デバイスがＯＦＦ
したときのスイッチング遅れ時間が低減されるという効
果もある。このように、ＩＧＢＴ化したときには本発明
の効果がさらに大きくなる。

【００２５】（第２の実施の形態）図２は、本発明の第
２の実施の形態を示す断面図であり、例えば請求項４ま
たは請求項６に相当する構成である。図２に示すよう
に、第２の実施の形態では、半導体基板（１）上面に上
方への複数の突起を持った第１の埋め込み電極（６）が
形成され、半導体基板（１）とは電気的に連続してい
る。その上面に埋め込み絶縁膜（７）が形成されてい
る。その上の一部にＮ型の耐圧層（１００３）が形成さ
れている。ここで、半導体基板（１）は導電性の基板で
あれば半導体基板に限るものではない。また、耐圧層
（１００３）内部で表面にＰ型のベース領域（１００
５）と、さらにベース領域（１００５）を貫通してゲー
ト絶縁膜（１０１７）およびゲート用ポリシリコン（１
００７）が形成され、これらに隣接して第２の絶縁膜
（３）およびＮ+型ドレインコンタクト領域（４）が形
成されている。

【００２６】ドレインコンタクト領域（４）下には引き
出し領域（１００４）を形成し、さらに表面から所定の
深さまで第２の絶縁膜（３）に囲まれて、例えば不純物
をドープしたポリＳｉによる第２の埋め込み電極（５）
が、上記ドレインコンタクト領域（４）を挟んで形成さ
れている。この第２の埋め込み電極（５）は下側に向か
って複数の突起を形成し、上方への複数の突起を持った
第１の埋め込み電極（６）とは突起部が互い違いになっ
て、横方向と深さ方向に狭いドレイン領域（絶縁膜に挟
まれた狭い領域）を形成している。さらにベース領域
（１００５）内部で表面にはＮ+型のソース領域（１０
０６）およびＰ+型のベースコンタクト領域（１０１
６）が形成されている。

【００２７】さらに、図示していないが、第２の絶縁膜
（３）に接して紙面の手前または奥行き方向の所定の場
所にＰ型の少数キャリア引き出し領域が形成されてい
る。

【００２８】なお、図６にあるようなゲート電極、ソー
ス電極、ドレイン電極は図示を省略している。

【００２９】上記の構造で特徴的なことは、互い違いに
隣接するように配置された上下の突起部からなる埋め込
み絶縁膜（７）と第２の絶縁膜（３）とによって、ドレ
インコンタクト領域（４）からベース領域下の耐圧層
（１００３）への電流経路が横方向、深さ方向に狭めら
れた狭いドレイン領域として連続的に形成されているこ
とである。

【００３０】以上の結果、図２の構成は、いわゆるＵＭ
ＯＳ構造のＭＯＳトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜（７）と第２の絶縁
膜（３）とを介して第１の埋め込み電極（６）と第２の
埋め込み電極（５）とで横方向、深さ方向に連続して挟
み、長いジグザグの狭いドレイン領域を形成した構造と
なっている。

【００３１】次に、第２の実施の形態の動作を説明す
る。図２の構造において、半導体基板（１）及び第１の
埋め込み電極（６）を接地し、ドレインコンタクト領域
（４）に高電圧、たとえば３００Ｖを印加する。そし
て、ＭＯＳトランジスタのソース領域（１００６）およ
びベースコンタクト領域（１０１６）も接地する。この
とき、ゲート用ポリシリコン（１００７）を接地すれば
ＭＯＳトランジスタはＯＦＦとなり、ゲート用ポリシリ
コン（１００７）を正電圧で、所定のしきい値電圧以上
（例えば５Ｖ）にすればＭＯＳトランジスタはＯＮして
ドレインコンタクト領域（４）とソース領域（１００
６）の間に電流が流れ、ドレインコンタクト領域（４）
の電位も下がる。

【００３２】次に、ゲート用ポリシリコン（１００７）
の電位が接地またはしきい値以下の場合、すなわちＭＯ
ＳトランジスタがＯＦＦの場合を考える。このときドレ
インコンタクト領域（４）に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域（１００５）の周辺にはドレイン高
電界が印加されず、デバイスＯＦＦにもかかわらずベー
ス領域（１００５）の周囲電位はほとんど上昇しない。
なお、このとき、第２の絶縁膜（３）近傍で発生する少
数キャリアは前記少数キャリア引き出し領域（図示して
いない）から引き出されるため素子特性に悪影響を与え
ることはない。

【００３３】その結果、高耐圧、例えば３００Ｖの半導
体装置にも関わらず、ベース領域下の耐圧層（１００
３）を低耐圧、例えば２０Ｖ系として設計することが可
能となり、不純物濃度を５×１０¹⁶ｃｍ~³（すなわち比
抵抗０.１５Ω・ｃｍ）と低抵抗にし、かつベース領域
（１００５）下の耐圧層（１００３）の厚みを０.６μ
ｍと、極めて薄くすることができる。さらにベース領域
（１００５）から第２の絶縁膜（３）までの距離もベー
ス領域（１００５）下の耐圧層（１００３）の厚みと同
程度でいいので、せいぜい１μｍの間隔を空ければよ
い。

【００３４】例えば１μｍルールで設計すると、ベース
領域の幅は９μｍで、ベース領域端から第２の絶縁膜
（３）端までが１μｍ程度である。また、狭いドレイン
領域を複数の深さ方向と、複数の横方向に分担して形成
したため、さらに横方向の狭いドレイン領域長が短くな
る。従来、ベース領域（１００５）端から引き出し領域
までの距離を２０μｍ近くとっていたのに対して、この
距離をせいぜい１０μｍ以下にでき、全体で７４μｍ以
上であった横方向寸法は６４μｍになり、１０μｍ低減
できる。この結果、横方向寸法が低減し、チップ面積が
低減する。さらにそれによる歩留まり向上も、あわせ
て、チップコストが大幅に低減される。特に、必要な狭
いドレイン領域の実効長が耐圧層（１００３）の深さと
比べて数倍長い場合には、本発明により横方向寸法を効
果的に短くできる。

【００３５】また、第２の実施の形態ではＭＯＳトラン
ジスタのゲート機構をトレンチ・ゲート（ＵＭＯＳ）と
した場合を例示したが、ＬＤＭＯＳの場合でも同様の効
果があることは明白である。また、ドレインコンタクト
領域（４）の極性をＮ+型から、Ｐ+型にしてＩＧＢＴに
すると、デバイスＯＮ時には、いわゆる伝導度変調の効
果により狭いドレイン領域を低抵抗化できるため、本実
施の形態で、狭いドレイン領域を形成した場合に電流通
路が狭まったことによる抵抗の増大が解決されるのは明
白である。また、伝導度変調をかける部分は狭いドレイ
ン領域のみで構わない。そのため注入されるホールの量
は、一般的なＩＧＢＴと比較して少量ですむため、デバ
イスがＯＦＦしたときのスイッチング遅れ時間が低減さ
れるという効果もある。このように、ＩＧＢＴ化したと
きには本発明の効果が大きくなる。

【００３６】（第３の実施の形態）図３は、本発明の第
３の実施の形態を示す図であり、例えば請求項３、請求
項６または請求項８に相当する構成である。図３に示す
ように、第３の実施の形態では、半導体基板（１）上面
に上方への複数の突起を持った第１の埋め込み電極
（６）が形成され、その上面に第１の埋め込み絶縁膜
（７）が形成されている。その上の一部にＮ型の耐圧層
（１００３）が形成されている。ここで、半導体基板
（１）は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層（１００３）内部で表面にＰ型の
ベース領域（１００５）と、さらにベース領域（１００
５）を貫通してゲート絶縁膜（１０１７）およびゲート
用ポリシリコン（１００７）が形成され、これらに隣接
して第２の絶縁膜（３）およびＮ+型ドレインコンタク
ト領域（４）が形成されており、さらに表面から所定の
深さまで第２の絶縁膜（３）に囲まれて、例えば不純物
をドープしたポリＳｉによる第２の埋め込み電極（５）
が、上記ドレインコンタクト領域（４）を挟んで隣接し
て形成されている。この第２の埋め込み電極（５）は下
側に向かって複数の突起を形成し、上方への複数の突起
を持った第１の埋め込み電極（６）とは突起部が互い違
いになって、横方向、深さ方向の狭いドレイン領域（絶
縁膜に挟まれた狭い領域）を形成している。さらにベー
ス領域（１００５）内部で表面にはＮ+型のソース領域
（１００６）およびＰ+型のベースコンタクト領域（１
０１６）が形成されている。

【００３７】さらに、図示していないが、第２の絶縁膜
（３）に接して紙面の手前または奥行き方向の所定の場
所にＰ型の少数キャリア引き出し領域が形成されてい
る。なお、図６にあるようなゲート電極、ソース電極、
ドレイン電極は図示を省略している。

【００３８】上記の構造で特徴的なことは、第２の絶縁
膜（３）に囲まれた埋め込み電極（５）同志で深さ方向
に、そして互い違いに隣接するように配置された上下の
突起部からなる第２の絶縁膜（３）と埋め込み絶縁膜
（７）とによって横方向と深さ方向に、ドレインコンタ
クト領域（４）からベース領域下の耐圧層（１００３）
ヘの電流経路が狭められた狭いドレイン領域が形成され
ていることである。前記第２の実施の形態との違いは、
ドレインコンタクト領域（４）を挟んで隣接して形成さ
れた絶縁膜同志においても深さ方向に狭いドレイン領域
が形成されている点である。

【００３９】以上の結果、図３の構成は、いわゆるＵＭ
ＯＳ構造のＭＯＳトランジスタのドレイン領域におい
て、その電流流路を埋め込み絶縁膜と第２の絶縁膜を介
して下側の埋め込み電極で横方向、深さ方向に、および
第２の絶縁膜を介して隣接した埋め込み電極同士で深さ
方向に、連続した狭いドレイン領域を形成した構造とな
っている。

【００４０】次に、第３の実施の形態の動作を説明す
る。図３の構造において、半導体基板（１）および第１
の埋め込み電極（６）を接地し、ドレインコンタクト領
域（４）に高電圧、たとえば３００Ｖを印加する。そし
て、ＭＯＳトランジスタのソース領域（１００６）およ
びベースコンタクト領域（１０１６）も接地する。この
とき、ゲート用ポリシリコン（１００７）を接地すれば
ＭＯＳトランジスタはＯＦＦとなり、ゲート用ポリシリ
コン（１００７）を正電圧で、所定のしきい値以上の電
圧（例えば５Ｖ）にすればＭＯＳトランジスタはＯＮし
てドレインコンタクト領域（４）とソース領域（１００
６）の間に電流が流れ、ドレインコンタクト領域（４）
の電位も下がる。

【００４１】次に、ゲート用ポリシリコン（１００７）
の電位が接地またはしきい値以下の場合、すなわちＭＯ
ＳトランジスタがＯＦＦの場合を考える。このときドレ
インコンタクト領域（４）に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域（１００５）の周辺にはドレイン高
電界が印加されず、デバイスＯＦＦにもかかわらずベー
ス領域（１００５）の周囲電位はほとんど上昇しない。
なお、このとき、第２の絶縁膜（３）近傍で発生する少
数キャリアは、前記の少数キャリア引き出し領域（図示
していない）から引き出されるため素子特性に悪影響を
与えることはない。

【００４２】その結果、高耐圧、例えば３００Ｖの半導
体装置にも関わらず、ベース領域下の耐圧層（１００
３）を低耐圧、例えば２０Ｖ系として設計することが可
能となり、不純物濃度を５×１０¹⁶ｃｍ~³（すなわち比
抵抗０.１５Ω・ｃｍ）と低抵抗にし、ベース領域（１
００５）下の耐圧層（１００３）の厚みを０.６μｍ
と、極めて薄くすることができる。さらにベース領域か
ら第２の絶縁膜（３）までの距離もベース領域（１００
５）下の耐圧層（１００３）の厚みと同程度でいいの
で、せいぜい１μｍの間隔を空ければよい。例えば１μ
ｍルールで設計するとベース領域の幅は９μｍで、ベー
ス領域端から第２の絶縁膜（３）端までが１μｍ程度で
ある。

【００４３】また、狭いドレイン領域を複数の深さ方向
と、複数の横方向に分担して形成したため、横方向の狭
いドレイン領域長が短くなる。この結果、横方向寸法が
低減し、チップ面積が低減する。さらにそれによる歩留
まり向上も、あわせて、チップコストが大幅に低減され
る。

【００４４】特に、必要な狭いドレイン領域の実効長が
耐圧層（１００３）の深さと比べて数倍長い場合には、
本発明によって横方向の狭いドレイン長を効果的に短く
できる。

【００４５】また、本実施の形態ではＭＯＳトランジス
タのゲート機構をトレンチ・ゲート（ＵＭＯＳ）とした
場合を例示したが、ＬＤＭＯＳの場合でも同様の効果が
あることは明白である。

【００４６】また、ドレインコンタクト領域（４）の極
性をＮ+型から、Ｐ+型にしてＩＧＢＴにすると、デバイ
スＯＮ時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まったこと
による抵抗の増大が解決されるのは明白である。また伝
導度変調をかける部分は狭いドレイン領域のみで構わな
い。そのため注入されるホールの量は、一般的なＩＧＢ
Ｔと比較して少量ですむため、デバイスがＯＦＦしたと
きのスイッチング遅れ時間が低減されるという効果もあ
る。このように、ＩＧＢＴ化したときには本発明の効果
が大きくなる。

【００４７】（第４の実施の形態）図４は、本発明の第
４の実施の形態を示す図であり、（ａ）は平面図、
（ｂ）は断面図である。この構成は例えば請求項５また
は請求項８に相当する。図４に示すように、第４の実施
の形態では、半導体基板（１）上面に埋め込み絶縁膜
（２）が形成されている。その上の一部にＮ型の耐圧層
（１００３）が形成されている。ここで、半導体基板
（１）は導電性の基板であれば半導体基板に限るもので
はない。また、耐圧層（１００３）内部で表面にＰ型の
ベース領域（１００５）と、さらにベース領域（１００
５）を貫通してゲート絶縁膜（１０１７）およびゲート
用ポリシリコン（１００７）が形成され、これらに隣接
して第２の絶縁膜（３）およびＮ+型ドレインコンタク
ト領域（４）が形成されており、さらに表面から所定の
深さまで第２の絶縁膜（３）に囲まれて、例えば不純物
をドープしたポリＳｉによる第２の埋め込み電極（５）
が、上記ドレインコンタクト領域（４）を挟んで形成さ
れている。図４の場合、第２の絶縁膜（３）は埋め込み
絶縁膜（２）まで到達している。

【００４８】さらに、ベース領域（１００５）内部で表
面にはＮ+型のソース領域（１００６）およびＰ+型のベ
ースコンタクト領域（１０１６）が形成されている。さ
らに、図示していないが、第２の絶縁膜（３）に接して
紙面の手前または奥行き方向の所定の場所にＰ型の少数
キャリア引き出し領域が形成されている。なお、図６に
あるようなゲート電極、ソース電極、ドレイン電極は図
示を省略している。

【００４９】上記ベース領域（１００５）およびドレイ
ンコンタクト領域（４）は、図４（ａ）の平面図に示す
ように、平面的に対向して直線状に形成されている。同
様に、ゲート絶縁膜（１０１７）とゲート用ポリシリコ
ン（１００７）、さらにベース領域（１００５）内部で
表面にはＮ+型のソース領域（１００６）およびＰ+型の
ベースコンタクト領域（１０１６）が平面的にストライ
プ状に配置されている。また、第２の絶縁膜（３）が、
ドレインコンタクト領域（４）に沿って直線状に複数形
成され、第２の絶縁膜（３）で覆われた埋め込み電極
（５）が複数形成されている。第２の絶縁膜（３）は基
板の表面側から形成され、埋め込み絶縁膜（２）に到達
している。複数並んだ隣合う第２の絶縁膜（３）同志は
平面的に接触しないように、一つ置きに櫛歯状に連続し
て形成している。

【００５０】上記の構造で特徴的なことは、互い違いに
隣接するように配置された第２の絶縁膜（３）同志によ
って耐圧層相当の深さを持って、ドレインコンタクト領
域（４）から耐圧層（１００３）ヘの電流経路が狭めら
れた狭いドレイン領域が平面的にジグザグと横方向に長
く形成されていることである。

【００５１】以上の結果、図４の構成はいわゆるＵＭＯ
Ｓ構造のＭＯＳトランジスタのドレイン領域において、
その電流経路として、第２の絶縁膜（３）で囲まれた複
数の埋め込み電極（５）によって制限された、狭いドレ
イン領域を長く形成した構造となっている。

【００５２】次に、第４の実施の形態の動作を説明す
る。図４の構造において、半導体基板（１）を接地し、
ドレインコンタクト領域（４）に高電圧、たとえば３０
０Ｖを印加する。そして、ＭＯＳトランジスタのソース
領域（１００６）およびベースコンタクト領域（１０１
６）も接地する。このとき、ゲート用ポリシリコン（１
００７）を接地すればＭＯＳトランジスタはＯＦＦとな
り、ゲート用ポリシリコン（１００７）を正電圧で、所
定のしきい値以上の電圧（例えば５Ｖ）にすればＭＯＳ
トランジスタはＯＮして、ドレインコンタクト領域
（４）とソース領域（１００６）の間に電流が流れ、ド
レインコンタクト領域（４）の電位も下がる。

【００５３】次に、ゲート用ポリシリコン（１００７）
の電位が接地またはしきい値以下の場合、すなわちＭＯ
ＳトランジスタがＯＦＦの場合を考える。このときドレ
インコンタクト領域（４）に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域（１００５）の周辺にはドレイン高
電界が印加されず、デバイスＯＦＦにもかかわらずベー
ス領域（１００５）の周囲電位はほとんど上昇しない。
なお、このとき、第２の絶縁膜近傍で発生する少数キャ
リアは前記少数キャリア引き出し領域（図示していな
い）から引き出されるため素子特性に悪影響を与えるこ
とはない。

【００５４】その結果、高耐圧、例えば３００Ｖの半導
体装置にも関わらず、ベース領域下の耐圧層（１００
３）を低耐圧、例えば２０Ｖ系として設計することが可
能となり、不純物濃度を５×１０¹⁶ｃｍ~³（すなわち比
抵抗０.１５Ω・ｃｍ）と低抵抗にし、ベース領域（１
００５）下の耐圧層（１００３）の厚みを０.６μｍ
と、極めて薄くすることができる。さらにベース領域
（１００５）から第２の絶縁膜（３）までの距離もベー
ス領域（１００５）下の耐圧層（１００３）の厚みと同
程度でいいので、せいぜい１μｍの間隔を空ければよ
い。例えば１μｍルールで設計するとベース領域の幅は
９μｍで、ベース領域端から第２の絶縁膜（３）端まで
が１μｍ程度である。

【００５５】また、狭いドレイン領域を複数のストライ
プに分担して形成したため、横方向の狭いドレイン領域
長が短くなる。この結果、横方向寸法が低減し、チップ
面積が低減する。さらにそれによる歩留まり向上も、あ
わせて、チップコストが大幅に低減される。特に、必要
な狭いドレイン領域の実効長が耐圧層（１００３）の深
さと比べて数倍長い場合には、本発明により横方向寸法
を効果的に短くできる。

【００５６】本実施の形態においては、第２の絶縁膜
（３）を基板の表面側からつくるので、第３の実施の形
態に比較すると製造工程が簡略化できるという利点もあ
る。

【００５７】また、本実施の形態ではＭＯＳトランジス
タのゲート機構をトレンチ・ゲート（ＵＭＯＳ）とした
場合を例示したが、ＬＤＭＯＳの場合でも同様の効果が
あることは明白である。

【００５８】また、ドレインコンタクト領域（４）の極
性をＮ+型から、Ｐ+型にしてＩＧＢＴにすると、デバイ
スＯＮ時に、いわゆる伝導度変調の効果により狭いドレ
イン領域を低抵抗化できるため、本実施の形態で、狭い
ドレイン領域を形成した場合に電流通路が狭まり、抵抗
が増大するという問題点が解決されるのは明白である。
また、伝導度変調をかける部分は狭いドレイン領域のみ
で構わない。そのため注入されるホールの量は、一般的
なＩＧＢＴと比較して少量ですむため、デバイスがＯＦ
Ｆしたときのスイッチング遅れ時間が低減されるという
効果もある。このように、ＩＧＢＴ化したときには本発
明の効果が大きくなる。

【００５９】（第５の実施の形態）図５は、本発明の第
５の実施の形態を示す断面図であり、例えば請求項７に
相当する構成である。図５に示すように、第５の実施の
形態では、Ｐ型の半導体基板（１０）上面の一部にＮ型
の耐圧層（１００３）が形成されている。耐圧層（１０
０３）内部で表面にＰ型のベース領域（１００５）と、
さらにベース領域（１００５）を貫通してゲート絶縁膜
（１０１７）およびゲート用ポリシリコン（１００７）
が形成され、これらに隣接して第２の絶縁膜（３）およ
びＮ+型のドレインコンタクト（４）が形成されてお
り、さらに、表面から所定の深さまで第２の絶縁膜
（３）に囲まれて例えば不純物をドープしたポリＳｉに
よる埋め込み電極（５）が、上記ドレインコンタクト領
域（４）を挟んで形成されている。さらにベース領域
（１００５）内部で表面にはＮ+型のソース領域（１０
０６）およびＰ+型のベースコンタクト領域（１０１
６）が形成されている。

【００６０】さらに、図示していないが、第２の絶縁膜
（３）に接して紙面の手前または奥行き方向の所定の場
所にＰ型の少数キャリア引き出し領域が形成されてい
る。

【００６１】上記構造で特徴的なことは、第２の絶縁膜
（３）で囲まれた、隣接した２つの、接地された埋め込
み電極（５）によって縦方向に、さらに第２の絶縁膜
（３）で囲まれた、接地された埋め込み電極（５）と接
地された半導体基板（１）とによって横方向に、ドレイ
ンコンタクト領域（４）から耐圧層（１００３）に向か
う狭いドレイン領域が形成されていることである。

【００６２】以上の結果、図５の構成はいわゆるＵＭＯ
Ｓ構造のＭＯＳトランジスタのドレイン領域において、
第２の絶縁膜（３）で囲まれた、隣接した２つの、接地
された埋め込み電極（５）と、第２の絶縁膜（３）で囲
まれた、接地された埋め込み電極（５）と接地された半
導体基板（１）とによって、ドレインコンタクト領域
（４）から耐圧層（１００３）に向かう狭い領域が縦方
向、横方向に形成されている構造となっている。

【００６３】また、本実施の形態と図１との差異は、図
５においてはＳＯＩ基板を使わずに、通常のＰ型バルク
ウエハを基板として用いていることである。なお、図６
にあるようなゲート電極、ソース電極、ドレイン電極は
図示を省略している。

【００６４】次に、第５の実施の形態の動作を説明す
る。図５の構造において、半導体基板（１）を接地し、
ドレインコンタクト領域（４）に高電圧、たとえば３０
０Ｖを印加する。そして、ＭＯＳトランジスタのソース
領域（１００６）およびベースコンタクト領域（１０１
６）も接地する。このとき、ゲート用ポリシリコン（１
００７）を接地すればＭＯＳトランジスタはＯＦＦとな
り、ゲート用ポリシリコン（１００７）を正電圧で、所
定のしきい値以上の電圧（例えば５Ｖ）にすればＭＯＳ
トランジスタはＯＮして、ドレインコンタクト領域
（４）とソース領域（１００６）の間に電流が流れ、ド
レインコンタクト領域（４）の電位も下がる。

【００６５】次に、ゲート用ポリシリコン（１００７）
の電位が接地またはしきい値以下の場合、すなわちＭＯ
ＳトランジスタがＯＦＦの場合を考える。このときドレ
インコンタクト領域（４）に印加されたドレイン電圧に
よりドレイン電界が生じる。このドレイン電界による電
気力線は全て狭いドレイン領域を挾む酸化膜に終端す
る。このとき狭いドレイン領域は全て空乏化している。
このためベース領域（１００５）の周辺にはドレイン高
電界が印加されず、デバイスＯＦＦにもかかわらずベー
ス領域（１００５）の周囲電位はほとんど上昇しない。
なお、このとき、絶縁膜近傍で発生する少数キャリアは
前記少数キャリア引き出し領域（図示していない）から
引き出されるため素子特性に悪影響を与えることはな
い。

【００６６】その結果、高耐圧、例えば３００Ｖの半導
体装置にも関わらず、ベース領域下の耐圧層（１００
３）を低耐圧、例えば２０Ｖ系として設計することが可
能となり、不純物濃度を５×１０¹⁶ｃｍ~³（すなわち比
抵抗０.１５Ω・ｃｍ）と低抵抗にし、かつベース領域
（１００５）下の耐圧層（１００３）の厚みを０.６μ
ｍと、極めて薄くすることができる。さらにベース領域
（１００５）から第２の絶縁膜（３）までの距離もベー
ス領域（１００５）下の耐圧層（１００３）の厚みと同
程度でいいので、せいぜい１μｍの間隔を空ければよ
い。例えば１μｍルールで設計するとベース領域の幅は
９μｍで、ベース領域端から第２の絶縁膜（３）端まで
が１μｍ程度である。

【００６７】また、絶縁膜で挟まれた狭い領域を深さ方
向と、横方向に分担して形成したため、横方向寸法を短
くできる。すなわち、第２の絶縁膜（３）端からドレイ
ンコンタクト領域（４）までの距離は１０μｍ程度であ
っても、電流経路は横方向から２つの絶縁膜（３）に挟
まれた縦方向を経由するので、横方向分に縦方向分（耐
圧層１００３の厚み分）を足して考えることが出来る。
この結果、例えば３００Ｖの半導体装置でも横方向寸法
は２０μｍ程度で済む。そのため、チップ面積が低減
し、さらにそれによる歩留まり向上も、あわせて、チッ
プコストが大幅に低減される。

【００６８】特に、絶縁膜に挟まれた狭いドレイン領域
の必要な実効長が耐圧層（１００３）の深さと同程度も
しくは少し長い程度の場合には、横方向の狭ドレイン長
を効果的に短くできる。具体的には、狭いドレイン領域
の実効長が耐圧層（１００３）の深さと同程度であると
きは、深さ方向の狭いドレイン領域のみが空乏化し、電
界を第２の絶縁膜（３）を介して、隣接した２つの、接
地された埋め込み電極（５）だけで終端させることも可
能であり、その場合には、横方向の狭いドレイン領域長
Ｌは、 Ｌ＝第２の絶縁膜（３）の厚み×２＋埋め込み電極
（５）の最小厚み でよく、せいぜい数μｍ以下に収まる。

【００６９】本実施の形態においては、以上説明してき
たようにＳＯＩ基板を使わずに、通常のＰ型バルクウエ
ハで狭いドレイン領域を形成できるため、製造コストが
さらに安価になるという効果もある。

【００７０】また、本実施の形態ではＭＯＳトランジス
タのゲート機構をトレンチ・ゲート（ＵＭＯＳ）とした
場合を例示したが、ＬＤＭＯＳの場合でも同様の効果が
あることは明白である。

【００７１】また、ドレインコンタクト領域（４）の極
性をＮ+型から、Ｐ+型にしてＩＧＢＴにすることによ
り、デバイスＯＮ時に、いわゆる伝導度変調の効果によ
り狭いドレイン領域を低抵抗化できるため、本実施の形
態で、狭いドレイン領域を形成した場合に電流通路が狭
まったことによる抵抗の増大が解決されるのは明白であ
る。また、伝導度変調をかける部分は狭いドレイン領域
のみで構わない。そのため注入されるホールの量は、一
般的なＩＧＢＴと比較して少量ですむため、デバイスが
ＯＦＦしたときのスイッチング遅れ時間が低減されると
いう効果もある。このように、ＩＧＢＴ化したときには
本発明の効果が大きくなる。

【図面の簡単な説明】

【図１】本発明における半導体装置の第１の実施の形態
を示す断面図。

【図２】本発明における半導体装置の第２の実施の形態
を示す断面図。

【図３】本発明における半導体装置の第３の実施の形態
を示す断面図。

【図４】本発明における半導体装置の第４の実施の形態
を示す図であり、（ａ）は平面図、（ｂ）は断面図。

【図５】本発明における半導体装置の第５の実施の形態
を示す断面図。

【図６】従来例の半導体装置の断面図。

【符号の説明】

１…半導体基板 ２…埋め込み絶縁
膜 ３…第２の絶縁膜 ４…ドレインコン
タクト ５…埋め込み電極 ６…第１の埋め込
み電極 ７…埋め込み絶縁膜 １０…Ｐ型半導体基
板 １００１…基板 １００２…埋め込
み層 １００３…耐圧層 １００４…引き出
し領域 １００５…ベース領域 １００６…ソース
領域 １００７…ゲート用ポリシリコン １００８…ゲート
電極 １００９…ソース電極 １０１０…トレン
チ型引き出し領域 １０１１…ドレイン電極 １０１２…Ｐ-基
板 １０１３…Ｎ-基板 １０１４…Ｐベー
ス領域 １０１５…Ｎ+領域

Claims (8)

【特許請求の範囲】
1. 【請求項１】導電性基板と該導電性基板上に形成された
   埋め込み絶縁膜と該埋め込み絶縁膜上に形成された第１
   導電型の半導体領域を持つ基板の一部に、所定の間隔を
   隔てて第２導電型の半導体領域と第１導電型の高濃度半
   導体領域とが形成され、前記第１導電型の半導体領域に
   おける前記第２導電型の半導体領域と前記第１導電型の
   高濃度半導体領域との間の所定部分に絶縁膜に囲まれた
   導電領域が形成され、前記第１導電型の高濃度半導体領
   域の反対側にも同様の絶縁膜に囲まれた導電領域が形成
   されて、前記第１導電型の高濃度半導体領域が二つの前
   記絶縁膜に囲まれた導電領域に挾まれた形状を有し、前
   記第１導電型の高濃度半導体領域の下において、前記第
   ２導電型の半導体領域と前記第１導電型の高濃度半導体
   領域との間の経路となる前記第１導電型の半導体領域の
   幅が制限されていることを特徴とする半導体装置。
2. 【請求項２】前記絶縁膜が前記基板の表面側から前記第
   １導電型の半導体領域の所定の深さまで形成されてお
   り、前記絶縁膜で囲まれた導電領域によって前記第１導
   電型の半導体領域の厚みが制限されている領域が前記第
   １導電型半導体領域の底面側に形成されていることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記絶縁膜に囲まれた導電領域が複数形成
   され、横方向に前記第１導電型の半導体領域の幅を制限
   するように存在することを特徴とする請求項１に記載の
   半導体装置。
4. 【請求項４】導電性基板と該導電性基板上に形成された
   埋め込み絶縁膜と該埋め込み絶縁膜上に形成された第１
   導電型の半導体領域を持つ基板の一部に、所定の間隔を
   隔てて第２導電型の半導体領域と第１導電型の高濃度半
   導体領域とが形成され、前記第１導電型の半導体領域に
   おける前記第２導電型の半導体領域と前記第１導電型の
   高濃度半導体領域との間に絶縁膜に囲まれた導電領域が
   複数形成され、前記複数の絶縁膜に囲まれた導電領域に
   より第２導電型の半導体領域と前記第１導電型の高濃度
   半導体領域との間の経路となる前記第１導電型の半導体
   領域の幅が制限されていることを特徴とする半導体装
   置。
5. 【請求項５】前記第２導電型の半導体領域と前記第１導
   電型の高濃度半導体領域とが平面的に対向して直線状に
   形成され、前記絶縁膜に囲まれた導電領域が、前記第１
   導電型の高濃度半導体領域に沿って直線状に複数形成さ
   れ、隣あう絶縁膜同志が平面的に接触しないように、一
   つ置きに櫛歯状に連続して形成されている、ことを特徴
   とする請求項３または請求項４に記載の半導体装置。
6. 【請求項６】前記絶縁膜が前記基板の表面側から前記第
   １導電型の半導体領域の所定の深さまで形成され、前記
   絶縁膜で囲まれた導電領域によって前記第１導電型の半
   導体領域の厚みが制限されている領域が前記第１導電型
   の半導体領域の底面側に形成されている第１の部分と、
   前記絶縁膜が前記埋め込み絶縁膜と連続して形成され、
   前記導電性基板と前記導電領域とが電気的に連続して形
   成され、前記第１導電型の半導体領域の厚みが制限され
   ている領域が前記基板の表面側に形成されている第２の
   部分とを有し、前記第１の部分と前記第２の部分とが、
   前記第１導電型の高濃度半導体領域から前記第２導電型
   の半導体領域に向かって、間に前記第１導電型の半導体
   領域を挾んで交互に連続して配置されることを特徴とす
   る請求項３または請求項４に記載の半導体装置。
7. 【請求項７】前記導電性基板が第２導電型の半導体領域
   であり、前記埋め込み絶縁膜および該埋め込み絶縁膜で
   覆われた導電領域が存在しないことを特徴とする請求項
   １または請求項５に記載の半導体装量。
8. 【請求項８】前記第１導電型の高濃度半導体領域が、第
   ２導電型であることを特徴とする請求項１乃至請求項７
   の何れかに記載の半導体装置。