JPH1032105A - 薄膜バリスタ - Google Patents
薄膜バリスタInfo
- Publication number
- JPH1032105A JPH1032105A JP8184377A JP18437796A JPH1032105A JP H1032105 A JPH1032105 A JP H1032105A JP 8184377 A JP8184377 A JP 8184377A JP 18437796 A JP18437796 A JP 18437796A JP H1032105 A JPH1032105 A JP H1032105A
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- JP
- Japan
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- film
- low
- varistor
- substrate
- silicon
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- Thermistors And Varistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 薄膜バリスタが形成された基板と同一の基板
上に他の半導体デバイスを形成することが可能な構造を
有する薄膜バリスタを提供する。 【解決手段】 ベース薄膜基板１１上に、高濃度の不純
物がドーピングされた低抵抗シリコン膜１２が形成され
ている。低抵抗シリコン膜１２上には、窒化シリコン膜
１３が形成され、さらに、窒化シリコン膜１３上には上
側電極１４が形成されている。そして、低抵抗シリコン
膜１２上には下側電極１５が形成されている。
上に他の半導体デバイスを形成することが可能な構造を
有する薄膜バリスタを提供する。 【解決手段】 ベース薄膜基板１１上に、高濃度の不純
物がドーピングされた低抵抗シリコン膜１２が形成され
ている。低抵抗シリコン膜１２上には、窒化シリコン膜
１３が形成され、さらに、窒化シリコン膜１３上には上
側電極１４が形成されている。そして、低抵抗シリコン
膜１２上には下側電極１５が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、各種電子機器、個
別電子回路基板、コンピュータ機器、計測機器等に用い
られる、外乱ノイズ、サージ等の吸収用として用いられ
る、薄膜バリスタに関するものである。
別電子回路基板、コンピュータ機器、計測機器等に用い
られる、外乱ノイズ、サージ等の吸収用として用いられ
る、薄膜バリスタに関するものである。
【０００２】
【従来の技術】従来の薄膜バリスタの構成を、図３に示
す。
す。
【０００３】シリコン基板３１の上に、減圧ＣＶＤによ
って、Ｓｉ3 Ｎ4 膜３２が形成され、その上に上側電極
３３としてアルミ等の金属膜が形成されている。
って、Ｓｉ3 Ｎ4 膜３２が形成され、その上に上側電極
３３としてアルミ等の金属膜が形成されている。
【０００４】ここで、前記シリコン基板３１は、その不
純物濃度を高くして、導電性を持たせており、薄膜バリ
スタの下側電極も兼用している。
純物濃度を高くして、導電性を持たせており、薄膜バリ
スタの下側電極も兼用している。
【０００５】図４は一般のバリスタの基本特性である、
印加電圧−電流特性を示す。図示のように、バリスタ特
性は、所定の印加電圧において、急激に電流が流れる特
性を示す。
印加電圧−電流特性を示す。図示のように、バリスタ特
性は、所定の印加電圧において、急激に電流が流れる特
性を示す。
【０００６】
【発明が解決しようとする課題】上記従来の薄膜バリス
タではベースとなる基板は、高濃度不純物ドーピングし
たシリコン墓板を用いるため、この基板を他のデバイス
と兼用することを考えた場合、高不純物濃度のため、汎
用性が著しく制限されてしまう。
タではベースとなる基板は、高濃度不純物ドーピングし
たシリコン墓板を用いるため、この基板を他のデバイス
と兼用することを考えた場合、高不純物濃度のため、汎
用性が著しく制限されてしまう。
【０００７】例えば、この薄膜バリスタが形成された基
板と同一の基板上に、簡単なＩＣ回路を付加しようとし
ても、基板自体が高濃度（低比抵抗）のため、通常のデ
バイスの付加は困難である。すなわち、このようなＩＣ
回路を形成する基板としては、低濃度基板でないと使用
不可能である。
板と同一の基板上に、簡単なＩＣ回路を付加しようとし
ても、基板自体が高濃度（低比抵抗）のため、通常のデ
バイスの付加は困難である。すなわち、このようなＩＣ
回路を形成する基板としては、低濃度基板でないと使用
不可能である。
【０００８】したがって本発明の目的は、薄膜バリスタ
が形成された基板と同一の基板上に他の半導体デバイス
を形成することが可能な構造を有する薄膜バリスタを提
供することにある。
が形成された基板と同一の基板上に他の半導体デバイス
を形成することが可能な構造を有する薄膜バリスタを提
供することにある。
【０００９】
【課題を解決するための手段】本発明の薄膜バリスタ
は、ベース基板と、このベース基板上に形成された、高
濃度の不純物がドーピングされた低抵抗シリコン膜と、
この低抵抗シリコン膜上に形成された窒化シリコン膜
と、この窒化シリコン膜上に形成された上側電極と、前
記低抵抗シリコン膜上に形成された下側電極とを備えた
ことを特徴としている。
は、ベース基板と、このベース基板上に形成された、高
濃度の不純物がドーピングされた低抵抗シリコン膜と、
この低抵抗シリコン膜上に形成された窒化シリコン膜
と、この窒化シリコン膜上に形成された上側電極と、前
記低抵抗シリコン膜上に形成された下側電極とを備えた
ことを特徴としている。
【００１０】また、本発明の薄膜バリスタにおいては、
前記ベース基板は低い不純物濃度のシリコン基板で構成
され、このシリコンベース基板上の一部に、前記低抵抗
シリコン膜、窒化シリコン膜、上側電極および下側電極
が形成され、前記ベース基板上の他の部分には他の半導
体デバイスが形成されることを特徴としている。
前記ベース基板は低い不純物濃度のシリコン基板で構成
され、このシリコンベース基板上の一部に、前記低抵抗
シリコン膜、窒化シリコン膜、上側電極および下側電極
が形成され、前記ベース基板上の他の部分には他の半導
体デバイスが形成されることを特徴としている。
【００１１】さらに、本発明の薄膜バリスタは、前記ベ
ース基板は、石英ガラス、あるいはリチュウム・ナイオ
ベート等の絶縁基板で構成されることを特徴としてい
る。
ース基板は、石英ガラス、あるいはリチュウム・ナイオ
ベート等の絶縁基板で構成されることを特徴としてい
る。
【００１２】このような、構造によって、ベース基板
は、バリスタ以外の他のデバイス形成に対して、充分に
利用可能となる。
は、バリスタ以外の他のデバイス形成に対して、充分に
利用可能となる。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による薄膜バリスタを説明する。
実施の形態による薄膜バリスタを説明する。
【００１４】［実施の形態１］図１は、本発明の実施の
形態１による薄膜バリスタの構造を示す側面図である。
図１に示すように、ベース薄膜基板１１は、低不純物濃
度（高比抵抗タイプ）のシリコン基板である。このベー
ス薄膜基板１１の上には、単結晶シリコン膜、あるいは
ポリシリコン膜に高濃度の不純物ドーピング処理が施さ
れたこれによって導電性をもたされた低抵抗シリコン膜
１２が形成される。この低抵抗シリコン膜１２はエピタ
キシャル装置により成長形成された、単結晶シリコンあ
るいは減圧ＣＶＤ装置、スパッタ装置等によって成長形
成された多結晶シリコン膜のいずれかである。そしてこ
のシリコン膜に高濃度の不純物がドーピングされ、低比
抵抗で導電性を有する低抵抗シリコン膜１２が形成され
る。
形態１による薄膜バリスタの構造を示す側面図である。
図１に示すように、ベース薄膜基板１１は、低不純物濃
度（高比抵抗タイプ）のシリコン基板である。このベー
ス薄膜基板１１の上には、単結晶シリコン膜、あるいは
ポリシリコン膜に高濃度の不純物ドーピング処理が施さ
れたこれによって導電性をもたされた低抵抗シリコン膜
１２が形成される。この低抵抗シリコン膜１２はエピタ
キシャル装置により成長形成された、単結晶シリコンあ
るいは減圧ＣＶＤ装置、スパッタ装置等によって成長形
成された多結晶シリコン膜のいずれかである。そしてこ
のシリコン膜に高濃度の不純物がドーピングされ、低比
抵抗で導電性を有する低抵抗シリコン膜１２が形成され
る。
【００１５】低抵抗シリコン膜１２上には一部を除いて
窒化シリコン（Ｓｉ3 Ｎ4 ）膜１３が減庄ＣＶＤ法によ
って、積層される。この窒化シリコン膜１３の膜厚は１
００〜１０００オングストローム間の膜厚に設定され
る。この窒化シリコン膜３は、バリスタ特性を示す材料
である。
窒化シリコン（Ｓｉ3 Ｎ4 ）膜１３が減庄ＣＶＤ法によ
って、積層される。この窒化シリコン膜１３の膜厚は１
００〜１０００オングストローム間の膜厚に設定され
る。この窒化シリコン膜３は、バリスタ特性を示す材料
である。
【００１６】窒化シリコン膜１３の上には、アルミ等の
金属膜からなる上側電極１４が蒸着等の手段によって形
成される。また、低抵抗シリコン膜１２上のバリスタが
形成されていない露出部分には、上側電極１４と同様な
金属膜からなる下側電極１５が形成される。これらの上
側電極１４および下側電極１５には、電極リード線１
６、１７が接続される。
金属膜からなる上側電極１４が蒸着等の手段によって形
成される。また、低抵抗シリコン膜１２上のバリスタが
形成されていない露出部分には、上側電極１４と同様な
金属膜からなる下側電極１５が形成される。これらの上
側電極１４および下側電極１５には、電極リード線１
６、１７が接続される。
【００１７】［実施の形態２］図２は、本発明の実施の
形態２による薄膜バリスタの構造を示す図であり、
（ａ）は上面図、（ｂ）は側面図である。図２（ａ）か
ら明らかなように、１枚のウェハ２１により構成される
シリコン基板上に、複数個の薄膜バリスタチップ２２が
所定間隔に、パターニングされ形成されている。これら
の薄膜バリスタチップ２２は図１に示した実施の形態１
と同一構造を有するように、半導体プロセスを用いて、
ベース薄膜基板１１上に形成される。
形態２による薄膜バリスタの構造を示す図であり、
（ａ）は上面図、（ｂ）は側面図である。図２（ａ）か
ら明らかなように、１枚のウェハ２１により構成される
シリコン基板上に、複数個の薄膜バリスタチップ２２が
所定間隔に、パターニングされ形成されている。これら
の薄膜バリスタチップ２２は図１に示した実施の形態１
と同一構造を有するように、半導体プロセスを用いて、
ベース薄膜基板１１上に形成される。
【００１８】ここで、バリスタチップ２２の占める領域
以外の破線で囲まれた部分である、空スペース２３にお
いては、図１に示した低濃度ベース薄膜基板１１を構成
するウェハ２１が表面に露出している。したがって、こ
の空スペース２３に、抵抗やコンデンサのような受動部
品、ＩＣ、その他の半導体デバイスが半導体プロセスに
より形成可能となる。
以外の破線で囲まれた部分である、空スペース２３にお
いては、図１に示した低濃度ベース薄膜基板１１を構成
するウェハ２１が表面に露出している。したがって、こ
の空スペース２３に、抵抗やコンデンサのような受動部
品、ＩＣ、その他の半導体デバイスが半導体プロセスに
より形成可能となる。
【００１９】尚、以上説明した実施の形態においては、
ベース薄膜基板としてシリコン基板の場合を説明した
が、本発明はこれに限定されるものではなく、石英ガラ
ス基板、あるいはリチウム・ナイオベート基板等の絶縁
基板を用いても、同様の効果が得られる。
ベース薄膜基板としてシリコン基板の場合を説明した
が、本発明はこれに限定されるものではなく、石英ガラ
ス基板、あるいはリチウム・ナイオベート基板等の絶縁
基板を用いても、同様の効果が得られる。
【００２０】
【発明の効果】本発明による薄膜バリスタでは、ベース
薄膜基板上に高濃度の不純物がドーピングされた低抵抗
シリコン膜を形成し、この上にバリスタを形成すること
により、バリスタが形成されていないベース薄膜基板上
に他の半導体デバイスを形成することができ、ベース薄
膜基板を有効に活用できる。
薄膜基板上に高濃度の不純物がドーピングされた低抵抗
シリコン膜を形成し、この上にバリスタを形成すること
により、バリスタが形成されていないベース薄膜基板上
に他の半導体デバイスを形成することができ、ベース薄
膜基板を有効に活用できる。
【図１】本発明の実施の形態１による薄膜バリスタの構
造を示す側面図である。
造を示す側面図である。
【図２】本発明の実施の形態２による薄膜バリスタの構
造を示す図であり、（ａ）は上面図、（ｂ）は側面図で
ある。
造を示す図であり、（ａ）は上面図、（ｂ）は側面図で
ある。
【図３】従来例による薄膜バリスタの構造を示す側面図
である。
である。
【図４】従来例による薄膜バリスタの電圧−電流特性を
示す図である。
示す図である。
１１ ベース薄膜基板 １２ 低抵抗シリコン膜 １３ 窒化シリコン膜 １４ 上側電極 １５ 下側電極 ２１ シリコンウェハ ２２ バリスタチップ ２３ 空スペース
Claims (3)
- 【請求項１】 ベース基板と、このベース基板上に形成
された、高濃度の不純物がドーピングされた低抵抗シリ
コン膜と、この低抵抗シリコン膜上に形成された窒化シ
リコン膜と、この窒化シリコン膜上に形成された上側電
極と、前記低抵抗シリコン膜上に形成された下側電極と
を備えたことを特徴とする薄膜バリスタ。 - 【請求項２】 前記ベース基板は低い不純物濃度のシリ
コン基板で構成され、このシリコンベース基板上の一部
に、前記低抵抗シリコン膜、窒化シリコン膜、上側電極
および下側電極が形成され、前記ベース基板上の他の部
分には他の半導体デバイスが形成されることを特徴とす
る請求項１記載の薄膜バリスタ。 - 【請求項３】 前記ベース基板は、石英ガラス、あるい
はリチュウム・ナイオベート等の絶縁基板で構成される
ことを特徴とする請求項１記載の薄膜バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184377A JPH1032105A (ja) | 1996-07-15 | 1996-07-15 | 薄膜バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184377A JPH1032105A (ja) | 1996-07-15 | 1996-07-15 | 薄膜バリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032105A true JPH1032105A (ja) | 1998-02-03 |
Family
ID=16152146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184377A Withdrawn JPH1032105A (ja) | 1996-07-15 | 1996-07-15 | 薄膜バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1746609A3 (en) * | 2005-05-23 | 2007-11-14 | Fujitsu Ltd. | Electronic circuit device and manufacturing method |
| JP2009246197A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 薄膜バリスタ及びその製造方法 |
-
1996
- 1996-07-15 JP JP8184377A patent/JPH1032105A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1746609A3 (en) * | 2005-05-23 | 2007-11-14 | Fujitsu Ltd. | Electronic circuit device and manufacturing method |
| US7570149B2 (en) | 2005-05-23 | 2009-08-04 | Fujitsu Limited | Electronic circuit device including electric element and varistor on substrate and its manufacture method |
| JP2009246197A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 薄膜バリスタ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |