JPH1031885A - アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 - Google Patents
アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法Info
- Publication number
- JPH1031885A JPH1031885A JP8184498A JP18449896A JPH1031885A JP H1031885 A JPH1031885 A JP H1031885A JP 8184498 A JP8184498 A JP 8184498A JP 18449896 A JP18449896 A JP 18449896A JP H1031885 A JPH1031885 A JP H1031885A
- Authority
- JP
- Japan
- Prior art keywords
- address
- time interval
- during
- integrated circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】アドレスピンの数を減少した集積回路へアドレ
ス信号を入力するための方法及び回路を提供すること。 【解決手段】アドレス信号A0 ,A1 ,A2 〜An-1 ,
An を集積回路へ入力するための方法が提供される。前
記集積回路は選択信号を出力するためのアドレス・デコ
ーダを含む。前記方法は、(1)第1の時間間隔の間に
A1 ,A3 〜Anの値をアドレス・デコーダへ入力する
とともに、第1の時間間隔の間に集積回路によるアクセ
ス動作を禁止するためにアクセス制御信号をディセーブ
ルする工程と、(2)第2の時間間隔の間にA0 ,A2
〜An-1 の値をアドレス・デコーダへ入力するととも
に、第2の時間間隔の間にA0 ,A1 ,A2 〜An-1 ,
An の値に対応するアクセス動作を許容するためにアク
セス制御信号をイネーブルする工程とを備える。
ス信号を入力するための方法及び回路を提供すること。 【解決手段】アドレス信号A0 ,A1 ,A2 〜An-1 ,
An を集積回路へ入力するための方法が提供される。前
記集積回路は選択信号を出力するためのアドレス・デコ
ーダを含む。前記方法は、(1)第1の時間間隔の間に
A1 ,A3 〜Anの値をアドレス・デコーダへ入力する
とともに、第1の時間間隔の間に集積回路によるアクセ
ス動作を禁止するためにアクセス制御信号をディセーブ
ルする工程と、(2)第2の時間間隔の間にA0 ,A2
〜An-1 の値をアドレス・デコーダへ入力するととも
に、第2の時間間隔の間にA0 ,A1 ,A2 〜An-1 ,
An の値に対応するアクセス動作を許容するためにアク
セス制御信号をイネーブルする工程とを備える。
Description
【0001】
【発明の属する技術分野】この発明は、減少したアドレ
スピンを使用してアドレス信号を集積回路へ入力するた
めの方法及び回路に関する。
スピンを使用してアドレス信号を集積回路へ入力するた
めの方法及び回路に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】集積回
路(IC)の現在のプロセスは、単一のシリコンチップ
上において非常に高い回路の集積度を可能とする。その
結果、そのチップ内の複雑な回路は外部機器と通信を行
うために、より多くの外部ピンを備えた配置を必要とす
る。一般に、集積回路のピンの数が増加するに従い、I
Cパッケージのコストは増大する。従って、集積回路の
製造を含むコストは、集積化される回路の数ではなく、
主として配置されるピンの数に基づく。設計者は必要と
さる数よりも多いピンを備えた第2選択のICパッケー
ジをときどき選択しなければならない。なぜなら、その
設計者の回路設計は、設計者のリスト内にある最適な選
択であるICパッケージのピンの数よりも1つ又は2つ
多くピンを必要とするためである。例えば、パーソナル
コンピュータの分野では、使用される頻度が最も高いパ
ッケージは、100本又は160本のピンの配置を備え
たカッド・フラット・パッケージ(QFP)である。回
路の集積を評価した後、その設計が101又は102本
の外部端子を必要とする場合、コスト的に有利な100
本のピンを備えたカッド・フラット・パッケージは使用
され得ない。そして、160本のピンを備えたICパッ
ケージが使用される場合、対応するプリント回路基板の
サイズの増加に伴う欠点以外にパッケージのコストは明
らかに増加する。別の観点では、集積度を減少させるこ
とは、市場における集積回路の競争力に影響を及ぼすで
あろう。
路(IC)の現在のプロセスは、単一のシリコンチップ
上において非常に高い回路の集積度を可能とする。その
結果、そのチップ内の複雑な回路は外部機器と通信を行
うために、より多くの外部ピンを備えた配置を必要とす
る。一般に、集積回路のピンの数が増加するに従い、I
Cパッケージのコストは増大する。従って、集積回路の
製造を含むコストは、集積化される回路の数ではなく、
主として配置されるピンの数に基づく。設計者は必要と
さる数よりも多いピンを備えた第2選択のICパッケー
ジをときどき選択しなければならない。なぜなら、その
設計者の回路設計は、設計者のリスト内にある最適な選
択であるICパッケージのピンの数よりも1つ又は2つ
多くピンを必要とするためである。例えば、パーソナル
コンピュータの分野では、使用される頻度が最も高いパ
ッケージは、100本又は160本のピンの配置を備え
たカッド・フラット・パッケージ(QFP)である。回
路の集積を評価した後、その設計が101又は102本
の外部端子を必要とする場合、コスト的に有利な100
本のピンを備えたカッド・フラット・パッケージは使用
され得ない。そして、160本のピンを備えたICパッ
ケージが使用される場合、対応するプリント回路基板の
サイズの増加に伴う欠点以外にパッケージのコストは明
らかに増加する。別の観点では、集積度を減少させるこ
とは、市場における集積回路の競争力に影響を及ぼすで
あろう。
【0003】上記の観点に基づく本発明は、制御信号を
入力するためのアドレスピンを減少させたICを備えた
外部マルチプレクサ回路を使用する。その発明は回路の
より高い集積度を維持しながら、ICのアドレスピンの
数を減少させることを可能としている。
入力するためのアドレスピンを減少させたICを備えた
外部マルチプレクサ回路を使用する。その発明は回路の
より高い集積度を維持しながら、ICのアドレスピンの
数を減少させることを可能としている。
【0004】図1において、集積回路のアドレスピンの
従来の配置が示されている。アドレス信号A0 〜An が
要求される場合、アドレス・ラインを接続するために集
積回路はn+1個のピンを必要とすることは明らかであ
る。その後、それらのアドレスピンはそれぞれ、集積回
路11内のアドレス・デコーダ13のDA0 〜DAnへ
接続される。そして、その信号はチップ選択信号を生成
するために、アドレス・デコーダ13により使用され
る。
従来の配置が示されている。アドレス信号A0 〜An が
要求される場合、アドレス・ラインを接続するために集
積回路はn+1個のピンを必要とすることは明らかであ
る。その後、それらのアドレスピンはそれぞれ、集積回
路11内のアドレス・デコーダ13のDA0 〜DAnへ
接続される。そして、その信号はチップ選択信号を生成
するために、アドレス・デコーダ13により使用され
る。
【0005】図2は、集積回路への読み出し又は書き込
みアクセスが実行される場合の、アドレス・バス信号及
び(読み出し/書き込み)信号のタイミングを示す。一
般に、アドレス・バス上の信号は、読み出し/書き込み
信号よりも早く活性化される。読み出し/書き込み信号
は、アドレス値をデコードするためにセットアップ時間
を内部アドレス・デコーダ13へ提供する。読み出し/
書き込み信号が活性化される場合、集積回路11内のデ
ータバスは、データの読み出し又はデータの書き込みを
許容する外部データバスへ接続するために開かれる。図
2から明らかなように、読み出し/書き込み信号が活性
状態である間、即ち間隔tAのみでアドレス信号A0 〜
An は有効である。
みアクセスが実行される場合の、アドレス・バス信号及
び(読み出し/書き込み)信号のタイミングを示す。一
般に、アドレス・バス上の信号は、読み出し/書き込み
信号よりも早く活性化される。読み出し/書き込み信号
は、アドレス値をデコードするためにセットアップ時間
を内部アドレス・デコーダ13へ提供する。読み出し/
書き込み信号が活性化される場合、集積回路11内のデ
ータバスは、データの読み出し又はデータの書き込みを
許容する外部データバスへ接続するために開かれる。図
2から明らかなように、読み出し/書き込み信号が活性
状態である間、即ち間隔tAのみでアドレス信号A0 〜
An は有効である。
【0006】
【課題を解決するための手段】減少したアドレスピンの
使用により制御信号を集積回路へ入力するための方法及
び回路が提供される。
使用により制御信号を集積回路へ入力するための方法及
び回路が提供される。
【0007】その方法は、(1)第1の時間間隔の間に
A1 ,A3 〜An の値をアドレス・デコーダへ入力する
とともに、第1の時間間隔の間にアクセス動作を禁止す
るためにアクセス制御信号がディセーブルされる工程
と、(2)第2の時間間隔の間にA0 ,A2 〜An-1 の
値をアドレス・デコーダへ入力するとともに、A0 ,A
1 ,A2 〜An-1 ,An のアドレス値に対応するアクセ
ス動作を許容するためにアクセス制御信号がイネーブル
される工程とを備える。
A1 ,A3 〜An の値をアドレス・デコーダへ入力する
とともに、第1の時間間隔の間にアクセス動作を禁止す
るためにアクセス制御信号がディセーブルされる工程
と、(2)第2の時間間隔の間にA0 ,A2 〜An-1 の
値をアドレス・デコーダへ入力するとともに、A0 ,A
1 ,A2 〜An-1 ,An のアドレス値に対応するアクセ
ス動作を許容するためにアクセス制御信号がイネーブル
される工程とを備える。
【0008】アドレス信号A0 ,A1 ,A2 〜An-1 ,
An を入力するための回路は、アドレス信号の値を受信
するためのアドレス・デコーダを有する集積回路と、マ
ルチプレクサとを備える。
An を入力するための回路は、アドレス信号の値を受信
するためのアドレス・デコーダを有する集積回路と、マ
ルチプレクサとを備える。
【0009】マルチプレクサはアドレス信号A0 ,
A1 ,A2 〜An-1 ,An を受信するとともに、第1の
時間間隔の間にアドレス・デコーダへA1 ,A3 〜An
の値を供給するための複数の入力端子を有する。第1の
時間間隔の間に、集積回路のアクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる。マルチプ
レクサは第2の時間間隔の間にA0 ,A2 〜An-1 の値
をアドレス・デコーダへ出力する。第2の時間間隔の間
に、A0 ,A1 ,A2 〜An-1 ,An のアドレス値に対
応するアクセス動作を許容するためにアクセス制御信号
はイネーブルされる。
A1 ,A2 〜An-1 ,An を受信するとともに、第1の
時間間隔の間にアドレス・デコーダへA1 ,A3 〜An
の値を供給するための複数の入力端子を有する。第1の
時間間隔の間に、集積回路のアクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる。マルチプ
レクサは第2の時間間隔の間にA0 ,A2 〜An-1 の値
をアドレス・デコーダへ出力する。第2の時間間隔の間
に、A0 ,A1 ,A2 〜An-1 ,An のアドレス値に対
応するアクセス動作を許容するためにアクセス制御信号
はイネーブルされる。
【0010】
【発明の実施の形態】図3に示すように、本発明の回路
は集積回路31及び複数のマルチプレクサ34を含み、
アドレス信号A0 ,A1 ,A2 〜An-1 ,An を入力す
る。集積回路31はアドレス・デコーダ33を有し、そ
のデコーダ33は所定の時間間隔にてアドレス信号
A0 ,A1 ,A2 〜An-1 ,An を入力するためのアド
レス入力ラインDA0 ,DA1 ,DA2 〜DAn-1 ,D
An を有する。マルチプレクサ34は2つの入力を有
し、その入力は図3に示す態様に基づきそれぞれアドレ
ス信号(A0 ,A1 ),(A2 ,A3 )…(An-1 ,A
n )を受信する。RWEN信号の制御下にあって、マル
チプレクサ34は第1の時間間隔の間にA1 ,A3 〜A
n の値をアドレス・デコーダ33へ入力する。この第1
の時間間隔の間に、集積回路のアクセス動作を禁止する
ためにRWEN信号はディセーブルされる。その後、マ
ルチプレクサ34は第2の時間間隔の間にA0 ,A2 〜
An-1 の値をアドレス・デコーダ33へ出力する。第2
の時間間隔の間に、集積回路によるアクセス動作を許容
するためにRWEN信号はイネーブルされる。タイミン
グの説明は、図4に関して対応する記載が参照される。
は集積回路31及び複数のマルチプレクサ34を含み、
アドレス信号A0 ,A1 ,A2 〜An-1 ,An を入力す
る。集積回路31はアドレス・デコーダ33を有し、そ
のデコーダ33は所定の時間間隔にてアドレス信号
A0 ,A1 ,A2 〜An-1 ,An を入力するためのアド
レス入力ラインDA0 ,DA1 ,DA2 〜DAn-1 ,D
An を有する。マルチプレクサ34は2つの入力を有
し、その入力は図3に示す態様に基づきそれぞれアドレ
ス信号(A0 ,A1 ),(A2 ,A3 )…(An-1 ,A
n )を受信する。RWEN信号の制御下にあって、マル
チプレクサ34は第1の時間間隔の間にA1 ,A3 〜A
n の値をアドレス・デコーダ33へ入力する。この第1
の時間間隔の間に、集積回路のアクセス動作を禁止する
ためにRWEN信号はディセーブルされる。その後、マ
ルチプレクサ34は第2の時間間隔の間にA0 ,A2 〜
An-1 の値をアドレス・デコーダ33へ出力する。第2
の時間間隔の間に、集積回路によるアクセス動作を許容
するためにRWEN信号はイネーブルされる。タイミン
グの説明は、図4に関して対応する記載が参照される。
【0011】集積回路31は第1の時間間隔の間に
A1 ,A3 〜An の値をラッチするとともに、それらの
値をアドレス・デコーダ33へ出力するためのアドレス
・ラッチ35を備える。マルチプレクサ34への選択信
号であるRWEN信号は、読み出し信号及び書き込み信
号の論理積をとることにより得られる。更に、RWEN
信号はアドレス・ラッチ35をイネーブルする信号でも
ある。RWEN信号は集積回路の1つの外部ピン(図示
しない)を介したアドレス・ラッチ35への入力であっ
てもよく、又はその代わりに、RWEN信号は集積回路
31内の論理積ゲート37により、集積回路内にて生成
されてもよい。
A1 ,A3 〜An の値をラッチするとともに、それらの
値をアドレス・デコーダ33へ出力するためのアドレス
・ラッチ35を備える。マルチプレクサ34への選択信
号であるRWEN信号は、読み出し信号及び書き込み信
号の論理積をとることにより得られる。更に、RWEN
信号はアドレス・ラッチ35をイネーブルする信号でも
ある。RWEN信号は集積回路の1つの外部ピン(図示
しない)を介したアドレス・ラッチ35への入力であっ
てもよく、又はその代わりに、RWEN信号は集積回路
31内の論理積ゲート37により、集積回路内にて生成
されてもよい。
【0012】図4に示すように、RWEN信号がロジッ
ク高にある間隔tSの間、マルチプレクサ34の端子Z
1 〜Zm はA1 ,A3 〜An の値を出力する。従って、
集積回路31のピンA1 ’〜Am ’はA1 ,A3 〜An
の値を入力する。この第1の時間間隔の間に、集積回路
31内のアドレス・ラッチ35の入力(LA1 ’〜LA
m ’)及び出力(LA1 ,LA3 〜LAm )はA1 ,A
3 〜An の値を有する。この時、アドレス・デコーダ3
3の入力ラインDA0 ,DA1 ,DA2 〜DA n は
A1 ,A1 ,A3 ,A3 〜An ,An の値を受信する。
このアドレス値は正しくないが、RWEN信号の不活性
化により、ICチップ31がこの不正確なアドレスに対
応するアクセスを実際に実行することはない。RWEN
信号がロジック低に変わると、それに対応してアドレス
・ラッチ35はオフし、ラインLA0,LA3 〜LAm
はA1 ,A3 〜An の値を保持する。この時間間隔の間
に、外部のマルチプレクサ34はピン0の入力へシフト
する。端子Z1 〜Zm はA0 ,A2 〜An-1 の値を出力
し、集積回路31のピンA1 ’,A2 ’〜Am ’及びア
ドレス・デコーダのDA0 ,DA2 〜DAn-1 はA0 ,
A2 〜An-1 の値を入力する。この時間の間、LA1 〜
LAm はA0 ,A2 〜An-1 の値を有するにもかかわら
ず、LA1 (DA1 ),LA3 (DA3 )〜LAm (D
An )はアドレス・ラッチ35の不活性状態に起因して
A1 ,A3 ,A5 〜An のままである。従って、図4の
間隔tAの間、アドレス・デコーダ33で得られる値
は、アクセス動作のために要求されるようなA0 ,
A1 ,A2 〜An-1 ,An である。
ク高にある間隔tSの間、マルチプレクサ34の端子Z
1 〜Zm はA1 ,A3 〜An の値を出力する。従って、
集積回路31のピンA1 ’〜Am ’はA1 ,A3 〜An
の値を入力する。この第1の時間間隔の間に、集積回路
31内のアドレス・ラッチ35の入力(LA1 ’〜LA
m ’)及び出力(LA1 ,LA3 〜LAm )はA1 ,A
3 〜An の値を有する。この時、アドレス・デコーダ3
3の入力ラインDA0 ,DA1 ,DA2 〜DA n は
A1 ,A1 ,A3 ,A3 〜An ,An の値を受信する。
このアドレス値は正しくないが、RWEN信号の不活性
化により、ICチップ31がこの不正確なアドレスに対
応するアクセスを実際に実行することはない。RWEN
信号がロジック低に変わると、それに対応してアドレス
・ラッチ35はオフし、ラインLA0,LA3 〜LAm
はA1 ,A3 〜An の値を保持する。この時間間隔の間
に、外部のマルチプレクサ34はピン0の入力へシフト
する。端子Z1 〜Zm はA0 ,A2 〜An-1 の値を出力
し、集積回路31のピンA1 ’,A2 ’〜Am ’及びア
ドレス・デコーダのDA0 ,DA2 〜DAn-1 はA0 ,
A2 〜An-1 の値を入力する。この時間の間、LA1 〜
LAm はA0 ,A2 〜An-1 の値を有するにもかかわら
ず、LA1 (DA1 ),LA3 (DA3 )〜LAm (D
An )はアドレス・ラッチ35の不活性状態に起因して
A1 ,A3 ,A5 〜An のままである。従って、図4の
間隔tAの間、アドレス・デコーダ33で得られる値
は、アクセス動作のために要求されるようなA0 ,
A1 ,A2 〜An-1 ,An である。
【0013】アドレス信号A0 ,A1 ,A2 〜An-1 ,
An を受信するためにマルチプレクサ34には各種の方
法があり、それらは添付した請求項の保護範囲内にあ
る。例えば、第1のマルチプレクサ34はアドレス信号
A0 ,A(n+1)/2 を受信し、第2のマルチプレクサ34
はアドレス信号A1 ,A(n+3)/2 を入力し、第3のマル
チプレクサ34はアドレス信号A2 ,A(n+5)/2 を入力
したりしてもよい。この配置により、A(n+1)/2 ,A
(n+3)/2 〜An は、読み出し/書き込み信号がディセー
ブルされる第1の時間間隔の間におけるアドレス・デコ
ーダ33への入力である。そして、A0 ,A1 〜A
(n-1)/2 は、アクセス動作を許容するために読み出し/
書き込み信号がイネーブルされる第2の時間間隔の間に
おけるアドレス・デコーダ33への入力である。
An を受信するためにマルチプレクサ34には各種の方
法があり、それらは添付した請求項の保護範囲内にあ
る。例えば、第1のマルチプレクサ34はアドレス信号
A0 ,A(n+1)/2 を受信し、第2のマルチプレクサ34
はアドレス信号A1 ,A(n+3)/2 を入力し、第3のマル
チプレクサ34はアドレス信号A2 ,A(n+5)/2 を入力
したりしてもよい。この配置により、A(n+1)/2 ,A
(n+3)/2 〜An は、読み出し/書き込み信号がディセー
ブルされる第1の時間間隔の間におけるアドレス・デコ
ーダ33への入力である。そして、A0 ,A1 〜A
(n-1)/2 は、アクセス動作を許容するために読み出し/
書き込み信号がイネーブルされる第2の時間間隔の間に
おけるアドレス・デコーダ33への入力である。
【0014】第1の時間間隔の間にアドレス・デコーダ
へA0 ,A2 〜An-1 の値を入力し、かつ第2の時間間
隔の間にアドレス・デコーダへA1 ,A3 〜An の値を
入力することも、上記の記載及び添付の図面を考慮すれ
ば本発明の別の変更となることは明らかである。
へA0 ,A2 〜An-1 の値を入力し、かつ第2の時間間
隔の間にアドレス・デコーダへA1 ,A3 〜An の値を
入力することも、上記の記載及び添付の図面を考慮すれ
ば本発明の別の変更となることは明らかである。
【図1】従来の方法に基づくピンの配置を示す図。
【図2】図1の信号のタイミングを示す図。
【図3】本発明を示すブロック図。
【図4】本発明に関する信号のタイミングを示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン−チュン ツァイ 台湾 シンチュ, サイエンス ベイスト インダストリアル パーク, クリエイ ション ロード サード, ナンバー 4, ウインボンド エレクトロニクス コーポレイション 内 (72)発明者 チン−チ ホワン 台湾 シンチュ, サイエンス ベイスト インダストリアル パーク, クリエイ ション ロード サード, ナンバー 4, ウインボンド エレクトロニクス コーポレイション 内
Claims (12)
- 【請求項1】 アドレス信号A0 ,A1 ,A2 〜
An-1 ,An を集積回路へ入力するための方法であっ
て、前記集積回路は選択信号を出力するためのアドレス
・デコーダを含み、前記方法は、 第1の時間間隔の間に、前記アドレス・デコーダへ
A1 ,A3 〜An の値を入力するとともに、前記第1の
時間間隔の間に、アドレス信号に対応するアクセス動作
を禁止するためにアクセス制御信号がディセーブルされ
る工程と、 第2の時間間隔の間に、前記アドレス・デコーダへ
A0 ,A2 〜An-1 の値を入力するとともに、前記第2
の時間間隔の間に、A0 ,A1 ,A2 〜An-1 ,A n の
アドレス値に対応するアクセス動作を許容するために前
記アクセス制御信号がイネーブルされる工程とを備えた
信号の入力方法。 - 【請求項2】 前記第1の時間間隔の間に、前記アドレ
ス・デコーダはA1,A1 ,A3 ,A3 〜An ,An の
値を入力する請求項1に記載の信号の入力方法。 - 【請求項3】 アドレス信号A0 ,A1 ,A2 〜
An-1 ,An を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号A0 ,A1 ,A2 〜An-1 ,An を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第1の時間
間隔の間に前記アドレス・デコーダへA1 ,A3 〜An
の値を出力するとともに、第1の時間間隔の間にアクセ
ス動作を禁止するためにアクセス制御信号がディセーブ
ルされ、前記マルチプレクサ手段は前記第2の時間間隔
の間に前記アドレス・デコーダへA0 ,A2 〜An-1 の
値を出力するとともに、前記第2の時間間隔の間に
A0 ,A1 ,A2 〜An-1 ,An のアドレス値に対応す
るアクセス動作を許容するためにアクセス制御信号がイ
ネーブルされる回路。 - 【請求項4】 前記集積回路は、前記第1の時間間隔の
間にA1 ,A3 〜A n の値をアドレス・デコーダへ出力
するためのアドレス・ラッチを更に備えた請求項3に記
載の回路。 - 【請求項5】 アドレス信号A0 ,A1 ,A2 〜
An-1 ,An を集積回路へ入力するための回路であっ
て、前記集積回路は、選択信号を出力するためのアドレ
ス・デコーダを含み、前記方法は、 第1の時間間隔の間に、前記アドレス・デコーダへA
(n+1)/2 ,A(n+3)/2 〜An の値を入力するとともに、
前記第1の時間間隔の間に、アクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる工程と、 第2の時間間隔の間に、前記アドレス・デコーダへ
A0 ,A1 〜A(n-1)/2 の値を入力するとともに、前記
第2の時間間隔の間に、A0 ,A1 ,A2 〜An-1,A
n のアドレス値に対応するアクセス動作を許容するため
に前記アクセス制御信号がイネーブルされる工程とを備
えた信号の入力方法。 - 【請求項6】 第1の時間間隔の間に、アドレス・デコ
ーダはA1 ,A1 ,A3 ,A3 〜An ,An の値を入力
する請求項5に記載の信号の入力方法。 - 【請求項7】 アドレス信号A0 ,A1 ,A2 〜
An-1 ,An を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号A0 ,A1 ,A2 〜An-1 ,An を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第1の時間
間隔の間に前記アドレス・デコーダへA(n+1)/2 ,A
(n+3)/2 〜An の値を出力するとともに、第1の時間間
隔の間にアクセス動作を禁止するためにアクセス制御信
号がディセーブルされ、前記マルチプレクサ手段は前記
第2の時間間隔の間に前記アドレス・デコーダへA0 ,
A1 〜A(n-1)/2 の値を出力するとともに、前記第2の
時間間隔の間にA 0 ,A1 ,A2 〜An-1 ,An のアド
レス値に対応するアクセス動作を許容するためにアクセ
ス制御信号がイネーブルされる回路。 - 【請求項8】 前記集積回路は、前記第1の時間間隔の
間にA1 ,A3 〜A n の値をアドレス・デコーダへ出力
するためのアドレス・ラッチを更に備えた請求項7に記
載の回路。 - 【請求項9】 アドレス信号A0 ,A1 ,A2 〜
An-1 ,An を集積回路へ入力するための方法であっ
て、前記集積回路は選択信号を出力するためのアドレス
・デコーダを含み、前記方法は、 第1の時間間隔の間に、前記アドレス・デコーダへ
A0 ,A2 〜An-1 の値を入力するとともに、前記第1
の時間間隔の間に、前記集積回路によるアクセス動作を
禁止するためにアクセス制御信号がディセーブルされる
工程と、 第2の時間間隔の間に、前記アドレス・デコーダへ
A1 ,A3 〜An の値を入力するとともに、前記第2の
時間間隔の間に、A0 ,A1 ,A2 〜An-1 ,Anのア
ドレス値に対応するアクセス動作を許容するために前記
アクセス制御信号がイネーブルされる工程とを備えた信
号の入力方法。 - 【請求項10】 第1の時間間隔の間に、アドレス・デ
コーダはA0 ,A0,A2 ,A2 〜An-1 ,An-1 の値
を入力する請求項9に記載の信号の入力方法。 - 【請求項11】 アドレス信号A0 ,A1 ,A2 〜A
n-1 ,An を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号A0 ,A1 ,A2 〜An-1 ,An を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第1の時間
間隔の間に前記アドレス・デコーダへA0 ,A2 〜A
n-1 の値を出力するとともに、第1の時間間隔の間に前
記集積回路によるアクセス動作を禁止するためにアクセ
ス制御信号がディセーブルされ、前記マルチプレクサ手
段は前記第2の時間間隔の間に前記アドレス・デコーダ
へA1 ,A3 〜An の値を出力するとともに、前記第2
の時間間隔の間にA0 ,A1 ,A2 〜An-1 ,An のア
ドレス値に対応するアクセス動作を許容するためにアク
セス制御信号がイネーブルされる回路。 - 【請求項12】 前記集積回路は、前記第1の時間間隔
の間にA0 ,A2 〜An-1 の値をアドレス・デコーダへ
出力するためのアドレス・ラッチを更に備えた請求項1
1に記載の回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/679,883 US5721708A (en) | 1996-07-15 | 1996-07-15 | Reduction of the address pins of the integrated circuit |
JP8184498A JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/679,883 US5721708A (en) | 1996-07-15 | 1996-07-15 | Reduction of the address pins of the integrated circuit |
JP8184498A JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1031885A true JPH1031885A (ja) | 1998-02-03 |
Family
ID=26502532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8184498A Pending JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5721708A (ja) |
JP (1) | JPH1031885A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
US5920884A (en) * | 1996-09-24 | 1999-07-06 | Hyundai Electronics America, Inc. | Nonvolatile memory interface protocol which selects a memory device, transmits an address, deselects the device, subsequently reselects the device and accesses data |
KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
JPH0370052A (ja) * | 1989-08-09 | 1991-03-26 | Hitachi Ltd | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 |
JPH0935471A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | メモリ素子 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63186345A (ja) * | 1987-01-29 | 1988-08-01 | Toshiba Corp | アドレス多重化制御回路 |
JPH01223687A (ja) * | 1988-03-01 | 1989-09-06 | Nec Corp | メモリーアドレス制御回路 |
JPH02113487A (ja) * | 1988-10-24 | 1990-04-25 | Mitsubishi Electric Corp | アドレス入力回路 |
US5371866A (en) * | 1992-06-01 | 1994-12-06 | Staktek Corporation | Simulcast standard multichip memory addressing system |
-
1996
- 1996-07-15 JP JP8184498A patent/JPH1031885A/ja active Pending
- 1996-07-15 US US08/679,883 patent/US5721708A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
JPH0370052A (ja) * | 1989-08-09 | 1991-03-26 | Hitachi Ltd | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 |
JPH0935471A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | メモリ素子 |
Also Published As
Publication number | Publication date |
---|---|
US5721708A (en) | 1998-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3174617B2 (ja) | Jtagを用いた高速集積回路試験 | |
US8327180B2 (en) | Data processing device and mobile device | |
JPH0389182A (ja) | 集積回路装置 | |
JP2002324395A (ja) | 半導体集積回路 | |
US20040216018A1 (en) | Direct memory access controller and method | |
US8732415B2 (en) | Write data mask method and system | |
JPH1031885A (ja) | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 | |
US6097218A (en) | Method and device for isolating noise sensitive circuitry from switching current noise on semiconductor substrate | |
JPH0696599A (ja) | 半導体集積回路 | |
US20010017552A1 (en) | Semiconductor device and semiconductor device testing method | |
US7143200B2 (en) | Semiconductor integrated circuit | |
KR19980013729A (ko) | 직접 회로의 어드레스 핀의 감소 | |
JP4323738B2 (ja) | 半導体記憶装置 | |
JP3027958B2 (ja) | 回路装置及びプログラムを記録した記録媒体 | |
US6700402B2 (en) | Output control circuit and output control method | |
JP3760505B2 (ja) | Ram制御回路 | |
JP3119632B2 (ja) | メガセルテスト装置及びそのテスト方法 | |
US20040174752A1 (en) | Output buffer register, electronic circuit and method for delivering signals using same | |
US20050038987A1 (en) | System and method having strapping with override functions | |
JP3341772B1 (ja) | 半導体集積回路 | |
JPH06195305A (ja) | バスフローティング防止回路 | |
JPH0375938A (ja) | カスタムlsi | |
JP2003076576A (ja) | 半導体装置 | |
JPH0666893A (ja) | 半導体集積回路装置 | |
JPH1063389A (ja) | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |