JPH1031885A - アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 - Google Patents
アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法Info
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- JPH1031885A JPH1031885A JP8184498A JP18449896A JPH1031885A JP H1031885 A JPH1031885 A JP H1031885A JP 8184498 A JP8184498 A JP 8184498A JP 18449896 A JP18449896 A JP 18449896A JP H1031885 A JPH1031885 A JP H1031885A
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Abstract
(57)【要約】
【課題】アドレスピンの数を減少した集積回路へアドレ
ス信号を入力するための方法及び回路を提供すること。 【解決手段】アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn を集積回路へ入力するための方法が提供される。前
記集積回路は選択信号を出力するためのアドレス・デコ
ーダを含む。前記方法は、（１）第１の時間間隔の間に
Ａ1 ，Ａ3 〜Ａnの値をアドレス・デコーダへ入力する
とともに、第１の時間間隔の間に集積回路によるアクセ
ス動作を禁止するためにアクセス制御信号をディセーブ
ルする工程と、（２）第２の時間間隔の間にＡ0 ，Ａ2
〜Ａn-1 の値をアドレス・デコーダへ入力するととも
に、第２の時間間隔の間にＡ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn の値に対応するアクセス動作を許容するためにアク
セス制御信号をイネーブルする工程とを備える。
ス信号を入力するための方法及び回路を提供すること。 【解決手段】アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn を集積回路へ入力するための方法が提供される。前
記集積回路は選択信号を出力するためのアドレス・デコ
ーダを含む。前記方法は、（１）第１の時間間隔の間に
Ａ1 ，Ａ3 〜Ａnの値をアドレス・デコーダへ入力する
とともに、第１の時間間隔の間に集積回路によるアクセ
ス動作を禁止するためにアクセス制御信号をディセーブ
ルする工程と、（２）第２の時間間隔の間にＡ0 ，Ａ2
〜Ａn-1 の値をアドレス・デコーダへ入力するととも
に、第２の時間間隔の間にＡ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn の値に対応するアクセス動作を許容するためにアク
セス制御信号をイネーブルする工程とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、減少したアドレ
スピンを使用してアドレス信号を集積回路へ入力するた
めの方法及び回路に関する。
スピンを使用してアドレス信号を集積回路へ入力するた
めの方法及び回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路（ＩＣ）の現在のプロセスは、単一のシリコンチップ
上において非常に高い回路の集積度を可能とする。その
結果、そのチップ内の複雑な回路は外部機器と通信を行
うために、より多くの外部ピンを備えた配置を必要とす
る。一般に、集積回路のピンの数が増加するに従い、Ｉ
Ｃパッケージのコストは増大する。従って、集積回路の
製造を含むコストは、集積化される回路の数ではなく、
主として配置されるピンの数に基づく。設計者は必要と
さる数よりも多いピンを備えた第２選択のＩＣパッケー
ジをときどき選択しなければならない。なぜなら、その
設計者の回路設計は、設計者のリスト内にある最適な選
択であるＩＣパッケージのピンの数よりも１つ又は２つ
多くピンを必要とするためである。例えば、パーソナル
コンピュータの分野では、使用される頻度が最も高いパ
ッケージは、１００本又は１６０本のピンの配置を備え
たカッド・フラット・パッケージ（ＱＦＰ）である。回
路の集積を評価した後、その設計が１０１又は１０２本
の外部端子を必要とする場合、コスト的に有利な１００
本のピンを備えたカッド・フラット・パッケージは使用
され得ない。そして、１６０本のピンを備えたＩＣパッ
ケージが使用される場合、対応するプリント回路基板の
サイズの増加に伴う欠点以外にパッケージのコストは明
らかに増加する。別の観点では、集積度を減少させるこ
とは、市場における集積回路の競争力に影響を及ぼすで
あろう。
路（ＩＣ）の現在のプロセスは、単一のシリコンチップ
上において非常に高い回路の集積度を可能とする。その
結果、そのチップ内の複雑な回路は外部機器と通信を行
うために、より多くの外部ピンを備えた配置を必要とす
る。一般に、集積回路のピンの数が増加するに従い、Ｉ
Ｃパッケージのコストは増大する。従って、集積回路の
製造を含むコストは、集積化される回路の数ではなく、
主として配置されるピンの数に基づく。設計者は必要と
さる数よりも多いピンを備えた第２選択のＩＣパッケー
ジをときどき選択しなければならない。なぜなら、その
設計者の回路設計は、設計者のリスト内にある最適な選
択であるＩＣパッケージのピンの数よりも１つ又は２つ
多くピンを必要とするためである。例えば、パーソナル
コンピュータの分野では、使用される頻度が最も高いパ
ッケージは、１００本又は１６０本のピンの配置を備え
たカッド・フラット・パッケージ（ＱＦＰ）である。回
路の集積を評価した後、その設計が１０１又は１０２本
の外部端子を必要とする場合、コスト的に有利な１００
本のピンを備えたカッド・フラット・パッケージは使用
され得ない。そして、１６０本のピンを備えたＩＣパッ
ケージが使用される場合、対応するプリント回路基板の
サイズの増加に伴う欠点以外にパッケージのコストは明
らかに増加する。別の観点では、集積度を減少させるこ
とは、市場における集積回路の競争力に影響を及ぼすで
あろう。
【０００３】上記の観点に基づく本発明は、制御信号を
入力するためのアドレスピンを減少させたＩＣを備えた
外部マルチプレクサ回路を使用する。その発明は回路の
より高い集積度を維持しながら、ＩＣのアドレスピンの
数を減少させることを可能としている。
入力するためのアドレスピンを減少させたＩＣを備えた
外部マルチプレクサ回路を使用する。その発明は回路の
より高い集積度を維持しながら、ＩＣのアドレスピンの
数を減少させることを可能としている。
【０００４】図１において、集積回路のアドレスピンの
従来の配置が示されている。アドレス信号Ａ0 〜Ａn が
要求される場合、アドレス・ラインを接続するために集
積回路はｎ＋１個のピンを必要とすることは明らかであ
る。その後、それらのアドレスピンはそれぞれ、集積回
路１１内のアドレス・デコーダ１３のＤＡ0 〜ＤＡnへ
接続される。そして、その信号はチップ選択信号を生成
するために、アドレス・デコーダ１３により使用され
る。
従来の配置が示されている。アドレス信号Ａ0 〜Ａn が
要求される場合、アドレス・ラインを接続するために集
積回路はｎ＋１個のピンを必要とすることは明らかであ
る。その後、それらのアドレスピンはそれぞれ、集積回
路１１内のアドレス・デコーダ１３のＤＡ0 〜ＤＡnへ
接続される。そして、その信号はチップ選択信号を生成
するために、アドレス・デコーダ１３により使用され
る。
【０００５】図２は、集積回路への読み出し又は書き込
みアクセスが実行される場合の、アドレス・バス信号及
び（読み出し／書き込み）信号のタイミングを示す。一
般に、アドレス・バス上の信号は、読み出し／書き込み
信号よりも早く活性化される。読み出し／書き込み信号
は、アドレス値をデコードするためにセットアップ時間
を内部アドレス・デコーダ１３へ提供する。読み出し／
書き込み信号が活性化される場合、集積回路１１内のデ
ータバスは、データの読み出し又はデータの書き込みを
許容する外部データバスへ接続するために開かれる。図
２から明らかなように、読み出し／書き込み信号が活性
状態である間、即ち間隔ｔＡのみでアドレス信号Ａ0 〜
Ａn は有効である。
みアクセスが実行される場合の、アドレス・バス信号及
び（読み出し／書き込み）信号のタイミングを示す。一
般に、アドレス・バス上の信号は、読み出し／書き込み
信号よりも早く活性化される。読み出し／書き込み信号
は、アドレス値をデコードするためにセットアップ時間
を内部アドレス・デコーダ１３へ提供する。読み出し／
書き込み信号が活性化される場合、集積回路１１内のデ
ータバスは、データの読み出し又はデータの書き込みを
許容する外部データバスへ接続するために開かれる。図
２から明らかなように、読み出し／書き込み信号が活性
状態である間、即ち間隔ｔＡのみでアドレス信号Ａ0 〜
Ａn は有効である。
【０００６】
【課題を解決するための手段】減少したアドレスピンの
使用により制御信号を集積回路へ入力するための方法及
び回路が提供される。
使用により制御信号を集積回路へ入力するための方法及
び回路が提供される。
【０００７】その方法は、（１）第１の時間間隔の間に
Ａ1 ，Ａ3 〜Ａn の値をアドレス・デコーダへ入力する
とともに、第１の時間間隔の間にアクセス動作を禁止す
るためにアクセス制御信号がディセーブルされる工程
と、（２）第２の時間間隔の間にＡ0 ，Ａ2 〜Ａn-1 の
値をアドレス・デコーダへ入力するとともに、Ａ0 ，Ａ
1 ，Ａ2 〜Ａn-1 ，Ａn のアドレス値に対応するアクセ
ス動作を許容するためにアクセス制御信号がイネーブル
される工程とを備える。
Ａ1 ，Ａ3 〜Ａn の値をアドレス・デコーダへ入力する
とともに、第１の時間間隔の間にアクセス動作を禁止す
るためにアクセス制御信号がディセーブルされる工程
と、（２）第２の時間間隔の間にＡ0 ，Ａ2 〜Ａn-1 の
値をアドレス・デコーダへ入力するとともに、Ａ0 ，Ａ
1 ，Ａ2 〜Ａn-1 ，Ａn のアドレス値に対応するアクセ
ス動作を許容するためにアクセス制御信号がイネーブル
される工程とを備える。
【０００８】アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn を入力するための回路は、アドレス信号の値を受信
するためのアドレス・デコーダを有する集積回路と、マ
ルチプレクサとを備える。
Ａn を入力するための回路は、アドレス信号の値を受信
するためのアドレス・デコーダを有する集積回路と、マ
ルチプレクサとを備える。
【０００９】マルチプレクサはアドレス信号Ａ0 ，
Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を受信するとともに、第１の
時間間隔の間にアドレス・デコーダへＡ1 ，Ａ3 〜Ａn
の値を供給するための複数の入力端子を有する。第１の
時間間隔の間に、集積回路のアクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる。マルチプ
レクサは第２の時間間隔の間にＡ0 ，Ａ2 〜Ａn-1 の値
をアドレス・デコーダへ出力する。第２の時間間隔の間
に、Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn のアドレス値に対
応するアクセス動作を許容するためにアクセス制御信号
はイネーブルされる。
Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を受信するとともに、第１の
時間間隔の間にアドレス・デコーダへＡ1 ，Ａ3 〜Ａn
の値を供給するための複数の入力端子を有する。第１の
時間間隔の間に、集積回路のアクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる。マルチプ
レクサは第２の時間間隔の間にＡ0 ，Ａ2 〜Ａn-1 の値
をアドレス・デコーダへ出力する。第２の時間間隔の間
に、Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn のアドレス値に対
応するアクセス動作を許容するためにアクセス制御信号
はイネーブルされる。
【００１０】
【発明の実施の形態】図３に示すように、本発明の回路
は集積回路３１及び複数のマルチプレクサ３４を含み、
アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を入力す
る。集積回路３１はアドレス・デコーダ３３を有し、そ
のデコーダ３３は所定の時間間隔にてアドレス信号
Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を入力するためのアド
レス入力ラインＤＡ0 ，ＤＡ1 ，ＤＡ2 〜ＤＡn-1 ，Ｄ
Ａn を有する。マルチプレクサ３４は２つの入力を有
し、その入力は図３に示す態様に基づきそれぞれアドレ
ス信号（Ａ0 ，Ａ1 ），（Ａ2 ，Ａ3 ）…（Ａn-1 ，Ａ
n ）を受信する。ＲＷＥＮ信号の制御下にあって、マル
チプレクサ３４は第１の時間間隔の間にＡ1 ，Ａ3 〜Ａ
n の値をアドレス・デコーダ３３へ入力する。この第１
の時間間隔の間に、集積回路のアクセス動作を禁止する
ためにＲＷＥＮ信号はディセーブルされる。その後、マ
ルチプレクサ３４は第２の時間間隔の間にＡ0 ，Ａ2 〜
Ａn-1 の値をアドレス・デコーダ３３へ出力する。第２
の時間間隔の間に、集積回路によるアクセス動作を許容
するためにＲＷＥＮ信号はイネーブルされる。タイミン
グの説明は、図４に関して対応する記載が参照される。
は集積回路３１及び複数のマルチプレクサ３４を含み、
アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を入力す
る。集積回路３１はアドレス・デコーダ３３を有し、そ
のデコーダ３３は所定の時間間隔にてアドレス信号
Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を入力するためのアド
レス入力ラインＤＡ0 ，ＤＡ1 ，ＤＡ2 〜ＤＡn-1 ，Ｄ
Ａn を有する。マルチプレクサ３４は２つの入力を有
し、その入力は図３に示す態様に基づきそれぞれアドレ
ス信号（Ａ0 ，Ａ1 ），（Ａ2 ，Ａ3 ）…（Ａn-1 ，Ａ
n ）を受信する。ＲＷＥＮ信号の制御下にあって、マル
チプレクサ３４は第１の時間間隔の間にＡ1 ，Ａ3 〜Ａ
n の値をアドレス・デコーダ３３へ入力する。この第１
の時間間隔の間に、集積回路のアクセス動作を禁止する
ためにＲＷＥＮ信号はディセーブルされる。その後、マ
ルチプレクサ３４は第２の時間間隔の間にＡ0 ，Ａ2 〜
Ａn-1 の値をアドレス・デコーダ３３へ出力する。第２
の時間間隔の間に、集積回路によるアクセス動作を許容
するためにＲＷＥＮ信号はイネーブルされる。タイミン
グの説明は、図４に関して対応する記載が参照される。
【００１１】集積回路３１は第１の時間間隔の間に
Ａ1 ，Ａ3 〜Ａn の値をラッチするとともに、それらの
値をアドレス・デコーダ３３へ出力するためのアドレス
・ラッチ３５を備える。マルチプレクサ３４への選択信
号であるＲＷＥＮ信号は、読み出し信号及び書き込み信
号の論理積をとることにより得られる。更に、ＲＷＥＮ
信号はアドレス・ラッチ３５をイネーブルする信号でも
ある。ＲＷＥＮ信号は集積回路の１つの外部ピン（図示
しない）を介したアドレス・ラッチ３５への入力であっ
てもよく、又はその代わりに、ＲＷＥＮ信号は集積回路
３１内の論理積ゲート３７により、集積回路内にて生成
されてもよい。
Ａ1 ，Ａ3 〜Ａn の値をラッチするとともに、それらの
値をアドレス・デコーダ３３へ出力するためのアドレス
・ラッチ３５を備える。マルチプレクサ３４への選択信
号であるＲＷＥＮ信号は、読み出し信号及び書き込み信
号の論理積をとることにより得られる。更に、ＲＷＥＮ
信号はアドレス・ラッチ３５をイネーブルする信号でも
ある。ＲＷＥＮ信号は集積回路の１つの外部ピン（図示
しない）を介したアドレス・ラッチ３５への入力であっ
てもよく、又はその代わりに、ＲＷＥＮ信号は集積回路
３１内の論理積ゲート３７により、集積回路内にて生成
されてもよい。
【００１２】図４に示すように、ＲＷＥＮ信号がロジッ
ク高にある間隔ｔＳの間、マルチプレクサ３４の端子Ｚ
1 〜Ｚm はＡ1 ，Ａ3 〜Ａn の値を出力する。従って、
集積回路３１のピンＡ1 ’〜Ａm ’はＡ1 ，Ａ3 〜Ａn
の値を入力する。この第１の時間間隔の間に、集積回路
３１内のアドレス・ラッチ３５の入力（ＬＡ1 ’〜ＬＡ
m ’）及び出力（ＬＡ1 ，ＬＡ3 〜ＬＡm ）はＡ1 ，Ａ
3 〜Ａn の値を有する。この時、アドレス・デコーダ３
３の入力ラインＤＡ0 ，ＤＡ1 ，ＤＡ2 〜ＤＡ n は
Ａ1 ，Ａ1 ，Ａ3 ，Ａ3 〜Ａn ，Ａn の値を受信する。
このアドレス値は正しくないが、ＲＷＥＮ信号の不活性
化により、ＩＣチップ３１がこの不正確なアドレスに対
応するアクセスを実際に実行することはない。ＲＷＥＮ
信号がロジック低に変わると、それに対応してアドレス
・ラッチ３５はオフし、ラインＬＡ0，ＬＡ3 〜ＬＡm
はＡ1 ，Ａ3 〜Ａn の値を保持する。この時間間隔の間
に、外部のマルチプレクサ３４はピン０の入力へシフト
する。端子Ｚ1 〜Ｚm はＡ0 ，Ａ2 〜Ａn-1 の値を出力
し、集積回路３１のピンＡ1 ’，Ａ2 ’〜Ａm ’及びア
ドレス・デコーダのＤＡ0 ，ＤＡ2 〜ＤＡn-1 はＡ0 ，
Ａ2 〜Ａn-1 の値を入力する。この時間の間、ＬＡ1 〜
ＬＡm はＡ0 ，Ａ2 〜Ａn-1 の値を有するにもかかわら
ず、ＬＡ1 （ＤＡ1 ），ＬＡ3 （ＤＡ3 ）〜ＬＡm （Ｄ
Ａn ）はアドレス・ラッチ３５の不活性状態に起因して
Ａ1 ，Ａ3 ，Ａ5 〜Ａn のままである。従って、図４の
間隔ｔＡの間、アドレス・デコーダ３３で得られる値
は、アクセス動作のために要求されるようなＡ0 ，
Ａ1 ，Ａ2 〜Ａn-1 ，Ａn である。
ク高にある間隔ｔＳの間、マルチプレクサ３４の端子Ｚ
1 〜Ｚm はＡ1 ，Ａ3 〜Ａn の値を出力する。従って、
集積回路３１のピンＡ1 ’〜Ａm ’はＡ1 ，Ａ3 〜Ａn
の値を入力する。この第１の時間間隔の間に、集積回路
３１内のアドレス・ラッチ３５の入力（ＬＡ1 ’〜ＬＡ
m ’）及び出力（ＬＡ1 ，ＬＡ3 〜ＬＡm ）はＡ1 ，Ａ
3 〜Ａn の値を有する。この時、アドレス・デコーダ３
３の入力ラインＤＡ0 ，ＤＡ1 ，ＤＡ2 〜ＤＡ n は
Ａ1 ，Ａ1 ，Ａ3 ，Ａ3 〜Ａn ，Ａn の値を受信する。
このアドレス値は正しくないが、ＲＷＥＮ信号の不活性
化により、ＩＣチップ３１がこの不正確なアドレスに対
応するアクセスを実際に実行することはない。ＲＷＥＮ
信号がロジック低に変わると、それに対応してアドレス
・ラッチ３５はオフし、ラインＬＡ0，ＬＡ3 〜ＬＡm
はＡ1 ，Ａ3 〜Ａn の値を保持する。この時間間隔の間
に、外部のマルチプレクサ３４はピン０の入力へシフト
する。端子Ｚ1 〜Ｚm はＡ0 ，Ａ2 〜Ａn-1 の値を出力
し、集積回路３１のピンＡ1 ’，Ａ2 ’〜Ａm ’及びア
ドレス・デコーダのＤＡ0 ，ＤＡ2 〜ＤＡn-1 はＡ0 ，
Ａ2 〜Ａn-1 の値を入力する。この時間の間、ＬＡ1 〜
ＬＡm はＡ0 ，Ａ2 〜Ａn-1 の値を有するにもかかわら
ず、ＬＡ1 （ＤＡ1 ），ＬＡ3 （ＤＡ3 ）〜ＬＡm （Ｄ
Ａn ）はアドレス・ラッチ３５の不活性状態に起因して
Ａ1 ，Ａ3 ，Ａ5 〜Ａn のままである。従って、図４の
間隔ｔＡの間、アドレス・デコーダ３３で得られる値
は、アクセス動作のために要求されるようなＡ0 ，
Ａ1 ，Ａ2 〜Ａn-1 ，Ａn である。
【００１３】アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，
Ａn を受信するためにマルチプレクサ３４には各種の方
法があり、それらは添付した請求項の保護範囲内にあ
る。例えば、第１のマルチプレクサ３４はアドレス信号
Ａ0 ，Ａ(n+1)/2 を受信し、第２のマルチプレクサ３４
はアドレス信号Ａ1 ，Ａ(n+3)/2 を入力し、第３のマル
チプレクサ３４はアドレス信号Ａ2 ，Ａ(n+5)/2 を入力
したりしてもよい。この配置により、Ａ(n+1)/2 ，Ａ
(n+3)/2 〜Ａn は、読み出し／書き込み信号がディセー
ブルされる第１の時間間隔の間におけるアドレス・デコ
ーダ３３への入力である。そして、Ａ0 ，Ａ1 〜Ａ
(n-1)/2 は、アクセス動作を許容するために読み出し／
書き込み信号がイネーブルされる第２の時間間隔の間に
おけるアドレス・デコーダ３３への入力である。
Ａn を受信するためにマルチプレクサ３４には各種の方
法があり、それらは添付した請求項の保護範囲内にあ
る。例えば、第１のマルチプレクサ３４はアドレス信号
Ａ0 ，Ａ(n+1)/2 を受信し、第２のマルチプレクサ３４
はアドレス信号Ａ1 ，Ａ(n+3)/2 を入力し、第３のマル
チプレクサ３４はアドレス信号Ａ2 ，Ａ(n+5)/2 を入力
したりしてもよい。この配置により、Ａ(n+1)/2 ，Ａ
(n+3)/2 〜Ａn は、読み出し／書き込み信号がディセー
ブルされる第１の時間間隔の間におけるアドレス・デコ
ーダ３３への入力である。そして、Ａ0 ，Ａ1 〜Ａ
(n-1)/2 は、アクセス動作を許容するために読み出し／
書き込み信号がイネーブルされる第２の時間間隔の間に
おけるアドレス・デコーダ３３への入力である。
【００１４】第１の時間間隔の間にアドレス・デコーダ
へＡ0 ，Ａ2 〜Ａn-1 の値を入力し、かつ第２の時間間
隔の間にアドレス・デコーダへＡ1 ，Ａ3 〜Ａn の値を
入力することも、上記の記載及び添付の図面を考慮すれ
ば本発明の別の変更となることは明らかである。
へＡ0 ，Ａ2 〜Ａn-1 の値を入力し、かつ第２の時間間
隔の間にアドレス・デコーダへＡ1 ，Ａ3 〜Ａn の値を
入力することも、上記の記載及び添付の図面を考慮すれ
ば本発明の別の変更となることは明らかである。
【図１】従来の方法に基づくピンの配置を示す図。
【図２】図１の信号のタイミングを示す図。
【図３】本発明を示すブロック図。
【図４】本発明に関する信号のタイミングを示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン−チュン ツァイ 台湾 シンチュ， サイエンス ベイスト インダストリアル パーク， クリエイ ション ロード サード， ナンバー ４， ウインボンド エレクトロニクス コーポレイション 内 (72)発明者 チン−チ ホワン 台湾 シンチュ， サイエンス ベイスト インダストリアル パーク， クリエイ ション ロード サード， ナンバー ４， ウインボンド エレクトロニクス コーポレイション 内
Claims (12)
- 【請求項１】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜
Ａn-1 ，Ａn を集積回路へ入力するための方法であっ
て、前記集積回路は選択信号を出力するためのアドレス
・デコーダを含み、前記方法は、 第１の時間間隔の間に、前記アドレス・デコーダへ
Ａ1 ，Ａ3 〜Ａn の値を入力するとともに、前記第１の
時間間隔の間に、アドレス信号に対応するアクセス動作
を禁止するためにアクセス制御信号がディセーブルされ
る工程と、 第２の時間間隔の間に、前記アドレス・デコーダへ
Ａ0 ，Ａ2 〜Ａn-1 の値を入力するとともに、前記第２
の時間間隔の間に、Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａ n の
アドレス値に対応するアクセス動作を許容するために前
記アクセス制御信号がイネーブルされる工程とを備えた
信号の入力方法。 - 【請求項２】 前記第１の時間間隔の間に、前記アドレ
ス・デコーダはＡ1，Ａ1 ，Ａ3 ，Ａ3 〜Ａn ，Ａn の
値を入力する請求項１に記載の信号の入力方法。 - 【請求項３】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜
Ａn-1 ，Ａn を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第１の時間
間隔の間に前記アドレス・デコーダへＡ1 ，Ａ3 〜Ａn
の値を出力するとともに、第１の時間間隔の間にアクセ
ス動作を禁止するためにアクセス制御信号がディセーブ
ルされ、前記マルチプレクサ手段は前記第２の時間間隔
の間に前記アドレス・デコーダへＡ0 ，Ａ2 〜Ａn-1 の
値を出力するとともに、前記第２の時間間隔の間に
Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn のアドレス値に対応す
るアクセス動作を許容するためにアクセス制御信号がイ
ネーブルされる回路。 - 【請求項４】 前記集積回路は、前記第１の時間間隔の
間にＡ1 ，Ａ3 〜Ａ n の値をアドレス・デコーダへ出力
するためのアドレス・ラッチを更に備えた請求項３に記
載の回路。 - 【請求項５】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜
Ａn-1 ，Ａn を集積回路へ入力するための回路であっ
て、前記集積回路は、選択信号を出力するためのアドレ
ス・デコーダを含み、前記方法は、 第１の時間間隔の間に、前記アドレス・デコーダへＡ
(n+1)/2 ，Ａ(n+3)/2 〜Ａn の値を入力するとともに、
前記第１の時間間隔の間に、アクセス動作を禁止するた
めにアクセス制御信号がディセーブルされる工程と、 第２の時間間隔の間に、前記アドレス・デコーダへ
Ａ0 ，Ａ1 〜Ａ(n-1)/2 の値を入力するとともに、前記
第２の時間間隔の間に、Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1，Ａ
n のアドレス値に対応するアクセス動作を許容するため
に前記アクセス制御信号がイネーブルされる工程とを備
えた信号の入力方法。 - 【請求項６】 第１の時間間隔の間に、アドレス・デコ
ーダはＡ1 ，Ａ1 ，Ａ3 ，Ａ3 〜Ａn ，Ａn の値を入力
する請求項５に記載の信号の入力方法。 - 【請求項７】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜
Ａn-1 ，Ａn を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第１の時間
間隔の間に前記アドレス・デコーダへＡ(n+1)/2 ，Ａ
(n+3)/2 〜Ａn の値を出力するとともに、第１の時間間
隔の間にアクセス動作を禁止するためにアクセス制御信
号がディセーブルされ、前記マルチプレクサ手段は前記
第２の時間間隔の間に前記アドレス・デコーダへＡ0 ，
Ａ1 〜Ａ(n-1)/2 の値を出力するとともに、前記第２の
時間間隔の間にＡ 0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn のアド
レス値に対応するアクセス動作を許容するためにアクセ
ス制御信号がイネーブルされる回路。 - 【請求項８】 前記集積回路は、前記第１の時間間隔の
間にＡ1 ，Ａ3 〜Ａ n の値をアドレス・デコーダへ出力
するためのアドレス・ラッチを更に備えた請求項７に記
載の回路。 - 【請求項９】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜
Ａn-1 ，Ａn を集積回路へ入力するための方法であっ
て、前記集積回路は選択信号を出力するためのアドレス
・デコーダを含み、前記方法は、 第１の時間間隔の間に、前記アドレス・デコーダへ
Ａ0 ，Ａ2 〜Ａn-1 の値を入力するとともに、前記第１
の時間間隔の間に、前記集積回路によるアクセス動作を
禁止するためにアクセス制御信号がディセーブルされる
工程と、 第２の時間間隔の間に、前記アドレス・デコーダへ
Ａ1 ，Ａ3 〜Ａn の値を入力するとともに、前記第２の
時間間隔の間に、Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａnのア
ドレス値に対応するアクセス動作を許容するために前記
アクセス制御信号がイネーブルされる工程とを備えた信
号の入力方法。 - 【請求項１０】 第１の時間間隔の間に、アドレス・デ
コーダはＡ0 ，Ａ0，Ａ2 ，Ａ2 〜Ａn-1 ，Ａn-1 の値
を入力する請求項９に記載の信号の入力方法。 - 【請求項１１】 アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａ
n-1 ，Ａn を入力するための回路であって、 アドレス・デコーダを有する集積回路と、 前記アドレス信号Ａ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn を受
信するための複数の入力端子を有するマルチプレクサ手
段とを備え、前記マルチプレクサ手段は前記第１の時間
間隔の間に前記アドレス・デコーダへＡ0 ，Ａ2 〜Ａ
n-1 の値を出力するとともに、第１の時間間隔の間に前
記集積回路によるアクセス動作を禁止するためにアクセ
ス制御信号がディセーブルされ、前記マルチプレクサ手
段は前記第２の時間間隔の間に前記アドレス・デコーダ
へＡ1 ，Ａ3 〜Ａn の値を出力するとともに、前記第２
の時間間隔の間にＡ0 ，Ａ1 ，Ａ2 〜Ａn-1 ，Ａn のア
ドレス値に対応するアクセス動作を許容するためにアク
セス制御信号がイネーブルされる回路。 - 【請求項１２】 前記集積回路は、前記第１の時間間隔
の間にＡ0 ，Ａ2 〜Ａn-1 の値をアドレス・デコーダへ
出力するためのアドレス・ラッチを更に備えた請求項１
１に記載の回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/679,883 US5721708A (en) | 1996-07-15 | 1996-07-15 | Reduction of the address pins of the integrated circuit |
| JP8184498A JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/679,883 US5721708A (en) | 1996-07-15 | 1996-07-15 | Reduction of the address pins of the integrated circuit |
| JP8184498A JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031885A true JPH1031885A (ja) | 1998-02-03 |
Family
ID=26502532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184498A Pending JPH1031885A (ja) | 1996-07-15 | 1996-07-15 | アドレスピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721708A (ja) |
| JP (1) | JPH1031885A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
| US5920884A (en) * | 1996-09-24 | 1999-07-06 | Hyundai Electronics America, Inc. | Nonvolatile memory interface protocol which selects a memory device, transmits an address, deselects the device, subsequently reselects the device and accesses data |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
| JPH0370052A (ja) * | 1989-08-09 | 1991-03-26 | Hitachi Ltd | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 |
| JPH0935471A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | メモリ素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186345A (ja) * | 1987-01-29 | 1988-08-01 | Toshiba Corp | アドレス多重化制御回路 |
| JPH01223687A (ja) * | 1988-03-01 | 1989-09-06 | Nec Corp | メモリーアドレス制御回路 |
| JPH02113487A (ja) * | 1988-10-24 | 1990-04-25 | Mitsubishi Electric Corp | アドレス入力回路 |
| US5371866A (en) * | 1992-06-01 | 1994-12-06 | Staktek Corporation | Simulcast standard multichip memory addressing system |
-
1996
- 1996-07-15 JP JP8184498A patent/JPH1031885A/ja active Pending
- 1996-07-15 US US08/679,883 patent/US5721708A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0935471A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | メモリ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5721708A (en) | 1998-02-24 |
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