JPH1031458A - 液晶表示部の駆動回路 - Google Patents
液晶表示部の駆動回路Info
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- JPH1031458A JPH1031458A JP18735496A JP18735496A JPH1031458A JP H1031458 A JPH1031458 A JP H1031458A JP 18735496 A JP18735496 A JP 18735496A JP 18735496 A JP18735496 A JP 18735496A JP H1031458 A JPH1031458 A JP H1031458A
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- Japan
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- signal
- liquid crystal
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- sample
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Abstract
(57)【要約】
【課題】 簡単な構成で低コストでありながら、フリッ
カ、クロストークを抑えた高画質な画像表示を行うこと
ができる液晶表示部の駆動回路を提供する。 【解決手段】 シフトレジスタ102がシフトクロック
信号SCKより第1のサンプルホールド回路104及び
第2のサンプルホールド回路106を制御する信号SR
1〜SRmを生成する。第2N+1ライン(奇数ライ
ン)には第1のサンプルホールド回路104及び第2の
サンプルホールド回路106を有し、第2Nライン(偶
数ライン)には第1のサンプルホールド回路のみ有す
る。そのため、出力回路108より出力されるアナログ
画像信号の奇数ラインは偶数ラインに比較し1水平期間
分タイミングが遅れる。
カ、クロストークを抑えた高画質な画像表示を行うこと
ができる液晶表示部の駆動回路を提供する。 【解決手段】 シフトレジスタ102がシフトクロック
信号SCKより第1のサンプルホールド回路104及び
第2のサンプルホールド回路106を制御する信号SR
1〜SRmを生成する。第2N+1ライン(奇数ライ
ン)には第1のサンプルホールド回路104及び第2の
サンプルホールド回路106を有し、第2Nライン(偶
数ライン)には第1のサンプルホールド回路のみ有す
る。そのため、出力回路108より出力されるアナログ
画像信号の奇数ラインは偶数ラインに比較し1水平期間
分タイミングが遅れる。
Description
【0001】
【産業上の利用分野】本発明は、液晶表示部の駆動回路
に関するものである。
に関するものである。
【0002】
【従来の技術】液晶表示装置は近年、ノート型コンピュ
ータ、携帯型テレビ等に広く利用されており、要求され
る性能も高いものとなってきている。特に低消費電力
化、高画質化、高信頼性化に対する要求が高く、これら
を実現するための様々な構成や駆動方法が提案されてい
る。
ータ、携帯型テレビ等に広く利用されており、要求され
る性能も高いものとなってきている。特に低消費電力
化、高画質化、高信頼性化に対する要求が高く、これら
を実現するための様々な構成や駆動方法が提案されてい
る。
【0003】この要求に対する解決策として、例えば特
開平2−913号公報、特開平2−157815号公報
で提案されているような、絵素電極に容量的に結合して
いる走査信号配線の電位を変化させることにより、絵素
電極の電位を変調する駆動法(以下、容量結合駆動とす
る)が挙げられる。容量結合駆動法を使用することによ
り、液晶の誘電率異方性等に起因する直流成分を除去す
ることが可能であり、更に対向電極の電位一定、かつ表
示信号振幅を小さくすることができるため、高信頼性
化、低消費電力化が実現できる等の特性を有している。
しかしながら、前記の容量結合駆動法では、ハイビジョ
ン、XGA、SXGA等の大型、高精細ディスプレイに
対しては、横クロストークが生じる問題があった。横ク
ロストークは、表示信号配線と対向電極が容量的に結合
していることにより、表示信号電位の変化が対向電極電
位に振動成分を誘起し、希望する液晶印加電圧が得られ
ないことにより生じる。その結果、本来同一輝度を持た
なければならない画面上の領域が、それぞれ同時刻にオ
ン状態になる他の絵素のパターンに依存して異なる輝度
となってしまう。
開平2−913号公報、特開平2−157815号公報
で提案されているような、絵素電極に容量的に結合して
いる走査信号配線の電位を変化させることにより、絵素
電極の電位を変調する駆動法(以下、容量結合駆動とす
る)が挙げられる。容量結合駆動法を使用することによ
り、液晶の誘電率異方性等に起因する直流成分を除去す
ることが可能であり、更に対向電極の電位一定、かつ表
示信号振幅を小さくすることができるため、高信頼性
化、低消費電力化が実現できる等の特性を有している。
しかしながら、前記の容量結合駆動法では、ハイビジョ
ン、XGA、SXGA等の大型、高精細ディスプレイに
対しては、横クロストークが生じる問題があった。横ク
ロストークは、表示信号配線と対向電極が容量的に結合
していることにより、表示信号電位の変化が対向電極電
位に振動成分を誘起し、希望する液晶印加電圧が得られ
ないことにより生じる。その結果、本来同一輝度を持た
なければならない画面上の領域が、それぞれ同時刻にオ
ン状態になる他の絵素のパターンに依存して異なる輝度
となってしまう。
【0004】この横クロストークを解決する手段とし
て、表示信号配線毎に表示信号電位の極性を反転する駆
動法(以下ドット反転駆動とする)が知られている。ド
ット反転駆動法によれば、前記のような対向電極電位に
誘起される振動成分は、隣接する表示信号同士で打ち消
し合うため事実上消滅し、横クロストークは観測されな
い。
て、表示信号配線毎に表示信号電位の極性を反転する駆
動法(以下ドット反転駆動とする)が知られている。ド
ット反転駆動法によれば、前記のような対向電極電位に
誘起される振動成分は、隣接する表示信号同士で打ち消
し合うため事実上消滅し、横クロストークは観測されな
い。
【0005】前記した、容量結合駆動においてドット反
転駆動を実現する方法(以下容量結合ドット反転駆動と
する)としては、例えば特開平6−148675号公報
に示されている。
転駆動を実現する方法(以下容量結合ドット反転駆動と
する)としては、例えば特開平6−148675号公報
に示されている。
【0006】図9は、この従来の液晶表示装置のブロッ
ク図である。301はシフトクロック信号SCKの入力
端子、302はシフトクロックSCKに応じてサンプル
ホールド回路制御信号SR1〜SRmを出力するシフト
レジスタ、303はディジタル画像信号Vsigの入力
端子、304は入力端子303より入力されたディジタ
ル画像信号Vsigを反転する信号反転回路、305は
シフトレジスタ302より出力されたサンプルホールド
回路制御信号SR1〜SRmに応じてディジタル画像信
号Vsigをサンプリングし、サンプルホールド回路出
力制御信号入力端子306より入力されるサンプルホー
ルド回路出力制御信号に応じて画像信号を出力するサン
プルホールド回路、307はサンプルホールド回路30
5より出力されたディジタル画像信号SH1〜SHmを
アナログ画像信号に変換するD/A変換回路、308は
D/A変換回路307の出力信号をバッファリングする
出力回路である。
ク図である。301はシフトクロック信号SCKの入力
端子、302はシフトクロックSCKに応じてサンプル
ホールド回路制御信号SR1〜SRmを出力するシフト
レジスタ、303はディジタル画像信号Vsigの入力
端子、304は入力端子303より入力されたディジタ
ル画像信号Vsigを反転する信号反転回路、305は
シフトレジスタ302より出力されたサンプルホールド
回路制御信号SR1〜SRmに応じてディジタル画像信
号Vsigをサンプリングし、サンプルホールド回路出
力制御信号入力端子306より入力されるサンプルホー
ルド回路出力制御信号に応じて画像信号を出力するサン
プルホールド回路、307はサンプルホールド回路30
5より出力されたディジタル画像信号SH1〜SHmを
アナログ画像信号に変換するD/A変換回路、308は
D/A変換回路307の出力信号をバッファリングする
出力回路である。
【0007】309は走査信号を出力するゲートドライ
バ、310は走査信号配線、311は表示信号配線、3
12はTFTであり、そのゲート電極は第2Nライン目
(Nは整数)の走査信号配線310に接続され、ソース
電極は第2M+1ライン目の表示信号配線311に接続
されている。313は絵素電極であり、TFT312の
ドレイン電極に接続されている。314は対向電極、3
15は絵素電極313と対向電極314の間に形成され
る液晶容量(Clc)、316は液晶層の電荷保持能力
の不足分を補償し走査信号配線310の電位変化により
絵素電極313に変調をかけるために、絵素電極313
と第2N+1ライン目の走査信号配線310との間に形
成された蓄積容量(Cst)である。317はTFT3
12のゲート電極とドレイン電極間に発生する寄生容量
であるゲート=ドレイン容量(Cgd)である。以下、
このような絵素の構成を前段容量構成と呼ぶ。
バ、310は走査信号配線、311は表示信号配線、3
12はTFTであり、そのゲート電極は第2Nライン目
(Nは整数)の走査信号配線310に接続され、ソース
電極は第2M+1ライン目の表示信号配線311に接続
されている。313は絵素電極であり、TFT312の
ドレイン電極に接続されている。314は対向電極、3
15は絵素電極313と対向電極314の間に形成され
る液晶容量(Clc)、316は液晶層の電荷保持能力
の不足分を補償し走査信号配線310の電位変化により
絵素電極313に変調をかけるために、絵素電極313
と第2N+1ライン目の走査信号配線310との間に形
成された蓄積容量(Cst)である。317はTFT3
12のゲート電極とドレイン電極間に発生する寄生容量
であるゲート=ドレイン容量(Cgd)である。以下、
このような絵素の構成を前段容量構成と呼ぶ。
【0008】318はTFTであり、そのゲート電極は
第2N+1ライン目(Nは整数)の走査信号配線310
に接続され、ソース電極は第2Mライン目の表示信号配
線311に接続されている。319は絵素電極であり、
TFT318のドレイン電極に接続されている。320
は対向電極、321は絵素電極319と対向電極320
の間に形成される液晶容量(Clc)、322は液晶層
の電荷保持能力の不足分を補償し、走査信号配線310
の電位変化により絵素電極319に変調をかけるため
に、絵素電極319と第2Nライン目の走査信号配線3
10との間に形成された蓄積容量(Cst)である。3
23はTFT318のゲート電極とドレイン電極間に発
生する寄生容量であるゲート=ドレイン容量(Cgd)
である。以下、このような絵素の構成を後段容量構成と
呼ぶ。
第2N+1ライン目(Nは整数)の走査信号配線310
に接続され、ソース電極は第2Mライン目の表示信号配
線311に接続されている。319は絵素電極であり、
TFT318のドレイン電極に接続されている。320
は対向電極、321は絵素電極319と対向電極320
の間に形成される液晶容量(Clc)、322は液晶層
の電荷保持能力の不足分を補償し、走査信号配線310
の電位変化により絵素電極319に変調をかけるため
に、絵素電極319と第2Nライン目の走査信号配線3
10との間に形成された蓄積容量(Cst)である。3
23はTFT318のゲート電極とドレイン電極間に発
生する寄生容量であるゲート=ドレイン容量(Cgd)
である。以下、このような絵素の構成を後段容量構成と
呼ぶ。
【0009】図10は本従来例における波形図である。
SCKはシフトクロック、Vsigはディジタル画像信
号、SR1〜SRmはシフトレジスタ302の出力した
シフトクロック、SH1〜SHmはサンプルホールド回
路305の出力したディジタル画像信号、Y1及びY2
は出力回路308より表示信号配線311に出力される
アナログ画像信号である。
SCKはシフトクロック、Vsigはディジタル画像信
号、SR1〜SRmはシフトレジスタ302の出力した
シフトクロック、SH1〜SHmはサンプルホールド回
路305の出力したディジタル画像信号、Y1及びY2
は出力回路308より表示信号配線311に出力される
アナログ画像信号である。
【0010】図11は本従来例における波形図である。
Y1は表示信号配線311の第1ラインの信号波形、Y
2は表示信号配線311の第2ラインの信号波形であ
る。また、X1はゲートドライバ309より走査信号配
線310の第1ラインに出力される信号波形であり、X
2はゲートドライバ309より走査信号配線310の第
2ラインに出力される信号波形、X3、X4も同様にし
てそれぞれゲートドライバ309より走査信号配線31
0の第3ライン及び第4ラインに出力される信号波形で
ある。
Y1は表示信号配線311の第1ラインの信号波形、Y
2は表示信号配線311の第2ラインの信号波形であ
る。また、X1はゲートドライバ309より走査信号配
線310の第1ラインに出力される信号波形であり、X
2はゲートドライバ309より走査信号配線310の第
2ラインに出力される信号波形、X3、X4も同様にし
てそれぞれゲートドライバ309より走査信号配線31
0の第3ライン及び第4ラインに出力される信号波形で
ある。
【0011】図12及び図13は、本従来例における画
像表示例である。
像表示例である。
【0012】以上のように構成された従来の液晶表示装
置の動作について、図9、図10、図11、図12、図
13を用いて説明する。まず、シフトレジスタ302は
シフトクロックSCKに応じて、サンプルホールド回路
制御信号SR1〜SRmを出力する。サンプルホールド
回路305は、サンプルホールド回路制御信号SR1〜
SRm=HIGH時にディジタル画像信号Vsigをサ
ンプリングするため、例えばディジタル画像信号Vsi
g=D1,1は、SR1=HIGH時にサンプリングさ
れ、サンプルホールド回路305に記憶される。次にデ
ィジタル画像信号Vsig=D1,2は、SR2=HI
GH時にサンプリングされ、サンプルホールド回路30
5に記憶されるが、その際ディジタル画像信号Vsig
=D1,2は信号反転回路304により反転処理される
ため、サンプルホールド回路305には、ディジタル画
像信号Vsig=D1,2とは逆極性の画像データが記
憶される。以降同様にして、表示信号配線111の第2
M+1ライン(奇数ライン)においては信号反転回路3
04を介さないため、ディジタル画像信号Vsigと同
極性の画像信号がサンプルホールド回路305に記憶さ
れ、第2Mライン(偶数ライン)においては信号反転回
路304を介してディジタル画像信号Vsigが供給さ
れるため、反転した画像信号がサンプルホールド回路3
05に記憶される。
置の動作について、図9、図10、図11、図12、図
13を用いて説明する。まず、シフトレジスタ302は
シフトクロックSCKに応じて、サンプルホールド回路
制御信号SR1〜SRmを出力する。サンプルホールド
回路305は、サンプルホールド回路制御信号SR1〜
SRm=HIGH時にディジタル画像信号Vsigをサ
ンプリングするため、例えばディジタル画像信号Vsi
g=D1,1は、SR1=HIGH時にサンプリングさ
れ、サンプルホールド回路305に記憶される。次にデ
ィジタル画像信号Vsig=D1,2は、SR2=HI
GH時にサンプリングされ、サンプルホールド回路30
5に記憶されるが、その際ディジタル画像信号Vsig
=D1,2は信号反転回路304により反転処理される
ため、サンプルホールド回路305には、ディジタル画
像信号Vsig=D1,2とは逆極性の画像データが記
憶される。以降同様にして、表示信号配線111の第2
M+1ライン(奇数ライン)においては信号反転回路3
04を介さないため、ディジタル画像信号Vsigと同
極性の画像信号がサンプルホールド回路305に記憶さ
れ、第2Mライン(偶数ライン)においては信号反転回
路304を介してディジタル画像信号Vsigが供給さ
れるため、反転した画像信号がサンプルホールド回路3
05に記憶される。
【0013】次に、サンプルホールド回路305より出
力されるディジタル画像信号SH1〜SHmはD/A変
換回路307に入力され、アナログ画像信号に変換され
る。D/A変換回路307より出力されるアナログ画像
信号は出力回路308を介して表示信号配線311に出
力される。表示信号配線311の、第1ラインの画像信
号Y1及び第2ラインの画像信号Y2を図10に示す。
ここで、Y1及びY2の極性は反対となる。表示信号配
線311の第1ラインの画像信号Y1及び第2ラインの
画像信号Y2と、ゲートドライバ309の出力信号の関
係を図11に示す。ここで、ゲートドライバ309より
走査信号配線310の第1ラインに供給される走査信号
をX1、走査信号配線310の第2ラインに供給される
走査信号をX2、走査信号配線310の第3ラインに供
給される走査信号をX3、走査信号配線310の第4ラ
インに供給される走査信号をX4としている。
力されるディジタル画像信号SH1〜SHmはD/A変
換回路307に入力され、アナログ画像信号に変換され
る。D/A変換回路307より出力されるアナログ画像
信号は出力回路308を介して表示信号配線311に出
力される。表示信号配線311の、第1ラインの画像信
号Y1及び第2ラインの画像信号Y2を図10に示す。
ここで、Y1及びY2の極性は反対となる。表示信号配
線311の第1ラインの画像信号Y1及び第2ラインの
画像信号Y2と、ゲートドライバ309の出力信号の関
係を図11に示す。ここで、ゲートドライバ309より
走査信号配線310の第1ラインに供給される走査信号
をX1、走査信号配線310の第2ラインに供給される
走査信号をX2、走査信号配線310の第3ラインに供
給される走査信号をX3、走査信号配線310の第4ラ
インに供給される走査信号をX4としている。
【0014】次に、図11に示した駆動波形を、図9に
示す構成の液晶表示装置に印加した場合の駆動電位関係
について、図4及び図5を用いて説明する。図4は、前
段容量構成の絵素における駆動電位関係を示したもので
あり、同図(a)はオン期間直後正側補償電位による変
調、同図(b)はオン期間直後負側補償電位による変調
を示している。又、図5は、後段容量構成の絵素におけ
る駆動電位関係を示したものであり、同図(a)はオン
期間直前負側補償電位による変調、同図(b)はオン期
間直前正側補償電位による変調を示している。図4にお
いてX1は、絵素電極313に蓄積容量316を介して
接続する走査信号配線310に印加される電位、X2は
TFT312のゲート電極に接続している走査信号配線
310に印加される電位、Y1はTFT312のソース
電極に接続している表示信号配線311に印加される電
位、Vlc1は絵素電極313における電位、Vgon
はTFTオン電位レベル、Ve(+)は正側補償電位レ
ベル、Ve(−)は負側補償電位レベル、Vcomは対
向電極電位(一定値)である。補償電圧はTFTオン期
間の直前直後に印加されている。表示信号Y1の極性は
表示信号配線311の1本毎に反転(空間的に反転)し
ており、これに対応して補償電圧はTFTオン期間の前
後で極性が反転している。又、表示信号Y1は、走査信
号配線310の1本毎に反転(時間的に反転)してお
り、これに対応して、補償電圧は走査信号配線310の
1本毎に極性が反転している。又、図5においてX1は
TFT318のゲート電極に接続している走査信号配線
310に印加される電位、X2は絵素電極319に蓄積
容量322を介して接続する走査信号配線310に印加
される電位、Y2はTFT318のソース電極に接続し
ている表示信号配線311に印加される電位、Vlc2
は絵素電極319における電位、VgonはTFTオン
電位レベル、Ve(+)は正側補償電位レベル、Ve
(−)は負側補償電位レベル、Vcomは対向電極電位
(一定値)である。補償電圧はTFTオン期間の直前直
後に印加されている。表示信号Y2の極性は表示信号配
線311の1本毎に反転(空間的に反転)しており、こ
れに対応して補償電圧はTFTオン期間の前後で極性が
反転している。又、表示信号Y2は、走査信号配線31
0の1本毎に反転(時間的に反転)しており、これに対
応して、補償電圧は走査信号配線310の1本毎に極性
が反転している。すなわち、Y1及びY2の極性は空間
的及び時間的に反転した関係にある。
示す構成の液晶表示装置に印加した場合の駆動電位関係
について、図4及び図5を用いて説明する。図4は、前
段容量構成の絵素における駆動電位関係を示したもので
あり、同図(a)はオン期間直後正側補償電位による変
調、同図(b)はオン期間直後負側補償電位による変調
を示している。又、図5は、後段容量構成の絵素におけ
る駆動電位関係を示したものであり、同図(a)はオン
期間直前負側補償電位による変調、同図(b)はオン期
間直前正側補償電位による変調を示している。図4にお
いてX1は、絵素電極313に蓄積容量316を介して
接続する走査信号配線310に印加される電位、X2は
TFT312のゲート電極に接続している走査信号配線
310に印加される電位、Y1はTFT312のソース
電極に接続している表示信号配線311に印加される電
位、Vlc1は絵素電極313における電位、Vgon
はTFTオン電位レベル、Ve(+)は正側補償電位レ
ベル、Ve(−)は負側補償電位レベル、Vcomは対
向電極電位(一定値)である。補償電圧はTFTオン期
間の直前直後に印加されている。表示信号Y1の極性は
表示信号配線311の1本毎に反転(空間的に反転)し
ており、これに対応して補償電圧はTFTオン期間の前
後で極性が反転している。又、表示信号Y1は、走査信
号配線310の1本毎に反転(時間的に反転)してお
り、これに対応して、補償電圧は走査信号配線310の
1本毎に極性が反転している。又、図5においてX1は
TFT318のゲート電極に接続している走査信号配線
310に印加される電位、X2は絵素電極319に蓄積
容量322を介して接続する走査信号配線310に印加
される電位、Y2はTFT318のソース電極に接続し
ている表示信号配線311に印加される電位、Vlc2
は絵素電極319における電位、VgonはTFTオン
電位レベル、Ve(+)は正側補償電位レベル、Ve
(−)は負側補償電位レベル、Vcomは対向電極電位
(一定値)である。補償電圧はTFTオン期間の直前直
後に印加されている。表示信号Y2の極性は表示信号配
線311の1本毎に反転(空間的に反転)しており、こ
れに対応して補償電圧はTFTオン期間の前後で極性が
反転している。又、表示信号Y2は、走査信号配線31
0の1本毎に反転(時間的に反転)しており、これに対
応して、補償電圧は走査信号配線310の1本毎に極性
が反転している。すなわち、Y1及びY2の極性は空間
的及び時間的に反転した関係にある。
【0015】図9に示す構成に、図4で示した電位を印
加したときの絵素電極電位を、Vlc1として示す。
又、ここで、図4に示す構成に、図5で示した電位を印
加したときの絵素電極電位を、Vlc2として示す。こ
こで、(数1)とした時、(数2)を満たす電位を設定
した場合には、表示信号振幅の中心と絵素電極電位振幅
の中心及び対向電極電位が一致し、液晶の誘電率異方性
等による直流成分が生じないため、フリッカのない表示
を実現することができる。
加したときの絵素電極電位を、Vlc1として示す。
又、ここで、図4に示す構成に、図5で示した電位を印
加したときの絵素電極電位を、Vlc2として示す。こ
こで、(数1)とした時、(数2)を満たす電位を設定
した場合には、表示信号振幅の中心と絵素電極電位振幅
の中心及び対向電極電位が一致し、液晶の誘電率異方性
等による直流成分が生じないため、フリッカのない表示
を実現することができる。
【0016】
【数1】 Ctot=Clc+Cst+Cgd Ktg=Cgd/Ctot Kzg=Cst/Ctot
【0017】
【数2】Ktg(Vgon−Vgl)+Kzg(Vge
(+)+Vge(−))/2=0 又、表示信号振幅を小さくしても蓄積容量による変調電
圧を絵素電極に印加できるため、液晶印加電圧は大きく
なり、低消費電力化も実現できる。更に表示信号配線3
11の電位は、1本毎に極性反転しているため、例えば
ウィンドウパターンを表示した場合にも対向電極電位の
変動をなくすことができるため、横クロストークを生じ
ないといった特性を有している。
(+)+Vge(−))/2=0 又、表示信号振幅を小さくしても蓄積容量による変調電
圧を絵素電極に印加できるため、液晶印加電圧は大きく
なり、低消費電力化も実現できる。更に表示信号配線3
11の電位は、1本毎に極性反転しているため、例えば
ウィンドウパターンを表示した場合にも対向電極電位の
変動をなくすことができるため、横クロストークを生じ
ないといった特性を有している。
【0018】
【発明が解決しようとする課題】しかしながら、図9に
示す構成で容量結合ドット反転駆動を同時に実現するた
めに、走査信号配線の上下にスイッチング素子を構成す
る必要性が生じた。その結果、図12に示すように、液
晶パネルでの表示画像は1ライン毎に上下にずれてしま
う。これは、ある走査信号配線(例えばX1)が選択さ
れた場合に、当該走査信号配線X1に接続されているス
イッチング素子が表示信号配線毎に上下に構成されてい
るためであり、本来横一列の表示となるはずのD1,1
〜D1,mは、上下にずれたジグザグの表示となる。よ
って、例えば1本の横線を表示する場合にも、上下にジ
グザグの表示となるため、特にパソコンの画像を表示す
るOA用途での使用において大きな問題となる。又、ゲ
ート遅延等により、前段容量構成の絵素電極における実
効電圧と、後段容量構成の絵素電極における実効電圧値
に差が生じるため、隣り合う画素に輝度差を生じ、その
輝度差が大きい場合には図13に示すような縦スジのム
ラとして認識されるという課題を有していた。
示す構成で容量結合ドット反転駆動を同時に実現するた
めに、走査信号配線の上下にスイッチング素子を構成す
る必要性が生じた。その結果、図12に示すように、液
晶パネルでの表示画像は1ライン毎に上下にずれてしま
う。これは、ある走査信号配線(例えばX1)が選択さ
れた場合に、当該走査信号配線X1に接続されているス
イッチング素子が表示信号配線毎に上下に構成されてい
るためであり、本来横一列の表示となるはずのD1,1
〜D1,mは、上下にずれたジグザグの表示となる。よ
って、例えば1本の横線を表示する場合にも、上下にジ
グザグの表示となるため、特にパソコンの画像を表示す
るOA用途での使用において大きな問題となる。又、ゲ
ート遅延等により、前段容量構成の絵素電極における実
効電圧と、後段容量構成の絵素電極における実効電圧値
に差が生じるため、隣り合う画素に輝度差を生じ、その
輝度差が大きい場合には図13に示すような縦スジのム
ラとして認識されるという課題を有していた。
【0019】本発明はかかる点に鑑み、フリッカが無
く、低消費電力で、更に横クロストーク及び上下のジグ
ザグ表示及び縦スジムラのない液晶表示が可能となる液
晶表示部の駆動回路を低コストで提供することを目的と
する。
く、低消費電力で、更に横クロストーク及び上下のジグ
ザグ表示及び縦スジムラのない液晶表示が可能となる液
晶表示部の駆動回路を低コストで提供することを目的と
する。
【0020】
【課題を解決するための手段】上記課題を解決するため
の請求項1に記載の本発明は、液晶表示部における複数
の表示信号配線の1ラインあるいは複数ライン毎に、異
なる構成のサンプルホールド回路を備え、前記表示信号
配線の1ラインあるいは複数ライン毎に、異なる水平期
間の画像信号を同時に出力することを特徴とする液晶表
示部の駆動回路である。
の請求項1に記載の本発明は、液晶表示部における複数
の表示信号配線の1ラインあるいは複数ライン毎に、異
なる構成のサンプルホールド回路を備え、前記表示信号
配線の1ラインあるいは複数ライン毎に、異なる水平期
間の画像信号を同時に出力することを特徴とする液晶表
示部の駆動回路である。
【0021】請求項2に記載の本発明は、液晶表示部に
おける複数の表示信号配線の1ラインあるいは複数ライ
ン毎に、出力特性を異なるものとすることを特徴とする
液晶表示部の駆動回路である。
おける複数の表示信号配線の1ラインあるいは複数ライ
ン毎に、出力特性を異なるものとすることを特徴とする
液晶表示部の駆動回路である。
【0022】請求項3に記載の本発明は、所定期間毎に
連続する複数の画像信号の各々を別々に受信し、その受
信した複数の画像信号の一部を遅延しながら、その受信
した複数の画像信号の各々を別々に送信する画像信号受
信手段と、その画像信号受信手段から送信される複数の
画像信号に基づいて、液晶表示部における複数の表示電
極の各々に表示信号を供給する出力手段とを備え、前記
液晶表示部における複数の表示電極の一部に供給された
表示信号の各々の極性は反転することを特徴とする液晶
表示部の駆動回路である。
連続する複数の画像信号の各々を別々に受信し、その受
信した複数の画像信号の一部を遅延しながら、その受信
した複数の画像信号の各々を別々に送信する画像信号受
信手段と、その画像信号受信手段から送信される複数の
画像信号に基づいて、液晶表示部における複数の表示電
極の各々に表示信号を供給する出力手段とを備え、前記
液晶表示部における複数の表示電極の一部に供給された
表示信号の各々の極性は反転することを特徴とする液晶
表示部の駆動回路である。
【0023】なお、前記画像信号受信手段は、前記所定
期間毎に連続する複数の画像信号の各々を別々に受信
し、所定の制御信号に従って、その受信した複数の画像
信号の各々を、同時に別々に送信する複数の第1のサン
プルホールド回路と、その複数の第1のサンプルホール
ド回路の一部から送信される画像信号の各々を別々に受
信し、次の前記所定の制御信号に従って、その一部から
送信された画像信号の各々を、同時に別々に前記出力手
段の入力部の一部に送信する複数の第2のサンプルホー
ルド回路とを備え、前記複数の第1のサンプルホールド
回路の残部から送信される画像信号の各々は、前記出力
手段の入力部の残部により受信されるとしてもよい。
期間毎に連続する複数の画像信号の各々を別々に受信
し、所定の制御信号に従って、その受信した複数の画像
信号の各々を、同時に別々に送信する複数の第1のサン
プルホールド回路と、その複数の第1のサンプルホール
ド回路の一部から送信される画像信号の各々を別々に受
信し、次の前記所定の制御信号に従って、その一部から
送信された画像信号の各々を、同時に別々に前記出力手
段の入力部の一部に送信する複数の第2のサンプルホー
ルド回路とを備え、前記複数の第1のサンプルホールド
回路の残部から送信される画像信号の各々は、前記出力
手段の入力部の残部により受信されるとしてもよい。
【0024】また、前記出力手段は、前記出力手段の入
力部の一部を入力部とし、その一部に送信されるディジ
タル画像信号の各々を別々に受信し、その受信したディ
ジタル画像信号の各々を別々にアナログ画像信号に変換
する複数の第1のD/A変換回路と、前記出力手段の入
力部の残部を入力部とし、その残部に送信されるディジ
タル画像信号の各々を別々に受信し、その受信したディ
ジタル画像信号の各々を別々にアナログ画像信号に変換
する複数の第2のD/A変換回路と、その複数の第1及
び第2のD/A変換回路により変換されたアナログ画像
信号の各々を、前記液晶表示部における複数の表示電極
の各々に供給するバッファとを備え、前記アナログ画像
信号は前記表示信号であり、前記複数の第2のD/A変
換回路により変換されたアナログ画像信号の各々は、前
記表示信号の極性が反転する前記表示電極の各々に供給
されるとしてもよい。
力部の一部を入力部とし、その一部に送信されるディジ
タル画像信号の各々を別々に受信し、その受信したディ
ジタル画像信号の各々を別々にアナログ画像信号に変換
する複数の第1のD/A変換回路と、前記出力手段の入
力部の残部を入力部とし、その残部に送信されるディジ
タル画像信号の各々を別々に受信し、その受信したディ
ジタル画像信号の各々を別々にアナログ画像信号に変換
する複数の第2のD/A変換回路と、その複数の第1及
び第2のD/A変換回路により変換されたアナログ画像
信号の各々を、前記液晶表示部における複数の表示電極
の各々に供給するバッファとを備え、前記アナログ画像
信号は前記表示信号であり、前記複数の第2のD/A変
換回路により変換されたアナログ画像信号の各々は、前
記表示信号の極性が反転する前記表示電極の各々に供給
されるとしてもよい。
【0025】更に、前記液晶表示部の駆動回路は、前記
複数の第1のD/A変換回路の各々の出力電圧を補正す
る第1の補正手段と、前記複数の第2のD/A変換回路
の各々の出力電圧を補正する第2の補正手段とを更に備
えたとしてもよい。
複数の第1のD/A変換回路の各々の出力電圧を補正す
る第1の補正手段と、前記複数の第2のD/A変換回路
の各々の出力電圧を補正する第2の補正手段とを更に備
えたとしてもよい。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を複数
の実施の形態と図面を用いて説明する。
の実施の形態と図面を用いて説明する。
【0027】(実施の形態1)本発明の液晶表示部の駆
動回路に関する第1の実施の形態について、その駆動回
路を含む液晶表示装置のブロック図である図1を参照し
ながら説明する。図1において、101はシフトクロッ
ク信号SCKの入力端子、102はシフトクロックSC
Kに応じて出力SR1..SRmを出力するシフトレジ
スタ、103はディジタル画像信号Vsigの入力端
子、104はシフトレジスタ102の出力信号に応じて
ディジタル画像信号Vsigをサンプリングする第1の
サンプルホールド回路、105は第1のサンプルホール
ド回路104の出力制御信号入力端子、106は第1の
サンプルホールド回路104の出力をサンプリングする
第2のサンプルホールド回路、107は第1のサンプル
ホールド回路104より出力されるディジタル画像信号
又は第2のサンプルホールド回路106より出力される
ディジタル画像信号をアナログ画像信号に変換するD/
A変換回路、108はD/A変換回路107より出力さ
れるアナログ画像信号のバッファリングを行う出力回路
である。
動回路に関する第1の実施の形態について、その駆動回
路を含む液晶表示装置のブロック図である図1を参照し
ながら説明する。図1において、101はシフトクロッ
ク信号SCKの入力端子、102はシフトクロックSC
Kに応じて出力SR1..SRmを出力するシフトレジ
スタ、103はディジタル画像信号Vsigの入力端
子、104はシフトレジスタ102の出力信号に応じて
ディジタル画像信号Vsigをサンプリングする第1の
サンプルホールド回路、105は第1のサンプルホール
ド回路104の出力制御信号入力端子、106は第1の
サンプルホールド回路104の出力をサンプリングする
第2のサンプルホールド回路、107は第1のサンプル
ホールド回路104より出力されるディジタル画像信号
又は第2のサンプルホールド回路106より出力される
ディジタル画像信号をアナログ画像信号に変換するD/
A変換回路、108はD/A変換回路107より出力さ
れるアナログ画像信号のバッファリングを行う出力回路
である。
【0028】109は走査信号を出力するゲートドライ
バ、110は走査信号配線、111は表示信号配線、1
12はTFTであり、そのゲート電極は第2Nライン目
(Nは整数)の走査信号配線110に接続され、ソース
電極は第2M+1ライン目の表示信号配線111に接続
されている。113は絵素電極でありTFT112のド
レイン電極に接続されている。114は対向電極、11
5は絵素電極113と対向電極114の間に形成される
液晶容量(Clc)、116は液晶層の電荷保持能力の
不足分を補償し走査信号配線110の電位変化により絵
素電極113に変調をかけるために、絵素電極113と
第2N+1ライン目の走査信号配線110との間に形成
された蓄積容量(Cst)である(前段容量構成)。1
17はTFT112のゲート電極とドレイン電極間に発
生する寄生容量であるゲート=ドレイン容量(Cgd)
である。
バ、110は走査信号配線、111は表示信号配線、1
12はTFTであり、そのゲート電極は第2Nライン目
(Nは整数)の走査信号配線110に接続され、ソース
電極は第2M+1ライン目の表示信号配線111に接続
されている。113は絵素電極でありTFT112のド
レイン電極に接続されている。114は対向電極、11
5は絵素電極113と対向電極114の間に形成される
液晶容量(Clc)、116は液晶層の電荷保持能力の
不足分を補償し走査信号配線110の電位変化により絵
素電極113に変調をかけるために、絵素電極113と
第2N+1ライン目の走査信号配線110との間に形成
された蓄積容量(Cst)である(前段容量構成)。1
17はTFT112のゲート電極とドレイン電極間に発
生する寄生容量であるゲート=ドレイン容量(Cgd)
である。
【0029】118はTFTであり、そのゲート電極は
第2N+1ライン目(Nは整数)の走査信号配線110
に接続され、ソース電極は第2Mライン目の表示信号配
線111に接続されている。119は絵素電極でありT
FT118のドレイン電極に接続されている。120は
対向電極、121は絵素電極119と対向電極120の
間に形成される液晶容量(Clc)、122は液晶層の
電荷保持能力の不足分を補償し、走査信号配線110の
電位変化により絵素電極119に変調をかけるために、
絵素電極119と第2Nライン目の走査信号配線110
との間に形成された蓄積容量(Cst)である(後段容
量構成)。123はTFT118のゲート電極とドレイ
ン電極間に発生する寄生容量であるゲート=ドレイン容
量(Cgd)である。
第2N+1ライン目(Nは整数)の走査信号配線110
に接続され、ソース電極は第2Mライン目の表示信号配
線111に接続されている。119は絵素電極でありT
FT118のドレイン電極に接続されている。120は
対向電極、121は絵素電極119と対向電極120の
間に形成される液晶容量(Clc)、122は液晶層の
電荷保持能力の不足分を補償し、走査信号配線110の
電位変化により絵素電極119に変調をかけるために、
絵素電極119と第2Nライン目の走査信号配線110
との間に形成された蓄積容量(Cst)である(後段容
量構成)。123はTFT118のゲート電極とドレイ
ン電極間に発生する寄生容量であるゲート=ドレイン容
量(Cgd)である。
【0030】図2は本実施の形態における第1の波形図
であり、SCKはシフトクロック、Vsigはディジタ
ル画像信号、SR1〜SRmはシフトレジスタ102の
出力信号、OEは第1のサンプルホールド回路104及
び第2のサンプルホールド回路106の出力を制御する
信号、SH1〜SHmはD/A変換回路107に入力さ
れるディジタル画像信号、Y1〜Ymは出力回路108
より出力されるアナログ画像信号である。
であり、SCKはシフトクロック、Vsigはディジタ
ル画像信号、SR1〜SRmはシフトレジスタ102の
出力信号、OEは第1のサンプルホールド回路104及
び第2のサンプルホールド回路106の出力を制御する
信号、SH1〜SHmはD/A変換回路107に入力さ
れるディジタル画像信号、Y1〜Ymは出力回路108
より出力されるアナログ画像信号である。
【0031】図3は本実施の形態における表示信号配線
電位と走査信号配線のタイミング関係を示した図であ
り、Y1はD/A変換回路107によりアナログ画像信
号に変換され出力回路108より表示信号配線111の
第1ラインに出力されたアナログ画像信号、Y2はD/
A変換回路107によりアナログ画像信号に変換され出
力回路108より表示信号配線111の第2ラインに出
力されたアナログ画像信号、X1〜X4はそれぞれ、ゲ
ートドライバ109より走査信号配線110の第1〜第
4ラインに出力される走査信号である。
電位と走査信号配線のタイミング関係を示した図であ
り、Y1はD/A変換回路107によりアナログ画像信
号に変換され出力回路108より表示信号配線111の
第1ラインに出力されたアナログ画像信号、Y2はD/
A変換回路107によりアナログ画像信号に変換され出
力回路108より表示信号配線111の第2ラインに出
力されたアナログ画像信号、X1〜X4はそれぞれ、ゲ
ートドライバ109より走査信号配線110の第1〜第
4ラインに出力される走査信号である。
【0032】図4は、本実施の形態の前段容量構成部に
おける表示信号配線電位と走査信号配線電位及び絵素電
極電位の関係を示した図であり、走査信号配線110の
第1ライン及び第2ラインの電位それぞれX1及びX2
と、表示信号配線111の第1ラインの電位Y1と、絵
素電極113の電位Vlc1を示したものである。
おける表示信号配線電位と走査信号配線電位及び絵素電
極電位の関係を示した図であり、走査信号配線110の
第1ライン及び第2ラインの電位それぞれX1及びX2
と、表示信号配線111の第1ラインの電位Y1と、絵
素電極113の電位Vlc1を示したものである。
【0033】図5は、本実施の形態の後段容量構成部に
おける表示信号配線電位と走査信号配線電位及び絵素電
極電位の関係を示した図であり、走査信号配線110の
第1ライン及び第2ラインの電位それぞれX1及びX2
と表示信号配線111の第2ラインの電位Y2と、絵素
電極119の電位Vlc2を示したものである。
おける表示信号配線電位と走査信号配線電位及び絵素電
極電位の関係を示した図であり、走査信号配線110の
第1ライン及び第2ラインの電位それぞれX1及びX2
と表示信号配線111の第2ラインの電位Y2と、絵素
電極119の電位Vlc2を示したものである。
【0034】図6は、本実施の形態における画像表示例
である。
である。
【0035】以上のように構成されたこの実施の形態の
液晶表示装置において、以下その動作を説明する。
液晶表示装置において、以下その動作を説明する。
【0036】シフトレジスタ102はシフトクロックS
CKに応じて、サンプルホールド回路104を制御する
ための信号SR1〜SRmを出力する。第1のサンプル
ホールド回路104は、SR1〜SRm信号がHIGH
の期間に、ディジタル画像信号入力端子102より入力
されたディジタル画像信号Vsigをサンプリングす
る。ここで、図2に示すように、ディジタル画像信号V
sigは1水平期間(1H)毎に極性が反転している信
号である。よって、例えばディジタル画像信号D1,1
はSR1=HIGHの期間に第1のサンプルホールド回
路104においてサンプリングされ記憶される。又、デ
ィジタル画像信号D1,2はSR2=HIGHの期間に
第1のサンプルホールド回路104においてサンプリン
グされ、記憶される。以降のディジタル画像データも同
様にして、順次各ラインの第1のサンプルホールド回路
104においてサンプリングされ、記憶される。第1の
サンプルホールド回路回路104に記憶されたディジタ
ル画像信号D1,1〜D1,mは、サンプルホールド回
路制御信号OE=HIGHの期間に、一斉に出力され
る。この際、第2N+1ラインにおいては、第1のサン
プルホールド回路104の出力は、D/A変換回路10
7に入力され、第2Nラインにおいては、第1のサンプ
ルホールド回路104の出力は、第2のサンプルホール
ド回路106に入力される。第2のサンプルホールド回
路106に入力されたディジタル画像信号は、次のOE
=HIGHの期間に一斉に出力される。結果的に、表示
信号配線111の第2Nラインのディジタル画像信号に
対するサンプルホールドの回数は、表示信号配線111
の第2N+1ラインに比較して1回多くなるため、第2
N+1ラインのディジタル画像信号のタイミングに比較
して1水平期間遅れることとなる。
CKに応じて、サンプルホールド回路104を制御する
ための信号SR1〜SRmを出力する。第1のサンプル
ホールド回路104は、SR1〜SRm信号がHIGH
の期間に、ディジタル画像信号入力端子102より入力
されたディジタル画像信号Vsigをサンプリングす
る。ここで、図2に示すように、ディジタル画像信号V
sigは1水平期間(1H)毎に極性が反転している信
号である。よって、例えばディジタル画像信号D1,1
はSR1=HIGHの期間に第1のサンプルホールド回
路104においてサンプリングされ記憶される。又、デ
ィジタル画像信号D1,2はSR2=HIGHの期間に
第1のサンプルホールド回路104においてサンプリン
グされ、記憶される。以降のディジタル画像データも同
様にして、順次各ラインの第1のサンプルホールド回路
104においてサンプリングされ、記憶される。第1の
サンプルホールド回路回路104に記憶されたディジタ
ル画像信号D1,1〜D1,mは、サンプルホールド回
路制御信号OE=HIGHの期間に、一斉に出力され
る。この際、第2N+1ラインにおいては、第1のサン
プルホールド回路104の出力は、D/A変換回路10
7に入力され、第2Nラインにおいては、第1のサンプ
ルホールド回路104の出力は、第2のサンプルホール
ド回路106に入力される。第2のサンプルホールド回
路106に入力されたディジタル画像信号は、次のOE
=HIGHの期間に一斉に出力される。結果的に、表示
信号配線111の第2Nラインのディジタル画像信号に
対するサンプルホールドの回数は、表示信号配線111
の第2N+1ラインに比較して1回多くなるため、第2
N+1ラインのディジタル画像信号のタイミングに比較
して1水平期間遅れることとなる。
【0037】次に、第1のサンプルホールド回路104
又は第2のサンプルホールド回路106より出力された
ディジタル画像信号SH1〜SHmはそれぞれ、D/A
変換回路107に入力され、アナログ画像信号に変換さ
る。更に出力バッファ等を含む出力回路108を介し
て、表示信号配線110に出力される。ここで、表示信
号配線111の第1ラインのアナログ画像信号Y1及
び、第2ラインのアナログ画像信号Y2の波形は図2の
通りである。又ここで、隣り合う表示信号配線111の
電位の極性(例えばY1とY2の極性)は反対となって
いる。更に、奇数ライン(第2N+1ライン:Y1、Y
3..)の画像信号は、偶数ライン(第2Nライン:Y
2、Y4..)の画像信号に比較し、1水平期間分遅延
している。図3は表示信号配線111の第1ライン及び
第2ラインの電位それぞれY1及びY2と、ゲートドラ
イバ109の出力信号のタイミング関係を示したもので
ある。ここで、走査信号配線110の第1ラインに供給
される走査信号をX1、走査信号配線110の第2ライ
ンに供給される走査信号をX2、走査信号配線110の
第3ラインに供給される走査信号をX3、走査信号配線
110の第4ラインに供給される走査信号をX4として
いる。
又は第2のサンプルホールド回路106より出力された
ディジタル画像信号SH1〜SHmはそれぞれ、D/A
変換回路107に入力され、アナログ画像信号に変換さ
る。更に出力バッファ等を含む出力回路108を介し
て、表示信号配線110に出力される。ここで、表示信
号配線111の第1ラインのアナログ画像信号Y1及
び、第2ラインのアナログ画像信号Y2の波形は図2の
通りである。又ここで、隣り合う表示信号配線111の
電位の極性(例えばY1とY2の極性)は反対となって
いる。更に、奇数ライン(第2N+1ライン:Y1、Y
3..)の画像信号は、偶数ライン(第2Nライン:Y
2、Y4..)の画像信号に比較し、1水平期間分遅延
している。図3は表示信号配線111の第1ライン及び
第2ラインの電位それぞれY1及びY2と、ゲートドラ
イバ109の出力信号のタイミング関係を示したもので
ある。ここで、走査信号配線110の第1ラインに供給
される走査信号をX1、走査信号配線110の第2ライ
ンに供給される走査信号をX2、走査信号配線110の
第3ラインに供給される走査信号をX3、走査信号配線
110の第4ラインに供給される走査信号をX4として
いる。
【0038】次に、図3に示す駆動信号を図1に示す液
晶表示装置に印加した場合の駆動電位関係について、図
4及び図5を用いて説明する。図4は、前段容量構成の
絵素における駆動電位関係を示したものであり、同図
(a)はオン期間直後正側補償電位による変調、同図
(b)はオン期間直後負側補償電位による変調を示して
いる。また、図5は、後段容量構成の絵素における駆動
電位関係を示したものであり、同図(a)はオン期間直
前負側補償電位による変調、同図(b)はオン期間直前
正側補償電位による変調を示している。図4においてX
1は、絵素電極113に蓄積容量116を介して接続す
る走査信号配線110に印加される電位、X2はTFT
112のゲート電極に接続している走査信号配線110
に印加される電位、Y1はTFT112のソース電極に
接続している表示信号配線111に印加される電位、V
lc1は絵素電極113における電位、VgonはTF
Tオン電位レベル、Ve(+)は正側補償電位レベル、
Ve(−)は負側補償電位レベル、Vcomは対向電極
電位(一定値)である。補償電圧はTFTオン期間の直
前直後に印加されている。表示信号Y1の極性は表示信
号配線111の1本毎に反転(空間的に反転)してお
り、これに対応して補償電圧はTFTオン期間の前後で
極性が反転している。又、表示信号Y1は走査信号配線
110の1本毎に反転(時間的に反転)しており、これ
に対応して、補償電圧は走査信号配線110の1本毎に
極性が反転している。又、図5においてX1はTFT1
18のゲート電極に接続している走査信号配線110に
印加される電位、X2は絵素電極119に蓄積容量12
2を介して接続する走査信号配線110に印加される電
位、Y2はTFT118のソース電極に接続している表
示信号配線111に印加される電位、Vlc2は絵素電
極119における電位、VgonはTFTオン電位レベ
ル、Ve(+)は正側補償電位レベル、Ve(−)は負
側補償電位レベル、Vcomは対向電極電位(一定値)
である。補償電圧はTFTオン期間の直前直後に印加さ
れている。表示信号Y2の極性は表示信号配線111の
1本毎に反転(空間的に反転)しており、これに対応し
て補償電圧はTFTオン期間の前後で極性が反転してい
る。又、表示信号Y2は、走査信号配線110の1本毎
に反転(時間的に反転)しており、これに対応して、補
償電圧は走査信号配線110の1本毎に極性が反転して
いる。すなわち、Y1及びY2の極性は空間的及び時間
的に反転した関係にある。
晶表示装置に印加した場合の駆動電位関係について、図
4及び図5を用いて説明する。図4は、前段容量構成の
絵素における駆動電位関係を示したものであり、同図
(a)はオン期間直後正側補償電位による変調、同図
(b)はオン期間直後負側補償電位による変調を示して
いる。また、図5は、後段容量構成の絵素における駆動
電位関係を示したものであり、同図(a)はオン期間直
前負側補償電位による変調、同図(b)はオン期間直前
正側補償電位による変調を示している。図4においてX
1は、絵素電極113に蓄積容量116を介して接続す
る走査信号配線110に印加される電位、X2はTFT
112のゲート電極に接続している走査信号配線110
に印加される電位、Y1はTFT112のソース電極に
接続している表示信号配線111に印加される電位、V
lc1は絵素電極113における電位、VgonはTF
Tオン電位レベル、Ve(+)は正側補償電位レベル、
Ve(−)は負側補償電位レベル、Vcomは対向電極
電位(一定値)である。補償電圧はTFTオン期間の直
前直後に印加されている。表示信号Y1の極性は表示信
号配線111の1本毎に反転(空間的に反転)してお
り、これに対応して補償電圧はTFTオン期間の前後で
極性が反転している。又、表示信号Y1は走査信号配線
110の1本毎に反転(時間的に反転)しており、これ
に対応して、補償電圧は走査信号配線110の1本毎に
極性が反転している。又、図5においてX1はTFT1
18のゲート電極に接続している走査信号配線110に
印加される電位、X2は絵素電極119に蓄積容量12
2を介して接続する走査信号配線110に印加される電
位、Y2はTFT118のソース電極に接続している表
示信号配線111に印加される電位、Vlc2は絵素電
極119における電位、VgonはTFTオン電位レベ
ル、Ve(+)は正側補償電位レベル、Ve(−)は負
側補償電位レベル、Vcomは対向電極電位(一定値)
である。補償電圧はTFTオン期間の直前直後に印加さ
れている。表示信号Y2の極性は表示信号配線111の
1本毎に反転(空間的に反転)しており、これに対応し
て補償電圧はTFTオン期間の前後で極性が反転してい
る。又、表示信号Y2は、走査信号配線110の1本毎
に反転(時間的に反転)しており、これに対応して、補
償電圧は走査信号配線110の1本毎に極性が反転して
いる。すなわち、Y1及びY2の極性は空間的及び時間
的に反転した関係にある。
【0039】図1に示す構成に、図4で示した電位を印
加したときの絵素電極電位を、Vlc1として示す。
又、図1に示す構成に、図5で示した電位を印加したと
きの絵素電極電位を、Vlc2として示す。ここで、
(数3)としたとき、(数4)を満たす電位を設定した
場合には、表示信号振幅の中心と絵素電極電位振幅の中
心及び対向電極電位が一致し、液晶の誘電率異方性等に
よる直流成分が生じないため、フリッカのない表示を実
現することができる。
加したときの絵素電極電位を、Vlc1として示す。
又、図1に示す構成に、図5で示した電位を印加したと
きの絵素電極電位を、Vlc2として示す。ここで、
(数3)としたとき、(数4)を満たす電位を設定した
場合には、表示信号振幅の中心と絵素電極電位振幅の中
心及び対向電極電位が一致し、液晶の誘電率異方性等に
よる直流成分が生じないため、フリッカのない表示を実
現することができる。
【0040】
【数3】Ctot=Clc+Cst+Cgd Ktg=Cgd/Ctot Kzg=Cst/Ctot
【0041】
【数4】Ktg(Vgon−Vgl)+Kzg(Vge
(+)+Vge(−))/2=0 また、表示信号振幅が小さいままで液晶印加電圧を大き
くすることができるため、低消費電力化も実現できる。
更に表示信号配線電位Y1〜Ymを、表示信号配線11
1の1本毎に極性反転しているため、例えばウィンドウ
パターンを表示した場合にも対向電極電位の変動をなく
すことができるため、横クロストークを生じないといっ
た特性を有している。又、表示信号配線111の奇数ラ
インの画像信号と偶数ラインの画像信号は1水平期間タ
イミングがずれているため、結果として隣り合う画素が
上下にずれず、本来の位置関係で表示することが可能と
なる。本実施の形態における画像の表示例を図6に示
す。
(+)+Vge(−))/2=0 また、表示信号振幅が小さいままで液晶印加電圧を大き
くすることができるため、低消費電力化も実現できる。
更に表示信号配線電位Y1〜Ymを、表示信号配線11
1の1本毎に極性反転しているため、例えばウィンドウ
パターンを表示した場合にも対向電極電位の変動をなく
すことができるため、横クロストークを生じないといっ
た特性を有している。又、表示信号配線111の奇数ラ
インの画像信号と偶数ラインの画像信号は1水平期間タ
イミングがずれているため、結果として隣り合う画素が
上下にずれず、本来の位置関係で表示することが可能と
なる。本実施の形態における画像の表示例を図6に示
す。
【0042】以上のようにこの実施の形態によれば、走
査信号配線の1ライン毎にサンプルホールド回路の個数
を1個異なるものとすることにより、ラインメモリ等の
付加回路を増加することなく、1ライン毎に画像信号の
タイミングを1水平期間分ずらすことが可能となるた
め、容量結合ドット反転駆動においても、表示画像が上
下にずれない高品位な画像を得ることが可能となる。
査信号配線の1ライン毎にサンプルホールド回路の個数
を1個異なるものとすることにより、ラインメモリ等の
付加回路を増加することなく、1ライン毎に画像信号の
タイミングを1水平期間分ずらすことが可能となるた
め、容量結合ドット反転駆動においても、表示画像が上
下にずれない高品位な画像を得ることが可能となる。
【0043】なお、本実施の形態において入力画像信号
はディジタル画像信号としたが、アナログ画像信号とし
てもよい。
はディジタル画像信号としたが、アナログ画像信号とし
てもよい。
【0044】また、本実施の形態においてソースドライ
バは片側に備える構成であるが、ソースドライバを上下
に構成し、表示信号配線を櫛形構成にした場合にも有効
である。
バは片側に備える構成であるが、ソースドライバを上下
に構成し、表示信号配線を櫛形構成にした場合にも有効
である。
【0045】(実施の形態2)本発明の液晶表示部の駆
動回路に関する第2の実施の形態について、その駆動回
路を含む液晶表示装置のブロック図である図7を参照し
ながら説明する。本実施の形態の構成は、下記の用件を
除けば第1の実施の形態と同一である。
動回路に関する第2の実施の形態について、その駆動回
路を含む液晶表示装置のブロック図である図7を参照し
ながら説明する。本実施の形態の構成は、下記の用件を
除けば第1の実施の形態と同一である。
【0046】D/A変換回路209においてディジタル
画像信号をアナログ画像信号に変換する際、第2N+1
ラインにおいては入力端子207より入力した第1のリ
ファレンス電圧VREF1を参照し、第2Nラインにお
いては入力端子208より入力した第2のリファレンス
電圧VREF2を参照する。211はゲートドライバを
含む液晶パネルである。図8は第1のリファレンス電圧
VREF1と、第2のリファレンス電圧VREF2を示
したものである。本実施の形態においては、第1のリフ
ァレンス電圧VREF1は7種のリファレンス電圧VR
EF1−0〜VREF1−6を持ち、ディジタル画像信
号入力に対する第1の補正曲線を実現している。第2の
リファレンス電圧VREF2も同様に7種のリファレン
ス電圧VREF2−0〜VREF2−6を持ち、ディジ
タル画像信号入力に対する第2の補正曲線を実現してい
る。
画像信号をアナログ画像信号に変換する際、第2N+1
ラインにおいては入力端子207より入力した第1のリ
ファレンス電圧VREF1を参照し、第2Nラインにお
いては入力端子208より入力した第2のリファレンス
電圧VREF2を参照する。211はゲートドライバを
含む液晶パネルである。図8は第1のリファレンス電圧
VREF1と、第2のリファレンス電圧VREF2を示
したものである。本実施の形態においては、第1のリフ
ァレンス電圧VREF1は7種のリファレンス電圧VR
EF1−0〜VREF1−6を持ち、ディジタル画像信
号入力に対する第1の補正曲線を実現している。第2の
リファレンス電圧VREF2も同様に7種のリファレン
ス電圧VREF2−0〜VREF2−6を持ち、ディジ
タル画像信号入力に対する第2の補正曲線を実現してい
る。
【0047】本実施の形態においては、第1の実施の形
態の効果に加えて、前段容量構成部と後段容量構成部の
輝度を独立に補正することが可能となるため、前段容量
構成部と後段容量構成部の輝度差の補正が容易に実現で
きるという効果がある。
態の効果に加えて、前段容量構成部と後段容量構成部の
輝度を独立に補正することが可能となるため、前段容量
構成部と後段容量構成部の輝度差の補正が容易に実現で
きるという効果がある。
【0048】なお、リファレンス電圧の分割数すなわち
補正曲線の折れ線数は本実施の形態以外の数にしても有
効であり、折れ線数を増加すれば、よりきめ細かい補正
が可能となる。更に、第2N+1ライン又は第2Nライ
ンのどちらか一方の画像信号にのみ補正処理を行っても
よい。
補正曲線の折れ線数は本実施の形態以外の数にしても有
効であり、折れ線数を増加すれば、よりきめ細かい補正
が可能となる。更に、第2N+1ライン又は第2Nライ
ンのどちらか一方の画像信号にのみ補正処理を行っても
よい。
【0049】
【発明の効果】以上説明したように本発明によれば、低
コストでありながら、表示信号配線毎に生じていた上下
方向の表示位置ズレのない高画質な画像表示を、低消費
電力、高信頼性、フリッカレス、クロストークレスとい
う特徴を持つ容量結合ドット反転駆動において実現する
ことができ、その実用的効果は大きい。
コストでありながら、表示信号配線毎に生じていた上下
方向の表示位置ズレのない高画質な画像表示を、低消費
電力、高信頼性、フリッカレス、クロストークレスとい
う特徴を持つ容量結合ドット反転駆動において実現する
ことができ、その実用的効果は大きい。
【図1】本発明の第1の実施の形態における液晶表示装
置のブロック図
置のブロック図
【図2】同実施の形態の動作説明図
【図3】同実施の形態の動作説明図
【図4】同実施の形態の動作説明図
【図5】同実施の形態の動作説明図
【図6】同実施の形態の液晶表示装置の画像表示例を示
す図
す図
【図7】本発明の第2の実施の形態における液晶表示装
置のブロック図
置のブロック図
【図8】同実施の形態の補正曲線の説明図
【図9】従来の液晶表示装置のブロック図
【図10】従来の液晶表示装置の動作説明図
【図11】従来の液晶表示装置の動作説明図
【図12】従来の液晶表示装置の画像表示例を示す図
【図13】従来の液晶表示装置の画像表示例を示す図
101 シフトクロック信号入力端子 102 シフトレジスタ 103 ディジタル画像信号入力端子 104 第1のサンプルホールド回路 105 サンプルホールド回路制御信号入力端子 106 第2のサンプルホールド回路 107 D/A変換回路 108 出力回路 109 ゲートドライバ 110 走査信号配線 111 表示信号配線 112 TFT 113 絵素電極 114 対向電極 115 液晶容量 116 蓄積容量 117 ゲート=ドレイン容量 118 TFT 119 絵素電極 120 対向電極 121 液晶容量 122 蓄積容量 123 ゲート=ドレイン容量
Claims (6)
- 【請求項1】 液晶表示部における複数の表示信号配線
の1ラインあるいは複数ライン毎に、異なる構成のサン
プルホールド回路を備え、 前記表示信号配線の1ラインあるいは複数ライン毎に、
異なる水平期間の画像信号を同時に出力することを特徴
とする液晶表示部の駆動回路。 - 【請求項2】 液晶表示部における複数の表示信号配線
の1ラインあるいは複数ライン毎に、出力特性を異なる
ものとすることを特徴とする液晶表示部の駆動回路。 - 【請求項3】 所定期間毎に連続する複数の画像信号の
各々を別々に受信し、その受信した複数の画像信号の一
部を遅延しながら、その受信した複数の画像信号の各々
を別々に送信する画像信号受信手段と、 その画像信号受信手段から送信される複数の画像信号に
基づいて、液晶表示部における複数の表示電極の各々に
表示信号を供給する出力手段とを備え、 前記液晶表示部における複数の表示電極の一部に供給さ
れた表示信号の各々の極性は反転することを特徴とする
液晶表示部の駆動回路。 - 【請求項4】 前記画像信号受信手段は、 前記所定期間毎に連続する複数の画像信号の各々を別々
に受信し、所定の制御信号に従って、その受信した複数
の画像信号の各々を、同時に別々に送信する複数の第1
のサンプルホールド回路と、 その複数の第1のサンプルホールド回路の一部から送信
される画像信号の各々を別々に受信し、次の前記所定の
制御信号に従って、その一部から送信された画像信号の
各々を、同時に別々に前記出力手段の入力部の一部に送
信する複数の第2のサンプルホールド回路とを備え、 前記複数の第1のサンプルホールド回路の残部から送信
される画像信号の各々は、前記出力手段の入力部の残部
により受信されることを特徴とする請求項3に記載の液
晶表示部の駆動回路。 - 【請求項5】 前記出力手段は、 前記出力手段の入力部の一部を入力部とし、その一部に
送信されるディジタル画像信号の各々を別々に受信し、
その受信したディジタル画像信号の各々を別々にアナロ
グ画像信号に変換する複数の第1のD/A変換回路と、 前記出力手段の入力部の残部を入力部とし、その残部に
送信されるディジタル画像信号の各々を別々に受信し、
その受信したディジタル画像信号の各々を別々にアナロ
グ画像信号に変換する複数の第2のD/A変換回路と、 その複数の第1及び第2のD/A変換回路により変換さ
れたアナログ画像信号の各々を、前記液晶表示部におけ
る複数の表示電極の各々に供給するバッファとを備え、 前記アナログ画像信号は前記表示信号であり、 前記複数の第2のD/A変換回路により変換されたアナ
ログ画像信号の各々は、前記表示信号の極性が反転する
前記表示電極の各々に供給されることを特徴とする請求
項4に記載の液晶表示部の駆動回路。 - 【請求項6】 前記複数の第1のD/A変換回路の各々
の出力電圧を補正する第1の補正手段と、 前記複数の第2のD/A変換回路の各々の出力電圧を補
正する第2の補正手段とを更に備えたことを特徴とする
請求項5に記載の液晶表示部の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18735496A JPH1031458A (ja) | 1996-07-17 | 1996-07-17 | 液晶表示部の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18735496A JPH1031458A (ja) | 1996-07-17 | 1996-07-17 | 液晶表示部の駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1031458A true JPH1031458A (ja) | 1998-02-03 |
Family
ID=16204532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18735496A Pending JPH1031458A (ja) | 1996-07-17 | 1996-07-17 | 液晶表示部の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1031458A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002122880A (ja) * | 2000-10-13 | 2002-04-26 | Advanced Display Inc | 液晶表示装置 |
-
1996
- 1996-07-17 JP JP18735496A patent/JPH1031458A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002122880A (ja) * | 2000-10-13 | 2002-04-26 | Advanced Display Inc | 液晶表示装置 |
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