JP3696055B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、デュアルダマシン構造配線を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化に伴って配線も微細化しており、その結果、配線抵抗や配線間容量が増大し、ＲＣで表わされる配線遅延がＬＳＩの動作速度に対して無視できなくなってきている。また、配線の微細化とともに配線の電流密度も増加し、エレクトロマイグレーションによる配線の信頼性低下及び配線容量増大による消費電力の増大も深刻な問題である。
【０００３】
そこで、配線材料としてアルミニウムより低抵抗でエレクトロマイグレーション耐性が高い銅が用いられるようになってきている。
しかし、銅は従来のドライエッチング技術による加工が難しいため、ＣＭＰ技術を用いたダマシン法が採用され、特に最近では、配線溝及び接続孔への埋め込みを同時に形成するデュアルダマシン（dual damascene）法が開発されている。
以下に、一般的なデュアルダマシン法を説明する。
【０００４】
まず、図２（ａ）に示したように、トランジスタ（図示せず）が形成された半導体基板２１上に、ＢＰＳＧ（ボロン・リン・ケイ酸ガラス）による層間絶縁膜２２を形成し、この層間絶縁膜２２に接続孔を形成する。得られた層間絶縁膜２２上にタングステン膜を形成し、ＣＭＰ法を用いてタングステン膜の表面を研磨することにより、接続孔内にタングステンプラグ２３を埋め込む。
【０００５】
次いで、図２（ｂ）に示したように、エッチングストップ膜２４を堆積し、その上に誘電率３．０の非フッ素化有機ポリマー膜２５を形成する。この非フッ素化有機ポリマー膜２５にダマシン配線構造用の溝を形成した後、ダマシン配線溝内に銅を埋め込むことで、一層目銅配線２６を形成する。
続いて、図２（ｃ）に示したように、プラズマＣＶＤ法により銅拡散防止膜２７を形成し、その上に非フッ素化有機ポリマー膜２８、銅拡散防止膜２９、非フッ素化有機ポリマー膜３０及びエッチングストップ膜３１を形成する。その後、所定形状のレジストマスク３２を用いて、ドライエッチングにより一層目銅配線２６と二層目配線間とを接続するための接続孔３３を開口する。
【０００６】
さらに、図２（ｄ）に示したように、所定形状のレジストマスク３４を用いて、接続孔３３を含むようにドライエッチングにより配線溝３５を形成し、図２（ｅ）に示したように、接続孔３３及び配線溝３５内に銅を埋め込んで、銅デュアルダマシン配線３６を形成する。
【０００７】
このようなデュアルダマシン法では、層間絶縁膜に形成する溝深さが直接配線抵抗値に反映されることから、配線溝を層間絶縁膜に形成するドライエッチングにおいて溝深さを制御するために、エッチングストップ膜が必要となる。また、銅は、低温熱処理でも容易に層間絶縁膜中に拡散することから、配線形成後に層間絶縁膜中に銅が拡散しないように、銅拡散防止膜も必要となる。
一般に、エッチングストップ絶縁膜としては、二酸化ケイ素（ＳｉＯ2）膜やフッ素添加二酸化ケイ素（ＦＳＧ）膜等の絶縁膜に対して、ドライエッチングでの選択性が得られやすいことから、ＳｉＮ膜が用いられている。また、ＳｉＮ膜は、銅の拡散を防止する機能をも備えているため、銅拡散防止膜としても使用されている。
【０００８】
【発明が解決しようとする課題】
しかし、上記の方法で一般に使用されているＳｉＮ膜は、誘電率が７以上と高いため、多層配線構造における層間絶縁膜として低誘電材料による膜（例えば、誘電率が３．０以下の膜）と組み合わせて用いても、配線層間容量及び同一層配線間容量を有効に低減することが困難である。
一方、配線層間容量を低減するために、デュアルダマシン構造配線の形成時にエッチングストップ膜として使用しているＳｉＮ膜を用いないことも可能であるが、この場合には、配線溝深さの制御が困難となり、また、接続孔の形状がドライエッチングの面内均一性に依存して、ばらつくことがあり、デュアルダマシン配線構造の抵抗値が不安定になるという別の問題が生じる。
【０００９】
また、窒化ホウ素（ＢＮ）膜をエッチングストップ膜として使用することが、例えば、特開平７−２８３３１２号公報に記載されているが、通常のＢＮ膜の成膜方法、例えば、プラズマＣＶＤ法により、Ｂ2Ｈ6及びＮ2をソースとして用いて、３５０℃の温度で、３００Ｗのプラズマ雰囲気中で成膜する方法では、誘電率が比較的高い４程度しか得られていないため、依然として配線層間容量及び同一層配線間容量の十分な低減には至っていない。
しかも、上記のようなＢＮ膜の成膜方法では、９ｎｍ／分以下の成膜速度しか得られず、製造工程の長時間化、ひいては製造コストの増加を招くという問題がある。
【００１０】
本発明は上記課題に鑑みなされたものであり、低誘電率の層間絶縁膜を形成することによって配線層間容量及び同一層配線間容量の低減を図り、簡便な方法により高速動作を実現することができる半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、配線形成工程において、誘電率が３以下の窒化ホウ素膜からなる層間絶縁膜を形成する半導体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】
本発明の半導体装置の製造方法において、層間絶縁膜は、通常、半導体基板上に形成される。ここで、半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等の1以上が、シングル又はマルチレイヤー構造で形成されていてもよいが、なかでも、半導体基板上に、トランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置等の1以上が単層で形成された半導体基板が好ましい。
【００１３】
本発明における配線形成工程とは、一般に、第ｎ層目配線の上に層間絶縁膜を形成し、コンタクトホール又はスルーホール等及び／又は配線溝等を形成し、これらホール及び／又は溝を導電材料で埋め込み、第（ｎ＋１）層目配線を形成する一連の工程を意味する。
ここで、第ｎ層目配線とは、例えば、不純物拡散層が形成された基板、基板上に形成された上記素子又は回路等の電極、２層目又は２層目より上に形成される配線等が挙げられる。不純物拡散層が形成された基板とは、Ｐ型又はＮ型の不純物が比較的高濃度で拡散された上記基板が挙げられる。また、電極及び配線等の材料、膜厚等は、通常、電極や配線等として用いられるものであれば、特に限定されるものではなく、導電性材料、具体的には、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属又は合金；チタン、タンタル、タングステン等の高融点金属；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜が挙げられる。
【００１４】
層間絶縁膜は、配線間の電気的な分離が確保されるものであればよく、誘電率が４未満のＢＮ膜を含む膜で形成する限り、誘電率が４未満のＢＮ膜の単層で形成してもよく、他の絶縁膜、例えば、ＳｉＯ2膜、ＦＳＧ膜、水素シルセスキオキサン樹脂膜、炭素を含有した低誘電率膜（例えば、ＣＶＤ−ＳｉＯＣ膜等）等との積層膜として形成してもよい。なかでも、他の絶縁膜は、ＢＮ膜と同程度又はそれ以下の誘電率を有しているものが好ましい。また、ＢＮ膜の誘電率は、４未満、さらに約３．５以下、約３．０以下、約２．０以下がより好ましい。誘電率が４未満のＢＮ膜の膜厚は、配線層の材料、得られた半導体装置の特性、印加電圧等により適宜調整することができる。単層の場合には、例えば、５〜３０ｎｍ程度が挙げられる。積層膜の場合には、他の絶縁膜とともに絶縁性が確保できる程度の膜厚であればよいが、さらに、後述するように、配線材料として銅を用いたデュアルダマシン構造多層配線形成工程等における銅等の金属の拡散防止膜及び／又は溝配線形成用ドライエッチングストップ膜として機能しうる膜厚であることが好ましい。具体的には、他の絶縁膜の膜厚が３００〜５００ｎｍ程度の場合には、ＢＮ膜は、５〜２０ｎｍ程度が挙げられる。なお、金属の拡散防止膜及び／又は溝配線形成用ドライエッチングストップ膜として用いる場合には、ＢＮ膜を、層間絶縁膜の最下層に配置させることが好ましい。
誘電率が４未満のＢＮ膜は、化学気相成長法、例えば、常圧ＣＶＤ法、減圧ＣＶＤ法、熱（高、常、低）ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法、ＥＣＲプラズマＣＶＤ法等の種々の方法により形成することができる。なかでも、プラズマＣＶＤ法、低温熱ＣＶＤ法が好ましい。
【００１５】
具体的には、プラズマＣＶＤ法においては、Ｂ2Ｈ6とＮＨ3とを原料として用いることが好ましく、これらのガスのほかにキャリアガスとして、例えば、ヘリウム、ネオン、アルゴン等の不活性ガスを用いてもよい。Ｂ2Ｈ6とＮＨ3とは、例えば、１：１０〜５０程度、さらに１：４０程度、１：３０程度、１：２０程度の体積比で用いることが好ましい。プラズマＣＶＤ法を行う際の条件は、所望の誘電率を得ることができ、成膜が順調に進行し（例えば、成膜速度が１０ｎｍ／分程度以上、好ましくは１５ｎｍ／分程度以上等）、下層の配線材料の溶融化による原子移動を発生させず、下層の配線又は基板等にダメージを発生させない条件を選択することが必要である。具体的には、装置内の圧力は、０．５〜３ｔｏｒｒ程度、雰囲気温度４５０℃程度以下、好ましくは２５０〜３５０℃程度、パワー４０〜２００Ｗ程度等の条件が挙げられる。
【００１６】
また、低温熱ＣＶＤ法においては、ＴＥＡＢ（triethylamine bane complex）とＮＨ3とを原料として用いることが好ましく、これらのガスのほかにキャリアガスを用いてもよい。ＴＥＡＢとＮＨ3とは、例えば、１：１０〜５０程度、さらに１：４０程度、１：３０程度、１：２０程度の体積比で用いることが好ましい。低温熱ＣＶＤ法を行う際の条件は、上記と同様に、所望の誘電率を得ることができ、成膜が順調に進行し、下層の配線材料の溶融化による原子移動を発生させず、下層の配線又は基板等にダメージを発生させない条件を選択することが必要である。具体的には、装置内の圧力は、１〜３ｔｏｒｒ程度、雰囲気温度４５０℃程度以下、好ましくは３５０〜４００℃程度、パワー４０〜２００Ｗ程度等の条件が挙げられる。
【００１７】
コンタクトホール又はスルーホール等及び／又は配線溝等は、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により形成することができる。なお、エッチングは、層間絶縁膜の材料又は膜厚等に応じて、ふっ酸、熱リン酸、硝酸、硫酸等の酸又はアルカリ溶液を用いたウェットエッチング法；スパッタリング等の物理的エッチング及びＲＩＥ法等の化学的エッチング等のドライエッチング法等種々の方法により行うことができる。また、エッチングは、上記ＢＮ膜をエッチングストップ膜として用いる場合には、その上に形成されている絶縁膜とＢＮ膜との選択比が大きくなる条件を選択することが好ましい。
【００１８】
ホール又は溝の埋め込みは、例えば、層間絶縁膜上全面に、例えば、ＰＶＤ法、スパッタリング法等の物理的又はＣＶＤ法等の化学的方法により、導電材料による膜を形成し、ホール及び溝の外の不要な導電材料を除去することにより行うことができる。導電材料としては、上記配線材料の中から適宜選択して使用することができる。なかでも、銅又はその合金が好ましい。膜厚は、特に限定されるものではないが、例えば、ホール及び溝の合計深さ以上の膜厚であることが好ましい。なお、導電材料を形成する前に、ホール及び／又は溝の表面に窒化チタン、タングステン窒化シリコン、ニオブ、タンタル等の金属又は合金の単層膜又は積層膜を形成してもよい。不要な導電材料を除去は、物理的又は化学的エッチング法により行うことができ、例えば、スパッタリング、ＣＶＤ法、ＣＭＰ法等の種々の方法により行うことができる。なかでもＣＭＰ法が好ましい。
【００１９】
なお、本発明においては、配線工程は１回のみ行うものであってもよいし、複数回行うものであってもよいし、複数回行う内の少なくとも１回が上記配線工程を行うものであればよい。
【００２０】
以下に、本発明の半導体装置の製造方法について図面に基づいて説明する。
図１（ａ）に示したように、トランジスタ等の素子（図示せず）が作りこまれたシリコン基板１の表面に、常圧ＣＶＤ法によるＢＰＳＧ膜からなる層間絶縁膜２を形成する。この層間絶縁膜２の所定の領域に、フォトリソグラフィ及びドライエッチング技術を用いて、シリコン基板１との接続孔を形成する。この接続孔を含む層間絶縁膜２上全面にスパッタ法及び化学気相成長法によりタングステン膜を埋め込んで、不要部分をＣＭＰ法によって除去することにより接続孔にコンタクトプラグ３を埋め込む。
【００２１】
次に、図１（ｂ）に示したように、溝エッチングストップ膜４として、プラズマＣＶＤ法により、Ｂ2Ｈ6及びＮＨ3の５０：１の混合ガスをソースとして用いて、４５０℃以下の温度、６００Ｗ以下のプラズマ雰囲気で、膜厚５０ｎｍの窒化ホウ素（ＢＮ）膜を形成する。その上に、膜厚５００ｎｍの誘電率３の非フッ素化有機ポリマー膜５を、２０００ｒｐｍの回転数でスピン塗布し、２００℃の窒素雰囲気中で熱処理することにより形成する。この非フッ素化有機ポリマー膜５の所定の領域に、フォトリソグラフィ及びドライエッチング技術を用いて、配線溝を形成し、この配線溝を含む非フッ素化有機ポリマー膜５上全面にスパッタ法及びＥＰ法を用いて、銅膜を埋め込んで、ＣＭＰ法によって不要部分を除去することにより、一層目銅配線６を形成する。
【００２２】
続いて、図１（ｃ）に示したように、一層目銅配線６を含む非フッ素化有機ポリマー膜５上全面に、銅拡散防止膜として膜厚５０ｎｍのＢＮ膜７を形成し、その上に、膜厚５００ｎｍの非フッ素化有機ポリマー膜８をスピン塗布し、熱処理方法で形成し、その上に、膜厚５０ｎｍのＢＮ膜９、膜厚４５０ｎｍの非フッ素化有機ポリマー膜１０、膜厚５０ｎｍのＢＮ膜１１を順次形成する。さらにその上に、フォトリソグラフィ及びドライエッチング技術を用いて、所定形状のレジストマスク１２を形成し、このレジストマスク１２を用いて、一層目銅配線６との接続孔１４を形成する。
【００２３】
さらに、図１（ｄ）に示したように、フォトリソグラフィ及びドライエッチング技術によって、所定形状のレジストマスク１３を形成し、このレジストマスク１３を用いて、ダマシン配線用の溝１５を形成する。
その後、図１（ｅ）に示したように、スパッタリング法及びＥＰ法を用いて、接続孔１４及びダマシン配線用の溝１５を含むＢＮ膜１１上に銅膜を形成し、ＣＭＰ法により不要部分を除去することで、２層目銅配線１６を形成し、銅デュアルダマシン積層配線を形成する。
【００２４】
上記と同様の製造工程により、層間絶縁膜として、誘電率３の非フッ素化有機ポリマー膜を用い、ダマシン溝加工エッチングストップ膜及び銅拡散防止膜として誘電率３のＢＮ膜又は誘電率８のＳｉＮ膜を用いた場合の銅デュアルダマシン積層配線の同一層内配線間容量値及び配線間容量値を測定した。
その結果、ダマシン配線間を０．２１μｍ、配線深さを０．４５μｍとし、ＢＮ膜を用いた場合には、ＳｉＮ膜を用いた場合と比較して、同一層内配線間容量値の１０％低下を実現することができた。
また、デュアルダマシンホール深さを０．５μｍとし、ＢＮ膜を用いた場合には、ＳｉＮ膜を用いた場合と比較して、配線間容量値の１０％低下を実現することができた。
【００２５】
さらに、層間絶縁膜として、誘電率２．７の非フッ素化有機ポリマー膜を用い、ダマシン溝加工エッチングストップ膜及び銅拡散防止膜として誘電率８のＳｉＮ膜、従来技術における誘電率４のＢＮ膜及び上記と同様に形成した誘電率３及び２のＢＮ膜をそれぞれ用いた場合の銅デュアルダマシン積層配線の同一層内配線間容量値及び配線間容量値を測定した。
その結果、誘電率８のＳｉＮ膜を１００％とした場合、誘電率４のＢＮ膜では、同一層内配線間容量値及び配線間容量値がそれぞれ９２％及び９５％、誘電率３のＢＮ膜ではそれぞれ８８％及び９１％、誘電率２のＢＮ膜ではそれぞれ８５％及び８７％であった。
すなわち、従来の誘電率４のＢＮ膜を用いるよりも、誘電率３及び２のＢＮ膜を用いることにより、約１０％の動作速度の向上を図ることができることがわかった。また、誘電率が低いほど、容量値に対する層間絶縁膜の膜厚ばらつきの影響が小さいことがわかった。
【００２６】
【発明の効果】
本発明によれば、配線形成工程において、誘電率が４未満の窒化ホウ素膜からなる層間絶縁膜を形成するため、配線遅延を引き起こす同一層配線間容量及び配線層間容量の増加を抑制するデバイスを形成することが可能となり、高速化を実現したデバイスを簡便な方法により製造することができる。
【００２７】
特に、本発明における層間絶縁膜は、配線材料として銅を用いたデュアルダマシン構造多層配線形成工程において、銅拡散防止又は溝配線形成用ドライエッチングストップ機能を発揮するため、これらの性能を確保しながら、さらに、低誘電率の特性を有効に活用することが可能となる。よって、同一層配線間容量及び配線層間容量の低減を図ることができ、ひいてはデバイスの高速化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態を説明するための要部の概略断面工程図である。
【図２】従来の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【符号の説明】
１ シリコン基板
２ 層間絶縁膜
３ コンタクトプラグ
４ 溝エッチングストップ膜
５、８、１０ 非フッ素化有機ポリマー膜
６ 一層目銅配線
７、９、１１ ＢＮ膜（層間絶縁膜）
１２、１３ レジストマスク
１４ 接続孔
１５ ダマシン配線用の溝
１６ ２層目銅配線

Claims (4)

  1. 配線形成工程において、誘電率が３以下の窒化ホウ素膜からなる層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
  2. 窒化ホウ素膜を、配線材料として銅を用いたデュアルダマシン構造多層配線形成工程における銅拡散防止膜及び／又は溝配線形成用ドライエッチングストップ膜として使用する請求項１に記載の方法。
  3. 窒化ホウ素膜を、Ｂ2Ｈ6とＮＨ3とを原料として用いたプラズマＣＶＤ法により形成する請求項１又は２に記載の方法。
  4. 窒化ホウ素膜を、ＴＥＡＢとＮＨ3とを原料として用いた熱ＣＶＤ法により形成する請求項１又は２に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036075B2 (ja) * 2002-10-29 2008-01-23 豊田合成株式会社 ｐ型ＳｉＣ用電極の製造方法
US6969902B2 (en) * 2003-03-21 2005-11-29 Texas Instruments Incorporated Integrated circuit having antenna proximity lines coupled to the semiconductor substrate contacts
KR100562675B1 (ko) * 2003-11-04 2006-03-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE102004021261B4 (de) * 2004-04-30 2007-03-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse
KR100568257B1 (ko) * 2004-07-29 2006-04-07 삼성전자주식회사 듀얼 다마신 배선의 제조방법
KR100703425B1 (ko) * 2005-04-21 2007-04-03 삼성전자주식회사 이동통신 단말기용 안테나 조립체
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100731075B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100712398B1 (ko) * 2006-02-28 2007-05-02 고창석 폐비닐 절단장치
US20070238309A1 (en) * 2006-03-31 2007-10-11 Jun He Method of reducing interconnect line to line capacitance by using a low k spacer
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US20130193445A1 (en) * 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US9048292B2 (en) * 2012-10-25 2015-06-02 Micron Technology, Inc. Patterning methods and methods of forming electrically conductive lines
CN104347477B (zh) * 2013-07-24 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US9269563B2 (en) * 2014-06-06 2016-02-23 Applied Materials, Inc. Methods for forming interconnect structure utilizing selective protection process for hardmask removal process
US10269706B2 (en) 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
JP3695771B2 (ja) 1994-04-12 2005-09-14 シャープ株式会社 半導体装置及びその製造方法
US6372534B1 (en) 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
US6069069A (en) * 1996-12-16 2000-05-30 Chartered Semiconductor Manufacturing, Ltd. Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop
US6194321B1 (en) * 1998-08-19 2001-02-27 Micron Technology, Inc. Semiconductor processing methods utilizing boron and nitrogen, and semiconductor wafers comprising boron and nitrogen
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer

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