JPH10294652A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10294652A JPH10294652A JP9101405A JP10140597A JPH10294652A JP H10294652 A JPH10294652 A JP H10294652A JP 9101405 A JP9101405 A JP 9101405A JP 10140597 A JP10140597 A JP 10140597A JP H10294652 A JPH10294652 A JP H10294652A
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Abstract
しても、それぞれ最適の遅延量によるノイズの除去が可
能であり、しかも信頼性に優れ、プロセスのバラツキに
対しても安定した、半導体集積回路の入力信号ノイズ除
去回路を提供する。 【解決手段】 下向きノイズ吸収回路と上向きノイズ吸
収回路とを独立して設け、両者を波形整形回路に入力す
る。波形整形回路は、両者が論理的に一致した場合、そ
の論理に応じた出力を出力し、両者が論理的に不一致の
場合は、その出力を高インピーダンスにする。出力が高
インピーダンスのときは、そのレベルがラッチ回路によ
って保持される。
Description
関するものであり、特に半導体集積回路の入力端子に外
部から印加される上向きノイズおよび下向きノイズを除
去し、内部回路に伝達されないようにするノイズ除去回
路に関するものである。
子にごく短い幅のパルスがノイズとして入力され、誤動
作を引き起こす場合がある。この問題を避けるため、入
力端子に印加されるごく短時間のパルスを内部回路に伝
達しないようにするノイズ除去回路が使用される。
延する遅延素子を設け、入力信号とその遅延信号が論理
的に一致した場合に限って、その入力信号に応じたハイ
レベルまたはローレベルの出力信号を出力し、両者が不
一致の間は出力を高インピーダンス状態にし、ラッチ回
路で以前の状態を保持するよう構成される。この構成に
よって、遅延素子の遅延時間よりも短い短時間のパルス
が入力しても、出力は一時的に高インピーダンス状態に
なるのみであり、レベル変化は生じない。したがって、
入力信号に乗った短時間のノイズパルスが内部回路まで
伝達されず、ノイズが除去されたことになる。
延するための回路が1系統のみであり、上向きのノイズ
パルスに対しても、下向きのノイズパルスに対しても、
この1系統の遅延回路を用いてノイズの除去を行うのが
一般的であった。
遅延回路と下向きのノイズを除去するための遅延回路が
それぞれ別個に設けられる場合もある。特開平6−21
6723号公報にはこのような例が示されている。
イズ除去回路を用いた半導体集積回路について説明す
る。図中、Aは外部入力端子、11はノイズ除去回路、
12はラッチ回路、13は内部回路である。ここでe、
f、g、h、i、jはノイズ除去回路11の内部ノー
ド、IV5は入力端子からの信号のレベルを反転して伝
達するCMOSインバータ回路、P3は内部ノードeが
入力されているpチャンネルMOS型トランジスタ、C
2はコンデンサであり、電源と内部ノードeの間に直列
接続され挿入されている。N3は内部ノードeが入力さ
れているnチャンネルMOS型トランジスタ、C3はコ
ンデンサであり、接地電源と内部ノードeの間に直列接
続され挿入されている。P4、P5は電源と内部ノード
iの間に直列接続され挿入されているpチャンネルMO
S型トランジスタであり、P4には内部ノードgが、P
5には内部ノードhが入力している。N4,N5は接地
電源と内部ノードiの間に直列接続され挿入されている
nチャンネルMOS型トランジスタであり、N4には内
部ノードfが、N5には内部ノードhが入力している。
ここでpチャンネルMOS型トランジスタP4、P5及
び、nチャンネルMOS型トランジスタN4、N5は波
形整形回路を構成している。IV6、IV7はCOMS
インバータであり、IV7はCMOSインバータIV6
の出力ノードjと入力ノードiの間に帰還接続されてい
る。
ついて、図3及び、図4を参照しながら説明する。
波形を示す。T1の期間において、内部ノードeは”
H”レベルである場合を示している。この場合、pチャ
ンネルMOS型トランジスタP3は非導通状態、nチャ
ンネルMOS型トランジスタN3は導通状態となり、内
部ノードgは”L”レベルとなる。また、コンデンサC
2の電荷保存により、内部ノードfは”H”レベルとな
る。一方、前記内部ノードfが入力するnチャンネルM
OS型トランジスタN4は導通状態、前記内部ノードg
が入力するpチャンネルMOS型トランジスタP4は導
通状態、また、CMOSインバータIV5の出力端子で
ある内部ノードhは”L”レベルであるので、前記内部
ノードhが入力するpチャンネルMOS型トランジスタ
P5は導通状態、nチャンネルMOS型トランジスタN
5は非導通状態となるので、内部ノードiは”H”レベ
ルとなり、内部回路13に伝達される。
ルから”L”レベルへ遷移した場合を示している。この
場合には、コンデンサC2及び、C3の容量結合効果に
よって、内部ノードfは”L”レベルに引き下げられ
る。また、内部ノードgは接地電位より低い電位まで、
一瞬過昇圧されるが、nチャンネルMOS型トランジス
タN3を通してGNDから電流が流入するため、GND
−Vtn(VtnはnチャンネルMOS型トランジスタ
N3のしきい値電圧)となる。この時、内部ノードfが
入力するnチャンネルMOS型トランジスタN4は非導
通状態、内部ノードgが入力するpチャンネルMOS型
トランジスタP4は導通状態となる。また、CMOSイ
ンバータIV5の出力ノードhの電位が”H”レベルに
遷移するので、内部ノードhが入力するpチャンネルM
OS型トランジスタP4は非導通状態になり、nチャン
ネルMOS型トランジスタN4は導通状態になるので、
出力ノードiは高インピーダンス状態になるが、次段の
ラッチ回路12によって、それまでの状態(”H”)が
保持されることになる。
と、T3の期間が示す様に、pチャンネルMOS型トラ
ンジスタP3を介してコンデンサC2が充電されるた
め、内部ノードfの電位は”H”レベルに近づいて行
き、次段のnチャンネルMOS型トランジスタN4のし
きい値電圧を超えた時点で、nチャンネルMOS型トラ
ンジスタN4が導通状態となり、内部ノードiの電位
は”L”レベルとなる。つまり内部ノードeの変化より
も遅れて、”H”から”L”に変化する信号が内部回路
13に伝達される。この時、コンデンサC2の端子間電
圧はVdd−GNDであり、内部ノードfは”H”レベ
ルを保持し、コンデンサC3の電荷保存により、内部ノ
ードgは”L”レベルを保持する。
L”のレベル変化(即ち上向きノイズ)が発生した場合
を示している。まず”L”から”H”へと変化した場
合、コンデンサC2及び、C3の容量結合効果により、
内部ノードgは”H”レベルに引き上げられる。また内
部ノードfはVddより高い電位レベルまで、一瞬昇圧
されるが、pチャンネルMOS型トランジスタP3を介
してVddに電流が流出するため、Vdd+Vtp(p
チャンネルMOS型トランジスタP3のしきい値電圧)
となる。この時、pチャンネルMOS型トランジスタP
4は非導通状態、nチャンネルMOS型トランジスタN
4は導通状態となる。また内部ノードhが”L”となる
ため、pチャンネルMOS型トランジスタP5は導通状
態、nチャンネルMOS型トランジスタN5は非導通状
態となり、内部ノードiは高インピーダンス状態になる
が、ラッチ回路12によって、それまでの電位状態(”
L”)を保持する。
タN3のオン抵抗とコンデンサC3の時定数により、内
部ノードgは”L”レベルに近づいていき、pチャンネ
ルMOS型トランジスタP4のしきい値電圧を超えると
導通状態になり、内部ノードiは”L”から”H”へと
変化してしまう。しかし、nチャンネルMOS型トラン
ジスタN3とコンデンサC3の時定数を、上向きノイズ
の電位変化幅より長く設定しておけば、内部ノードgの
電位がpチャンネルMOS型トランジスタP4を導通状
態にする以前に、上向きノイズが”H”から”L”へと
再び変化し、内部ノードiが変化することはない。
すると、内部ノードhが”L”から”H”へと変化す
る。この時、コンデンサC2の端子間電圧はVtp程度
であり、内部ノードfは”L”レベルに近づく。その結
果、内部ノードiは再び高インピーダンス状態になり、
ラッチ回路12により内部ノードiの電位は”L”レベ
ルで保持することができる。
い場合であり、内部ノードfはpチャンネルMOSトラ
ンジスタP3を介して充電され、”H”レベル(Vd
d)となり、内部ノードfが入力しているnチャンネル
MOS型トランジスタN4は導通状態となり、内部ノー
ドgは”L”レベルを保持しているため、内部ノードg
が入力しているpチャンネルMOS型トランジスタP4
は導通状態となる。また、内部ノードhは”H”レベル
であるのでnチャンネルMOS型トランジスタN5は導
通状態であり、内部ノードiは”L”レベルである。
遷移した場合である。この時、コンデンサC2及び、C
3の容量結合効果により、内部ノードfは”H”レベル
(Vdd+Vtp)まで昇圧され、nチャンネルMOS
型トランジスタN4は導通状態、内部ノードgは”H”
レベルに引き上げられ、pチャンネルMOS型トランジ
スタP4は非導通状態となる。また内部ノードhは”
H”から”L”と変化するので、nチャンネルMOS型
トランジスタN5は非導通状態、pチャンネルMOS型
トランジスタP5は導通状態となる。その結果、内部ノ
ードiは高インピーダンス状態になるが、ラッチ回路1
2によってそれまでの電位状態(”L”)を保持する。
7期間)場合、nチャンネルMOS型トランジスタN3
が導通状態になっているので、時定数によって内部ノー
ドgの電位は”L”レベルに近づいていき、pチャンネ
ルMOS型トランジスタP4のしきい値電圧を超えた時
点で、pチャンネルMOS型トランジスタP4は導通状
態となり、内部ノードiは”H”レベルに遷移する。即
ち、内部ノードeの”L”から”H”への遷移より遅れ
て”L”から”H”に変化する信号が内部回路に伝達さ
れる。
H”なる電位変化(下向きノイズ)が発生した場合を示
している。まず”H”から”L”へと変化した場合、コ
ンデンサC2及び、C3の容量結合効果により、内部ノ
ードfは”L”レベルに引き下げられ、nチャンネルM
OS型トランジスタN4は非導通状態になり、内部ノー
ドgは”L”レベル(GND−Vtn)となるため、p
チャンネルMOS型トランジスタP4は導通状態にな
る。また、内部ノードhは”L”から”H”へと変化す
るため、nチャンネルMOSトランジスタN5が導通状
態、pチャンネルMOSトランジスタP5が非導通状態
になる。その結果、内部ノードiは高インピーダンス状
態になり、ラッチ回路にて”H”レベルを保持すること
になる。
タP3のオン抵抗とコンデンサC2の時定数により、内
部ノードfは”H”レベルに近づいて行き、nチャンネ
ルMOS型トランジスタN4のしきい値を超えると、導
通状態になり、内部ノードiは”H”から”L”へと変
化してしまう。しかし、pチャンネルMOS型トランジ
スタP3とコンデンサC2の時定数を、下向きノイズの
電位変化幅より長く設定しておけば、内部ノードfの電
位がnチャンネルMOS型トランジスタN4を導通状態
にする以前に、下向きノイズが”L”から”H”へと再
び変化し、内部ノードiが変化することはない。
すると、内部ノードhが”H”から”L”へと、内部ノ
ードgが”L”から”H”へと変化するため、内部ノー
ドiは再び高インピーダンス状態になり、ラッチ回路1
2により内部ノードiの電位は”H”レベルで保持する
ことができる。
例の場合、上向きノイズを除去するための遅延回路の遅
延量と下向きノイズを除去するための遅延回路の遅延量
とは、例えばコンデンサC2、C3の容量を調整するこ
とによって、それぞれ独立に調整することは可能である
が、内部ノードf及び、内部ノードgがそれぞれ、一
瞬、過昇圧される場合があり、信頼性上の問題を引き起
こす可能性がある。また、トランジスタのオン抵抗とコ
ンデンサの時定数によって遅延した信号により、波形整
形回路内部のトランジスタを導通状態にすることで、ノ
イズを除去しているが、半導体拡散プロセスのバラツキ
により、前記波形整形回路内部のトランジスタのしきい
値電圧が変動した場合、安定したノイズ除去特性を得る
ことができない。
イズ除去回路では、上向きノイズを除去するための遅延
回路と下向きノイズを除去するための遅延回路が共通に
なっているため、それぞれの遅延量を独立して最適値に
調整することができない。
半導体集積回路は、第1の信号を入力して第1の出力を
出力し、第1の遅延素子により前記第1の信号に乗った
短時間の上向きノイズパルスを吸収する第1のノイズ吸
収手段と、前記第1の信号を入力して第2の出力を出力
し、第2の遅延素子により前記第2の信号に乗った短時
間の下向きノイズパルスを吸収する第2のノイズ吸収手
段と、前記第1の出力と前記第2の出力とを入力して第
3の出力を出力し、前記第1の出力と前記第2の出力と
が論理的に一致した場合に、前記第3の出力として前記
一致した論理に応じたハイレベルまたはローレベルの出
力を出力し、前記第1の出力と前記第2の出力が論理的
に不一致の場合に、前記第3の出力を高インピーダンス
とする波形整形手段と、前記第3の出力が高インピーダ
ンスのとき、前記第3の出力のレベルを保持する保持手
段とを備えたことを特徴とする。
に記載の半導体集積回路において、第1のノイズ吸収手
段は、第1の信号を遅延する第1の論理遅延素子と、前
記第1の信号が第1の入力端子に接続され、前記第1の
論理遅延素子の出力が第2の入力端子に接続される第1
のNAND回路とを備え、第2のノイズ吸収手段は、前
記第1の信号から第2の信号を生成するインバータと、
前記第2の信号を遅延する第2の論理遅延素子と、前記
第2の信号が第3の入力端子に接続され、前記第2の論
理遅延素子の出力が第4の入力端子に接続される第2の
NAND回路とを備えることを特徴とする。
に記載の半導体集積回路において、波形整形手段は、電
源と第3の出力との間に直列接続された第1のpチャン
ネルMOSトランジスタおよび第2のpチャンネルMO
Sトランジスタと、第3の出力と基準電位との間に接続
された第1のnチャンネルMOSトランジスタおよび第
2のnチャンネルMOSトランジスタとを備え、前記第
1のpチャンネルMOSトランジスタおよび前記第1の
nチャンネルMOSトランジスタのゲートに第1の出力
が入力され、前記第2のpチャンネルMOSトランジス
タおよび前記第2のnチャンネルMOSトランジスタの
ゲートに第2の出力が入力されることを特徴とする。
に記載の半導体集積回路において、第1の遅延素子の遅
延量を上向きノイズ除去のため最適の遅延量に調整し、
第2の遅延素子の遅延量を上向きノイズ除去のため最適
の遅延量に調整したことを特徴とする。
に記載の半導体集積回路において、第1の信号が外部入
力端子より、バッファを介して与えられることを特徴と
する。
5に記載の発明では、下向きノイズ吸収回路と上向きノ
イズ吸収回路とを独立に設け、両者を波形整形回路に接
続することで、上向きノイズに対しても、下向きノイズ
に対しても、それぞれ独立して、ノイズ除去のための最
適の遅延量を設定することができる。
信号あるいは第2の信号とそれを遅延した信号とは、信
号が変化する時間が異なるだけで良いので、ノイズ吸収
手段中の遅延素子として、通常の論理遅延が利用でき
る。したがって、過昇圧ノードが存在せず、信頼性が高
く、また、半導体拡散プロセスがバラついた場合でも、
安定したノイズ除去特性を得ることができる。更に、通
常の論理遅延素子を利用することにより、ノイズ除去回
路の入力に直接遅延用のコンデンサを接続する必要がな
いのでノイズ除去回路の入力容量が小さくなる。
て、図面を参照しながら説明する。
回路の概略図である。図中、1は下向きノイズ吸収回
路、2は上向きノイズ吸収回路、10は内部回路であ
る。3、4、5、6、7、11、12、及び13は内部
ノードである。図示していないが、内部ノード7には外
部入力端子から入力された信号が入力バッファを介して
結合される。1a、1b、1d、2a、2b、及び2d
はCMOSインバータ回路、1c及び2cはコンデン
サ、1e及び2eはNAND回路である。CMOSイン
バータ1b、1d及びコンデンサ1cと、CMOSイン
バータ2b、2d及びコンデンサ2cとは、それぞれ、
通常の論理遅延を利用した論理遅延素子を構成してい
る。Q1、Q2は、電源と内部ノード5の間に直列接続
にて挿入されているpチャンネルMOS型トランジス
タ、Q3、Q4は接地電源と内部ノード5の間に直列接
続にて挿入されているnチャンネルMOS型トランジス
タであり、波形整形回路を構成している。8、9はCM
OSインバータであり、ラッチ回路を構成している。ま
た、下向きノイズ除去回路1の出力端子である内部ノー
ド3は、pチャンネルMOS型トランジスタQ1及びn
チャンネルMOS型トランジスタQ3のゲートに入力さ
れ、上向きノイズ除去回路2の出力端子である内部ノー
ド4は、pチャンネルMOS型トランジスタQ2及びn
チャンネルMOS型トランジスタQ4のゲートに入力さ
れている。
て、図2を参照しながら動作を説明する。図2は本発明
の実施の形態おける主要信号の動作波形図である。
ルである場合を示す。内部ノード11は、CMOSイン
バータ回路1aの出力であるため”L”レベルである。
同様に内部ノード12は、内部ノード11との間にCM
OSインバータ回路1b及び1dが直列に接続されてい
るため”L”レベルであり、NAND回路1eの出力で
ある内部ノード3は”H”レベルとなる。また、内部ノ
ード13は、内部ノード7との間にCMOSインバータ
回路2b及び2dが直列に接続されているため”H”レ
ベルとなり、NAND回路2e及びCMOSインバータ
回路2aによって、内部ノード4は”H”レベルとなっ
ている。この時、pチャンネルMOS型トランジスタQ
1及び、Q2は非導通状態、nチャンネルMOS型トラ
ンジスタQ3及び、Q4は導通状態であるので、内部ノ
ード5は”L”レベルであり、CMOSインバータ回路
8によって、内部ノード6は”H”レベルとなる。
遷移した場合を示している。この時、内部ノード11は
CMOSインバータ1aによって”L”から”H”に変
化する。ここで内部ノード12は、CMOSインバータ
回路1b、1d及びコンデンサ1cによる論理遅延によ
り、内部ノード11より遅れて”L”から”H”へと変
化し、内部ノード3は、内部ノード11及び12の”
H”レベルが重なった時点で、”H”から”L”へと変
化する。また内部ノード13は、CMOSインバータ回
路2b、2d及びコンデンサ2cによって論理遅延する
ため、内部ノード7より遅れて”H”から”L”へと変
化するが、内部ノード4は、内部ノード7と内部ノード
13が”H”レベル同士で重ならなくなった時点で変化
するので、内部ノード7とほぼ同時に”H”から”L”
へとすでに変化している。その結果、内部ノード3が”
L”レベルになった時点で、pチャンネルMOS型トラ
ンジスタQ1及びQ2がそれぞれ導通状態になるので、
内部ノード5は”L”から”H”へと変化し、それをC
MOSインバータ8によって反転した内部ノード6の”
H”から”L”への変化が内部回路10に信号伝達され
る。
ルスが入力され、内部ノード7の信号に短時間の上向き
ノイズパルスが重なり、その電圧レベルが”L”→”
H”→”L”と短時間に変化した場合を示している。内
部ノード11には、CMOSインバータ1aにて論理反
転した”H”、”L”、”H”なる電圧変化が転送さ
れ、内部ノード12には内部ノード11と同じ極性で、
論理遅延した電圧変化が発生する。ここで内部ノード3
は、内部ノード11及び12が”H”レベルで重なった
期間のみ”L”レベルになる。即ち内部ノード11が”
H”から”L”へと電圧変化してから内部ノード12
が”L”から”H”へと変化するまでの間において、内
部ノード3は”H”レベルになり得る。
の動作を説明する。内部ノード13には、内部ノード7
よりも遅れて”L”→”H”→”L”なる電圧変化が伝
達される。この遅延時間が十分であれば、内部ノード7
と13は”H”レベルが重なる期間が存在しないので、
内部ノード4は”L”レベルを保持する。このように、
インバータ2a、2b及び容量2cからなる論理遅延素
子の遅延量を、除去すべき上向きノイズパルスのパルス
幅に合わせて調整し、最適値を選ぶことができる。
ンネルMOSトランジスタQ1、Q2およびnチャンネ
ルMOSトランジスタQ3、Q4からなる波形整形回路
に入力される。波形整形回路は、内部ノード3、4が”
H”レベルで一致した場合に”L”を出力し、内部ノー
ド3、4が”L”レベルで一致した場合に”H”を出力
し、内部ノード3、4のレベルが異なる場合には出力が
高インピーダンス状態になるように構成されている。
力され、内部ノード7が”L”→”H”→”L”と短時
間に変化する場合、内部ノード7が”L”から”H”へ
と電圧変化し、ほぼ同時に内部ノード3が”L”から”
H”へと電圧変化しても、内部ノード4は、上向きノイ
ズ吸収回路の働きにより”L”レベルを維持する。この
時、pチャンネルMOS型トランジスタQ1は非導通状
態、pチャンネルMOS型トランジスタQ2は導通状
態、nチャンネルMOS型トランジスタQ3は導通状
態、nチャンネルMOS型トランジスタQ4は非導通状
態となり、内部ノード5は高インピーダンス状態とな
り、ラッチ回路によってそれまでの電圧状態(”H”)
が保持される。内部回路10に入力される内部ノード6
の電圧も保持され、変化しないので、内部ノード7に発
生した上向きノイズが除去されたことになる。
へと電圧変化する場合を示している。この時、内部ノー
ド11は”H”から”L”へと電圧変化する。内部ノー
ド12は、遅延して”H”から”L”へと電圧変化する
が、内部ノード3は内部ノード7の電圧変化とほぼ同時
に”L”から”H”へと電圧変化し、nチャンネルMO
S型トランジスタQ3が導通状態となる。また内部ノー
ド13は、内部ノード7に対して遅延して”L”から”
H”へと電圧変化し、内部ノード4は内部ノード13の
遅延した電圧変化とほぼ同時に”L”から”H”へと変
化し、nチャンネルMOS型トランジスタQ4が導通状
態になる。この時点で、内部ノード5は”L”レベルと
なる。
スが入力され、内部ノード7の信号に短時間の下向きノ
イズパルスが重なり、その電圧レベルが”H”→”L”
→”H”と短時間に変化した場合をT5に示す。まず下
向きノイズ吸収回路1の動作を説明する。内部ノード1
1には”L”→”H”→”L”なる電圧変化が伝達さ
れ、内部ノード12には同じ極性で、遅延した電圧変化
が伝達されることになる。この時、その遅延量が適正で
あれば、内部ノード11及び、12は”H”レベルが重
なる期間が存在しないので、内部ノード3は”H”レベ
ルを保持する。このように、インバータ1a、1b及び
容量1cからなる論理遅延素子の遅延量を、除去すべき
下向きノイズパルスのパルス幅に合わせて調整し、最適
値を選ぶことができる。
よりも遅れて、”H”→”L”→”H”なる電圧変化が
伝達されるため、内部ノード4は、内部ノード7が”
H”から”L”へと変化してから内部ノード13が”
L”から”H”へと変化するまでの間、”L”レベルと
なり得る。内部ノード4が”L”レベルになると、波形
整形回路にて、pチャンネルMOS型トランジスタQ1
が非導通状態、pチャンネルMOS型トランジスタQ2
が導通状態、nチャンネルMOS型トランジスタQ3が
導通状態、nチャンネルMOS型トランジスタQ4が非
導通状態となり、内部ノード5が高インピーダンス状態
になる。この時ラッチ回路にてそれまでの状態(”L”
レベル)が保持される。内部回路10に入力される内部
ノード6の電圧も保持され、変化しないので、内部ノー
ド7の下向きノイズは除去されたことになる。
態によれば、外部入力端子から内部ノード7に入力され
る上向きノイズに対しては、上向きノイズ吸収回路中の
論理遅延素子の遅延量を調整することによって、除去す
べきノイズパルスのパルス幅との関連で最適の遅延量を
設定することができる。また外部入力端子から内部ノー
ド7に入力される下向きノイズに対しては、下向きノイ
ズ吸収回路中の論理遅延素子の遅延量を調整することに
よって、上向きノイズに対するものとは独立に、最適の
遅延量を設定することができる。
きノイズ吸収回路と上向きノイズ吸収回路とを独立に設
け、両者を波形整形回路に接続することで、上向きノイ
ズに対しても、下向きノイズに対しても、それぞれ独立
して、ノイズ除去のための最適の遅延量を設定すること
ができる。
て、通常の論理遅延が利用でき、したがって、過昇圧ノ
ードが存在せず、信頼性が高く、また、半導体拡散プロ
セスがバラついた場合でも、安定したノイズ除去特性を
得ることができる。更に、通常の論理遅延素子を利用す
ることにより、ノイズ除去回路の入力に直接遅延用のコ
ンデンサを接続する必要がないのでノイズ除去回路の入
力容量が小さくなる。
Claims (5)
- 【請求項1】 第1の信号を入力して第1の出力を出力
し、第1の遅延素子により前記第1の信号に乗った短時
間の上向きノイズパルスを吸収する第1のノイズ吸収手
段と、前記第1の信号を入力して第2の出力を出力し、
第2の遅延素子により前記第2の信号に乗った短時間の
下向きノイズパルスを吸収する第2のノイズ吸収手段
と、前記第1の出力と前記第2の出力とを入力して第3
の出力を出力し、前記第1の出力と前記第2の出力とが
論理的に一致した場合に、前記第3の出力として前記一
致した論理に応じたハイレベルまたはローレベルの出力
を出力し、前記第1の出力と前記第2の出力が論理的に
不一致の場合に、前記第3の出力を高インピーダンスと
する波形整形手段と、前記第3の出力が高インピーダン
スのとき、前記第3の出力のレベルを保持する保持手段
とを備えた半導体集積回路。 - 【請求項2】 第1のノイズ吸収手段は、第1の信号を
遅延する第1の論理遅延素子と、前記第1の信号が第1
の入力端子に接続され、前記第1の論理遅延素子の出力
が第2の入力端子に接続される第1のNAND回路とを
備え、第2のノイズ吸収手段は、前記第1の信号から第
2の信号を生成するインバータと、前記第2の信号を遅
延する第2の論理遅延素子と、前記第2の信号が第3の
入力端子に接続され、前記第2の論理遅延素子の出力が
第4の入力端子に接続される第2のNAND回路とを備
えることを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 波形整形手段は、電源と第3の出力との
間に直列接続された第1のpチャンネルMOSトランジ
スタおよび第2のpチャンネルMOSトランジスタと、
第3の出力と基準電位との間に接続された第1のnチャ
ンネルMOSトランジスタおよび第2のnチャンネルM
OSトランジスタとを備え、前記第1のpチャンネルM
OSトランジスタおよび前記第1のnチャンネルMOS
トランジスタのゲートに第1の出力が入力され、前記第
2のpチャンネルMOSトランジスタおよび前記第2の
nチャンネルMOSトランジスタのゲートに第2の出力
が入力されることを特徴とする請求項1記載の半導体集
積回路。 - 【請求項4】 第1の遅延素子の遅延量を上向きノイズ
除去のため最適の遅延量に調整し、第2の遅延素子の遅
延量を上向きノイズ除去のため最適の遅延量に調整した
ことを特徴とする請求項1記載の半導体集積回路。 - 【請求項5】 第1の信号が外部入力端子より、バッフ
ァを介して与えられることを特徴とする請求項1記載の
半導体集積回路。
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-
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- 1997-04-18 JP JP10140597A patent/JP3713881B2/ja not_active Expired - Fee Related
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