JPH10294652A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10294652A JPH10294652A JP9101405A JP10140597A JPH10294652A JP H10294652 A JPH10294652 A JP H10294652A JP 9101405 A JP9101405 A JP 9101405A JP 10140597 A JP10140597 A JP 10140597A JP H10294652 A JPH10294652 A JP H10294652A
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- noise
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- channel mos
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Abstract
(57)【要約】
【課題】 上向きノイズに対しても、下向きノイズに対
しても、それぞれ最適の遅延量によるノイズの除去が可
能であり、しかも信頼性に優れ、プロセスのバラツキに
対しても安定した、半導体集積回路の入力信号ノイズ除
去回路を提供する。 【解決手段】 下向きノイズ吸収回路と上向きノイズ吸
収回路とを独立して設け、両者を波形整形回路に入力す
る。波形整形回路は、両者が論理的に一致した場合、そ
の論理に応じた出力を出力し、両者が論理的に不一致の
場合は、その出力を高インピーダンスにする。出力が高
インピーダンスのときは、そのレベルがラッチ回路によ
って保持される。
しても、それぞれ最適の遅延量によるノイズの除去が可
能であり、しかも信頼性に優れ、プロセスのバラツキに
対しても安定した、半導体集積回路の入力信号ノイズ除
去回路を提供する。 【解決手段】 下向きノイズ吸収回路と上向きノイズ吸
収回路とを独立して設け、両者を波形整形回路に入力す
る。波形整形回路は、両者が論理的に一致した場合、そ
の論理に応じた出力を出力し、両者が論理的に不一致の
場合は、その出力を高インピーダンスにする。出力が高
インピーダンスのときは、そのレベルがラッチ回路によ
って保持される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関するものであり、特に半導体集積回路の入力端子に外
部から印加される上向きノイズおよび下向きノイズを除
去し、内部回路に伝達されないようにするノイズ除去回
路に関するものである。
関するものであり、特に半導体集積回路の入力端子に外
部から印加される上向きノイズおよび下向きノイズを除
去し、内部回路に伝達されないようにするノイズ除去回
路に関するものである。
【０００２】
【従来の技術】半導体集積回路に対して外部から入力端
子にごく短い幅のパルスがノイズとして入力され、誤動
作を引き起こす場合がある。この問題を避けるため、入
力端子に印加されるごく短時間のパルスを内部回路に伝
達しないようにするノイズ除去回路が使用される。
子にごく短い幅のパルスがノイズとして入力され、誤動
作を引き起こす場合がある。この問題を避けるため、入
力端子に印加されるごく短時間のパルスを内部回路に伝
達しないようにするノイズ除去回路が使用される。
【０００３】この種のノイズ除去回路は、入力信号を遅
延する遅延素子を設け、入力信号とその遅延信号が論理
的に一致した場合に限って、その入力信号に応じたハイ
レベルまたはローレベルの出力信号を出力し、両者が不
一致の間は出力を高インピーダンス状態にし、ラッチ回
路で以前の状態を保持するよう構成される。この構成に
よって、遅延素子の遅延時間よりも短い短時間のパルス
が入力しても、出力は一時的に高インピーダンス状態に
なるのみであり、レベル変化は生じない。したがって、
入力信号に乗った短時間のノイズパルスが内部回路まで
伝達されず、ノイズが除去されたことになる。
延する遅延素子を設け、入力信号とその遅延信号が論理
的に一致した場合に限って、その入力信号に応じたハイ
レベルまたはローレベルの出力信号を出力し、両者が不
一致の間は出力を高インピーダンス状態にし、ラッチ回
路で以前の状態を保持するよう構成される。この構成に
よって、遅延素子の遅延時間よりも短い短時間のパルス
が入力しても、出力は一時的に高インピーダンス状態に
なるのみであり、レベル変化は生じない。したがって、
入力信号に乗った短時間のノイズパルスが内部回路まで
伝達されず、ノイズが除去されたことになる。
【０００４】従来のノイズ除去回路では、入力信号を遅
延するための回路が１系統のみであり、上向きのノイズ
パルスに対しても、下向きのノイズパルスに対しても、
この１系統の遅延回路を用いてノイズの除去を行うのが
一般的であった。
延するための回路が１系統のみであり、上向きのノイズ
パルスに対しても、下向きのノイズパルスに対しても、
この１系統の遅延回路を用いてノイズの除去を行うのが
一般的であった。
【０００５】ただし、上向きのノイズを除去するための
遅延回路と下向きのノイズを除去するための遅延回路が
それぞれ別個に設けられる場合もある。特開平６−２１
６７２３号公報にはこのような例が示されている。
遅延回路と下向きのノイズを除去するための遅延回路が
それぞれ別個に設けられる場合もある。特開平６−２１
６７２３号公報にはこのような例が示されている。
【０００６】以下、図３を用いて、このような従来のノ
イズ除去回路を用いた半導体集積回路について説明す
る。図中、Ａは外部入力端子、１１はノイズ除去回路、
１２はラッチ回路、１３は内部回路である。ここでｅ、
ｆ、ｇ、ｈ、ｉ、ｊはノイズ除去回路１１の内部ノー
ド、ＩＶ５は入力端子からの信号のレベルを反転して伝
達するＣＭＯＳインバータ回路、Ｐ３は内部ノードｅが
入力されているｐチャンネルＭＯＳ型トランジスタ、Ｃ
２はコンデンサであり、電源と内部ノードｅの間に直列
接続され挿入されている。Ｎ３は内部ノードｅが入力さ
れているｎチャンネルＭＯＳ型トランジスタ、Ｃ３はコ
ンデンサであり、接地電源と内部ノードｅの間に直列接
続され挿入されている。Ｐ４、Ｐ５は電源と内部ノード
ｉの間に直列接続され挿入されているｐチャンネルＭＯ
Ｓ型トランジスタであり、Ｐ４には内部ノードｇが、Ｐ
５には内部ノードｈが入力している。Ｎ４，Ｎ５は接地
電源と内部ノードｉの間に直列接続され挿入されている
ｎチャンネルＭＯＳ型トランジスタであり、Ｎ４には内
部ノードｆが、Ｎ５には内部ノードｈが入力している。
ここでｐチャンネルＭＯＳ型トランジスタＰ４、Ｐ５及
び、ｎチャンネルＭＯＳ型トランジスタＮ４、Ｎ５は波
形整形回路を構成している。ＩＶ６、ＩＶ７はＣＯＭＳ
インバータであり、ＩＶ７はＣＭＯＳインバータＩＶ６
の出力ノードｊと入力ノードｉの間に帰還接続されてい
る。
イズ除去回路を用いた半導体集積回路について説明す
る。図中、Ａは外部入力端子、１１はノイズ除去回路、
１２はラッチ回路、１３は内部回路である。ここでｅ、
ｆ、ｇ、ｈ、ｉ、ｊはノイズ除去回路１１の内部ノー
ド、ＩＶ５は入力端子からの信号のレベルを反転して伝
達するＣＭＯＳインバータ回路、Ｐ３は内部ノードｅが
入力されているｐチャンネルＭＯＳ型トランジスタ、Ｃ
２はコンデンサであり、電源と内部ノードｅの間に直列
接続され挿入されている。Ｎ３は内部ノードｅが入力さ
れているｎチャンネルＭＯＳ型トランジスタ、Ｃ３はコ
ンデンサであり、接地電源と内部ノードｅの間に直列接
続され挿入されている。Ｐ４、Ｐ５は電源と内部ノード
ｉの間に直列接続され挿入されているｐチャンネルＭＯ
Ｓ型トランジスタであり、Ｐ４には内部ノードｇが、Ｐ
５には内部ノードｈが入力している。Ｎ４，Ｎ５は接地
電源と内部ノードｉの間に直列接続され挿入されている
ｎチャンネルＭＯＳ型トランジスタであり、Ｎ４には内
部ノードｆが、Ｎ５には内部ノードｈが入力している。
ここでｐチャンネルＭＯＳ型トランジスタＰ４、Ｐ５及
び、ｎチャンネルＭＯＳ型トランジスタＮ４、Ｎ５は波
形整形回路を構成している。ＩＶ６、ＩＶ７はＣＯＭＳ
インバータであり、ＩＶ７はＣＭＯＳインバータＩＶ６
の出力ノードｊと入力ノードｉの間に帰還接続されてい
る。
【０００７】以上のように構成された半導体集積回路に
ついて、図３及び、図４を参照しながら説明する。
ついて、図３及び、図４を参照しながら説明する。
【０００８】図４は図３の回路における主要信号の動作
波形を示す。Ｔ１の期間において、内部ノードｅは”
Ｈ”レベルである場合を示している。この場合、ｐチャ
ンネルＭＯＳ型トランジスタＰ３は非導通状態、ｎチャ
ンネルＭＯＳ型トランジスタＮ３は導通状態となり、内
部ノードｇは”Ｌ”レベルとなる。また、コンデンサＣ
２の電荷保存により、内部ノードｆは”Ｈ”レベルとな
る。一方、前記内部ノードｆが入力するｎチャンネルＭ
ＯＳ型トランジスタＮ４は導通状態、前記内部ノードｇ
が入力するｐチャンネルＭＯＳ型トランジスタＰ４は導
通状態、また、ＣＭＯＳインバータＩＶ５の出力端子で
ある内部ノードｈは”Ｌ”レベルであるので、前記内部
ノードｈが入力するｐチャンネルＭＯＳ型トランジスタ
Ｐ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ
５は非導通状態となるので、内部ノードｉは”Ｈ”レベ
ルとなり、内部回路１３に伝達される。
波形を示す。Ｔ１の期間において、内部ノードｅは”
Ｈ”レベルである場合を示している。この場合、ｐチャ
ンネルＭＯＳ型トランジスタＰ３は非導通状態、ｎチャ
ンネルＭＯＳ型トランジスタＮ３は導通状態となり、内
部ノードｇは”Ｌ”レベルとなる。また、コンデンサＣ
２の電荷保存により、内部ノードｆは”Ｈ”レベルとな
る。一方、前記内部ノードｆが入力するｎチャンネルＭ
ＯＳ型トランジスタＮ４は導通状態、前記内部ノードｇ
が入力するｐチャンネルＭＯＳ型トランジスタＰ４は導
通状態、また、ＣＭＯＳインバータＩＶ５の出力端子で
ある内部ノードｈは”Ｌ”レベルであるので、前記内部
ノードｈが入力するｐチャンネルＭＯＳ型トランジスタ
Ｐ５は導通状態、ｎチャンネルＭＯＳ型トランジスタＮ
５は非導通状態となるので、内部ノードｉは”Ｈ”レベ
ルとなり、内部回路１３に伝達される。
【０００９】Ｔ２の期間は、内部ノードｅが”Ｈ”レベ
ルから”Ｌ”レベルへ遷移した場合を示している。この
場合には、コンデンサＣ２及び、Ｃ３の容量結合効果に
よって、内部ノードｆは”Ｌ”レベルに引き下げられ
る。また、内部ノードｇは接地電位より低い電位まで、
一瞬過昇圧されるが、ｎチャンネルＭＯＳ型トランジス
タＮ３を通してＧＮＤから電流が流入するため、ＧＮＤ
−Ｖｔｎ（ＶｔｎはｎチャンネルＭＯＳ型トランジスタ
Ｎ３のしきい値電圧）となる。この時、内部ノードｆが
入力するｎチャンネルＭＯＳ型トランジスタＮ４は非導
通状態、内部ノードｇが入力するｐチャンネルＭＯＳ型
トランジスタＰ４は導通状態となる。また、ＣＭＯＳイ
ンバータＩＶ５の出力ノードｈの電位が”Ｈ”レベルに
遷移するので、内部ノードｈが入力するｐチャンネルＭ
ＯＳ型トランジスタＰ４は非導通状態になり、ｎチャン
ネルＭＯＳ型トランジスタＮ４は導通状態になるので、
出力ノードｉは高インピーダンス状態になるが、次段の
ラッチ回路１２によって、それまでの状態（”Ｈ”）が
保持されることになる。
ルから”Ｌ”レベルへ遷移した場合を示している。この
場合には、コンデンサＣ２及び、Ｃ３の容量結合効果に
よって、内部ノードｆは”Ｌ”レベルに引き下げられ
る。また、内部ノードｇは接地電位より低い電位まで、
一瞬過昇圧されるが、ｎチャンネルＭＯＳ型トランジス
タＮ３を通してＧＮＤから電流が流入するため、ＧＮＤ
−Ｖｔｎ（ＶｔｎはｎチャンネルＭＯＳ型トランジスタ
Ｎ３のしきい値電圧）となる。この時、内部ノードｆが
入力するｎチャンネルＭＯＳ型トランジスタＮ４は非導
通状態、内部ノードｇが入力するｐチャンネルＭＯＳ型
トランジスタＰ４は導通状態となる。また、ＣＭＯＳイ
ンバータＩＶ５の出力ノードｈの電位が”Ｈ”レベルに
遷移するので、内部ノードｈが入力するｐチャンネルＭ
ＯＳ型トランジスタＰ４は非導通状態になり、ｎチャン
ネルＭＯＳ型トランジスタＮ４は導通状態になるので、
出力ノードｉは高インピーダンス状態になるが、次段の
ラッチ回路１２によって、それまでの状態（”Ｈ”）が
保持されることになる。
【００１０】内部ノードｅの”Ｌ”状態がしばらく続く
と、Ｔ３の期間が示す様に、ｐチャンネルＭＯＳ型トラ
ンジスタＰ３を介してコンデンサＣ２が充電されるた
め、内部ノードｆの電位は”Ｈ”レベルに近づいて行
き、次段のｎチャンネルＭＯＳ型トランジスタＮ４のし
きい値電圧を超えた時点で、ｎチャンネルＭＯＳ型トラ
ンジスタＮ４が導通状態となり、内部ノードｉの電位
は”Ｌ”レベルとなる。つまり内部ノードｅの変化より
も遅れて、”Ｈ”から”Ｌ”に変化する信号が内部回路
１３に伝達される。この時、コンデンサＣ２の端子間電
圧はＶｄｄ−ＧＮＤであり、内部ノードｆは”Ｈ”レベ
ルを保持し、コンデンサＣ３の電荷保存により、内部ノ
ードｇは”Ｌ”レベルを保持する。
と、Ｔ３の期間が示す様に、ｐチャンネルＭＯＳ型トラ
ンジスタＰ３を介してコンデンサＣ２が充電されるた
め、内部ノードｆの電位は”Ｈ”レベルに近づいて行
き、次段のｎチャンネルＭＯＳ型トランジスタＮ４のし
きい値電圧を超えた時点で、ｎチャンネルＭＯＳ型トラ
ンジスタＮ４が導通状態となり、内部ノードｉの電位
は”Ｌ”レベルとなる。つまり内部ノードｅの変化より
も遅れて、”Ｈ”から”Ｌ”に変化する信号が内部回路
１３に伝達される。この時、コンデンサＣ２の端子間電
圧はＶｄｄ−ＧＮＤであり、内部ノードｆは”Ｈ”レベ
ルを保持し、コンデンサＣ３の電荷保存により、内部ノ
ードｇは”Ｌ”レベルを保持する。
【００１１】Ｔ４は内部ノードｅに”Ｌ”→”Ｈ”→”
Ｌ”のレベル変化（即ち上向きノイズ）が発生した場合
を示している。まず”Ｌ”から”Ｈ”へと変化した場
合、コンデンサＣ２及び、Ｃ３の容量結合効果により、
内部ノードｇは”Ｈ”レベルに引き上げられる。また内
部ノードｆはＶｄｄより高い電位レベルまで、一瞬昇圧
されるが、ｐチャンネルＭＯＳ型トランジスタＰ３を介
してＶｄｄに電流が流出するため、Ｖｄｄ＋Ｖｔｐ（ｐ
チャンネルＭＯＳ型トランジスタＰ３のしきい値電圧）
となる。この時、ｐチャンネルＭＯＳ型トランジスタＰ
４は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ
４は導通状態となる。また内部ノードｈが”Ｌ”となる
ため、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状
態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状
態となり、内部ノードｉは高インピーダンス状態になる
が、ラッチ回路１２によって、それまでの電位状態（”
Ｌ”）を保持する。
Ｌ”のレベル変化（即ち上向きノイズ）が発生した場合
を示している。まず”Ｌ”から”Ｈ”へと変化した場
合、コンデンサＣ２及び、Ｃ３の容量結合効果により、
内部ノードｇは”Ｈ”レベルに引き上げられる。また内
部ノードｆはＶｄｄより高い電位レベルまで、一瞬昇圧
されるが、ｐチャンネルＭＯＳ型トランジスタＰ３を介
してＶｄｄに電流が流出するため、Ｖｄｄ＋Ｖｔｐ（ｐ
チャンネルＭＯＳ型トランジスタＰ３のしきい値電圧）
となる。この時、ｐチャンネルＭＯＳ型トランジスタＰ
４は非導通状態、ｎチャンネルＭＯＳ型トランジスタＮ
４は導通状態となる。また内部ノードｈが”Ｌ”となる
ため、ｐチャンネルＭＯＳ型トランジスタＰ５は導通状
態、ｎチャンネルＭＯＳ型トランジスタＮ５は非導通状
態となり、内部ノードｉは高インピーダンス状態になる
が、ラッチ回路１２によって、それまでの電位状態（”
Ｌ”）を保持する。
【００１２】この時、ｎチャンネルＭＯＳ型トランジス
タＮ３のオン抵抗とコンデンサＣ３の時定数により、内
部ノードｇは”Ｌ”レベルに近づいていき、ｐチャンネ
ルＭＯＳ型トランジスタＰ４のしきい値電圧を超えると
導通状態になり、内部ノードｉは”Ｌ”から”Ｈ”へと
変化してしまう。しかし、ｎチャンネルＭＯＳ型トラン
ジスタＮ３とコンデンサＣ３の時定数を、上向きノイズ
の電位変化幅より長く設定しておけば、内部ノードｇの
電位がｐチャンネルＭＯＳ型トランジスタＰ４を導通状
態にする以前に、上向きノイズが”Ｈ”から”Ｌ”へと
再び変化し、内部ノードｉが変化することはない。
タＮ３のオン抵抗とコンデンサＣ３の時定数により、内
部ノードｇは”Ｌ”レベルに近づいていき、ｐチャンネ
ルＭＯＳ型トランジスタＰ４のしきい値電圧を超えると
導通状態になり、内部ノードｉは”Ｌ”から”Ｈ”へと
変化してしまう。しかし、ｎチャンネルＭＯＳ型トラン
ジスタＮ３とコンデンサＣ３の時定数を、上向きノイズ
の電位変化幅より長く設定しておけば、内部ノードｇの
電位がｐチャンネルＭＯＳ型トランジスタＰ４を導通状
態にする以前に、上向きノイズが”Ｈ”から”Ｌ”へと
再び変化し、内部ノードｉが変化することはない。
【００１３】上向きノイズが”Ｈ”から”Ｌ”へと変化
すると、内部ノードｈが”Ｌ”から”Ｈ”へと変化す
る。この時、コンデンサＣ２の端子間電圧はＶｔｐ程度
であり、内部ノードｆは”Ｌ”レベルに近づく。その結
果、内部ノードｉは再び高インピーダンス状態になり、
ラッチ回路１２により内部ノードｉの電位は”Ｌ”レベ
ルで保持することができる。
すると、内部ノードｈが”Ｌ”から”Ｈ”へと変化す
る。この時、コンデンサＣ２の端子間電圧はＶｔｐ程度
であり、内部ノードｆは”Ｌ”レベルに近づく。その結
果、内部ノードｉは再び高インピーダンス状態になり、
ラッチ回路１２により内部ノードｉの電位は”Ｌ”レベ
ルで保持することができる。
【００１４】Ｔ５は内部ノードｅの”Ｌ”期間が十分長
い場合であり、内部ノードｆはｐチャンネルＭＯＳトラ
ンジスタＰ３を介して充電され、”Ｈ”レベル（Ｖｄ
ｄ）となり、内部ノードｆが入力しているｎチャンネル
ＭＯＳ型トランジスタＮ４は導通状態となり、内部ノー
ドｇは”Ｌ”レベルを保持しているため、内部ノードｇ
が入力しているｐチャンネルＭＯＳ型トランジスタＰ４
は導通状態となる。また、内部ノードｈは”Ｈ”レベル
であるのでｎチャンネルＭＯＳ型トランジスタＮ５は導
通状態であり、内部ノードｉは”Ｌ”レベルである。
い場合であり、内部ノードｆはｐチャンネルＭＯＳトラ
ンジスタＰ３を介して充電され、”Ｈ”レベル（Ｖｄ
ｄ）となり、内部ノードｆが入力しているｎチャンネル
ＭＯＳ型トランジスタＮ４は導通状態となり、内部ノー
ドｇは”Ｌ”レベルを保持しているため、内部ノードｇ
が入力しているｐチャンネルＭＯＳ型トランジスタＰ４
は導通状態となる。また、内部ノードｈは”Ｈ”レベル
であるのでｎチャンネルＭＯＳ型トランジスタＮ５は導
通状態であり、内部ノードｉは”Ｌ”レベルである。
【００１５】Ｔ６は内部ノードｅが”Ｌ”から”Ｈ”に
遷移した場合である。この時、コンデンサＣ２及び、Ｃ
３の容量結合効果により、内部ノードｆは”Ｈ”レベル
（Ｖｄｄ＋Ｖｔｐ）まで昇圧され、ｎチャンネルＭＯＳ
型トランジスタＮ４は導通状態、内部ノードｇは”Ｈ”
レベルに引き上げられ、ｐチャンネルＭＯＳ型トランジ
スタＰ４は非導通状態となる。また内部ノードｈは”
Ｈ”から”Ｌ”と変化するので、ｎチャンネルＭＯＳ型
トランジスタＮ５は非導通状態、ｐチャンネルＭＯＳ型
トランジスタＰ５は導通状態となる。その結果、内部ノ
ードｉは高インピーダンス状態になるが、ラッチ回路１
２によってそれまでの電位状態（”Ｌ”）を保持する。
遷移した場合である。この時、コンデンサＣ２及び、Ｃ
３の容量結合効果により、内部ノードｆは”Ｈ”レベル
（Ｖｄｄ＋Ｖｔｐ）まで昇圧され、ｎチャンネルＭＯＳ
型トランジスタＮ４は導通状態、内部ノードｇは”Ｈ”
レベルに引き上げられ、ｐチャンネルＭＯＳ型トランジ
スタＰ４は非導通状態となる。また内部ノードｈは”
Ｈ”から”Ｌ”と変化するので、ｎチャンネルＭＯＳ型
トランジスタＮ５は非導通状態、ｐチャンネルＭＯＳ型
トランジスタＰ５は導通状態となる。その結果、内部ノ
ードｉは高インピーダンス状態になるが、ラッチ回路１
２によってそれまでの電位状態（”Ｌ”）を保持する。
【００１６】内部ノードｅの”Ｈ”期間が十分長い（Ｔ
７期間）場合、ｎチャンネルＭＯＳ型トランジスタＮ３
が導通状態になっているので、時定数によって内部ノー
ドｇの電位は”Ｌ”レベルに近づいていき、ｐチャンネ
ルＭＯＳ型トランジスタＰ４のしきい値電圧を超えた時
点で、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状
態となり、内部ノードｉは”Ｈ”レベルに遷移する。即
ち、内部ノードｅの”Ｌ”から”Ｈ”への遷移より遅れ
て”Ｌ”から”Ｈ”に変化する信号が内部回路に伝達さ
れる。
７期間）場合、ｎチャンネルＭＯＳ型トランジスタＮ３
が導通状態になっているので、時定数によって内部ノー
ドｇの電位は”Ｌ”レベルに近づいていき、ｐチャンネ
ルＭＯＳ型トランジスタＰ４のしきい値電圧を超えた時
点で、ｐチャンネルＭＯＳ型トランジスタＰ４は導通状
態となり、内部ノードｉは”Ｈ”レベルに遷移する。即
ち、内部ノードｅの”Ｌ”から”Ｈ”への遷移より遅れ
て”Ｌ”から”Ｈ”に変化する信号が内部回路に伝達さ
れる。
【００１７】Ｔ８は内部ノードｅに”Ｈ”→”Ｌ”→”
Ｈ”なる電位変化（下向きノイズ）が発生した場合を示
している。まず”Ｈ”から”Ｌ”へと変化した場合、コ
ンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノ
ードｆは”Ｌ”レベルに引き下げられ、ｎチャンネルＭ
ＯＳ型トランジスタＮ４は非導通状態になり、内部ノー
ドｇは”Ｌ”レベル（ＧＮＤ−Ｖｔｎ）となるため、ｐ
チャンネルＭＯＳ型トランジスタＰ４は導通状態にな
る。また、内部ノードｈは”Ｌ”から”Ｈ”へと変化す
るため、ｎチャンネルＭＯＳトランジスタＮ５が導通状
態、ｐチャンネルＭＯＳトランジスタＰ５が非導通状態
になる。その結果、内部ノードｉは高インピーダンス状
態になり、ラッチ回路にて”Ｈ”レベルを保持すること
になる。
Ｈ”なる電位変化（下向きノイズ）が発生した場合を示
している。まず”Ｈ”から”Ｌ”へと変化した場合、コ
ンデンサＣ２及び、Ｃ３の容量結合効果により、内部ノ
ードｆは”Ｌ”レベルに引き下げられ、ｎチャンネルＭ
ＯＳ型トランジスタＮ４は非導通状態になり、内部ノー
ドｇは”Ｌ”レベル（ＧＮＤ−Ｖｔｎ）となるため、ｐ
チャンネルＭＯＳ型トランジスタＰ４は導通状態にな
る。また、内部ノードｈは”Ｌ”から”Ｈ”へと変化す
るため、ｎチャンネルＭＯＳトランジスタＮ５が導通状
態、ｐチャンネルＭＯＳトランジスタＰ５が非導通状態
になる。その結果、内部ノードｉは高インピーダンス状
態になり、ラッチ回路にて”Ｈ”レベルを保持すること
になる。
【００１８】この時、ｐチャンネルＭＯＳ型トランジス
タＰ３のオン抵抗とコンデンサＣ２の時定数により、内
部ノードｆは”Ｈ”レベルに近づいて行き、ｎチャンネ
ルＭＯＳ型トランジスタＮ４のしきい値を超えると、導
通状態になり、内部ノードｉは”Ｈ”から”Ｌ”へと変
化してしまう。しかし、ｐチャンネルＭＯＳ型トランジ
スタＰ３とコンデンサＣ２の時定数を、下向きノイズの
電位変化幅より長く設定しておけば、内部ノードｆの電
位がｎチャンネルＭＯＳ型トランジスタＮ４を導通状態
にする以前に、下向きノイズが”Ｌ”から”Ｈ”へと再
び変化し、内部ノードｉが変化することはない。
タＰ３のオン抵抗とコンデンサＣ２の時定数により、内
部ノードｆは”Ｈ”レベルに近づいて行き、ｎチャンネ
ルＭＯＳ型トランジスタＮ４のしきい値を超えると、導
通状態になり、内部ノードｉは”Ｈ”から”Ｌ”へと変
化してしまう。しかし、ｐチャンネルＭＯＳ型トランジ
スタＰ３とコンデンサＣ２の時定数を、下向きノイズの
電位変化幅より長く設定しておけば、内部ノードｆの電
位がｎチャンネルＭＯＳ型トランジスタＮ４を導通状態
にする以前に、下向きノイズが”Ｌ”から”Ｈ”へと再
び変化し、内部ノードｉが変化することはない。
【００１９】下向きノイズが”Ｌ”から”Ｈ”へと変化
すると、内部ノードｈが”Ｈ”から”Ｌ”へと、内部ノ
ードｇが”Ｌ”から”Ｈ”へと変化するため、内部ノー
ドｉは再び高インピーダンス状態になり、ラッチ回路１
２により内部ノードｉの電位は”Ｈ”レベルで保持する
ことができる。
すると、内部ノードｈが”Ｈ”から”Ｌ”へと、内部ノ
ードｇが”Ｌ”から”Ｈ”へと変化するため、内部ノー
ドｉは再び高インピーダンス状態になり、ラッチ回路１
２により内部ノードｉの電位は”Ｈ”レベルで保持する
ことができる。
【００２０】
【発明が解決しようとする課題】以上説明した、図３の
例の場合、上向きノイズを除去するための遅延回路の遅
延量と下向きノイズを除去するための遅延回路の遅延量
とは、例えばコンデンサＣ２、Ｃ３の容量を調整するこ
とによって、それぞれ独立に調整することは可能である
が、内部ノードｆ及び、内部ノードｇがそれぞれ、一
瞬、過昇圧される場合があり、信頼性上の問題を引き起
こす可能性がある。また、トランジスタのオン抵抗とコ
ンデンサの時定数によって遅延した信号により、波形整
形回路内部のトランジスタを導通状態にすることで、ノ
イズを除去しているが、半導体拡散プロセスのバラツキ
により、前記波形整形回路内部のトランジスタのしきい
値電圧が変動した場合、安定したノイズ除去特性を得る
ことができない。
例の場合、上向きノイズを除去するための遅延回路の遅
延量と下向きノイズを除去するための遅延回路の遅延量
とは、例えばコンデンサＣ２、Ｃ３の容量を調整するこ
とによって、それぞれ独立に調整することは可能である
が、内部ノードｆ及び、内部ノードｇがそれぞれ、一
瞬、過昇圧される場合があり、信頼性上の問題を引き起
こす可能性がある。また、トランジスタのオン抵抗とコ
ンデンサの時定数によって遅延した信号により、波形整
形回路内部のトランジスタを導通状態にすることで、ノ
イズを除去しているが、半導体拡散プロセスのバラツキ
により、前記波形整形回路内部のトランジスタのしきい
値電圧が変動した場合、安定したノイズ除去特性を得る
ことができない。
【００２１】また、従来の一般的な半導体集積回路のノ
イズ除去回路では、上向きノイズを除去するための遅延
回路と下向きノイズを除去するための遅延回路が共通に
なっているため、それぞれの遅延量を独立して最適値に
調整することができない。
イズ除去回路では、上向きノイズを除去するための遅延
回路と下向きノイズを除去するための遅延回路が共通に
なっているため、それぞれの遅延量を独立して最適値に
調整することができない。
【００２２】
【課題を解決するための手段】請求項１に記載の発明の
半導体集積回路は、第１の信号を入力して第１の出力を
出力し、第１の遅延素子により前記第１の信号に乗った
短時間の上向きノイズパルスを吸収する第１のノイズ吸
収手段と、前記第１の信号を入力して第２の出力を出力
し、第２の遅延素子により前記第２の信号に乗った短時
間の下向きノイズパルスを吸収する第２のノイズ吸収手
段と、前記第１の出力と前記第２の出力とを入力して第
３の出力を出力し、前記第１の出力と前記第２の出力と
が論理的に一致した場合に、前記第３の出力として前記
一致した論理に応じたハイレベルまたはローレベルの出
力を出力し、前記第１の出力と前記第２の出力が論理的
に不一致の場合に、前記第３の出力を高インピーダンス
とする波形整形手段と、前記第３の出力が高インピーダ
ンスのとき、前記第３の出力のレベルを保持する保持手
段とを備えたことを特徴とする。
半導体集積回路は、第１の信号を入力して第１の出力を
出力し、第１の遅延素子により前記第１の信号に乗った
短時間の上向きノイズパルスを吸収する第１のノイズ吸
収手段と、前記第１の信号を入力して第２の出力を出力
し、第２の遅延素子により前記第２の信号に乗った短時
間の下向きノイズパルスを吸収する第２のノイズ吸収手
段と、前記第１の出力と前記第２の出力とを入力して第
３の出力を出力し、前記第１の出力と前記第２の出力と
が論理的に一致した場合に、前記第３の出力として前記
一致した論理に応じたハイレベルまたはローレベルの出
力を出力し、前記第１の出力と前記第２の出力が論理的
に不一致の場合に、前記第３の出力を高インピーダンス
とする波形整形手段と、前記第３の出力が高インピーダ
ンスのとき、前記第３の出力のレベルを保持する保持手
段とを備えたことを特徴とする。
【００２３】また、請求項２に記載の発明は、請求項１
に記載の半導体集積回路において、第１のノイズ吸収手
段は、第１の信号を遅延する第１の論理遅延素子と、前
記第１の信号が第１の入力端子に接続され、前記第１の
論理遅延素子の出力が第２の入力端子に接続される第１
のＮＡＮＤ回路とを備え、第２のノイズ吸収手段は、前
記第１の信号から第２の信号を生成するインバータと、
前記第２の信号を遅延する第２の論理遅延素子と、前記
第２の信号が第３の入力端子に接続され、前記第２の論
理遅延素子の出力が第４の入力端子に接続される第２の
ＮＡＮＤ回路とを備えることを特徴とする。
に記載の半導体集積回路において、第１のノイズ吸収手
段は、第１の信号を遅延する第１の論理遅延素子と、前
記第１の信号が第１の入力端子に接続され、前記第１の
論理遅延素子の出力が第２の入力端子に接続される第１
のＮＡＮＤ回路とを備え、第２のノイズ吸収手段は、前
記第１の信号から第２の信号を生成するインバータと、
前記第２の信号を遅延する第２の論理遅延素子と、前記
第２の信号が第３の入力端子に接続され、前記第２の論
理遅延素子の出力が第４の入力端子に接続される第２の
ＮＡＮＤ回路とを備えることを特徴とする。
【００２４】また、請求項３に記載の発明は、請求項１
に記載の半導体集積回路において、波形整形手段は、電
源と第３の出力との間に直列接続された第１のｐチャン
ネルＭＯＳトランジスタおよび第２のｐチャンネルＭＯ
Ｓトランジスタと、第３の出力と基準電位との間に接続
された第１のｎチャンネルＭＯＳトランジスタおよび第
２のｎチャンネルＭＯＳトランジスタとを備え、前記第
１のｐチャンネルＭＯＳトランジスタおよび前記第１の
ｎチャンネルＭＯＳトランジスタのゲートに第１の出力
が入力され、前記第２のｐチャンネルＭＯＳトランジス
タおよび前記第２のｎチャンネルＭＯＳトランジスタの
ゲートに第２の出力が入力されることを特徴とする。
に記載の半導体集積回路において、波形整形手段は、電
源と第３の出力との間に直列接続された第１のｐチャン
ネルＭＯＳトランジスタおよび第２のｐチャンネルＭＯ
Ｓトランジスタと、第３の出力と基準電位との間に接続
された第１のｎチャンネルＭＯＳトランジスタおよび第
２のｎチャンネルＭＯＳトランジスタとを備え、前記第
１のｐチャンネルＭＯＳトランジスタおよび前記第１の
ｎチャンネルＭＯＳトランジスタのゲートに第１の出力
が入力され、前記第２のｐチャンネルＭＯＳトランジス
タおよび前記第２のｎチャンネルＭＯＳトランジスタの
ゲートに第２の出力が入力されることを特徴とする。
【００２５】また、請求項４に記載の発明は、請求項１
に記載の半導体集積回路において、第１の遅延素子の遅
延量を上向きノイズ除去のため最適の遅延量に調整し、
第２の遅延素子の遅延量を上向きノイズ除去のため最適
の遅延量に調整したことを特徴とする。
に記載の半導体集積回路において、第１の遅延素子の遅
延量を上向きノイズ除去のため最適の遅延量に調整し、
第２の遅延素子の遅延量を上向きノイズ除去のため最適
の遅延量に調整したことを特徴とする。
【００２６】また、請求項５に記載の発明は、請求項１
に記載の半導体集積回路において、第１の信号が外部入
力端子より、バッファを介して与えられることを特徴と
する。
に記載の半導体集積回路において、第１の信号が外部入
力端子より、バッファを介して与えられることを特徴と
する。
【００２７】以上の構成により、請求項１ないし請求項
５に記載の発明では、下向きノイズ吸収回路と上向きノ
イズ吸収回路とを独立に設け、両者を波形整形回路に接
続することで、上向きノイズに対しても、下向きノイズ
に対しても、それぞれ独立して、ノイズ除去のための最
適の遅延量を設定することができる。
５に記載の発明では、下向きノイズ吸収回路と上向きノ
イズ吸収回路とを独立に設け、両者を波形整形回路に接
続することで、上向きノイズに対しても、下向きノイズ
に対しても、それぞれ独立して、ノイズ除去のための最
適の遅延量を設定することができる。
【００２８】特に、請求項２に記載の発明では、第１の
信号あるいは第２の信号とそれを遅延した信号とは、信
号が変化する時間が異なるだけで良いので、ノイズ吸収
手段中の遅延素子として、通常の論理遅延が利用でき
る。したがって、過昇圧ノードが存在せず、信頼性が高
く、また、半導体拡散プロセスがバラついた場合でも、
安定したノイズ除去特性を得ることができる。更に、通
常の論理遅延素子を利用することにより、ノイズ除去回
路の入力に直接遅延用のコンデンサを接続する必要がな
いのでノイズ除去回路の入力容量が小さくなる。
信号あるいは第２の信号とそれを遅延した信号とは、信
号が変化する時間が異なるだけで良いので、ノイズ吸収
手段中の遅延素子として、通常の論理遅延が利用でき
る。したがって、過昇圧ノードが存在せず、信頼性が高
く、また、半導体拡散プロセスがバラついた場合でも、
安定したノイズ除去特性を得ることができる。更に、通
常の論理遅延素子を利用することにより、ノイズ除去回
路の入力に直接遅延用のコンデンサを接続する必要がな
いのでノイズ除去回路の入力容量が小さくなる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３０】図１は、本実施の形態におけるノイズ除去
回路の概略図である。図中、１は下向きノイズ吸収回
路、２は上向きノイズ吸収回路、１０は内部回路であ
る。３、４、５、６、７、１１、１２、及び１３は内部
ノードである。図示していないが、内部ノード７には外
部入力端子から入力された信号が入力バッファを介して
結合される。１ａ、１ｂ、１ｄ、２ａ、２ｂ、及び２ｄ
はＣＭＯＳインバータ回路、１ｃ及び２ｃはコンデン
サ、１ｅ及び２ｅはＮＡＮＤ回路である。ＣＭＯＳイン
バータ１ｂ、１ｄ及びコンデンサ１ｃと、ＣＭＯＳイン
バータ２ｂ、２ｄ及びコンデンサ２ｃとは、それぞれ、
通常の論理遅延を利用した論理遅延素子を構成してい
る。Ｑ１、Ｑ２は、電源と内部ノード５の間に直列接続
にて挿入されているｐチャンネルＭＯＳ型トランジス
タ、Ｑ３、Ｑ４は接地電源と内部ノード５の間に直列接
続にて挿入されているｎチャンネルＭＯＳ型トランジス
タであり、波形整形回路を構成している。８、９はＣＭ
ＯＳインバータであり、ラッチ回路を構成している。ま
た、下向きノイズ除去回路１の出力端子である内部ノー
ド３は、ｐチャンネルＭＯＳ型トランジスタＱ１及びｎ
チャンネルＭＯＳ型トランジスタＱ３のゲートに入力さ
れ、上向きノイズ除去回路２の出力端子である内部ノー
ド４は、ｐチャンネルＭＯＳ型トランジスタＱ２及びｎ
チャンネルＭＯＳ型トランジスタＱ４のゲートに入力さ
れている。
回路の概略図である。図中、１は下向きノイズ吸収回
路、２は上向きノイズ吸収回路、１０は内部回路であ
る。３、４、５、６、７、１１、１２、及び１３は内部
ノードである。図示していないが、内部ノード７には外
部入力端子から入力された信号が入力バッファを介して
結合される。１ａ、１ｂ、１ｄ、２ａ、２ｂ、及び２ｄ
はＣＭＯＳインバータ回路、１ｃ及び２ｃはコンデン
サ、１ｅ及び２ｅはＮＡＮＤ回路である。ＣＭＯＳイン
バータ１ｂ、１ｄ及びコンデンサ１ｃと、ＣＭＯＳイン
バータ２ｂ、２ｄ及びコンデンサ２ｃとは、それぞれ、
通常の論理遅延を利用した論理遅延素子を構成してい
る。Ｑ１、Ｑ２は、電源と内部ノード５の間に直列接続
にて挿入されているｐチャンネルＭＯＳ型トランジス
タ、Ｑ３、Ｑ４は接地電源と内部ノード５の間に直列接
続にて挿入されているｎチャンネルＭＯＳ型トランジス
タであり、波形整形回路を構成している。８、９はＣＭ
ＯＳインバータであり、ラッチ回路を構成している。ま
た、下向きノイズ除去回路１の出力端子である内部ノー
ド３は、ｐチャンネルＭＯＳ型トランジスタＱ１及びｎ
チャンネルＭＯＳ型トランジスタＱ３のゲートに入力さ
れ、上向きノイズ除去回路２の出力端子である内部ノー
ド４は、ｐチャンネルＭＯＳ型トランジスタＱ２及びｎ
チャンネルＭＯＳ型トランジスタＱ４のゲートに入力さ
れている。
【００３１】以上の様に構成された半導体装置につい
て、図２を参照しながら動作を説明する。図２は本発明
の実施の形態おける主要信号の動作波形図である。
て、図２を参照しながら動作を説明する。図２は本発明
の実施の形態おける主要信号の動作波形図である。
【００３２】Ｔ１の期間は、内部ノード７が”Ｈ”レベ
ルである場合を示す。内部ノード１１は、ＣＭＯＳイン
バータ回路１ａの出力であるため”Ｌ”レベルである。
同様に内部ノード１２は、内部ノード１１との間にＣＭ
ＯＳインバータ回路１ｂ及び１ｄが直列に接続されてい
るため”Ｌ”レベルであり、ＮＡＮＤ回路１ｅの出力で
ある内部ノード３は”Ｈ”レベルとなる。また、内部ノ
ード１３は、内部ノード７との間にＣＭＯＳインバータ
回路２ｂ及び２ｄが直列に接続されているため”Ｈ”レ
ベルとなり、ＮＡＮＤ回路２ｅ及びＣＭＯＳインバータ
回路２ａによって、内部ノード４は”Ｈ”レベルとなっ
ている。この時、ｐチャンネルＭＯＳ型トランジスタＱ
１及び、Ｑ２は非導通状態、ｎチャンネルＭＯＳ型トラ
ンジスタＱ３及び、Ｑ４は導通状態であるので、内部ノ
ード５は”Ｌ”レベルであり、ＣＭＯＳインバータ回路
８によって、内部ノード６は”Ｈ”レベルとなる。
ルである場合を示す。内部ノード１１は、ＣＭＯＳイン
バータ回路１ａの出力であるため”Ｌ”レベルである。
同様に内部ノード１２は、内部ノード１１との間にＣＭ
ＯＳインバータ回路１ｂ及び１ｄが直列に接続されてい
るため”Ｌ”レベルであり、ＮＡＮＤ回路１ｅの出力で
ある内部ノード３は”Ｈ”レベルとなる。また、内部ノ
ード１３は、内部ノード７との間にＣＭＯＳインバータ
回路２ｂ及び２ｄが直列に接続されているため”Ｈ”レ
ベルとなり、ＮＡＮＤ回路２ｅ及びＣＭＯＳインバータ
回路２ａによって、内部ノード４は”Ｈ”レベルとなっ
ている。この時、ｐチャンネルＭＯＳ型トランジスタＱ
１及び、Ｑ２は非導通状態、ｎチャンネルＭＯＳ型トラ
ンジスタＱ３及び、Ｑ４は導通状態であるので、内部ノ
ード５は”Ｌ”レベルであり、ＣＭＯＳインバータ回路
８によって、内部ノード６は”Ｈ”レベルとなる。
【００３３】Ｔ２は内部ノード７が”Ｈ”から”Ｌ”に
遷移した場合を示している。この時、内部ノード１１は
ＣＭＯＳインバータ１ａによって”Ｌ”から”Ｈ”に変
化する。ここで内部ノード１２は、ＣＭＯＳインバータ
回路１ｂ、１ｄ及びコンデンサ１ｃによる論理遅延によ
り、内部ノード１１より遅れて”Ｌ”から”Ｈ”へと変
化し、内部ノード３は、内部ノード１１及び１２の”
Ｈ”レベルが重なった時点で、”Ｈ”から”Ｌ”へと変
化する。また内部ノード１３は、ＣＭＯＳインバータ回
路２ｂ、２ｄ及びコンデンサ２ｃによって論理遅延する
ため、内部ノード７より遅れて”Ｈ”から”Ｌ”へと変
化するが、内部ノード４は、内部ノード７と内部ノード
１３が”Ｈ”レベル同士で重ならなくなった時点で変化
するので、内部ノード７とほぼ同時に”Ｈ”から”Ｌ”
へとすでに変化している。その結果、内部ノード３が”
Ｌ”レベルになった時点で、ｐチャンネルＭＯＳ型トラ
ンジスタＱ１及びＱ２がそれぞれ導通状態になるので、
内部ノード５は”Ｌ”から”Ｈ”へと変化し、それをＣ
ＭＯＳインバータ８によって反転した内部ノード６の”
Ｈ”から”Ｌ”への変化が内部回路１０に信号伝達され
る。
遷移した場合を示している。この時、内部ノード１１は
ＣＭＯＳインバータ１ａによって”Ｌ”から”Ｈ”に変
化する。ここで内部ノード１２は、ＣＭＯＳインバータ
回路１ｂ、１ｄ及びコンデンサ１ｃによる論理遅延によ
り、内部ノード１１より遅れて”Ｌ”から”Ｈ”へと変
化し、内部ノード３は、内部ノード１１及び１２の”
Ｈ”レベルが重なった時点で、”Ｈ”から”Ｌ”へと変
化する。また内部ノード１３は、ＣＭＯＳインバータ回
路２ｂ、２ｄ及びコンデンサ２ｃによって論理遅延する
ため、内部ノード７より遅れて”Ｈ”から”Ｌ”へと変
化するが、内部ノード４は、内部ノード７と内部ノード
１３が”Ｈ”レベル同士で重ならなくなった時点で変化
するので、内部ノード７とほぼ同時に”Ｈ”から”Ｌ”
へとすでに変化している。その結果、内部ノード３が”
Ｌ”レベルになった時点で、ｐチャンネルＭＯＳ型トラ
ンジスタＱ１及びＱ２がそれぞれ導通状態になるので、
内部ノード５は”Ｌ”から”Ｈ”へと変化し、それをＣ
ＭＯＳインバータ８によって反転した内部ノード６の”
Ｈ”から”Ｌ”への変化が内部回路１０に信号伝達され
る。
【００３４】Ｔ３は、外部入力端子から上向きノイズパ
ルスが入力され、内部ノード７の信号に短時間の上向き
ノイズパルスが重なり、その電圧レベルが”Ｌ”→”
Ｈ”→”Ｌ”と短時間に変化した場合を示している。内
部ノード１１には、ＣＭＯＳインバータ１ａにて論理反
転した”Ｈ”、”Ｌ”、”Ｈ”なる電圧変化が転送さ
れ、内部ノード１２には内部ノード１１と同じ極性で、
論理遅延した電圧変化が発生する。ここで内部ノード３
は、内部ノード１１及び１２が”Ｈ”レベルで重なった
期間のみ”Ｌ”レベルになる。即ち内部ノード１１が”
Ｈ”から”Ｌ”へと電圧変化してから内部ノード１２
が”Ｌ”から”Ｈ”へと変化するまでの間において、内
部ノード３は”Ｈ”レベルになり得る。
ルスが入力され、内部ノード７の信号に短時間の上向き
ノイズパルスが重なり、その電圧レベルが”Ｌ”→”
Ｈ”→”Ｌ”と短時間に変化した場合を示している。内
部ノード１１には、ＣＭＯＳインバータ１ａにて論理反
転した”Ｈ”、”Ｌ”、”Ｈ”なる電圧変化が転送さ
れ、内部ノード１２には内部ノード１１と同じ極性で、
論理遅延した電圧変化が発生する。ここで内部ノード３
は、内部ノード１１及び１２が”Ｈ”レベルで重なった
期間のみ”Ｌ”レベルになる。即ち内部ノード１１が”
Ｈ”から”Ｌ”へと電圧変化してから内部ノード１２
が”Ｌ”から”Ｈ”へと変化するまでの間において、内
部ノード３は”Ｈ”レベルになり得る。
【００３５】次に、この時の、上向きノイズ吸収回路２
の動作を説明する。内部ノード１３には、内部ノード７
よりも遅れて”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝
達される。この遅延時間が十分であれば、内部ノード７
と１３は”Ｈ”レベルが重なる期間が存在しないので、
内部ノード４は”Ｌ”レベルを保持する。このように、
インバータ２ａ、２ｂ及び容量２ｃからなる論理遅延素
子の遅延量を、除去すべき上向きノイズパルスのパルス
幅に合わせて調整し、最適値を選ぶことができる。
の動作を説明する。内部ノード１３には、内部ノード７
よりも遅れて”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝
達される。この遅延時間が十分であれば、内部ノード７
と１３は”Ｈ”レベルが重なる期間が存在しないので、
内部ノード４は”Ｌ”レベルを保持する。このように、
インバータ２ａ、２ｂ及び容量２ｃからなる論理遅延素
子の遅延量を、除去すべき上向きノイズパルスのパルス
幅に合わせて調整し、最適値を選ぶことができる。
【００３６】内部ノード３および内部ノード４はｐチャ
ンネルＭＯＳトランジスタＱ１、Ｑ２およびｎチャンネ
ルＭＯＳトランジスタＱ３、Ｑ４からなる波形整形回路
に入力される。波形整形回路は、内部ノード３、４が”
Ｈ”レベルで一致した場合に”Ｌ”を出力し、内部ノー
ド３、４が”Ｌ”レベルで一致した場合に”Ｈ”を出力
し、内部ノード３、４のレベルが異なる場合には出力が
高インピーダンス状態になるように構成されている。
ンネルＭＯＳトランジスタＱ１、Ｑ２およびｎチャンネ
ルＭＯＳトランジスタＱ３、Ｑ４からなる波形整形回路
に入力される。波形整形回路は、内部ノード３、４が”
Ｈ”レベルで一致した場合に”Ｌ”を出力し、内部ノー
ド３、４が”Ｌ”レベルで一致した場合に”Ｈ”を出力
し、内部ノード３、４のレベルが異なる場合には出力が
高インピーダンス状態になるように構成されている。
【００３７】外部入力端子から上向きノイズパルスが入
力され、内部ノード７が”Ｌ”→”Ｈ”→”Ｌ”と短時
間に変化する場合、内部ノード７が”Ｌ”から”Ｈ”へ
と電圧変化し、ほぼ同時に内部ノード３が”Ｌ”から”
Ｈ”へと電圧変化しても、内部ノード４は、上向きノイ
ズ吸収回路の働きにより”Ｌ”レベルを維持する。この
時、ｐチャンネルＭＯＳ型トランジスタＱ１は非導通状
態、ｐチャンネルＭＯＳ型トランジスタＱ２は導通状
態、ｎチャンネルＭＯＳ型トランジスタＱ３は導通状
態、ｎチャンネルＭＯＳ型トランジスタＱ４は非導通状
態となり、内部ノード５は高インピーダンス状態とな
り、ラッチ回路によってそれまでの電圧状態（”Ｈ”）
が保持される。内部回路１０に入力される内部ノード６
の電圧も保持され、変化しないので、内部ノード７に発
生した上向きノイズが除去されたことになる。
力され、内部ノード７が”Ｌ”→”Ｈ”→”Ｌ”と短時
間に変化する場合、内部ノード７が”Ｌ”から”Ｈ”へ
と電圧変化し、ほぼ同時に内部ノード３が”Ｌ”から”
Ｈ”へと電圧変化しても、内部ノード４は、上向きノイ
ズ吸収回路の働きにより”Ｌ”レベルを維持する。この
時、ｐチャンネルＭＯＳ型トランジスタＱ１は非導通状
態、ｐチャンネルＭＯＳ型トランジスタＱ２は導通状
態、ｎチャンネルＭＯＳ型トランジスタＱ３は導通状
態、ｎチャンネルＭＯＳ型トランジスタＱ４は非導通状
態となり、内部ノード５は高インピーダンス状態とな
り、ラッチ回路によってそれまでの電圧状態（”Ｈ”）
が保持される。内部回路１０に入力される内部ノード６
の電圧も保持され、変化しないので、内部ノード７に発
生した上向きノイズが除去されたことになる。
【００３８】Ｔ４は、内部ノード７が”Ｌ”から”Ｈ”
へと電圧変化する場合を示している。この時、内部ノー
ド１１は”Ｈ”から”Ｌ”へと電圧変化する。内部ノー
ド１２は、遅延して”Ｈ”から”Ｌ”へと電圧変化する
が、内部ノード３は内部ノード７の電圧変化とほぼ同時
に”Ｌ”から”Ｈ”へと電圧変化し、ｎチャンネルＭＯ
Ｓ型トランジスタＱ３が導通状態となる。また内部ノー
ド１３は、内部ノード７に対して遅延して”Ｌ”から”
Ｈ”へと電圧変化し、内部ノード４は内部ノード１３の
遅延した電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと変
化し、ｎチャンネルＭＯＳ型トランジスタＱ４が導通状
態になる。この時点で、内部ノード５は”Ｌ”レベルと
なる。
へと電圧変化する場合を示している。この時、内部ノー
ド１１は”Ｈ”から”Ｌ”へと電圧変化する。内部ノー
ド１２は、遅延して”Ｈ”から”Ｌ”へと電圧変化する
が、内部ノード３は内部ノード７の電圧変化とほぼ同時
に”Ｌ”から”Ｈ”へと電圧変化し、ｎチャンネルＭＯ
Ｓ型トランジスタＱ３が導通状態となる。また内部ノー
ド１３は、内部ノード７に対して遅延して”Ｌ”から”
Ｈ”へと電圧変化し、内部ノード４は内部ノード１３の
遅延した電圧変化とほぼ同時に”Ｌ”から”Ｈ”へと変
化し、ｎチャンネルＭＯＳ型トランジスタＱ４が導通状
態になる。この時点で、内部ノード５は”Ｌ”レベルと
なる。
【００３９】次に、外部入力端子から下向きノイズパル
スが入力され、内部ノード７の信号に短時間の下向きノ
イズパルスが重なり、その電圧レベルが”Ｈ”→”Ｌ”
→”Ｈ”と短時間に変化した場合をＴ５に示す。まず下
向きノイズ吸収回路１の動作を説明する。内部ノード１
１には”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達さ
れ、内部ノード１２には同じ極性で、遅延した電圧変化
が伝達されることになる。この時、その遅延量が適正で
あれば、内部ノード１１及び、１２は”Ｈ”レベルが重
なる期間が存在しないので、内部ノード３は”Ｈ”レベ
ルを保持する。このように、インバータ１ａ、１ｂ及び
容量１ｃからなる論理遅延素子の遅延量を、除去すべき
下向きノイズパルスのパルス幅に合わせて調整し、最適
値を選ぶことができる。
スが入力され、内部ノード７の信号に短時間の下向きノ
イズパルスが重なり、その電圧レベルが”Ｈ”→”Ｌ”
→”Ｈ”と短時間に変化した場合をＴ５に示す。まず下
向きノイズ吸収回路１の動作を説明する。内部ノード１
１には”Ｌ”→”Ｈ”→”Ｌ”なる電圧変化が伝達さ
れ、内部ノード１２には同じ極性で、遅延した電圧変化
が伝達されることになる。この時、その遅延量が適正で
あれば、内部ノード１１及び、１２は”Ｈ”レベルが重
なる期間が存在しないので、内部ノード３は”Ｈ”レベ
ルを保持する。このように、インバータ１ａ、１ｂ及び
容量１ｃからなる論理遅延素子の遅延量を、除去すべき
下向きノイズパルスのパルス幅に合わせて調整し、最適
値を選ぶことができる。
【００４０】この時、内部ノード１３には内部ノード７
よりも遅れて、”Ｈ”→”Ｌ”→”Ｈ”なる電圧変化が
伝達されるため、内部ノード４は、内部ノード７が”
Ｈ”から”Ｌ”へと変化してから内部ノード１３が”
Ｌ”から”Ｈ”へと変化するまでの間、”Ｌ”レベルと
なり得る。内部ノード４が”Ｌ”レベルになると、波形
整形回路にて、ｐチャンネルＭＯＳ型トランジスタＱ１
が非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２
が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３が
導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４が非
導通状態となり、内部ノード５が高インピーダンス状態
になる。この時ラッチ回路にてそれまでの状態（”Ｌ”
レベル）が保持される。内部回路１０に入力される内部
ノード６の電圧も保持され、変化しないので、内部ノー
ド７の下向きノイズは除去されたことになる。
よりも遅れて、”Ｈ”→”Ｌ”→”Ｈ”なる電圧変化が
伝達されるため、内部ノード４は、内部ノード７が”
Ｈ”から”Ｌ”へと変化してから内部ノード１３が”
Ｌ”から”Ｈ”へと変化するまでの間、”Ｌ”レベルと
なり得る。内部ノード４が”Ｌ”レベルになると、波形
整形回路にて、ｐチャンネルＭＯＳ型トランジスタＱ１
が非導通状態、ｐチャンネルＭＯＳ型トランジスタＱ２
が導通状態、ｎチャンネルＭＯＳ型トランジスタＱ３が
導通状態、ｎチャンネルＭＯＳ型トランジスタＱ４が非
導通状態となり、内部ノード５が高インピーダンス状態
になる。この時ラッチ回路にてそれまでの状態（”Ｌ”
レベル）が保持される。内部回路１０に入力される内部
ノード６の電圧も保持され、変化しないので、内部ノー
ド７の下向きノイズは除去されたことになる。
【００４１】以上の説明から分かるように、本実施の形
態によれば、外部入力端子から内部ノード７に入力され
る上向きノイズに対しては、上向きノイズ吸収回路中の
論理遅延素子の遅延量を調整することによって、除去す
べきノイズパルスのパルス幅との関連で最適の遅延量を
設定することができる。また外部入力端子から内部ノー
ド７に入力される下向きノイズに対しては、下向きノイ
ズ吸収回路中の論理遅延素子の遅延量を調整することに
よって、上向きノイズに対するものとは独立に、最適の
遅延量を設定することができる。
態によれば、外部入力端子から内部ノード７に入力され
る上向きノイズに対しては、上向きノイズ吸収回路中の
論理遅延素子の遅延量を調整することによって、除去す
べきノイズパルスのパルス幅との関連で最適の遅延量を
設定することができる。また外部入力端子から内部ノー
ド７に入力される下向きノイズに対しては、下向きノイ
ズ吸収回路中の論理遅延素子の遅延量を調整することに
よって、上向きノイズに対するものとは独立に、最適の
遅延量を設定することができる。
【００４２】
【発明の効果】以上説明したように、本発明では、下向
きノイズ吸収回路と上向きノイズ吸収回路とを独立に設
け、両者を波形整形回路に接続することで、上向きノイ
ズに対しても、下向きノイズに対しても、それぞれ独立
して、ノイズ除去のための最適の遅延量を設定すること
ができる。
きノイズ吸収回路と上向きノイズ吸収回路とを独立に設
け、両者を波形整形回路に接続することで、上向きノイ
ズに対しても、下向きノイズに対しても、それぞれ独立
して、ノイズ除去のための最適の遅延量を設定すること
ができる。
【００４３】また、ノイズ吸収手段中の遅延素子とし
て、通常の論理遅延が利用でき、したがって、過昇圧ノ
ードが存在せず、信頼性が高く、また、半導体拡散プロ
セスがバラついた場合でも、安定したノイズ除去特性を
得ることができる。更に、通常の論理遅延素子を利用す
ることにより、ノイズ除去回路の入力に直接遅延用のコ
ンデンサを接続する必要がないのでノイズ除去回路の入
力容量が小さくなる。
て、通常の論理遅延が利用でき、したがって、過昇圧ノ
ードが存在せず、信頼性が高く、また、半導体拡散プロ
セスがバラついた場合でも、安定したノイズ除去特性を
得ることができる。更に、通常の論理遅延素子を利用す
ることにより、ノイズ除去回路の入力に直接遅延用のコ
ンデンサを接続する必要がないのでノイズ除去回路の入
力容量が小さくなる。
【図１】本発明の第１の実施の形態を示す回路図
【図２】図１における主要信号の動作波形を示す波形図
【図３】従来のノイズ除去回路の一例を示す回路図
【図４】図３における主要信号の動作波形を示す波形図
１ 下向きノイズ吸収回路 １ａ、１ｂ、１ｄ インバータ １ｃ コンデンサ １ｅ ＮＡＮＤ回路 ２ 上向きノイズ吸収回路 ２ａ、２ｂ、２ｄ インバータ ２ｃ コンデンサ ２ｅ ＮＡＮＤ回路 ３、４、５、６、７ 内部ノード Ｑ１、Ｑ２ ｐチャンネルＭＯＳトランジスタ Ｑ３、Ｑ４ ｎチャンネルＭＯＳトランジスタ ８、９ インバータ １０ 内部回路
Claims (5)
- 【請求項１】 第１の信号を入力して第１の出力を出力
し、第１の遅延素子により前記第１の信号に乗った短時
間の上向きノイズパルスを吸収する第１のノイズ吸収手
段と、前記第１の信号を入力して第２の出力を出力し、
第２の遅延素子により前記第２の信号に乗った短時間の
下向きノイズパルスを吸収する第２のノイズ吸収手段
と、前記第１の出力と前記第２の出力とを入力して第３
の出力を出力し、前記第１の出力と前記第２の出力とが
論理的に一致した場合に、前記第３の出力として前記一
致した論理に応じたハイレベルまたはローレベルの出力
を出力し、前記第１の出力と前記第２の出力が論理的に
不一致の場合に、前記第３の出力を高インピーダンスと
する波形整形手段と、前記第３の出力が高インピーダン
スのとき、前記第３の出力のレベルを保持する保持手段
とを備えた半導体集積回路。 - 【請求項２】 第１のノイズ吸収手段は、第１の信号を
遅延する第１の論理遅延素子と、前記第１の信号が第１
の入力端子に接続され、前記第１の論理遅延素子の出力
が第２の入力端子に接続される第１のＮＡＮＤ回路とを
備え、第２のノイズ吸収手段は、前記第１の信号から第
２の信号を生成するインバータと、前記第２の信号を遅
延する第２の論理遅延素子と、前記第２の信号が第３の
入力端子に接続され、前記第２の論理遅延素子の出力が
第４の入力端子に接続される第２のＮＡＮＤ回路とを備
えることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 波形整形手段は、電源と第３の出力との
間に直列接続された第１のｐチャンネルＭＯＳトランジ
スタおよび第２のｐチャンネルＭＯＳトランジスタと、
第３の出力と基準電位との間に接続された第１のｎチャ
ンネルＭＯＳトランジスタおよび第２のｎチャンネルＭ
ＯＳトランジスタとを備え、前記第１のｐチャンネルＭ
ＯＳトランジスタおよび前記第１のｎチャンネルＭＯＳ
トランジスタのゲートに第１の出力が入力され、前記第
２のｐチャンネルＭＯＳトランジスタおよび前記第２の
ｎチャンネルＭＯＳトランジスタのゲートに第２の出力
が入力されることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項４】 第１の遅延素子の遅延量を上向きノイズ
除去のため最適の遅延量に調整し、第２の遅延素子の遅
延量を上向きノイズ除去のため最適の遅延量に調整した
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 第１の信号が外部入力端子より、バッフ
ァを介して与えられることを特徴とする請求項１記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140597A JP3713881B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140597A JP3713881B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294652A true JPH10294652A (ja) | 1998-11-04 |
| JP3713881B2 JP3713881B2 (ja) | 2005-11-09 |
Family
ID=14299822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10140597A Expired - Fee Related JP3713881B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3713881B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392474B1 (en) | 1999-09-07 | 2002-05-21 | Bae Systems Information And Electronic Systems Integration Inc. | Circuit for filtering single event effect (see) induced glitches |
| WO2002093746A1 (en) * | 2001-05-11 | 2002-11-21 | Bae Systems Information And Electronic Systems Integration, Inc. | Logic circuit with single event upset immunity |
| US7180326B2 (en) | 2003-12-04 | 2007-02-20 | Nec Electronics Corporation | Noise elimination circuit |
| JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
| WO2012008164A1 (ja) * | 2010-07-16 | 2012-01-19 | パナソニック株式会社 | ノイズ除去装置、ノイズ除去方法及びそのノイズ除去装置を用いた車載ディスプレイ装置 |
| JP2013046080A (ja) * | 2011-08-22 | 2013-03-04 | Keio Gijuku | 小振幅差動パルス送信回路 |
| JP2015012424A (ja) * | 2013-06-28 | 2015-01-19 | パナソニック株式会社 | ラッチ及びフリップフロップ |
-
1997
- 1997-04-18 JP JP10140597A patent/JP3713881B2/ja not_active Expired - Fee Related
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| US6703858B2 (en) | 2000-05-12 | 2004-03-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Logic architecture for single event upset immunity |
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| Publication number | Publication date |
|---|---|
| JP3713881B2 (ja) | 2005-11-09 |
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