JPH10290156A - 多段カウンタの試験回路 - Google Patents
多段カウンタの試験回路Info
- Publication number
- JPH10290156A JPH10290156A JP9098659A JP9865997A JPH10290156A JP H10290156 A JPH10290156 A JP H10290156A JP 9098659 A JP9098659 A JP 9098659A JP 9865997 A JP9865997 A JP 9865997A JP H10290156 A JPH10290156 A JP H10290156A
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Abstract
(57)【要約】
【課題】 多段カウンタの試験を効率良く簡単に行う。
【解決手段】 前段カウンタの桁上げ出力COをオアゲ
ートを夫々介して次段カウンタのイネーブル入力ENへ
供給する。テスト入力Aに応答してDFF3をセット
し、各カウンタを強制的に全てイネーブル状態に設定す
る。そして、全てのカウンタに対して同時に初期値
(0)をロードして、クロックCKに同期して同時にカ
ウントを開始させる。16クロック後にカウンタの桁上
げ出力COUTが生じてテストは自動的に終了する。
ートを夫々介して次段カウンタのイネーブル入力ENへ
供給する。テスト入力Aに応答してDFF3をセット
し、各カウンタを強制的に全てイネーブル状態に設定す
る。そして、全てのカウンタに対して同時に初期値
(0)をロードして、クロックCKに同期して同時にカ
ウントを開始させる。16クロック後にカウンタの桁上
げ出力COUTが生じてテストは自動的に終了する。
Description
【0001】
【発明の属する技術分野】本発明は多段カウンタの試験
回路に関し、特に同一クロックにより同期してカウント
動作をなす同期式多段カウンタの試験回路に関するもの
である。
回路に関し、特に同一クロックにより同期してカウント
動作をなす同期式多段カウンタの試験回路に関するもの
である。
【0002】
【従来の技術】従来のこの種の同期式多段カウンタの試
験回路としては、特開平4−3517号公報に開示の回
路がある。図5はこの回路の構成を示している。図5に
おいて、複数のカウンタ1.1〜1.Nの多段カウンタ
構成となっており、前段カウンタの桁上げ出力COが次
段カウンタの桁上げ入力CIへ、夫々オアゲート2.1
〜2.N−1を介して供給されている。
験回路としては、特開平4−3517号公報に開示の回
路がある。図5はこの回路の構成を示している。図5に
おいて、複数のカウンタ1.1〜1.Nの多段カウンタ
構成となっており、前段カウンタの桁上げ出力COが次
段カウンタの桁上げ入力CIへ、夫々オアゲート2.1
〜2.N−1を介して供給されている。
【0003】クロック信号は各カウンタのクロック入力
CKへ供給されており、ロード信号が各カウンタのロー
ド入力LDへ供給されている。そして、テスト信号がオ
アゲート2.1〜2.N−1を介して各段カウンタの桁
上げ入力CIへ供給されている。尚、初段カウンタの桁
上げ入力CIには、ハイレベルが常時印加されている。
CKへ供給されており、ロード信号が各カウンタのロー
ド入力LDへ供給されている。そして、テスト信号がオ
アゲート2.1〜2.N−1を介して各段カウンタの桁
上げ入力CIへ供給されている。尚、初段カウンタの桁
上げ入力CIには、ハイレベルが常時印加されている。
【0004】図6は図5の回路の動作を示すタイミング
チャートの例であり、図6のa〜sの各波形は図5の回
路の各部信号a〜sの波形を夫々対応して示している。
すなわち、ハイレベルのテスト入力を各カウンタの桁上
げ入力CIへ、夫々オアゲートを介して供給することに
より、強制的に各カウンタをイネーブル状態として、同
時に全てのカウンタをカウント動作せしめて、少ないク
ロック数(この例では、16クロック)で多段カウンタ
の試験を行うようになっている。
チャートの例であり、図6のa〜sの各波形は図5の回
路の各部信号a〜sの波形を夫々対応して示している。
すなわち、ハイレベルのテスト入力を各カウンタの桁上
げ入力CIへ、夫々オアゲートを介して供給することに
より、強制的に各カウンタをイネーブル状態として、同
時に全てのカウンタをカウント動作せしめて、少ないク
ロック数(この例では、16クロック)で多段カウンタ
の試験を行うようになっている。
【0005】
【発明が解決しようとする課題】かかる従来の回路で
は、各カウンタ1.1〜1.Nの初期値であるロード値
をどのように設定するか明記されておらず、よって初期
値が不明確であり、またテスト入力により制御を行う前
の任意の時間では、各カウンタの値が同一でないため
に、各カウンタの値により夫々テスト入力での強制イネ
ーブル入力タイミングが定まらず、よって各カウンタの
カウント値を同一にするようにテスト入力を工夫する必
要があり、効率が悪く繁雑である。
は、各カウンタ1.1〜1.Nの初期値であるロード値
をどのように設定するか明記されておらず、よって初期
値が不明確であり、またテスト入力により制御を行う前
の任意の時間では、各カウンタの値が同一でないため
に、各カウンタの値により夫々テスト入力での強制イネ
ーブル入力タイミングが定まらず、よって各カウンタの
カウント値を同一にするようにテスト入力を工夫する必
要があり、効率が悪く繁雑である。
【0006】本発明の目的は、簡単な構成で多段カウン
タの試験を効率良く行うことが可能な多段カウンタの試
験回路を提供することである。
タの試験を効率良く行うことが可能な多段カウンタの試
験回路を提供することである。
【0007】
【課題を解決するための手段】本発明によれば、前段カ
ウンタの桁上げ出力が次段カウンタのイネーブル入力と
された複数段カウンタの試験をなす多段カウンタの試験
回路であって、試験の開始を指示する第1のテスト入力
に応答して、各段カウンタのイネーブル入力をイネーブ
ル化するイネーブル化手段と、前記第1のテスト入力に
応答して前記カウンタの各々に初期値を同時にロードす
るロード手段とを含むことを特徴とする多段カウンタの
試験回路が得られる。
ウンタの桁上げ出力が次段カウンタのイネーブル入力と
された複数段カウンタの試験をなす多段カウンタの試験
回路であって、試験の開始を指示する第1のテスト入力
に応答して、各段カウンタのイネーブル入力をイネーブ
ル化するイネーブル化手段と、前記第1のテスト入力に
応答して前記カウンタの各々に初期値を同時にロードす
るロード手段とを含むことを特徴とする多段カウンタの
試験回路が得られる。
【0008】そして、最終段のカウンタの桁上げ出力の
発生に応答して前記イネーブル化手段のイネーブル化を
終了せしめるようにしたことを特徴としている。
発生に応答して前記イネーブル化手段のイネーブル化を
終了せしめるようにしたことを特徴としている。
【0009】また、前記第1のテスト入力に続く第2の
テスト入力に応答して前記イネーブル化手段のイネーブ
ル化を停止制御する手段を更に含み、前記多段カウタの
順次桁上げ動作をなすようにしたことを特徴としてい
る。
テスト入力に応答して前記イネーブル化手段のイネーブ
ル化を停止制御する手段を更に含み、前記多段カウタの
順次桁上げ動作をなすようにしたことを特徴としてい
る。
【0010】更にはまた、前記ロード手段は、前記多段
カウンタの各カウンタに対して夫々異なる初期値をロー
ドするよう構成されていることを特徴としている。
カウンタの各カウンタに対して夫々異なる初期値をロー
ドするよう構成されていることを特徴としている。
【0011】本発明の作用を述べる。テスト入力に応答
して初期値を、複数のカウンタに同時にロード可能と
し、またこれ等初期値を同一値に設定したり、必要に応
じて夫々所望の値に設定可能として、効率良く簡単に多
段カウンタの試験を行うようにしている。
して初期値を、複数のカウンタに同時にロード可能と
し、またこれ等初期値を同一値に設定したり、必要に応
じて夫々所望の値に設定可能として、効率良く簡単に多
段カウンタの試験を行うようにしている。
【0012】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。
実施例につき説明する。
【0013】図1は本発明の一実施例の回路図であり、
図5と同等部分は同一符号により示している。初段カウ
ンタ1.1を除く前段カウンタの桁上げ出力COはオア
ゲート2.1〜2.N−1を夫々介して次段カウンタの
イネーブル入力ENへ供給されている。これ等各カウン
タ1.1〜1.Nはデコード部5からの初期ロード値が
供給可能であり、テスト入力、ロード入力及び最終段カ
ウンタの桁上げ出力COUTを3入力とするオアゲート
4の出力がこれ等各カウンタのロード入力LDへ供給さ
れており、よって当該ゲート4の出力に応答して各カウ
ンタ1.1〜1.Nには同時にロード値がセットされ
る。
図5と同等部分は同一符号により示している。初段カウ
ンタ1.1を除く前段カウンタの桁上げ出力COはオア
ゲート2.1〜2.N−1を夫々介して次段カウンタの
イネーブル入力ENへ供給されている。これ等各カウン
タ1.1〜1.Nはデコード部5からの初期ロード値が
供給可能であり、テスト入力、ロード入力及び最終段カ
ウンタの桁上げ出力COUTを3入力とするオアゲート
4の出力がこれ等各カウンタのロード入力LDへ供給さ
れており、よって当該ゲート4の出力に応答して各カウ
ンタ1.1〜1.Nには同時にロード値がセットされ
る。
【0014】テスト入力Aはオアゲート4の一入力とな
ると共に、DFF(Dタイプフリップフロップ)3のク
ロック入力(C)となり、更にはインバータ6を介して
デコード部5のアンドゲート51の一入力ともなってい
る。尚、このアンドゲート51の他入力にはロード値が
供給されているものとする。また、DFF3のリセット
入力Rには最終段カウンタ1.Nの桁上げ出力COUT
が印加されている。
ると共に、DFF(Dタイプフリップフロップ)3のク
ロック入力(C)となり、更にはインバータ6を介して
デコード部5のアンドゲート51の一入力ともなってい
る。尚、このアンドゲート51の他入力にはロード値が
供給されているものとする。また、DFF3のリセット
入力Rには最終段カウンタ1.Nの桁上げ出力COUT
が印加されている。
【0015】DFF3のデータ入力(D)にはハイレベ
ルが固定的に印加されており、そのデータ出力(Q)は
アンドゲート8の一入力となっている。このアンドゲー
ト8の他入力にはテスト入力Bのインバータ7による反
転出力が供給されている。尚、クロック信号CKが各カ
ウンタ1.1〜1.Nのクロック入力CKへ供給されて
いることは勿論である。
ルが固定的に印加されており、そのデータ出力(Q)は
アンドゲート8の一入力となっている。このアンドゲー
ト8の他入力にはテスト入力Bのインバータ7による反
転出力が供給されている。尚、クロック信号CKが各カ
ウンタ1.1〜1.Nのクロック入力CKへ供給されて
いることは勿論である。
【0016】図2は図1の回路の動作を示すタイミング
チャートであり、図1,2を参照しつつ本発明の実施例
の動作を説明する。先ず、テスト入力Aが供給される
(ハイレベルになる)と、これに応答してDFF3がセ
ットされてそのQ出力がハイレベルに維持される。よっ
て、全てのカウンタはイネーブル化されることになる。
同時に、デコード部5のアンドゲート51の出力はロー
レベルになるので、全てのカウンタには初期値として
“0hex ”(hex は16進数を示す)がロードされる。
チャートであり、図1,2を参照しつつ本発明の実施例
の動作を説明する。先ず、テスト入力Aが供給される
(ハイレベルになる)と、これに応答してDFF3がセ
ットされてそのQ出力がハイレベルに維持される。よっ
て、全てのカウンタはイネーブル化されることになる。
同時に、デコード部5のアンドゲート51の出力はロー
レベルになるので、全てのカウンタには初期値として
“0hex ”(hex は16進数を示す)がロードされる。
【0017】この状態から全てのカウンタは同時にクロ
ック信号CKに同期してカウント動作を開始する。各カ
ウンタが16進のものであれば、16クロック後に各カ
ウンタから桁上げ出力COが出力されることになる。最
終段カウンタ1.Nの桁上げ出力COUTはDFF3の
リセット入力Rとなっているので、当該桁上げ出力の発
生に応答して、DFF3がリセットされアンドゲート8
の出力がローレベルにリセットされる。これにより、テ
スト終了となる。
ック信号CKに同期してカウント動作を開始する。各カ
ウンタが16進のものであれば、16クロック後に各カ
ウンタから桁上げ出力COが出力されることになる。最
終段カウンタ1.Nの桁上げ出力COUTはDFF3の
リセット入力Rとなっているので、当該桁上げ出力の発
生に応答して、DFF3がリセットされアンドゲート8
の出力がローレベルにリセットされる。これにより、テ
スト終了となる。
【0018】このように、全てのカウンタに対してテス
ト入力Aに応答して同時にテスト用の初期値がロードさ
れるので、任意のときにテストが可能となるのである。
ト入力Aに応答して同時にテスト用の初期値がロードさ
れるので、任意のときにテストが可能となるのである。
【0019】前述のテスト入力Aの他に第2のテスト入
力Bを使用した場合について述べる。テスト入力Aに続
いて第2のテスト入力Bをハイレベルにするとする。第
1のテスト入力Aにより、上記した様に、DFF3がセ
ットされてアンドゲート8の出力がハイレベルとなって
全てのカウンタがイネーブル状態になるが、続く第2の
テスト入力Bのハイレベルに応答して、インバータ7の
出力により、アンドゲート8の出力はローレベルに強制
的に変化する。よって、初段を除く全てのカウンタは強
制的イネーブルが解除されて、通常の状態に復帰する。
力Bを使用した場合について述べる。テスト入力Aに続
いて第2のテスト入力Bをハイレベルにするとする。第
1のテスト入力Aにより、上記した様に、DFF3がセ
ットされてアンドゲート8の出力がハイレベルとなって
全てのカウンタがイネーブル状態になるが、続く第2の
テスト入力Bのハイレベルに応答して、インバータ7の
出力により、アンドゲート8の出力はローレベルに強制
的に変化する。よって、初段を除く全てのカウンタは強
制的イネーブルが解除されて、通常の状態に復帰する。
【0020】よって、初段カウンタ1.1から順次クロ
ック信号CKに同期してカウント動作が開始され、16
クロック後に桁上げ出力COがオアゲート2.1を介し
て次段カウンタ1.2へ伝達される。この動作が順次次
段へ繰返し伝達されて、桁上げテストが順次行えるもの
である。
ック信号CKに同期してカウント動作が開始され、16
クロック後に桁上げ出力COがオアゲート2.1を介し
て次段カウンタ1.2へ伝達される。この動作が順次次
段へ繰返し伝達されて、桁上げテストが順次行えるもの
である。
【0021】上記実施例では、各カウンタへのロード値
を全て“0hex ”にしたが、それ以外の値である、例え
ば“Fhex ”にすると、図3のタイミングチャートに示
す如く、テスト入力Aのハイレベルに応答して1クロッ
ク後に直ちに桁上げ出力COUTが得られ、テストの簡
易化及び短時間化が図れる。
を全て“0hex ”にしたが、それ以外の値である、例え
ば“Fhex ”にすると、図3のタイミングチャートに示
す如く、テスト入力Aのハイレベルに応答して1クロッ
ク後に直ちに桁上げ出力COUTが得られ、テストの簡
易化及び短時間化が図れる。
【0022】図4は本発明の他の実施例の回路図であ
り、図1と同等部分は同一符号により示している。図4
においては、カウンタに対して異なるロード値をセット
する場合の例であり、デコード部5において、第1のロ
ード値Aの他に、他のテストロード値C〜Xの一つをテ
スト入力C〜Xに夫々対応して選択可能なセレクタ52
を設けている。
り、図1と同等部分は同一符号により示している。図4
においては、カウンタに対して異なるロード値をセット
する場合の例であり、デコード部5において、第1のロ
ード値Aの他に、他のテストロード値C〜Xの一つをテ
スト入力C〜Xに夫々対応して選択可能なセレクタ52
を設けている。
【0023】すなわち、第1のテスト入力Aをハイレベ
ルとすると同時に、他のテスト入力C〜Xの一つを選択
的にハイレベルとすることで、その選択的にハイレベル
とされたテスト入力に対応したロード値が選択されて各
カウンタへ同時にセット可能となる。尚、本例において
は、テスト入力Aのみをハイレベルにした場合には、セ
レクタ52は第1のロード値Aを選択するものとする。
ルとすると同時に、他のテスト入力C〜Xの一つを選択
的にハイレベルとすることで、その選択的にハイレベル
とされたテスト入力に対応したロード値が選択されて各
カウンタへ同時にセット可能となる。尚、本例において
は、テスト入力Aのみをハイレベルにした場合には、セ
レクタ52は第1のロード値Aを選択するものとする。
【0024】先の図1の実施例において、各カウンタの
ロード値を夫々異なるものとする場合には、アンドゲー
ト51の出力(図では4ビット構成としている)の各ビ
ットを、オアゲートやアンドゲート等のゲートを使用し
て必要な値を生成する様にすれば良いものである。
ロード値を夫々異なるものとする場合には、アンドゲー
ト51の出力(図では4ビット構成としている)の各ビ
ットを、オアゲートやアンドゲート等のゲートを使用し
て必要な値を生成する様にすれば良いものである。
【0025】
【発明の効果】以上述べた如く、本発明によれば、テス
ト時には全てのカウンタに同時にロード値を設定する様
にしたので、任意の時間から容易にテストが行えること
になり、テストの効率化が図れるという効果がある。
ト時には全てのカウンタに同時にロード値を設定する様
にしたので、任意の時間から容易にテストが行えること
になり、テストの効率化が図れるという効果がある。
【図1】本発明の一実施例の回路図である。
【図2】図1の回路の動作例を示すタイミングチャード
である。
である。
【図3】図1の回路の動作の他の例を示すタイミングチ
ャードである。
ャードである。
【図4】本発明の他の実施例の回路図である。
【図5】従来の多段カウンタの試験回路を示す図であ
る。
る。
【図6】図5の回路の動作を示すタイミングチャードで
ある。
ある。
1.1〜1.N カウンタ 2.1〜2.N−1,4 オアゲート 3 DFF 5 デコード部 6,7 インバータ 8 アンドゲート
Claims (4)
- 【請求項1】 前段カウンタの桁上げ出力が次段カウン
タのイネーブル入力とされた複数段カウンタの試験をな
す多段カウンタの試験回路であって、試験の開始を指示
する第1のテスト入力に応答して、各段カウンタのイネ
ーブル入力をイネーブル化するイネーブル化手段と、前
記第1のテスト入力に応答して前記カウンタの各々に初
期値を同時にロードするロード手段とを含むことを特徴
とする多段カウンタの試験回路。 - 【請求項2】 最終段のカウンタの桁上げ出力の発生に
応答して前記イネーブル化手段のイネーブル化を終了せ
しめるようにしたことを特徴とする請求項1記載の多段
カウンタの試験回路。 - 【請求項3】 前記第1のテスト入力に続く第2のテス
ト入力に応答して前記イネーブル化手段のイネーブル化
を停止制御する手段を更に含み、前記多段カウタの順次
桁上げ動作をなすようにしたことを特徴とする請求項1
記載の多段カウンタの試験回路。 - 【請求項4】 前記ロード手段は、前記多段カウンタの
各カウンタに対して夫々異なる初期値をロードするよう
構成されていることを特徴とする請求項1〜3いずれか
記載の多段カウンタの試験回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9098659A JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9098659A JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10290156A true JPH10290156A (ja) | 1998-10-27 |
Family
ID=14225652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9098659A Withdrawn JPH10290156A (ja) | 1997-04-16 | 1997-04-16 | 多段カウンタの試験回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10290156A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
-
1997
- 1997-04-16 JP JP9098659A patent/JPH10290156A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100427694B1 (ko) * | 2001-12-12 | 2004-04-28 | 한영수 | 필드환경의 타이머/카운터 노이즈 시험장치 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |