JPH10290151A - Gate control circuit - Google Patents
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- JPH10290151A JPH10290151A JP9097831A JP9783197A JPH10290151A JP H10290151 A JPH10290151 A JP H10290151A JP 9097831 A JP9097831 A JP 9097831A JP 9783197 A JP9783197 A JP 9783197A JP H10290151 A JPH10290151 A JP H10290151A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は例えばプラズマ表示
パネル、エレクトロルミネッセンス表示パネル、蛍光表
示パネル等をビデオデータに応じて駆動する数十〜数百
Vの電源電圧下で動作する表示駆動回路におけるよう
に、5V程度の低電圧信号により高電圧側に接続された
MOSトランジスタ等のゲート制御素子をオンオフ制御
するに適したゲート制御回路に関する。The present invention relates to a display driving circuit operating under a power supply voltage of several tens to several hundreds of volts for driving a plasma display panel, an electroluminescence display panel, a fluorescent display panel, or the like according to video data. More particularly, the present invention relates to a gate control circuit suitable for controlling on / off of a gate control element such as a MOS transistor connected to a high voltage side by a low voltage signal of about 5V.
【0002】[0002]
【従来の技術】上述の表示パネル等用の駆動回路ではふ
つうはインバータ形のその出力回路に例えば20〜200Vの
負荷用の電源電圧が掛かるので、その電源電圧側に接続
されるトランジスタをビデオデータを表す通常は5Vの低
電圧信号でオンオフ動作させるためにはいわゆるレベル
シフト回路を低電圧信号と高電圧側トランジスタの間に
介在させる必要がある。図5はかかるレベルシフト回路
を組み込んだ出力回路の従来例を示すものである。2. Description of the Related Art In a drive circuit for a display panel or the like described above, a power supply voltage for a load of, for example, 20 to 200 V is applied to an output circuit of an inverter type. In order to perform the on / off operation with a low voltage signal of 5 V, a so-called level shift circuit needs to be interposed between the low voltage signal and the high voltage side transistor. FIG. 5 shows a conventional example of an output circuit incorporating such a level shift circuit.
【0003】図5の右側部分が出力用のCMOS構成の
インバータであり、電源電圧点Vと接地点Eの間にpチ
ャネル形トランジスタ1とnチャネル形トランジスタ2
とを接続して、通例のように両トランジスタ1と2を交
互にオンオフ動作させながら両者の相互接続点から負荷
を駆動する出力電圧Voを取り出すようになっている。例
えばビデオデータである低電圧信号Sdにより高電圧側の
トランジスタ1をオンオフ制御するために制御トランジ
スタ3を接地点E側に設け、これを2個の抵抗3aと3bを
介して電源電圧点Vと接続する。接地点E側の出力用ト
ランジスタ2に低電圧信号Sdの補信号を与え、相補トラ
ンジスタ4aと4bからなるインバータ4によりそれを反転
した低電圧信号Sdを制御トランジスタ3に与える。The right side of FIG. 5 is an output CMOS inverter having a p-channel transistor 1 and an n-channel transistor 2 between a power supply voltage point V and a ground point E.
As described above, while the transistors 1 and 2 are alternately turned on and off as usual, an output voltage Vo for driving the load is taken out from an interconnection point between the two. For example, a control transistor 3 is provided on the ground point E side for turning on / off the high-voltage transistor 1 by a low-voltage signal Sd which is video data, and is connected to the power supply voltage point V via two resistors 3a and 3b. Connecting. A complementary signal of the low voltage signal Sd is supplied to the output transistor 2 on the side of the ground point E, and the low voltage signal Sd obtained by inverting the complementary signal by the inverter 4 including the complementary transistors 4a and 4b is supplied to the control transistor 3.
【0004】制御トランジスタ3とその直列抵抗3aと3b
が低電圧信号Sdを高電圧側のトランジスタ1に対し伝達
するレベルシフト回路であり、トランジスタ1は制御ト
ランジスタ3のオン時にのみ抵抗3aに生じる電圧降下に
よりゲートを操作されてオン動作するので、低電圧信号
Sdのハイローに応じた制御トランジスタ3と同じオンオ
フ動作を行なう。低電圧信号Sdの補信号を受ける接地点
側のトランジスタ2はもちろんこれとは逆のオンオフ動
作を行なう。The control transistor 3 and its series resistors 3a and 3b
Is a level shift circuit for transmitting the low voltage signal Sd to the transistor 1 on the high voltage side. The transistor 1 is turned on only when the control transistor 3 is turned on by operating the gate by the voltage drop generated in the resistor 3a. Voltage signal
The same on / off operation as that of the control transistor 3 according to the high / low state of Sd is performed. The transistor 2 on the ground point side receiving the complementary signal of the low voltage signal Sd performs the reverse on / off operation.
【0005】[0005]
【発明が解決しようとする課題】上述のように従来のレ
ベルシフト回路では電源電圧Vを抵抗3aと3bにより分圧
して高電圧側のトランジスタ1のゲートに対する制御電
圧を発生させるが、この制御電圧を必ずトランジスタ1
のゲート動作しきい値より高く、かつそのゲート耐圧よ
り低く設定しなければならない制約があるため、ゲート
制御回路としてのこのレベルシフト回路を組み込んだ出
力回路は種々な用途に適する電源電圧Vで動作させるこ
とができない問題がある。As described above, in the conventional level shift circuit, the power supply voltage V is divided by the resistors 3a and 3b to generate a control voltage for the gate of the transistor 1 on the high voltage side. Make sure transistor 1
There is a restriction that the level shift circuit must be set higher than the gate operation threshold value and lower than the gate withstand voltage. Therefore, an output circuit incorporating this level shift circuit as a gate control circuit operates at a power supply voltage V suitable for various uses. There is a problem that cannot be done.
【0006】例えば、表示パネル駆動用の出力回路では
表示パネルの種類に応じ20〜200Vの範囲内の電源電圧V
が用いられ、その高電圧側のトランジスタ1のゲートは
動作しきい値が2V程度, 耐圧が20V程度なのがふつう
である。いま、抵抗3aと3bによって電源電圧Vを10分の
1に分圧してトランジスタ1のゲート用の制御電圧を作
れば、その値は電源電圧Vが20Vのときに2V, 200Vの
ときに20Vになるから上述の動作しきい値および耐圧上
の制約を一応は満たすことになるが、実用上はこのゲー
ト制御電圧をトランジスタ1の動作を確実にするために
動作しきい値の2倍の4V以上, ゲートの安全性を保証
するためにその耐圧の半分の10V以下に設定する必要が
ある。[0006] For example, in an output circuit for driving a display panel, a power supply voltage V in a range of 20 to 200 V depending on the type of the display panel.
The gate of the transistor 1 on the high voltage side generally has an operation threshold of about 2 V and a withstand voltage of about 20 V. Now, if the power supply voltage V is divided by 1/10 by the resistors 3a and 3b to create a control voltage for the gate of the transistor 1, the value becomes 2V when the power supply voltage V is 20V and 20V when the power supply voltage V is 200V. Therefore, the above-described operation threshold and the restriction on the breakdown voltage are temporarily satisfied. However, in practice, this gate control voltage is set to 4 V or more, which is twice the operation threshold, to ensure the operation of the transistor 1. In order to guarantee the safety of the gate, it is necessary to set the voltage to 10 V or less which is half of the withstand voltage.
【0007】従って、かかる出力回路を適用可能な電源
電圧Vの範囲は実際には40〜100Vになってしまう。もち
ろん、上述の抵抗3aと3bによる電源電圧Vの分圧比の設
定を変更すればその適用可能な電圧範囲を高電圧側また
は低電圧側にずらせることができるが、ゲート制御電圧
を上述のように4V以上で10V以下にする制約がある限
りかかる電圧範囲の下限値と上限値の比率は容易にわか
るように抵抗3aと3bによる分圧比をどのように設定して
も上述の4Vと10Vの比である 2.5倍以上にはならな
い。なお、出力回路用のトランジスタ1のゲートの動作
しきい値を下げ、耐圧値を上げれは制約を緩和できる
が、両特性は周知のように互いに背反関係にあるのでこ
の解決手段をとるのは一般に困難である。Therefore, the range of the power supply voltage V to which such an output circuit can be applied is actually 40 to 100 V. Of course, if the setting of the voltage dividing ratio of the power supply voltage V by the resistors 3a and 3b is changed, the applicable voltage range can be shifted to the high voltage side or the low voltage side, but the gate control voltage is changed as described above. As long as there is a restriction of 4 V or more and 10 V or less, the ratio between the lower limit and the upper limit of the voltage range can be easily understood. It does not exceed the ratio of 2.5 times. It should be noted that lowering the operating threshold value of the gate of the transistor 1 for the output circuit and raising the withstand voltage value can alleviate the constraint. However, since both characteristics are in a mutually contradictory relationship as is well known, this solution is generally taken. Have difficulty.
【0008】本発明の目的は、従来技術のこのような問
題点を解決して電源電圧が広範囲に変化する場合にも適
用可能なゲート制御回路を提供することにある。It is an object of the present invention to provide a gate control circuit which can solve the above-mentioned problems of the prior art and can be applied even when the power supply voltage changes over a wide range.
【0009】[0009]
【課題を解決するための手段】本発明によれば上記の目
的は、低電圧信号により高電圧側に接続されたゲート制
御素子をオンオフ制御するための回路であって、低電圧
側に接続され低電圧信号を受けてオンオフ動作する制御
トランジスタと、ゲート制御素子のゲートと高電圧電源
点との間に逆方向に接続されたツェナーダイオードと、
ゲート制御素子のゲートと制御トランジスタを相互結合
し制御トランジスタのオンオフ動作によって開閉される
電流路とを備え、ツェナーダイオードの降伏電圧をゲー
ト制御素子のゲート動作しきい値よりも高くかつそのゲ
ート耐圧値よりも低く設定するようにして、制御トラン
ジスタ用に低電圧信号に応じて動作を発停する電流ミラ
ー回路の従動トランジスタを用いるようにした電流ミラ
ー回路で、低電圧側のトランジスタの形状を高電圧側の
トランジスタの形状と同一とすることによって達成され
る。According to the present invention, there is provided a circuit for controlling on / off of a gate control element connected to a high voltage side by a low voltage signal, wherein the circuit is connected to the low voltage side. A control transistor that turns on and off in response to a low voltage signal, a zener diode connected in the opposite direction between the gate of the gate control element and the high voltage power supply point,
A current path opened and closed by the on / off operation of the control transistor by mutually coupling the gate of the gate control element and the control transistor, wherein the breakdown voltage of the Zener diode is higher than the gate operation threshold of the gate control element and the gate withstand voltage thereof A current mirror circuit that uses a driven transistor of a current mirror circuit that starts and stops operation in response to a low voltage signal for a control transistor by setting the lower transistor to a lower voltage than a high voltage transistor This is achieved by making the shape of the side transistor the same.
【0010】なお、ゲート制御素子は例えばMOS形や
DMOS形のトランジスタである。上記の構成の電流ミ
ラー回路により、電流路には一定の消費電流が電源電圧
に関係なく流れる。ツェナーダイオードの降伏電圧は前
述のようにゲート制御素子のゲートの動作しきい値およ
び耐圧値に応じて設定するが、ふつう4〜10Vの範囲内
に設定するのがよく、とくに7〜10Vの範囲内に設定す
るのが好適である。かかるツェナーダイオードを集積回
路装置に組み込むに際しては、それ用の高不純物濃度の
ダイオード層をゲート制御素子としてのMOS形やDM
OS形のトランジスタの同じ導電形のソース層との同時
拡散により作り込むのがウエハプロセスをできるだけ簡
易化する上で有利である。The gate control element is, for example, a MOS or DMOS transistor. With the current mirror circuit having the above configuration, a constant current consumption flows through the current path regardless of the power supply voltage. As described above, the breakdown voltage of the Zener diode is set in accordance with the operating threshold value and the withstand voltage value of the gate of the gate control element, but it is usually preferable to set it in the range of 4 to 10 V, especially in the range of 7 to 10 V. It is preferable to set within. When such a Zener diode is incorporated in an integrated circuit device, a diode layer having a high impurity concentration for the Zener diode is provided with a MOS type or a DM type as a gate control element.
It is advantageous to make the OS type transistor by simultaneous diffusion with the source layer of the same conductivity type in order to simplify the wafer process as much as possible.
【0011】本発明は電源電圧側のゲート制御素子に対
するゲート制御電圧を従来のように抵抗分圧で作るので
は、分圧比をいかに設定してもゲート制御回路の適用可
能な電圧範囲が前述のように被制御素子のゲートの動作
しきい値および耐圧値による制約から所詮逃れられない
点に着目して、前項の構成にいうようにツェナー降伏電
圧を被制御素子のゲートの動作しきい値より高くかつ耐
圧値より低く設定したツェナーダイオードをこのゲート
と高電圧電源点との間に逆方向に接続してその一定の降
伏電圧を被制御素子に対するオン制御電圧として発生さ
せ、かつ被制御素子のゲートを電流路を介して低電圧信
号を受けてオンオフ動作する制御トランジスタ(このト
ランジスタは電流ミラー回路の従動トランジスタであ
る)と接続することによって、被制御素子をオン動作さ
せるゲート制御電圧を電源電圧に関係なく常に一定化
し、従ってゲート制御回路を広範囲な電源電圧に容易に
適用できるようにしたものである。According to the present invention, since the gate control voltage for the gate control element on the power supply voltage side is formed by resistance division as in the prior art, the voltage range applicable to the gate control circuit is as described above, no matter how the division ratio is set. Paying attention to the fact that the operation threshold and withstand voltage value of the gate of the controlled element cannot escape the restriction, the Zener breakdown voltage is set to be lower than the operation threshold of the gate of the controlled element as described in the configuration of the preceding section. A Zener diode set high and lower than the withstand voltage is connected in the reverse direction between this gate and the high voltage power supply point to generate a constant breakdown voltage as an ON control voltage for the controlled element, and Connecting the gate to a control transistor that is turned on and off by receiving a low voltage signal via a current path (this transistor is a driven transistor of a current mirror circuit) Thus, it is obtained so as to be easily applied always kept constant regardless of the gate control voltage for turning on the operation of the controlled device to the supply voltage, thus the gate control circuit in a wide range of supply voltages.
【0012】また電流ミラー回路で、低電圧側のトラン
ジスタ(後述の基準トランジスタのこと)の形状を高電
圧側のトランジスタ(前記の制御トランジスタのこと)
の形状と同一とすることによって、半導体チップ内に多
数個形成される電流ミラー回路の定電流値のばらつきを
低減して、ゲート制御素子のスイッチング特性や消費電
力のばらつきを低減することができる。In the current mirror circuit, the shape of a low-voltage side transistor (hereinafter referred to as a reference transistor) is changed to a high-voltage side transistor (the aforementioned control transistor).
In this case, the variation in the constant current value of the current mirror circuits formed in a large number in the semiconductor chip can be reduced, and the variation in the switching characteristics and the power consumption of the gate control element can be reduced.
【0013】[0013]
【発明の実施の形態】図1に制御トランジスタとして電
流ミラー回路の従動トランジスタを用いる一実施例を示
す。この図の前に説明した図5との対応部分に同じ符号
が付けられているので重複部分に対する説明は適宜省略
することとする。図4に本発明によるゲート制御回路を
集積回路装置に組み込む場合の構造例を示す。FIG. 1 shows an embodiment in which a driven transistor of a current mirror circuit is used as a control transistor. The same reference numerals are given to the portions corresponding to FIG. 5 described before this figure, and the description of the overlapping portions will be omitted as appropriate. FIG. 4 shows a structural example when the gate control circuit according to the present invention is incorporated in an integrated circuit device.
【0014】図1の右側部分に示すインバータ形の出力
回路は例えば表示パネルの各画素の駆動用であり、高電
圧電源V側のゲート制御素子1であるpチャネル形のM
OSトランジスタやDMOSトランジスタは例えばビデ
オデータである5Vの低電圧信号Sdにより, 接地電位点
E側のゲート制御素子2であるnチャネル形のMOSな
いしDMOSトランジスタは低電圧信号Sdの補信号によ
り交互にオンオフ制御される。高電圧側のゲート制御素
子1の方をゲート制御するために従来と同様にnチャネ
ル形の制御トランジスタ10が低電圧側の接地点Eに接続
され、ゲートに受ける低電圧信号Sdのハイローの論理状
態に応じてオンオフ動作する。An inverter type output circuit shown on the right side of FIG. 1 is for driving each pixel of a display panel, for example, and is a p-channel type M which is a gate control element 1 on the high voltage power supply V side.
The OS transistor and the DMOS transistor are alternately turned on and off by a low voltage signal Sd of 5 V, for example, video data. On / off control is performed. In order to control the gate control element 1 on the high voltage side, an n-channel type control transistor 10 is connected to the ground point E on the low voltage side as in the prior art, and a high-low logic of the low voltage signal Sd received at the gate is provided. On / off operation is performed according to the state.
【0015】本発明では高電圧側のゲート制御トランジ
スタ1のゲートと高電圧電源点Vの間にツェナーダイオ
ード20を逆バイアスが掛かる方向に接続し、かつ電流路
30を介して上述の制御トランジスタ10と結合するととも
に、ツェナーダイオード20の降伏電圧をゲート制御素子
1のゲートの動作しきい値より高く, 耐圧値より低く設
定する。動作しきい値が2Vで耐圧値が20Vのときこの
降伏電圧を4〜10V,より望ましくは7〜10Vに設定す
るのがよい。電流路30は制御トランジスタ10のオンオフ
に伴い開閉されて低電圧信号Sdによるオンオフ動作の指
定をゲート制御素子1に伝達するもので、この実施例で
はこれに制御トランジスタ10のオン時に流れる電流を設
定するために、制御トランジスタ10を従動トランジスタ
とする電流ミラー回路が用いられる。In the present invention, a Zener diode 20 is connected between the gate of the gate control transistor 1 on the high voltage side and the high voltage power supply point V in a direction in which a reverse bias is applied, and
In addition to coupling with the control transistor 10 via 30, the breakdown voltage of the Zener diode 20 is set higher than the operating threshold of the gate of the gate control element 1 and lower than the breakdown voltage. When the operation threshold value is 2 V and the withstand voltage value is 20 V, the breakdown voltage is preferably set to 4 to 10 V, more preferably 7 to 10 V. The current path 30 is opened and closed as the control transistor 10 is turned on and off, and transmits the designation of the on / off operation by the low voltage signal Sd to the gate control element 1. In this embodiment, the current flowing when the control transistor 10 is turned on is set in this. For this purpose, a current mirror circuit using the control transistor 10 as a driven transistor is used.
【0016】この電流ミラー回路の基準トランジスタ11
には例えば5Vの安定化された定電源電圧Vdを受ける抵
抗12を介して基準電流を与え、基準トランジスタ11に並
列に接続されたトランジスタ13を低電圧信号Sdに応じて
オンオフさせて電流ミラー回路を発停しながら、基準電
流と同じ定電流を従動トランジスタである制御トランジ
スタ10により電流路30に流すようにする。抵抗12には数
十kΩのものを用いて基準電流, 従って電流路30に流す
電流を 100μA程度に設定するのがよい。この図3の実
施例でもこれら以外の部分は図1と同じなので説明を省
略する。The reference transistor 11 of this current mirror circuit
For example, a current mirror circuit is provided by applying a reference current through a resistor 12 receiving a stabilized constant power supply voltage Vd of 5 V, and turning on and off a transistor 13 connected in parallel to the reference transistor 11 according to a low voltage signal Sd. The constant current equal to the reference current is caused to flow through the current path 30 by the control transistor 10 which is a driven transistor. It is preferable that the reference current, that is, the current flowing through the current path 30 is set to about 100 μA by using a resistor having a resistance of several tens of kΩ. Other parts of the embodiment of FIG. 3 are the same as those of FIG.
【0017】またこの電流ミラー回路の基準トランジス
タ11は、前記のように、通常5Vの定電源電圧Vdで動作
するため、後述するCMOS構造(図4の1参照) で形
成されるのが一般的である。通常このミラー回路は多数
個半導体チップ内に集積化され、複数個のゲート制御素
子1を駆動する。この基準トランジスタ11の特性と高圧
側の制御トランジスタ10の特性で差があるとミラー回路
間で定電流値にばらつきが生じて、駆動されるゲート制
御素子1間でスイッチング特性や消費電流にばらつきが
出てくるという不具合を生じる。この対策として低圧側
の基準トランジスタ11も高圧側の制御トランジスタ10と
同一形状のDMOS構造にし、さらに隣接配置すること
により、基準トランジスタ11と制御トランジスタ10の特
性を合わせるようにする。このDMOS構造は後述の図
4の2と同じである。Since the reference transistor 11 of the current mirror circuit operates with the constant power supply voltage Vd of 5 V as described above, it is generally formed with a CMOS structure (see 1 in FIG. 4) described later. It is. Usually, a large number of such mirror circuits are integrated in a semiconductor chip and drive a plurality of gate control elements 1. If there is a difference between the characteristics of the reference transistor 11 and the characteristics of the control transistor 10 on the high voltage side, the constant current value varies between the mirror circuits, and the switching characteristics and the current consumption vary between the driven gate control elements 1. The problem of coming out occurs. As a countermeasure, the reference transistor 11 on the low voltage side also has a DMOS structure having the same shape as the control transistor 10 on the high voltage side, and is arranged adjacent to the reference transistor 11 so that the characteristics of the reference transistor 11 and the control transistor 10 are matched. This DMOS structure is the same as 2 in FIG. 4 described later.
【0018】図2にトランジスタ10,11 の出力特性、図
3に電流ミラー回路の主要部をそれぞれ示す。図4およ
び図5において、基準トランジスタ11を流れる電流をI
R0とし、制御トランジスタ10を流れる電流をIR とす
る。基準トランジスタ11のドレイン・ソース電圧をVR
とし、制御トランジスタ10のドレイン・ソース電圧をV
DSとすと、VR は双方のゲート電圧となる。双方のトラ
ンジスタが同一特性を有するように製作されると、IR0
=IR となり、理想的なミラー回路となる。しかし双方
のトランジスタに特性のばらつきがあると、図2に示す
ようなΔIR 〔(IR −IR 0)の絶対値〕の電流の差が
生じ、前記のような不具合を生じる。FIG. 2 shows the output characteristics of the transistors 10 and 11, and FIG. 3 shows the main part of the current mirror circuit. 4 and 5, the current flowing through the reference transistor 11 is represented by I
R0, and the current flowing through the control transistor 10 is I R. The drain-to-source voltage of the reference transistor 11 V R
And the drain-source voltage of the control transistor 10 is V
If you and DS, V R is the both of the gate voltage. When both transistors are fabricated to have the same characteristics, I R0
= I R , resulting in an ideal mirror circuit. However, if the characteristics of the two transistors vary, a current difference of ΔI R [(absolute value of (I R −I R 0 )]) occurs, as shown in FIG.
【0019】つぎに図4を参照して本発明のゲート制御
回路40を集積回路装置に組み込むに適する主な回路要素
の構造例を説明する。図4の上段にツェナーダイオード
20とゲート制御素子1としてのpチャネルDMOSトラ
ンジスタ, 中段にゲート制御素子2としてのnチャネル
DMOSトランジスタ, 下段に低耐圧用のnチャネルト
ランジスタ11と定電流要素32としてのpチャネルのディ
プリーション形トランジスタの断面構造をそれぞれ示
す。また、これら回路要素から導出される端子に図1に
対応する符号が付けられている。Next, an example of the structure of main circuit elements suitable for incorporating the gate control circuit 40 of the present invention into an integrated circuit device will be described with reference to FIG. Zener diode in the upper part of Fig. 4
20 and a p-channel DMOS transistor as the gate control element 1, an n-channel DMOS transistor as the gate control element 2 in the middle stage, an n-channel transistor 11 for low breakdown voltage and a p-channel depletion type as the constant current element 32 in the lower stage Each shows a cross-sectional structure of a transistor. Also, terminals derived from these circuit elements are denoted by reference numerals corresponding to FIG.
【0020】図示の集積回路装置50のウエハには通例の
ようにp形の半導体基体51の表面にn形の埋込層52を拡
散した上でn形のエピタキシャル層53を成長させ, その
所定範囲にp形の接合分離層54を拡散したものを用い、
その表面の要所を素子分離膜ないしフィールド酸化膜用
に L0COS法等による厚い酸化膜55で覆う。図の上段の左
側に示されたツェナーダイオード20は、エピタキシャル
層53の表面からn形のウォール層56を埋込層52に達する
よう深く拡散した上で, p形のダイオード層64およびn
形のダイオード層67を表面部分に1020原子/cm3 以上の
高不純物濃度で図のように拡散してなり、そのツェナー
降伏時の電流はn形のダイオード層67やエピタキシャル
層53からp形のダイオード層64に流れる。As shown in the drawing, an n-type buried layer 52 is diffused on the surface of a p-type semiconductor substrate 51 on the wafer of the integrated circuit device 50, and an n-type epitaxial layer 53 is grown. Using a diffusion of the p-type junction isolation layer 54 in the range,
A major portion of the surface is covered with a thick oxide film 55 by an L0COS method or the like for an element isolation film or a field oxide film. In the Zener diode 20 shown on the left side of the upper part of the figure, an n-type wall layer 56 is deeply diffused from the surface of the epitaxial layer 53 to reach the buried layer 52, and then a p-type diode layer 64 and an n-type
As shown in the figure, a diode layer 67 of the p-type is diffused in the surface portion with a high impurity concentration of 1020 atoms / cm3 or more, and the current at the time of Zener breakdown is reduced from the p-type diode layer 67 or the epitaxial layer 53. Flows into layer 64.
【0021】その右側のpチャネルDMOSのゲート制
御素子1は、エピタキシャル層53の表面上にゲート酸化
膜58とゲート59を設けた上で, p形のドレイン層61とそ
れを両側から挟み込むn形のチャネル拡散層62とを拡散
し, かつ後者の表面にp形のソース層63を高不純物濃度
で拡散してなる。ツェナーダイオード20のp形のダイオ
ード層64はソース層63との同時拡散により作り込むのが
ウエハプロセスを極力簡易化する上で有利である。The p-channel DMOS gate control element 1 on the right side has a gate oxide film 58 and a gate 59 provided on the surface of an epitaxial layer 53, a p-type drain layer 61, and an n-type And a p-type source layer 63 with a high impurity concentration on the surface of the latter. It is advantageous to form the p-type diode layer 64 of the Zener diode 20 by simultaneous diffusion with the source layer 63 in order to simplify the wafer process as much as possible.
【0022】図4の中段に示されたnチャネルDMOS
のゲート制御素子2は、まずエピタキシャル層53の表面
からn形のドレイン接続層56を埋込層52に達するように
深く拡散しかつゲート59を配設した上で, p形のチャネ
ル拡散層60を拡散し, さらにその内側にn形のソース層
66を高不純物濃度で拡散してなる。このnチャネル形D
MOSについても、そのn形のソース層66との同時拡散
により前述のツェナーダイオード20のn形のダイオード
層67を作り込むのがウエハプロセスの簡易化に有利であ
る。このゲート制御素子2と図1の制御トランジスタ10
および基準トランジスタ11とは同一構造をしている。An n-channel DMOS shown in the middle part of FIG.
The gate control element 2 of FIG. 1 first diffuses the n-type drain connection layer 56 deeply from the surface of the epitaxial layer 53 so as to reach the buried layer 52, and arranges the gate 59; And an n-type source layer
66 is diffused with a high impurity concentration. This n-channel type D
For the MOS, it is advantageous to simplify the wafer process by forming the n-type diode layer 67 of the Zener diode 20 by simultaneous diffusion with the n-type source layer 66. The gate control element 2 and the control transistor 10 of FIG.
And the reference transistor 11 have the same structure.
【0023】以上の回路要素からその要所に配設した通
例のアルミの配線膜69により端子を導出し、かつ図示の
ような配線を施して本発明のゲート制御回路40を組み込
んだ出力回路とする。また、集積回路装置50の表面は通
例の保護膜で覆われるが、図4では煩雑を避けるため省
略されている。From the above-mentioned circuit elements, terminals are led out by a usual aluminum wiring film 69 disposed at a key point thereof, and an output circuit incorporating the gate control circuit 40 of the present invention by wiring as shown in the drawing is provided. I do. Further, the surface of the integrated circuit device 50 is covered with a usual protective film, but is omitted in FIG. 4 to avoid complication.
【0024】[0024]
【発明の効果】以上説明したとおり本発明のゲート制御
回路では、これを低電圧信号を受けてオンオフ動作する
制御トランジスタと, ゲート制御素子のゲートと電源電
圧点の間に逆方向に接続されたツェナーダイオードと、
ゲート制御素子のゲートを制御トランジスタと結合して
制御トランジスタのオンオフにより開閉される電流路と
から構成して、この制御トランジスタとして低電圧信号
に応じ動作が発停される電流ミラー回路の従動トランジ
スタを用い、ツェナーダイオードの降伏電圧をゲート制
御素子のゲートの動作しきい値より高く, かつ耐圧値よ
り低く設定することにより、高電圧側のゲート制御素子
をオン動作させるゲート制御電圧を電源電圧に無関係に
一定に保持してゲート制御回路の適用可能な電源電圧の
範囲を広げることができる。As described above, in the gate control circuit according to the present invention, the control transistor is turned on and off in response to the low voltage signal, and is connected in the opposite direction between the gate of the gate control element and the power supply voltage point. A Zener diode,
The gate of the gate control element is composed of a current path that is opened and closed by turning on and off the control transistor by combining the gate of the control transistor with the control transistor. By setting the breakdown voltage of the Zener diode higher than the operating threshold of the gate of the gate control element and lower than the breakdown voltage, the gate control voltage that turns on the gate control element on the high voltage side is independent of the power supply voltage , The range of the power supply voltage applicable to the gate control circuit can be expanded.
【0025】尚、基準トランジスタと制御トランジスタ
を同一形状とすることで、基準トランジスタと制御トラ
ンジスタの特性を揃えることができて、制御トランジス
タの電流値を基準トランジスタの電流値に合わせること
はができる。そのことにより制御トランジスタに流れる
消費電流が過大になることがなく、消費電力を精度良く
所定の値にすることができる。By making the reference transistor and the control transistor the same shape, the characteristics of the reference transistor and the control transistor can be made uniform, and the current value of the control transistor can be matched with the current value of the reference transistor. Thus, the current consumption flowing through the control transistor does not become excessive, and the power consumption can be accurately set to a predetermined value.
【0026】また、本発明回路を集積回路に組み込む際
にツェナーダイオードの高不純物濃度のダイオード層を
MOSトランジスタのソース層と同時拡散することで、
ウエハプロセスを簡易化して製造コストを低減できる効
果を有する。When the circuit of the present invention is incorporated in an integrated circuit, the high impurity concentration diode layer of the Zener diode is simultaneously diffused with the source layer of the MOS transistor,
This has the effect of simplifying the wafer process and reducing the manufacturing cost.
【図1】この発明の一実施例で、制御トランジスタとし
て電流ミラー回路の従動トランジスタを用いる回路図で
ある。FIG. 1 is a circuit diagram in which a driven transistor of a current mirror circuit is used as a control transistor in one embodiment of the present invention.
【図2】トランジスタ10,11 の出力特性図FIG. 2 is an output characteristic diagram of transistors 10 and 11
【図3】電流ミラー回路の主要部の図FIG. 3 is a diagram of a main part of a current mirror circuit.
【図4】集積回路装置に組み込まれた本発明によるゲー
ト制御回路を構成する主な回路要素の構造例を示すウエ
ハの断面図である。FIG. 4 is a sectional view of a wafer showing a structural example of main circuit elements constituting a gate control circuit according to the present invention incorporated in an integrated circuit device;
【図5】従来のレベルシフト方式のゲート制御回路の回
路図である。FIG. 5 is a circuit diagram of a conventional level shift type gate control circuit.
1 高電圧側のゲート制御素子ないしはMOSトラ
ンジスタ 2 低電圧側のゲート制御素子ないしはMOSトラ
ンジスタ 10 制御トランジスタ 11 電流ミラー回路の基準側トランジスタ 20 ツェナーダイオード 21 ツェナーダイオードの並列抵抗 30 電流路 40 ゲート制御回路 50 集積回路装置 63 MOSトランジスタのp形のソース層 64 ツェナーダイオードのp形のダイオード層 66 MOSトランジスタのn形のソース層 67 ツェナーダイオードのn形のダイオード層 E 接地電位点ないしは接地電位 Sd 低電圧信号 V 高電圧電源点ないしは電源電圧 Vd 低電圧側の電源電圧DESCRIPTION OF SYMBOLS 1 High voltage side gate control element or MOS transistor 2 Low voltage side gate control element or MOS transistor 10 Control transistor 11 Reference transistor of current mirror circuit 20 Zener diode 21 Parallel resistance of Zener diode 30 Current path 40 Gate control circuit 50 Integrated circuit device 63 p-type source layer of MOS transistor 64 p-type diode layer of zener diode 66 n-type source layer of MOS transistor 67 n-type diode layer of zener diode E Ground potential point or ground potential Sd Low voltage signal V High voltage power supply point or power supply voltage Vd Low voltage power supply voltage
Claims (2)
ート制御素子をオンオフ制御するための回路であって、
低電圧側に接続され低電圧信号を受けてオンオフ動作す
る制御トランジスタと、ゲート制御素子のゲートと高電
圧電源点との間に逆方向に接続されたツェナーダイオー
ドと、ゲート制御素子のゲートと制御トランジスタを相
互結合し制御トランジスタのオンオフ動作によって開閉
される電流路とを備え、ツェナーダイオードの降伏電圧
をゲート制御素子のゲート動作しきい値よりも高くかつ
そのゲート耐圧値よりも低く設定するようにして、制御
トランジスタ用に低電圧信号に応じて動作を発停する電
流ミラー回路の従動トランジスタを用いるようにした電
流ミラー回路で、低電圧側のトランジスタの形状を高電
圧側のトランジスタの形状と同一とすることを特徴とす
るゲート制御回路。1. A circuit for controlling on / off of a gate control element connected to a high voltage side by a low voltage signal,
A control transistor connected to the low voltage side to perform on / off operation in response to a low voltage signal, a zener diode connected in a reverse direction between the gate of the gate control element and the high voltage power supply point, and a gate control of the gate control element A current path opened and closed by the on / off operation of the control transistor by interconnecting the transistors, wherein the breakdown voltage of the Zener diode is set higher than the gate operation threshold value of the gate control element and lower than its gate withstand voltage value. The current mirror circuit uses a driven transistor of a current mirror circuit that starts and stops operation in response to a low voltage signal for a control transistor, and the shape of the low voltage transistor is the same as the shape of the high voltage transistor. And a gate control circuit.
ダイオードがゲート制御素子としてのMOSトランジス
タとともに集積回路に組み込まれ、ツェナーダイオード
の高不純物濃度のダイオード層がMOSトランジスタ用
のソース層と同時拡散されることを特徴とするゲート制
御回路。2. The circuit according to claim 1, wherein the Zener diode is incorporated in the integrated circuit together with a MOS transistor as a gate control element, and a high impurity concentration diode layer of the Zener diode is simultaneously diffused with a source layer for the MOS transistor. A gate control circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097831A JPH10290151A (en) | 1997-04-16 | 1997-04-16 | Gate control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9097831A JPH10290151A (en) | 1997-04-16 | 1997-04-16 | Gate control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10290151A true JPH10290151A (en) | 1998-10-27 |
Family
ID=14202674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9097831A Pending JPH10290151A (en) | 1997-04-16 | 1997-04-16 | Gate control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10290151A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324848A (en) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | Semiconductor device |
JP2009141434A (en) * | 2007-12-03 | 2009-06-25 | Toyota Motor Corp | Driving circuit of transistor |
-
1997
- 1997-04-16 JP JP9097831A patent/JPH10290151A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324848A (en) * | 2001-02-20 | 2002-11-08 | Mitsubishi Electric Corp | Semiconductor device |
JP4610786B2 (en) * | 2001-02-20 | 2011-01-12 | 三菱電機株式会社 | Semiconductor device |
JP2009141434A (en) * | 2007-12-03 | 2009-06-25 | Toyota Motor Corp | Driving circuit of transistor |
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