JP2009141434A - Driving circuit of transistor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit capable of switching transistors at high speed. <P>SOLUTION: The circuit includes: a first constant voltage generation circuit which is connected between a gate and a source of a first transistor; a second transistor which connects the gate of the first transistor to a first reference potential; third and fourth transistors which connect the gate of the first transistor to a second reference potential; a serial circuit of a second constant voltage generation circuit and a fifth transistor, which connects a gate of the fourth transistor to the first reference potential; and a constant current circuit which connects the gate of the fourth transistor to the second reference potential. A gate of the fifth transistor is connected to a drain of the fifth transistor. Then, first, second input signals are input in gates of the second, third transistors, and the second transistor and the third transistors are alternatively turned on. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ゲート駆動型のトランジスタを駆動する回路に関する。   The present invention relates to a circuit for driving a gate drive type transistor.

スイッチング電源やモータ制御装置では、ゲート駆動型のトランジスタが高いキャリア周波数でスイッチングされる。この種の装置は、トランジスタを駆動する回路を有しており、その回路によってトランジスタのゲート電位を上下させている。また、特許文献１に記載のように、プラズマディスプレイ装置のアドレスドライバにおいても、ゲート駆動型の出力トランジスタがレベルシフト回路によって駆動されている。   In switching power supplies and motor control devices, gate-driven transistors are switched at a high carrier frequency. This type of device has a circuit for driving a transistor, and the gate potential of the transistor is raised and lowered by the circuit. Further, as described in Patent Document 1, also in an address driver of a plasma display device, a gate drive type output transistor is driven by a level shift circuit.

特開２００６−３３０２２８号公報JP 2006-330228 A

上記した各種の装置では、キャリア周波数の高周波数化に伴って、トランジスタのスイッチングスピードに対する要求が高まっている。トランジスタのスイッチングスピードを速めるためには、トランジスタのゲート電位を瞬時に上下させる必要がある。トランジスタのゲート電位を瞬時に上下させるためには、そのゲート電荷を瞬時に大小させる必要があり、ゲートに対して大電流を通電可能な構造とする必要がある。しかしながら、そのような構造とすると、回路を構成する素子にも大電流が通電してしまい、素子の発熱や損傷といった問題が生じてしまう。
上記を鑑み、本発明は、回路を構成する素子に通電する電流を制限しつつ、トランジスタを高速にスイッチング可能な回路を提供する。 In the various devices described above, the demand for the switching speed of the transistor is increasing as the carrier frequency is increased. In order to increase the switching speed of the transistor, it is necessary to raise and lower the gate potential of the transistor instantaneously. In order to increase or decrease the gate potential of the transistor instantaneously, it is necessary to instantaneously increase or decrease the gate charge, and it is necessary to have a structure in which a large current can be supplied to the gate. However, with such a structure, a large current is applied to the elements constituting the circuit, and problems such as heat generation and damage to the elements occur.
In view of the above, the present invention provides a circuit capable of switching a transistor at high speed while limiting a current to be supplied to elements constituting the circuit.

本発明は、一又は複数の入力信号を入力してゲート駆動型の第１トランジスタを駆動する回路に具現化される。この回路は、第１トランジスタのゲート−ソース間に接続される第１定電圧発生回路と、第１トランジスタのゲートを第１基準電位に接続する第１導電型の第２トランジスタ又は抵抗と、ソースが第２基準電位に接続される第２導電型の第３トランジスタと、ドレインが第３トランジスタのドレインに接続され、ソースが第１トランジスタのゲートに接続される第１導電型の第４トランジスタと、第４トランジスタのゲートを第１基準電位に接続する第２定電圧発生回路及び第１導電型の第５トランジスタの直列回路と、第４トランジスタのゲートを第２基準電位に接続する定電流回路又は抵抗を備えている。第５トランジスタのゲートは、第５トランジスタのドレインに接続されている。そして、第２トランジスタのゲートに第１の入力信号が入力され、第３トランジスタのゲートに第２の入力信号が入力され、第２トランジスタと第３トランジスタが交互にオンすることを特徴とする。   The present invention is embodied in a circuit that inputs one or a plurality of input signals to drive a gate-driven first transistor. This circuit includes a first constant voltage generating circuit connected between a gate and a source of a first transistor, a second transistor or resistor of a first conductivity type that connects a gate of the first transistor to a first reference potential, a source Is connected to the second reference potential, a second conductivity type third transistor, a drain connected to the drain of the third transistor, and a source connected to the gate of the first transistor, a fourth transistor of the first conductivity type A second constant voltage generating circuit for connecting the gate of the fourth transistor to the first reference potential and a series circuit of the fifth transistor of the first conductivity type, and a constant current circuit for connecting the gate of the fourth transistor to the second reference potential Or it has resistance. The gate of the fifth transistor is connected to the drain of the fifth transistor. Then, the first input signal is input to the gate of the second transistor, the second input signal is input to the gate of the third transistor, and the second transistor and the third transistor are alternately turned on.

この回路では、第２トランジスタがオンするとともに第３トランジスタがオフすることによって第１トランジスタのゲートが第１基準電位に接続され、第２トランジスタがオフするとともに第３トランジスタがオンすることによって第１トランジスタのゲートが第２基準電位に接続される。第１トランジスタのゲートが抵抗素子を介することなく第１基準電位や第２基準電位に接続されるため、第１トランジスタのゲート電位が速やかに上下し、第１トランジスタは高速にオンオフされる。
第１トランジスタのゲートが第２基準電位に接続された状態では、第１トランジスタのゲートーソース間の電圧が第１定電圧発生回路によって制限され、第１トランジスタが保護される。このとき、第１定電圧発生回路に流れる電流は、第４トランジスタ、第５トランジスタ、及び第２定電圧発生回路によって構成されるカレントミラー回路によって、過大な値とならないように制限される。従って、第１定電圧発生回路、第３トランジスタ、第４トランジスタが過熱することもない。
この回路によると、回路を構成する各素子に通電する電流を制限しつつ、トランジスタを高速にスイッチングすることができる。 In this circuit, when the second transistor is turned on and the third transistor is turned off, the gate of the first transistor is connected to the first reference potential, and when the second transistor is turned off and the third transistor is turned on, the first transistor is turned on. The gate of the transistor is connected to the second reference potential. Since the gate of the first transistor is connected to the first reference potential or the second reference potential without going through the resistance element, the gate potential of the first transistor rises and falls quickly, and the first transistor is turned on and off at high speed.
In a state where the gate of the first transistor is connected to the second reference potential, the voltage between the gate and the source of the first transistor is limited by the first constant voltage generation circuit, and the first transistor is protected. At this time, the current flowing through the first constant voltage generation circuit is limited so as not to become an excessive value by the current mirror circuit configured by the fourth transistor, the fifth transistor, and the second constant voltage generation circuit. Therefore, the first constant voltage generation circuit, the third transistor, and the fourth transistor do not overheat.
According to this circuit, it is possible to switch the transistor at high speed while limiting the current flowing to each element constituting the circuit.

上記の回路は、第５トランジスタに並列に接続された第１導電型の第６トランジスタをさらに備えることも好ましい。この場合、第６トランジスタのゲートに第３の入力信号が入力され、第６トランジスタが第２トランジスタと同時にオンすることが好ましい。
この回路では、第４トランジスタのゲート電位を第６トランジスタによって二値的に変化させることができるので、第４トランジスタのゲート−ソース間電圧を適切に制限することができる。 The circuit preferably further includes a sixth transistor of the first conductivity type connected in parallel to the fifth transistor. In this case, it is preferable that the third input signal is input to the gate of the sixth transistor, and the sixth transistor is turned on simultaneously with the second transistor.
In this circuit, since the gate potential of the fourth transistor can be changed in a binary manner by the sixth transistor, the gate-source voltage of the fourth transistor can be appropriately limited.

上記した回路は、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続する状態に切替可能なスイッチ回路をさらに備えることが好ましい。この場合、そのスイッチ回路は、第２トランジスタがオンとなる間、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続することが好ましい。
この回路では、スイッチング時における第２定電圧発生回路の電流変動を防止することができる。それにより、スイッチング時に第１トランジスタのゲート電位が過剰に変動することがなく、第１トランジスタの損傷を未然に防止することができる。 The circuit described above preferably further includes a switch circuit that can be switched to a state in which the gate of the fourth transistor is connected to the first reference potential only through the second constant voltage generation circuit. In this case, the switch circuit preferably connects the gate of the fourth transistor to the first reference potential only through the second constant voltage generation circuit while the second transistor is turned on.
In this circuit, current fluctuation of the second constant voltage generation circuit at the time of switching can be prevented. Thus, the gate potential of the first transistor does not fluctuate excessively during switching, and damage to the first transistor can be prevented beforehand.

上記した回路は、第１トランジスタのゲートを第２基準電位に接続する第７トランジスタと、第１基準電位が所定の異常範囲となったときに異常信号を出力する電源監視回路と、電源監視回路からの異常信号を受けて第７トランジスタのゲートに第２の入力信号を入力する信号入力回路をさらに備えることが好ましい。
この回路では、第１基準電位が所定の異常範囲となったときに、第１トランジスタのゲートが第７トランジスタを介して第２基準電位に接続される。それにより、第１基準電位が異常に変化した場合でも、第１トランジスタのゲート電位を第２基準電位に変化させることができ、第１トランジスタのオン抵抗が上昇することを防止することができる。 The circuit described above includes a seventh transistor that connects the gate of the first transistor to a second reference potential, a power monitoring circuit that outputs an abnormal signal when the first reference potential falls within a predetermined abnormal range, and a power monitoring circuit It is preferable to further include a signal input circuit that receives the abnormal signal from the first transistor and inputs the second input signal to the gate of the seventh transistor.
In this circuit, when the first reference potential falls within a predetermined abnormal range, the gate of the first transistor is connected to the second reference potential via the seventh transistor. Thereby, even when the first reference potential changes abnormally, the gate potential of the first transistor can be changed to the second reference potential, and the on-resistance of the first transistor can be prevented from increasing.

本発明によると、回路を構成する各素子を過熱や損傷させることなく、トランジスタを高速にスイッチングすることが可能となる。   According to the present invention, the transistor can be switched at high speed without overheating or damaging each element constituting the circuit.

最初に、本発明の好適な実施形態を列記する。
（形態１） 各トランジスタは、絶縁ゲート型電界効果トランジスタ又は絶縁ゲート型バイポーラトランジスタであることが好ましい。
（形態２） 第１トランジスタがｐチャネルタイプの場合、第２、第４、第５、第６トランジスタをｐチャネルタイプとし、第３、第７トランジスタをｎチャネルタイプとする。第１トランジスタがｎチャネルタイプの場合は、第２、第４、第５、第６トランジスタをｎチャネルタイプとし、第３、第７トランジスタをｐチャネルタイプとする。
（形態３） 定電圧発生回路は、ツェナーダイオードを用いて構成することが好ましい。あるいは、定電圧発生回路は、順方向に接続された一又は複数のダイオード、ゲート−ドレイン間が接続された一又は複数のトランジスタ等によって構成することもできる。
（形態４） 電源監視回路は、コンパレータを用いて構成することができる。 First, preferred embodiments of the present invention will be listed.
(Embodiment 1) Each transistor is preferably an insulated gate field effect transistor or an insulated gate bipolar transistor.
(Mode 2) When the first transistor is a p-channel type, the second, fourth, fifth, and sixth transistors are p-channel types, and the third and seventh transistors are n-channel types. When the first transistor is an n-channel type, the second, fourth, fifth, and sixth transistors are n-channel types, and the third and seventh transistors are p-channel types.
(Mode 3) The constant voltage generation circuit is preferably configured using a Zener diode. Alternatively, the constant voltage generation circuit may be configured by one or a plurality of diodes connected in the forward direction, one or a plurality of transistors connected between the gate and the drain, and the like.
(Mode 4) The power supply monitoring circuit can be configured using a comparator.

（実施例１）
図１に、本発明を実施したトランジスタの駆動回路１０を示す。図１に示すように、駆動回路１０は、出力トランジスタ（第１トランジスタ）Ｑ１を駆動する回路である。出力トランジスタＱ１は、ｐチャネル絶縁ゲート型電界効果トランジスタである。出力トランジスタＱ１のソースは電源電位（第１基準電位）ＶＣＣに接続されており、出力トランジスタＱ１のドレインは出力端子ＯＵＴに接続されている。出力トランジスタＱ１はハイサイド側の出力トランジスタであり、出力端子ＯＵＴにはローサイド側の出力トランジスタ（図示省略）も接続されている。
なお、出力トランジスタＱ１は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。この場合、そのエミッタを電源電位ＶＣＣに接続し、そのコレクタを出力端子ＯＵＴに接続すればよい。 Example 1
FIG. 1 shows a transistor drive circuit 10 embodying the present invention. As shown in FIG. 1, the drive circuit 10 is a circuit that drives an output transistor (first transistor) Q1. The output transistor Q1 is a p-channel insulated gate field effect transistor. The source of the output transistor Q1 is connected to the power supply potential (first reference potential) VCC, and the drain of the output transistor Q1 is connected to the output terminal OUT. The output transistor Q1 is a high-side output transistor, and a low-side output transistor (not shown) is also connected to the output terminal OUT.
The output transistor Q1 may be a p-channel type insulated gate bipolar transistor (IGBT). In this case, the emitter may be connected to the power supply potential VCC, and the collector may be connected to the output terminal OUT.

駆動回路１０は、出力トランジスタＱ１のゲート−ソース間に接続される第１ツェナーダイオードＤ１を備えている。第１ツェナーダイオードＤ１のカソードは出力トランジスタＱ１のソースに接続されており、第１ツェナーダイオードＤ１のアノードは出力トランジスタＱ１のゲートに接続されている。第１ツェナーダイオードＤ１は、出力トランジスタＱ１を保護するためのものであり、出力トランジスタＱ１のゲート−ソース間に印加される電圧が第１ツェナーダイオードＤ１のツェナー電圧に制限される。
駆動回路１０は、出力トランジスタＱ１のゲートを電源電位ＶＣＣに接続する第２トランジスタＱ２を備えている。第２トランジスタＱ２は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第２トランジスタＱ２のソースは電源電位ＶＣＣに接続され、第２トランジスタＱ２のドレインは出力トランジスタＱ１のゲートに接続される。第２トランジスタＱ２のゲートには、図示しない駆動回路から駆動信号ＨＩＮが入力される。
なお、第２トランジスタＱ２は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。この場合、そのエミッタを電源電位ＶＣＣに接続し、そのコレクタを出力トランジスタＱ１のゲートに接続すればよい。 The drive circuit 10 includes a first Zener diode D1 connected between the gate and source of the output transistor Q1. The cathode of the first Zener diode D1 is connected to the source of the output transistor Q1, and the anode of the first Zener diode D1 is connected to the gate of the output transistor Q1. The first Zener diode D1 is for protecting the output transistor Q1, and the voltage applied between the gate and source of the output transistor Q1 is limited to the Zener voltage of the first Zener diode D1.
The drive circuit 10 includes a second transistor Q2 that connects the gate of the output transistor Q1 to the power supply potential VCC. The second transistor Q2 is a p-channel insulated gate field effect transistor. The source of the second transistor Q2 is connected to the power supply potential VCC, and the drain of the second transistor Q2 is connected to the gate of the output transistor Q1. A drive signal HIN is input from a drive circuit (not shown) to the gate of the second transistor Q2.
The second transistor Q2 may be a p-channel type insulated gate bipolar transistor. In this case, the emitter may be connected to the power supply potential VCC, and the collector may be connected to the gate of the output transistor Q1.

駆動回路１０は、出力トランジスタＱ１のゲートを接地電位に接続する第３トランジスタＱ３及び第４トランジスタＱ４を備えている。第３トランジスタＱ３は、ｎチャネル絶縁ゲート型電界効果トランジスタ（ｎＭＯＳＦＥＴ）であり、第４トランジスタＱ４は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第３トランジスタＱ３のソースは接地電位に接続されており、第３トランジスタＱ３のドレインは第４トランジスタＱ４のドレインに接続されている。第４トランジスタＱ４のソースは出力トランジスタＱ１のゲートに接続されている。第３トランジスタＱ３のゲートには、図示しない駆動回路から駆動信号ＬＩＮが入力される。
なお、第３トランジスタＱ３は、ｎチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。また、第４トランジスタＱ４は、ｐチャネルタイプの絶縁ゲート型バイポーラトランジスタであってもよい。この場合、それぞれのエミッタを上記のソースと同様に接続し、それぞれのコレクタを上記のドレインと同様に接続すればよい。 The drive circuit 10 includes a third transistor Q3 and a fourth transistor Q4 that connect the gate of the output transistor Q1 to the ground potential. The third transistor Q3 is an n-channel insulated gate field effect transistor (nMOSFET), and the fourth transistor Q4 is a p-channel insulated gate field effect transistor. The source of the third transistor Q3 is connected to the ground potential, and the drain of the third transistor Q3 is connected to the drain of the fourth transistor Q4. The source of the fourth transistor Q4 is connected to the gate of the output transistor Q1. A drive signal LIN is input from a drive circuit (not shown) to the gate of the third transistor Q3.
The third transistor Q3 may be an n-channel type insulated gate bipolar transistor. The fourth transistor Q4 may be a p-channel type insulated gate bipolar transistor. In this case, each emitter may be connected in the same manner as the above source, and each collector may be connected in the same manner as the above drain.

駆動回路１０は、第４トランジスタＱ４のゲート−ソース間に接続された第３ツェナーダイオードＤ３を備えている。第３ツェナーダイオードＤ３のカソードは第４トランジスタＱ４のソースに接続されており、第１ツェナーダイオードＤ１のアノードは第４トランジスタＱ４のゲートに接続されている。第３ツェナーダイオードＤ３は、第４トランジスタＱ４を保護するためのものであり、第４トランジスタＱ４のゲート−ソース間に印加される電圧が第３ツェナーダイオードＤ３のツェナー電圧に制限される。   The drive circuit 10 includes a third Zener diode D3 connected between the gate and source of the fourth transistor Q4. The cathode of the third Zener diode D3 is connected to the source of the fourth transistor Q4, and the anode of the first Zener diode D1 is connected to the gate of the fourth transistor Q4. The third Zener diode D3 is for protecting the fourth transistor Q4, and the voltage applied between the gate and the source of the fourth transistor Q4 is limited to the Zener voltage of the third Zener diode D3.

駆動回路１０は、出力トランジスタＱ１のゲートを電源電位ＶＣＣに接続する第２ツェナーダイオードＤ２及び第５トランジスタＱ５を備えている。第５トランジスタＱ５は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第２ツェナーダイオードＤ２と第５トランジスタＱ５は直列に接続されており、第２ツェナーダイオードＤ２のカソードが電源電位ＶＣＣに接続され、第２ツェナーダイオードＤ２のアノードが第５トランジスタＱ５のソースに接続され、第５トランジスタＱ５のドレインが出力トランジスタＱ１のゲートに接続されている。また、第５トランジスタＱ５のゲートは、第５トランジスタＱ５のドレインに接続されている。
出力トランジスタＱ１のゲートは、定電流回路Ｒ１を介して接地電位に接続されている。ここで、定電流回路Ｒ１は、抵抗とすることもできる。 The drive circuit 10 includes a second Zener diode D2 and a fifth transistor Q5 that connect the gate of the output transistor Q1 to the power supply potential VCC. The fifth transistor Q5 is a p-channel insulated gate field effect transistor. The second Zener diode D2 and the fifth transistor Q5 are connected in series, the cathode of the second Zener diode D2 is connected to the power supply potential VCC, and the anode of the second Zener diode D2 is connected to the source of the fifth transistor Q5. The drain of the fifth transistor Q5 is connected to the gate of the output transistor Q1. The gate of the fifth transistor Q5 is connected to the drain of the fifth transistor Q5.
The gate of the output transistor Q1 is connected to the ground potential via the constant current circuit R1. Here, the constant current circuit R1 may be a resistor.

以上の構成により、本実施例の駆動回路１０では、第４トランジスタＱ４、第５トランジスタＱ５、及び第２ツェナーダイオードＤ２によるカレントミラー回路が、第１ツェナーダイオードＤ１に直列に接続された構造となっている。後段において詳細に説明するように、この構造によって第１ツェナーダイオードＤ１に流れる電流は制限され、第１ツェナーダイオードＤ１の発熱が抑制されるようになっている。   With the above configuration, the drive circuit 10 of this embodiment has a structure in which the current mirror circuit including the fourth transistor Q4, the fifth transistor Q5, and the second Zener diode D2 is connected in series to the first Zener diode D1. ing. As will be described in detail later, the current flowing through the first Zener diode D1 is limited by this structure, and the heat generation of the first Zener diode D1 is suppressed.

次に、図２を参照して、駆動回路１０の動作について説明する。ここでは、電源電位ＶＣＣを３０ボルトとする。第２トランジスタＱ２のゲートには、駆動信号ＨＩＮが入力される。図２に示すように、駆動信号ＨＩＮは、高電位（３０ボルト）と低電位（２５ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第２トランジスタＱ２は、駆動信号ＨＩＮが高電位（３０ボルト）のときにオフとなり、駆動信号ＨＩＮが低電位（２５ボルト）のときにオンとなる。また、第３トランジスタＱ３のゲートには、駆動信号ＬＩＮが入力される。図２に示すように、駆動信号ＬＩＮは、高電位（５ボルト）と低電位（０ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第３トランジスタＱ３は、駆動信号ＬＩＮが高電位（５ボルト）のときにオンとなり、駆動信号ＬＩＮが低電位（０ボルト）のときにオフとなる。   Next, the operation of the drive circuit 10 will be described with reference to FIG. Here, the power supply potential VCC is 30 volts. The drive signal HIN is input to the gate of the second transistor Q2. As shown in FIG. 2, the drive signal HIN is a voltage signal that binaryly fluctuates between a high potential (30 volts) and a low potential (25 volts) at a predetermined period (4 μs). The second transistor Q2 is turned off when the drive signal HIN is at a high potential (30 volts) and turned on when the drive signal HIN is at a low potential (25 volts). The drive signal LIN is input to the gate of the third transistor Q3. As shown in FIG. 2, the drive signal LIN is a voltage signal that binaryly fluctuates between a high potential (5 volts) and a low potential (0 volts) at a predetermined period (4 μs). The third transistor Q3 is turned on when the drive signal LIN is at a high potential (5 volts), and turned off when the drive signal LIN is at a low potential (0 volts).

図２に示すように、出力トランジスタＱ１のゲート電位は、第２トランジスタＱ２及び第３トランジスタＱ３のオン／オフに同期して、高電位（略３０ボルト）と低電位（略２４ボルト）の間を二値的に変動する。第１トランジスタＱ１は、ゲート電位が高電位のときにオフとなり、ゲート電位が低電位のときにオンとなる。それにより、出力端子ＯＵＴは出力トランジスタＱ１を介して電源電位ＶＣＣに断続的に接続され、出力端子ＯＵＴから出力される出力電圧（図２のＯＵＴ）が、断続的に高電位（３０ボルト）となる。   As shown in FIG. 2, the gate potential of the output transistor Q1 is between a high potential (approximately 30 volts) and a low potential (approximately 24 volts) in synchronization with on / off of the second transistor Q2 and the third transistor Q3. Fluctuate in a binary manner. The first transistor Q1 is turned off when the gate potential is high, and turned on when the gate potential is low. Accordingly, the output terminal OUT is intermittently connected to the power supply potential VCC via the output transistor Q1, and the output voltage (OUT in FIG. 2) output from the output terminal OUT is intermittently set to the high potential (30 volts). Become.

出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。第２トランジスタＱ２がオフとなり、第３トランジスタＱ３がオンとなると、第１トランジスタＱ１のゲートが接地電位に接続される。このとき、第１トランジスタＱ１のゲートの電荷は、第４トランジスタＱ４を通って引き抜かれる。図２に示すように、第４トランジスタＱ４にはドレイン電流Ｉ_Ｄ４が瞬間的に流れ、第１トランジスタＱ１のゲート電位が急速に低下する。
また、第２トランジスタＱ２がオフとなり、第３トランジスタＱ３がオンとなることによって、第４トランジスタＱ４のソース電位が降下し始める。それに伴い第４トランジスタＱ４のゲート電位も降下し始める（図２参照）。しかしながら、第４トランジスタＱ４のゲートは第２ツェナーダイオードＤ２及び第５トランジスタＱ５を介して電源電位に接続されているため、第４トランジスタＱ４のゲート電位はＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５までしか降下しない。ここで、Ｖｚｄ２は第２ツェナーダイオードＤ２のツェナー電圧を示し、Ｖｔｈ５は第５トランジスタＱ５のしきい値電圧を示し、Ｖｏｖ５は第５トランジスタＱ５のオーバードライブ電圧を示す。 When changing the output transistor Q1 from OFF to ON, first, the second transistor Q2 is changed from ON to OFF, and then the third transistor Q3 is changed from OFF to ON. When the second transistor Q2 is turned off and the third transistor Q3 is turned on, the gate of the first transistor Q1 is connected to the ground potential. At this time, the charge of the gate of the first transistor Q1 is extracted through the fourth transistor Q4. As shown in FIG. 2, the drain current _ID4 flows instantaneously through the fourth transistor Q4, and the gate potential of the first transistor Q1 rapidly decreases.
Further, when the second transistor Q2 is turned off and the third transistor Q3 is turned on, the source potential of the fourth transistor Q4 starts to drop. Along with this, the gate potential of the fourth transistor Q4 also starts to drop (see FIG. 2). However, since the gate of the fourth transistor Q4 is connected to the power supply potential via the second Zener diode D2 and the fifth transistor Q5, the gate potential of the fourth transistor Q4 drops only to VCC-Vzd2-Vth5-Vov5. . Here, Vzd2 represents the Zener voltage of the second Zener diode D2, Vth5 represents the threshold voltage of the fifth transistor Q5, and Vov5 represents the overdrive voltage of the fifth transistor Q5.

第４トランジスタＱ４のゲート電位がＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５に固定されると、第４トランジスタＱ４のソース電位はＶＣＣ−Ｖｚｄ２−Ｖｔｈ５−Ｖｏｖ５＋Ｖｔｈ４＋Ｖｏｖ４となる。一方、第４トランジスタＱ４のソース電位は、ＶＣＣ−Ｖｚｄ１でもある。従って、Ｖｏｖ４＝Ｖｚｄ２＋Ｖｔｈ５＋Ｖｏｖ５−Ｖｚｄ１−Ｖｔｈ４が成立する。ここで、Ｖｔｈ４は第４トランジスタＱ４のしきい値電圧を示し、Ｖｏｖ４は第４トランジスタＱ４のオーバードライブ電圧を示し、Ｖｚｄ１は第１ツェナーダイオードＤ１のツェナー電圧を示す。   When the gate potential of the fourth transistor Q4 is fixed at VCC-Vzd2-Vth5-Vov5, the source potential of the fourth transistor Q4 becomes VCC-Vzd2-Vth5-Vov5 + Vth4 + Vov4. On the other hand, the source potential of the fourth transistor Q4 is also VCC-Vzd1. Therefore, Vov4 = Vzd2 + Vth5 + Vov5-Vzd1-Vth4 is established. Here, Vth4 indicates the threshold voltage of the fourth transistor Q4, Vov4 indicates the overdrive voltage of the fourth transistor Q4, and Vzd1 indicates the Zener voltage of the first Zener diode D1.

しきい値電圧Ｖｔｈ４としきい値電圧Ｖｔｈ５は、例えば第４トランジスタＱ４と第５トランジスタＱ５を同一チップ内に設けることによって、略等しくすることができる。また、ツェナーダイオードのツェナー電圧は、単位面積あたりの電流の関数で与えられ、電界効果トランジスタのオーバードライブ電圧は、チャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌに対する電流値の関数で与えられる。従って、第１ツェナーダイオードＤ１の面積Ｓ_Ｄ１、第２ツェナーダイオードＤ２の面積Ｓ_Ｄ２、第４トランジスタＱ４のチャネル幅Ｗ／チャネル長Ｌ（Ｗ／Ｌ）_４、第５トランジスタＱ５のチャネル幅Ｗ／チャネル長Ｌ（Ｗ／Ｌ）_４に関して、Ｓ_Ｄ１：Ｓ_Ｄ２＝（Ｗ／Ｌ）_４：（Ｗ／Ｌ）_５＝ｎ：１となるように各素子を設計すると、第４トランジスタＱ４のドレイン電流Ｉ_Ｄ４と第５トランジスタＱ５のドレイン電流Ｉ_Ｄ５の比をＩ_Ｄ４：Ｉ_Ｄ５＝ｎ：１とすることができる。第４トランジスタＱ４のドレイン電流Ｉ_Ｄ４を制限することによって、第１ツェナーダイオードＤ１、第４トランジスタＱ４、第３トランジスタＱ３の発熱を抑えることができる。 The threshold voltage Vth4 and the threshold voltage Vth5 can be made substantially equal by, for example, providing the fourth transistor Q4 and the fifth transistor Q5 in the same chip. The Zener voltage of the Zener diode is given as a function of current per unit area, and the overdrive voltage of the field effect transistor is given as a function of the current value with respect to the ratio W / L of the channel width W to the channel length L. Therefore, the area of the first zener diode D1 _{S D1,} the area _{S D2} of the second zener diode D2, the channel width W / channel length of the fourth transistor Q4 L (W / _{L) 4,} the channel width of the fifth transistor Q5 W / When each element is designed so that S _D1 : S _D2 = (W / L) ₄ : (W / L) ₅ = n: 1 with respect to the channel length L (W / L) ₄ , the drain of the fourth transistor Q 4 The ratio of the current I _D4 and the drain current I _D5 of the fifth transistor Q5 can be set to I _D4 : I _D5 = n: 1. By limiting the drain current _{I D4} of the fourth transistors Q4, it is possible to suppress the first zener diode D1, the fourth transistors Q4, the heat generation of the third transistor Q3.

一方、出力トランジスタＱ１をオンからオフに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。第３トランジスタＱ３がオフとなり、第２トランジスタＱ２がオンとなると、第４トランジスタＱ４のソース電位が電源電位ＶＣＣ付近まで上昇する。ここで、第１ツェナーダイオードＤ１のツェナー電圧Ｖｚｄ１は、出力トランジスタＱ１のオン抵抗を抑制するために、第１トランジスタＱ１のゲート−ソース間の最大許容電圧（耐圧）付近に設定されている。また、第４トランジスタＱ４のゲート−ソース間には第３ツェナーダイオードＤ３が接続されているので、第４トランジスタＱ４のゲート−ソース間に過大な電圧が印加されることが防止される。   On the other hand, when the output transistor Q1 is changed from on to off, first, the third transistor Q3 is changed from on to off, and then the second transistor Q2 is changed from off to on. When the third transistor Q3 is turned off and the second transistor Q2 is turned on, the source potential of the fourth transistor Q4 rises to near the power supply potential VCC. Here, the Zener voltage Vzd1 of the first Zener diode D1 is set near the maximum allowable voltage (withstand voltage) between the gate and the source of the first transistor Q1 in order to suppress the on-resistance of the output transistor Q1. In addition, since the third Zener diode D3 is connected between the gate and the source of the fourth transistor Q4, it is possible to prevent an excessive voltage from being applied between the gate and the source of the fourth transistor Q4.

図３に、本実施例の駆動回路１０、１０’を直列に接続した例を示す。図３に示す例は、駆動回路１０の第２トランジスタＱ２を、同じ構成の駆動回路１０’によって駆動するものである。なお、本実施例の駆動回路１０は、さらに多段に直列接続することも可能である。
図４に、出力用トランジスタＱ１がｎチャネル型の場合の変形例を示す。図４に示す駆動回路２０では、図１に示す駆動回路１０と比較して、各トランジスタのチャネルタイプが反転されているとともに、上下が入れ換えられた構造となっている。即ち、電源電位ＶＣＣ側に接続されていたものが接地電位側に接続され、接地電位側に接続されていたものが電源電位ＶＣＣ側に接続された構造となっている。 FIG. 3 shows an example in which the drive circuits 10 and 10 ′ of this embodiment are connected in series. In the example shown in FIG. 3, the second transistor Q2 of the drive circuit 10 is driven by the drive circuit 10 ′ having the same configuration. The drive circuit 10 of this embodiment can be further connected in series in multiple stages.
FIG. 4 shows a modification in which the output transistor Q1 is an n-channel type. The drive circuit 20 shown in FIG. 4 has a structure in which the channel type of each transistor is inverted and the top and bottom are interchanged as compared with the drive circuit 10 shown in FIG. That is, the power supply potential VCC side is connected to the ground potential side, and the power supply potential VCC side is connected to the power supply potential VCC side.

（実施例２）
図５に、本発明を実施した他の駆動回路３０を示す。図５に示すように、本実施例の駆動回路３０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図５に示す駆動回路３０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路３０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。 (Example 2)
FIG. 5 shows another drive circuit 30 embodying the present invention. As shown in FIG. 5, the drive circuit 30 of the present embodiment is obtained by changing a part of the drive circuit 10 of the first embodiment shown in FIG. In the drive circuit 30 illustrated in FIG. 5, the same reference numerals are given to the configurations common to the drive circuit 10 of the first embodiment. Hereinafter, the drive circuit 30 of the present embodiment will be described in detail, but the description of the configuration common to the drive circuit 10 of the first embodiment will be omitted.

図５に示すように、本実施例の駆動回路３０は、第５トランジスタＱ５に並列に接続された第６トランジスタＱ６を備えている。第６トランジスタＱ６は、ｐチャネル絶縁ゲート型電界効果トランジスタである。第６トランジスタＱ６のソースは第５トランジスタＱ５のソースに接続されており、第６トランジスタＱ６のドレインは第５トランジスタＱ５のドレインに接続されている。第２トランジスタＱ２のゲートには、図示しない駆動回路からスイッチング信号ＳＷＩＮが入力される。一方、本実施例の駆動回路３０では、実施例１の駆動回路１０と比較して、第３ツェナーダイオードＤ３（図１参照）が取り除かれている。   As shown in FIG. 5, the drive circuit 30 of this embodiment includes a sixth transistor Q6 connected in parallel to the fifth transistor Q5. The sixth transistor Q6 is a p-channel insulated gate field effect transistor. The source of the sixth transistor Q6 is connected to the source of the fifth transistor Q5, and the drain of the sixth transistor Q6 is connected to the drain of the fifth transistor Q5. A switching signal SWIN is input from a drive circuit (not shown) to the gate of the second transistor Q2. On the other hand, in the drive circuit 30 of the present embodiment, the third Zener diode D3 (see FIG. 1) is removed as compared with the drive circuit 10 of the first embodiment.

図６を参照して、駆動回路３０の動作について説明する。図６に示すように、スイッチング信号ＳＷＩＮは、駆動信号ＨＩＮ、ＬＩＮと同期して、高電位（３０ボルト）と低電位（２５ボルト）の間を所定の周期（４μｓ）で二値的に変動する電圧信号である。第６トランジスタＱ６は、スイッチング信号ＳＷＩＮが高電位（３０ボルト）のときにオフとなり、スイッチング信号ＳＷＩＮが低電位（２５ボルト）のときにオンとなる。第６トランジスタＱ６は、第２トランジスタＱ２がオンすると同時にオンし、第２トランジスタＱ２がオフすると同時にオフするようになっている。   The operation of the drive circuit 30 will be described with reference to FIG. As shown in FIG. 6, the switching signal SWIN changes in a binary manner between a high potential (30 volts) and a low potential (25 volts) in a predetermined cycle (4 μs) in synchronization with the drive signals HIN and LIN. It is a voltage signal. The sixth transistor Q6 is turned off when the switching signal SWIN is at a high potential (30 volts) and turned on when the switching signal SWIN is at a low potential (25 volts). The sixth transistor Q6 is turned on at the same time as the second transistor Q2 is turned on, and is turned off at the same time as the second transistor Q2 is turned off.

実施例１の駆動回路１０と同様に、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。一方、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。
実施例１の駆動回路１０では、このオンオフ動作に伴って第２ツェナーダイオードＤ２の電流が急激に切り替わるために、出力トランジスタＱ１のゲート電位がアンダーシュートする場合がある。それに対して、本実施例の駆動回路３０では、第３ツェナーダイオードＤ３が取り除かれているために、第２ツェナーダイオードＤ２の電流が比較的に安定する。それにより、出力トランジスタＱ１のゲート電位がアンダーシュートすることを防止することができる。 Similar to the driving circuit 10 of the first embodiment, when the output transistor Q1 is changed from OFF to ON, first, the second transistor Q2 is changed from ON to OFF, and then the third transistor Q3 is changed from OFF to ON. . On the other hand, when the output transistor Q1 is changed from OFF to ON, the third transistor Q3 is first changed from ON to OFF, and then the second transistor Q2 is changed from OFF to ON.
In the drive circuit 10 according to the first embodiment, the current of the second Zener diode D2 is rapidly switched along with the on / off operation, and thus the gate potential of the output transistor Q1 may undershoot. On the other hand, in the drive circuit 30 of the present embodiment, since the third Zener diode D3 is removed, the current of the second Zener diode D2 is relatively stabilized. Thereby, it is possible to prevent the gate potential of the output transistor Q1 from undershooting.

ただし、実施例１の駆動回路１０から第３ツェナーダイオードＤ３を取り除くと、第４トランジスタＱ４のゲート−ソース間に過大な電圧が印加され、第４トランジスタＱ４が破壊されてしまうこともある。そこで、本実施例の駆動回路３０では、第６トランジスタＱ６を設けることにより、第４トランジスタＱ４のゲート電位を二値的に変化させている。本実施例の駆動回路３０では、第６トランジスタＱ６がオンしている間、第４トランジスタＱ４のゲート−ソース間に印加される電圧が、ツェナーダイオードＤ２のツェナー電圧に制限される。その結果、図６に示すように、第４トランジスタＱ４のゲート電位が比較的に安定し、第１トランジスタＱ１のゲート電位のアンダーシュートが低減される。   However, if the third Zener diode D3 is removed from the drive circuit 10 of Example 1, an excessive voltage may be applied between the gate and source of the fourth transistor Q4, and the fourth transistor Q4 may be destroyed. Therefore, in the drive circuit 30 of this embodiment, the gate potential of the fourth transistor Q4 is changed in a binary manner by providing the sixth transistor Q6. In the drive circuit 30 of this embodiment, the voltage applied between the gate and the source of the fourth transistor Q4 is limited to the Zener voltage of the Zener diode D2 while the sixth transistor Q6 is on. As a result, as shown in FIG. 6, the gate potential of the fourth transistor Q4 is relatively stable, and the undershoot of the gate potential of the first transistor Q1 is reduced.

（実施例３）
図７に、本発明を実施した他の駆動回路４０を示す。図７に示すように、本実施例の駆動回路４０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図７に示す駆動回路４０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路４０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。 (Example 3)
FIG. 7 shows another drive circuit 40 embodying the present invention. As shown in FIG. 7, the drive circuit 40 of the present embodiment is obtained by changing a part of the drive circuit 10 of the first embodiment shown in FIG. In the drive circuit 40 illustrated in FIG. 7, the same reference numerals are given to the configurations common to the drive circuit 10 of the first embodiment. Hereinafter, the drive circuit 40 of the present embodiment will be described in detail, but the description of the configuration common to the drive circuit 10 of the first embodiment will be omitted.

図７に示すように、本実施例の駆動回路４０は、第４トランジスタＱ４のゲートにスイッチ回路ＳＷが設けられている。スイッチ回路ＳＷは、第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続する第１状態と、第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続する第２状態とを切り替えることができる。第１状態の駆動回路４０は、実施例１の駆動回路１０と同じ状態となる。即ち、第４トランジスタＱ４のゲートが、第２ツェナーダイオードＤ２及び第５トランジスタＱ５を介して電源電位ＶＣＣに接続される。一方、第２状態では、第４トランジスタＱ４のゲートが、第２ツェナーダイオードＤ２のみを介して電源電位ＶＣＣに接続される。スイッチ回路ＳＷは、外部から入力されるスイッチング信号ＳＷＩＮに応じて、上記した第１状態と第２状態を切り替える。ここで、本実施例の駆動回路４０は、第３ツェナーダイオードＤ３を必ずしも必要としない。   As shown in FIG. 7, in the drive circuit 40 of this embodiment, a switch circuit SW is provided at the gate of the fourth transistor Q4. The switch circuit SW switches between a first state in which the gate of the fourth transistor Q4 is connected to the drain of the fifth transistor Q5 and a second state in which the gate of the fourth transistor Q4 is connected to the source of the fifth transistor Q5. it can. The drive circuit 40 in the first state is in the same state as the drive circuit 10 of the first embodiment. That is, the gate of the fourth transistor Q4 is connected to the power supply potential VCC through the second Zener diode D2 and the fifth transistor Q5. On the other hand, in the second state, the gate of the fourth transistor Q4 is connected to the power supply potential VCC only through the second Zener diode D2. The switch circuit SW switches between the first state and the second state according to the switching signal SWIN input from the outside. Here, the drive circuit 40 of the present embodiment does not necessarily require the third Zener diode D3.

図８を参照して、駆動回路４０の動作について説明する。図８に示すように、スイッチング信号ＳＷＩＮは、駆動信号ＨＩＮ、ＬＩＮと同期して、高電位（略２４ボルト）と低電位（略１９ボルト）の間を所定の周期（４μｓ）で二値的に変動する。スイッチ回路ＳＷは、スイッチング信号ＳＷＩＮが高電位のときに第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続し（第１状態）、スイッチング信号ＳＷＩＮが低電位のときに第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続する（第２状態）。即ち、スイッチ回路ＳＷは、第２トランジスタＱ２がオンすると第４トランジスタＱ４のゲートを第５トランジスタＱ５のソースに接続し（第２状態）、第２トランジスタＱ２がオフすると第４トランジスタＱ４のゲートを第５トランジスタＱ５のドレインに接続する（第１状態）。   The operation of the drive circuit 40 will be described with reference to FIG. As shown in FIG. 8, the switching signal SWIN is binary in a predetermined cycle (4 μs) between the high potential (approximately 24 volts) and the low potential (approximately 19 volts) in synchronization with the drive signals HIN and LIN. Fluctuates. The switch circuit SW connects the gate of the fourth transistor Q4 to the drain of the fifth transistor Q5 (first state) when the switching signal SWIN is at a high potential (first state), and switches the fourth transistor Q4 when the switching signal SWIN is at a low potential. The gate is connected to the source of the fifth transistor Q5 (second state). That is, the switch circuit SW connects the gate of the fourth transistor Q4 to the source of the fifth transistor Q5 (second state) when the second transistor Q2 is turned on (second state), and connects the gate of the fourth transistor Q4 when the second transistor Q2 is turned off. Connected to the drain of the fifth transistor Q5 (first state).

実施例１の駆動回路１０と同様に、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第２トランジスタＱ２をオンからオフに変化させ、続いて第３トランジスタＱ３をオフからオンに変化させる。一方、出力トランジスタＱ１をオフからオンに変化させる場合、先ずは第３トランジスタＱ３をオンからオフに変化させ、続いて第２トランジスタＱ２をオフからオンに変化させる。
本実施例の駆動回路４０においても、実施例２の駆動回路３０と同様に、第４トランジスタＱ４のゲート電位がスイッチ回路ＳＷによって二値的に変化する。その結果、図８に示すように、第４トランジスタＱ４のゲート電位が比較的に安定し、第１トランジスタＱ１のゲート電位のアンダーシュートが低減される。 Similar to the driving circuit 10 of the first embodiment, when the output transistor Q1 is changed from OFF to ON, first, the second transistor Q2 is changed from ON to OFF, and then the third transistor Q3 is changed from OFF to ON. . On the other hand, when the output transistor Q1 is changed from OFF to ON, the third transistor Q3 is first changed from ON to OFF, and then the second transistor Q2 is changed from OFF to ON.
Also in the drive circuit 40 of the present embodiment, the gate potential of the fourth transistor Q4 changes in a binary manner by the switch circuit SW, as in the drive circuit 30 of the second embodiment. As a result, as shown in FIG. 8, the gate potential of the fourth transistor Q4 is relatively stable, and the undershoot of the gate potential of the first transistor Q1 is reduced.

（実施例４）
図９に、本発明を実施した他の駆動回路５０を示す。図９に示すように、本実施例の駆動回路５０は、図１に示す実施例１の駆動回路１０の一部を変更したものである。図９に示す駆動回路５０では、実施例１の駆動回路１０と共通する構成に同一の符号が付されている。以下、本実施例の駆動回路５０について詳細に説明するが、実施例１の駆動回路１０と共通する構成については説明を省略する。 Example 4
FIG. 9 shows another drive circuit 50 embodying the present invention. As shown in FIG. 9, the drive circuit 50 of the present embodiment is obtained by changing a part of the drive circuit 10 of the first embodiment shown in FIG. In the drive circuit 50 illustrated in FIG. 9, the same reference numerals are given to the configurations common to the drive circuit 10 of the first embodiment. Hereinafter, the drive circuit 50 of the present embodiment will be described in detail, but the description of the configuration common to the drive circuit 10 of the first embodiment will be omitted.

図９に示すように、本実施例の駆動回路５０は、第１トランジスタＱ１のゲートを接地電位に接続する第７トランジスタＱ７及び抵抗Ｒ２の直列回路と、電源電位ＶＣＣを監視する電源監視回路５２と、電源監視回路５２と第７トランジスタＱ７のゲートに接続された信号入力回路５４を備えている。
第７トランジスタＱ７は、ｎチャネル絶縁ゲート型電界効果トランジスタである。第７トランジスタＱ７のソースは接地電位に接続されており、第７トランジスタＱ７のドレインは抵抗Ｒ２を介して第４トランジスタＱ４のドレインに接続されている。
電源監視回路５２は、主に、電源電位ＶＣＣを分圧する抵抗Ｒ３、Ｒ４の直列回路、電源電位ＶＣＣの下限値を規定する直流電源、及びコンパレータを用いて構成されている。電源監視回路５２は、電源電位ＶＣＣが異常範囲である所定値未満となったときに、電圧低下信号を出力する。
信号入力回路５４は、ＡＮＤ回路を備えている。ＡＮＤ回路は、駆動信号ＬＩＮと電源監視回路５２が出力する電圧低下信号を入力し、その論理和信号を第７トランジスタＱ７のゲートに入力する。即ち、ＡＮＤ回路は、電源監視回路５２が電圧低下信号を出力する間、第７トランジスタＱ７のゲートに駆動信号ＬＩＮを出力する。 As shown in FIG. 9, the drive circuit 50 of this embodiment includes a series circuit of a seventh transistor Q7 and a resistor R2 that connect the gate of the first transistor Q1 to the ground potential, and a power supply monitoring circuit 52 that monitors the power supply potential VCC. And a power input monitoring circuit 52 and a signal input circuit 54 connected to the gate of the seventh transistor Q7.
The seventh transistor Q7 is an n-channel insulated gate field effect transistor. The source of the seventh transistor Q7 is connected to the ground potential, and the drain of the seventh transistor Q7 is connected to the drain of the fourth transistor Q4 via the resistor R2.
The power supply monitoring circuit 52 is mainly configured using a series circuit of resistors R3 and R4 that divide the power supply potential VCC, a DC power supply that defines a lower limit value of the power supply potential VCC, and a comparator. The power supply monitoring circuit 52 outputs a voltage drop signal when the power supply potential VCC becomes less than a predetermined value that is an abnormal range.
The signal input circuit 54 includes an AND circuit. The AND circuit inputs the drive signal LIN and the voltage drop signal output from the power supply monitoring circuit 52, and inputs the logical sum signal to the gate of the seventh transistor Q7. That is, the AND circuit outputs the drive signal LIN to the gate of the seventh transistor Q7 while the power monitoring circuit 52 outputs the voltage drop signal.

先に説明した実施例１の駆動回路１０では、電源電位ＶＣＣが低下した場合に、第２ツェナーダイオードＤ２や第５ツェナーダイオードＤ５に電流が流れなくなり、第４トランジスタＱ４のゲート電位が略ゼロボルトまで低下する。このとき、第１トランジスタＱ１のゲート電位は第４トランジスタＱ４のしきい値電圧だけ上昇してしまうため、第１トランジスタＱ１のオン抵抗が上昇することになる。
それに対して、この駆動回路５０では、電源電位ＶＣＣが低下した場合に、第１トランジスタＱ１のゲートが第７トランジスタＱ７を通じて接地電位に接続される。従って、図１０に示すように、電源電位ＶＣＣが低下した場合にも、第１トランジスタＱ１のゲート電位を略ゼロボルトまで低下させることができる。それにより、電源電位ＶＣＣが低下した場合でも、第１トランジスタＱ１のオン抵抗が上昇することを防止することができる。 In the drive circuit 10 according to the first embodiment described above, when the power supply potential VCC decreases, no current flows through the second Zener diode D2 or the fifth Zener diode D5, and the gate potential of the fourth transistor Q4 reaches approximately zero volts. descend. At this time, since the gate potential of the first transistor Q1 is increased by the threshold voltage of the fourth transistor Q4, the on-resistance of the first transistor Q1 is increased.
On the other hand, in the drive circuit 50, when the power supply potential VCC decreases, the gate of the first transistor Q1 is connected to the ground potential through the seventh transistor Q7. Therefore, as shown in FIG. 10, even when the power supply potential VCC decreases, the gate potential of the first transistor Q1 can be decreased to approximately zero volts. Thereby, even when the power supply potential VCC decreases, it is possible to prevent the on-resistance of the first transistor Q1 from increasing.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記した各実施例では、各ツェナーダイオードＤ１、Ｄ２、Ｄ３に代えて、他の定電圧を発生可能な定電圧発生回路を用いることもできる。図１１に、各種の定電圧発生回路を例示する。図１１の（ａ）は、上記した実施例のようにツェナーダイオードを用いた定電圧発生回路を示す。図１１の（ｂ）は、ツェナーダイオードにダイオードを順方向に接続した定電圧発生回路を示す。図１１の（ｃ）、（ｄ）は、順方向に接続したダイオードを用いた定電圧発生回路を示す。ダイオードは、順方向に電流が流れたときに、略一定の電圧降下を発生する。図１１の（ｅ）、（ｆ）は、ソース−ドレイン間を接続したｎチャネルタイプのＭＯＳＦＥＴを用いた定電圧発生回路を示す。図１１の（ｇ）、（ｈ）は、ソース−ドレイン間を接続したｐチャネルタイプのＭＯＳＦＥＴを用いた定電圧発生回路を示す。上記した各実施例では、図１１に示すいずれの定電圧発生回路を採用することもできるが、第１定電圧発生回路（第１ツェナーダイオードＤ１）と第１定電圧発生回路（第２ツェナーダイオードＤ２）の特性は合わせる必要があることから、第１定電圧発生回路と第１定電圧発生回路には同種の定電圧発生回路を採用することが好ましい
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, in each of the above-described embodiments, a constant voltage generation circuit capable of generating another constant voltage can be used in place of each of the Zener diodes D1, D2, and D3. FIG. 11 illustrates various constant voltage generation circuits. FIG. 11A shows a constant voltage generation circuit using a Zener diode as in the above-described embodiment. FIG. 11B shows a constant voltage generation circuit in which a diode is connected to a Zener diode in the forward direction. 11C and 11D show a constant voltage generation circuit using a diode connected in the forward direction. The diode generates a substantially constant voltage drop when a current flows in the forward direction. FIGS. 11E and 11F show a constant voltage generation circuit using an n-channel type MOSFET in which the source and drain are connected. (G) and (h) of FIG. 11 show a constant voltage generating circuit using a p-channel type MOSFET in which the source and drain are connected. In each of the above-described embodiments, any of the constant voltage generation circuits shown in FIG. 11 can be employed. However, the first constant voltage generation circuit (first Zener diode D1) and the first constant voltage generation circuit (second Zener diode) Since the characteristics of D2) need to be matched, it is preferable to employ the same type of constant voltage generation circuit for the first constant voltage generation circuit and the first constant voltage generation circuit. The technical elements described in this specification or the drawings are: The technical usefulness is exhibited singly or in various combinations, and is not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

実施例１の駆動回路を示す図。FIG. 3 is a diagram illustrating a drive circuit according to the first embodiment. 実施例１の駆動回路の動作を説明するタイムチャート。3 is a time chart for explaining the operation of the drive circuit according to the first embodiment. 実施例１の駆動回路を直列に接続した例を示す図。The figure which shows the example which connected the drive circuit of Example 1 in series. 実施例１の駆動回路の変形例を示す図。FIG. 6 is a diagram illustrating a modification of the drive circuit according to the first embodiment. 実施例２の駆動回路を示す図。FIG. 6 is a diagram illustrating a drive circuit according to a second embodiment. 実施例２の駆動回路の動作を説明するタイムチャート。7 is a time chart for explaining the operation of the drive circuit according to the second embodiment. 実施例３の駆動回路を示す図。FIG. 6 is a diagram illustrating a drive circuit according to a third embodiment. 実施例３の駆動回路の動作を説明するタイムチャート。9 is a time chart for explaining the operation of the drive circuit according to the third embodiment. 実施例３の駆動回路を示す図。FIG. 6 is a diagram illustrating a drive circuit according to a third embodiment. 実施例３の駆動回路の動作を説明するタイムチャート。9 is a time chart for explaining the operation of the drive circuit according to the third embodiment. 定電圧発生回路を例示する図。The figure which illustrates a constant voltage generation circuit.

符号の説明Explanation of symbols

１０、２０、３０、４０、５０：駆動回路
５２：電源監視回路
５４：信号入力回路
Ｑ１−Ｑ７：トランジスタ
Ｄ１−Ｄ３：ツェナーダイオード
Ｒ１：定電流回路
Ｒ２−Ｒ４：抵抗 10, 20, 30, 40, 50: drive circuit 52: power supply monitoring circuit 54: signal input circuit Q1-Q7: transistors D1-D3: Zener diode R1: constant current circuit R2-R4: resistance

Claims (4)

一又は複数の入力信号を入力してゲート駆動型の第１トランジスタを駆動する回路であって、
第１トランジスタのゲート−ソース間に接続される第１定電圧発生回路と、
第１トランジスタのゲートを第１基準電位に接続する第１導電型の第２トランジスタ又は抵抗と、
ソースが第２基準電位に接続される第２導電型の第３トランジスタと、
ドレインが第３トランジスタのドレインに接続され、ソースが第１トランジスタのゲートに接続される第１導電型の第４トランジスタと、
第４トランジスタのゲートを第１基準電位に接続する第２定電圧発生回路及び第１導電型の第５トランジスタの直列回路と、
第４トランジスタのゲートを第２基準電位に接続する定電流回路又は抵抗を備え、
第５トランジスタのゲートは、第５トランジスタのドレインに接続されており、
第２トランジスタのゲートに第１の入力信号が入力され、第３トランジスタのゲートに第２の入力信号が入力され、第２トランジスタと第３トランジスタが交互にオンすることを特徴とする回路。 A circuit that inputs one or a plurality of input signals to drive a gate-driven first transistor,
A first constant voltage generating circuit connected between the gate and source of the first transistor;
A second transistor or resistor of the first conductivity type that connects the gate of the first transistor to a first reference potential;
A third transistor of the second conductivity type, the source of which is connected to the second reference potential;
A fourth transistor of the first conductivity type having a drain connected to the drain of the third transistor and a source connected to the gate of the first transistor;
A second constant voltage generation circuit for connecting the gate of the fourth transistor to the first reference potential, and a series circuit of a first transistor of the first conductivity type;
A constant current circuit or a resistor connecting the gate of the fourth transistor to the second reference potential;
The gate of the fifth transistor is connected to the drain of the fifth transistor,
A circuit in which a first input signal is input to a gate of a second transistor, a second input signal is input to a gate of a third transistor, and the second transistor and the third transistor are alternately turned on. 第５トランジスタに並列に接続された第１導電型の第６トランジスタをさらに備え、
第５トランジスタのゲートに第３の入力信号が入力され、第５トランジスタが第２トランジスタと同時にオンすることを特徴とする請求項１に記載の回路。 A sixth transistor of the first conductivity type connected in parallel to the fifth transistor;
The circuit according to claim 1, wherein a third input signal is input to a gate of the fifth transistor, and the fifth transistor is turned on simultaneously with the second transistor. 第４トランジスタのゲートを、第２定電圧発生回路のみを介して第１基準電位に接続する状態に切替可能なスイッチ回路をさらに備え、
そのスイッチ回路は、第２トランジスタがオンとなる間、第４トランジスタのゲートを第２定電圧発生回路のみを介して第１基準電位に接続することを特徴とする請求項１に記載の回路。 A switch circuit capable of switching to a state in which the gate of the fourth transistor is connected to the first reference potential only through the second constant voltage generation circuit;
2. The circuit according to claim 1, wherein the switch circuit connects the gate of the fourth transistor to the first reference potential only through the second constant voltage generation circuit while the second transistor is turned on. 第１トランジスタのゲートを第２基準電位に接続する第７トランジスタと、
第１基準電位が所定の異常範囲まで変化したときに異常信号を出力する電源監視回路と、
電源監視回路からの異常信号を受けて第７トランジスタのゲートに第２の入力信号を入力する信号入力回路と、
をさらに備えることを特徴とする請求項１から３のいずれか一項に記載の回路。 A seventh transistor connecting the gate of the first transistor to the second reference potential;
A power supply monitoring circuit that outputs an abnormal signal when the first reference potential changes to a predetermined abnormal range;
A signal input circuit that receives the abnormal signal from the power supply monitoring circuit and inputs the second input signal to the gate of the seventh transistor;
The circuit according to claim 1, further comprising:

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