JPH10284990A - Input circuit with termination resistor - Google Patents
Input circuit with termination resistorInfo
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- JPH10284990A JPH10284990A JP9083711A JP8371197A JPH10284990A JP H10284990 A JPH10284990 A JP H10284990A JP 9083711 A JP9083711 A JP 9083711A JP 8371197 A JP8371197 A JP 8371197A JP H10284990 A JPH10284990 A JP H10284990A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板上に構
成された終端抵抗付き入力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit with a terminating resistor formed on a semiconductor substrate.
【０００２】[0002]
【従来の技術】従来、この種の入力回路に関する技術と
しては、例えば、次のような文献に記載されるものがあ
った。 文献１；信学技報、９３［４１５］（１９９４−１）電
子情報通信学会、島田 他著“１０Ｇｂｐｓ対応ＬＳＩ
パッケージ”P.59-60 文献２；応用物理学会関西支部編“化合物半導体−基礎
物性とその応用”初版（昭６１−１）日刊工業新聞社発
行、P.49,147 図２は、従来の終端抵抗付き入力回路の例を示す回路図
である。文献１，２を参照することで、図２のような終
端抵抗付き入力回路を構成することができる。この終端
抵抗付き入力回路は、ＧａＡｓの化合物半導体（以下、
ＧａＡｓ半導体という）基板上に形成されたＭＥＳ（Ｍ
etal Semiconductor）型の電界効果トランジスタ（以
下、ＦＥＴという）を用いている。2. Description of the Related Art Conventionally, as a technique relating to this type of input circuit, for example, there has been a technique described in the following literature. Reference 1; IEICE Technical Report, 93 [415] (1994-1) IEICE, Shimada et al., "10 Gbps LSI"
Package “P.59-60 Literature 2; Japan Society of Applied Physics, Kansai Chapter,“ Compound Semiconductors-Basic Physical Properties and Their Applications ”, First Edition (Showa 61-1), published by Nikkan Kogyo Shimbun, P.49,147. 3 is a circuit diagram showing an example of an input circuit with a terminating resistor, which can constitute an input circuit with a terminating resistor as shown in FIG. Semiconductors (hereinafter,
MES (M) formed on a GaAs substrate
etal semiconductor) type field effect transistor (hereinafter referred to as FET).
【０００３】この入力回路の入力端子ＩＮ１は、ＧａＡ
ｓ半導体基板上のパッドで構成されている。入力端子Ｉ
Ｎ１はエンハンスメント型のＦＥＴ（以下、Ｅ−ＦＥＴ
という）１のゲートに接続されると共に、終端抵抗２の
一端に接続されている。終端抵抗２の他端は、Ｅ−ＦＥ
Ｔ１のソースと共に接地されている。Ｅ−ＦＥＴ１のド
レインは、ノードＮ１でディプレッション型のＦＥＴ
（以下、Ｄ−ＦＥＴという）３のゲートとソースに接続
されている。Ｄ−ＦＥＴ３のドレインが、電源供給端子
ＶＤに接続されている。Ｅ−ＦＥＴ１とＤ−ＦＥＴ３に
より、基本論理回路の一つであるＤＣＦＬ（Direct Cou
pled FET Logic）が構成されている。The input terminal IN1 of this input circuit is GaAs
It is composed of pads on a semiconductor substrate. Input terminal I
N1 is an enhancement type FET (hereinafter, E-FET)
1) and connected to one end of a terminating resistor 2. The other end of the terminating resistor 2 is E-FE
It is grounded together with the source of T1. The drain of E-FET1 is a depletion type FET at node N1.
(Hereinafter referred to as D-FET) 3 connected to the gate and source. The drain of the D-FET 3 is connected to the power supply terminal VD. DC-FL (Direct Cou), which is one of the basic logic circuits, is formed by E-FET1 and D-FET3.
pled FET Logic) is configured.
【０００４】このような入力回路では、入力端子ＩＮ１
に終端抵抗２が接続されているので、該入力端子ＩＮ１
から入力された高速の入力信号は反射されること無く入
力される。Ｅ−ＦＥＴ１は、入力信号の電位に基づき導
通状態が変化し、Ｄ−ＦＥＴ３はノードＮ１の電位で導
通状態が変化する。そして、これらのＥ−ＦＥＴ１及び
Ｄ−ＦＥＴ３の導通状態に応じた電圧が、ノードＮ１か
ら出力される。即ち、入力信号の電圧に応じた電圧信号
が、ノードＮ１から出力される。図３は、図２の入力電
圧と入力電流の関係を示す特性図である。入力端子ＩＮ
１の入力電圧が、Ｅ−ＦＥＴ１のゲート・ソース間のシ
ョットキー順方向の障壁電圧Ｖｆを越えない範囲では、
終端抵抗２に大部分の電流Ｉｒが流れる。そのため、入
力端子ＩＮ１から入力される高速入力信号は、終端抵抗
２によって整合がとられ、反射無く入力されている。In such an input circuit, the input terminal IN1
Is connected to the input terminal IN1.
Is input without being reflected. The conduction state of the E-FET1 changes based on the potential of the input signal, and the conduction state of the D-FET3 changes according to the potential of the node N1. Then, a voltage corresponding to the conduction state of these E-FET1 and D-FET3 is output from the node N1. That is, a voltage signal corresponding to the voltage of the input signal is output from the node N1. FIG. 3 is a characteristic diagram showing a relationship between the input voltage and the input current in FIG. Input terminal IN
1 does not exceed the Schottky forward barrier voltage Vf between the gate and the source of E-FET1.
Most of the current Ir flows through the terminating resistor 2. Therefore, the high-speed input signal input from the input terminal IN1 is matched by the terminating resistor 2 and input without reflection.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
図２の終端抵抗付き入力回路では、次のような課題があ
った。図３のように、入力端子ＩＮ１の入力電圧がＥ−
ＦＥＴ１のゲート・ソース間のショットキー順方向の障
壁電圧Ｖｆを越えると、該Ｅ−ＦＥＴ１のゲート・ソー
ス間にショットキー電流Ｉｓが流れるため、入力端子Ｉ
Ｎ１に流れ込む電流は、ショットキー順方向電流Ｉｓと
終端抵抗２に流れる電流Ｉｒとの和（Ｉｓ＋Ｉｒ）にな
る。よって、入力端子ＩＮ１からみた入力抵抗は、終端
抵抗２の抵抗値よりも低くなり、不整合が生じるという
課題があった。また、入力端子ＩＮ１の入力電圧が、直
接Ｅ−ＦＥＴ１のゲート・ソース間に印加されるので、
該Ｅ−ＦＥＴ１のショットキー順方向の耐電圧で、入力
信号の最大電圧値が制限されるという課題もあった。However, the conventional input circuit with a terminating resistor of FIG. 2 has the following problems. As shown in FIG. 3, when the input voltage of the input terminal IN1 is E-
When the gate voltage exceeds the Schottky forward barrier voltage Vf between the gate and the source of the FET1, a Schottky current Is flows between the gate and the source of the E-FET1.
The current flowing into N1 is the sum (Is + Ir) of the Schottky forward current Is and the current Ir flowing through the terminating resistor 2. Therefore, the input resistance viewed from the input terminal IN1 becomes lower than the resistance value of the terminating resistor 2, and there is a problem that a mismatch occurs. Further, since the input voltage of the input terminal IN1 is directly applied between the gate and the source of the E-FET1,
There is also a problem that the maximum voltage value of the input signal is limited by the withstand voltage of the E-FET 1 in the Schottky forward direction.
【０００６】[0006]
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、半導体基板上に形成
され、終端抵抗値を持ち該終端抵抗値によって入力端子
から入力された入力信号に対して整合をとる終端抵抗手
段と、前記半導体基板上に形成され、ダイオード特性を
持ち前記入力信号が与えられる第１制御電極と該第１制
御電極の電圧に応じて導通状態が制御される第１導通電
極及び第２導通電極とを有し、該入力信号の電圧に対応
した信号を生成して該第１または第２導通電極から対象
回路に供給する第１のトランジスタとを、備えた終端抵
抗付き入力回路において、前記終端抵抗手段を次のよう
な構成にしている。即ち、前記終端抵抗手段は、前記入
力端子に接続された第３導通電極と接地された第４導通
電極と該第３導通電極及び第４導通電極間の導通状態を
制御する第２制御電極とを有し、前記入力信号の電圧が
前記第１のトランジスタのダイオード順方向の障壁電圧
以下のときには線形領域で動作し、該入力信号の電圧が
該障壁電圧より上のときには飽和領域に遷移して動作す
るように該第２制御電極の電圧が設定され、該線形領域
で動作するときには該第３導通電極と第４導通電極との
間の抵抗値が前記終端抵抗値を示す第２のトランジスタ
と、前記入力端子と前記第１のトランジスタの第１制御
電極との間に接続され、前記入力信号を該第１制御電極
に伝達すると共に、前記入力信号の電圧が前記第１のト
ランジスタのダイオード順方向の障壁電圧より上のとき
には前記第３導通電極と第４導通電極との間の抵抗値と
相俟って前記終端抵抗値を示す抵抗とで、構成してい
る。According to a first aspect of the present invention, there is provided a semiconductor device having a terminating resistance formed on a semiconductor substrate, the terminating resistance being input from an input terminal by the terminating resistance. Terminating resistance means for matching the input signal, a first control electrode formed on the semiconductor substrate, having a diode characteristic, to which the input signal is applied, and having a conductive state according to the voltage of the first control electrode. A first transistor having a first conductive electrode and a second conductive electrode to be controlled, and generating a signal corresponding to the voltage of the input signal and supplying the signal to the target circuit from the first or second conductive electrode. In the input circuit with a terminating resistor provided, the terminating resistor means has the following configuration. That is, the terminating resistor means includes a third conductive electrode connected to the input terminal, a fourth conductive electrode grounded, and a second control electrode for controlling a conductive state between the third conductive electrode and the fourth conductive electrode. And operates in a linear region when the voltage of the input signal is equal to or lower than a diode forward barrier voltage of the first transistor, and shifts to a saturation region when the voltage of the input signal is higher than the barrier voltage. The voltage of the second control electrode is set to operate, and when operating in the linear region, the resistance between the third conductive electrode and the fourth conductive electrode indicates the terminal resistance. , Connected between the input terminal and a first control electrode of the first transistor, transmitting the input signal to the first control electrode, and changing the voltage of the input signal to a diode order of the first transistor. Directional barrier When the above pressure by the resistor indicating the termination resistance value I resistance coupled with between the third conductive electrode and the fourth conductive electrode constitute.
【０００７】第２の発明は、化合物半導体基板上に形成
され、終端抵抗値を持ち該終端抵抗値によって入力端子
から入力された入力信号に対して整合をとる終端抵抗手
段と、前記化合物半導体基板上に形成され、ダイオード
特性を持ち前記入力信号が与えられるダイオード特性を
持つ第１制御電極と該第１制御電極の電圧に応じて導通
状態が制御される第１導通電極及び第２導通電極とを有
し、該入力信号の電圧に対応した信号を生成して該第１
または第２導通電極から対象回路に供給する第１のトラ
ンジスタとを備えた終端抵抗付き入力回路において、前
記終端抵抗手段を、次のように構成している。即ち、前
記終端抵抗手段は、２端を持ちその１端が前記入力端子
に接続される共に他端が接地され、前記入力信号の電圧
が前記第１のトランジスタのダイオード順方向の障壁電
圧より上のときには内部の電子が速度飽和に達するよう
に電流の流れる方向の距離が設定され、かつ、速度飽和
に達しない場合には該２端間の抵抗値が前記終端抵抗値
を示すように幅が設定された第１の抵抗素子と、前記入
力端子と前記第１のトランジスタの第１制御電極との間
に接続され、前記入力信号を該第１制御電極に伝達する
と共に、前記入力信号の電圧が前記第１のトランジスタ
のダイオード順方向の障壁電圧より上のときには前記第
１の抵抗素子の抵抗値と相俟って前記終端抵抗値を示す
第２の抵抗素子とで、構成している。According to a second aspect of the present invention, there is provided a terminating resistance means formed on a compound semiconductor substrate, having a terminating resistance value and matching an input signal input from an input terminal with the terminating resistance value, and the compound semiconductor substrate. A first control electrode having a diode characteristic formed thereon and having a diode characteristic to which the input signal is provided; a first conduction electrode and a second conduction electrode whose conduction state is controlled according to the voltage of the first control electrode; And generates a signal corresponding to the voltage of the input signal to generate the first signal.
Alternatively, in an input circuit with a terminating resistor provided with a first transistor supplied from a second conductive electrode to a target circuit, the terminating resistor means is configured as follows. That is, the terminating resistor means has two ends, one end of which is connected to the input terminal and the other end is grounded, and the voltage of the input signal is higher than the diode forward barrier voltage of the first transistor. In the case of, the distance in the direction of current flow is set so that the electrons inside reach the velocity saturation, and when the velocity does not reach the saturation, the width is set so that the resistance value between the two ends indicates the terminal resistance value. A set first resistor element, connected between the input terminal and a first control electrode of the first transistor, transmits the input signal to the first control electrode, and sets a voltage of the input signal. Is higher than the diode forward barrier voltage of the first transistor, and the second resistance element exhibits the terminating resistance value together with the resistance value of the first resistance element.
【０００８】第１の発明によれば、以上のように終端抵
抗付き入力回路を構成したので、入力端子の電圧が、第
１のトランジスタの第１制御電極におけるダイオード順
方向の障壁電圧を越えるまでは、第３導通電極と第４導
通電極との間の抵抗値が終端抵抗値を示すので、入力信
号が整合されて入力される。入力端子の電圧が、第１の
トランジスタの第１制御電極におけるダイオード順方向
の障壁電圧を越えると、ショットキー順方向電流が流れ
るが、このときには、第２のトランジスタは飽和領域に
なり、該第２のトランジスタの飽和領域における抵抗値
と、抵抗素子の抵抗値で終端抵抗値が得られ、入力信号
が整合されて入力される。また、抵抗素子は、ショット
キー順方向電流の流路となり、そこで電圧降下が発生す
ることになる。第２の発明によれば、入力端子の電圧
が、第１のトランジスタの第１制御電極におけるダイオ
ード順方向の障壁電圧を越えるまでは、第１の抵抗素子
の抵抗値が終端抵抗値を示すので、入力信号が整合され
て入力される。入力端子の電圧が、第１のトランジスタ
の第１制御電極におけるダイオード順方向の障壁電圧を
越えると、ショットキー順方向電流が流れるが、このと
きには、第１の抵抗素子は速度飽和領域になり、該第１
の抵抗素子及び第２の抵抗素子の抵抗値によって、終端
抵抗値が得られ、入力信号が整合されて入力される。ま
た、第２の抵抗素子は、ショットキー順方向電流の流路
となり、そこで電圧降下が発生することになる。従っ
て、前記課題を解決できるのである。According to the first aspect of the present invention, since the input circuit with the terminating resistor is configured as described above, until the input terminal voltage exceeds the diode forward barrier voltage at the first control electrode of the first transistor. Since the resistance value between the third conductive electrode and the fourth conductive electrode indicates the terminal resistance value, the input signals are matched and input. When the voltage at the input terminal exceeds the diode forward barrier voltage at the first control electrode of the first transistor, a Schottky forward current flows. At this time, the second transistor is in a saturation region, and A terminal resistance value is obtained from the resistance value of the transistor 2 in the saturation region and the resistance value of the resistance element, and the input signals are matched and input. Further, the resistance element serves as a flow path of the Schottky forward current, and a voltage drop occurs there. According to the second aspect, the resistance value of the first resistance element indicates the termination resistance value until the voltage of the input terminal exceeds the barrier voltage in the diode forward direction at the first control electrode of the first transistor. , Input signals are matched and input. When the voltage at the input terminal exceeds the diode forward barrier voltage at the first control electrode of the first transistor, a Schottky forward current flows. At this time, the first resistive element enters a speed saturation region, The first
The termination resistance value is obtained by the resistance values of the resistance element and the second resistance element, and the input signals are matched and input. Further, the second resistive element serves as a flow path for the Schottky forward current, where a voltage drop occurs. Therefore, the above problem can be solved.
【０００９】[0009]
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す終端抵抗付き入
力回路の回路図である。この終端抵抗付き入力回路は、
ＧａＡｓ基板上に形成された回路であり、第２のトラン
ジスタであるＤ−ＦＥＴ１０を利用したものである。Ｄ
−ＦＥＴ１０の第３導通電極であるドレインは入力端子
ＩＮ２に接続され、該Ｄ−ＦＥＴ１０の第４導通電極で
あるソースが接地されている。入力端子ＩＮ２には、抵
抗素子である抵抗１１の一端も接続され、該抵抗１１の
他端が第１のトランジスタであるＥ−ＦＥＴ１２の第１
制御電極のゲートに接続されている。Ｄ−ＦＥＴ１０と
抵抗１１とが、この入力回路の終端抵抗手段を構成して
いる。第１導通電極であるＥ−ＦＥＴ１２のソースは接
地され、第２導通電極であるＥ−ＦＥＴ１２のドレイン
はノードＮ２でＤ−ＦＥＴ１３のソース及びゲートに接
続されている。このＤ−ＦＥＴ１３のドレインが、電源
供給端子ＶＤに接続されている。これらのＤ−ＦＥＴ１
０，１３と、Ｅ−ＦＥＴ１２とでＤＣＦＬが構成されて
いる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram of an input circuit with a terminating resistor according to a first embodiment of the present invention. This input circuit with termination resistor
This is a circuit formed on a GaAs substrate, using a D-FET 10 as a second transistor. D
-The drain, which is the third conductive electrode of the FET 10, is connected to the input terminal IN2, and the source, which is the fourth conductive electrode, of the D-FET 10 is grounded. One end of a resistor 11 which is a resistance element is also connected to the input terminal IN2, and the other end of the resistor 11 is connected to a first transistor of an E-FET 12 which is a first transistor.
It is connected to the gate of the control electrode. The D-FET 10 and the resistor 11 constitute a terminating resistor of the input circuit. The source of the E-FET 12 as the first conductive electrode is grounded, and the drain of the E-FET 12 as the second conductive electrode is connected to the source and the gate of the D-FET 13 at the node N2. The drain of the D-FET 13 is connected to the power supply terminal VD. These D-FET1
DCFLs are formed by the 0, 13 and the E-FET 12.
【００１０】Ｄ−ＦＥＴ１０の閾値電圧は、Ｅ−ＦＥＴ
１２のショットキー順方向電圧Ｖｆと同程度に作製さ
れ、第２制御電極である該Ｄ−ＦＥＴ１０のゲートが接
地されている。このようにすることで、入力端子ＩＮ２
の入力電圧が電圧Ｖｆ以上になったときに、Ｄ−ＦＥＴ
１０が飽和領域で動作するように設定されたことにな
る。抵抗１１の抵抗値は、Ｄ−ＦＥＴ１０が飽和領域で
動作したときの入力電圧に対する電流を流す能力、及び
Ｅ−ＦＥＴ１２のゲート・ソース間に存在するショット
キーダイオードの内部抵抗とを考慮した値によって設計
され、Ｄ−ＦＥＴ１０が飽和領域のときに入力端子ＩＮ
２から見た入力インピーダンスが、所望の終端抵抗の抵
抗値になるように設定されている。図４は、図１の入力
電圧と入力電流の関係を示す特性図であり、この図４を
参照しつつ、図１の終端抵抗付き入力回路の動作を説明
する。入力端子ＩＮ２の電圧がＤ−ＦＥＴ１０の閾値以
下のとき、つまり、入力端子ＩＮ２の電圧が電圧Ｖｆ以
下のとき、該Ｄ−ＦＥＴ１０は線形領域にあり、図４の
ドレイン電流Ｉｄを流す。ここで、入力電圧に対する入
力電流の比例定数を所望の終端抵抗値と等しくすれば、
反射なく高速入力信号を入力することができる。The threshold voltage of the D-FET 10 is E-FET
Twelve Schottky forward voltages Vf are produced at the same level, and the gate of the D-FET 10 serving as the second control electrode is grounded. By doing so, the input terminal IN2
D-FET when the input voltage of
10 is set to operate in the saturation region. The resistance value of the resistor 11 is determined by a value in consideration of an ability to flow a current with respect to an input voltage when the D-FET 10 operates in a saturation region and an internal resistance of a Schottky diode existing between a gate and a source of the E-FET 12. The input terminal IN is designed when the D-FET 10 is in the saturation region.
2, the input impedance is set so as to have a desired resistance value of the terminating resistor. FIG. 4 is a characteristic diagram showing the relationship between the input voltage and the input current of FIG. 1. The operation of the input circuit with a terminating resistor of FIG. 1 will be described with reference to FIG. When the voltage of the input terminal IN2 is equal to or lower than the threshold value of the D-FET 10, that is, when the voltage of the input terminal IN2 is equal to or lower than the voltage Vf, the D-FET 10 is in a linear region and flows the drain current Id of FIG. Here, if the proportional constant of the input current with respect to the input voltage is made equal to a desired termination resistance value,
A high-speed input signal can be input without reflection.
【００１１】Ｅ−ＦＥＴ１２は、入力信号の電圧に基づ
き導通状態が変化し、Ｄ−ＦＥＴ１３はノードＮ２の電
位で導通状態が変化する。そして、これらのＥ−ＦＥＴ
１２及びＤ−ＦＥＴ１３の導通状態に応じた電圧が、ノ
ードＮ２から出力される。即ち、入力信号の電圧に応じ
た電圧信号がノードＮ２から出力される。入力端子ＩＮ
２の電圧がＤ−ＦＥＴ１０の閾値電圧以上のとき、該Ｄ
−ＦＥＴ１０は飽和領域の動作をする。そのため、入力
端子ＩＮ２の電圧が上昇しても、Ｄ−ＦＥＴ１０のドレ
イン電流Ｉｄはさほど増加しない。一方、入力端子ＩＮ
２の入力電圧がショットキー順方向電圧Ｖｆを越えるの
で、Ｅ−ＦＥＴ１２のゲートからソースを介し、接地側
にショットキー順方向電流Ｉｓが流れる。そのため、入
力端子ＩＮ２からの入力電流の電流値は、ショットキー
順方向電流ＩｓとＤ−ＦＥＴ１０のドレイン電流Ｉｄと
の和（Ｉｓ＋Ｉｄ）となる。The conduction state of the E-FET 12 changes based on the voltage of the input signal, and the conduction state of the D-FET 13 changes according to the potential of the node N2. And these E-FETs
12 and a voltage corresponding to the conduction state of the D-FET 13 are output from the node N2. That is, a voltage signal corresponding to the voltage of the input signal is output from the node N2. Input terminal IN
2 is equal to or higher than the threshold voltage of the D-FET 10,
-FET 10 operates in the saturation region. Therefore, even if the voltage of the input terminal IN2 increases, the drain current Id of the D-FET 10 does not increase so much. On the other hand, the input terminal IN
2 exceeds the Schottky forward voltage Vf, a Schottky forward current Is flows from the gate of the E-FET 12 to the ground via the source. Therefore, the current value of the input current from the input terminal IN2 is the sum (Is + Id) of the Schottky forward current Is and the drain current Id of the D-FET 10.
【００１２】抵抗１１の抵抗値は、入力端子ＩＮ２から
見た入力インピーダンスが所望の終端抵抗値となるよう
に設定されているので、入力電流（Ｉｓ＋Ｉｄ）は、入
力端子の電圧に比例して増加する。その結果、入力イン
ピーダンスは、入力端ＩＮ２の電圧がショットキー順方
向電圧Ｖｆを越えても、所望の終端抵抗値と同程度にな
り、入力信号の反射が生じない。以上のように、この第
１の実施形態の入力回路では、終端抵抗手段としてＤ−
ＦＥＴ１０と抵抗１１とを備え、該Ｄ−ＦＥＴ１０が線
形で動作するときには、Ｄ−ＦＥＴ１０の抵抗値で所望
の終端抵抗値を実現し、入力端子ＩＮ２の電圧が上昇し
てショットキー電流Ｉｓが流れる状態になったときに
は、抵抗１１の抵抗値も用いて、所望の終端抵抗値を実
現する構成にしたので、入力信号のレベルが高くなって
も、不整合が生じず、反射なく入力することできる。さ
らに、ショットキー順方向電流Ｉｓが、抵抗１１を介し
て流れるので、そこで電圧降下が生じ、Ｅ−ＦＥＴ１２
のゲート・ソース間に流れる電流を低減でき、耐圧特性
が向上する。Since the resistance value of the resistor 11 is set so that the input impedance viewed from the input terminal IN2 becomes a desired termination resistance value, the input current (Is + Id) increases in proportion to the voltage of the input terminal. I do. As a result, even if the voltage at the input terminal IN2 exceeds the Schottky forward voltage Vf, the input impedance becomes substantially equal to the desired termination resistance value, and the input signal is not reflected. As described above, in the input circuit of the first embodiment, D-
When the D-FET 10 operates linearly, a desired termination resistance value is realized by the resistance value of the D-FET 10, the voltage of the input terminal IN2 increases, and the Schottky current Is flows. When the state is reached, a desired termination resistance value is realized by using the resistance value of the resistor 11, so that even if the level of the input signal becomes high, no mismatch occurs and the input can be performed without reflection. . Further, since the Schottky forward current Is flows through the resistor 11, a voltage drop occurs there, and the E-FET 12
Current flowing between the gate and the source can be reduced, and the withstand voltage characteristics can be improved.
【００１３】第２の実施形態 図５は、本発明の第２の実施形態を示す終端抵抗付き入
力回路の回路図である。この入力回路は、ＧａＡｓ半導
体の速度飽和特性を利用した抵抗２０を用いたものであ
る。高速の入力信号が印加される入力端子ＩＮ３に、第
１の抵抗素子である抵抗２０の一端と第２の抵抗素子で
ある抵抗２１の一端とが接続されている。抵抗２０と抵
抗２１とが、終端抵抗手段を構成している。抵抗２０の
他端は接地され、抵抗２１の他端は第１のトランジスタ
であるＥ−ＦＥＴ２２の第１制御電極のゲートに接続さ
れている。第２導通電極であるＥ−ＦＥＴ２２のソース
は接地され、第１導通電極であるＥ−ＦＥＴ２２のドレ
インはノードＮ３でＤ−ＦＥＴ２３のソース及びゲート
に接続されている。このＤ−ＦＥＴ２３のドレインが、
電源供給端子ＶＤに接続されている。これらの抵抗２
０，２１と、Ｅ−ＦＥＴ２２と、Ｄ−ＦＥＴ２３とでＤ
ＣＦＬが形成されている。 Second Embodiment FIG. 5 is a circuit diagram of an input circuit with a terminating resistor according to a second embodiment of the present invention. This input circuit uses a resistor 20 utilizing the speed saturation characteristic of a GaAs semiconductor. One end of a resistor 20 as a first resistor and one end of a resistor 21 as a second resistor are connected to an input terminal IN3 to which a high-speed input signal is applied. The resistor 20 and the resistor 21 constitute a terminating resistor. The other end of the resistor 20 is grounded, and the other end of the resistor 21 is connected to the gate of a first control electrode of an E-FET 22 as a first transistor. The source of the E-FET 22 that is the second conductive electrode is grounded, and the drain of the E-FET 22 that is the first conductive electrode is connected to the source and the gate of the D-FET 23 at the node N3. The drain of this D-FET 23 is
It is connected to the power supply terminal VD. These resistors 2
0, 21, E-FET 22 and D-FET 23
CFL is formed.
【００１４】図６は、図５中の抵抗２０の構成例を示す
概略の平面図である。抵抗２０は、ＧａＡｓ半導体基板
に設けられたイオン注入領域２０ａと、該イオン注入領
域２０ａの両側にオーミック接触する２つの平行な電極
２０ｂ，２０ｃとで構成されている。電極２０ｂが入力
端子ＩＮ３に接続され、電極２０ｃが接地されている。
そして、イオン注入領域２０ａの線形特性が遷移する電
界Ｅｔになる入力端子ＩＮ３の電圧Ｖｔが、Ｅ−ＦＥＴ
２２のショットキー順方向の障壁電圧Ｖｆと同程度にな
るように、イオン注入領域２０ａの幅と距離とが設定さ
れている。つまり、イオン注入領域２０ａの抵抗値をＲ
0 、シート抵抗をＲsheet 、電流方向の距離をＲgap 、
及び幅をＲwidth とすると、電界Ｅｔと抵抗値Ｒ0 が次
の（１），（２）式になるように、設定されている。 Ｅｔ＝Ｖｆ／Ｒgap ・・・（１） Ｒ0 ＝Ｒsheet ・Ｒwidth ／Ｒgap ・・・（２） 抵抗２１の抵抗値は、抵抗２０が速度飽和状態になった
ときの入力端子ＩＮ３の電圧に対する抵抗２０の電流の
変化と、Ｅ−ＦＥＴ２２のゲート・ソース間に存在する
ショットキーダイオードの内部抵抗とを考慮して、入力
端子ＩＮ３から見た入力インピーダンスが所望の終端抵
抗値になるように、設定されている。FIG. 6 is a schematic plan view showing a configuration example of the resistor 20 in FIG. The resistor 20 includes an ion implantation region 20a provided in a GaAs semiconductor substrate, and two parallel electrodes 20b and 20c that are in ohmic contact with both sides of the ion implantation region 20a. The electrode 20b is connected to the input terminal IN3, and the electrode 20c is grounded.
Then, the voltage Vt of the input terminal IN3 which becomes the electric field Et at which the linear characteristic of the ion implantation region 20a transits is changed to the E-FET
The width and the distance of the ion implantation region 20a are set so as to be substantially equal to the Schottky forward barrier voltage Vf of No. 22. That is, the resistance value of the ion implantation region 20a is set to R
0, sheet resistance is Rsheet, distance in current direction is Rgap,
And the width Rwidth, the electric field Et and the resistance value R0 are set so as to satisfy the following equations (1) and (2). Et = Vf / Rgap (1) R0 = Rsheet · Rwidth / Rgap (2) The resistance value of the resistor 21 is the resistance 20 with respect to the voltage of the input terminal IN3 when the resistance 20 is in the speed saturation state. And the internal resistance of the Schottky diode existing between the gate and source of the E-FET 22 is set so that the input impedance seen from the input terminal IN3 becomes a desired termination resistance value. ing.
【００１５】図７は、ｎ型ＧａＡｓ半導体の電界と電子
のドリフト速度の関係を示す特性図であり、図８は、図
５の入力電圧と入力電流の関係を示す特性図である。こ
れらの図７及び図８を参照しつつ、図５の入力回路の動
作を説明する。図７のように、ＧａＡｓ半導体等の化合
物半導体内の電子は、印加される電界がＥｔよりも小さ
いとき、その印加電界に比例してドリフト速度が増加す
る。即ち、印加電圧に比例して電流が増加する。一方、
印加電界が電界Ｅｔよりも大きいと、ドリフト速度が飽
和して一定になる。この状態では、半導体に印加される
電圧が変化しても、電流が一定になる。図５の入力回路
において、入力端子ＩＮ３の電圧によって抵抗２０にお
ける電界がＥｔ以上になるとき、該抵抗２０は入力端子
ＩＮ３の電圧にかかわらず電子の移動速度が一定にな
り、流れる電流が一定の飽和領域の動作になる。入力端
子ＩＮ３の電圧により、抵抗２０における電界がＥｔ以
下のとき、該抵抗２０は線形領域になる。入力端子ＩＮ
３の電圧に対する入力電流の比例定数を、所望の終端抵
抗と等しくすれば、入力信号を反射無く入力できる。FIG. 7 is a characteristic diagram showing the relationship between the electric field of the n-type GaAs semiconductor and the drift speed of electrons. FIG. 8 is a characteristic diagram showing the relationship between the input voltage and the input current in FIG. The operation of the input circuit of FIG. 5 will be described with reference to FIGS. As shown in FIG. 7, when the applied electric field is smaller than Et, the drift speed of electrons in a compound semiconductor such as a GaAs semiconductor increases in proportion to the applied electric field. That is, the current increases in proportion to the applied voltage. on the other hand,
If the applied electric field is larger than the electric field Et, the drift velocity is saturated and becomes constant. In this state, the current becomes constant even if the voltage applied to the semiconductor changes. In the input circuit of FIG. 5, when the electric field at the resistor 20 becomes equal to or more than Et due to the voltage at the input terminal IN3, the resistance 20 has a constant electron movement speed regardless of the voltage at the input terminal IN3, and the flowing current is constant. The operation is in the saturation region. When the electric field at the resistor 20 is equal to or smaller than Et due to the voltage of the input terminal IN3, the resistor 20 enters a linear region. Input terminal IN
If the proportional constant of the input current with respect to the voltage 3 is made equal to the desired termination resistance, the input signal can be input without reflection.
【００１６】抵抗２０の電界がＥｔ以下のとき、つま
り、入力端子ＩＮ３の電圧がＶｆ以下のとき、抵抗２０
に流れる電流Ｉｒがほとんどとなる。このとき抵抗２０
の抵抗は所望の終端抵抗値を示すので、不整合なく入力
信号を入力する。入力端子ＩＮ３の電圧がＶｆ以上にな
り、抵抗２０内の電界がＥｔ以上のとき、入力端子ＩＮ
３の電圧が増加しても、該抵抗２０に流れる電流はほと
んど増加しない。一方、Ｅ−ＦＥＴ２２では、ゲートか
ら接地側へショットキー順方向電流Ｉｓを流す。抵抗２
１の抵抗値は、このとき入力端子ＩＮ３から見た入力イ
ンピーダンスが、所望の終端抵抗値となるように設定さ
れているので、入力電流は入力端子ＩＮ３の電圧に比例
して増加する。そのため、入力インピーダンスは、入力
端ＩＮ２の電圧がショットキー順方向電圧Ｖｆを越えて
も、所望の終端抵抗値と同程度になり、入力信号の反射
が生じない。When the electric field of the resistor 20 is equal to or lower than Et, that is, when the voltage of the input terminal IN3 is equal to or lower than Vf, the resistance 20
Is almost the same as the current Ir flowing. At this time, the resistance 20
Since the resistance of the resistor indicates a desired termination resistance value, an input signal is input without any mismatch. When the voltage at the input terminal IN3 is equal to or higher than Vf and the electric field in the resistor 20 is equal to or higher than Et, the input terminal IN3
Even if the voltage of No. 3 increases, the current flowing through the resistor 20 hardly increases. On the other hand, in the E-FET 22, a Schottky forward current Is flows from the gate to the ground. Resistance 2
Since the resistance value of 1 is set so that the input impedance seen from the input terminal IN3 at this time becomes a desired termination resistance value, the input current increases in proportion to the voltage of the input terminal IN3. Therefore, even if the voltage of the input terminal IN2 exceeds the Schottky forward voltage Vf, the input impedance becomes substantially equal to the desired termination resistance value, and the input signal is not reflected.
【００１７】以上のように、この第２の実施形態では、
第１の実施形態のＤ−ＦＥＴ１０の代わりに、ＧａＡｓ
半導体基板に形成された抵抗２０を用いて入力回路を構
成し、ＧａＡｓ半導体内の電子の速度飽和特性を利用し
ている。そのため、第１の実施形態と同様の利点ばかり
でなく、物質固有の値を基に終端抵抗を形成できるの
で、作製プロセスのばらつきによる終端特性の変動を小
さく抑えることができる。なお、本発明は、上記実施形
態に限定されず種々の変形が可能である。例えば、第
１，第２の実施形態では、ＤＣＦＬを用いたデジタル集
積回路の入力回路例を説明しているが、ＭＥＳＦＥＴを
用いた他の入力回路にも適用できる。また、バイポーラ
トランジスタ等のダイオード特性を有するトランジスタ
で構成した入力回路にも適用が可能であり、この場合で
も、入力信号が大振幅になっても安定した終端特性が得
られる。As described above, in the second embodiment,
Instead of the D-FET 10 of the first embodiment, GaAs
An input circuit is configured using the resistor 20 formed on the semiconductor substrate, and utilizes the velocity saturation characteristic of electrons in the GaAs semiconductor. Therefore, not only the same advantages as in the first embodiment but also the termination resistance can be formed on the basis of the value inherent to the substance, so that the variation in the termination characteristics due to the variation in the manufacturing process can be suppressed. Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, in the first and second embodiments, an example of an input circuit of a digital integrated circuit using DCFL is described, but the present invention can be applied to other input circuits using MESFET. Further, the present invention can be applied to an input circuit formed of a transistor having a diode characteristic such as a bipolar transistor. Even in this case, a stable termination characteristic can be obtained even if the input signal has a large amplitude.
【００１８】[0018]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力信号が与えられ、かつダイオード特性を
持つ第１制御電極を有する第１のトランジスタを備えた
入力回路に対し、終端抵抗手段を、線形領域で動作する
ときに終端抵抗値を示す第２のトランジスタと、その第
２のトランジスタが飽和領域で動作するときに該第２ト
ランジスタの抵抗値と相俟って終端抵抗値を示す抵抗素
子とで構成したので、入力信号が大振幅の場合でも、良
好な整合特性を確保できる。そのうえ、入力端子から直
接第１制御電極に電流が流れないので、従来のような第
１のトランジスタの耐圧電圧特性で入力信号のレベルが
制限されるという点を改善できる。第２の発明によれ
ば、入力信号が与えられ、かつダイオード特性を持つ第
１制御電極を有する第１のトランジスタを備えた入力回
路に対し、終端抵抗手段を、速度飽和領域に達するまで
は終端抵抗値を示す第１の抵抗素子と、その第１のトラ
ンジスタが速度飽和領域で動作するときには該第１の抵
抗素子の抵抗値と相俟って終端抵抗値を示す第２の抵抗
素子とで構成したので、入力信号が大振幅の場合でも、
良好な整合特性を確保できる。そのうえ、入力端子から
直接第１制御電極に電流が流れないので、従来のような
第１のトランジスタの耐圧電圧特性で入力信号のレベル
が制限されるという点を改善できる。As described in detail above, according to the first aspect, an input circuit is provided with an input signal and provided with a first transistor having a first control electrode having a diode characteristic. The terminating resistor means includes a second transistor that exhibits a terminating resistance value when operating in a linear region, and a terminating resistor combined with the resistance value of the second transistor when the second transistor operates in a saturation region. Since it is composed of a resistance element showing a value, good matching characteristics can be ensured even when the input signal has a large amplitude. In addition, since no current flows directly from the input terminal to the first control electrode, the point that the level of the input signal is limited by the withstand voltage characteristic of the first transistor as in the related art can be improved. According to the second aspect of the present invention, in the input circuit provided with the input signal and provided with the first transistor having the first control electrode having the diode characteristic, the terminating resistor means is provided for terminating until the speed saturation region is reached. A first resistance element having a resistance value and a second resistance element having a termination resistance value together with the resistance value of the first resistance element when the first transistor operates in the speed saturation region. With this configuration, even if the input signal has a large amplitude,
Good matching characteristics can be ensured. In addition, since no current flows directly from the input terminal to the first control electrode, the point that the level of the input signal is limited by the withstand voltage characteristic of the first transistor as in the related art can be improved.
【図１】本発明の第１の実施形態を示す終端抵抗付き入
力回路の回路図である。FIG. 1 is a circuit diagram of an input circuit with a terminating resistor according to a first embodiment of the present invention.
【図２】従来の終端抵抗付き入力回路の例を示す回路図
である。FIG. 2 is a circuit diagram showing an example of a conventional input circuit with a terminating resistor.
【図３】図２の入力電圧と入力電流の関係を示す特性図
である。FIG. 3 is a characteristic diagram showing a relationship between an input voltage and an input current in FIG. 2;
【図４】図１の入力電圧と入力電流の関係を示す特性図
である。FIG. 4 is a characteristic diagram showing a relationship between an input voltage and an input current in FIG. 1;
【図５】本発明の第２の実施形態を示す終端抵抗付き入
力回路の回路図である。FIG. 5 is a circuit diagram of an input circuit with a terminating resistor according to a second embodiment of the present invention.
【図６】図５中の抵抗２０の構成例を示す概略の平面図
である。6 is a schematic plan view showing a configuration example of a resistor 20 in FIG.
【図７】ｎ型ＧａＡｓ半導体の電界と電子のドリフト速
度の関係を示す特性図であ。FIG. 7 is a characteristic diagram showing a relationship between an electric field of an n-type GaAs semiconductor and a drift speed of electrons.
【図８】図５の入力電圧と入力電流の関係を示す特性図
である。8 is a characteristic diagram showing a relationship between an input voltage and an input current in FIG.
【符号の説明】 １０ Ｄ−ＦＥＴ（第２のトランジスタ） １１ 抵抗 １２，２２ Ｅ−ＦＥＴ（第１のトランジスタ） ２０，２１ 抵抗（第１及び第２の抵抗素子）[Description of Signs] 10 D-FET (second transistor) 11 resistance 12, 22 E-FET (first transistor) 20, 21 resistance (first and second resistance elements)
Claims (2)
持ち該終端抵抗値によって入力端子から入力された入力
信号に対して整合をとる終端抵抗手段と、 前記半導体基板上に形成され、ダイオード特性を持ち前
記入力信号が与えられる第１制御電極と該第１制御電極
の電圧に応じて導通状態が制御される第１導通電極及び
第２導通電極とを有し、該入力信号の電圧に対応した信
号を生成して該第１または第２導通電極から対象回路に
供給する第１のトランジスタとを、備えた終端抵抗付き
入力回路において、 前記終端抵抗手段は、 前記入力端子に接続された第３導通電極と接地された第
４導通電極と該第３導通電極及び第４導通電極間の導通
状態を制御する第２制御電極とを有し、前記入力信号の
電圧が前記第１のトランジスタのダイオード順方向の障
壁電圧以下のときには線形領域で動作し、該入力信号の
電圧が該障壁電圧より上のときには飽和領域に遷移して
動作するように該第２制御電極の電圧が設定され、該線
形領域で動作するときには該第３導通電極と第４導通電
極との間の抵抗値が前記終端抵抗値を示す第２のトラン
ジスタと、 前記入力端子と前記第１のトランジスタの第１制御電極
との間に接続され、前記入力信号を該第１制御電極に伝
達すると共に、前記入力信号の電圧が前記第１のトラン
ジスタのダイオード順方向の障壁電圧より上のときには
前記第３導通電極と第４導通電極との間の抵抗値と相俟
って前記終端抵抗値を示す抵抗素子とで、構成したこと
を特徴とする終端抵抗付き入力回路。1. A terminating resistor means formed on a semiconductor substrate, having a terminating resistance value and matching an input signal inputted from an input terminal by the terminating resistance value, and a diode formed on the semiconductor substrate and having a diode A first control electrode having characteristics and receiving the input signal; a first conductive electrode and a second conductive electrode whose conduction state is controlled in accordance with the voltage of the first control electrode; A first transistor for generating a corresponding signal and supplying the signal from the first or second conductive electrode to the target circuit, wherein the terminating resistor means is connected to the input terminal. A fourth conductive electrode connected to the third conductive electrode and the ground, and a second control electrode for controlling a conductive state between the third conductive electrode and the fourth conductive electrode, wherein the voltage of the input signal is the first transistor The diode When the voltage of the input signal is higher than the barrier voltage, the voltage of the second control electrode is set to operate in a linear region when the voltage of the input signal is higher than the barrier voltage. When operating in a region, a second transistor whose resistance value between the third conductive electrode and the fourth conductive electrode indicates the terminating resistance value; a second transistor connected between the input terminal and a first control electrode of the first transistor; Connected between the third conductive electrode and the fourth conductive electrode when the voltage of the input signal is higher than a diode forward barrier voltage of the first transistor. An input circuit with a terminating resistor, comprising: a resistor element that indicates the terminating resistance value in combination with a resistance value between the electrodes.
抗値を持ち該終端抵抗値によって入力端子から入力され
た入力信号に対して整合をとる終端抵抗手段と、 前記化合物半導体基板上に形成され、ダイオード特性を
持ち前記入力信号が与えられる第１制御電極と該第１制
御電極の電圧に応じて導通状態が制御される第１導通電
極及び第２導通電極とを有し、該入力信号の電圧に対応
した信号を生成して該第１または第２導通電極から対象
回路に供給する第１のトランジスタとを、備えた終端抵
抗付き入力回路において、 前記終端抵抗手段は、 ２端を持ちそのうちの１端が前記入力端子に接続される
共に他端が接地され、前記入力信号の電圧が前記第１の
トランジスタのダイオード順方向の障壁電圧より上のと
きには内部の電子が速度飽和に達するように電流の流れ
る方向の距離が設定され、かつ、速度飽和に達しない場
合には該２端間の抵抗値が前記終端抵抗値を示すように
幅が設定された第１の抵抗素子と、 前記入力端子と前記第１のトランジスタの第１制御電極
との間に接続され、前記入力信号を該第１制御電極に伝
達すると共に、前記入力信号の電圧が前記第１のトラン
ジスタのダイオード順方向の障壁電圧より上のときには
前記第１の抵抗素子の抵抗値と相俟って前記終端抵抗値
を示す第２の抵抗素子とで、構成したことを特徴とする
終端抵抗付き入力回路。2. A terminating resistor formed on the compound semiconductor substrate, having a terminating resistance value and matching an input signal input from an input terminal by the terminating resistance value, and formed on the compound semiconductor substrate. A first control electrode having diode characteristics and receiving the input signal, and a first conductive electrode and a second conductive electrode whose conductive state is controlled in accordance with the voltage of the first control electrode. A first transistor that generates a signal corresponding to the voltage and supplies the signal to the target circuit from the first or second conductive electrode, wherein the terminating resistor means has two terminals. Is connected to the input terminal and the other end is grounded. When the voltage of the input signal is higher than the diode forward barrier voltage of the first transistor, the internal electrons become saturated in speed. A first resistance element whose width is set such that the distance in the direction of current flow is set so as to reach, and when the speed does not reach saturation, the resistance value between the two ends indicates the terminal resistance value; The input terminal is connected between the input terminal and a first control electrode of the first transistor to transmit the input signal to the first control electrode, and the voltage of the input signal is changed in a diode order of the first transistor; An input circuit with a terminating resistor, comprising: a second resistor element that indicates the terminating resistance value in combination with the resistance value of the first resistor element when the voltage is higher than the barrier voltage in the direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083711A JPH10284990A (en) | 1997-04-02 | 1997-04-02 | Input circuit with termination resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083711A JPH10284990A (en) | 1997-04-02 | 1997-04-02 | Input circuit with termination resistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284990A true JPH10284990A (en) | 1998-10-23 |
Family
ID=13810094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9083711A Withdrawn JPH10284990A (en) | 1997-04-02 | 1997-04-02 | Input circuit with termination resistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284990A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080583A (en) * | 2004-09-07 | 2006-03-23 | Nec Micro Systems Ltd | Input circuit |
| US8773176B2 (en) | 2012-01-31 | 2014-07-08 | Transphorm Japan Inc. | Driving method and driving circuit of schottky type transistor |
-
1997
- 1997-04-02 JP JP9083711A patent/JPH10284990A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080583A (en) * | 2004-09-07 | 2006-03-23 | Nec Micro Systems Ltd | Input circuit |
| US8773176B2 (en) | 2012-01-31 | 2014-07-08 | Transphorm Japan Inc. | Driving method and driving circuit of schottky type transistor |
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