JPS62172812A - Semiconductor relay circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000003287 optical effect Effects 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 7
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体リレー回路に関するものであり、さら
に詳しくは、光結合によるアイソレーションを利用した
半導体リレー回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a semiconductor relay circuit, and more particularly to a semiconductor relay circuit that utilizes isolation through optical coupling.
（背景技術）
従来、フォトカップラとＭＯＳＦＥＴとを組み合わせた
半導体リレー回路が提案されている。この従来例にあっ
ては、例えば、リレーの入力端子にＬＥＤを接続し、こ
のＬＥＤからの光をフォトダイオードアレイにて受光し
、フォトダイオードアレイの両端に発生した電圧を、Ｍ
ＯＳＦＥＴのゲート・ソース間に印加すると共に、ＭＯ
ＳＦＥＴのソース・ドレイン間をリレーの出力端子とし
ていたものである。(Background Art) Conventionally, semiconductor relay circuits that combine a photocoupler and a MOSFET have been proposed. In this conventional example, for example, an LED is connected to the input terminal of the relay, the light from the LED is received by a photodiode array, and the voltage generated at both ends of the photodiode array is
The voltage is applied between the gate and source of the OSFET, and the MOSFET is applied between the gate and source of the OSFET.
The output terminal of the relay is between the source and drain of the SFET.
しかしながら、このような方式の半導体リレー回路にお
いて、高速スイッチング特性を実現するためには、光信
号が出力された時には、この光信号を受けた受光素子に
発生した電気信号にて、スイッチング素子の制御端子電
圧を素早く上昇させると共に、光信号が遮断された時に
は、スイッチング素子の制御端子に蓄積されていた電荷
を、速やかに放電させて制御端子電圧を素早く降下させ
る必要があった。このなめ、この種の半導体リレー回路
では、上記の動作を実現するために種々の制御回路が付
加されてきたが、回路構成が複雑で高価なものとなった
り、逆に回路構成が簡単すぎて十分な効果を期待できな
いものが多かった。However, in order to achieve high-speed switching characteristics in this type of semiconductor relay circuit, when an optical signal is output, the switching element must be controlled by an electrical signal generated in the light receiving element that receives the optical signal. In addition to quickly increasing the terminal voltage, when the optical signal is interrupted, it is necessary to quickly discharge the charge accumulated in the control terminal of the switching element and quickly lower the control terminal voltage. For this reason, various control circuits have been added to this type of semiconductor relay circuit in order to realize the above operation, but sometimes the circuit configuration becomes complicated and expensive, or conversely, the circuit configuration is too simple. In many cases, sufficient effects could not be expected.
そこで、本発明者らは、制御回路として必要な条件は、
リレーの出力端子間をスイッチングする素子の制御端子
に蓄積された電荷の充放電を高速に行なうことであると
の認識の下に、このような制御回路の構成要素として適
する素子を種々検討した結果、試行錯、誤の末、近年開
発された絶縁ゲートプレーナサイリスタ（Ｉ Ｇ Ｔ
： Ｉ ｎ５ｕｌａｔｅｄ −Ｇａｔｅ Ｐ Ｉａｎａ
ｒ Ｔｈｙｒｉｓｔｏｒ）が極めて有効な素子であるこ
とを見出した。Therefore, the present inventors have determined that the necessary conditions for a control circuit are as follows.
Based on the recognition that the purpose is to quickly charge and discharge the charge accumulated in the control terminal of the element that switches between the output terminals of the relay, we have investigated various elements that are suitable as components of such a control circuit. After much trial and error, the insulated gate planar thyristor (IGT) was developed in recent years.
: I n5ulated -Gate P Iana
It has been found that 3000 ml (r Thyristor) is an extremely effective device.
（発明の目的）
本発明は、上述のような知見に基づいてなされたもので
あり、その目的とするところは、スイッチング素子の制
御電圧の充放電を速やかに行なうための制御回路を供え
、高速スイッチングを可能とした半導体リレー回路を絶
縁ゲートプレーナサイリスタを用いた簡単な回路構成で
実現することにある。(Object of the Invention) The present invention has been made based on the above-mentioned knowledge, and its purpose is to provide a control circuit for quickly charging and discharging the control voltage of a switching element, and to provide a high-speed The object of this invention is to realize a semiconductor relay circuit that enables switching with a simple circuit configuration using an insulated gate planar thyristor.
（発明の開示）
克良１１
第１図は、本発明の基本構成を示す回路図である。本発
明に係る半導体リレー回路においては、この第１図に示
されるように、一対の入力端子（１０）、（１１）と、
前記入力端子（１０）、（１１）に接続された発光素子
（１）と、前記発光素子（１）の光信号を受けて、電気
信号を出力する受光素子（２）と、受光素子（２）の両
端間に接続された第１の抵抗（４）と、前記受光素子（
２）の陽極に陽極が接続されたダイオード（３）と、ソ
ース及びＮ型基板が前記ダイオード（３）の陰極に接続
されゲートが前記ダイオード（３）の陽極に接続された
第１のＰチャンネルＭＯＳＦ Ｅ Ｔ ＜５）と、アノ
ード端子が前記ダイオード（３〉の陰極に接続され、カ
ソード端子が前記受光素子（２）の陰極に接続され、ゲ
ート端子が第１のＰチャンネルＭＯ９ＦＥＴ＜５）のコ
レクタに接続された絶縁ゲートプレーナサイリスタ（６
）と、ソース端子が前記ダイオード（３）の陽極に接続
され、ゲート端子が前記受光素子（２）の陰極に接続さ
れ、ドレイン端子が前記絶縁ゲートプレーナサイリスク
（６）のＮ型半導体バルク層に接続され、Ｎ型基板が前
記ダイオード（３）の陰極に接続された第２のＰチャン
ネルＭＯｓＦＥＴ（７）と、前記絶縁ゲートプレーナサ
イリスタ（６）のゲート端子とカソード端子の間に接続
された第２の抵抗（８）と、前記ダイオード（３）の陰
極と前記受光素子（２）の１Ｉｊ１Ｎ！との間に制御端
子を接続され、制御端子間に印加される電圧に応じて通
電端子間のインピーダンスが変化するスイッチング素子
（９）と、スイッチング素子（９）の通電端子に接続さ
れた一対の出力端子（１２） 、 （１３）とを備える
ものである。なお、第２のＰチャンネルＭＯＳＦＥＴ（
７）のゲートは受光素子（２）の陰極に実質的に接続さ
れていればよく、絶縁ゲートプレーナサイリスタ（６）
のゲートにＰチャンネルＭＯＳＦＥＴ（７）のゲートを
接続して、抵抗（８）を介してＰチャンネルＭＯＳＦＥ
Ｔ（７）のゲートが受光素子（２）の陰極に接続される
ようにしてもよい。(Disclosure of the Invention) Katsuragi 11 FIG. 1 is a circuit diagram showing the basic configuration of the present invention. In the semiconductor relay circuit according to the present invention, as shown in FIG. 1, a pair of input terminals (10) and (11),
A light emitting element (1) connected to the input terminals (10) and (11), a light receiving element (2) that receives an optical signal from the light emitting element (1) and outputs an electrical signal, and a light receiving element (2). ) and a first resistor (4) connected between both ends of the light receiving element (
a diode (3) whose anode is connected to the anode of the diode (3); and a first P channel whose source and N-type substrate are connected to the cathode of the diode (3) and whose gate is connected to the anode of the diode (3). MOSFET <5), an anode terminal connected to the cathode of the diode (3>), a cathode terminal connected to the cathode of the light receiving element (2), and a gate terminal connected to the first P-channel MO9FET <5). Insulated gate planar thyristor (6
), the source terminal is connected to the anode of the diode (3), the gate terminal is connected to the cathode of the light receiving element (2), and the drain terminal is an N-type semiconductor bulk layer of the insulated gate planar silica (6). a second P-channel MOsFET (7), whose N-type substrate is connected to the cathode of the diode (3), and between the gate and cathode terminals of the insulated gate planar thyristor (6); 1Ij1N of the second resistor (8), the cathode of the diode (3), and the light receiving element (2)! A switching element (9) having a control terminal connected between the switching element (9) and the impedance between the current-carrying terminals changing depending on the voltage applied between the control terminals; It is equipped with output terminals (12) and (13). Note that the second P-channel MOSFET (
The gate of the insulated gate planar thyristor (6) only needs to be substantially connected to the cathode of the light receiving element (2).
The gate of the P-channel MOSFET (7) is connected to the gate of the P-channel MOSFET (7) through the resistor (8).
The gate of T(7) may be connected to the cathode of the light receiving element (2).
絶縁ゲートプレーナサイリスタ（６）（以下、単にＩＧ
Ｔ（６）という）の構造及び基本動作については、例え
ば、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＶＯＬ、ＥＤ−２７，
ＮＯ，２，ＦＥＢＲＵＡＲＹ １９８０等に開示されて
いるが、ここで簡単に説明しておく。ＩＧＴ（６）は第
２図に示すような構造を有しており、その等価回路は第
３図に示すようになる。第２図及び第３図において、〈
＾）はアノード端子、（Ｋ）はカソード端子、（Ｇ）は
ゲート端子、（Ｂ）はＮ型半導体バルク端子である。第
２図に示されるように、Ｎ型半導体バルクの一方の面は
、Ｐ型に強くドープされ、このＰ壁領域にアノード端子
（Ａ）を接続されている。また、Ｎ型半導体バルクの他
方の面には、一対のＰ型に弱くドープされた領域を作り
、その中心部をＰ型に強くドープし、Ｐ型に強くドープ
された領域とＰ型に弱くドープされた領域とに亘る部分
をＮ型に強くドープし、このＮ型に強くドープされた領
域にアルミ電極を蒸着し、カソード端子（Ｋ）としであ
る。Ｐ型に弱くドープされた領域とＮ型半導体バルクと
に亘る部分の表面には、薄い絶縁層を介してゲート電極
が配置されており、このゲート電極はゲート端子（Ｋ）
に接続されている。また、Ｎ型半導体バルクの一部は、
Ｎ型に強くドープされて、アルミ電極を蒸着され、バル
ク端子（Ｂ）を接続されている。Insulated gate planar thyristor (6) (hereinafter simply IG)
Regarding the structure and basic operation of T(6), for example, see IEEE TRANSACTIONS ON EL.
ECTRON DEVICES VOL, ED-27,
No. 2, FEBRUARY 1980, etc., but it will be briefly explained here. The IGT (6) has a structure as shown in FIG. 2, and its equivalent circuit is shown in FIG. 3. In Figures 2 and 3, <
^) is an anode terminal, (K) is a cathode terminal, (G) is a gate terminal, and (B) is an N-type semiconductor bulk terminal. As shown in FIG. 2, one side of the N-type semiconductor bulk is heavily doped with P-type, and an anode terminal (A) is connected to this P-wall region. In addition, on the other side of the N-type semiconductor bulk, a pair of weakly doped P-type regions are formed, the center of which is strongly doped with P-type, and a region strongly doped with P-type and a region weakly doped with P-type. A portion extending over the doped region is strongly doped with N type, and an aluminum electrode is deposited on this region which is heavily doped with N type to serve as a cathode terminal (K). A gate electrode is arranged on the surface of the portion extending between the P-type weakly doped region and the N-type semiconductor bulk with a thin insulating layer interposed therebetween, and this gate electrode is connected to the gate terminal (K).
It is connected to the. In addition, a part of the N-type semiconductor bulk is
It is heavily doped to N-type, has an aluminum electrode deposited on it, and is connected to a bulk terminal (B).
この第２図に示される構造の等価回路は、第３図に示さ
れるように、ＰＮＰ）ランジスタと、ＮＰＮ）ランジス
タとをサイリスタ構造となるように接続し、ＮＰＮ）ラ
ンジスタの両端間にＮチャンネルＭＯＳＦＥＴを並列接
続した回路となる。The equivalent circuit of the structure shown in FIG. 2 is as shown in FIG. 3, in which a PNP) transistor and an NPN) transistor are connected to form a thyristor structure. This is a circuit in which MOSFETs are connected in parallel.
すなわち、ＰＮＰトランジスタのベース及びコレクタは
、それぞれ、ＮＰＮトランジスタのコレクタ及びベース
に接続され、ＰＮＰトランジスタのエミッタは、ＩＧＴ
（８）のアノード端子（＾）に接続され、ＮＰＮトラン
ジスタのエミッタは、ＩＧＴ（６）のカソード端子（Ｋ
）に接続される。ＮＰＮトランジスタのコレクタ及びエ
ミッタは、それぞれ、ＮチャンネルＭＯＳ Ｆ ＥＴの
ドレイン及びソースにｆ９続されている。Ｎチャンネル
ＭＯＳＦＥＴのソースは基板端子と共通接続されており
、ゲートはＩＧＴ（６）のゲート端子（Ｇ）に接続、さ
れている。That is, the base and collector of the PNP transistor are connected to the collector and base of the NPN transistor, respectively, and the emitter of the PNP transistor is connected to the IGT
(8), and the emitter of the NPN transistor is connected to the cathode terminal (K) of IGT (6).
). The collector and emitter of the NPN transistor are connected to the drain and source of the N-channel MOS FET, respectively. The source of the N-channel MOSFET is commonly connected to the substrate terminal, and the gate is connected to the gate terminal (G) of the IGT (6).
さらに、ＮＰＮ）−ランジスタのコレクタはバルク端子
（Ｂ）に接続されている。Furthermore, the collector of the NPN) transistor is connected to the bulk terminal (B).
住−用一
まず、ＩＧＴ（６）の動作について説明する。アノード
端子（＾）がカソード端子（Ｋ）に対して正の電位とな
るように電圧が印加されている場合において、ゲート端
子（Ｇ）がカソード端子（Ｋ）と同じ電位で、バルク端
子（Ｂ）がアノード端子（八）と同じ電位か、またはア
ノード端子（＾）よりも高い電位であるときには、Ｎチ
ャンネルＭＯＳＦＥＴが導通せず、また、ＰＮＰトラン
ジスタもゼロバイアス、または、逆バイアス状態である
ので導通せず、このため、ＮＰＮ）ランジスタにはベー
ス電流が流れない。したがって、ＩＧＴ（６）のアノー
ド・カソード間は非導通状態となっている。次に、バル
ク端子（１３）がアノード端子（＾）よりも低い電位に
なるか、または、ゲート端子（Ｇ）がカソード端子（Ｋ
）に対して所定のスレショルド電圧ＶＴＨ＋以上の正電
圧レベルになって、ＮチャンネルＭＯＳＦＥＴが導通し
たときには、ＩＧＴ（６）内のＰＮＰ）ランジスタのエ
ミッタ・ベース間に電流が流れる。First, the operation of the IGT (6) will be explained. When a voltage is applied so that the anode terminal (^) has a positive potential with respect to the cathode terminal (K), the gate terminal (G) has the same potential as the cathode terminal (K), and the bulk terminal (B ) is the same potential as the anode terminal (8) or higher than the anode terminal (^), the N-channel MOSFET does not conduct, and the PNP transistor is also in a zero bias or reverse bias state. Therefore, no base current flows through the NPN transistor. Therefore, there is no conduction between the anode and cathode of the IGT (6). Next, either the bulk terminal (13) becomes a lower potential than the anode terminal (^) or the gate terminal (G) becomes the cathode terminal (K
) becomes a positive voltage level higher than a predetermined threshold voltage VTH+ and the N-channel MOSFET becomes conductive, a current flows between the emitter and base of the PNP transistor in the IGT (6).
これによって、ＰＮＰトランジスタが導通すると、ＮＰ
Ｎトランジスタにベース電流が流れ、ＮＰＮトランジス
タも導通する。ＮＰＮ）ランジスタが導通することによ
り、ＰＮＰ）−ランジスタのベース電流路が確保され、
サイリスタ現象によりＩＧＴ（６）のアノード・カソー
ド間は導通状態となる。As a result, when the PNP transistor becomes conductive, the NP
A base current flows through the N transistor, and the NPN transistor also becomes conductive. By the conduction of the NPN) transistor, the base current path of the PNP)-transistor is secured,
Due to the thyristor phenomenon, conduction occurs between the anode and cathode of the IGT (6).
このように、ＩＧＴ（６）は通常のサイリスタに比べる
と、バルク端子（Ｂ）を有しており、このバルク端子（
Ｂ）をアノード端子（＾）よりも高い電位にプルアツブ
しておけば、サイリスタが不用意にターンオンすること
を確実に防止できるようになっている。In this way, compared to a normal thyristor, the IGT (6) has a bulk terminal (B), and this bulk terminal (
By pulling up B) to a higher potential than the anode terminal (^), it is possible to reliably prevent the thyristor from being turned on inadvertently.
次に、第１図回路の全体動作について説明する。Next, the overall operation of the circuit shown in FIG. 1 will be explained.
第１図の回路において、入力端子（１０）、（１１）間
に、外部回路によって電圧が印加されると、発光素子（
１）が光信号を出力する。受光素子（２）はこの光信号
を受けて電気信号を発生し、抵抗（４）の両端に電圧信
号を発生させる。この電圧信号はダイオード（３）の陽
極、陰極を介して、スイッチング素子（９）の制御端子
に印加される。このとき、ダイオード（３）は順方向に
バイアスされているので、ＰチャンネルＭＯＳＦＥＴ（
５）のゲートとソースの間は逆バイアスされており、Ｐ
チャンネルＭＯＳＦＥＴ（５）は導通しない、したがっ
て、ＩＧＴ（６）のゲート端子（Ｇ）はカソード端子（
に）と同じ電位となっている。また、ＰチャンネルＭＯ
ＳＦＥＴ（７）は導通状態であり、ＩＧＴ（６）のバル
ク端子（Ｂ）へ正電荷を流し込んでいるので、ＩＧＴ（
６）がサイリスタ現象を起こして導通状態となることを
防止している。このため、スイッチング素子（９）の制
御端子間は高インピーダンスとなっており、スイッチン
グ素子の制御端子の電圧は受光素子（２）からの出力に
より急速に上昇する。これによって、スイッチング素子
（９）の通電端子間は高インピーダンス、または、低イ
ンピーダンスのうちいずれか一方のインピーダンス状態
となる。In the circuit shown in FIG. 1, when a voltage is applied between the input terminals (10) and (11) by an external circuit, the light emitting element (
1) outputs an optical signal. The light receiving element (2) receives this optical signal and generates an electric signal, thereby generating a voltage signal across the resistor (4). This voltage signal is applied to the control terminal of the switching element (9) via the anode and cathode of the diode (3). At this time, the diode (3) is forward biased, so the P-channel MOSFET (
5) is reverse biased between the gate and source, and P
The channel MOSFET (5) is not conducting, therefore the gate terminal (G) of the IGT (6) is connected to the cathode terminal (
) has the same potential as Also, P channel MO
SFET (7) is in a conductive state and is flowing positive charge into the bulk terminal (B) of IGT (6), so IGT (
6) prevents a thyristor phenomenon from occurring and becoming conductive. Therefore, there is a high impedance between the control terminals of the switching element (9), and the voltage at the control terminal of the switching element rapidly increases due to the output from the light receiving element (2). As a result, the impedance state between the current-carrying terminals of the switching element (9) is either high impedance or low impedance.
次に、入力端子（１０）、（１１）間の電圧が除去され
て、発光素子（１）の光信号が遮断されると、受光素子
（２）による電気信号の発生は停止される。このとき、
受光素子（２）の電荷は抵抗（４）を介して放電され、
受光素子（２）の両端電圧は急速に低下する。一方、ス
イッチング素子（９）の制御端子に蓄積された電荷は、
ダイオード（３）によって逆流を阻止されているので、
ダイオード（３）を介する経路で放電されることはない
。したがって、ＰチャンネルＭＯＳＦＥＴ＜５＞のソー
ス電位はゲート電位よりも高くなり、ＰチャンネルＭＯ
ＳＦＥＴ（５）のソース・ドレイン間インピーダンスが
低下する。Next, when the voltage between the input terminals (10) and (11) is removed and the optical signal of the light emitting element (1) is cut off, the generation of the electrical signal by the light receiving element (2) is stopped. At this time,
The charge of the light receiving element (2) is discharged through the resistor (4),
The voltage across the light receiving element (2) rapidly decreases. On the other hand, the charge accumulated in the control terminal of the switching element (9) is
Since reverse flow is blocked by the diode (3),
There is no discharge through the path via the diode (3). Therefore, the source potential of P-channel MOSFET <5> becomes higher than the gate potential, and the P-channel MOSFET <5> becomes higher than the gate potential.
The source-drain impedance of SFET (5) decreases.
これによって、抵抗（８）の両端電圧■１が上昇し、Ｉ
ＧＴ（６）のゲート端子（Ｇ）の電圧が上昇する。前記
電圧Ｖ、がＩＧＴ（６）内（７） Ｎ チａｖ ７ネル
ＭＯＳＦＥＴのスレショルド電圧ＶＴＨ＋よりも高くな
ると、ＩＧＴ（６）のアノード・カソード間が導通する
。As a result, the voltage 1 across the resistor (8) increases, and I
The voltage at the gate terminal (G) of GT (6) increases. When the voltage V becomes higher than the threshold voltage VTH+ of the (7) N channel 7-channel MOSFET in the IGT (6), conduction occurs between the anode and cathode of the IGT (6).
このため、スイッチング素子（９）の制御端子に蓄積さ
れた電荷は急速に放電され、スイッチング素子（９）の
通電端子間は高インピーダンス、または、低インピーダ
ンスのうちいずれか他方のインピーダンス状態となる。Therefore, the charge accumulated in the control terminal of the switching element (9) is rapidly discharged, and the impedance state between the current-carrying terminals of the switching element (9) becomes either high impedance or low impedance.
夾１１０−
以下、本発明の好ましい実施例を添付図面と共に説明す
る。第４図は本発明の一実施例の回路図である。本実施
例においては、スイッチング素子（９）として、エンハ
ンスメント型のＭＯＳＦＥＴ（９ａ）が使用されている
。第５図に本実施例に使用したＭ ＯＳ Ｆ Ｅ Ｔ
（９ａ）のドレイン電流１．と、ゲート・ソース間電圧
ＶＣＳとの関係を示す。実施例回路において、受光素子
（２）の陽極はダイオード（３）を介してＭＯＳＦＥＴ
（９ａ）のゲート端子（Ｇ）に接続され、陰極はＭＯＳ
Ｆ Ｅ Ｔ＜９ａ）のソース端子（Ｓ）に接続されて
いる。また、ＭＯＳ Ｆ ＥＴ（９ａ）は、オフ状態の
ときに、ドレイン端子（Ｄ）がリレーの出力端子（１２
）として正電位に、また、ソース端子（Ｓ）がリレーの
出力端子（１３）として負電位に保たれた状態で使用さ
れ、オン状態のときに、一方の出力端子（１２）から他
方の出力端子（１３）に向けて電流■を流すように動作
する。さらに、ＭＯＳＦＥＴ（９ｍ）の基板はソース端
子（Ｓ＞に接続されている。110- Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 4 is a circuit diagram of an embodiment of the present invention. In this embodiment, an enhancement type MOSFET (9a) is used as the switching element (9). Figure 5 shows the MOS FET used in this example.
(9a) Drain current 1. , and the gate-source voltage VCS. In the example circuit, the anode of the light receiving element (2) is connected to a MOSFET via a diode (3).
(9a) is connected to the gate terminal (G), and the cathode is a MOS
It is connected to the source terminal (S) of FET<9a). In addition, when the MOS FET (9a) is in the off state, the drain terminal (D) is connected to the output terminal (12) of the relay.
), and the source terminal (S) is kept at a negative potential as the output terminal (13) of the relay, and when in the on state, the output from one output terminal (12) to the other It operates so that current ■ flows toward the terminal (13). Furthermore, the substrate of the MOSFET (9m) is connected to the source terminal (S>).
その他の構成については、第１図に示す基本構成と同じ
である。The other configurations are the same as the basic configuration shown in FIG.
以下、本実施例の動作について説明する。入力端子（１
０）、（１１）間に図示された極性の電圧が印加される
と、ＬＥＤよりなる発光素子（１）から光信号が発生さ
れる。フォトダイオードアレイよりなる受光素子（２）
は、前記光信号を受けると電気信号を発生し、その短絡
電流と、第１の抵抗（４）の値との積によってほぼ決定
される電圧Ｖｓを受光素子（２）の両端に、陽極側が正
電位、陰極側が負電位となるように発生させる。受光素
子（２）の陽極はダイオード（３〉を通してＭＯＳ Ｆ
ＥＴ（９ａ）のゲートに接続され、陰極はＭＯＳ Ｆ
Ｅ Ｔ（９ａ）のソースに接続されているので、Ｍ
ＯＳ Ｆ Ｅ Ｔ （９ａ）のゲート・ソース間は、ゲ
ート端子がソース端子に対して正電位となり、その電位
差が前記電圧Ｖｓと等しくなるまでゲート端子が充電さ
れる。この電圧Ｖｓが正の方向にＭ ＯＳ Ｆ Ｅ Ｔ
（９ａ）のスレショルド電圧ＶＴＨを越えると、ＭＯ
Ｓ Ｆ ＥＴ（９ａ）は第５図の特性に従って導通し、
リレーも導通状態となり、一方の出力端子（１２）から
、他方の出力端子（１３）へ向う電流が流れる。The operation of this embodiment will be explained below. Input terminal (1
When a voltage of the polarity shown in the figure is applied between 0) and 11, an optical signal is generated from the light emitting element (1) consisting of an LED. Light receiving element (2) consisting of a photodiode array
generates an electric signal when it receives the optical signal, and applies a voltage Vs approximately determined by the product of the short circuit current and the value of the first resistor (4) to both ends of the light receiving element (2), with the anode side Generate a positive potential and a negative potential on the cathode side. The anode of the light receiving element (2) is connected to a MOS F through a diode (3).
Connected to the gate of ET (9a), the cathode is MOS F
Since it is connected to the source of E T (9a), M
Between the gate and source of OS FET (9a), the gate terminal has a positive potential with respect to the source terminal, and the gate terminal is charged until the potential difference becomes equal to the voltage Vs. This voltage Vs is in the positive direction.
When the threshold voltage VTH of (9a) is exceeded, MO
S FET (9a) conducts according to the characteristics shown in FIG.
The relay also becomes conductive, and current flows from one output terminal (12) to the other output terminal (13).
この時、ＰチャンネルＭＯＳＦＥＴ（５）のソース電圧
は、ゲート電圧よりもダイオード（３）の順方向電圧降
下分だけ低く保たれるため、非導通状態であり、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （９ａ）のゲート端子の充電動作には
影響を与えない。また、このＰチャンネルＭＯＳＦＥＴ
（５）が非導通状態であるから、抵抗（８）の両端には
電位差は生じず、従ってＩＧＴ（６）のゲート端子（Ｇ
）にも電圧は発生していない。このためＩＧＴ（６）は
非導通状態である。また、ＰチャンネルＭＯＳＦＥＴ（
７）は導通状態であり、ＩＧＴ（６）のバルク端子（Ｂ
）へ正電荷を流し込んでいるので、ＩＧＴ（６）がサイ
リスタ現象を起こして導通状態となることを防止してい
る。このように、ＭＯＳＦＥＴ（９ａ）のゲート・ソー
ス間に接続された各素子は受光素子（２）により発生さ
れた電荷を光信号が存在する期間は放電することはなく
、ＭＯＳＦＥＴ（９ａ）のゲート・ソース間の充電動作
には影響を与えない。At this time, the source voltage of the P-channel MOSFET (5) is kept lower than the gate voltage by the forward voltage drop of the diode (3), so it is in a non-conducting state, and the MOSFET (5) is in a non-conducting state.
This does not affect the charging operation of the gate terminal of S F E T (9a). Also, this P channel MOSFET
(5) is in a non-conducting state, there is no potential difference between both ends of the resistor (8), and therefore the gate terminal (G
) also no voltage is generated. Therefore, IGT (6) is in a non-conducting state. In addition, P-channel MOSFET (
7) is in a conductive state, and the bulk terminal (B
), this prevents the IGT (6) from causing a thyristor phenomenon and becoming conductive. In this way, each element connected between the gate and source of MOSFET (9a) does not discharge the charge generated by the light receiving element (2) while the optical signal is present, and the gate of MOSFET (9a)・Does not affect charging operation between sources.
゛ ＬＥＤよりなる発光素子（１）への入力信号を零に
して、光信号が遮断されると、まず、第１の抵抗（４）
の両端に発生していた電圧Ｖｓが零になる。゛ When the input signal to the light emitting element (1) consisting of an LED is made zero and the optical signal is cut off, first the first resistor (4)
The voltage Vs generated across the terminal becomes zero.
ＭＯＳＦＥＴ（９ａ）のゲート端子には正の電荷が蓄積
されているので、ダイオード（３）の陽極・陰極間は逆
バイアス状態となる。このため、ＭＯＳＦＥＴ（９ａ）
のゲートに蓄積された正電荷は、ダイオード（３）にて
阻止され、ダイオード（３）を介しては放電されない。Since positive charges are accumulated in the gate terminal of the MOSFET (9a), the anode and cathode of the diode (3) are in a reverse bias state. For this reason, MOSFET (9a)
The positive charge accumulated on the gate of is blocked by the diode (3) and is not discharged through the diode (3).
また、電圧Ｖｓが零になるとともにＰチャンネルＭ Ｏ
Ｓ Ｆ Ｅ Ｔ （５）のケ゛−ト電圧も零となり、前
記ＰチャンネルＭＯＳＦＥＴ（５）は導通し、ＭＯＳＦ
ＥＴ（９ａ）のゲートに蓄積されていた正電荷が、前記
ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ （５）と、第２の
抵抗（８）を通して放電される。これにより第２の抵抗
（８）の両端に電圧Ｖ、が発生する。Also, as the voltage Vs becomes zero, the P channel M O
The gate voltage of SFET (5) also becomes zero, the P-channel MOSFET (5) becomes conductive, and the MOSFET (5) becomes conductive.
The positive charges accumulated in the gate of the ET (9a) are discharged through the P-channel MOSFET (5) and the second resistor (8). This generates a voltage V across the second resistor (8).
この電圧■１が第３図に示すＩＧＴ（６）内のＮチャシ
ネ１１ＭＯＳＦＥＴのスレショルド電圧ＶＴＨ＋を越え
る様に第２の抵抗（８）の抵抗値を設定しておけば、電
圧■、がスレショルド電圧ｖＴＨ，を越えたときに、Ｉ
ＧＴ（６）内のＮチャンネルＭＯＳＦＥＴが導通状態と
なり、ＩＧＴ（６）のアノード端子からカソード端子へ
、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ａ）のゲートに蓄積され
た正電荷が流れる。この電荷の流れがトリガー電流とな
り、ＩＧＴ（６）のサイリスタ現象を引き起こし、ＭＯ
ＳＦＥＴ（９ａ）のゲート・ソース間に蓄積していた正
電荷を急速に放電する。If the resistance value of the second resistor (8) is set so that this voltage (1) exceeds the threshold voltage VTH+ of the N channel 11 MOSFET in the IGT (6) shown in FIG. When exceeding vTH, I
The N-channel MOSFET in GT (6) becomes conductive, and the positive charge accumulated in the gate of MOSFET (9a) flows from the anode terminal to the cathode terminal of IGT (6). This charge flow becomes a trigger current, causing a thyristor phenomenon in the IGT (6), and MO
Rapidly discharge the positive charge accumulated between the gate and source of SFET (9a).
Ｍ ＯＳ Ｆ Ｅ Ｔ （９ａ）ノＶ ＴＨノ絶対値を
、ＩＧＴ（６）のサイリスタ現象を起こした導通時にお
ける順方向電圧降下Ｖｃ以上に設定しておけば、ＭＯＳ
ＦＥ Ｔ （９ａ）はゲート端子の電荷の放電とともに
急速に、非導通状態となり、リレーもオフとなる。本実
施例にあっては、このようにエンハンスメント型のＭ
ＯＳ Ｆ Ｅ Ｔ （９ａ）のゲート端子を速やかに充
電し、かつ蓄積された電荷を急速に放電できるから、高
速なリレーのオン・オフが可能な常閉型（ノーマリ−・
オフ型）の半導体リレー回路を実現することができる。If the absolute value of MOS FET (9a) and VTH is set higher than the forward voltage drop Vc during conduction that causes the thyristor phenomenon of IGT (6), the MOS
FET (9a) rapidly becomes non-conductive as the charge at the gate terminal is discharged, and the relay also turns off. In this embodiment, the enhancement type M
Since the gate terminal of OS FET (9a) can be quickly charged and the accumulated charge can be rapidly discharged, it is a normally closed type that can turn on and off the relay at high speed.
It is possible to realize an off-type semiconductor relay circuit.
Ｋ１鰻ｉ 第６図は本発明の他の実施例の回路図である。K1 eel i FIG. 6 is a circuit diagram of another embodiment of the present invention.
本実施例においては、スイッチング素子（９）として、
デプリーション型のＭ ＯＳ Ｆ Ｅ Ｔ （９ｂ）が
使用されている。第７図に本実施例に使用したＭＯ３Ｆ
Ｅ Ｔ （９ｂ）のドレイン電流ｒｏと、ゲート・ソ
ース間電圧ＶＣ８との関係を示す、実施例回路において
、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）は、オフ状態のとき
に、ドレイン端子（Ｄ）がリレーの出力端子（１３）と
して正電位に、また、ソース端子（Ｓ）がリレーの出力
端子（１２）として負電位に保たれた状態で使用され、
オフ状態のときに、一方の出力端子（１３）から他方の
出力端子（１２）に向けて電流■を流すように動作する
。また、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）の基板はソー
ス端子に接続されている。その他の構成については、第
１図に示す基本構成と同じである。In this embodiment, as the switching element (9),
A depletion type MOS FET (9b) is used. Figure 7 shows MO3F used in this example.
In the example circuit showing the relationship between the drain current ro of E T (9b) and the gate-source voltage VC8, when MOS F E T (9b) is in the off state, the drain terminal (D) is The source terminal (S) is used as a relay output terminal (13) at a positive potential, and the source terminal (S) is used as a relay output terminal (12) at a negative potential.
When in the off state, it operates so that current ■ flows from one output terminal (13) to the other output terminal (12). Further, the substrate of MOS FET (9b) is connected to the source terminal. The other configurations are the same as the basic configuration shown in FIG.
以下、本実施例の動作について説明する。入力端子（１
０）、（１１）間に図示された極性の電圧が印加される
と、ＬＥＤよりなる発光素子（１）から光信号が発生さ
れる。フォトダイオードアレイよりなる受光素子（２）
は、前記光信号を受けると電気信号を発生し、その短絡
電流と、第１の抵抗（４）の値との積によってほぼ決定
される電圧Ｖｓを受光素子（２）の両端に、陽極側が正
電位、陰極側が負電位となるように発生させる。受光素
子（２）の陽極はダイオード（３）を通してＭ ＯＳ
Ｆ Ｅ Ｔ （９ｂ）のソースに接続され、陰極はＭＯ
ＳＦＥＴ（９ｂ）のゲートに接続されているので、ＭＯ
ＳＦＥＴ（９ｂ）のゲート・ソース間は、ゲート端子が
ソース端子に対して負電位となり、その電位差が前記電
圧Ｖｓと等しくなるまでゲート端子が充電される。この
電圧Ｖｓが負の方向にＭ ＯＳ Ｆ Ｅ Ｔ （９ｂ）
のスレショルド電圧ＶＴＨを越えると、Ｍ ＯＳ Ｆ
Ｅ Ｔ （９ｂ）は第７図の特性に従って遮断され、リ
レーも遮断状態となり、一方の出力端子（１３）から、
他方の出力端子（１２）へ向う電流が遮断される。The operation of this embodiment will be explained below. Input terminal (1
When a voltage of the polarity shown in the figure is applied between 0) and 11, an optical signal is generated from the light emitting element (1) consisting of an LED. Light receiving element (2) consisting of a photodiode array
generates an electric signal when it receives the optical signal, and applies a voltage Vs approximately determined by the product of the short circuit current and the value of the first resistor (4) to both ends of the light receiving element (2), with the anode side Generate a positive potential and a negative potential on the cathode side. The anode of the light receiving element (2) is connected to the MOS through the diode (3).
FET (9b) is connected to the source, and the cathode is MO
Since it is connected to the gate of SFET (9b), MO
Between the gate and source of SFET (9b), the gate terminal has a negative potential with respect to the source terminal, and the gate terminal is charged until the potential difference becomes equal to the voltage Vs. If this voltage Vs is in the negative direction, MOSFET (9b)
When the threshold voltage VTH of MOS F is exceeded, the MOS F
E T (9b) is cut off according to the characteristics shown in Fig. 7, the relay is also cut off, and from one output terminal (13),
Current flowing to the other output terminal (12) is interrupted.
コノ時、ＰチャンネルＭＯＳＦＥＴ（５）のソース電圧
は、ゲート電圧よりもダイオード（３）の順方向電圧降
下分だけ低く保たれるため、非導通状態であり、Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ （９ｂ）のゲート端子の充電動作には
影響を与えない。また、このＰチャンネルＭＯＳＦＥＴ
（５）が非導通状態であるがら、抵抗（８）の両端には
電位差は生じず、従ってＩＧＴ（６）のゲート端子（Ｇ
）にも電圧は発生していない。このためＩＧＴ（６）は
非導通状態である。また、ＰチャンネルＭＯＳＦＥＴ（
７）は導通状態であり、ＩＧＴ（６）のバルク端子（Ｂ
）へ正電荷を流し込んでいるので、ＩＧＴ（６）がサイ
リスタ現象を起こして導通状態となることを防止してい
る。このように、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）のゲ
ート・ソース間に接続された各素子は受光素子（２）に
より発生された電荷を光信号が存在する期間は放電する
ことはなく、ＭＯＳＦＥＴ（９ｂ）のゲート・ソース間
の充電動作には影響を与えない。At this time, the source voltage of the P-channel MOSFET (5) is kept lower than the gate voltage by the forward voltage drop of the diode (3), so it is in a non-conducting state, and the MOSFET (5) is in a non-conducting state.
It does not affect the charging operation of the gate terminal of S F E T (9b). Also, this P channel MOSFET
(5) is in a non-conducting state, no potential difference occurs between both ends of the resistor (8), and therefore the gate terminal (G
) also no voltage is generated. Therefore, IGT (6) is in a non-conducting state. In addition, P-channel MOSFET (
7) is in a conductive state, and the bulk terminal (B
), this prevents the IGT (6) from causing a thyristor phenomenon and becoming conductive. In this way, each element connected between the gate and source of the MOSFET (9b) does not discharge the charge generated by the light receiving element (2) while the optical signal is present, and the MOSFET (9b) 9b) does not affect the charging operation between the gate and source.
ＬＥＤよりなる発光素子（１）への入力信号を零にして
、光信号が遮断されると、まず、第１の抵抗（４）の両
端に発生していた電圧Ｖｓが零になる。When the input signal to the light emitting element (1) consisting of an LED is made zero and the optical signal is cut off, first, the voltage Vs generated across the first resistor (4) becomes zero.
Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）のゲート端子には負の
電荷が蓄積されているので、ダイオード（３）の陽極・
陰極間は逆バイアス状態となる。このため、ＭＯ３ＦＥ
Ｔ （９ｂ）のゲートに蓄積された負電荷は、ダイオ
ード（３）にて阻止され、ダイオード（３）を介しては
放電されない、また、電圧Ｖｓが零になるとともにＰチ
ャンネルＭＯＳＦＥＴ（５）のゲート電圧も零となり、
前記ＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ （５）は導通
し、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）のゲートに蓄積さ
れていた負電荷が、前記ＰチャンネルＭＯＳＦＥＴ（５
）と、第２の抵抗（８）を通して放電される。これによ
り第２の抵抗（８）の両端に電圧ｖｌが発生する。Since negative charge is accumulated in the gate terminal of MOS FET (9b), the anode of diode (3)
A reverse bias state is created between the cathodes. For this reason, MO3FE
The negative charge accumulated on the gate of T (9b) is blocked by the diode (3) and is not discharged through the diode (3). Also, as the voltage Vs becomes zero, the negative charge of the P-channel MOSFET (5) is blocked. The gate voltage also becomes zero,
The P-channel MOSFET (5) becomes conductive, and the negative charges accumulated at the gate of the P-channel MOSFET (9b) are transferred to the P-channel MOSFET (5).
) and the second resistor (8). This generates a voltage vl across the second resistor (8).
この電圧ｖｌが第３図に示すＩＧＴ（６）内のＮチャン
ネルＭＯＳ Ｆ ＥＴのスレショルド電圧ｖＴ’Ｈ，を
越える様に第２の抵抗（８）の抵抗値を設定しておけば
、電圧Ｖ１がスレショルド電圧ＶＴＨ１を越えたときに
、ＩＧＴ（６）内のＮチャンネルＭＯＳＦＥＴが導通状
態となり、ＩＧＴ（６）のアノード端子からカソード端
子へ、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）のゲートに蓄積
された負電荷が流れる。この電荷の流れがトリガー電流
となり、ＩＧＴ（ｌｌｉ）のサイリスタ現象を引き起こ
し、Ｍ ＯＳ Ｆ Ｅ Ｔ （９ｂ）のゲート端子に蓄
積されていた負電荷を急速に放電する。ＭＯＳ Ｆ Ｅ
Ｔ （９ｂ）のＶＴＨの絶対値を、ＩＧＴ（６）のサ
イリスタ現象を起こした導通時における順方向電圧降下
Ｖｃ以上に設定しておけば、ＭＯＳＦＥＴ（９ｂ）はゲ
ート端子の電荷の放電とともに急速に、導通状態となり
、リレーもオンとなる。本実施例にあっては、このよう
にデプリーション型のＭＯ３Ｆ Ｅ Ｔ （９ｂ）のゲ
ート端子を速やかに充電し、がっ蓄積された電荷を急速
に放電できるから、高速なリレーのオン・オフが可能な
常閉型（ノーマリ−・オン型）の半導体リレー回路を実
現することができるものである。If the resistance value of the second resistor (8) is set so that this voltage vl exceeds the threshold voltage vT'H of the N-channel MOS FET in the IGT (6) shown in FIG. When exceeds the threshold voltage VTH1, the N-channel MOSFET in the IGT (6) becomes conductive, and the voltage is accumulated from the anode terminal of the IGT (6) to the cathode terminal and at the gate of the MOSFET (9b). Negative charge flows. This charge flow becomes a trigger current, causing a thyristor phenomenon of the IGT (lli), and rapidly discharging the negative charge accumulated in the gate terminal of the MOS FET (9b). MOS F E
If the absolute value of VTH of T (9b) is set to be greater than the forward voltage drop Vc during conduction that causes the thyristor phenomenon of IGT (6), MOSFET (9b) will rapidly discharge as the charge at the gate terminal discharges. Then, it becomes conductive and the relay also turns on. In this embodiment, the gate terminal of the depletion type MO3FET (9b) can be quickly charged and the accumulated charge can be quickly discharged, so the relay can be turned on and off quickly. This makes it possible to realize a normally-closed (normally-on) semiconductor relay circuit.
なお、上記各実施例にあっては、直流リレーを構成する
場合についてのみ説明したが、交流リレーを構成するこ
とも可能であり、例えば、スイッチング素子（９）とし
て一対のＭＯＳＦＥＴのゲート・ソース間を共通接続し
て、これをスイッチング素子（９）の制御端子とし、各
ＭＯＳＦＥＴのドレインを通電端子とすれば、交流をス
イッチングするリレーを実現することができる。In each of the above embodiments, only the case of configuring a DC relay has been described, but it is also possible to configure an AC relay. For example, the switching element (9) may be connected between the gate and source of a pair of MOSFETs. If these are connected in common and used as the control terminal of the switching element (9), and the drain of each MOSFET is used as the current-carrying terminal, a relay for switching alternating current can be realized.
（発明の効果）
本発明は上述のように、絶縁ゲートプレーナサイリスク
を、スイッチング素子の制御端子間に接続されるように
したので、サイリスタが一旦オンになると、自己保持作
用により、スイッチング素子の制御端子間の電荷をほぼ
完全に放電させることができ、したがって、蓄積電荷の
急速な放電が可能であり、また、サイリスタのゲート端
子にトリガー電圧を与えるための第１のＰチャンネル間
Ｏ３ＦＥＴのゲート・ソース間にはダイオードが接続さ
れており、発光素子からの光信号により受光素子に電気
信号が発生したときには、第１のＰチャンネルＭＯＳＦ
ＥＴは逆バイアス状態となるので、サイリスタが導通す
ることはなく、しかも、この状態においては第２のＰチ
ャンネル間Ｏ３ＦＥＴにより前記サイリスタのバルク端
子が正電圧にプルアップされているので、サイリスタが
不用意にターンオンされることはなく、スイッチング素
子の制御端子間を確実に高インピーダンスにして制御端
子に速やかに充電を行うことがてき、したがって、簡単
な構成でありながら、極めて高速度のスイッチングを実
現することができるという効果がある。(Effects of the Invention) As described above, the present invention connects the insulated gate planar thyristor between the control terminals of the switching element, so that once the thyristor is turned on, the self-holding action causes the switching element to close. The charge between the control terminals can be almost completely discharged, thus allowing rapid discharge of the accumulated charge, and the gate of the first P-channel O3FET for providing a trigger voltage to the gate terminal of the thyristor.・A diode is connected between the sources, and when an electrical signal is generated in the light receiving element by an optical signal from the light emitting element, the first P-channel MOSF
Since the ET is in a reverse bias state, the thyristor does not conduct.Moreover, in this state, the bulk terminal of the thyristor is pulled up to a positive voltage by the second P-channel O3FET, so the thyristor is disabled. It does not turn on unexpectedly, and the control terminals of the switching element can be reliably placed at high impedance and the control terminals can be quickly charged. Therefore, extremely high-speed switching can be achieved despite the simple configuration. The effect is that it can be done.
第１図は本発明の基本構成を示す回路図、第２図は同上
に用いる絶縁ゲートプレーナサイリスタの断面構造を示
す説明図、第３図は同上の等価回路を示す回路図、第４
図は本発明の一実施例の回路図、第５図は同上の実施例
に用いるスイッチング素子の特性図、第６図は本発明の
他の実施例の回路図、第７図は同上の実施例に用いるス
イッチング素子の特性図である。
〈１〉は発光素子、（２）は受光素子、（３）はダ・イ
オード、（４）は第１の抵抗、（５）はＰチャンネルＭ
０３ＦＥＴ、（６）はＩＧＴ、（７）はＰチャンネル
Ｍ○５ＦＥＴ、（８）は第２の抵抗、（９）はスイッチ
ング素子、（１０）、（１１）は入力端子、（１２）
、 （１３）は出力端子である。FIG. 1 is a circuit diagram showing the basic configuration of the present invention, FIG. 2 is an explanatory diagram showing the cross-sectional structure of an insulated gate planar thyristor used in the above, FIG. 3 is a circuit diagram showing an equivalent circuit of the same, and FIG.
The figure is a circuit diagram of one embodiment of the present invention, FIG. 5 is a characteristic diagram of a switching element used in the above embodiment, FIG. 6 is a circuit diagram of another embodiment of the present invention, and FIG. 7 is an implementation of the same embodiment. FIG. 3 is a characteristic diagram of a switching element used in an example. <1> is a light emitting element, (2) is a light receiving element, (3) is a diode, (4) is a first resistor, (5) is a P channel M
03FET, (6) is IGT, (7) is P-channel M○5FET, (8) is second resistor, (9) is switching element, (10) and (11) are input terminals, (12)
, (13) is an output terminal.
Claims (3)
光素子と、前記発光素子の光信号を受けて電気信号を出
力する受光素子と、前記受光素子の両端間に接続された
第１の抵抗と、前記受光素子の陽極に陽極が接続された
ダイオードと、ソース及びＮ型基板が前記ダイオードの
陰極に接続されゲートが前記ダイオードの陽極に接続さ
れた第１のＰチャンネルＭＯＳＦＥＴと、アノード端子
が前記ダイオードの陰極に接続され、カソード端子が前
記受光素子の陰極に接続され、ゲート端子が第１のＰチ
ャンネルＭＯＳＦＥＴのドレインに接続された絶縁ゲー
トプレーナサイリスタと、ソース端子が前記ダイオード
の陽極に接続され、ゲート端子が前記受光素子の陰極に
接続され、ドレイン端子が前記絶縁ゲートプレーナサイ
リスタのＮ型半導体バルク層に接続され、Ｎ型基板が前
記ダイオードの陰極に接続された第２のＰチャンネルＭ
ＯＳＦＥＴと、前記絶縁ゲートプレーナサイリスタのゲ
ート端子とカソード端子の間に接続された第２の抵抗と
、前記ダイオードの陰極と前記受光素子の陰極との間に
制御端子を接続され、制御端子間に印加される電圧に応
じて通電端子間のインピーダンスが変化するスイッチン
グ素子と、スイッチング素子の通電端子に接続された一
対の出力端子とを備えて成ることを特徴とする半導体リ
レー回路。(1) a pair of input terminals, a light emitting element connected to the input terminal, a light receiving element that receives an optical signal from the light emitting element and outputs an electrical signal, and a first light receiving element connected between both ends of the light receiving element. a resistor, a diode whose anode is connected to the anode of the light receiving element, a first P-channel MOSFET whose source and N-type substrate are connected to the cathode of the diode, and whose gate is connected to the anode of the diode, and an anode. an insulated gate planar thyristor having a terminal connected to the cathode of the diode, a cathode terminal connected to the cathode of the light receiving element, and a gate terminal connected to the drain of the first P-channel MOSFET; and a source terminal connected to the anode of the diode. a second P, whose gate terminal is connected to the cathode of the photodetector, whose drain terminal is connected to the N-type semiconductor bulk layer of the insulated gate planar thyristor, and whose N-type substrate is connected to the cathode of the diode; Channel M
A control terminal is connected between the OSFET, a second resistor connected between the gate terminal and the cathode terminal of the insulated gate planar thyristor, and a cathode of the diode and a cathode of the light receiving element. A semiconductor relay circuit comprising: a switching element whose impedance between current-carrying terminals changes depending on an applied voltage; and a pair of output terminals connected to the current-carrying terminals of the switching element.
スイッチング素子は、制御端子間に所定値以上の電圧が
印加されたときに通電端子間が低インピーダンスとなり
、制御端子間に電圧が印加されていないときに通電端子
間が高インピーダンスとなる常閉型のスイッチング素子
であることを特徴とする半導体リレー回路。(2) In the circuit according to claim 1, the switching element has a low impedance between the current-carrying terminals when a voltage of a predetermined value or more is applied between the control terminals, and a voltage is applied between the control terminals. A semiconductor relay circuit characterized in that it is a normally closed switching element that has high impedance between its current-carrying terminals when it is not connected.
スイッチング素子は、制御端子間に所定値以上の電圧が
印加されたときに通電端子間が高インピーダンスとなり
、制御端子間に電圧が印加されていないときに通電端子
間が低インピーダンスとなる常閉型のスイッチング素子
であることを特徴とする半導体リレー回路。(3) In the circuit according to claim 1, the switching element has a high impedance between the current-carrying terminals when a voltage of a predetermined value or more is applied between the control terminals, and a voltage is applied between the control terminals. A semiconductor relay circuit characterized by being a normally closed switching element that has low impedance between its current-carrying terminals when the circuit is not connected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014515A JPS62172812A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014515A JPS62172812A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62172812A true JPS62172812A (en) | 1987-07-29 |
| JPH0411125B2 JPH0411125B2 (en) | 1992-02-27 |
Family
ID=11863223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014515A Granted JPS62172812A (en) | 1986-01-25 | 1986-01-25 | Semiconductor relay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172812A (en) |
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1986
- 1986-01-25 JP JP61014515A patent/JPS62172812A/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504449A (en) * | 1992-04-09 | 1996-04-02 | Harris Corporation | Power driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0411125B2 (en) | 1992-02-27 |
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