JPH10284954A - Bias voltage control circuit for avalanche photodiode - Google Patents
Bias voltage control circuit for avalanche photodiodeInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は受光素子としてア
バランシェフォトダイオードを用いた光受信装置におけ
るアバランシェフォトダイオードのバイアス電圧制御回
路に関するものである。The present invention relates to a bias voltage control circuit for an avalanche photodiode in an optical receiver using an avalanche photodiode as a light receiving element.
【0002】[0002]
【従来の技術】図5は例えば特開平2-126710の従来例に
示された従来の光受信装置である。図5において、1は
アバランシェフォトダイオード(以下 APDと記す)、2
はプリアンプ、3はAGCアンプ、4はピーク検出回路、
5はAPD制御回路、51は電圧制御電流源、52はNPNト
ランジスタ、53、54は抵抗、55は高電圧発生回路
である。2. Description of the Related Art FIG. 5 shows a conventional optical receiving apparatus shown in, for example, a conventional example of Japanese Patent Application Laid-Open No. 2-212710. In FIG. 5, reference numeral 1 denotes an avalanche photodiode (hereinafter referred to as APD);
Is a preamplifier, 3 is an AGC amplifier, 4 is a peak detection circuit,
5 is an APD control circuit, 51 is a voltage control current source, 52 is an NPN transistor, 53 and 54 are resistors, and 55 is a high voltage generation circuit.
【0003】次に図5に示す従来の光受信装置の動作に
ついて説明する。図5において、 APD1は光ファイバか
ら光信号が入力され、受信した光電力に比例した電流信
号をプリアンプ2へ出力する。プリアンプ2は電流信号
を電圧信号に変換してAGCアンプ3へ出力する。AGCアン
プ3はピーク検出回路4から出力される利得制御電圧に
対応した利得で電圧信号を増幅して予め設定された一定
振幅のデータ信号を出力する。ピーク検出回路4はAGC
アンプ3の出力信号の振幅値を検出してAGCアンプ3の
出力信号が一定振幅となるような利得制御電圧をAGCア
ンプ3とAPD制御回路5に出力する。APD制御回路5は A
PD1への供給電圧を出力して APD1の増倍率を制御す
る。Next, the operation of the conventional optical receiver shown in FIG. 5 will be described. In FIG. 5, an APD 1 receives an optical signal from an optical fiber and outputs a current signal proportional to the received optical power to a preamplifier 2. The preamplifier 2 converts the current signal into a voltage signal and outputs the voltage signal to the AGC amplifier 3. The AGC amplifier 3 amplifies the voltage signal with a gain corresponding to the gain control voltage output from the peak detection circuit 4 and outputs a data signal having a predetermined constant amplitude. The peak detection circuit 4 is AGC
The amplitude value of the output signal of the amplifier 3 is detected, and a gain control voltage such that the output signal of the AGC amplifier 3 has a constant amplitude is output to the AGC amplifier 3 and the APD control circuit 5. APD control circuit 5 is A
Outputs the supply voltage to PD1 and controls the multiplication factor of APD1.
【0004】以下説明では、 APD1に入力される光信号
電力が小さくなり、AGCアンプ3が最大利得となったの
ちに、 APD1の増倍率が増加されるように制御される光
受信装置について説明する。この場合 APD1に入力され
る光信号電力が減少してゆき、AGCアンプ3の利得が最
大となる光信号電力以下になると、 APD1のバイアス電
圧が増加する。これにより APD1の増倍率が増加し、AG
Cアンプ3の出力信号振幅を一定に制御することができ
る。In the following description, an optical receiving apparatus will be described in which after the optical signal power input to the APD 1 is reduced and the AGC amplifier 3 reaches the maximum gain, the gain of the APD 1 is controlled to increase. . In this case, the optical signal power input to the APD 1 decreases, and when the gain of the AGC amplifier 3 becomes equal to or less than the optical signal power at which the gain becomes maximum, the bias voltage of the APD 1 increases. As a result, the multiplication factor of APD1 increases and AG
The output signal amplitude of the C amplifier 3 can be controlled to be constant.
【0005】次に図5に示すAPD制御回路5の動作につ
いて説明する。APD制御回路5は一端が高電圧発生回路
55に接続された抵抗54と、抵抗54の他端に接続さ
れた電圧制御電流源51で構成される。電圧制御電流源
51はNPNトランジスタ52と抵抗53で構成され、電
圧制御電流源51の電流値はNPNトランジスタ52のベ
ースに与えられる電圧によって制御される。また抵抗5
4と電圧制御電流源51との接続点から APD1のバイア
ス電圧を供給する。したがって APD1のバイアス電圧は
NPNトランジスタ52のベースに与えられる制御電圧に
よって制御されることとなる。Next, the operation of the APD control circuit 5 shown in FIG. 5 will be described. The APD control circuit 5 includes a resistor 54 having one end connected to the high voltage generation circuit 55 and a voltage control current source 51 connected to the other end of the resistor 54. The voltage control current source 51 includes an NPN transistor 52 and a resistor 53, and the current value of the voltage control current source 51 is controlled by a voltage applied to the base of the NPN transistor 52. The resistance 5
A bias voltage of the APD 1 is supplied from a connection point between the APD 4 and the voltage control current source 51. Therefore, the bias voltage of APD1 is
It is controlled by a control voltage applied to the base of the NPN transistor 52.
【0006】一方 APD1の増倍率 Mは、バイアス電圧 V
Rと、ブレークダウン電圧 VBによって定まり、次式の関
係が成り立つことが知られている。 M = 1/(1 - (VR/VB)N) (1) ここで Nは APD1によって定まる係数を示している。た
だし APD1は、バイアス電圧がブレークダウン電圧以上
になると接合間にブレークダウンを生じて素子が破壊に
いたるため、バイアス電圧の最大値が制限される。また
バイアス電圧がある限度以下になると端子間容量が急増
して高周波特性が劣化するため、バイアス電圧の最小値
も制限される。このため、用途に応じて選択された APD
1の特性に応じて定まる最大値および最小値の範囲内に
バイアス電圧が出力されるようにAPD制御回路5を設計
する必要がある。On the other hand, the multiplication factor M of the APD 1 is the bias voltage V
It is known that the following relationship is established, determined by R and the breakdown voltage VB. M = 1 / (1− (VR / VB) N) (1) where N is a coefficient determined by APD1. However, in the APD 1, when the bias voltage becomes equal to or higher than the breakdown voltage, a breakdown occurs between the junctions and the device is destroyed, so that the maximum value of the bias voltage is limited. Further, when the bias voltage falls below a certain limit, the inter-terminal capacitance sharply increases and high-frequency characteristics deteriorate, so that the minimum value of the bias voltage is also limited. Therefore, APD selected according to the application
It is necessary to design the APD control circuit 5 so that the bias voltage is output within the range of the maximum value and the minimum value determined according to the characteristic of 1.
【0007】この場合バイアス電圧の最大値は、NPNト
ランジスタ52がカットオフしたときに与えられ、高電
圧発生回路55の電圧から APD1を流れる電流による抵
抗54の電圧降下分を差し引いた値となる。高電圧発生
回路55の電圧を VH、 APD1に流れる電流を IAPD1、
抵抗54の抵抗値を R1とすると、 APD1のバイアス電
圧 の最大値VAPD-MAXは次式で与えられる。 VAPD-MAX = VH - IAPD1 x R1 (2) したがって高電圧発生回路55の電圧 VHが与えられ、
APD1に流れる電流 IAPD1が与えられると、バイアス電
圧 の最大値VAPD-MAXは抵抗54の抵抗値 R1で決定され
る。In this case, the maximum value of the bias voltage is given when the NPN transistor 52 is cut off, and is a value obtained by subtracting the voltage drop of the resistor 54 due to the current flowing through the APD 1 from the voltage of the high voltage generating circuit 55. The voltage of the high voltage generator 55 is VH, the current flowing through APD1 is IAPD1,
Assuming that the resistance value of the resistor 54 is R1, the maximum value VAPD-MAX of the bias voltage of the APD1 is given by the following equation. VAPD-MAX = VH−IAPD1 × R1 (2) Therefore, the voltage VH of the high voltage generation circuit 55 is given,
When the current IAPD1 flowing through APD1 is given, the maximum value VAPD-MAX of the bias voltage is determined by the resistance R1 of the resistor 54.
【0008】また式(2)で与えられるバイアス電圧
が最大値となる光信号電力から光信号電力が増加してゆ
くと、バイアス電圧を下げて増倍率を減少させることに
よりAGCアンプ3の出力信号振幅を一定に制御する。こ
の場合 APD1のバイアス電圧の最小値は、トランジスタ
52が飽和したときに与えられ、高電圧発生回路55の
電圧から APD1を流れる電流 IAPD2と、NPNトランジス
タ52に流れる電流との和による抵抗54の電圧降下分
を差し引いた値となる。NPNトランジスタ52に流れる
電流を ITRとすると、 APD1のバイアス電圧の最小値VA
PD-MINは次式で与えられる。 VAPD-MIN = VH - (IAPD2 + ITR)x R1 (3)The bias voltage given by equation (2)
When the optical signal power increases from the optical signal power at which the maximum value is reached, the output signal amplitude of the AGC amplifier 3 is controlled to be constant by lowering the bias voltage and decreasing the multiplication factor. In this case, the minimum value of the bias voltage of the APD 1 is given when the transistor 52 is saturated, and the voltage of the resistor 54 is the sum of the current IAPD2 flowing through the APD1 from the voltage of the high voltage generating circuit 55 and the current flowing through the NPN transistor 52. This is the value obtained by subtracting the drop. Assuming that the current flowing through the NPN transistor 52 is ITR, the minimum value VA of the bias voltage of the APD 1
PD-MIN is given by the following equation. VAPD-MIN = VH-(IAPD2 + ITR) x R1 (3)
【0009】一般に APD1への電流駆動能力を考え、IA
PD2 ≪ ITRとなるように回路を設計するので、NPNトラ
ンジスタ52の飽和電圧を VSAT、抵抗53の抵抗値を
R2とすると、式(2)は次式のように変形できる。 VAPD-MIN = (VH - VSAT)x R2/(R1 + R2)+ VSAT (4) 従って、高電圧発生回路55の電圧 VHが与えられ、NPN
トランジスタ52の飽和電圧 VSATが与えられると、
バイアス電圧の最小値 VAPD-MINは抵抗54の抵抗値 R1
および抵抗53の抵抗値 R2とで決定される。しかし式
(2)で示したように抵抗54の抵抗値 R1はバイアス
電圧 の最大値VAPD-MAXを決定するために固定されてい
るので、その値に合わせて抵抗53の抵抗値 R2を決定
しなければならない。Generally, considering the current driving capability to APD1, IA
Since the circuit is designed so that PD2 ≪ ITR, the saturation voltage of the NPN transistor 52 is set to VSAT, and the resistance value of the resistor 53 is set to
Assuming R2, equation (2) can be transformed into the following equation. VAPD-MIN = (VH−VSAT) × R2 / (R1 + R2) + VSAT (4) Therefore, the voltage VH of the high voltage generation circuit 55 is given, and NPN
When the saturation voltage VSAT of the transistor 52 is given,
The minimum value of the bias voltage VAPD-MIN is the resistance value R1 of the resistor 54.
And the resistance value R2 of the resistor 53. However, since the resistance value R1 of the resistor 54 is fixed to determine the maximum value VAPD-MAX of the bias voltage as shown by the equation (2), the resistance value R2 of the resistor 53 is determined according to the value. There must be.
【0010】ここで光信号電力に対する連続的な利得制
御を行うために、式(4)によるバイアス電圧の最小値
VAPD-MINは、AGCアンプ3が最大利得となる光信号電力
以上において与えられるように設計する必要がある。AG
Cアンプ3が最大利得となる光信号電力におけるNPNトラ
ンジスタ52のベース電圧を VBASE、NPNトランジスタ
52のベース-エミッタ間電圧を VBEとすると、AGCアン
プ3が最大利得となる光信号電力でのバイアス電圧 VAP
Dは式(4)によるバイアス電圧の最小値 VAPD-MIN以上
である必要があり、次式で与えられる。 VAPD =(VBASE - VBE)x R1/R2 ≧ VAPD-MIN (5)Here, in order to perform continuous gain control on the optical signal power, the minimum value of the bias voltage according to equation (4) is used.
The VAPD-MIN needs to be designed so that the AGC amplifier 3 is provided with an optical signal power at or above the maximum gain. AG
Assuming that the base voltage of the NPN transistor 52 at the optical signal power at which the C amplifier 3 has the maximum gain is VBASE and the base-emitter voltage of the NPN transistor 52 is VBE, the bias voltage at the optical signal power at which the AGC amplifier 3 has the maximum gain VAP
D needs to be equal to or greater than the minimum value of the bias voltage VAPD-MIN according to equation (4), and is given by the following equation. VAPD = (VBASE-VBE) x R1 / R2 ≥ VAPD-MIN (5)
【0011】[0011]
【発明が解決しようとする課題】図5に示す従来のAPD
制御回路5では、 APD1に流れる電流 IAPD1、 IAPD2、
NPNトランジスタ52の飽和電圧 VSATおよびNPNトラン
ジスタ52のベース電圧 VBASEに対して、式(2)、式
(4)、式(5)を満足するように APD1のバイアス電
圧の最大値および最小値を決定しなければならず、計算
条件が煩雑であるという問題点がある。また最悪の場合
には条件を満たす抵抗54の抵抗値 R1および抵抗53
の抵抗値 R2が存在しない問題点がある。The conventional APD shown in FIG.
In the control circuit 5, the currents IAPD1, IAPD2,
The maximum and minimum values of the bias voltage of the APD 1 are determined so as to satisfy the equations (2), (4) and (5) with respect to the saturation voltage VSAT of the NPN transistor 52 and the base voltage VBASE of the NPN transistor 52. And the calculation conditions are complicated. In the worst case, the resistance R1 and the resistance
There is a problem that the resistance value R2 does not exist.
【0012】この発明は上記のような問題点を解決する
ためになされたもので、 APD1のバイアス電圧の最大値
および最小値を簡易な設計方法で決定できるAPD制御回
路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide an APD control circuit which can determine the maximum value and the minimum value of the bias voltage of the APD 1 by a simple design method. I do.
【0013】[0013]
【課題を解決するための手段】第1の発明に係わるアバ
ランシェフォトダイオードのバイアス制御回路は、電圧
制御端子からの電圧によりアバランシェフォトダイオー
ドのカソードに与えるバイアス電圧を制御するアバラン
シェフォトダイオードのバイアス制御回路において、高
電圧発生回路の出力に抵抗器を介してカソードが接続さ
れたアバランシェフォトダイオードと、前記電圧制御端
子からの電圧により前記抵抗器を流れる電流を制御する
電圧制御電流源と、前記抵抗器の高位電源側端子にコレ
クタが接続され、前記抵抗の低位電源側端子にエミッタ
が接続され、所定の電圧を出力するクリップ端子にベー
スが接続されたNPNトランジスタとを有し、前記クリッ
プ端子からの電圧により前記NPNトランジスタが前記ア
バランシェフォトダイオードのカソードに加わる電圧の
下限を決めるものである。A bias control circuit for an avalanche photodiode according to a first aspect of the present invention controls a bias voltage applied to a cathode of the avalanche photodiode by a voltage from a voltage control terminal. , An avalanche photodiode having a cathode connected to an output of a high voltage generation circuit via a resistor, a voltage control current source for controlling a current flowing through the resistor by a voltage from the voltage control terminal, and the resistor An NPN transistor having a collector connected to a higher power supply side terminal of the resistor, an emitter connected to a lower power supply side terminal of the resistor, and a base connected to a clip terminal for outputting a predetermined voltage; and The voltage changes the NPN transistor to the avalanche photodiode. Is intended to determine the lower limit of the voltage applied to the cathode of the over de.
【0014】第2の発明に係わるアバランシェフォトダ
イオードのバイアス制御回路は、電圧制御端子からの電
圧によりアバランシェフォトダイオードのカソードに与
えるバイアス電圧を制御するアバランシェフォトダイオ
ードのバイアス制御回路において、高電圧発生回路の出
力に抵抗器を介して接続され、前記電圧制御端子からの
電圧により前記抵抗器を流れる電流を制御する電圧制御
電流源と、前記高電圧発生回路にコレクタが接続され、
前記抵抗の前記電圧制御電流源側の端子にベースが接続
された第1のNPNトランジスタと、前記高電圧発生回路
にコレクタが接続され、所定の電圧を加えるクリップ端
子にベースが接続された第2のNPNトランジスタと、前
記第1および第2のNPNトランジスタのエミッタにカソ
ードが接続されたアバランシェフォトダイオードと、一
端が前記第1および第2のNPNトランジスタのエミッタ
に接続され、他端が接地された定電流源とを有し、 前
記クリップ端子からの電圧により前記第2のNPNトラン
ジスタが前記アバランシェフォトダイオードのカソード
に加わる電圧の下限を決めるものである。A bias control circuit for an avalanche photodiode according to a second invention is a bias control circuit for an avalanche photodiode for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal. A voltage control current source connected to an output of the resistor via a resistor, and controlling a current flowing through the resistor by a voltage from the voltage control terminal; and a collector connected to the high voltage generation circuit,
A first NPN transistor having a base connected to a terminal of the resistor on the voltage control current source side, and a second NPN transistor having a collector connected to the high voltage generation circuit and a base connected to a clip terminal for applying a predetermined voltage. NPN transistor, an avalanche photodiode having a cathode connected to the emitters of the first and second NPN transistors, one end connected to the emitters of the first and second NPN transistors, and the other end grounded A constant current source, wherein a lower limit of a voltage applied to the cathode of the avalanche photodiode by the second NPN transistor is determined by a voltage from the clip terminal.
【0015】第3の発明に係わるアバランシェフォトダ
イオードのバイアス制御回路は、電圧制御端子からの電
圧によりアバランシェフォトダイオードのカソードに与
えるバイアス電圧を制御するアバランシェフォトダイオ
ードのバイアス制御回路において、高電圧発生回路の出
力に抵抗器を介してカソードが接続されたアバランシェ
フォトダイオードと、前記電圧制御端子からの電圧によ
り前記抵抗器を流れる電流を制御する電圧制御電流源
と、コレクタが接地され、前記抵抗の前記電圧制御電流
源側端子にエミッタが接続され、所定の電圧を加えるク
リップ端子にベースが接続されたPNPトランジスタとを
有し、前記クリップ端子からの電圧により前記NPNトラ
ンジスタが前記アバランシェフォトダイオードのカソー
ドに加わる電圧の上限を決めるものである。A bias control circuit for an avalanche photodiode according to a third invention is a bias control circuit for an avalanche photodiode for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal. An avalanche photodiode having a cathode connected to the output of the resistor via a resistor, a voltage control current source for controlling a current flowing through the resistor by a voltage from the voltage control terminal, a collector grounded, and A PNP transistor having an emitter connected to the voltage control current source side terminal and a base connected to a clip terminal for applying a predetermined voltage, and the NPN transistor being connected to a cathode of the avalanche photodiode by a voltage from the clip terminal. The upper limit of the applied voltage It is intended Mel.
【0016】第4の発明に係わるアバランシェフォトダ
イオードのバイアス制御回路は、電圧制御端子からの電
圧によりアバランシェフォトダイオードのカソードに与
えるバイアス電圧を制御するアバランシェフォトダイオ
ードのバイアス制御回路において、高電圧発生回路の出
力に抵抗器を介して接続され、前記電圧制御端子からの
電圧により前記抵抗器を流れる電流を制御する電圧制御
電流源と、前記高電圧発生回路に一端が接続された定電
流源と、コレクタが接地され、前記抵抗の前記電圧制御
電流源側の端子にベースが接続された第1のPNPトラン
ジスタと、コレクタが接地され、所定の電圧を加えるク
リップ端子にベースが接続された第2のPNPトランジス
タと、前記第1および第2のPNPトランジスタのエミッ
タにカソードが接続されたアバランシェフォトダイオー
ドと、一端が前記第1および第2のPNPトランジスタの
エミッタに接続され、他端が前記高電圧発生回路に接続
された定電流源とを有し、前記クリップ端子からの電圧
により前記第2のPNPトランジスタが前記アバランシェ
フォトダイオードのカソードに加わる電圧の上限を決め
るものである。A bias control circuit for an avalanche photodiode according to a fourth invention is a bias control circuit for an avalanche photodiode for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal. A voltage control current source connected to an output of the resistor via a resistor and controlling a current flowing through the resistor by a voltage from the voltage control terminal; and a constant current source having one end connected to the high voltage generation circuit. A first PNP transistor whose collector is grounded and whose base is connected to a terminal of the resistor on the side of the voltage-controlled current source; and a second PNP transistor whose collector is grounded and whose base is connected to a clip terminal for applying a predetermined voltage. A cathode connected to the PNP transistor and the emitters of the first and second PNP transistors; An avalanche photodiode, and a constant current source having one end connected to the emitters of the first and second PNP transistors and the other end connected to the high voltage generating circuit, The second PNP transistor determines the upper limit of the voltage applied to the cathode of the avalanche photodiode.
【0017】[0017]
実施の形態1.図1は本実施の形態によるAPD制御回路
を光受信装置に用いた場合の構成例を示す図である。図
において、5は本実施の形態によるAPD制御回路、50
は電圧制御電流源の制御端子、51は電圧制御電流源、
52はNPNトランジスタ、53、54は抵抗、55は高
電圧発生回路、56はAPDのカソードに加わる電圧、
即ちバイアス電圧の出力端子である。57はクリップ電
圧入力端子、58はNPNトランジスタである。他は従来
例の図5に示したものと同じで説明を省く。図1に示す
APD制御回路5は、電圧制御電流源51と抵抗54から
成る従来のAPD制御回路に、抵抗54の両端にNPNトラン
ジスタ58を接続した構成になっている。ここでNPNト
ランジスタ58のコレクタは高電圧発生回路55に接続
され、エミッタは抵抗54と電圧制御電流源51の接続
点およびバイアス電圧出力端子56に接続され、ベース
にはAPDのバイアス電圧の最小値に対応する電圧、即ち
クリップ電圧が与えられている。Embodiment 1 FIG. FIG. 1 is a diagram showing a configuration example when the APD control circuit according to the present embodiment is used in an optical receiver. In the figure, reference numeral 5 denotes an APD control circuit according to the present embodiment;
Is a control terminal of the voltage controlled current source, 51 is a voltage controlled current source,
52 is an NPN transistor, 53 and 54 are resistors, 55 is a high voltage generation circuit, 56 is a voltage applied to the cathode of the APD,
That is, it is a bias voltage output terminal. 57 is a clip voltage input terminal, and 58 is an NPN transistor. The other parts are the same as those shown in FIG. Shown in FIG.
The APD control circuit 5 has a configuration in which an NPN transistor 58 is connected to both ends of a resistor 54 in a conventional APD control circuit including a voltage control current source 51 and a resistor 54. Here, the collector of the NPN transistor 58 is connected to the high voltage generating circuit 55, the emitter is connected to the connection point between the resistor 54 and the voltage control current source 51, and the bias voltage output terminal 56, and the base has the minimum value of the bias voltage of the APD. , That is, a clip voltage.
【0018】次に動作について説明する。図1に示す光
受信装置の動作は従来例と同じである。また、APD制御
回路5の電圧制御電流源51と抵抗54から成る回路の
動作は従来のAPD制御回路と同一であり、バイアス電圧
の最大値VAPD-MAXは式(2)で与えられる。クリップ電
圧入力端子57にはバイアス電圧の最小値に対応する電
圧が与えられているので、この場合NPNトランジスタ5
8は非導通状態になっている。Next, the operation will be described. The operation of the optical receiver shown in FIG. 1 is the same as that of the conventional example. The operation of the circuit including the voltage control current source 51 and the resistor 54 of the APD control circuit 5 is the same as that of the conventional APD control circuit, and the maximum value VAPD-MAX of the bias voltage is given by Expression (2). Since a voltage corresponding to the minimum value of the bias voltage is applied to the clip voltage input terminal 57, in this case, the NPN transistor 5
8 is in a non-conductive state.
【0019】バイアス電圧出力端子56の電圧が式
(2)で与えられるバイアス電圧の最大値となる光信号
電力から光信号電力が増加すると、電圧制御電流源51
の電流の増加によりバイアス電圧出力端子56の電圧が
降下する。このときバイアス電圧出力端子56の電圧が
クリップ電圧入力端子57に与えられた電圧よりも低く
なるとNPNトランジスタ58は導通状態になる。この状
態でのバイアス電圧出力端子56の電圧VAPD-MINは、ク
リップ電圧入力端子57の電圧をVLCLIP、NPNトランジ
スタ58のベース-エミッタ間電圧をVBEとすると次式と
なる。 VAPD-MIN = VLCLIP - VBE (6) 光信号電力が更に増加して電圧制御電流源51の電流が
増加しても、電圧制御電流源51の電流はトランジスタ
58を介して流れるので、バイアス電圧出力端子56の
電圧は式(6)で与えられる電圧にクリップされる。し
たがって本回路構成によれば、APDのバイアス電圧の最
小値は、適用するNPNトランジスタ58のベース-エミッ
タ間電圧が決まれば、クリップ電圧入力端子57に与え
られる電圧によってのみ決定することができる。また上
記例では、電圧制御電流源51がNPNトランジスタ52
と抵抗53で構成されるとして動作を説明したが、差動
形式等の他の構成の電圧制御電流源でも同様の動作とな
る。When the optical signal power increases from the optical signal power at which the voltage at the bias voltage output terminal 56 becomes the maximum value of the bias voltage given by the equation (2), the voltage control current source 51
The voltage of the bias voltage output terminal 56 decreases due to the increase in the current of the bias voltage. At this time, when the voltage of the bias voltage output terminal 56 becomes lower than the voltage applied to the clip voltage input terminal 57, the NPN transistor 58 becomes conductive. The voltage VAPD-MIN of the bias voltage output terminal 56 in this state is given by the following equation, where the voltage of the clip voltage input terminal 57 is VLCLIP and the voltage between the base and the emitter of the NPN transistor 58 is VBE. VAPD-MIN = VLCLIP-VBE (6) Even if the optical signal power further increases and the current of the voltage control current source 51 increases, the current of the voltage control current source 51 flows through the transistor 58, so that the bias voltage output The voltage at terminal 56 is clipped to the voltage given by equation (6). Therefore, according to this circuit configuration, the minimum value of the bias voltage of the APD can be determined only by the voltage applied to the clip voltage input terminal 57 when the base-emitter voltage of the NPN transistor 58 to be applied is determined. In the above example, the voltage control current source 51 is an NPN transistor 52
The operation has been described as being composed of the voltage control current source having another configuration such as a differential type.
【0020】実施の形態2.図2は本実施の形態による
APD制御回路の構成図である。なお、図1の実施の形態
1によるAPD制御回路を図2のAPD制御回路に置き換えれ
ば本実施の形態による光受信装置を構成できる。図2に
おいて、50は電圧制御電流源の制御端子、51は電圧
制御電流源、52はNPNトランジスタ、53、54は抵
抗、55は高電圧発生回路、56はバイアス電圧出力端
子、57はクリップ電圧入力端子、59は定電流源、6
0、61はNPNトランジスタである。図2に示すAPD制御
回路は、電圧制御電流源51と抵抗54から成る従来の
APD制御回路に、定電流源59、NPNトランジスタ60、
61から成るクリップ回路を接続した構成になってい
る。ここでNPNトランジスタ60、61のコレクタは共
に高電圧発生回路55に接続され、エミッタは共に定電
流源59およびバイアス電圧出力端子56に接続されて
いる。NPNトランジスタ60のベースは電圧制御電流源
51と抵抗54との接続点に接続され、NPNトランジス
タ61のベースはAPDのバイアス電圧の最小値に対応す
る電圧、即ちクリップ電圧が与えられている。Embodiment 2 FIG. 2 is according to the present embodiment.
FIG. 3 is a configuration diagram of an APD control circuit. The optical receiver according to the present embodiment can be configured by replacing the APD control circuit according to the first embodiment in FIG. 1 with the APD control circuit in FIG. 2, reference numeral 50 denotes a control terminal of a voltage control current source, 51 denotes a voltage control current source, 52 denotes an NPN transistor, 53 and 54 denote resistors, 55 denotes a high voltage generation circuit, 56 denotes a bias voltage output terminal, and 57 denotes a clip voltage. Input terminal, 59 is constant current source, 6
0 and 61 are NPN transistors. The APD control circuit shown in FIG. 2 is a conventional APD control circuit comprising a voltage control current source 51 and a resistor 54.
In the APD control circuit, a constant current source 59, an NPN transistor 60,
61 is connected to the clip circuit. Here, the collectors of the NPN transistors 60 and 61 are both connected to the high voltage generation circuit 55, and the emitters are both connected to the constant current source 59 and the bias voltage output terminal 56. The base of the NPN transistor 60 is connected to a connection point between the voltage control current source 51 and the resistor 54, and the base of the NPN transistor 61 is supplied with a voltage corresponding to the minimum value of the bias voltage of the APD, that is, a clip voltage.
【0021】次に図2に示すAPD制御回路の動作につい
て説明する。電圧制御電流源51と抵抗54から成る回
路の動作は従来のAPD制御回路と同一であり、NPNトラン
ジスタ60のベース電圧の最大値はNPNトランジスタ5
2がカットオフしたときに与えられる。このときNPNト
ランジスタ60のベース電圧はNPNトランジスタ61の
ベースに与えられているAPDのバイアス電圧の最小値に
対応する電圧よりも高位であるので、NPNトランジスタ
60が導通状態となる。したがってバイアス電圧出力端
子56の最大値VAPD-MAXは、高電圧発生回路55の電圧
を VH、NPNトランジスタ60のベース-エミッタ電圧をV
BE1とすると抵抗54の抵抗値を R1とすると、次式で与
えられる。 VAPD-MAX = VH - VBE1 (7)Next, the operation of the APD control circuit shown in FIG. 2 will be described. The operation of the circuit including the voltage control current source 51 and the resistor 54 is the same as that of the conventional APD control circuit, and the maximum value of the base voltage of the NPN transistor 60 is
2 given when cut off. At this time, since the base voltage of the NPN transistor 60 is higher than the voltage corresponding to the minimum value of the bias voltage of the APD applied to the base of the NPN transistor 61, the NPN transistor 60 is turned on. Therefore, the maximum value VAPD-MAX of the bias voltage output terminal 56 is obtained by setting the voltage of the high voltage generation circuit 55 to VH and the base-emitter voltage of the NPN transistor 60 to VH.
Assuming that BE1 is the resistance value of the resistor 54, R1 is given by the following equation. VAPD-MAX = VH-VBE1 (7)
【0022】バイアス電圧出力端子56の電圧が式
(7)で与えられるバイアス電圧の最大値となる光信号
電力から光信号電力が増加すると、電圧制御電流源51
の電流の増加によりNPNトランジスタ60のベース電圧
が降下する。このときNPNトランジスタ60のベース電
圧がクリップ電圧入力端子57に与えられた電圧よりも
低くなるとNPNトランジスタ61は導通状態になる。こ
の状態でのバイアス電圧出力端子56の電圧VAPD-MIN
は、クリップ電圧入力端子57の電圧をVLCLIP、NPNト
ランジスタ61のベース-エミッタ間電圧をVBE2とする
と次式となる。 VAPD-MIN = VLCLIP - VBE2 (8) 光信号電力が更に増加して電圧制御電流源51の電流が
増加しても、定電流源59の電流はNPNトランジスタ6
1を介して流れるので、バイアス電圧出力端子56の電
圧は式(8)で与えられる電圧にクリップされる。した
がって本回路構成によれば、APDのバイアス電圧の最小
値は、適用するNPNトランジスタ61のベース-エミッタ
間電圧が決まれば、クリップ電圧入力端子57に与えら
れる電圧によってのみ決定することができる。また上記
例では、電圧制御電流源51がNPNトランジスタ52と
抵抗53で構成されるとして動作を説明したが、差動形
式等の他の構成の電圧制御電流源でも同様の動作とな
る。When the optical signal power increases from the optical signal power at which the voltage at the bias voltage output terminal 56 becomes the maximum value of the bias voltage given by the equation (7), the voltage control current source 51
, The base voltage of NPN transistor 60 drops. At this time, when the base voltage of NPN transistor 60 becomes lower than the voltage applied to clip voltage input terminal 57, NPN transistor 61 is turned on. The voltage VAPD-MIN of the bias voltage output terminal 56 in this state
The following equation is obtained when the voltage of the clip voltage input terminal 57 is VLCLIP and the voltage between the base and the emitter of the NPN transistor 61 is VBE2. VAPD-MIN = VLCLIP-VBE2 (8) Even if the power of the optical signal further increases and the current of the voltage control current source 51 increases, the current of the constant current source 59 does not exceed the NPN transistor 6
1, the voltage at the bias voltage output terminal 56 is clipped to the voltage given by equation (8). Therefore, according to this circuit configuration, the minimum value of the bias voltage of the APD can be determined only by the voltage applied to the clip voltage input terminal 57 if the base-emitter voltage of the NPN transistor 61 to be applied is determined. In the above example, the operation has been described assuming that the voltage control current source 51 includes the NPN transistor 52 and the resistor 53. However, the same operation can be performed with a voltage control current source having another configuration such as a differential type.
【0023】実施の形態3.図3は本実施の形態による
APD制御回路の構成図である。なお、図1の実施の形態
1によるAPD制御回路を図3のAPD制御回路に置き換えれ
ば本実施の形態による光受信装置を構成できる。図3に
おいて、50は電圧制御電流源の制御端子、51は電圧
制御電流源、52はNPNトランジスタ、53、54は抵
抗、55は高電圧発生回路、56はバイアス電圧出力端
子、57はクリップ電圧入力端子、62はPNPトランジ
スタである。図3に示すAPD制御回路は、電圧制御電流
源51と抵抗54から成る従来のAPD制御回路に、バイ
アス電圧出力端子56にPNPトランジスタ62を接続し
た構成になっている。ここでPNPトランジスタ62のエ
ミッタがバイアス電圧出力端子56に接続され、コレク
タが接地され、ベースにはAPDのバイアス電圧の最大値
に対応する電圧、即ちクリップ電圧が与えられている。Embodiment 3 FIG. FIG. 3 is according to the present embodiment.
FIG. 3 is a configuration diagram of an APD control circuit. The optical receiver according to the present embodiment can be configured by replacing the APD control circuit according to the first embodiment in FIG. 1 with the APD control circuit in FIG. 3, reference numeral 50 denotes a control terminal of a voltage control current source, 51 denotes a voltage control current source, 52 denotes an NPN transistor, 53 and 54 denote resistors, 55 denotes a high voltage generation circuit, 56 denotes a bias voltage output terminal, and 57 denotes a clip voltage. The input terminal 62 is a PNP transistor. The APD control circuit shown in FIG. 3 has a configuration in which a PNP transistor 62 is connected to a bias voltage output terminal 56 in a conventional APD control circuit including a voltage control current source 51 and a resistor 54. Here, the emitter of the PNP transistor 62 is connected to the bias voltage output terminal 56, the collector is grounded, and the base is supplied with a voltage corresponding to the maximum value of the bias voltage of the APD, that is, a clip voltage.
【0024】次に図3に示すAPD制御回路の動作につい
て説明する。電圧制御電流源51と抵抗54から成る回
路の動作は従来のAPD制御回路と同一であり、バイアス
電圧の最小値は式(4)で与えられる。クリップ電圧入
力端子57にはバイアス電圧の最大値に対応する電圧が
与えられているので、この場合PNPトランジスタ62は
非導通状態になっている。Next, the operation of the APD control circuit shown in FIG. 3 will be described. The operation of the circuit composed of the voltage control current source 51 and the resistor 54 is the same as that of the conventional APD control circuit, and the minimum value of the bias voltage is given by Expression (4). Since a voltage corresponding to the maximum value of the bias voltage is applied to the clip voltage input terminal 57, the PNP transistor 62 is in a non-conductive state in this case.
【0025】バイアス電圧出力端子56の電圧が式
(4)で与えられるバイアス電圧の最小値となる光信号
電力から光信号電力が減少すると、電圧制御電流源51
の電流の減少によりバイアス電圧出力端子56の電圧が
上昇する。このときバイアス電圧出力端子56の電圧が
クリップ電圧入力端子57に与えられた電圧よりも大き
くなるとPNPトランジスタ62は導通状態になる。この
状態でのバイアス電圧出力端子56の電圧VAPD-MAXは、
クリップ電圧入力端子57の電圧をVLCLIP、PNPトラン
ジスタ62のベース-エミッタ間電圧をVBEとすると次式
となる。 VAPD-MIN = VLCLIP + VBE (9) 光信号電力が更に減少して電圧制御電流源51の電流が
減少しても、高電圧発生回路55から抵抗54を介して
PNPトランジスタ62に電流が流れるので、バイアス電
圧出力端子56の電圧は式(9)で与えられる電圧にク
リップされる。したがって本回路構成によれば、APDの
バイアス電圧の最大値は、適用するPNPトランジスタ6
2のベース-エミッタ間電圧が決まれば、クリップ電圧
入力端子57に与えられる電圧によってのみ決定するこ
とができる。また上記例では、電圧制御電流源51がNP
Nトランジスタ52と抵抗53で構成されるとして動作
を説明したが、差動形式等の他の構成の電圧制御電流源
でも同様の動作となる。When the optical signal power decreases from the optical signal power at which the voltage of the bias voltage output terminal 56 becomes the minimum value of the bias voltage given by the equation (4), the voltage control current source 51
, The voltage of the bias voltage output terminal 56 increases. At this time, when the voltage of the bias voltage output terminal 56 becomes higher than the voltage applied to the clip voltage input terminal 57, the PNP transistor 62 becomes conductive. The voltage VAPD-MAX of the bias voltage output terminal 56 in this state is
If the voltage of the clip voltage input terminal 57 is VLCLIP and the base-emitter voltage of the PNP transistor 62 is VBE, the following equation is obtained. VAPD-MIN = VLCLIP + VBE (9) Even if the power of the optical signal further decreases and the current of the voltage control current source 51 decreases, the high voltage generation circuit 55 supplies the voltage via the resistor 54.
Since a current flows through the PNP transistor 62, the voltage of the bias voltage output terminal 56 is clipped to the voltage given by Expression (9). Therefore, according to this circuit configuration, the maximum value of the bias voltage of the APD is determined by the applied PNP transistor 6.
If the base-emitter voltage is determined, it can be determined only by the voltage applied to the clip voltage input terminal 57. In the above example, the voltage control current source 51
Although the operation has been described as being configured by the N transistor 52 and the resistor 53, the same operation is performed by a voltage control current source having another configuration such as a differential type.
【0026】実施の形態4.図4は本実施の形態による
APD制御回路の構成図である。なお、図1の実施の形態
1によるAPD制御回路を図4のAPD制御回路に置き換えれ
ば本実施の形態による光受信装置を構成できる。図4に
おいて、50は電圧制御電流源の制御端子、51は電圧
制御電流源、52はNPNトランジスタ、53、54は抵
抗、55は高電圧発生回路、56はバイアス電圧出力端
子、57はクリップ電圧入力端子、63は定電流源、6
4、65はPNPトランジスタである。図2に示すAPD制御
回路は、電圧制御電流源51と抵抗54から成る従来の
APD制御回路に、定電流源63、PNPトランジスタ64、
65から成るクリップ回路を接続した構成になってい
る。ここで定電流源63の一端は高電圧発生回路55に
接続され、他端はPNPトランジスタ64、65のエミッ
タおよびバイアス電圧出力端子56に接続されている。
PNPトランジスタ64、65のコレクタは共に接地さ
れ、PNPトランジスタ64のベースは電圧制御電流源5
1と抵抗54との接続点に接続され、PNPトランジスタ
65のベースはAPDのバイアス電圧の最大値に対応する
電圧、即ちクリップ電圧が与えられている。Embodiment 4 FIG. 4 is according to the present embodiment.
FIG. 3 is a configuration diagram of an APD control circuit. The optical receiver according to the present embodiment can be configured by replacing the APD control circuit according to the first embodiment in FIG. 1 with the APD control circuit in FIG. 4, reference numeral 50 denotes a control terminal of a voltage control current source, 51 denotes a voltage control current source, 52 denotes an NPN transistor, 53 and 54 denote resistors, 55 denotes a high voltage generation circuit, 56 denotes a bias voltage output terminal, and 57 denotes a clip voltage. Input terminal, 63 is constant current source, 6
4 and 65 are PNP transistors. The APD control circuit shown in FIG. 2 is a conventional APD control circuit comprising a voltage control current source 51 and a resistor 54.
In the APD control circuit, a constant current source 63, a PNP transistor 64,
65 is connected to the clip circuit. Here, one end of the constant current source 63 is connected to the high voltage generating circuit 55, and the other end is connected to the emitters of the PNP transistors 64 and 65 and the bias voltage output terminal 56.
The collectors of the PNP transistors 64 and 65 are both grounded, and the base of the PNP transistor 64 is a voltage-controlled current source 5
The base of the PNP transistor 65 is supplied with a voltage corresponding to the maximum value of the bias voltage of the APD, that is, a clip voltage.
【0027】次に図4に示すAPD制御回路の動作につい
て説明する。電圧制御電流源51と抵抗54から成る回
路の動作は従来のAPD制御回路と同一であり、PNPトラン
ジスタ64のベース電圧の最小値はNPNトランジスタ5
2が飽和したときに与えられる。このときPNPトランジ
スタ64のベース電圧はPNPトランジスタ65のベース
に与えられているAPDのバイアス電圧の最大値に対応す
る電圧よりも低位であるので、PNPトランジスタ64が
導通状態となる。したがってバイアス電圧出力端子56
の最小値VAPD-MINは、PNPトランジスタ64のベース-エ
ミッタ間電圧をVBE1、NPNトランジスタ52の飽和電圧
を VSAT、抵抗54の抵抗値を R1、抵抗53の抵抗値を
R2とすると、次式となる。 VAPD-MIN = (VH - VSAT)x R2/(R1 + R2)+ VSAT + VBE1 (10)Next, the operation of the APD control circuit shown in FIG. 4 will be described. The operation of the circuit composed of the voltage control current source 51 and the resistor 54 is the same as that of the conventional APD control circuit, and the minimum value of the base voltage of the PNP transistor 64 is NPN transistor 5
Given when 2 is saturated. At this time, since the base voltage of the PNP transistor 64 is lower than the voltage corresponding to the maximum value of the bias voltage of the APD applied to the base of the PNP transistor 65, the PNP transistor 64 is turned on. Therefore, the bias voltage output terminal 56
Is the minimum value VAPD-MIN of the base-emitter voltage of the PNP transistor 64 as VBE1, the saturation voltage of the NPN transistor 52 as VSAT, the resistance of the resistor 54 as R1, and the resistance of the resistor 53 as VBE1.
If R2, the following equation is obtained. VAPD-MIN = (VH-VSAT) x R2 / (R1 + R2) + VSAT + VBE1 (10)
【0028】バイアス電圧出力端子56の電圧が式(1
0)で与えられるバイアス電圧の最小値となる光信号電
力から光信号電力が減少すると、電圧制御電流源51の
電流の減少によりPNPトランジスタ64のベース電圧が
上昇する。このときPNPトランジスタ64のベース電圧
がクリップ電圧入力端子57に与えられた電圧よりも大
きくなるとPNPトランジスタ65は導通状態になる。こ
の状態でのバイアス電圧出力端子56の電圧VAPD-MAX
は、クリップ電圧入力端子57の電圧をVLCLIP、PNPト
ランジスタ65のベース-エミッタ間電圧をVBE2とする
と次式となる。 VAPD-MAX = VLCLIP + VBE2 (11) 光信号電力が更に減少して電圧制御電流源51の電流が
減少しても、定電流源63の電流はPNPトランジスタ6
5を介して流れるので、バイアス電圧出力端子56の電
圧は式(11)で与えられる電圧にクリップされる。し
たがって本回路構成によれば、APDのバイアス電圧の最
大値は、適用するPNPトランジスタ65のベース-エミッ
タ間電圧が決まれば、クリップ電圧入力端子57に与え
られる電圧によってのみ決定することができる。また上
記例では、電圧制御電流源51がNPNトランジスタ52
と抵抗53で構成されるとして動作を説明したが、差動
形式等の他の構成の電圧制御電流源でも同様の動作とな
る。The voltage at the bias voltage output terminal 56 is given by the equation (1)
When the optical signal power is reduced from the optical signal power having the minimum value of the bias voltage given in (0), the base voltage of the PNP transistor 64 increases due to the decrease in the current of the voltage control current source 51. At this time, when the base voltage of the PNP transistor 64 becomes higher than the voltage applied to the clip voltage input terminal 57, the PNP transistor 65 becomes conductive. The voltage VAPD-MAX of the bias voltage output terminal 56 in this state
The following equation is obtained when the voltage of the clip voltage input terminal 57 is VLCLIP and the base-emitter voltage of the PNP transistor 65 is VBE2. VAPD-MAX = VLCLIP + VBE2 (11) Even if the power of the optical signal further decreases and the current of the voltage control current source 51 decreases, the current of the constant current source 63 remains the PNP transistor 6
5, the voltage at the bias voltage output terminal 56 is clipped to the voltage given by equation (11). Therefore, according to this circuit configuration, the maximum value of the bias voltage of the APD can be determined only by the voltage applied to the clip voltage input terminal 57 if the base-emitter voltage of the PNP transistor 65 to be applied is determined. In the above example, the voltage control current source 51 is an NPN transistor 52
The operation has been described as being composed of the voltage control current source having another configuration such as a differential type.
【0029】[0029]
【発明の効果】以上のように第1および第2の発明に係
わるAPDのバイアス電圧制御回路によれば、クリップ電
圧入力端子に印加する電圧によりAPDのバイアス電圧の
最小値を決定できるため、従来のバイアス電圧制御回路
に比べて回路設計が容易となる。As described above, according to the APD bias voltage control circuits according to the first and second inventions, the minimum value of the APD bias voltage can be determined by the voltage applied to the clip voltage input terminal. The circuit design is easier than the bias voltage control circuit described above.
【0030】第3および第4の発明に係わるAPDのバイ
アス電圧制御回路によれば、クリップ電圧入力端子に印
加する電圧によりAPDのバイアス電圧の最大値を決定で
きるため、従来のバイアス電圧制御回路に比べて回路設
計が容易となる。According to the APD bias voltage control circuit according to the third and fourth aspects of the present invention, the maximum value of the APD bias voltage can be determined by the voltage applied to the clip voltage input terminal. Circuit design becomes easier.
【図1】 この発明の実施の形態1によるAPDのバイア
ス電圧制御回路の構成図である。FIG. 1 is a configuration diagram of a bias voltage control circuit of an APD according to a first embodiment of the present invention.
【図2】 この発明の実施の形態2によるAPDのバイア
ス電圧制御回路の構成図である。FIG. 2 is a configuration diagram of an APD bias voltage control circuit according to Embodiment 2 of the present invention;
【図3】 この発明の実施の形態3によるAPDのバイア
ス電圧制御回路の構成図である。FIG. 3 is a configuration diagram of an APD bias voltage control circuit according to Embodiment 3 of the present invention;
【図4】 この発明の実施の形態4によるAPDのバイア
ス電圧制御回路の構成図である。FIG. 4 is a configuration diagram of an APD bias voltage control circuit according to Embodiment 4 of the present invention;
【図5】 従来の光受信装置の構成図である。FIG. 5 is a configuration diagram of a conventional optical receiving device.
51 電圧制御電流源 54 抵抗 55 高電圧発生回路 58 NPNトランジスタ 59 定電流源 60 第1のNPNトランジスタ 61 第2のNPNトランジスタ 62 PNPトランジスタ 63 定電流源 64 第1のPNPトランジスタ 65 第2のPNPトランジスタ Reference Signs List 51 voltage control current source 54 resistor 55 high voltage generating circuit 58 NPN transistor 59 constant current source 60 first NPN transistor 61 second NPN transistor 62 PNP transistor 63 constant current source 64 first PNP transistor 65 second PNP transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04B 10/06 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H04B 10/06
Claims (4)
シェフォトダイオードのカソードに与えるバイアス電圧
を制御するアバランシェフォトダイオードのバイアス制
御回路において、 高電圧発生回路の出力に抵抗器を介してカソードが接続
されたアバランシェフォトダイオードと、前記電圧制御
端子からの電圧により前記抵抗器を流れる電流を制御す
る電圧制御電流源と、前記抵抗器の高位電源側端子にコ
レクタが接続され、前記抵抗の低位電源側端子にエミッ
タが接続され、所定の電圧を出力するクリップ端子にベ
ースが接続されたNPNトランジスタとを有し、 前記クリップ端子からの電圧により前記NPNトランジス
タが前記アバランシェフォトダイオードのカソードに加
わる電圧の下限を決めることを特徴とするアバランシェ
フォトダイオードのバイアス制御回路。An avalanche photodiode bias control circuit for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal, wherein a cathode is connected to an output of a high voltage generation circuit via a resistor. An avalanche photodiode, a voltage control current source that controls the current flowing through the resistor by a voltage from the voltage control terminal, a collector connected to a higher power supply terminal of the resistor, and a lower power supply terminal of the resistor. An NPN transistor having an emitter connected thereto and a base connected to a clip terminal for outputting a predetermined voltage, wherein the NPN transistor determines a lower limit of a voltage applied to a cathode of the avalanche photodiode by a voltage from the clip terminal Avalanche photo-dio Bias control circuit of de.
シェフォトダイオードのカソードに与えるバイアス電圧
を制御するアバランシェフォトダイオードのバイアス制
御回路において、 高電圧発生回路の出力に抵抗器を介して接続され、前記
電圧制御端子からの電圧により前記抵抗器を流れる電流
を制御する電圧制御電流源と、 前記高電圧発生回路にコレクタが接続され、前記抵抗の
前記電圧制御電流源側の端子にベースが接続された第1
のNPNトランジスタと、 前記高電圧発生回路にコレクタが接続され、所定の電圧
を加えるクリップ端子にベースが接続された第2のNPN
トランジスタと、 前記第1および第2のNPNトランジスタのエミッタにカ
ソードが接続されたアバランシェフォトダイオードと、
一端が前記第1および第2のNPNトランジスタのエミッ
タに接続され、他端が接地された定電流源とを有し、
前記クリップ端子からの電圧により前記第2のNPNトラ
ンジスタが前記アバランシェフォトダイオードのカソー
ドに加わる電圧の下限を決めることを特徴とするアバラ
ンシェフォトダイオードのバイアス制御回路。2. An avalanche photodiode bias control circuit for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal, wherein the bias control circuit is connected to an output of a high voltage generation circuit via a resistor, A voltage-controlled current source that controls a current flowing through the resistor by a voltage from a control terminal; a collector connected to the high-voltage generation circuit; and a base connected to a terminal of the resistor on the voltage-controlled current source side. 1
A second NPN transistor having a collector connected to the high voltage generation circuit and a base connected to a clip terminal for applying a predetermined voltage.
An avalanche photodiode having a cathode connected to the emitters of the first and second NPN transistors;
A constant current source having one end connected to the emitters of the first and second NPN transistors and the other end grounded,
A bias control circuit for an avalanche photodiode, wherein the second NPN transistor determines a lower limit of a voltage applied to a cathode of the avalanche photodiode by a voltage from the clip terminal.
シェフォトダイオードのカソードに与えるバイアス電圧
を制御するアバランシェフォトダイオードのバイアス制
御回路において、 高電圧発生回路の出力に抵抗器を介してカソードが接続
されたアバランシェフォトダイオードと、前記電圧制御
端子からの電圧により前記抵抗器を流れる電流を制御す
る電圧制御電流源と、コレクタが接地され、前記抵抗の
前記電圧制御電流源側端子にエミッタが接続され、所定
の電圧を加えるクリップ端子にベースが接続されたPNP
トランジスタとを有し、 前記クリップ端子からの電圧により前記NPNトランジス
タが前記アバランシェフォトダイオードのカソードに加
わる電圧の上限を決めることを特徴とするアバランシェ
フォトダイオードのバイアス制御回路。3. A bias control circuit for an avalanche photodiode for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal, wherein the cathode is connected to an output of the high voltage generation circuit via a resistor. An avalanche photodiode, a voltage control current source for controlling a current flowing through the resistor by a voltage from the voltage control terminal, a collector grounded, an emitter connected to the voltage control current source side terminal of the resistor, a predetermined PNP with base connected to clip terminal that applies
A bias control circuit for an avalanche photodiode, wherein the NPN transistor determines an upper limit of a voltage applied to a cathode of the avalanche photodiode by a voltage from the clip terminal.
シェフォトダイオードのカソードに与えるバイアス電圧
を制御するアバランシェフォトダイオードのバイアス制
御回路において、 高電圧発生回路の出力を抵抗器を介して接続され、前記
電圧制御端子からの電圧により前記抵抗器を流れる電流
を制御する電圧制御電流源と、 前記高電圧発生回路に一端が接続された定電流源と、 コレクタが接地され、前記抵抗の前記電圧制御電流源側
の端子にベースが接続された第1のPNPトランジスタ
と、 コレクタが接地され、所定の電圧を加えるクリップ端子
にベースが接続された第2のPNPトランジスタと、 前記第1および第2のPNPトランジスタのエミッタにカ
ソードが接続されたアバランシェフォトダイオードと、
一端が前記第1および第2のPNPトランジスタのエミッ
タに接続され、他端が前記高電圧発生回路に接続された
定電流源とを有し、前記クリップ端子からの電圧により
前記第2のPNPトランジスタが前記アバランシェフォト
ダイオードのカソードに加わる電圧の上限を決めること
を特徴とするアバランシェフォトダイオードのバイアス
制御回路。4. An avalanche photodiode bias control circuit for controlling a bias voltage applied to a cathode of an avalanche photodiode by a voltage from a voltage control terminal, wherein an output of a high voltage generation circuit is connected via a resistor, A voltage control current source for controlling a current flowing through the resistor by a voltage from a control terminal; a constant current source having one end connected to the high voltage generation circuit; a collector grounded; and the voltage control current source for the resistor. A first PNP transistor having a base connected to a terminal on the side thereof; a second PNP transistor having a collector grounded and having a base connected to a clip terminal for applying a predetermined voltage; and the first and second PNP transistors. An avalanche photodiode whose cathode is connected to the emitter of
A constant current source having one end connected to the emitters of the first and second PNP transistors, and the other end connected to the high voltage generation circuit, wherein the second PNP transistor is connected to a voltage from the clip terminal. Determines the upper limit of the voltage applied to the cathode of the avalanche photodiode.
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