JPH1027856A - Nonvolatile semiconductor memory and manufacture thereof - Google Patents
Nonvolatile semiconductor memory and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ（El
ectrical Erasable and Programmable Read OnlyMemor
y）のような不揮発性半導体記憶装置とその製造方法に
係り、特に強誘電体膜の自発分極を利用したＭＦＭＩＳ
（Metal / Ferroelectric / Metal / Insulator / Semi
conductor）構造の不揮発性半導体記憶装置とその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an EEPROM (El
ectrical Erasable and Programmable Read OnlyMemor
The present invention relates to a nonvolatile semiconductor memory device such as y) and a method of manufacturing the same, and in particular, MFMIS utilizing spontaneous polarization of a ferroelectric film.
(Metal / Ferroelectric / Metal / Insulator / Semi
The present invention relates to a nonvolatile semiconductor memory device having a (conductor) structure and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来、強誘電体膜を使った不揮発性メモ
リとしては、ＭＯＳトランジスタのソースまたはドレイ
ンと直列に接続された強誘電体キャパシタの分極の向き
を検出する１トランジスタ−１キャパシタ（１Ｔｒ−１
Ｃ）型と、図３の等価回路図に示すように強誘電体キャ
パシタがＭＯＳトランジスタのゲートに直列接続されて
ゲートとしても動作し、強誘電体の自発分極による半導
体の抵抗変化を検出する単トランジスタ（１Ｔｒ）型と
がある。2. Description of the Related Art Conventionally, as a nonvolatile memory using a ferroelectric film, a one-transistor-one capacitor (1Tr) for detecting the direction of polarization of a ferroelectric capacitor connected in series with a source or a drain of a MOS transistor is known. -1
Type C) and a ferroelectric capacitor connected in series to the gate of the MOS transistor to operate also as a gate as shown in the equivalent circuit diagram of FIG. 3 to detect a change in resistance of the semiconductor due to spontaneous polarization of the ferroelectric. There is a transistor (1Tr) type.
【０００３】前者の１Ｔｒ−１Ｃ型の不揮発性メモリで
は、強誘電体キャパシタの分極の向きを検出してデータ
の“１”と“０”を判定する。データを書き換えるとき
は分極の向きを反転させ、データを読み出すときは、強
誘電体キャパシタに電圧を加えて分極が反転するかどう
かを調べる。分極が反転するとキャパシタが電荷を放出
するので、このときの接続されたビット線の電位の上昇
をセンスアンプで高レベルにラッチし、データ“１”を
読み出す。従って、読み出し時にデータが破壊するの
で、読み出した後は分極の状態を元に戻すために再書き
込みを行う必要があった。In the former 1Tr-1C type non-volatile memory, the direction of polarization of a ferroelectric capacitor is detected to determine "1" and "0" of data. When rewriting data, the direction of polarization is inverted. When reading data, a voltage is applied to the ferroelectric capacitor to check whether the polarization is inverted. When the polarization is inverted, the capacitor releases electric charge. Therefore, the rise in the potential of the connected bit line at this time is latched at a high level by the sense amplifier, and data "1" is read. Therefore, since data is destroyed at the time of reading, it is necessary to perform rewriting after reading to return the polarization state to the original state.
【０００４】これに対して、後者の１Ｔｒ型の不揮発性
メモリでは、強誘電体の自発分極による半導体の抵抗変
化を検出するだけなので、データの読み出し時にデータ
を破壊しない。このため書き換え回数を向上することが
できる。従って、強誘電体を使った不揮発性メモリとし
ては、後者の単トランジスタ型が将来的に有望視されて
いる。本発明は、この単トランジスタ型不揮発性メモリ
の改良に関するものである。尚、前者に関しては、例え
ば、１９９３年５月２４日号（Ｎｏ．５８１）の日経エ
レクトロニクスの第１７頁に記載されている。後者に関
しては、例えば、「インテグレイテッド フェロエレク
トリクス」１９９５年の第６巻、第２３頁〜第３４頁
（Integrated Ferroelectrics, 1995, Vol.6, pp.23-3
4）に記載されている。On the other hand, the latter 1Tr type non-volatile memory only detects a change in the resistance of the semiconductor due to spontaneous polarization of the ferroelectric substance, so that the data is not destroyed when data is read. For this reason, the number of times of rewriting can be improved. Therefore, as a nonvolatile memory using a ferroelectric, the latter single transistor type is expected to be promising in the future. The present invention relates to an improvement of this single-transistor nonvolatile memory. The former is described, for example, on page 17 of Nikkei Electronics in the May 24, 1993 issue (No. 581). Regarding the latter, see, for example, "Integrated Ferroelectrics", Vol. 6, pp. 23-34, 1995 (Integrated Ferroelectrics, 1995, Vol. 6, pp. 23-3).
It is described in 4).
【０００５】ここで、従来の単トランジスタ型の不揮発
性メモリの素子構造を図２に示す。図３はその等価回路
である。図２において、参照符号１０１はシリコン（Ｓ
ｉ）基板を示し、このＳｉ基板１０１上に厚さ２５ｎｍ
のゲート酸化膜１０２が形成されている。ゲート酸化膜
１０２上にフローティングゲート電極１１４用に白金
（Ｐｔ）を２００ｎｍ堆積し、その白金を素子分離酸化
膜１０５上でパターニングする。更に、フローティング
ゲート電極１１４用の白金上に厚さ２４０ｎｍのＰＺＴ
（チタン酸ジルコン酸鉛）を用いた強誘電体膜１０８
と、コントロールゲート電極１１５用の厚さ２００ｎｍ
の白金とを順次堆積後、パターニングしている。このよ
うな構造を有する素子では、±６Ｖでのメモリ動作が確
認されている。なお、図２において、参照符号１０３は
ドレイン拡散層、１０４はソース拡散層、１１１は層間
絶縁膜、１１２はメタル配線をそれぞれ示している。Here, FIG. 2 shows the element structure of a conventional single-transistor nonvolatile memory. FIG. 3 is an equivalent circuit thereof. In FIG. 2, reference numeral 101 denotes silicon (S
i) shows a substrate, and has a thickness of 25 nm on the Si substrate 101
Gate oxide film 102 is formed. 200 nm of platinum (Pt) is deposited on the gate oxide film 102 for the floating gate electrode 114, and the platinum is patterned on the element isolation oxide film 105. Furthermore, PZT having a thickness of 240 nm is formed on platinum for the floating gate electrode 114.
Ferroelectric film 108 using (lead zirconate titanate)
And a thickness of 200 nm for the control gate electrode 115
Is sequentially deposited and then patterned. In an element having such a structure, a memory operation at ± 6 V has been confirmed. In FIG. 2, reference numeral 103 denotes a drain diffusion layer, 104 denotes a source diffusion layer, 111 denotes an interlayer insulating film, and 112 denotes a metal wiring.
【０００６】また、フローティングゲート電極１１４用
に酸化イリジウム（ＩｒＯ2）をバリヤ層とするＰｔ／
ＩｒＯ2／ｐｏｌｙ−ＳｉやＩｒ／ＩｒＯ2／ｐｏｌｙ−
Ｓｉの積層膜を用いることにより、フローティングゲー
ト電極１１４とゲート酸化膜１０２との密着性向上や、
鉛（Ｐｂ）のゲート酸化膜への拡散を抑制し、素子性能
を向上できることが、例えば雑誌「電子材料」の１９９
４年８月号の第３０頁〜第３２頁に記載されている。A Pt / Pt / IrO 2 layer is used as a barrier layer for the floating gate electrode 114.
IrO 2 / poly-Si or Ir / IrO 2 / poly-
By using a stacked film of Si, the adhesion between the floating gate electrode 114 and the gate oxide film 102 can be improved,
The fact that the diffusion of lead (Pb) into the gate oxide film can be suppressed and the device performance can be improved has been reported in, for example, 199 of the magazine "Electronic Materials".
It is described on pages 30 to 32 of the August 2004 issue.
【０００７】[0007]
【発明が解決しようとする課題】前述した従来の単トラ
ンジスタ型の不揮発性メモリによれば、チャネル領域上
のゲート構造は、コントロールゲート電極１１５と強誘
電体膜１０８とフローティングゲート電極１１４から構
成される強誘電体キャパシタと、フローティングゲート
電極１１４とゲート酸化膜１０２と基板１０１から構成
されるゲート酸化膜キャパシタとの積層キャパシタ構
造、すなわちＭＦＭＩＳ構造となる。このデバイスを不
揮発メモリ動作させるためには、強誘電体膜１０８が分
極反転するのに十分な電圧をかける必要がある。強誘電
体膜１０８にかかる電圧は、強誘電体キャパシタの容量
Ｃfとゲート酸化膜キャパシタの容量Ｃoxとのカップリ
ング比（Ｃox／（Ｃf＋Ｃox））に依存する。According to the conventional single-transistor nonvolatile memory described above, the gate structure on the channel region is composed of the control gate electrode 115, the ferroelectric film 108, and the floating gate electrode 114. A multi-layer capacitor structure of a ferroelectric capacitor and a gate oxide film capacitor composed of a floating gate electrode 114, a gate oxide film 102, and a substrate 101, that is, an MFMIS structure. In order for this device to operate as a non-volatile memory, it is necessary to apply a voltage sufficient for the ferroelectric film 108 to invert the polarization. The voltage applied to the ferroelectric film 108 depends on the coupling ratio (C ox / (C f + C ox )) between the capacitance C f of the ferroelectric capacitor and the capacitance C ox of the gate oxide film capacitor.
【０００８】図４に強誘電体キャパシタの容量Ｃfとゲ
ート酸化膜の容量Ｃoxの比Ｃf／Ｃoxと、強誘電体キャ
パシタにかかる電圧Ｖfと回路電圧Ｖccの比Ｖf／Ｖccの
関係を示す。Ｃf／Ｃox比が大きくなるに従い、強誘電
体キャパシタにかかる電圧が急激に低下していくのがわ
かる。一般に強誘電体キャパシタの容量Ｃfは、ゲート
酸化膜キャパシタの容量Ｃoxに比べ非常に大きく、強誘
電体膜１０８に十分な電圧をかけるためには、回路電圧
Ｖccを高くしなければならない。或いは、強誘電体の比
誘電率を低減させることでカップリング比を向上できる
が、強誘電体材料は比誘電率を低下させると分極も低下
する性質があり、半導体装置の不揮発メモリ動作が困難
になる。FIG. 4 shows the ratio C f / C ox between the capacitance C f of the ferroelectric capacitor and the capacitance C ox of the gate oxide film, and the ratio V f / C of the voltage V f applied to the ferroelectric capacitor and the circuit voltage V cc. The relationship between Vcc is shown. It can be seen that as the C f / C ox ratio increases, the voltage applied to the ferroelectric capacitor rapidly decreases. Generally, the capacitance C f of the ferroelectric capacitor is much larger than the capacitance C ox of the gate oxide film capacitor, and in order to apply a sufficient voltage to the ferroelectric film 108, the circuit voltage V cc must be increased. . Alternatively, the coupling ratio can be improved by lowering the relative permittivity of the ferroelectric, but the ferroelectric material has a property that the polarization decreases when the relative permittivity is lowered, which makes the nonvolatile memory operation of the semiconductor device difficult. become.
【０００９】現在、強誘電体材料の分極の反転電圧はＰ
ＺＴで約２．５Ｖ、層状の強誘電体膜いわゆるＹ１（ワ
イワン）と呼ばれる強誘電体膜で約１．７Ｖが必要であ
る。図４から回路電圧Ｖccを５Ｖとすると、少なくとも
Ｙ１の自発分極に必要な１．７Ｖ以上の電圧を得るため
には、Ｃf／Ｃox比は２以下、すなわち２を越えないよ
うに抑える必要がある。さらに、デバイスの低消費電力
化を考慮すると、より一層Ｃf／Ｃox比を小さくするこ
とが望ましい。図２に示した構造のままでも、強誘電体
膜１０８の膜厚を厚くすることにより強誘電体キャパシ
タの容量Ｃfを小さくすることもできるが、強誘電体膜
厚の増加に従い膜の微細加工が難しくなるとともに、素
子の段差が大きくなり層間絶縁膜１１１や配線１１２の
加工も困難になる。At present, the reversal voltage of the polarization of the ferroelectric material is P
About 2.5 V is required for ZT, and about 1.7 V is required for a layered ferroelectric film called so-called Y1 (Y1). Assuming that the circuit voltage Vcc is 5 V from FIG. 4, the C f / C ox ratio is suppressed to 2 or less, that is, 2 or more, in order to obtain at least 1.7 V or more necessary for spontaneous polarization of Y1. There is a need. Further, considering the low power consumption of the device, it is desirable to further reduce the C f / C ox ratio. Even while the structure shown in FIG. 2, the strength is the capacity C f of the ferroelectric capacitor by increasing the thickness of the dielectric film 108 may be reduced, the strength of the dielectric film thickness film with an increase of the fine Processing becomes difficult, and the step of the element becomes large, so that processing of the interlayer insulating film 111 and the wiring 112 becomes difficult.
【００１０】そこで、本発明の目的は、回路電圧すなわ
ち電源電圧を５Ｖ以下の低い電圧にしても不揮発メモリ
動作が可能な、強誘電体キャパシタを用いた単トランジ
スタ型の不揮発性半導体記憶装置とその製造方法を提供
することにある。It is an object of the present invention to provide a single-transistor nonvolatile semiconductor memory device using a ferroelectric capacitor, which can perform nonvolatile memory operation even when the circuit voltage, that is, the power supply voltage is as low as 5 V or less. It is to provide a manufacturing method.
【００１１】[0011]
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、電界効果トランジスタのゲート電極に
接続する強誘電体キャパシタを備え、該強誘電体キャパ
シタを構成する強誘電体膜の自発分極を利用して情報を
記憶する不揮発性半導体記憶装置において、前記強誘電
体キャパシタの容量が前記電界効果トランジスタのゲー
ト絶縁膜で構成されるゲート絶縁膜キャパシタの容量の
２倍を越えないことを特徴とするものである。ここで、
上記キャパシタの容量について説明する。一般に、絶縁
体を挟む平板キャパシタの容量Ｃは、電極の面積Ｓ、電
極間隔ｄ、絶縁体の誘電率εを用いてＣ＝ε×Ｓ／ｄで
表される。容量Ｃを小さくするには誘電率εや電極面積
Ｓを小さくするか、電極間隔ｄを大きくすればよい。絶
縁体の中で、強誘電体の誘電率εfは酸化膜の誘電率ε
oxの１００倍程度であり、強誘電体の膜厚ｄfはゲート
酸化膜の膜厚ｄoxの１５倍程度に抑えることが経験的実
用レベルである。これらを考慮して、強誘電体キャパシ
タの容量Ｃfをゲート酸化膜キャパシタの容量Ｃoxの２
倍を越えないように、すなわち２倍以下にするには、強
誘電体キャパシタの実効面積Ｓfをゲート酸化膜キャパ
シタの面積すなわちチャネル領域の面積Ｓoxの３０％以
下にすればよい。従って、そのためには強誘電体キャパ
シタの下部電極もしくは上部電極の面積を、電界効果ト
ランジスタのチャネル領域の面積の３０％以下にするこ
とで前記課題を解決することができる。ただし、強誘電
体の分極値、即ち強誘電体キャパシタ部の蓄積電荷量を
ＭＩＳトランジスタのしきい値変動量として余裕をもっ
て判別するためには、強誘電体キャパシタの電極面積Ｓ
Fをチャネル領域の平面積の１／２０以上、即ち５％以
上にすることが望ましい。さらに、ゲート絶縁膜にシリ
コン酸化膜よりも高い誘電率をもつ五酸化タンタル膜な
どを用いれば、より低電圧動作化を図ることができる。A nonvolatile semiconductor memory device according to the present invention includes a ferroelectric capacitor connected to a gate electrode of a field effect transistor, and a spontaneous ferroelectric film forming the ferroelectric capacitor is spontaneously formed. In a nonvolatile semiconductor memory device that stores information using polarization, it is preferable that the capacity of the ferroelectric capacitor does not exceed twice the capacity of a gate insulating film capacitor formed of a gate insulating film of the field effect transistor. It is a feature. here,
The capacitance of the capacitor will be described. In general, the capacitance C of a flat plate capacitor sandwiching an insulator is represented by C = ε × S / d using the electrode area S, the electrode interval d, and the dielectric constant ε of the insulator. To reduce the capacitance C, the dielectric constant ε or the electrode area S may be reduced, or the electrode interval d may be increased. Among the insulators, the dielectric constant ε f of the ferroelectric is the dielectric constant ε of the oxide film.
It is about 100 times ox , and it is an empirical practical level that the thickness d f of the ferroelectric is suppressed to about 15 times the thickness d ox of the gate oxide film. In consideration of these, the capacitance C f of the ferroelectric capacitor is calculated as 2 times the capacitance C ox of the gate oxide film capacitor.
So as not to exceed twice, i.e., doubling or less, it may be the effective area S f of the ferroelectric capacitor 30% or less of the area S ox area or channel area of the gate oxide film capacitor. Therefore, the above problem can be solved by setting the area of the lower electrode or the upper electrode of the ferroelectric capacitor to 30% or less of the area of the channel region of the field effect transistor. However, in order to determine the polarization value of the ferroelectric substance, that is, the amount of charge stored in the ferroelectric capacitor part as a threshold fluctuation amount of the MIS transistor with a margin, the electrode area S of the ferroelectric capacitor is required.
It is desirable that F be 1/20 or more of the plane area of the channel region, that is, 5% or more. Furthermore, when a tantalum pentoxide film having a higher dielectric constant than a silicon oxide film is used for the gate insulating film, lower voltage operation can be achieved.
【００１２】前記不揮発性半導体記憶装置において、ゲ
ート絶縁膜キャパシタを、フローティングゲート電極と
なる第１のゲート電極と、ゲート絶縁膜と、半導体基板
とで構成し、かつ、強誘電体キャパシタを、第１のゲー
ト電極に接触すると共に下部電極となる第２のゲート電
極と、強誘電体膜と、上部電極すなわちコントロールゲ
ート電極となる第３のゲート電極とで構成すれば好適で
ある。この場合、強誘電体キャパシタを構成する強誘電
体膜と第２のゲート電極との接触面積が、電界効果トラ
ンジスタのチャネル領域の面積よりも小さければ、すな
わち５〜３０％にすればよい。In the nonvolatile semiconductor memory device, the gate insulating film capacitor includes a first gate electrode serving as a floating gate electrode, a gate insulating film, and a semiconductor substrate. It is preferable to include a second gate electrode which is in contact with one of the gate electrodes and serves as a lower electrode, a ferroelectric film, and an upper electrode, that is, a third gate electrode which serves as a control gate electrode. In this case, the contact area between the ferroelectric film forming the ferroelectric capacitor and the second gate electrode may be smaller than the area of the channel region of the field effect transistor, that is, 5 to 30%.
【００１３】また、強誘電体キャパシタを構成する第３
のゲート電極と強誘電体膜との接触面積を、電界効果ト
ランジスタのチャネル領域の面積よりも小さく構成して
もよい。その場合、第３のゲート電極と強誘電体膜との
接触面積が、前記チャネル領域の面積の５〜３０％とす
れば好適である。Further, a third ferroelectric capacitor may be formed.
The contact area between the gate electrode and the ferroelectric film may be smaller than the area of the channel region of the field effect transistor. In that case, it is preferable that the contact area between the third gate electrode and the ferroelectric film is 5 to 30% of the area of the channel region.
【００１４】本発明に係る不揮発性半導体記憶装置の製
造方法は、少なくともゲート酸化膜を成長させた後、ゲ
ート電極材料を堆積する工程と、強誘電体キャパシタの
下部電極となる材料を堆積する工程と、強誘電体膜を堆
積する工程と、強誘電体キャパシタの上部電極材料を堆
積する工程とを含む不揮発性半導体記憶装置の製造方法
において、上部電極材料と強誘電体膜と下部電極材料か
らなる積層膜をパターニングして強誘電体キャパシタを
形成する工程と、この強誘電体キャパシタの側壁に側壁
保護膜を形成する工程と、強誘電体キャパシタの電極面
積よりも大きなサイズで前記ゲート電極材料をパターニ
ングする工程とを有することを特徴とする。In the method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of depositing a gate electrode material after at least growing a gate oxide film and a step of depositing a material to be a lower electrode of a ferroelectric capacitor And a step of depositing a ferroelectric film, and a step of depositing an upper electrode material of the ferroelectric capacitor. Forming a ferroelectric capacitor by patterning the laminated film, forming a sidewall protective film on the sidewall of the ferroelectric capacitor, and forming the gate electrode material in a size larger than the electrode area of the ferroelectric capacitor. Patterning step.
【００１５】また、本発明に係る不揮発性半導体記憶装
置の製造方法は、少なくともゲート酸化膜を成長させた
後、ゲート電極材料を堆積する工程と、強誘電体キャパ
シタの下部電極となる材料を堆積する工程と、強誘電体
膜を堆積する工程と、強誘電体キャパシタの上部電極材
料を堆積する工程とを含む不揮発性半導体記憶装置の製
造方法において、上部電極材料と強誘電体膜と下部電極
材料からなる積層膜を側壁が順テーパー形状となるよう
にパターニングして強誘電体キャパシタを形成する工程
と、強誘電体キャパシタの上部電極面積よりも大きなサ
イズで前記ゲート電極材料をパターニングする工程とを
有する製造方法であってもよい。In a method of manufacturing a nonvolatile semiconductor memory device according to the present invention, a step of depositing a gate electrode material after at least growing a gate oxide film and a step of depositing a material to be a lower electrode of a ferroelectric capacitor are performed. And a step of depositing a ferroelectric film, and a step of depositing an upper electrode material of a ferroelectric capacitor, wherein the upper electrode material, the ferroelectric film, and the lower electrode Forming a ferroelectric capacitor by patterning the laminated film made of the material so that the side walls have a forward tapered shape; and patterning the gate electrode material with a size larger than the upper electrode area of the ferroelectric capacitor. May be used.
【００１６】或いは、本発明に係る不揮発性半導体記憶
装置の製造方法は、少なくともゲート酸化膜を成長させ
た後、ゲート電極材料を堆積する工程と、強誘電体キャ
パシタの下部電極となる材料を堆積する工程と、強誘電
体膜を堆積する工程とを含む不揮発性半導体記憶装置の
製造方法において、強誘電体膜と下部電極材料とゲート
電極材料からなる積層膜をパターニングする工程と、パ
ターニングされた積層膜上に層間絶縁膜を堆積してこの
層間絶縁膜を強誘電体膜上で開口する工程と、開口を有
する層間絶縁膜上に強誘電体キャパシタの上部電極とな
る材料を堆積した後にパターニングして上部電極を形成
する工程とを有する製造方法としてもよい。Alternatively, a method of manufacturing a nonvolatile semiconductor memory device according to the present invention includes a step of depositing a gate electrode material after at least growing a gate oxide film, and a step of depositing a material to be a lower electrode of a ferroelectric capacitor. Forming a ferroelectric film, a lower electrode material, and a gate electrode material in a method of manufacturing a nonvolatile semiconductor memory device including a step of depositing a ferroelectric film and a step of depositing a ferroelectric film. Depositing an interlayer insulating film on the laminated film and opening the interlayer insulating film on the ferroelectric film, and patterning after depositing a material to be an upper electrode of the ferroelectric capacitor on the interlayer insulating film having the opening; And forming an upper electrode by performing the method.
【００１７】[0017]
【発明の実施の形態】本発明に係る不揮発性半導体記憶
装置の好適な実施の形態は、電界効果トランジスタのゲ
ート電極に接続する強誘電体キャパシタを備え、この強
誘電体キャパシタを構成する強誘電体膜の自発分極を利
用して情報を記憶する単トランジスタ型の不揮発性半導
体記憶装置において、例えば図１に示すように、ゲート
酸化膜キャパシタが、フローティングゲート電極となる
第１のゲート電極１０６と、ゲート酸化膜１０２と、半
導体基板１０１からなり、かつ、強誘電体キャパシタ
が、前記第１のゲート電極１０６に接触すると共に下部
電極となる第２のゲート電極１０７と、強誘電体膜１０
８と、上部電極となる第３のゲート電極１０９とからな
り、この強誘電体キャパシタの容量がゲート酸化膜キャ
パシタの容量の２倍を越えないように、すなわち強誘電
体キャパシタの電極面積がゲート酸化膜キャパシタの電
極面積の５〜３０％程度に小さく構成したＭＦＭＩＳ構
造の不揮発性半導体メモリである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a nonvolatile semiconductor memory device according to the present invention includes a ferroelectric capacitor connected to a gate electrode of a field effect transistor, and a ferroelectric capacitor constituting the ferroelectric capacitor. In a single-transistor nonvolatile semiconductor memory device that stores information by using spontaneous polarization of a body film, for example, as shown in FIG. 1, a gate oxide film capacitor includes a first gate electrode 106 serving as a floating gate electrode and a first gate electrode 106 serving as a floating gate electrode. A gate oxide film 102, a semiconductor substrate 101, and a ferroelectric capacitor, a second gate electrode 107 contacting the first gate electrode 106 and serving as a lower electrode, and a ferroelectric film 10
8 and a third gate electrode 109 serving as an upper electrode, so that the capacitance of this ferroelectric capacitor does not exceed twice the capacitance of the gate oxide film capacitor, that is, the electrode area of the ferroelectric capacitor is This is a non-volatile semiconductor memory having an MFMIS structure configured to be as small as about 5 to 30% of the electrode area of the oxide film capacitor.
【００１８】このように構成することにより、電源電圧
が５Ｖ以下であっても強誘電体キャパシタに強誘電体膜
が分極反転するのに充分な電圧を印加することができ、
不揮発メモリ動作が可能となる。With this configuration, it is possible to apply a voltage sufficient for the ferroelectric film to reverse the polarization of the ferroelectric film even when the power supply voltage is 5 V or less,
Non-volatile memory operation becomes possible.
【００１９】また、上記のような構造の本発明に係る不
揮発性半導体メモリの製造方法の好適な実施の形態は、
例えば図５〜図１４に示すように、少なくともゲート酸
化膜１０２を成長させた後、ゲート電極材料１０６を堆
積する工程と、強誘電体キャパシタの下部電極となる材
料１０７を堆積する工程と、強誘電体膜１０８を堆積す
る工程と、強誘電体キャパシタの上部電極材料１０９を
堆積する工程とを含む不揮発性半導体メモリの製造方法
において、上部電極材料１０９と強誘電体膜１０８と下
部電極材料１０７からなる積層膜をパターニングして強
誘電体キャパシタを形成する工程と、該強誘電体キャパ
シタの側壁に側壁保護膜１１０を形成する工程と、強誘
電体キャパシタの電極面積よりも大きなサイズでゲート
電極材料１０６をパターニングする工程とを有する製造
方法である。A preferred embodiment of the method for manufacturing a nonvolatile semiconductor memory according to the present invention having the above structure is as follows.
For example, as shown in FIGS. 5 to 14, at least after a gate oxide film 102 is grown, a step of depositing a gate electrode material 106, a step of depositing a material 107 to be a lower electrode of a ferroelectric capacitor, and In a method for manufacturing a nonvolatile semiconductor memory including a step of depositing a dielectric film and a step of depositing an upper electrode material 109 of a ferroelectric capacitor, an upper electrode material 109, a ferroelectric film 108 and a lower electrode material 107 are provided. Forming a ferroelectric capacitor by patterning a laminated film comprising: a step of forming a sidewall protective film 110 on a side wall of the ferroelectric capacitor; and forming a gate electrode having a size larger than the electrode area of the ferroelectric capacitor. And a step of patterning the material 106.
【００２０】[0020]
【実施例】次に、本発明に係る不揮発性半導体記憶装置
とその製造方法の更に具体的な実施例につき、添付図面
を参照しながら以下詳細に説明する。Next, more specific embodiments of the nonvolatile semiconductor memory device and the method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
【００２１】＜実施例１＞図１は、本発明に係る不揮発
性半導体記憶装置の一実施例を示す素子構造の断面図で
ある。この図１に示した不揮発性半導体記憶装置の製造
方法を、以下工程順に図５〜図１４を用いて説明する。
なお、図１及び図５〜図１４において、図２に示した従
来例と同一の構成部分については、同一の参照符号を付
して説明する。Embodiment 1 FIG. 1 is a sectional view of an element structure showing an embodiment of a nonvolatile semiconductor memory device according to the present invention. A method of manufacturing the nonvolatile semiconductor memory device shown in FIG. 1 will be described below in the order of steps with reference to FIGS.
1 and 5 to 14, the same components as those of the conventional example shown in FIG. 2 will be described with the same reference numerals.
【００２２】まず、図５に示すようにｐ型のＳｉ基板１
０１に素子分離酸化膜１０５を形成した後、１０ｎｍの
厚さのゲート酸化膜１０２を成長させる。次に、図６に
示すように第１のゲート電極すなわちフローティングゲ
ート電極となる電極材料のタングステン１０６と、第２
のゲート電極すなわち強誘電体キャパシタ下部電極とな
る白金１０７と、強誘電体膜としてＰＺＴ１０８をスパ
ッタ法によりそれぞれ１００ｎｍずつ堆積する。酸素雰
囲気中で６５０℃の熱処理をした後、第３のゲート電極
（強誘電体キャパシタ上部電極）すなわちコントロール
ゲート電極となる白金１０９をスパッタ法で１００ｎｍ
堆積し、リソグラフィ工程を通してレジスト１１６で強
誘電体キャパシタパターンのマスクを形成する。First, as shown in FIG. 5, a p-type Si substrate 1 is formed.
After the element isolation oxide film 105 is formed on the substrate 01, a gate oxide film 102 having a thickness of 10 nm is grown. Next, as shown in FIG. 6, tungsten 106 as an electrode material to be a first gate electrode, that is, a floating gate electrode,
Pt 107 serving as a gate electrode, that is, a lower electrode of a ferroelectric capacitor, and PZT 108 serving as a ferroelectric film are respectively deposited to a thickness of 100 nm by sputtering. After a heat treatment at 650 ° C. in an oxygen atmosphere, platinum 109 serving as a third gate electrode (ferroelectric capacitor upper electrode), that is, a control gate electrode is formed to a thickness of 100 nm by sputtering.
The resist is deposited and a mask of a ferroelectric capacitor pattern is formed by a resist 116 through a lithography process.
【００２３】その後、図７に示すように強誘電体キャパ
シタ上部電極１０９と強誘電体膜１０８と強誘電体キャ
パシタの下部電極１０７を上記レジスト１１６のパター
ンをマスクにドライエッチング法により加工した後、図
８に示すように強誘電体キャパシタの側壁保護膜１１０
としてプラズマ化学気相成長法によりオゾン（Ｏ3）−
ＴＥＯＳ（Tetraethyloxysilane又はTetraethylorthosi
licate）膜を１００ｎｍ堆積し、エッチバック法により
１００ｎｍドライエッチングしてキャパシタ側壁に側壁
保護膜１１０を残す。なお、残された側壁保護膜１１０
の側壁の幅は、Ｏ3−ＴＥＯＳ膜の成長時の堆積膜厚を
変えることにより所望の幅に調整することができる。Thereafter, as shown in FIG. 7, the ferroelectric capacitor upper electrode 109, the ferroelectric film 108, and the lower electrode 107 of the ferroelectric capacitor are processed by dry etching using the pattern of the resist 116 as a mask. As shown in FIG. 8, the sidewall protective film 110 of the ferroelectric capacitor is formed.
Ozone (O 3 ) by plasma enhanced chemical vapor deposition
TEOS (Tetraethyloxysilane or Tetraethylorthosi
Licate) film is deposited to a thickness of 100 nm and dry-etched to a thickness of 100 nm by an etch-back method to leave a sidewall protection film 110 on the sidewall of the capacitor. Note that the remaining sidewall protective film 110
Can be adjusted to a desired width by changing the deposited film thickness during the growth of the O 3 -TEOS film.
【００２４】これに連続して、図９に示すようにフロー
ティングゲート電極となるタングステン１０６もドライ
エッチング法により加工する。そして、図１０に示すよ
うに燐をイオン注入した後、７００℃の熱処理工程を通
してｎ型のドレイン拡散層１０３とソース拡散層１０４
を形成する。Subsequently, as shown in FIG. 9, tungsten 106 serving as a floating gate electrode is also processed by dry etching. Then, as shown in FIG. 10, after phosphorus is ion-implanted, the n-type drain diffusion layer 103 and the source diffusion layer 104 are subjected to a heat treatment at 700 ° C.
To form
【００２５】その後、図１１に示すように層間絶縁膜１
１１としてスパッタ法により酸化チタン膜を１００ｎｍ
堆積して表面を被覆した後、リソグラフィ工程を通し
て、ドレイン拡散層１０３、ソース拡散層１０４および
強誘電体キャパシタ上部電極１０９上にコンタクトをと
るパターンのレジスト１１７を形成する。このレジスト
１１７のパターンをもとに、図１２に示すようにドレイ
ン拡散層１０３、ソース拡散層１０４および強誘電体キ
ャパシタ上部電極１０９上にコンタクトホールをドライ
エッチングにより開口する。Thereafter, as shown in FIG.
A titanium oxide film of 100 nm was formed by sputtering as 11
After depositing and covering the surface, through a lithography process, a resist 117 having a pattern for making contact on the drain diffusion layer 103, the source diffusion layer 104 and the upper electrode 109 of the ferroelectric capacitor is formed. Based on the pattern of the resist 117, contact holes are formed by dry etching on the drain diffusion layer 103, the source diffusion layer 104, and the ferroelectric capacitor upper electrode 109 as shown in FIG.
【００２６】その後、図１３に示すようにメタル膜１１
２のタングステンをスパッタ法により１５０ｎｍ堆積
し、図１４に示すようにリソグラフィ工程を通してレジ
スト１１８で配線パターンのマスクを形成する。このレ
ジスト１１８をマスクにしてメタル膜１１２のタングス
テンをドライエッチングして配線を形成することによ
り、図１に示した素子構造が得られる。Thereafter, as shown in FIG.
14 is deposited by sputtering to a thickness of 150 nm, and a wiring pattern mask is formed by a resist 118 through a lithography process as shown in FIG. By dry-etching the tungsten of the metal film 112 using the resist 118 as a mask to form wiring, the element structure shown in FIG. 1 is obtained.
【００２７】このように本実施例では、強誘電体キャパ
シタ部を形成した後、図８の工程で述べた側壁保護膜１
１０の幅を調整することにより、強誘電体キャパシタの
実効面積Ｓfをチャネル領域の面積Ｓoxの３０％以下
に、すなわち３０％を越えないように抑えればよい。従
って、第２のゲート電極１０７よりも大きいサイズで、
第１のゲート電極１０６を形成することにより、強電体
キャパシタの容量Ｃfを低減することができる。ただ
し、強誘電体の分極値、即ち強誘電体キャパシタ部の蓄
積電荷量をＭＩＳトランジスタのしきい値変動量として
余裕をもって判別するには、強誘電体キャパシタの電極
面積ＳFをチャネル領域の平面積の１／２０以上、即ち
５％以上にすることが望ましい。このことから容量比Ｃ
f／Ｃoxの下限値を見積もれば、１／３程度が下限値と
なる。As described above, in this embodiment, after the ferroelectric capacitor portion is formed, the side wall protective film 1 described in the step of FIG.
By adjusting the width of 10, strong and effective area S f of the dielectric capacitor in less than 30% of the area S ox of the channel region, i.e. Osaere so as not to exceed 30%. Therefore, the size is larger than the second gate electrode 107,
By forming the first gate electrode 106, the capacitance C f of the ferroelectric capacitor can be reduced. However, the polarization value of the ferroelectric, i.e. strongly accumulated charge amount of the ferroelectric capacitor section to determine with ease as the threshold variation of the MIS transistor, the electrode area S F of the ferroelectric capacitor of the channel region Rights It is desirable that the area be 1/20 or more, that is, 5% or more. From this, the capacity ratio C
If the lower limit of f / C ox is estimated, about 1/3 is the lower limit.
【００２８】ここでは、本発明に係る不揮発性半導体記
憶装置を作製する上で最も重要なメモリセルの素子構造
の製造方法を示したが、図１に示すメモリセル構造の作
製と同時に周辺回路も作製し、上記の製造工程の後にさ
らに層間絶縁膜の堆積、スルーホールの形成、配線工程
を追加して不揮発性半導体記憶装置は完成する。Here, the method for manufacturing the element structure of the memory cell which is the most important in manufacturing the nonvolatile semiconductor memory device according to the present invention has been described. The non-volatile semiconductor memory device is completed by adding the interlayer insulating film, forming a through hole, and wiring steps after the above manufacturing steps.
【００２９】上記の本実施例では、強誘電体キャパシタ
の側壁保護膜１１０をキャパシタ下部電極１０７の加工
後に堆積しているが、図１５に示すように強誘電体キャ
パシタの上部電極材料１０９と強誘電体膜１０８のエッ
チング後に側壁保護膜１１０を堆積してエッチバック
し、その後、下部電極１０７とゲート電極１０６をドラ
イエッチングして作製した素子構造でも強誘電体キャパ
シタの容量Ｃfとゲート酸化膜の容量Ｃoxの比率を小さ
くすることができる。In the above-described embodiment, the sidewall protective film 110 of the ferroelectric capacitor is deposited after the processing of the capacitor lower electrode 107. However, as shown in FIG. etched back by depositing a sidewall passivation layer 110 after etching the dielectric film 108, then capacitor C f and the gate oxide film of the ferroelectric capacitor in the device structure to produce a lower electrode 107 and the gate electrode 106 is dry-etched it is possible to reduce the ratio of the capacitance C ox.
【００３０】また、図には示していないが、キャパシタ
上部電極１０９を加工後に側壁保護膜１１０を堆積して
エッチバックし、その後で強誘電体膜１０８とキャパシ
タ下部電極１０７とゲート電極１０６を連続加工して作
製した素子構造でも同様な効果が得られる。Although not shown in the figure, after processing the capacitor upper electrode 109, a sidewall protective film 110 is deposited and etched back, and then the ferroelectric film 108, the capacitor lower electrode 107, and the gate electrode 106 are successively formed. A similar effect can be obtained with an element structure manufactured by processing.
【００３１】また、本実施例では、ゲート電極のパター
ニングをしてからソース拡散層１０４とドレイン拡散層
１０３を形成したが、拡散層１０３と１０４を形成した
後、ゲート電極１０６の材料とキャパシタ下部電極１０
７の材料と強誘電体膜１０８と上部電極１０９の材料を
堆積し、リソグラフィ工程の合わせによって、ゲート電
極をソース拡散層１０４とドレイン拡散層１０３の間に
配置してパターニングを行ってもよく、その場合には素
子の熱処理に対する安定性が向上する。In this embodiment, the source diffusion layer 104 and the drain diffusion layer 103 are formed after the gate electrode is patterned. However, after forming the diffusion layers 103 and 104, the material of the gate electrode 106 and the lower part of the capacitor are formed. Electrode 10
7, the material of the ferroelectric film 108 and the material of the upper electrode 109 may be deposited, and a gate electrode may be disposed between the source diffusion layer 104 and the drain diffusion layer 103 and patterned by a combination of lithography steps. In that case, the stability of the element against heat treatment is improved.
【００３２】更に本実施例では、強誘電体膜１０８とし
てチタン酸ジルコン酸鉛（ＰＺＴ）を用いているが、Ｙ
１といった層状の強誘電体膜を用いてもよい。また、ゲ
ート電極材料としては、イリジウム（Ｉｒ）やルテニウ
ム（Ｒｕ）やそれらの酸化物とｐｏｌｙ−Ｓｉを積層し
て用いてもよい。また、キャパシタの側壁保護膜１１０
として酸化チタン膜を単独で用いるのではなく、薄い酸
化チタン膜に化学気相成長法によりＯ3−ＴＥＯＳ膜を
重ねて用いることによりカバレジを向上することができ
る。また、本実施例ではｐ型Ｓｉ基板１０１を用いてい
るが、ｎ型Ｓｉ基板を用いたり、ｎ型ウエル領域に素子
を形成する場合には、ドレイン領域拡散層１０３とソー
ス領域拡散層１０４をボロンなどのｐ型不純物を用いて
ドーピングすればよい。Further, in this embodiment, lead zirconate titanate (PZT) is used as the ferroelectric film 108,
A layered ferroelectric film such as 1 may be used. Further, as a gate electrode material, iridium (Ir), ruthenium (Ru), or an oxide thereof and poly-Si may be stacked. Also, the sidewall protection film 110 of the capacitor
Instead of using a titanium oxide film alone, coverage can be improved by using a thin titanium oxide film overlaid with an O 3 -TEOS film by a chemical vapor deposition method. In this embodiment, the p-type Si substrate 101 is used. However, when an n-type Si substrate is used or an element is formed in an n-type well region, the drain region diffusion layer 103 and the source region diffusion layer 104 are formed. The doping may be performed using a p-type impurity such as boron.
【００３３】＜実施例２＞図１６は、本発明に係る不揮
発性半導体記憶装置の別の実施例を示す素子構造の断面
図である。本実施例の不揮発性半導体記憶装置の素子構
造は、次のようにして製造する。なお、図１６におい
て、実施例１の図１に示した構成部分と同一の構成部分
については、同一の参照符号を付して説明する。<Embodiment 2> FIG. 16 is a sectional view of an element structure showing another embodiment of the nonvolatile semiconductor memory device according to the present invention. The element structure of the nonvolatile semiconductor memory device according to the present embodiment is manufactured as follows. In FIG. 16, the same components as those of the first embodiment shown in FIG. 1 will be described with the same reference numerals.
【００３４】ｐ型のＳｉ基板１０１に素子分離酸化膜１
０５を形成した後、１０ｎｍの膜厚のゲート酸化膜１０
２を成長させる。次に、第１のゲート電極すなわちフロ
ーティングゲート電極となるタングステン１０６と、第
２のゲート電極すなわち強誘電体キャパシタ下部電極の
白金１０７と、強誘電体膜としてＰＺＴ１０８をスパッ
タ法によりそれぞれ１００ｎｍずつ堆積する。酸素雰囲
気中で６５０℃の熱処理をした後、第３のゲート電極す
なわち強誘電体キャパシタ上部電極となる白金１０９を
スパッタ法で１００ｎｍ堆積し、更にその上にタングス
テンを２５０ｎｍスパッタ法により堆積する。An element isolation oxide film 1 is formed on a p-type Si substrate 101.
After the formation of the gate oxide film 10, the gate oxide film 10 having a thickness of 10 nm is formed.
Grow 2. Next, a tungsten 106 serving as a first gate electrode, ie, a floating gate electrode, a platinum 107 serving as a second gate electrode, ie, a lower electrode of a ferroelectric capacitor, and a PZT 108 serving as a ferroelectric film are deposited by 100 nm by sputtering. . After heat treatment at 650 ° C. in an oxygen atmosphere, a third gate electrode, that is, platinum 109 to be an upper electrode of a ferroelectric capacitor is deposited to a thickness of 100 nm by a sputtering method, and tungsten is further deposited thereon by a 250 nm sputtering method.
【００３５】続けて、リソグラフィ工程を通してレジス
トで強誘電体キャパシタパターンのマスクを形成し、こ
のレジストパターンをマスクとして白金１０９上のタン
グステンをエッチングする。その後、このタングステン
をマスクとして強誘電体キャパシタ上部電極１０９と強
誘電体膜１０８と強誘電体キャパシタの下部電極１０７
を反応性イオンエッチング（ＲＩＥ）によるドライエッ
チング法により下へ行くほど広い形状、すなわち順テー
パー形状となるようにテーパー加工する。Subsequently, a mask of a ferroelectric capacitor pattern is formed by a resist through a lithography process, and tungsten on the platinum 109 is etched using the resist pattern as a mask. Thereafter, using the tungsten as a mask, the upper electrode 109 of the ferroelectric capacitor, the ferroelectric film 108, and the lower electrode 107 of the ferroelectric capacitor are used.
Is tapered by a dry etching method using reactive ion etching (RIE) so as to have a wider shape, that is, a forward tapered shape.
【００３６】これに連続して、フローティングゲート電
極となるタングステン１０６もドライエッチング法によ
り加工する。このとき、強誘電体キャパシタの上部電極
１０９上のタングステンは同時にエッチングされて無く
なる。そして、イオン注入と熱処理工程を通してｎ型の
ドレイン拡散層１０３とソース拡散層１０４を形成す
る。Subsequently, the tungsten 106 serving as a floating gate electrode is also processed by dry etching. At this time, the tungsten on the upper electrode 109 of the ferroelectric capacitor is simultaneously etched and disappears. Then, an n-type drain diffusion layer 103 and a source diffusion layer 104 are formed through ion implantation and a heat treatment process.
【００３７】その後、層間絶縁膜１１１としてプラズマ
化学気相成長法でＯ3−ＴＥＯＳ膜を１００ｎｍ堆積し
た後、リソグラフィ工程を通して、ドレイン拡散層１０
３とソース拡散層１０４上、および強誘電体キャパシタ
上部電極１０９上にそれぞれコンタクトをとるパターン
のレジストマスクを形成する。このレジストパターンを
もとに、ドレイン拡散層１０３とソース拡散層１０４
上、および強誘電体キャパシタ上部電極１０９上にそれ
ぞれコンタクトホールをドライエッチングにより開口す
る。After that, an O 3 -TEOS film is deposited as an interlayer insulating film 111 by a plasma enhanced chemical vapor deposition method to a thickness of 100 nm.
3 and a resist mask having a pattern to make contact with each other on the source diffusion layer 104 and on the upper electrode 109 of the ferroelectric capacitor. Based on the resist pattern, the drain diffusion layer 103 and the source diffusion layer 104
Contact holes are formed on the upper electrode and on the ferroelectric capacitor upper electrode 109 by dry etching.
【００３８】その後、メタル膜１１２のタングステンを
スパッタ法により１５０ｎｍ堆積し、リソグラフィ工程
を通してレジストで配線パターンのマスクを形成する。
このレジストマスクを用いてメタル膜１１２のタングス
テンをドライエッチングして配線を形成することによ
り、図１６に示した素子構造が得られる。Thereafter, 150 nm of tungsten of the metal film 112 is deposited by a sputtering method, and a wiring pattern mask is formed by a resist through a lithography process.
By dry-etching the tungsten of the metal film 112 using this resist mask to form wiring, the element structure shown in FIG. 16 is obtained.
【００３９】このように強誘電体キャパシタ部の断面形
状が順テーパー形状になるようにＲＩＥによるドライエ
ッチングを行い、さらにはそのテーパー角度を調整する
ことで、強誘電体キャパシタの実効面積Ｓfをチャネル
領域の面積Ｓoxの３０％を越えないように抑えればよ
い。尚、強誘電体キャパシタ部のテーパー角度の調整
は、ＲＩＥによるドライエッチング時に、イオンエッチ
ングの加速エネルギを調整することにより行えばよい。[0039] The thus cross-sectional shape of the ferroelectric capacitor unit performs dry etching by RIE so that the forward tapered shape, and further by adjusting the taper angle, the ferroelectric capacitor effective area S f What is necessary is just to suppress the area not exceeding 30% of the area Sox of the channel region. The taper angle of the ferroelectric capacitor may be adjusted by adjusting the acceleration energy of ion etching during dry etching by RIE.
【００４０】図１６に示した本実施例では、強誘電体キ
ャパシタ部（上部電極１０７、強誘電体膜１０８、下部
電極１０９）のみをテーパー加工し、ゲート電極１０６
を垂直加工しているが、ゲート電極１０６を含めてテー
パー加工して作製した素子でも同様の効果が得られる。
また、強誘電体キャパシタの上部電極１０９と強誘電体
膜１０８をテーパー加工し、下部電極１０７とゲート電
極１０６を垂直加工して作製した素子でも同様な効果を
得ることができる。In this embodiment shown in FIG. 16, only the ferroelectric capacitor portion (upper electrode 107, ferroelectric film 108, lower electrode 109) is tapered to form the gate electrode 106.
Is vertically processed, but the same effect can be obtained by an element manufactured by tapering including the gate electrode 106.
A similar effect can also be obtained in an element manufactured by tapering the upper electrode 109 and the ferroelectric film 108 of the ferroelectric capacitor and vertically processing the lower electrode 107 and the gate electrode 106.
【００４１】更に、本実施例では、強誘電体膜にチタン
酸ジルコン酸鉛（ＰＺＴ）を用いているがＹ１といった
層状の強誘電体を用いてもよい。また、ゲート電極材料
としては、ＩｒやＲｕやそれらの酸化膜とｐｏｌｙ−Ｓ
ｉを積層して用いてもよい。また、キャパシタの側壁保
護膜として、Ｏ3−ＴＥＯＳ膜ではなくスパッタ法によ
り形成した酸化チタン膜を用いてもよい。さらに、本実
施例ではｐ型Ｓｉ基板を用いているが、ｎ型Ｓｉ基板を
用いたり、ｎ型ウエル領域に素子を形成する場合は、ド
レイン領域拡散層１０３とソース領域拡散層１０４をボ
ロンなどのｐ型不純物を用いてドーピングすればよい。Further, in this embodiment, lead zirconate titanate (PZT) is used for the ferroelectric film, but a layered ferroelectric such as Y1 may be used. As a gate electrode material, Ir or Ru or an oxide film thereof and poly-S
i may be stacked and used. Further, as the sidewall protective film of the capacitor, a titanium oxide film formed by a sputtering method may be used instead of the O 3 -TEOS film. Further, in this embodiment, a p-type Si substrate is used. However, when an n-type Si substrate is used or an element is formed in an n-type well region, the drain region diffusion layer 103 and the source region diffusion layer 104 are made of boron or the like. Doping using the p-type impurity.
【００４２】＜実施例３＞図１７は、本発明に係る不揮
発性半導体記憶装置のまた別の実施例を示す断面図であ
る。本実施例の不揮発性半導体記憶装置の素子構造は、
次のようにして製造する。なお、図１７において、実施
例１の図１に示した構成部分と同一の構成部分について
は、同一の参照符号を付して説明する。<Embodiment 3> FIG. 17 is a sectional view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention. The element structure of the nonvolatile semiconductor memory device of this embodiment is as follows.
It is manufactured as follows. In FIG. 17, the same components as those of the first embodiment shown in FIG. 1 are denoted by the same reference numerals and described.
【００４３】まず、ｐ型のＳｉ基板１０１に素子分離酸
化膜１０５を形成した後、１０ｎｍの膜厚のゲート酸化
膜１０２を成長させる。このゲート酸化膜１０２上に、
第１のゲート電極すなわちフローティングゲート電極と
なるタングステン１０６と、第２のゲート電極すなわち
強誘電体キャパシタ下部電極となる白金１０７をスパッ
タ法によりそれぞれ１００ｎｍずつ堆積する。続けて、
リソグラフィ工程を通してレジストでフローティングゲ
ート電極のパターンを形成し、そのレジストパターンを
マスクとして強誘電体キャパシタの下部電極１０７とタ
ングステン１０６をドライエッチング法により加工す
る。First, after forming an element isolation oxide film 105 on a p-type Si substrate 101, a gate oxide film 102 having a thickness of 10 nm is grown. On this gate oxide film 102,
Tungsten 106 serving as a first gate electrode, that is, a floating gate electrode, and platinum 107 serving as a second gate electrode, that is, a platinum electrode that serves as a lower electrode of a ferroelectric capacitor, are each deposited to a thickness of 100 nm by sputtering. continue,
A pattern of a floating gate electrode is formed by a resist through a lithography process, and the lower electrode 107 and the tungsten 106 of the ferroelectric capacitor are processed by dry etching using the resist pattern as a mask.
【００４４】次に、イオン注入と熱処理工程を通してｎ
型のドレイン拡散層１０３とソース拡散層１０４を形成
する。その後、層間絶縁膜１１１としてＴｉＯ膜をスパ
ッタ法により１００ｎｍ堆積した後、リソグラフィ工程
とドライエッチング工程を通して、強誘電体キャパシタ
下部電極１０７上に開口部を形成する。その後、強誘電
体膜としてＰＺＴ１０８を１００ｎｍスパッタ法により
堆積し、酸素雰囲気中で６５０℃の熱処理をした後、第
３のゲート電極すなわち強誘電体キャパシタ上部電極の
白金１０９をスパッタ法により５０ｎｍ堆積する。Next, through ion implantation and heat treatment, n
A drain diffusion layer 103 and a source diffusion layer 104 are formed. Thereafter, a TiO film is deposited as the interlayer insulating film 111 by 100 nm by a sputtering method, and an opening is formed on the lower electrode 107 of the ferroelectric capacitor through a lithography process and a dry etching process. After that, PZT108 is deposited as a ferroelectric film by a sputtering method at 100 nm, and a heat treatment at 650 ° C. is performed in an oxygen atmosphere, and then a third gate electrode, ie, platinum 109 of a ferroelectric capacitor upper electrode is deposited to a thickness of 50 nm by a sputtering method. .
【００４５】再び、リソグラフィ工程を通して強誘電体
キャパシタ上部電極１０９と配線を兼ねたパターンのレ
ジストマスクを形成し、このレジストパターンをマスク
にドライエッチング加工する。そして、ドレイン拡散層
１０３とソース拡散層１０４上、および強誘電体キャパ
シタ上部電極上にそれぞれコンタクトをとるパターンの
レジストマスクを形成し、このレジストパターンをマス
クに、ドレイン拡散層１０３とソース拡散層１０４上、
および強誘電体キャパシタ上部電極上にそれぞれコンタ
クトホールをドライエッチングにより開口する。Again, a resist mask having a pattern also serving as a wiring with the upper electrode 109 of the ferroelectric capacitor is formed through a lithography process, and dry etching is performed using this resist pattern as a mask. Then, a resist mask having a pattern for making contact with each of the drain diffusion layer 103 and the source diffusion layer 104 and on the upper electrode of the ferroelectric capacitor is formed, and using the resist pattern as a mask, the drain diffusion layer 103 and the source diffusion layer 104 are formed. Up,
A contact hole is formed on the upper electrode of the ferroelectric capacitor by dry etching.
【００４６】その後、メタル膜１１２のタングステンを
スパッタ法により１５０ｎｍ堆積し、リソグラフィ工程
で形成した配線パターンのレジストをマスクとしてメタ
ル膜１１２のタングステンをドライエッチングして配線
を形成することにより、図１７に示した素子構造が得ら
れる。Thereafter, tungsten of the metal film 112 is deposited to a thickness of 150 nm by sputtering, and wiring is formed by dry-etching the tungsten of the metal film 112 using the resist of the wiring pattern formed in the lithography process as a mask. The device structure shown is obtained.
【００４７】このようにして得られた本実施例の素子構
造でも、強誘電体キャパシタの実効面積Ｓfをチャネル
領域の面積Ｓoxの３０％以下に、すなわち３０％を越え
ないように抑えることができるので、電源電圧を５Ｖ以
下の低い電圧にしても不揮発メモリ動作が可能である。[0047] Also in the device structure of this embodiment obtained in this way, to suppress the effective area S f of the ferroelectric capacitor 30% or less of the area S ox of the channel region, i.e. so as not to exceed 30% Therefore, even when the power supply voltage is as low as 5 V or less, the nonvolatile memory operation is possible.
【００４８】本実施例では、キャパシタ下部電極１０７
の白金とゲート電極１０６のタングステンを加工した
後、層間絶縁膜１１１を堆積しているが、図１８に示す
ように、ゲート電極１０６とキャパシタ下部電極１０７
と強誘電体膜１０８を堆積し、これらの積層膜を加工し
た後、層間絶縁膜１１１を堆積してコンタクトホールを
開口して上部電極１０９を形成しても同様な効果を得る
ことができる。In this embodiment, the capacitor lower electrode 107
After processing platinum of platinum and tungsten of the gate electrode 106, an interlayer insulating film 111 is deposited. As shown in FIG. 18, the gate electrode 106 and the capacitor lower electrode 107 are deposited as shown in FIG.
A similar effect can be obtained by forming an upper electrode 109 by depositing an interlayer insulating film 111, opening a contact hole, and then forming a ferroelectric film 108 and processing these laminated films.
【００４９】また、本実施例では、上部電極１０９の白
金で配線を兼ねているが、上部電極をコントロールゲー
ト電極として加工し、別途配線を施した方が配線抵抗の
低い配線を形成することができる。In this embodiment, the upper electrode 109 also serves as the wiring, but the upper electrode is processed as a control gate electrode, and it is possible to form a wiring having a lower wiring resistance by separately forming the wiring. it can.
【００５０】＜実施例４＞実施例１から実施例３に本発
明に係る不揮発性半導体記憶装置の基本となる素子構造
の断面とその製造方法を述べたが、本実施例では、それ
らの半導体素子を集積化して不揮発性半導体記憶装置を
構成する場合に適した素子の配置について平面図を用い
て説明する。<Embodiment 4> Although the cross section of the element structure which is the basis of the nonvolatile semiconductor memory device according to the present invention and the manufacturing method thereof have been described in Embodiments 1 to 3, in the present embodiment, these semiconductors are used. The arrangement of elements suitable for forming a nonvolatile semiconductor memory device by integrating elements will be described with reference to plan views.
【００５１】図１９は、本発明に係る不揮発性半導体記
憶装置の基本半導体素子を集積化する場合の素子配置の
一実施例を示す要部の平面図である。素子分離領域２０
５に挾まれたアクティブ領域を跨ぐようにフローティン
グゲート電極２０６を配置し、そのフローティングゲー
ト電極２０６の中心にコントロールゲート電極２０９を
配置する。一対のトランジスタの間の拡散層領域にビッ
ト線コンタクト２１４を配置し、コントロールゲート電
極２０９をまとめたワード線配線２１２と交差するよう
にビット線配線２１３を配置する。ビット線コンタクト
２１４を開口しないほうの拡散層は、共通接地電位につ
なぐ。このように配置して、素子と素子との接続に拡散
層を用いれば、集積度を高くすることができる。FIG. 19 is a plan view of a main part showing an embodiment of an element arrangement in the case where the basic semiconductor elements of the nonvolatile semiconductor memory device according to the present invention are integrated. Element isolation region 20
Floating gate electrode 206 is arranged so as to straddle the active region sandwiched by 5, and control gate electrode 209 is arranged at the center of floating gate electrode 206. A bit line contact 214 is arranged in a diffusion layer region between a pair of transistors, and a bit line interconnection 213 is arranged so as to cross a word line interconnection 212 in which control gate electrodes 209 are combined. The diffusion layer that does not open the bit line contact 214 is connected to a common ground potential. By arranging in this way and using a diffusion layer for connection between elements, the degree of integration can be increased.
【００５２】また、本発明に係る不揮発性半導体記憶装
置を、図２０に示した平面図のような配置にしてもよ
い。素子分離をプレーナー分離法で形成し、拡散層配線
を採用することで、集積度を高くすることができる。フ
ローティングゲート電極２０６とコントロールゲート電
極２０９と、そのコントロールゲート電極を接続するワ
ード線配線２１２に対し、ビット線を拡散層ビット線２
１６、もう片方の拡散層を基準電位線２１５とすること
で素子構造の簡単化と集積度の向上を図ることができ
る。この場合は、トランジスタは拡散層ビット線２１６
で並列に接続された形になる。The nonvolatile semiconductor memory device according to the present invention may be arranged as shown in the plan view of FIG. The degree of integration can be increased by forming the element isolation by the planar isolation method and employing the diffusion layer wiring. Bit lines are connected to the diffusion layer bit line 2 with respect to the floating gate electrode 206, the control gate electrode 209, and the word line wiring 212 connecting the control gate electrode.
16. By using the other diffusion layer as the reference potential line 215, the element structure can be simplified and the degree of integration can be improved. In this case, the transistor is connected to the diffusion layer bit line 216.
Is connected in parallel.
【００５３】さらに、本発明に係る不揮発性半導体記憶
装置を、図２１に示した平面図のような配置にしてもよ
い。この配置も拡散層をビット線として用いる。フロー
ティングゲート電極２０６とコントロールゲート電極２
０９と、そのコントロールゲート電極を接続するワード
線配線２１２に対し、トランジスタを拡散層ビット線２
１６で接続する。この場合は、トランジスタは拡散層ビ
ット線２１６で直列に接続された形になる。コンタクト
２１４は、直列接続された各拡散層ビット線２１６に対
して少なくとも１２８ビットにつき１個を設ければよ
い。Further, the nonvolatile semiconductor memory device according to the present invention may be arranged as shown in the plan view of FIG. This arrangement also uses a diffusion layer as a bit line. Floating gate electrode 206 and control gate electrode 2
09 and the word line wiring 212 connecting the control gate electrode, the transistor is connected to the diffusion layer bit line 2.
Connect at 16. In this case, the transistors are connected in series by the diffusion layer bit line 216. It is sufficient to provide one contact 214 for at least 128 bits for each diffusion layer bit line 216 connected in series.
【００５４】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
を為し得ることは勿論である。The preferred embodiment of the present invention has been described above. However, the present invention is not limited to the above-described embodiment, and various design changes can be made without departing from the spirit of the present invention. Of course.
【００５５】[0055]
【発明の効果】前述したように、本発明によればＭＦＭ
ＩＳ構造の不揮発性半導体記憶装置において、強誘電体
キャパシタをパターニングした後、側壁保護膜を形成し
側壁保護膜を含む面積でフローティングゲート電極を加
工するか、または強誘電体キャパシタを断面が順テーパ
ー形状になるように加工することにより、強誘電体膜と
上部電極の接触する面積、または強誘電体膜と下部電極
の接する面積を小さくできるため、強誘電体キャパシタ
の容量をゲート絶縁膜容量の２倍以下に抑えることがで
きる。これによって、回路電圧すなわち電源電圧を５Ｖ
以下に低くしても不揮発メモリ動作をすることができる
ようになる。As described above, according to the present invention, the MFM
In a non-volatile semiconductor memory device having an IS structure, after patterning a ferroelectric capacitor, a sidewall protective film is formed and a floating gate electrode is processed in an area including the sidewall protective film, or the cross section of the ferroelectric capacitor is tapered forward. By processing into a shape, the contact area between the ferroelectric film and the upper electrode or the contact area between the ferroelectric film and the lower electrode can be reduced, so that the capacitance of the ferroelectric capacitor is reduced by the gate insulating film capacitance. It can be suppressed to twice or less. Thus, the circuit voltage, that is, the power supply voltage is 5 V
Even if it is lowered below, the nonvolatile memory operation can be performed.
【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示す断面図である。FIG. 1 is a sectional view showing one embodiment of a nonvolatile semiconductor memory device according to the present invention.
【図２】不揮発性半導体記憶装置の従来例を示す断面図
である。FIG. 2 is a sectional view showing a conventional example of a nonvolatile semiconductor memory device.
【図３】図２に示した不揮発性半導体記憶装置の等価回
路図である。FIG. 3 is an equivalent circuit diagram of the nonvolatile semiconductor memory device shown in FIG. 2;
【図４】ＭＦＭＩＳ構造での強誘電体キャパシタの容量
とゲート酸化膜容量の比と、強誘電体キャパシタ部にか
かる電圧の比率の関係を示す特性線図である。FIG. 4 is a characteristic diagram showing a relationship between a ratio of a capacitance of a ferroelectric capacitor and a gate oxide film capacitance in an MFMIS structure and a ratio of a voltage applied to a ferroelectric capacitor unit.
【図５】図１に示した構造の不揮発性半導体記憶装置を
製造する途中工程における断面構造図である。FIG. 5 is a sectional structural view in the course of manufacturing the nonvolatile semiconductor memory device having the structure shown in FIG. 1;
【図６】図５の次の製造工程を示す断面構造図ある。FIG. 6 is a sectional structural view showing a manufacturing step subsequent to FIG. 5;
【図７】図６の次の製造工程を示す断面構造図である。FIG. 7 is a sectional structural view showing a manufacturing step subsequent to FIG. 6;
【図８】図７の次の製造工程を示す断面構造図である。FIG. 8 is a sectional structural view showing a manufacturing step subsequent to FIG. 7;
【図９】図８の次の製造工程を示す断面構造図である。FIG. 9 is a sectional structural view showing a manufacturing step subsequent to FIG. 8;
【図１０】図９の次の製造工程を示す断面構造図であ
る。FIG. 10 is a sectional structural view showing a manufacturing step subsequent to FIG. 9;
【図１１】図１０の次の製造工程を示す断面構造図であ
る。FIG. 11 is a sectional structural view showing the next manufacturing step of FIG. 10;
【図１２】図１１の次の製造工程を示す断面構造図であ
る。FIG. 12 is a sectional structural view showing a manufacturing step subsequent to FIG. 11;
【図１３】図１２の次の製造工程を示す断面構造図であ
る。FIG. 13 is a sectional structural view showing a manufacturing step subsequent to FIG. 12;
【図１４】図１３の次の製造工程を示す断面構造図であ
る。FIG. 14 is a sectional structural view showing a manufacturing step subsequent to FIG. 13;
【図１５】本発明に係る不揮発性半導体記憶装置の別の
実施例を示す断面図である。FIG. 15 is a sectional view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention.
【図１６】本発明に係る不揮発性半導体記憶装置のまた
別の実施例を示す断面図である。FIG. 16 is a sectional view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention.
【図１７】本発明に係る不揮発性半導体記憶装置の更に
別の実施例を示す断面図である。FIG. 17 is a sectional view showing still another embodiment of the nonvolatile semiconductor memory device according to the present invention.
【図１８】本発明に係る不揮発性半導体記憶装置のまた
別の実施例を示す断面図である。FIG. 18 is a sectional view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention.
【図１９】本発明に係る不揮発性半導体記憶装置の一実
施例を示す平面図である。FIG. 19 is a plan view showing one embodiment of a nonvolatile semiconductor memory device according to the present invention.
【図２０】本発明に係る不揮発性半導体記憶装置の別の
実施例を示す平面図である。FIG. 20 is a plan view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention.
【図２１】本発明に係る不揮発性半導体記憶装置のまた
別の実施例を示す平面図である。FIG. 21 is a plan view showing another embodiment of the nonvolatile semiconductor memory device according to the present invention.
１０１…Ｓｉ基板、 １０２…ゲート絶縁膜、 １０３…ドレイン拡散層、 １０４…ソース拡散層、 １０５…素子分離酸化膜、 １０６…第１のゲート電極（フローティングゲート電
極）、 １０７…第２のゲート電極（強誘電体キャパシタの下部
電極）、 １０８…強誘電体膜、 １０９…第３のゲート電極（強誘電体キャパシタの上部
電極）、 １１０…強誘電体キャパシタの側壁保護膜、 １１１…層間絶縁膜、 １１２…メタル配線膜、 １１４…フローティングゲート電極、 １１５…コントロールゲート電極、 １１６，１１７，１１８…レジスト、 ２０５…素子分離領域、 ２０６…フローティングゲート電極、 ２０９…コントロールゲート電極、 ２１２…ワード線配線、 ２１３…ビット線配線、 ２１４…ビット線コンタクト、 ２１５…拡散層基準電位線、 ２１６…拡散層ビット線。Reference Signs List 101: Si substrate, 102: Gate insulating film, 103: Drain diffusion layer, 104: Source diffusion layer, 105: Element isolation oxide film, 106: First gate electrode (floating gate electrode), 107: Second gate electrode (Lower electrode of ferroelectric capacitor), 108: ferroelectric film, 109: third gate electrode (upper electrode of ferroelectric capacitor), 110: sidewall protective film of ferroelectric capacitor, 111: interlayer insulating film 112, a metal wiring film, 114, a floating gate electrode, 115, a control gate electrode, 116, 117, 118, a resist, 205, an element isolation region, 206, a floating gate electrode, 209, a control gate electrode, 212, a word line wiring , 213: bit line wiring, 214: bit line contact, 215: expansion Layer reference potential line, 216 ... diffusion layer bit lines.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 (72)発明者 三木 浩史 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 庄司 健一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical indication location H01L 27/108 21/8242 (72) Inventor Hiroshi Miki 1-280, Higashi-Koigabo, Kokubunji-shi, Tokyo Hitachi Central Research Laboratory (72) Inventor Kenichi Shoji 1-280 Higashi Koigakubo, Kokubunji-shi, Tokyo Inside Hitachi Central Research Laboratory
Claims (9)
する強誘電体キャパシタを備え、該強誘電体キャパシタ
を構成する強誘電体膜の自発分極を利用して情報を記憶
する不揮発性半導体記憶装置において、 前記強誘電体キャパシタの容量が前記電界効果トランジ
スタのゲート絶縁膜で構成されるゲート絶縁膜キャパシ
タの容量の２倍を越えないことを特徴とする不揮発性半
導体記憶装置。1. A nonvolatile semiconductor memory device comprising a ferroelectric capacitor connected to a gate electrode of a field effect transistor and storing information by utilizing spontaneous polarization of a ferroelectric film forming the ferroelectric capacitor. A nonvolatile semiconductor memory device, wherein the capacitance of the ferroelectric capacitor does not exceed twice the capacitance of a gate insulating film capacitor formed of a gate insulating film of the field effect transistor.
ィングゲート電極となる第１のゲート電極と、ゲート絶
縁膜と、半導体基板とで構成され、かつ、 前記強誘電体キャパシタが、前記第１のゲート電極に接
触すると共に下部電極となる第２のゲート電極と、強誘
電体膜と、上部電極となる第３のゲート電極とで構成さ
れて成る請求項１記載の不揮発性半導体記憶装置。2. The gate insulating film capacitor includes a first gate electrode serving as a floating gate electrode, a gate insulating film, and a semiconductor substrate, and the ferroelectric capacitor includes a first gate electrode. 2. The non-volatile semiconductor memory device according to claim 1, comprising a second gate electrode which is in contact with the electrode and serves as a lower electrode, a ferroelectric film, and a third gate electrode which serves as an upper electrode.
体膜と第２のゲート電極との接触面積が、前記電界効果
トランジスタのチャネル領域の面積よりも小さい請求項
２記載の不揮発性半導体記憶装置。3. The nonvolatile semiconductor memory according to claim 2, wherein a contact area between a ferroelectric film constituting said ferroelectric capacitor and a second gate electrode is smaller than an area of a channel region of said field effect transistor. apparatus.
触面積が、前記チャネル領域の面積の５〜３０％である
請求項３記載の不揮発性半導体記憶装置。4. The non-volatile semiconductor memory device according to claim 3, wherein a contact area between said ferroelectric film and a second gate electrode is 5 to 30% of an area of said channel region.
ゲート電極と強誘電体膜との接触面積が、前記電界効果
トランジスタのチャネル領域の面積よりも小さい請求項
２記載の不揮発性半導体記憶装置。5. The nonvolatile semiconductor memory according to claim 2, wherein a contact area between the third gate electrode and the ferroelectric film constituting the ferroelectric capacitor is smaller than an area of a channel region of the field effect transistor. apparatus.
触面積が、前記チャネル領域の面積の５〜３０％である
請求項５記載の不揮発性半導体記憶装置。6. The nonvolatile semiconductor memory device according to claim 5, wherein a contact area between said third gate electrode and a ferroelectric film is 5 to 30% of an area of said channel region.
ゲート電極材料を堆積する工程と、強誘電体キャパシタ
の下部電極となる材料を堆積する工程と、強誘電体膜を
堆積する工程と、強誘電体キャパシタの上部電極材料を
堆積する工程とを含む不揮発性半導体記憶装置の製造方
法において、 前記上部電極材料と強誘電体膜と前記下部電極材料から
なる積層膜をパターニングして強誘電体キャパシタを形
成する工程と、該強誘電体キャパシタの側壁に側壁保護
膜を形成する工程と、強誘電体キャパシタの電極面積よ
りも大きなサイズで前記ゲート電極材料をパターニング
する工程とを有することを特徴とする不揮発性半導体記
憶装置の製造方法。7. After growing at least a gate oxide film,
A step of depositing a gate electrode material, a step of depositing a material to be a lower electrode of the ferroelectric capacitor, a step of depositing a ferroelectric film, and a step of depositing an upper electrode material of the ferroelectric capacitor A method of manufacturing a nonvolatile semiconductor memory device, comprising the steps of: patterning a laminated film including the upper electrode material, the ferroelectric film, and the lower electrode material to form a ferroelectric capacitor; A method for manufacturing a nonvolatile semiconductor memory device, comprising: a step of forming a side wall protective film; and a step of patterning the gate electrode material with a size larger than an electrode area of a ferroelectric capacitor.
ゲート電極材料を堆積する工程と、強誘電体キャパシタ
の下部電極となる材料を堆積する工程と、強誘電体膜を
堆積する工程と、強誘電体キャパシタの上部電極材料を
堆積する工程とを含む不揮発性半導体記憶装置の製造方
法において、 前記上部電極材料と強誘電体膜と前記下部電極材料から
なる積層膜を側壁が順テーパー形状となるようにパター
ニングして強誘電体キャパシタを形成する工程と、強誘
電体キャパシタの上部電極面積よりも大きなサイズで前
記ゲート電極材料をパターニングする工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。8. After growing at least a gate oxide film,
A step of depositing a gate electrode material, a step of depositing a material to be a lower electrode of the ferroelectric capacitor, a step of depositing a ferroelectric film, and a step of depositing an upper electrode material of the ferroelectric capacitor Forming a ferroelectric capacitor by patterning a stacked film made of the upper electrode material, the ferroelectric film, and the lower electrode material so that a side wall has a forward tapered shape; Patterning the gate electrode material with a size larger than the area of the upper electrode of the ferroelectric capacitor.
ゲート電極材料を堆積する工程と、強誘電体キャパシタ
の下部電極となる材料を堆積する工程と、強誘電体膜を
堆積する工程とを含む不揮発性半導体記憶装置の製造方
法において、 強誘電体膜と前記下部電極材料とゲート電極材料からな
る積層膜をパターニングする工程と、パターニングされ
た積層膜上に層間絶縁膜を堆積して該層間絶縁膜を強誘
電体膜上で開口する工程と、開口を有する層間絶縁膜上
に強誘電体キャパシタの上部電極となる材料を堆積した
後にパターニングして上部電極を形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。9. After growing at least a gate oxide film,
A method for manufacturing a nonvolatile semiconductor memory device, comprising: a step of depositing a gate electrode material; a step of depositing a material to be a lower electrode of a ferroelectric capacitor; and a step of depositing a ferroelectric film. Patterning a laminated film made of the lower electrode material and the gate electrode material; depositing an interlayer insulating film on the patterned laminated film and opening the interlayer insulating film on the ferroelectric film; Depositing a material for an upper electrode of a ferroelectric capacitor on an interlayer insulating film having a pattern, and then patterning the material to form an upper electrode, the method comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18218596A JPH1027856A (en) | 1996-07-11 | 1996-07-11 | Nonvolatile semiconductor memory and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18218596A JPH1027856A (en) | 1996-07-11 | 1996-07-11 | Nonvolatile semiconductor memory and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027856A true JPH1027856A (en) | 1998-01-27 |
Family
ID=16113833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP18218596A Pending JPH1027856A (en) | 1996-07-11 | 1996-07-11 | Nonvolatile semiconductor memory and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027856A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001017017A1 (en) * | 1999-08-26 | 2001-03-08 | Semiconductor Technology Academic Research Center | Nonvolatile ferroelectric memory and method of manufacture thereof |
| CN1332438C (en) * | 2002-06-11 | 2007-08-15 | 华邦电子股份有限公司 | Method of forming ferroelectric memory cell |
-
1996
- 1996-07-11 JP JP18218596A patent/JPH1027856A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001017017A1 (en) * | 1999-08-26 | 2001-03-08 | Semiconductor Technology Academic Research Center | Nonvolatile ferroelectric memory and method of manufacture thereof |
| US6420745B2 (en) | 1999-08-26 | 2002-07-16 | Semiconductor Technology Academic Research Center | Nonvolatile ferroelectric memory and its manufacturing method |
| CN1332438C (en) * | 2002-06-11 | 2007-08-15 | 华邦电子股份有限公司 | Method of forming ferroelectric memory cell |
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